ホーム > 特許ランキング > 住友電気工業株式会社
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024147336
(43)【公開日】2024-10-16
(54)【発明の名称】算出プログラムおよび算出方法
(51)【国際特許分類】
G01R 31/26 20200101AFI20241008BHJP
【ＦＩ】
G01R31/26 B
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2023060284
(22)【出願日】2023-04-03
(71)【出願人】
【識別番号】000002130
【氏名又は名称】住友電気工業株式会社
(74)【代理人】
【識別番号】100087480
【弁理士】
【氏名又は名称】片山 修平
(72)【発明者】
【氏名】本田 歩
【テーマコード（参考）】
2G003
【Ｆターム（参考）】
2G003AA01
2G003AA02
2G003AB01
2G003AE06
2G003AE09
2G003AH05
(57)【要約】
【課題】パラメータの算出を容易に行うことが可能な算出プログラムを提供する。
【解決手段】算出プログラムは、コンピュータを、電子素子の複数の端子間に加わる電圧と前記複数の端子間を流れる電流とが対応付けられた電流電圧特性を取得する取得部と、前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧と前記算出電流により表される第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、前記処理として、前記第２算出を実行した後に前記パラメータを固定して前記第１算出を実行する第１処理を実行した後に、前記処理として、前記第２算出を実行した後に前記パラメータを更新して前記第１算出を実行する第２処理を実行する算出部と、として機能させる。
【選択図】図１３
【解決手段】算出プログラムは、コンピュータを、電子素子の複数の端子間に加わる電圧と前記複数の端子間を流れる電流とが対応付けられた電流電圧特性を取得する取得部と、前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧と前記算出電流により表される第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、前記処理として、前記第２算出を実行した後に前記パラメータを固定して前記第１算出を実行する第１処理を実行した後に、前記処理として、前記第２算出を実行した後に前記パラメータを更新して前記第１算出を実行する第２処理を実行する算出部と、として機能させる。
【選択図】図１３
【特許請求の範囲】
【請求項1】
コンピュータを、
電子素子の複数の端子間に加わる電圧と前記複数の端子間を流れる電流とが対応付けられた電流電圧特性を取得する取得部と、
前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧と前記算出電流により表される第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、
前記処理として、前記第２算出を実行した後に前記パラメータを固定して前記第１算出を実行する第１処理を実行した後に、
前記処理として、前記第２算出を実行した後に前記パラメータを更新して前記第１算出を実行する第２処理を実行する算出部と、
として機能させる算出プログラム。
電子素子の複数の端子間に加わる電圧と前記複数の端子間を流れる電流とが対応付けられた電流電圧特性を取得する取得部と、
前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧と前記算出電流により表される第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、
前記処理として、前記第２算出を実行した後に前記パラメータを固定して前記第１算出を実行する第１処理を実行した後に、
前記処理として、前記第２算出を実行した後に前記パラメータを更新して前記第１算出を実行する第２処理を実行する算出部と、
として機能させる算出プログラム。
【請求項2】
前記第２関係は、前記内部電圧が前記電圧から前記算出電流を含む項を減算する関係である請求項１に記載の算出プログラム。
【請求項3】
前記第２関係は、前記内部電圧が前記電圧から前記算出電流と寄生抵抗との積を含む項を減算する関係である請求項１に記載の算出プログラム。
【請求項4】
前記算出部は、前記第１算出後に前記算出電流または前記内部電圧の収束している度合いが第１目標および前記第１目標より緩い第２目標に達しているか否かを判定し、前記度合いが前記第２目標に達しないとき、前記第１処理を実行し、前記度合いが前記第２目標に達しかつ前記第１目標に達しないとき、前記第２処理を実行する請求項１または２に記載の算出プログラム。
【請求項5】
前記第２関係は、前記内部電圧が前記電圧から前記算出電流と係数との積を含む項を減算する関係であり、
前記算出部は、前記係数を０と１との間の第１係数に設定し、その後前記第１処理を実行し、その後前記第２処理を実行した後に、前記係数を前記第１係数より大きく１以下の第２係数に設定し、その後前記第１処理を実行し、その後前記第２処理を実行する請求項１または２に記載の算出プログラム。
前記算出部は、前記係数を０と１との間の第１係数に設定し、その後前記第１処理を実行し、その後前記第２処理を実行した後に、前記係数を前記第１係数より大きく１以下の第２係数に設定し、その後前記第１処理を実行し、その後前記第２処理を実行する請求項１または２に記載の算出プログラム。
【請求項6】
コンピュータを、
電子素子の複数の端子間に加わる電圧と前記複数の端子間を流れる電流とが対応付けられた電流電圧特性を取得する取得部と、
前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧から前記算出電流と係数との積を含む項を減算する第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、
前記係数を０と１との間の第１係数に設定して、前記処理を実行した後に、前記係数を前記第１係数より大きく１以下の第２係数に設定して、前記処理を実行する算出部と、
として機能させる算出プログラム。
電子素子の複数の端子間に加わる電圧と前記複数の端子間を流れる電流とが対応付けられた電流電圧特性を取得する取得部と、
前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧から前記算出電流と係数との積を含む項を減算する第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、
前記係数を０と１との間の第１係数に設定して、前記処理を実行した後に、前記係数を前記第１係数より大きく１以下の第２係数に設定して、前記処理を実行する算出部と、
として機能させる算出プログラム。
【請求項7】
前記第２関係は、前記内部電圧が前記電圧から前記算出電流と前記係数と寄生抵抗との積を含む項を減算する関係である請求項６に記載の算出プログラム。
【請求項8】
前記電子素子は、第１端子、第２端子および第３端子を有するトランジスタであり、前記電圧は、前記第１端子に対する前記第２端子の第１電圧と、前記第１端子に対する前記第３端子の第２電圧と、を含み、前記電流は、前記第２端子から前記第１端子に流れる電流を含む請求項１または請求項６に記載の算出プログラム。
【請求項9】
前記トランジスタはＦＥＴであり、前記第１端子はソースであり、前記第２端子はドレインであり、前記第３端子はゲートである請求項８に記載の算出プログラム。
【請求項10】
電子素子の複数の端子間に加わる電圧と前記複数の端子間を流れる電流とが対応付けられた電流電圧特性を取得し、
前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧と前記算出電流により表される第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、
前記処理として、前記第２算出を実行した後に前記パラメータを固定して前記第１算出を実行する第１処理を実行した後に、
前記処理として、前記第２算出を実行した後に前記パラメータを更新して前記第１算出を実行する第２処理を実行する算出方法。
前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧と前記算出電流により表される第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、
前記処理として、前記第２算出を実行した後に前記パラメータを固定して前記第１算出を実行する第１処理を実行した後に、
前記処理として、前記第２算出を実行した後に前記パラメータを更新して前記第１算出を実行する第２処理を実行する算出方法。
【請求項11】
電子素子の複数の端子間に加わる電圧と前記複数の端子間を流れる電流とが対応付けられた電流電圧特性を取得し、
前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧から前記算出電流と係数との積を含む項を減算する第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、
前記係数を０と１との間の第１係数に設定して、前記処理を実行した後に、前記係数を前記第１係数より大きく１以下の第２係数に設定して、前記処理を実行する算出方法。
前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧から前記算出電流と係数との積を含む項を減算する第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、
前記係数を０と１との間の第１係数に設定して、前記処理を実行した後に、前記係数を前記第１係数より大きく１以下の第２係数に設定して、前記処理を実行する算出方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、算出プログラムおよび算出方法に関する。
【背景技術】
【0002】
トランジスタ等の電子素子における電流－電圧特性をモデル化することがある（例えば特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】国際公開第２０１９／１４６４６０号
【発明の概要】
【発明が解決しようとする課題】
【0004】
電流電圧特性のモデル化は、以下のように行われる。まず、対象となる電子素子の電流電圧特性を測定する。モデルを表す数式より算出された電流電圧特性が、測定された電流電圧特性と合うように、数式のパラメータを最適化することでパラメータを算出する。パラメータを算出することで、モデル化が実行される。しかしながら、パラメータを算出するときに、計算が収束せずに、モデル化できないことがある。
【0005】
本開示は、上記課題に鑑みなされたものであり、パラメータの算出を容易に行うことを目的とする。
【課題を解決するための手段】
【0006】
本開示の一実施形態は、コンピュータを、電子素子の複数の端子間に加わる電圧と前記複数の端子間を流れる電流とが対応付けられた電流電圧特性を取得する取得部と、前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧と前記算出電流により表される第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、前記処理として、前記第２算出を実行した後に前記パラメータを固定して前記第１算出を実行する第１処理を実行した後に、前記処理として、前記第２算出を実行した後に前記パラメータを更新して前記第１算出を実行する第２処理を実行する算出部と、として機能させる算出プログラムである。
【0007】
本開示の一実施形態は、コンピュータを、電子素子の複数の端子間に加わる電圧と前記複数の端子間を流れる電流とが対応付けられた電流電圧特性を取得する取得部と、前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧から前記算出電流と係数との積を含む項を減算する第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、前記係数を０と１との間の第１係数に設定して、前記処理を実行した後に、前記係数を前記第１係数より大きく１以下の第２係数に設定して、前記処理を実行する算出部と、として機能させる算出プログラムである。
【0008】
本開示は、このような特徴的な算出プログラムおよび算出方法として実現することができるだけでなく、かかる特徴的なステップを処理する算出装置として実現することができる。また、算出装置の一部又は全部を実現する半導体集積回路として実現したり、算出装置を含む算出システムとして実現したりすることができる。
【発明の効果】
【0009】
本開示によれば、パラメータの算出を容易に行うことができる。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、コンピュータを、電子素子の複数の端子間に加わる電圧と前記複数の端子間を流れる電流とが対応付けられた電流電圧特性を取得する取得部と、前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧と前記算出電流により表される第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、前記処理として、前記第２算出を実行した後に前記パラメータを固定して前記第１算出を実行する第１処理を実行した後に、前記処理として、前記第２算出を実行した後に前記パラメータを更新して前記第１算出を実行する第２処理を実行する算出部と、として機能させる算出プログラムである。これにより、パラメータの算出が発散することを抑制できる。よって、パラメータの算出を容易に行うことができる。
（２）上記（１）において、前記第２関係は、前記内部電圧が前記電圧から前記算出電流を含む項を減算する関係であってもよい。これにより、パラメータの算出を容易に行うことができる。
（３）上記（１）において、前記第２関係は、前記内部電圧が前記電圧から前記算出電流と寄生抵抗との積を含む項を減算する関係であってもよい。これにより、パラメータの算出を容易に行うことができる。
（４）上記（１）から（３）のいずれかにおいて、前記算出部は、前記第１算出後に前記算出電流または前記内部電圧の収束している度合いが第１目標および前記第１目標より緩い第２目標に達しているか否かを判定し、前記度合いが前記第２目標に達しないとき、前記第１処理を実行し、前記度合いが前記第２目標に達しかつ前記第１目標に達しないとき、前記第２処理を実行してもよい。これにより、ある程度収束させた内部電圧を出発点として、算出電流および内部電圧を収束させることができる。
（５）上記（１）から（４）のいずれかにおいて、前記第２関係は、前記内部電圧が前記電圧から前記算出電流と係数との積を含む項を減算する関係であり、前記算出部は、前記係数を０と１との間の第１係数に設定し、その後前記第１処理を実行し、その後前記第２処理を実行した後に、前記係数を前記第１係数より大きく１以下の第２係数に設定し、その後前記第１処理を実行し、その後前記第２処理を実行してもよい。これにより、算出電流および内部電圧を漸近的に収束させることができる。
（６）本開示の一実施形態は、コンピュータを、電子素子の複数の端子間に加わる電圧と前記複数の端子間を流れる電流とが対応付けられた電流電圧特性を取得する取得部と、前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧から前記算出電流と係数との積を含む項を減算する第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、前記係数を０と１との間の第１係数に設定して、前記処理を実行した後に、前記係数を前記第１係数より大きく１以下の第２係数に設定して、前記処理を実行する算出部と、として機能させる算出プログラムである。これにより、算出電流および内部電圧を漸近的に収束させることができる。よって、パラメータの算出を容易に行うことができる。
（７）上記（６）において、前記第２関係は、前記内部電圧が前記電圧から前記算出電流と前記係数と寄生抵抗との積を含む項を減算する関係であってもよい。これにより、モデル化を容易に行うことができる。
（８）上記（１）から（７）のいずれかにおいて、前記電子素子は、第１端子、第２端子および第３端子を有するトランジスタであり、前記電圧は、前記第１端子に対する前記第２端子の第１電圧と、前記第１端子に対する前記第３端子の第２電圧と、を含み、前記電流は、前記第２端子から前記第１端子に流れる電流を含んでもよい。これにより、トランジスタのパラメータの算出を容易に行うことができる。
（９）上記（８）において、前記トランジスタはＦＥＴであり、前記第１端子はソースであり、前記第２端子はドレインであり、前記第３端子はゲートであってもよい。これにより、ＦＥＴのパラメータの算出を容易に行うことができる。
（１０）本開示の一実施形態は、電子素子の複数の端子間に加わる電圧と前記複数の端子間を流れる電流とが対応付けられた電流電圧特性を取得し、前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧と前記算出電流により表される第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、前記処理として、前記第２算出を実行した後に前記パラメータを固定して前記第１算出を実行する第１処理を実行した後に、前記処理として、前記第２算出を実行した後に前記パラメータを更新して前記第１算出を実行する第２処理を実行する算出方法である。これにより、パラメータの算出を容易に行うことができる。
（１１）本開示の一実施形態は、電子素子の複数の端子間に加わる電圧と前記複数の端子間を流れる電流とが対応付けられた電流電圧特性を取得し、前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧から前記算出電流と係数との積を含む項を減算する第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、前記係数を０と１との間の第１係数に設定して、前記処理を実行した後に、前記係数を前記第１係数より大きく１以下の第２係数に設定して、前記処理を実行する算出方法である。これにより、パラメータの算出を容易に行うことができる。
（１２）本開示の一実施形態は、メモリと、電子素子の複数の端子間に加わる電圧と前記複数の端子間を流れる電流とが対応付けられた電流電圧特性を取得し、前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧と前記算出電流により表される第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、前記処理として、前記第２算出を実行した後に前記パラメータを固定して前記第１算出を実行する第１処理を実行した後に、前記処理として、前記第２算出を実行した後に前記パラメータを更新して前記第１算出を実行する第２処理を実行するプロセッサと、を備える算出装置である。これにより、パラメータの算出を容易に行うことができる。
（１３）本開示の一実施形態は、メモリと、電子素子の複数の端子間に加わる電圧と前記複数の端子間を流れる電流とが対応付けられた電流電圧特性を取得し、前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧から前記算出電流と係数との積を含む項を減算する第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、前記係数を０と１との間の第１係数に設定して、前記処理を実行した後に、前記係数を前記第１係数より大きく１以下の第２係数に設定して、前記処理を実行するプロセッサと、を備える算出装置である。これにより、パラメータの算出を容易に行うことができる。
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、コンピュータを、電子素子の複数の端子間に加わる電圧と前記複数の端子間を流れる電流とが対応付けられた電流電圧特性を取得する取得部と、前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧と前記算出電流により表される第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、前記処理として、前記第２算出を実行した後に前記パラメータを固定して前記第１算出を実行する第１処理を実行した後に、前記処理として、前記第２算出を実行した後に前記パラメータを更新して前記第１算出を実行する第２処理を実行する算出部と、として機能させる算出プログラムである。これにより、パラメータの算出が発散することを抑制できる。よって、パラメータの算出を容易に行うことができる。
（２）上記（１）において、前記第２関係は、前記内部電圧が前記電圧から前記算出電流を含む項を減算する関係であってもよい。これにより、パラメータの算出を容易に行うことができる。
（３）上記（１）において、前記第２関係は、前記内部電圧が前記電圧から前記算出電流と寄生抵抗との積を含む項を減算する関係であってもよい。これにより、パラメータの算出を容易に行うことができる。
（４）上記（１）から（３）のいずれかにおいて、前記算出部は、前記第１算出後に前記算出電流または前記内部電圧の収束している度合いが第１目標および前記第１目標より緩い第２目標に達しているか否かを判定し、前記度合いが前記第２目標に達しないとき、前記第１処理を実行し、前記度合いが前記第２目標に達しかつ前記第１目標に達しないとき、前記第２処理を実行してもよい。これにより、ある程度収束させた内部電圧を出発点として、算出電流および内部電圧を収束させることができる。
（５）上記（１）から（４）のいずれかにおいて、前記第２関係は、前記内部電圧が前記電圧から前記算出電流と係数との積を含む項を減算する関係であり、前記算出部は、前記係数を０と１との間の第１係数に設定し、その後前記第１処理を実行し、その後前記第２処理を実行した後に、前記係数を前記第１係数より大きく１以下の第２係数に設定し、その後前記第１処理を実行し、その後前記第２処理を実行してもよい。これにより、算出電流および内部電圧を漸近的に収束させることができる。
（６）本開示の一実施形態は、コンピュータを、電子素子の複数の端子間に加わる電圧と前記複数の端子間を流れる電流とが対応付けられた電流電圧特性を取得する取得部と、前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧から前記算出電流と係数との積を含む項を減算する第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、前記係数を０と１との間の第１係数に設定して、前記処理を実行した後に、前記係数を前記第１係数より大きく１以下の第２係数に設定して、前記処理を実行する算出部と、として機能させる算出プログラムである。これにより、算出電流および内部電圧を漸近的に収束させることができる。よって、パラメータの算出を容易に行うことができる。
（７）上記（６）において、前記第２関係は、前記内部電圧が前記電圧から前記算出電流と前記係数と寄生抵抗との積を含む項を減算する関係であってもよい。これにより、モデル化を容易に行うことができる。
（８）上記（１）から（７）のいずれかにおいて、前記電子素子は、第１端子、第２端子および第３端子を有するトランジスタであり、前記電圧は、前記第１端子に対する前記第２端子の第１電圧と、前記第１端子に対する前記第３端子の第２電圧と、を含み、前記電流は、前記第２端子から前記第１端子に流れる電流を含んでもよい。これにより、トランジスタのパラメータの算出を容易に行うことができる。
（９）上記（８）において、前記トランジスタはＦＥＴであり、前記第１端子はソースであり、前記第２端子はドレインであり、前記第３端子はゲートであってもよい。これにより、ＦＥＴのパラメータの算出を容易に行うことができる。
（１０）本開示の一実施形態は、電子素子の複数の端子間に加わる電圧と前記複数の端子間を流れる電流とが対応付けられた電流電圧特性を取得し、前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧と前記算出電流により表される第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、前記処理として、前記第２算出を実行した後に前記パラメータを固定して前記第１算出を実行する第１処理を実行した後に、前記処理として、前記第２算出を実行した後に前記パラメータを更新して前記第１算出を実行する第２処理を実行する算出方法である。これにより、パラメータの算出を容易に行うことができる。
（１１）本開示の一実施形態は、電子素子の複数の端子間に加わる電圧と前記複数の端子間を流れる電流とが対応付けられた電流電圧特性を取得し、前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧から前記算出電流と係数との積を含む項を減算する第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、前記係数を０と１との間の第１係数に設定して、前記処理を実行した後に、前記係数を前記第１係数より大きく１以下の第２係数に設定して、前記処理を実行する算出方法である。これにより、パラメータの算出を容易に行うことができる。
（１２）本開示の一実施形態は、メモリと、電子素子の複数の端子間に加わる電圧と前記複数の端子間を流れる電流とが対応付けられた電流電圧特性を取得し、前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧と前記算出電流により表される第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、前記処理として、前記第２算出を実行した後に前記パラメータを固定して前記第１算出を実行する第１処理を実行した後に、前記処理として、前記第２算出を実行した後に前記パラメータを更新して前記第１算出を実行する第２処理を実行するプロセッサと、を備える算出装置である。これにより、パラメータの算出を容易に行うことができる。
（１３）本開示の一実施形態は、メモリと、電子素子の複数の端子間に加わる電圧と前記複数の端子間を流れる電流とが対応付けられた電流電圧特性を取得し、前記電流がパラメータと前記電圧に対応する内部電圧とにより表される第１関係を用い、前記パラメータと前記内部電圧とから算出電流を算出する第１算出と、前記内部電圧が前記電圧から前記算出電流と係数との積を含む項を減算する第２関係を用い、前記算出電流から前記内部電圧を算出する第２算出と、を交互に実行する処理を実行し、前記係数を０と１との間の第１係数に設定して、前記処理を実行した後に、前記係数を前記第１係数より大きく１以下の第２係数に設定して、前記処理を実行するプロセッサと、を備える算出装置である。これにより、パラメータの算出を容易に行うことができる。
【0012】
［本開示の実施形態の詳細］
本開示の実施形態にかかる算出プログラムおよび算出方法の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本開示の実施形態にかかる算出プログラムおよび算出方法の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0013】
以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。算出装置は、コンピュータを備えて構成され、算出装置の各機能は、コンピュータの記憶装置に記憶されたコンピュータプログラムがコンピュータのＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）によって実行されることで発揮される。コンピュータプログラムは、ＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）またはＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記憶媒体に記憶させることができる。
【0014】
［ＦＥＴの電流電圧について］
以下、電子素子として、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例に説明する。ＦＥＴの電流電圧特性としてＩｄｓ－Ｖｄｓ特性を例に説明する。図１は、ＦＥＴの電流および電圧を示す図である。図１に示すように、ＦＥＴ１０はソースＳ、ゲートＧおよびドレインＤを有している。ソースＳ、ゲートＧおよびドレインＤはそれぞれ端子Ｔｓ、ＴｇおよびＴｄに接続されている。端子Ｔｓに対し端子Ｔｄに加わる電圧はＶｄｓであり、端子Ｔｓに対し端子Ｔｇに加わる電圧はＶｇｓである。端子ＴｄからＴｓに流れる電流はＩｄｓである。ＦＥＴは、例えばＧａＮ ＨＥＭＴ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）またはＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。
以下、電子素子として、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例に説明する。ＦＥＴの電流電圧特性としてＩｄｓ－Ｖｄｓ特性を例に説明する。図１は、ＦＥＴの電流および電圧を示す図である。図１に示すように、ＦＥＴ１０はソースＳ、ゲートＧおよびドレインＤを有している。ソースＳ、ゲートＧおよびドレインＤはそれぞれ端子Ｔｓ、ＴｇおよびＴｄに接続されている。端子Ｔｓに対し端子Ｔｄに加わる電圧はＶｄｓであり、端子Ｔｓに対し端子Ｔｇに加わる電圧はＶｇｓである。端子ＴｄからＴｓに流れる電流はＩｄｓである。ＦＥＴは、例えばＧａＮ ＨＥＭＴ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）またはＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。
【0015】
［ＦＥＴの等価回路の説明］
図２は、ＦＥＴの等価回路を示す回路図である。図２に示すように、ＦＥＴ１０では、電流Ｉｄｓを、電流源１２を用い表す。電流Ｉｄｓは端子ＴｄからＴｓに流れる方向が正である。電流源１２の両端のうち端子Ｔｓに近い端Ｎ１と端子Ｔｓとの間に、ソース抵抗ＲｓおよびソースインダクタンスＬｓが直列に接続される。電流源１２に並列にドレインソース容量Ｃｄｓが接続される。電流源１２の両端のうち端子Ｔｄに近い方の端Ｎ２と端子Ｔｄとの間に、ドレイン抵抗ＲｄおよびドレインインダクタンスＬｄが直列に接続される。電流源１２の端Ｎ２と端子Ｔｇとの間に、ゲートドレイン容量Ｃｇｄ、ゲートドレイン抵抗Ｒｇｄ、ゲートインダクタンスＬｇおよびゲート抵抗Ｒｇが直列に接続される。ゲートドレイン抵抗ＲｇｄとゲートインダクタンスＬｇとの間のノードＮ３と、端Ｎ１との間に、チャネル抵抗Ｒｉとゲートソース容量Ｃｇｓとが直列に接続される。
図２は、ＦＥＴの等価回路を示す回路図である。図２に示すように、ＦＥＴ１０では、電流Ｉｄｓを、電流源１２を用い表す。電流Ｉｄｓは端子ＴｄからＴｓに流れる方向が正である。電流源１２の両端のうち端子Ｔｓに近い端Ｎ１と端子Ｔｓとの間に、ソース抵抗ＲｓおよびソースインダクタンスＬｓが直列に接続される。電流源１２に並列にドレインソース容量Ｃｄｓが接続される。電流源１２の両端のうち端子Ｔｄに近い方の端Ｎ２と端子Ｔｄとの間に、ドレイン抵抗ＲｄおよびドレインインダクタンスＬｄが直列に接続される。電流源１２の端Ｎ２と端子Ｔｇとの間に、ゲートドレイン容量Ｃｇｄ、ゲートドレイン抵抗Ｒｇｄ、ゲートインダクタンスＬｇおよびゲート抵抗Ｒｇが直列に接続される。ゲートドレイン抵抗ＲｇｄとゲートインダクタンスＬｇとの間のノードＮ３と、端Ｎ１との間に、チャネル抵抗Ｒｉとゲートソース容量Ｃｇｓとが直列に接続される。
【0016】
［内部電圧ＶｇｓｉおよびＶｄｓｉの算出式］
端子Ｔｓに対し端子Ｔｄに電圧Ｖｄｓを印加し、端子Ｔｓに対し端子Ｔｇに電圧Ｖｇｓを印加すると、ドレインソース容量Ｃｄｓの両端に内部電圧Ｖｄｓｉが生じ、ゲートソース容量Ｃｇｓの両端に内部電圧Ｖｇｓｉが生じる。内部電圧ＶｄｓｉおよびＶｇｓｉは、ドレインソース電流Ｉｄｓ、ゲートソース電圧Ｖｇｓ、ドレインソース電圧Ｖｄｓ、ソース抵抗Ｒｓおよびドレイン抵抗Ｒｄにより式１および式２のように表される。
Ｖｄｓｉ＝Ｖｄｓ－（Ｒｄ＋Ｒｓ）×Ｉｄｓ （式１）
Ｖｇｓｉ＝Ｖｇｓ－Ｒｓ×Ｉｄｓ （式２）
端子Ｔｓに対し端子Ｔｄに電圧Ｖｄｓを印加し、端子Ｔｓに対し端子Ｔｇに電圧Ｖｇｓを印加すると、ドレインソース容量Ｃｄｓの両端に内部電圧Ｖｄｓｉが生じ、ゲートソース容量Ｃｇｓの両端に内部電圧Ｖｇｓｉが生じる。内部電圧ＶｄｓｉおよびＶｇｓｉは、ドレインソース電流Ｉｄｓ、ゲートソース電圧Ｖｇｓ、ドレインソース電圧Ｖｄｓ、ソース抵抗Ｒｓおよびドレイン抵抗Ｒｄにより式１および式２のように表される。
Ｖｄｓｉ＝Ｖｄｓ－（Ｒｄ＋Ｒｓ）×Ｉｄｓ （式１）
Ｖｇｓｉ＝Ｖｇｓ－Ｒｓ×Ｉｄｓ （式２）
【0017】
図３は、Ｉｄｓ－Ｖｄｓ特性を示す図である。横軸は、電圧Ｖｄｓまたは内部電圧Ｖｄｓｉであり、縦軸はＩｄｓである。図３において、Ｘ印はＩｄｓ－Ｖｄｓ特性を示し、白丸はＩｄｓ－Ｖｄｓｉ特性を示す。白丸およびＸ印は、各々６本の線で近似できる、各線はゲートソース電圧Ｖｇｓが異なっている。ドレインソース電圧Ｖｄｓが小さくドレインソース電流Ｉｄｓが大きい領域では、Ｉｄｓ－Ｖｄｓ特性とＩｄｓ－Ｖｄｓｉ特性との乖離が大きくなる。これは、ドレインソース電流Ｉｄｓが大きい場合、式１および式２の第２項の影響が大きくなるためである。ドレインソース電圧Ｖｄｓが小さくかつドレインソース電流Ｉｄｓが大きい領域では、Ｉｄｓ－Ｖｄｓｉ特性は、Ｉｄｓ－Ｖｄｓ特性に比べＶｄｓｉ＝０に近くなる。
【0018】
［Ｉｄｓ－Ｖｄｓ特性のモデル］
Ｉｄｓ－Ｖｄｓ特性をモデル化する方法として、例えば大信号モデルを用いる場合、Ａｎｇｅｌｏｖモデルまたはカーチスモデル等がある。これらのモデルでは、ドレインソース電流Ｉｄｓは、パラメータＰ、内部電圧ＶｄｓｉおよびＶｇｓｉの関係を用いて式３のように表される
Ｉｄｓ＝ｆ（Ｐ、Ｖｄｓｉ、Ｖｇｓｉ） （式３）
例えばＡｎｇｅｌｏｖモデルでは、パラメータＰの個数は１１個である。ｆは、パラメータＰ、内部電圧ＶｄｓｉおよびＶｇｓｉの関数である。
Ｉｄｓ－Ｖｄｓ特性をモデル化する方法として、例えば大信号モデルを用いる場合、Ａｎｇｅｌｏｖモデルまたはカーチスモデル等がある。これらのモデルでは、ドレインソース電流Ｉｄｓは、パラメータＰ、内部電圧ＶｄｓｉおよびＶｇｓｉの関係を用いて式３のように表される
Ｉｄｓ＝ｆ（Ｐ、Ｖｄｓｉ、Ｖｇｓｉ） （式３）
例えばＡｎｇｅｌｏｖモデルでは、パラメータＰの個数は１１個である。ｆは、パラメータＰ、内部電圧ＶｄｓｉおよびＶｇｓｉの関数である。
【0019】
[コンピュータのブロック図]
図４は、コンピュータのブロック図である。コンピュータ３０は、ソフトウエアと協働し、モデルのパラメータを算出する算出装置として機能する。コンピュータ３０は、算出プログラムを実行し、算出方法を実行する。
図４は、コンピュータのブロック図である。コンピュータ３０は、ソフトウエアと協働し、モデルのパラメータを算出する算出装置として機能する。コンピュータ３０は、算出プログラムを実行し、算出方法を実行する。
【0020】
図４に示すように、コンピュータ３０は、プロセッサ３２、メモリ３４、入出力装置３６および内部バス３８を備えている。プロセッサ３２は、例えばＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）であり、算出プログラムおよび算出方法を実行する。メモリ３４は、例えば揮発性メモリまたは不揮発性メモリであり、プロセッサ３２が算出プログラムおよび算出方法を実行するときに用いるデータ等を記憶する。メモリ３４は、プロセッサ３２が実行する算出プログラムを記憶してもよい。入出力装置３６は、プロセッサ３２が取得するデータを外部装置から入力し、プロセッサ３２が出力するデータを外部装置に出力する。外部装置は、別のコンピュータ、または同じコンピュータ内の別プログラムなどである。内部バス３８は、プロセッサ３２、メモリ３４および入出力装置３６を接続し、データ等を伝送する。算出プログラムは、記憶媒体３５に記憶される。記憶媒体３５は、例えば一時的でない有形の媒体であり、ＣＤ－ＲＯＭまたはＤＶＤ等である。
【0021】
［機能ブロック図］
図５は、算出装置の機能ブロック図である。図５に示すように、算出装置２０は、取得部２２、算出部２４および出力部２６を備えている。プロセッサ３２はソフトウエアと協働し、取得部２２、算出部２４および出力部２６として機能する。取得部２２は、外部装置から入出力装置３６を介し、算出の条件などを取得する。算出部２４は、取得部２２が取得したＩｄｓ－Ｖｄｓ特性に基づき、モデルのパラメータを算出する。出力部２６は、算出部２４が算出した結果を、入出力装置３６を介し外部装置に出力する。
図５は、算出装置の機能ブロック図である。図５に示すように、算出装置２０は、取得部２２、算出部２４および出力部２６を備えている。プロセッサ３２はソフトウエアと協働し、取得部２２、算出部２４および出力部２６として機能する。取得部２２は、外部装置から入出力装置３６を介し、算出の条件などを取得する。算出部２４は、取得部２２が取得したＩｄｓ－Ｖｄｓ特性に基づき、モデルのパラメータを算出する。出力部２６は、算出部２４が算出した結果を、入出力装置３６を介し外部装置に出力する。
【0022】
［比較例１］
まず、比較例１におけるパラメータの算出方法を説明する。図６は、比較例１における算出方法を示すフローチャートである。図６に示すように、取得部２２は、Ｉｄｓ－Ｖｄｓ特性を取得する（ステップＳ１０）。Ｉｄｓ－Ｖｄｓ特性は、図１のＦＥＴ１０にＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）のドレインソース電圧Ｖｄｓおよびゲートソース電圧Ｖｇｓを印加し、ドレインソース電流Ｉｄｓを測定して得られたデータある。
まず、比較例１におけるパラメータの算出方法を説明する。図６は、比較例１における算出方法を示すフローチャートである。図６に示すように、取得部２２は、Ｉｄｓ－Ｖｄｓ特性を取得する（ステップＳ１０）。Ｉｄｓ－Ｖｄｓ特性は、図１のＦＥＴ１０にＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）のドレインソース電圧Ｖｄｓおよびゲートソース電圧Ｖｇｓを印加し、ドレインソース電流Ｉｄｓを測定して得られたデータある。
【0023】
図７は、比較例１および実施例１から３におけるＩｄｓ、ＶｄｓおよびＶｇｓのデータを示す図である。図７に示すように、電流Ｉｄｓは電圧ＶｄｓとＶｇｓに対応付けられている。ｊおよびｎは整数である。Ｉｄｓ（１）は、Ｖｄｓ（１）およびＶｇｓ（１）のときの電流Ｉｄｓである。Ｉｄｓ（２）、Ｉｄｓ（３）、Ｉｄｓ（ｊ）およびＩｄｓ（ｎ）は、それぞれＶｄｓ（２）およびＶｇｓ（２）、Ｖｄｓ（３）およびＶｇｓ（３）、Ｖｄｓ（ｊ）およびＶｇｓ（ｊ）、並びにＶｄｓ（ｎ）およびＶｇｓ（ｎ）のときの電流Ｉｄｓである。
【0024】
続いて、算出部２４は、初期設定する（ステップＳ１２）。例えば算出部２４は、内部電圧ＶｄｓｉおよびＶｇｓｉをそれぞれ取得した電圧ＶｄｓおよびＶｇｓに設定する。図８は、比較例１および実施例１から３におけるＶｄｓｉおよびＶｇｓｉのデータを示す図である。図８における、Ｖｄｓｉ（１）、Ｖｄｓｉ（２）、Ｖｄｓｉ（３）、Ｖｄｓｉ（ｊ）およびＶｄｓｉ（ｎ）を、Ｖｄｓ（１）、Ｖｄｓ（２）、Ｖｄｓ（３）、Ｖｄｓ（ｊ）およびＶｄｓ（ｎ）にそれぞれ設定する。Ｖｇｓｉ（１）、Ｖｇｓｉ（２）、Ｖｇｓｉ（３）、Ｖｇｓｉ（ｊ）およびＶｇｓｉ（ｎ）を、Ｖｇｓ（１）、Ｖｇｓ（２）、Ｖｇｓ（３）、Ｖｇｓ（ｊ）およびＶｇｓ（ｎ）にそれぞれ設定する。また、式３のパラメータＰを初期のパラメータＰ０に設定する。パラメータＰ０は、ステップＳ１０において、取得部２２が外部から取得してもよい。パラメータＰはメモリに記憶されていてもよい。
【0025】
続いて、算出部は、式３を用い、算出電流Ｉｄｓｃ＝ｆ（Ｐ、Ｖｄｓｉ、Ｖｇｓｉ）を算出する（ステップＳ１４）。図９は、比較例１および実施例１から３におけるＩｄｓｃ、ＶｄｓｉおよびＶｇｓｉのデータを示す図である。ステップＳ１２において設定したパラメータＰ、図８のＶｄｓｉ（１）およびＶｇｓｉ（１）を式３に代入し、図９のＩｄｓｃ（１）を算出する。同様に、パラメータＰ、図８のＶｄｓｉおよびＶｇｓｉを式３に代入し、図９のＩｄｓｃ（２）、Ｉｄｓｃ（３）、Ｉｄｓｃ（ｊ）およびＩｄｓｃ（ｎ）を算出する。
【0026】
続いて、算出部２４は、前回算出した算出電流Ｉｄｓｃと今回算出した算出電流Ｉｄｓｃとの差ΔＩが目標値Ｅ１より小さいか判定する（ステップＳ２０）。算出電流Ｉｄｓｃの算出が初回の場合には、ステップＳ１２において取得した図７の電流Ｉｄｓと図９の算出電流Ｉｄｓｃの差を差ΔＩとする。差ΔＩは、｜前回Ｉｄｓｃ（ｊ）－今回Ｉｄｓｃ（ｊ）｜のｊが１からｎまでの合計とすることができる。差ΔＩの代わりに｜前回Ｖｄｓｉ（ｊ）－今回Ｖｄｓｉ（ｊ）｜＋｜前回Ｖｇｓｉ（ｊ）－今回Ｖｇｓｉ（ｊ）｜のｊが１からｎまでの合計としてもよい。差ΔＩは、算出電流Ｉｄｓｃまたは内部電圧ＶｄｓｉおよびＶｇｓｉの算出の収束の度合いとなる指標であればよい。
【0027】
ステップＳ２０においてＮｏのとき、算出部２４は、ステップＳ１４において算出した算出電流Ｉｄｓｃを式１および式２にＩｄｓとして代入し、内部電圧ＶｄｓｉおよびＶｇｓｉを算出する（ステップＳ２２）。算出される内部電圧ＶｄｓｉおよびＶｇｓｉは、例えば図８である。
【0028】
続いて、算出部２４は、パラメータＰを更新する（ステップＳ２４）。パラメータＰの算出方法は、例えば差ΔＩを目的関数とし、差ΔＩが最小になるように、最適化手法を用いパラメータＰを更新する。最適化手法としては、ベイズ最適化法等の公知の最適化手法を用いてもよいし、機械学習を用いてもよい。
【0029】
続いて、ステップＳ１４において、算出部２４は、ステップＳ２２において算出された内部電圧Ｖｄｓｉ、ＶｇｓｉおよびステップＳ２４において更新されたパラメータＰを式３に代入し、図９のようにＩｄｓｃを算出する。
【0030】
続いて、ステップＳ２０において、算出部２４は、前回算出した算出電流Ｉｄｓｃと今回算出した算出電流Ｉｄｓｃとの差ΔＩが目標値Ｅ１より小さいか判定する。Ｎｏの場合、差ΔＩが目標値Ｅ１より小さくなるまで、ステップＳ２２、Ｓ２４およびＳ１４を繰り返す。
【0031】
ステップＳ２０において、Ｙｅｓのとき、ステップＳ１４、Ｓ２２およびＳ２４のループ処理は収束したと考えられる。そこで、出力部２６は、ステップＳ２４において、直前に更新された最新のパラメータＰをＦＥＴ１０のモデルのパラメータとして出力する（ステップＳ３０）。その後終了する。
【0032】
このように、比較例１では、ステップＳ１４において式３にパラメータＰ、内部電圧ＶｄｓｉおよびＶｇｓｉを代入して算出電流Ｉｄｓｃを算出する。ステップＳ２２において、式１および式２に算出電流Ｉｄｓｃを代入して内部電圧ＶｄｓｉおよびＶｇｓｉを算出する。その後、ステップＳ２４において、パラメータＰを更新し、ステップＳ１４に戻る。このように、ステップＳ２２、Ｓ２４およびＳ１４のループを繰り返す。
【0033】
［比較例１において算出されたＩｄｓｃの例］
図１０から図１２は、比較例１のステップＳ１４において算出されたＩｄｓｃの例を示す図である。図１０から図１２では、横軸は図９の内部電圧Ｖｄｓｉに相当し、縦軸は図９の算出電流Ｉｄｓｃに相当する。
図１０から図１２は、比較例１のステップＳ１４において算出されたＩｄｓｃの例を示す図である。図１０から図１２では、横軸は図９の内部電圧Ｖｄｓｉに相当し、縦軸は図９の算出電流Ｉｄｓｃに相当する。
【0034】
図１０のように、最初に算出されたＩｄｓｃ－Ｖｄｓｉ特性では、内部電圧Ｖｄｓｉは全て正である。図１１のように、２回目に算出されたＩｄｓｃ－Ｖｄｓｉ特性では、内部電圧Ｖｄｓｉが負となる点がある。これは、算出電流Ｉｄｓｃが大きくかつ内部電圧Ｖｄｓｉが小さい範囲５０では、式１において、第２項が第１項より大きくなるためである。図１２のように、３回目に算出されたＩｄｓｃ－Ｖｄｓｉ特性では、内部電圧Ｖｄｓｉが正となるが、内部電圧Ｖｄｓｉが小さい範囲５２においてＩｄｓｃ－Ｖｄｓｉ特性が図１０より歪んだ特性になる。これは、図１１において、負となった内部電圧Ｖｄｓｉを修正するバイアスがかかったためと考えられる。その後、図１１と図１２を繰り返し、算出電流Ｉｄｓｃ、内部電圧ＶｄｓｉおよびＶｇｓｉは収束しなくなる。よって、パラメータＰの算出が難しい。
【0035】
比較例１のように、モデル化の計算が収束しない原因としては、式１および式２と式３とが陰関数となっており、内部電圧ＶｄｓｉおよびＶｇｓｉが変わると算出電流Ｉｄｓｃが変わり、算出電流Ｉｄｓｃが変わると、内部電圧ＶｄｓｉおよびＶｇｓｉが変わる関係となっているためと考えられる。
【0036】
［実施例１］
そこで、実施例１では、まず、内部電圧ＶｄｓｉおよびＶｇｓｉを変化させ算出電流Ｉｄｓｃ、内部電圧ＶｄｓｉおよびＶｇｓｉを収束させる内部電圧ループ処理を行った後に、パラメータＰを更新し算出電流Ｉｄｓｃ、内部電圧ＶｄｓｉおよびＶｇｓｉを収束させる処理を行う。
そこで、実施例１では、まず、内部電圧ＶｄｓｉおよびＶｇｓｉを変化させ算出電流Ｉｄｓｃ、内部電圧ＶｄｓｉおよびＶｇｓｉを収束させる内部電圧ループ処理を行った後に、パラメータＰを更新し算出電流Ｉｄｓｃ、内部電圧ＶｄｓｉおよびＶｇｓｉを収束させる処理を行う。
【0037】
【0038】
続いて、算出部２４は、スキップするか判定する（ステップＳ１５）。例えば、１度もパラメータ更新（ステップＳ２４）の処理を行っていない場合には、算出部２４はＹｅｓと判定し、その他の場合には、算出部２４は、Ｎｏと判定する。ステップＳＳ１５は実行しなくてもよい。
【0039】
最初はステップＳ２４を実行していないため、算出部２４はＹｅｓと判定し、ステップＳ１６をスキップする。ステップＳ２０、Ｓ２２およびＳ２４は、比較例１の図６と同じである。
【0040】
続いて、ステップＳ２４の処理を行ったため、ステップＳ１５において、算出部２４は、Ｎｏと判定する。続いて、算出部２４は、前回算出した算出電流Ｉｄｓｃと今回算出した算出電流Ｉｄｓｃとの差ΔＩが目標値Ｅ２より小さいか判定する（ステップＳ１６）。目標値Ｅ２は、図６の比較例１のステップＳ２０の目標値Ｅ１より大きい値である。
【0041】
ステップＳ１６において、Ｎｏのとき、算出部２４は、ステップＳ１４において算出した算出電流Ｉｄｓｃを式１および式２に代入し、内部電圧ＶｄｓｉおよびＶｇｓｉを算出する（ステップＳ１８）。続いて、算出部２４は、ステップＳ１８において算出された内部電圧ＶｄｓｉおよびＶｇｓｉを式３に代入し算出電流Ｉｄｓｃを算出する（ステップＳ１４）。このときのパラメータＰは前回のステップＳ１４のパラメータＰと同じである。
【0042】
算出部２４は、ステップＳ１６においてＹｅｓとなるまで、ステップＳ１４およびＳ１８を繰り返す。差ΔＩが目標値Ｅ２より小さくなると、算出部２４はステップＳ１６においてＹｅｓと判定する。
【0043】
算出部２４は、差ΔＩが、目標値Ｅ２より小さいか判定する（ステップＳ１６）。Ｎｏのとき、差ΔＩが目標値Ｅ２より小さくなるまで、ステップＳ１８およびＳ１４を繰り返す。ステップＳ１６においてＹｅｓのとき、ステップＳ２０、Ｓ２２およびＳ２４からステップＳ１４を繰り返す。
【0044】
ステップＳ２０において、Ｙｅｓのとき、出力部２６は、ステップＳ２４において、直前に更新された最新のパラメータＰをＦＥＴ１０のモデルのパラメータとして出力する（ステップＳ３０）。その後終了する。その他のステップおよびフローの内容は、比較例１と同じである。
【0045】
このように、実施例１では、ステップＳ１４とＳ１８の内部電圧ループ処理において、パラメータＰを更新せずに、内部電圧ＶｄｓｉおよびＶｇｓｉを変えて、算出電流Ｉｄｓｃ、内部電圧ＶｄｓｉおよびＶｇｓｉをある程度収束させる。その後、比較例１と同様に、ステップＳ２２、Ｓ２４およびＳ１４のループにおいて、パラメータＰを更新し、算出電流Ｉｄｓｃ、内部電圧ＶｄｓｉおよびＶｇｓｉを収束させる。このように、最初にパラメータＰを固定して、算出電流Ｉｄｓｃ、内部電圧ＶｄｓｉおよびＶｇｓｉをある程度収束させてからパラメータＰを更新する処理を行うため、内部電圧ＶｄｓｉおよびＶｇｓｉが負となり、算出電流Ｉｄｓｃ、内部電圧ＶｄｓｉおよびＶｇｓｉが収束しにくくなることを抑制できる。
【0046】
［実施例２］
実施例２では、漸近的に算出電流Ｉｄｓｃを収束させる漸近収束処理を行う例である。式１および式２を式４および式５のように変更する。
Ｖｄｓｉ＝Ｖｄｓ－（Ｒｄ＋Ｒｓ）×Ｉｄｓ×α （式４）
Ｖｇｓｉ＝Ｖｇｓ－Ｒｓ×Ｉｄｓ×α （式５）
係数αは、収束を漸近的に行うための係数であり、係数αは０以上かつ１以下である。α＝１のとき、式４および式５は、それぞれ式１および式２と同じ式となる。なお、内部電圧Ｖｇｓｉの算出には係数αを用いず式５の代わりに式２を用いてもよい。
実施例２では、漸近的に算出電流Ｉｄｓｃを収束させる漸近収束処理を行う例である。式１および式２を式４および式５のように変更する。
Ｖｄｓｉ＝Ｖｄｓ－（Ｒｄ＋Ｒｓ）×Ｉｄｓ×α （式４）
Ｖｇｓｉ＝Ｖｇｓ－Ｒｓ×Ｉｄｓ×α （式５）
係数αは、収束を漸近的に行うための係数であり、係数αは０以上かつ１以下である。α＝１のとき、式４および式５は、それぞれ式１および式２と同じ式となる。なお、内部電圧Ｖｇｓｉの算出には係数αを用いず式５の代わりに式２を用いてもよい。
【0047】
【0048】
その後、算出部２４は、ｉ＝１に設定する（ステップＳ１３）。ここで、ｉは１からＮの整数である。式４および式５のα＝α（ｉ）であり、ｉが大きくなると、α（ｉ）は大きくなる。ｉ＝Ｎのとき、α（Ｎ）＝１である。例えばα（１）＝０．１、α（２）＝０．２、…、α（Ｎ）＝１とする。
【0049】
続いて、算出部２４は、比較例１の図６と同様に、ステップＳ１４、Ｓ２２およびＳ２４のループを繰り返す。ｉ＝１では、α＝０．１であり、ステップＳ２２における内部電圧ＶｄｓｉおよびＶｇｓｉの算出には、α＝０．１とした式４および式５を用いる。ステップＳ２０においてＹｅｓのとき、α＝０．１において、算出電流Ｉｄｓｃが収束したことを示す。
【0050】
続いて、算出部２４は、ｉ＝Ｎか判定する（ステップＳ２６）。ステップＳ２６においてＮｏのとき、算出部２４は、ｉ＝ｉ＋１に設定する（ステップＳ２８）。ｉ＝２となる。ステップＳ２２において、算出部２４は、α＝０．２とした式４および式５を用い、内部電圧ＶｄｓｉおよびＶｇｓｉを算出する。その後、算出部２４は、ステップＳ２０においてＹｅｓとなるまで、ステップＳ１４、Ｓ２２およびＳ２４のループを繰り返す。ステップＳ２０においてＹｅｓのとき、α＝０．２において、算出電流Ｉｄｓｃが収束したことを示す。
【0051】
このようにして、α（ｉ）のｉが１からＮまで、算出部２４は、ステップＳ１４、Ｓ２２およびＳ２４のループを繰り返す。ステップＳ２６において、Ｙｅｓのとき、出力部２６は、ステップＳ２４において、直前に更新された最新のパラメータＰをＦＥＴ１０のモデルのパラメータとして出力する（ステップＳ３０）。その後終了する。その他のステップおよびフローの内容は、比較例１および実施例１と同じである。
【0052】
このように、式１および式２では、第２項が大きくなると、内部電圧ＶｄｓｉおよびＶｇｓｉが負となり、図１０から図１２のように、算出電流Ｉｄｓｃが収束しなくなる。そこで、式４および式５のように、係数αを導入し、αの値を１に漸近させながら算出電流Ｉｄｓｃ、内部電圧ＶｄｓｉおよびＶｇｓｉを収束させていく。
【0053】
図１５は、実施例２におけるＩｄｓｃ－Ｖｄｓｉ特性を示す図である。横軸はＶｄｓｉであり、縦軸はＩｄｓｃである。示している曲線は、算出電流Ｉｄｓｃが大きくなるような内部電圧Ｖｇｓｉのときを示している。まず、α＝０．１では、内部電圧Ｖｄｓｉが小さい箇所において算出電流Ｉｄｓｃが小さい。これは、α＝０．１のとき、式４および式５における第２項が小さくなるためである。その後、αを徐々に大きくしていくと、算出電流Ｉｄｓｃが大きくなる。α＝１．０において、算出電流Ｉｄｓｃは、本来収束すべき算出電流Ｉｄｓｃに収束する。
【0054】
このように、実施例２では、算出電流Ｉｄｓｃが漸近的に収束するため、算出途中において、内部電圧Ｖｄｓｉが負となり、図１０から図１２のように、算出電流Ｉｄｓｃ、内部電圧ＶｄｓｉおよびＶｇｓｉが収束せず発散することを抑制できる。
【0055】
［実施例３］
実施例３は、実施例１の内部電圧ループ処理と実施例２の漸近収束処理の両方の処理を行う例である。図１６は、実施例３における算出方法を示すフローチャートである。図１６に示すように、ステップＳ１０、Ｓ１２、Ｓ１３およびＳ１５のフローは、実施例２と同じである。ステップＳ１４、Ｓ１６、Ｓ１８、Ｓ２０、Ｓ２２およびＳ２４の処理は、実施例１と同じである。
実施例３は、実施例１の内部電圧ループ処理と実施例２の漸近収束処理の両方の処理を行う例である。図１６は、実施例３における算出方法を示すフローチャートである。図１６に示すように、ステップＳ１０、Ｓ１２、Ｓ１３およびＳ１５のフローは、実施例２と同じである。ステップＳ１４、Ｓ１６、Ｓ１８、Ｓ２０、Ｓ２２およびＳ２４の処理は、実施例１と同じである。
【0056】
ステップＳ２０においてＹｅｓのとき、算出部２４は、ｉ＝Ｎか判定する（ステップＳ２６）。ステップＳ２６においてＮｏのとき、算出部２４は、ｉ＝ｉ＋１に設定する（ステップＳ２８）。その後、ステップＳ１８に戻る。
【0057】
このようにして、α（ｉ）のｉが１からＮまで、算出部２４は、ステップＳ１４、Ｓ１６、Ｓ１８、Ｓ２０、Ｓ２２およびＳ２４のループを繰り返す。ステップＳ２６において、Ｙｅｓのとき、出力部２６は、ステップＳ２４において、直前に更新された最新のパラメータＰをＦＥＴ１０のモデルのパラメータとして出力する（ステップＳ３０）。その後終了する。その他のステップおよびフローの内容は、比較例１、実施例１および２と同じである。
【0058】
このように、実施例３では、実施例１のような内部電圧ループ処理を行い、その後、パラメータＰを更新して算出電流Ｉｄｓｃを算出する処理を、係数αを漸近的に１に近づけながら実行する。これにより、内部電圧Ｖｄｓｉが負となり、図１０から図１２のように、算出電流Ｉｄｓｃ、内部電圧ＶｄｓｉおよびＶｇｓｉが収束せず発散することを抑制できる。
【0059】
［実施例３の結果の例］
実施例３を用いてＩｄｓ－Ｖｄｓ特性をモデル化したときの例を説明する。ＦＥＴ１０として、ＧａＮ ＨＥＭＴを用い、式３として、Ａｎｇｅｌｏｖモデルを用いた。
実施例３を用いてＩｄｓ－Ｖｄｓ特性をモデル化したときの例を説明する。ＦＥＴ１０として、ＧａＮ ＨＥＭＴを用い、式３として、Ａｎｇｅｌｏｖモデルを用いた。
【0060】
図１７から図２１は、実施例３におけるＩｄｓｃの例を示す図である。図１７から図２１は、実施例３のステップＳ２０においてＹｅｓとなり、各α（ｉ）について算出されたＩｄｓｃの例を示す図である。図１７から図２１では、Ｘ印のＩｄｓｃ－Ｖｄｓ特性では、横軸はＶｄｓであり、縦軸はＩｄｓｃである。白丸のＩｄｓｃ－Ｖｄｓｉ特性では、横軸はＶｄｓｉであり、縦軸はＩｄｓｃである。
【0061】
図１７に示すように、α＝０．１では、電圧Ｖｄｓおよび内部電圧Ｖｄｓｉが小さくかつ算出電流Ｉｄｓｃが大きい範囲５４において、Ｉｄｓｃ－Ｖｄｓ特性とＩｄｓｃ－Ｖｄｓｉ特性との差が小さい。これは、式４および式５の第２項が小さくなるため、内部電圧ＶｄｓｉおよびＶｇｓｉが小さくなることが抑制されているためである。
【0062】
図１８に示すように、α＝０．３では、範囲５４において、Ｉｄｓｃ－Ｖｄｓ特性とＩｄｓｃ－Ｖｄｓｉ特性との差は、図１７より大きくなる。図１９に示すように、α＝０．５では、範囲５４において、Ｉｄｓｃ－Ｖｄｓ特性とＩｄｓｃ－Ｖｄｓｉ特性との差は、図１８よりさらに大きくなる。図２０に示すように、α＝０．８では、範囲５４において、Ｉｄｓｃ－Ｖｄｓ特性とＩｄｓｃ－Ｖｄｓｉ特性との差は、図１９よりさらに大きくなる。
【0063】
図２１に示すように、α＝１．０では、範囲５４において、Ｉｄｓｃ－Ｖｄｓ特性とＩｄｓｃ－Ｖｄｓｉ特性との差は、図２０よりさらに大きくなる。範囲５４において、内部電圧Ｖｄｓｉは０Ｖに近づく。このように、実施例３では、係数αを０から１に漸近させることで、比較例１の図１０から図１２のように、内部電圧Ｖｄｓｉが負となり、算出電流Ｉｄｓｃ、内部電圧ＶｄｓｉおよびＶｇｓｉを発散させることなく、Ｉｄｓｃ－Ｖｄｓｉ特性をＶｄｓｉ＝０近くに収束させることができる。
【0064】
実施例１および３によれば、図１３および図１６のステップＳ１０のように、取得部２２は、図７のようにＦＥＴの電圧ＶｄｓおよびＶｇｓと電流Ｉｄｓとが対応付けられたＩｄｓ－Ｖｄｓ特性を取得する。ステップＳ１４のように、算出部２４は、電流ＩｄｓがパラメータＰと電圧ＶｄｓおよびＶｇｓにそれぞれ対応する内部電圧ＶｄｓｉおよびＶｇｓｉとにより表される式３（第１関係）を用い、パラメータＰと内部電圧ＶｄｓｉおよびＶｇｓｉとから算出電流Ｖｄｓｃを算出する第１算出を実行する。ステップＳ１８のように、算出部２４は、内部電圧ＶｄｓｉおよびＶｇｓｉが電圧ＶｄｓおよびＶｇｓと算出電流Ｉｄｓｃにより表される式１および式２（または式３および式４）（第２関係）を用い、算出電流Ｉｄｓｃから内部電圧ＶｄｓｉおよびＶｇｓｉを算出する第２算出を実行する。ステップＳ１４とＳ１８（またはＳ２２）とは交互に実行される。まず、算出部２４は、ステップＳ１８の後にパラメータＰを固定してステップＳ１４を実行するループ（第１処理）を実行する。第１処理の後に、ステップＳ２２を実行した後にパラメータＰを更新してステップＳ１４を実行するループ（第２処理）を実行する。
【0065】
このように、ステップＳ１４とＳ１８とを実行する第１処理を実行することで、内部電圧ＶｄｓｉおよびＶｇｓｉをある程度収束させておく。その後、ステップＳ１４、Ｓ２２およびＳ２４を実行することで、ある程度収束させた内部電圧ＶｄｓｉおよびＶｇｓｉを出発点として、パラメータＰ、内部電圧ＶｄｓｉおよびＶｇｓｉを収束させる。これにより、比較例１の図１０から図１２のように、算出電流Ｉｄｓｃ、内部電圧ＶｄｓｉおよびＶｇｓｉが発散することを抑制できる。よって、パラメータＰの算出を容易に行うことができる。
【0066】
式１および式２（または式３および式４）のように、第２関係は、内部電圧ＶｄｓｉおよびＶｇｓｉが電圧ＶｄｓおよびＶｇｓから算出電流Ｉｄｓｃを含む項を減算する関係である。このような場合、算出電流Ｉｄｓｃの値によって、内部電圧ＶｄｓｉおよびＶｇｓｉが負になりやすく、算出電流Ｉｄｓｃ、内部電圧ＶｄｓｉおよびＶｇｓｉが発散しやすい。よって、第１処理を実行した後に第２処理を実行することで、算出電流Ｉｄｓｃ、内部電圧ＶｄｓｉおよびＶｇｓｉが収束しやすくし、パラメータＰの算出を容易に行うことができる。
【0067】
さらに、式１および式２（または式３および式４）のように、第２関係は、内部電圧ＶｄｓｉおよびＶｇｓｉが電圧ＶｄｓおよびＶｇｓから算出電流Ｉｄｓｃと寄生抵抗であるＲｓおよびＲｄを含む項を減算する関係である。このような場合、算出電流Ｉｄｓｃの値によって、内部電圧ＶｄｓｉおよびＶｇｓｉが負になりやすい。よって、第１処理を実行した後に第２処理を実行することで、パラメータＰの算出を容易に行うことができる。
【0068】
算出部２４は、ステップＳ１４の後に、ステップＳ１６およびＳ２０のように、算出電流Ｉｄｓｃまたは内部電圧ＶｄｓｉおよびＶｇｓｉの収束している度合いである差ΔＩが目標値Ｅ１（第１目標）および目標値Ｅ２（第２目標）に達しているか否かを判定する。ここで、目標値Ｅ２は目標値Ｅ１より目標が緩い。そして、ステップＳ１６において、算出部２４は、差ΔＩが目標値Ｅ２に達しないとき、ステップＳ１８およびＳ１４の第１処理を実行する。ステップＳ２０において、差ΔＩが目標値Ｅ２に達しかつ目標値Ｅ１に達しないとき、算出部２４は、ステップＳ２２、Ｓ２４およびＳ１４の第２処理を実行する。これにより、ある程度収束させた内部電圧ＶｄｓｉおよびＶｇｓｉを出発点として、算出電流Ｉｄｓｃ、内部電圧ＶｄｓｉおよびＶｇｓｉを収束させることができる。
【0069】
実施例２によれば、式３および式４のように、第２関係は、内部電圧ＶｄｓｉおよびＶｇｓｉが電圧ＶｄｓおよびＶｇｓから算出電流Ｉｄｓｃと係数αとの積を含む項を減算する関係である。図１６のステップＳ１３、Ｓ２６およびＳ２８のように、算出部２４は、係数αを０と１との間の第１係数α（ｉ）に設定して、ステップＳ２２、Ｓ２４およびＳ１４の処理を実行する。これにより、図１５のように、算出電流Ｉｄｓｃ、内部電圧ＶｄｓｉおよびＶｇｓｉを漸近的に収束させることができる。これにより、パラメータＰの算出を容易に行うことができる。
【0070】
さらに、実施例３によれば、図１６のステップＳ１３、Ｓ２６およびＳ２８のように、算出部２４は、係数αを０と１との間の第１係数α（ｉ）に設定して、第１処理を実行した後に第２処理を実行した後に、係数αをα（ｉ）より大きく１以下の第２係数α（ｉ＋１）に設定して、第１処理を実行した後に第２処理を実行する。これにより、図１７から図２１のように、算出電流Ｉｄｓｃ、内部電圧ＶｄｓｉおよびＶｇｓｉを漸近的に収束させることができる。これにより、パラメータＰの算出を容易に行うことができる。
【0071】
実施例１から３において、電子素子として、ＦＥＴの例を説明したが、取得部２２が取得する電流電圧特性は、電子素子の複数の端子間に加わる電圧と複数の端子間を流れる電流とが対応付けられた電流電圧特性であればよい。
【0072】
また、電子素子として、トランジスタの場合に、電流電圧特性における電圧は、第１端子に対する第２端子の第１電圧と、第１端子に対する第３端子の第２電圧と、を含み、電流は、第２端子から第１端子に流れる電流を含んでもよい。この場合、比較例１では、第１電圧および第２電圧に対応する内部電圧が負になりやすい。よって、実施例１から３のような処理を行うことができる。これにより、トランジスタのパラメータＰの算出を容易に行うことができる。
【0073】
また、トランジスタがＦＥＴであり、第１端子はソースであり、第２端子はドレインであり、第３端子はゲートである場合に、比較例１では、内部電圧ＶｄｓｉおよびＶｇｓｉが負になりやすい。よって、実施例１から３のような処理を行うことができる。これにより、ＦＥＴのパラメータＰの算出を容易に行うことができる。
【0074】
上述の実施形態の各処理（各機能）は、１または複数のプロセッサを含む処理回路（Ｃｉｒｃｕｉｔｒｙ）により実現される。上記処理回路は、上記１または複数のプロセッサに加え、１または複数のメモリ、各種アナログ回路、各種デジタル回路が組み合わされた集積回路等で構成されてもよい。上記１または複数のメモリは、上記各処理を上記１または複数のプロセッサに実行させるプログラム（命令）を格納する。上記１または複数のプロセッサは、上記１または複数のメモリから読み出した上記プログラムに従い上記各処理を実行してもよいし、予め上記各処理を実行するように設計された論理回路に従って上記各処理を実行してもよい。
【0075】
上記プロセッサは、ＣＰＵ、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｃａｔｉｏｎ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等、コンピュータの制御に適合する種々のプロセッサであってよい。なお物理的に分離した上記複数のプロセッサが互いに協働して上記各処理を実行してもよい。例えば物理的に分離した複数のコンピュータのそれぞれに搭載された上記プロセッサがＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、インターネット等のネットワークを介して互いに協働して上記各処理を実行してもよい。
【0076】
上記プログラムは、外部のサーバ装置等から上記ネットワークを介して上記メモリにインストールされても構わないし、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、半導体メモリ等の記録媒体に格納された状態で流通し、上記記録媒体から上記メモリにインストールされても構わない。
【0077】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0078】
１２ 電流源
２０ 算出装置
２２ 取得部
２４ 算出部
２６ 出力部
３０ コンピュータ
３２ プロセッサ
３４ メモリ
３６ 入出力装置
３８ 内部バス
５０、５２、５４ 範囲
２０ 算出装置
２２ 取得部
２４ 算出部
２６ 出力部
３０ コンピュータ
３２ プロセッサ
３４ メモリ
３６ 入出力装置
３８ 内部バス
５０、５２、５４ 範囲
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】