特開2024-147812積層セラミック電子部品の製造方法、積層セラミック電子部品及び回路基板
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024147812
(43)【公開日】2024-10-16
(54)【発明の名称】積層セラミック電子部品の製造方法、積層セラミック電子部品及び回路基板
(51)【国際特許分類】
H01G 4/30 20060101AFI20241008BHJP
【ＦＩ】
H01G4/30 201F
H01G4/30 201G
H01G4/30 513
H01G4/30 311E
H01G4/30 516
H01G4/30 517
【審査請求】有
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2024122313
(22)【出願日】2024-07-29
(62)【分割の表示】P 2020087445の分割
【原出願日】2020-05-19
(71)【出願人】
【識別番号】000204284
【氏名又は名称】太陽誘電株式会社
(74)【代理人】
【識別番号】110004370
【氏名又は名称】弁理士法人片山特許事務所
(72)【発明者】
【氏名】酒井 智紀
(57)【要約】
【課題】 水素による悪影響を受けにくく、外部電極のメッキ膜の密着性に優れ、かつ実装時におけるはんだの接合性を十分に確保することが可能な積層セラミック電子部品の製造方法等を提供する。
【解決手段】 本発明の積層セラミック電子部品の製造方法は、積層され表面に引き出された内部電極を有するセラミック素体の上記表面上に、導電性材料で形成された下地膜を上記内部電極と接続されるように形成する工程を含む。上記下地膜上に、電解メッキ法により第１ニッケル膜が形成される。上記第１ニッケル膜の形成後、上記第１ニッケル膜が再結晶化する温度以上で、弱還元雰囲気によって熱処理される。上記熱処理された第１ニッケル膜上に、電解メッキ法により第２ニッケル膜が形成される。上記熱処理において、上記第１ニッケル膜には、上記第２ニッケル膜の結晶組織より転移及び格子欠陥が少ない再結晶組織が形成される。
【選択図】図５
【解決手段】 本発明の積層セラミック電子部品の製造方法は、積層され表面に引き出された内部電極を有するセラミック素体の上記表面上に、導電性材料で形成された下地膜を上記内部電極と接続されるように形成する工程を含む。上記下地膜上に、電解メッキ法により第１ニッケル膜が形成される。上記第１ニッケル膜の形成後、上記第１ニッケル膜が再結晶化する温度以上で、弱還元雰囲気によって熱処理される。上記熱処理された第１ニッケル膜上に、電解メッキ法により第２ニッケル膜が形成される。上記熱処理において、上記第１ニッケル膜には、上記第２ニッケル膜の結晶組織より転移及び格子欠陥が少ない再結晶組織が形成される。
【選択図】図５
【特許請求の範囲】
【請求項1】
積層され表面に引き出された内部電極を有するセラミック素体の前記表面上に、導電性材料で形成された下地膜を前記内部電極と接続されるように形成し、
前記下地膜上に、電解メッキ法により第１ニッケル膜を形成し、
前記第１ニッケル膜の形成後、前記第１ニッケル膜が再結晶化する温度以上で、弱還元雰囲気によって熱処理し、
前記熱処理された第１ニッケル膜上に、電解メッキ法により第２ニッケル膜を形成し、
前記熱処理において、前記第１ニッケル膜には、前記第２ニッケル膜の結晶組織より転移及び格子欠陥が少ない再結晶組織が形成される
積層セラミック電子部品の製造方法。
前記下地膜上に、電解メッキ法により第１ニッケル膜を形成し、
前記第１ニッケル膜の形成後、前記第１ニッケル膜が再結晶化する温度以上で、弱還元雰囲気によって熱処理し、
前記熱処理された第１ニッケル膜上に、電解メッキ法により第２ニッケル膜を形成し、
前記熱処理において、前記第１ニッケル膜には、前記第２ニッケル膜の結晶組織より転移及び格子欠陥が少ない再結晶組織が形成される
積層セラミック電子部品の製造方法。
【請求項2】
請求項１に記載の積層セラミック電子部品の製造方法であって、
前記熱処理において、前記第１ニッケル膜には、前記第２ニッケル膜の結晶粒より大きい結晶粒が形成される
積層セラミック電子部品の製造方法。
前記熱処理において、前記第１ニッケル膜には、前記第２ニッケル膜の結晶粒より大きい結晶粒が形成される
積層セラミック電子部品の製造方法。
【請求項3】
請求項１または２に記載の積層セラミック電子部品の製造方法であって、
前記熱処理の温度は、４５０℃以上８００℃以下である
積層セラミック電子部品の製造方法。
前記熱処理の温度は、４５０℃以上８００℃以下である
積層セラミック電子部品の製造方法。
【請求項4】
請求項１から３のいずれか一項に記載の積層セラミック電子部品の製造方法であって、
前記第１ニッケル膜の厚さは、１．０μｍ以上１０．０μｍ以下である
積層セラミック電子部品の製造方法。
前記第１ニッケル膜の厚さは、１．０μｍ以上１０．０μｍ以下である
積層セラミック電子部品の製造方法。
【請求項5】
請求項１から４のいずれか一項に記載の積層セラミック電子部品の製造方法であって、
前記第２ニッケル膜の厚さは、１．５μｍ以上６．０μｍ以下である
積層セラミック電子部品の製造方法。
前記第２ニッケル膜の厚さは、１．５μｍ以上６．０μｍ以下である
積層セラミック電子部品の製造方法。
【請求項6】
請求項１から５のいずれか一項に記載の積層セラミック電子部品の製造方法であって、
前記下地膜の厚さは、２μｍ以上５０μｍ以下である
積層セラミック電子部品の製造方法。
前記下地膜の厚さは、２μｍ以上５０μｍ以下である
積層セラミック電子部品の製造方法。
【請求項7】
請求項１から６のいずれか一項に記載の積層セラミック電子部品の製造方法であって、
前記下地膜は、銅又はその合金を主成分として含む
積層セラミック電子部品の製造方法。
前記下地膜は、銅又はその合金を主成分として含む
積層セラミック電子部品の製造方法。
【請求項8】
請求項１から７のいずれか一項に記載の積層セラミック電子部品の製造方法であって、
前記第２ニッケル膜上に、電解メッキ法により錫又はその合金を主成分として含む表層膜を形成する
積層セラミック電子部品の製造方法。
前記第２ニッケル膜上に、電解メッキ法により錫又はその合金を主成分として含む表層膜を形成する
積層セラミック電子部品の製造方法。
【請求項9】
積層され表面に引き出された内部電極を有するセラミック素体と、
前記セラミック素体の前記表面上に配置され、前記内部電極と接続され、かつ、導電性材料で形成された下地膜と、
前記下地膜上に配置された第１ニッケル膜と、
前記第１ニッケル膜よりも水素濃度が高く、前記第１ニッケル膜上に配置された第２ニッケル膜と、
を有する外部電極と、
を具備し、
前記第１ニッケル膜は、前記第２ニッケル膜の結晶組織より転移及び格子欠陥が少ない再結晶組織を有する
積層セラミック電子部品。
前記セラミック素体の前記表面上に配置され、前記内部電極と接続され、かつ、導電性材料で形成された下地膜と、
前記下地膜上に配置された第１ニッケル膜と、
前記第１ニッケル膜よりも水素濃度が高く、前記第１ニッケル膜上に配置された第２ニッケル膜と、
を有する外部電極と、
を具備し、
前記第１ニッケル膜は、前記第２ニッケル膜の結晶組織より転移及び格子欠陥が少ない再結晶組織を有する
積層セラミック電子部品。
【請求項10】
請求項９に記載の積層セラミック電子部品であって、
前記第１ニッケル膜は、前記第２ニッケル膜の結晶粒より大きい結晶粒を含む
積層セラミック電子部品。
前記第１ニッケル膜は、前記第２ニッケル膜の結晶粒より大きい結晶粒を含む
積層セラミック電子部品。
【請求項11】
請求項９または１０に記載の積層セラミック電子部品であって、
前記第１ニッケル膜の厚さは、１．０μｍ以上１０．０μｍ以下である
積層セラミック電子部品。
前記第１ニッケル膜の厚さは、１．０μｍ以上１０．０μｍ以下である
積層セラミック電子部品。
【請求項12】
請求項９から１１のいずれか一項に記載の積層セラミック電子部品であって、
前記第２ニッケル膜の厚さは、１．５μｍ以上６．０μｍ以下である
積層セラミック電子部品。
前記第２ニッケル膜の厚さは、１．５μｍ以上６．０μｍ以下である
積層セラミック電子部品。
【請求項13】
請求項９から１２のいずれか一項に記載の積層セラミック電子部品であって、
前記下地膜の厚さは、２μｍ以上５０μｍ以下である
積層セラミック電子部品。
前記下地膜の厚さは、２μｍ以上５０μｍ以下である
積層セラミック電子部品。
【請求項14】
請求項９から１３のいずれか一項に記載の積層セラミック電子部品であって、
前記下地膜は、銅又はその合金を主成分として含む
積層セラミック電子部品。
前記下地膜は、銅又はその合金を主成分として含む
積層セラミック電子部品。
【請求項15】
請求項９から１４のいずれか一項に記載の積層セラミック電子部品であって、
前記外部電極は、前記第２ニッケル膜上に配置され、錫又はその合金を主成分として含む表層膜をさらに有する
積層セラミック電子部品。
前記外部電極は、前記第２ニッケル膜上に配置され、錫又はその合金を主成分として含む表層膜をさらに有する
積層セラミック電子部品。
【請求項16】
実装基板と、
積層され表面に引き出された内部電極を有するセラミック素体と、前記セラミック素体の前記表面上に配置され、前記内部電極と接続された外部電極と、を有する積層セラミック電子部品と、
前記外部電極と前記実装基板とを接続するはんだと、
を具備し、
前記外部電極は、
前記セラミック素体の前記表面上に配置され、導電性材料で形成された下地膜と、
前記下地膜上に配置された第１ニッケル膜と、
前記第１ニッケル膜よりも水素濃度が高く、前記第１ニッケル膜上に配置された第２ニッケル膜と、を有し、
前記第１ニッケル膜は、前記第２ニッケル膜の結晶組織より転移及び格子欠陥が少ない再結晶組織を有する
回路基板。
積層され表面に引き出された内部電極を有するセラミック素体と、前記セラミック素体の前記表面上に配置され、前記内部電極と接続された外部電極と、を有する積層セラミック電子部品と、
前記外部電極と前記実装基板とを接続するはんだと、
を具備し、
前記外部電極は、
前記セラミック素体の前記表面上に配置され、導電性材料で形成された下地膜と、
前記下地膜上に配置された第１ニッケル膜と、
前記第１ニッケル膜よりも水素濃度が高く、前記第１ニッケル膜上に配置された第２ニッケル膜と、を有し、
前記第１ニッケル膜は、前記第２ニッケル膜の結晶組織より転移及び格子欠陥が少ない再結晶組織を有する
回路基板。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、外部電極を有する積層セラミック電子部品の製造方法、積層セラミック電子部品及びそれを用いた回路基板に関する。
【背景技術】
【0002】
一般的に、積層セラミックコンデンサの製造工程には、外部電極を形成するためのメッキ工程が含まれる。このメッキ工程で発生する水素は、外部電極内に吸蔵されて残存しやすい。積層セラミックコンデンサでは、外部電極内の水素がセラミック素体内に拡散することによって、絶縁抵抗の低下などの不具合が発生する。
【0003】
これに対し、特許文献１には、Ｃｕを含む外部電極本体を酸化処理することでＣｕ２Ｏを含む保護層を形成し、当該保護層上にＮｉめっき層を形成し、Ｎｉめっき層の形成後に１５０℃以上の温度条件で熱処理し、熱処理後にＳｎめっき層を形成する、積層セラミックコンデンサの製造方法が記載されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１６－６６７８３号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、外部電極本体の酸化処理後にＮｉめっき層を形成する際、酸化膜である保護層とＮｉめっき層との密着性が低下する可能性がある。さらに、熱処理後のＮｉめっき層の表面は酸化し不安定な状態となり得る。このため、その表面に直接Ｓｎめっき層を形成することで、Ｓｎめっき層の密着性の低下や、基板実装時に用いられるはんだの濡れ性が低下する可能性もある。
【0006】
以上のような事情に鑑み、本発明の目的は、水素による悪影響を受けにくく、外部電極のメッキ膜の密着性に優れ、かつ実装時におけるはんだの接合性を十分に確保することが可能な積層セラミック電子部品の製造方法、積層セラミック電子部品及びそれを用いた回路基板を提供することにある。
【課題を解決するための手段】
【0007】
上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品の製造方法は、積層され表面に引き出された内部電極を有するセラミック素体の上記表面上に、導電性材料で形成された下地膜を上記内部電極と接続されるように形成する工程を含む。
上記下地膜上に、電解メッキ法により第１ニッケル膜が形成される。
上記第１ニッケル膜の形成後、上記第１ニッケル膜が再結晶化する温度以上で、弱還元雰囲気によって熱処理される。
上記熱処理された第１ニッケル膜上に、電解メッキ法により第２ニッケル膜が形成される。
上記熱処理において、上記第１ニッケル膜には、上記第２ニッケル膜の結晶組織より転移及び格子欠陥が少ない再結晶組織が形成される。
さらに上記熱処理において、上記第１ニッケル膜には、上記第２ニッケル膜の結晶粒より大きい結晶粒が形成されてもよい。
上記下地膜上に、電解メッキ法により第１ニッケル膜が形成される。
上記第１ニッケル膜の形成後、上記第１ニッケル膜が再結晶化する温度以上で、弱還元雰囲気によって熱処理される。
上記熱処理された第１ニッケル膜上に、電解メッキ法により第２ニッケル膜が形成される。
上記熱処理において、上記第１ニッケル膜には、上記第２ニッケル膜の結晶組織より転移及び格子欠陥が少ない再結晶組織が形成される。
さらに上記熱処理において、上記第１ニッケル膜には、上記第２ニッケル膜の結晶粒より大きい結晶粒が形成されてもよい。
【0008】
第１ニッケル膜の形成後に当該膜が再結晶化する温度で熱処理することにより、第１ニッケル膜等に取り込まれた水素が外部に放出される。さらに、熱処理された第１ニッケル膜が再結晶化して水素の拡散を抑制する構成となるため、熱処理後におけるセラミック素体への水素の侵入が防止される。これにより、セラミック素体への水素の拡散による絶縁抵抗の低下などの不具合を抑制することができる。
また、熱処理された第１ニッケル膜上に第２ニッケル膜を形成することにより、表層側に、酸化の少ない安定した表面状態の第２ニッケル膜を配置することができる。したがって、積層セラミック電子部品を基板に実装する際に、はんだの濡れ性の低下を抑制することができ、はんだの接合性を十分に確保することができる。
さらに、熱処理された第１ニッケル膜上に同種の材料による第２ニッケル膜を形成することで、これらの密着性を十分に確保することができる。
また、熱処理された第１ニッケル膜上に第２ニッケル膜を形成することにより、表層側に、酸化の少ない安定した表面状態の第２ニッケル膜を配置することができる。したがって、積層セラミック電子部品を基板に実装する際に、はんだの濡れ性の低下を抑制することができ、はんだの接合性を十分に確保することができる。
さらに、熱処理された第１ニッケル膜上に同種の材料による第２ニッケル膜を形成することで、これらの密着性を十分に確保することができる。
【0009】
具体的には、上記熱処理の温度は４５０℃以上８００℃以下であってもよい。
これにより、第１ニッケル膜を再結晶化させ、第１ニッケル膜等に吸蔵された水素を十分に放出できるともに、水素の拡散を十分に抑制することが可能な第１ニッケル膜を得ることができる。
これにより、第１ニッケル膜を再結晶化させ、第１ニッケル膜等に吸蔵された水素を十分に放出できるともに、水素の拡散を十分に抑制することが可能な第１ニッケル膜を得ることができる。
【0010】
例えば、上記第１ニッケル膜の厚さは、１．０μｍ以上１０．０μｍ以下であってもよい。
これにより、熱処理後に水素の拡散を十分に抑制することが可能な第１ニッケル膜を得ることができるとともに、水素を放出させるための熱処理の条件を緩和することができる。
これにより、熱処理後に水素の拡散を十分に抑制することが可能な第１ニッケル膜を得ることができるとともに、水素を放出させるための熱処理の条件を緩和することができる。
【0011】
例えば、上記第２ニッケル膜の厚さは、１．５μｍ以上６．０μｍ以下であってもよい。
これにより、実装時におけるはんだの濡れ性を十分に確保できるとともに、積層セラミック電子部品の小型化を図ることができる。
これにより、実装時におけるはんだの濡れ性を十分に確保できるとともに、積層セラミック電子部品の小型化を図ることができる。
【0012】
例えば、上記下地膜の厚さは、２μｍ以上５０μｍ以下であってもよい。
これにより、下地膜によってセラミック素体の表面を確実に覆いつつ、積層セラミック電子部品の小型化を図ることができる。
これにより、下地膜によってセラミック素体の表面を確実に覆いつつ、積層セラミック電子部品の小型化を図ることができる。
【0013】
例えば、上記下地膜は、銅又はその合金を主成分として含んでいてもよい。
【0014】
上記第２ニッケル膜上に、電解メッキ法により錫又はその合金を主成分として含む表層膜を形成してもよい。
はんだと反応しやすい表層膜を形成することにより、実装時におけるはんだの接合性をより確実に確保することができる。
はんだと反応しやすい表層膜を形成することにより、実装時におけるはんだの接合性をより確実に確保することができる。
【0015】
本発明の他の実施形態に係る積層セラミック電子部品は、セラミック素体と、外部電極と、を具備する。
上記セラミック素体は、積層され表面に引き出された内部電極を有する。
上記外部電極は、下地膜と、第１ニッケル膜と、第２ニッケル膜と、を有する。
上記下地膜は、上記セラミック素体の上記表面上に配置され、上記内部電極と接続され、かつ、導電性材料で形成される。
上記第１ニッケル膜は、上記下地膜上に配置される。
上記第２ニッケル膜は、上記第１ニッケル膜よりも水素濃度が高く、上記第１ニッケル膜上に配置される。
上記第１ニッケル膜は、上記第２ニッケル膜の結晶組織より転移及び格子欠陥が少ない再結晶組織を有する。
さらに、上記第１ニッケル膜は、上記第２ニッケル膜の結晶粒より大きい結晶粒を含んでもよい。
上記セラミック素体は、積層され表面に引き出された内部電極を有する。
上記外部電極は、下地膜と、第１ニッケル膜と、第２ニッケル膜と、を有する。
上記下地膜は、上記セラミック素体の上記表面上に配置され、上記内部電極と接続され、かつ、導電性材料で形成される。
上記第１ニッケル膜は、上記下地膜上に配置される。
上記第２ニッケル膜は、上記第１ニッケル膜よりも水素濃度が高く、上記第１ニッケル膜上に配置される。
上記第１ニッケル膜は、上記第２ニッケル膜の結晶組織より転移及び格子欠陥が少ない再結晶組織を有する。
さらに、上記第１ニッケル膜は、上記第２ニッケル膜の結晶粒より大きい結晶粒を含んでもよい。
【0016】
例えば、上記第１ニッケル膜は、再結晶組織を含んでいてもよい。
これにより、第１ニッケル膜の再結晶組織によって水素の拡散が抑制され、セラミック素体への水素の侵入が妨げられる。
これにより、第１ニッケル膜の再結晶組織によって水素の拡散が抑制され、セラミック素体への水素の侵入が妨げられる。
【0017】
例えば、上記第１ニッケル膜の厚さは、１．０μｍ以上１０．０μｍ以下であってもよい。
【0018】
例えば、上記第２ニッケル膜の厚さは、１．５μｍ以上６．０μｍ以下であってもよい。
【0019】
例えば、上記下地膜の厚さは、２μｍ以上５０μｍ以下であってもよい。
【0020】
例えば、上記下地膜は、銅又はその合金を主成分として含んでいてもよい。
【0021】
上記外部電極は、上記第２ニッケル膜上に配置され、錫又はその合金を主成分として含む表層膜をさらに有していてもよい。
【0022】
本発明のさらに他の実施形態に係る回路基板は、実装基板と、積層セラミック電子部品と、はんだと、を具備する。
上記セラミック電子部品は、積層され表面に引き出された内部電極を有するセラミック素体と、上記セラミック素体の上記表面上に配置され、上記内部電極と接続された外部電極と、を有する。
上記はんだは、上記外部電極と上記実装基板とを接続する。
上記外部電極は、
上記セラミック素体の上記表面上に配置され、導電性材料で形成された下地膜と、
上記下地膜上に配置された第１ニッケル膜と、
上記第１ニッケル膜よりも水素濃度が高く、上記第１ニッケル膜上に配置された第２ニッケル膜と、を有する。
上記第１ニッケル膜は、上記第２ニッケル膜の結晶組織より転移及び格子欠陥が少ない再結晶組織を有する。
上記セラミック電子部品は、積層され表面に引き出された内部電極を有するセラミック素体と、上記セラミック素体の上記表面上に配置され、上記内部電極と接続された外部電極と、を有する。
上記はんだは、上記外部電極と上記実装基板とを接続する。
上記外部電極は、
上記セラミック素体の上記表面上に配置され、導電性材料で形成された下地膜と、
上記下地膜上に配置された第１ニッケル膜と、
上記第１ニッケル膜よりも水素濃度が高く、上記第１ニッケル膜上に配置された第２ニッケル膜と、を有する。
上記第１ニッケル膜は、上記第２ニッケル膜の結晶組織より転移及び格子欠陥が少ない再結晶組織を有する。
【発明の効果】
【0023】
以上のように、本発明によれば、水素による悪影響を受けにくく、外部電極のメッキ膜の密着性に優れ、かつ実装時におけるはんだの接合性を十分に確保することが可能な積層セラミック電子部品の製造方法、積層セラミック電子部品及びそれを用いた回路基板を提供することができる。
【図面の簡単な説明】
【0024】
【図1】本発明の一実施形態に係る積層セラミック電子部品を模式的に示す斜視図である。
【図2】上記積層セラミック電子部品のＡ－Ａ'線に沿った断面図である。
【図3】上記積層セラミック電子部品のＢ－Ｂ'線に沿った断面図である。
【図4】上記積層セラミック電子部品を実装した回路基板を示す模式的な断面図である。
【図5】上記積層セラミック電子部品の製造方法を示すフローチャートである。
【図6】上記積層セラミック電子部品の製造過程を示す斜視図である。
【図7】上記積層セラミック電子部品のセラミック素体に異なる構成の外部電極を形成した試験用チップに対し、昇温脱離ガス分析（ＴＤＳ：Thermal Desorption Spectroscopy）を行った結果を示すグラフであり、横軸は試験用チップの番号、縦軸は５０ｍｇ分の試験用チップから脱離した水素の総量を示す。
【発明を実施するための形態】
【0025】
以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。
【0026】
［積層セラミックコンデンサ１０の構成］
図１～３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。
図１～３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。
【0027】
積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を備える。セラミック素体１１の表面は、典型的には、Ｘ軸方向を向いた第１端面１１ａ及び第２端面１１ｂと、Ｙ軸方向を向いた第１側面１１ｃ及び第２側面１１ｄと、Ｚ軸方向を向いた第１主面１１ｅ及び第２主面１１ｆと、を有する。より具体的に、第１端面１１ａは、Ｘ軸方向に平行な一方向を向き、第２端面１１ｂは、Ｘ軸方向に平行であって当該一方向とは反対の方向を向く。第１側面１１ｃは、Ｙ軸方向に平行な一方向を向き、第２側面１１ｄは、Ｙ軸方向に平行であって当該一方向とは反対の方向を向く。第１主面１１ｅは、Ｚ軸方向に平行な一方向を向き、第２主面１１ｆは、Ｚ軸方向に平行であって当該一方向とは反対の方向を向く。第１端面１１ａ及び第２端面１１ｂは、Ｙ軸方向及びＺ軸方向に沿って延びる。第１側面１１ｃ及び第２側面１１ｄは、Ｚ軸方向及びＸ軸方向に沿って延びる。第１主面１１ｅ及び第２主面１１ｆは、Ｘ軸方向及びＹ軸方向に沿って延びる。
【0028】
セラミック素体１１の第１端面１１ａ及び第２端面１１ｂ、第１側面１１ｃ及び第２側面１１ｄ並びに第１主面１１ｅ及び第２主面１１ｆは、いずれも、平坦面として構成される。本実施形態に係る平坦面とは、全体的に見たときに平坦と認識される面であれば厳密に平面でなくてもよく、例えば、表面の微小な凹凸形状や、緩やかな湾曲形状などを有する面も含まれる。
【0029】
セラミック素体１１は、第１端面１１ａ及び第２端面１１ｂ、第１側面１１ｃ及び第２側面１１ｄ並びに第１主面１１ｅ及び第２主面１１ｆを相互に接続する稜部を有している。稜部は、例えば面取りされて丸みを帯びているが、面取りされていなくてもよい。
【0030】
セラミック素体１１は、誘電体セラミックスで形成されている。セラミック素体１１は、誘電体セラミックスに覆われてＺ軸方向に積層された第１内部電極１２及び第２内部電極１３を有する。複数の内部電極１２，１３は、いずれもＸ－Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に沿って交互に配置されている。
【0031】
つまり、セラミック素体１１には、内部電極１２，１３がセラミック層１６を挟んでＺ軸方向に対向する対向領域が形成されている。第１内部電極１２は、対向領域から第１端面１１ａに引き出され、第１外部電極１４に接続されている。第２内部電極１３は、対向領域から第２端面１１ｂに引き出され、第２外部電極１５に接続されている。
【0032】
このような構成により、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間に電圧が印加されると、内部電極１２，１３の対向領域において複数のセラミック層１６に電圧が加わる。これにより、積層セラミックコンデンサ１０では、第１外部電極１４と第２外部電極１５との間の電圧に応じた電荷が蓄えられる。
【0033】
セラミック素体１１では、内部電極１２，１３間の各セラミック層１６の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。
【0034】
なお、誘電体セラミックスは、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸カルシウム（ＣａＴｉＯ３）、チタン酸マグネシウム（ＭｇＴｉＯ３）、ジルコン酸カルシウム（ＣａＺｒＯ３）、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）、ジルコン酸バリウム（ＢａＺｒＯ３）、酸化チタン（ＴｉＯ２）などの組成系でもよい。
【0035】
第１外部電極１４は、セラミック素体１１の表面に配置され、例えば第１端面１１ａを覆っている。第２外部電極１５は、セラミック素体１１の表面に配置され、例えば第２端面１１ｂを覆っている。外部電極１４，１５は、セラミック素体１１を挟んでＸ軸方向に対向し、積層セラミックコンデンサ１０の端子として機能する。
【0036】
外部電極１４，１５は、セラミック素体１１の端面１１ａ，１１ｂから主面１１ｅ，１１ｆ及び側面１１ｃ，１１ｄに沿ってＸ軸方向内側にそれぞれ延出し、主面１１ｅ，１１ｆ及び側面１１ｃ，１１ｄ上において相互に離間している。
【0037】
なお、外部電極１４，１５の形状は、図１及び２に示すものに限定されない。例えば、外部電極１４，１５は、セラミック素体１１の端面１１ａ，１１ｂから一方の主面のみに延び、Ｘ－Ｚ平面に平行な断面がＬ字状となっていてもよい。また、外部電極１４，１５は、いずれの主面及び側面にも延出していなくてもよい。
【0038】
第１外部電極１４は、４層構造を有し、下地膜１４０と、第１ニッケル膜１４１と、第２ニッケル膜１４２と、表層膜１４３と、を含む。第１外部電極１４では、セラミック素体１１側の内側から外側に向けて、下地膜１４０、第１ニッケル膜１４１、第２ニッケル膜１４２、表層膜１４３の順に積層されている。
【0039】
第２外部電極１５は、４層構造を有し、下地膜１５０と、第１ニッケル膜１５１と、第２ニッケル膜１５２と、表層膜１５３と、を含む。第２外部電極１５では、セラミック素体１１側の内側から外側に向けて、下地膜１５０、第１ニッケル膜１５１、第２ニッケル膜１５２、表層膜１５３の順に積層されている。
【0040】
下地膜１４０，１５０は、導電性材料で形成される。例えば、下地膜１４０，１５０は、Ｃｕ（銅）、Ｎｉ（ニッケル）、Ａｇ（銀）、Ａｕ（金）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｗ（タングステン）又はその合金を主成分として含んでいてもよい。一例として、下地膜１４０，１５０は、Ｃｕ又はその合金を主成分として含んでいてもよい。なお、主成分とは、最も含有モル比率の高い成分のことを言うものとする。
【0041】
下地膜１４０，１５０は、例えば、スパッタリング法によって形成された少なくとも１層のスパッタ膜や、導電性金属ペーストを焼き付けた少なくとも１層の焼き付け膜などとして構成することができる。また、下地膜１４０，１５０は、スパッタ膜と焼き付け膜とが組み合わされて構成されていてもよい。
【0042】
第１ニッケル膜１４１，１５１は、電解メッキ法により形成された膜であり、下地膜１４０，１５０上に配置される。第１ニッケル膜１４１，１５１は、Ｎｉ又はその合金を主成分として含む。第１ニッケル膜１４１，１５１は、再結晶化する温度以上の温度による熱処理を受けた膜であり、詳細を後述するように、Ｎｉを主成分とする金属又は合金の再結晶粒を含んでいる。
【0043】
第２ニッケル膜１４２，１５２は、電解メッキ法により形成された膜であり、第１ニッケル膜１４１，１５１上に配置される。第２ニッケル膜１４２，１５２も、Ｎｉ又はその合金を主成分として含む。第２ニッケル膜１４２，１５２は、上記熱処理の後に形成されるため、上記熱処理は受けていない。
【0044】
表層膜１４３，１５３は、電解メッキ法により形成された膜であり、第２ニッケル膜１４２，１５２上に配置される。表層膜１４３，１５３は、例えば、Ｓｎ（錫）又はその合金を主成分として含む。これにより、積層セラミックコンデンサ１０を実装基板へ実装するためのはんだ付けの際に、外部電極１４，１５とはんだとの反応性を高め、これらを十分に接合させることができる。
【0045】
【0046】
図４に示すように、回路基板１００は、実装基板１１０と、積層セラミックコンデンサ
１０と、第１はんだＨ１及び第２はんだＨ２と、を備える。
１０と、第１はんだＨ１及び第２はんだＨ２と、を備える。
【0047】
実装基板１１０は、積層セラミックコンデンサ１０を実装する基板であり、図示しない回路が形成されていてもよい。実装基板１１０は、積層セラミックコンデンサ１０に対向する実装面１１０ａと、実装面１１０ａに形成され回路基板１００と接続するための第１ランドＬ１及び第２ランドＬ２と、を有する。
【0048】
第１はんだＨ１は、実装基板１１０の第１ランドＬ１と第１外部電極１４とを接続する。第２はんだＨ２は、実装基板１１０の第２ランドＬ２と第２外部電極１５とを接続する。これらのはんだＨ１，Ｈ２は、例えば、ランドＬ１，Ｌ２に塗布されたはんだペーストが溶融し、外部電極１４，１５に濡れ上がることによって形成される。
【0049】
積層セラミックコンデンサ１０では、表層膜１４３，１５３がはんだと良好に反応することで、はんだの濡れ上がりを促進し、第１はんだＨ１及び第２はんだＨ２と外部電極１４，１５とを十分に接合させることができる。
【0050】
また、はんだの濡れ上がりは、表層膜１４３，１５３のみならず、その下層の表面状態にも影響を受ける。本実施形態では、表層膜１４３，１５３の下層に、熱処理を受けていない第２ニッケル膜１４２，１５２を設けることにより、はんだの濡れ性を良好に維持することができる。
【0051】
第１ニッケル膜１４１，１５１及び第２ニッケル膜１４２，１５２の詳細な作用効果については、後述する。
【0052】
［積層セラミックコンデンサ１０の製造方法］
図５は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図６は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図５に沿って、図６を適宜参照しながら説明する。
図５は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図６は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図５に沿って、図６を適宜参照しながら説明する。
【0053】
（ステップＳ０１：セラミック素体１１作製）
ステップＳ０１では、第１セラミックシートＳ１、第２セラミックシートＳ２及び第３セラミックシートＳ３を図６に示すように積層して焼成し、セラミック素体１１を作製する。
ステップＳ０１では、第１セラミックシートＳ１、第２セラミックシートＳ２及び第３セラミックシートＳ３を図６に示すように積層して焼成し、セラミック素体１１を作製する。
【0054】
セラミックシートＳ１，Ｓ２，Ｓ３は、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。第１セラミックシートＳ１には第１内部電極１２に対応する未焼成の第１内部電極１２ｕが形成され、第２セラミックシートＳ２には第２内部電極１３に対応する未焼成の第２内部電極１３ｕが形成されている。第３セラミックシートＳ３には内部電極が形成されていない。
【0055】
図６に示す未焼成のセラミック素体１１ｕでは、セラミックシートＳ１，Ｓ２が交互に積層され、そのＺ軸方向上下面に第３セラミックシートＳ３が積層される。未焼成のセラミック素体１１ｕは、セラミックシートＳ１，Ｓ２，Ｓ３を圧着することにより一体化される。なお、セラミックシートＳ１，Ｓ２，Ｓ３の枚数は図６に示す例に限定されない。
【0056】
なお、以上では１つのセラミック素体１１に相当する未焼成のセラミック素体１１ｕについて説明したが、実際には、個片化されていない大判のシートとして構成された積層シートが形成され、セラミック素体１１ｕごとに個片化される。
【0057】
未焼成のセラミック素体１１ｕを焼結させることにより、図１～３に示すセラミック素体１１が作製される。焼成温度は、セラミック素体１１ｕの焼結温度に基づいて決定可能である。例えば、誘電体セラミックスとしてチタン酸バリウム系材料を用いる場合には、焼成温度を１０００～１３００℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。
【0058】
（ステップＳ０２：下地膜１４０，１５０形成）
ステップＳ０２では、セラミック素体１１の表面上に、導電性材料で形成された下地膜１４０，１５０を、内部電極１２，１３と接続されるように形成する。下地膜１４０，１５０は、本実施形態において、第１端面１１ａ及び第２端面１１ｂを覆うように形成される。
ステップＳ０２では、セラミック素体１１の表面上に、導電性材料で形成された下地膜１４０，１５０を、内部電極１２，１３と接続されるように形成する。下地膜１４０，１５０は、本実施形態において、第１端面１１ａ及び第２端面１１ｂを覆うように形成される。
【0059】
下地膜１４０，１５０は、例えば、ディップ法、印刷法等によってセラミック素体１１の端面１１ａ，１１ｂに導電性ペーストを塗布し、焼き付けることによって形成される。この場合、下地膜１４０，１５０を構成する導電性材料は、例えば、Ｃｕ，Ｎｉ，Ａｇ，Ａｕ，Ｐｔ，Ｐｄ又はその合金を主成分として含んでいてもよい。
【0060】
あるいは、下地膜１４０，１５０は、スパッタリング法によって形成されてもよい。この場合、下地膜１４０，１５０を構成する導電性材料は、例えば、Ｔｉ，Ｎｉ，Ａｇ，Ａｕ，Ｐｔ，Ｐｄ，Ｔａ，Ｗ又はその合金を主成分として含んでいてもよい。
【0061】
下地膜１４０，１５０の厚さは、２μｍ以上５０μｍ以下とすることができる。これにより、下地膜１４０，１５０によって端面１１ａ，１１ｂを確実に覆いつつ、積層セラミックコンデンサ１０の小型化を図ることができる。下地膜１４０，１５０の厚さは、例えば、端面１１ａ，１１ｂ上の領域の厚さであって、Ｚ軸方向及びＹ軸方向における中央部の、Ｘ軸方向に沿った寸法とすることができる。
【0062】
（ステップＳ０３：第１ニッケル膜１４１，１５１形成）
ステップＳ０３では、下地膜１４０，１５０上に、第１ニッケル膜１４１，１５１を形成する。第１ニッケル膜１４１，１５１は、Ｎｉ又はその合金を主成分として含み、電解メッキ法により形成される。
ステップＳ０３では、下地膜１４０，１５０上に、第１ニッケル膜１４１，１５１を形成する。第１ニッケル膜１４１，１５１は、Ｎｉ又はその合金を主成分として含み、電解メッキ法により形成される。
【0063】
（ステップＳ０４：熱処理）
ステップＳ０４では、第１ニッケル膜１４１，１５１の形成後に、弱還元雰囲気によって熱処理する。本実施形態において、弱還元雰囲気とは、酸素濃度が３０ｐｐｍ以下の雰囲気を意味する。これにより、第１ニッケル膜１４１，１５１の過度の酸化が抑制される。熱処理の温度は、第１ニッケル膜１４１，１５１が再結晶化する温度以上であり、具体的には、４５０℃以上８００℃以下とすることができる。また、熱処理の時間は、例えば５分以上３０分以下とすることができる。
ステップＳ０４では、第１ニッケル膜１４１，１５１の形成後に、弱還元雰囲気によって熱処理する。本実施形態において、弱還元雰囲気とは、酸素濃度が３０ｐｐｍ以下の雰囲気を意味する。これにより、第１ニッケル膜１４１，１５１の過度の酸化が抑制される。熱処理の温度は、第１ニッケル膜１４１，１５１が再結晶化する温度以上であり、具体的には、４５０℃以上８００℃以下とすることができる。また、熱処理の時間は、例えば５分以上３０分以下とすることができる。
【0064】
（ステップＳ０５：第２ニッケル膜１４２，１５２形成）
ステップＳ０５では、熱処理された第１ニッケル膜１４１，１５１上に、第２ニッケル膜１４２，１５２を形成する。第２ニッケル膜１４２，１５２は、Ｎｉ又はその合金を主成分として含み、電解メッキ法により形成される。
ステップＳ０５では、熱処理された第１ニッケル膜１４１，１５１上に、第２ニッケル膜１４２，１５２を形成する。第２ニッケル膜１４２，１５２は、Ｎｉ又はその合金を主成分として含み、電解メッキ法により形成される。
【0065】
（ステップＳ０６：表層膜１４３，１５３形成）
ステップＳ０６では、第２ニッケル膜１４２，１５２上に、表層膜１４３，１５３を形成する。表層膜１４３，１５３は、例えばＳｎまたはその合金を主成分として含み、電解メッキ法により形成される。
ステップＳ０６では、第２ニッケル膜１４２，１５２上に、表層膜１４３，１５３を形成する。表層膜１４３，１５３は、例えばＳｎまたはその合金を主成分として含み、電解メッキ法により形成される。
【0066】
表層膜１４３，１５３の厚さは、３μｍ以上１０μｍ以下とすることができる。これにより、はんだとの反応性を十分に確保しつつ、積層セラミックコンデンサ１０の小型化を図ることができる。表層膜１４３，１５３の厚さは、例えば、端面１１ａ，１１ｂ上の領域の厚さであって、Ｚ軸方向及びＹ軸方向における中央部の、Ｘ軸方向に沿った寸法とすることができる。
【0067】
以上のように、積層セラミックコンデンサ１０が製造される。
【0068】
［外部電極１４，１５の詳細な説明］
第１ニッケル膜１４１，１５１、第２ニッケル膜１４２，１５２及び表層膜１４３，１５３を形成するための電解メッキ法によるメッキ工程では、セラミック素体１１を劣化させる作用の強い水素が発生する。メッキ工程で発生した水素は、外部電極１４，１５の下地膜１４０，１５０、第１ニッケル膜１４１，１５１、第２ニッケル膜１４２，１５２及び表層膜１４３，１５３内に吸蔵されやすい。
第１ニッケル膜１４１，１５１、第２ニッケル膜１４２，１５２及び表層膜１４３，１５３を形成するための電解メッキ法によるメッキ工程では、セラミック素体１１を劣化させる作用の強い水素が発生する。メッキ工程で発生した水素は、外部電極１４，１５の下地膜１４０，１５０、第１ニッケル膜１４１，１５１、第２ニッケル膜１４２，１５２及び表層膜１４３，１５３内に吸蔵されやすい。
【0069】
外部電極１４，１５に吸蔵された水素のセラミック素体１１への拡散が内部電極１２，１３の対向領域まで進行すると、内部電極１２，１３間のセラミック層１６の絶縁抵抗が低下する。これにより、積層セラミックコンデンサ１０では、絶縁不良が発生しやすくなる。
【0070】
なお、外部電極１４，１５に吸蔵される水素は、メッキ工程で発生した水素に限らず、例えば、大気中の水蒸気などの水分に含まれる水素などであってもよい。また、外部電極１４，１５に吸蔵される水素は、水素原子や水素イオンや水素同位体など、水素のとりうるいずれの状態であってもよい。
【0071】
本実施形態では、ステップＳ０３の第１ニッケル膜１４１，１５１の形成後に、ステップＳ０４の熱処理を行う。これにより、第１ニッケル膜１４１，１５１等に吸蔵された水素が外部に放出されて除去される。
【0072】
さらに、この熱処理によって、第１ニッケル膜１４１，１５１の再結晶化が促進され、第１ニッケル膜１４１，１５１が水素の拡散を抑制する構成となる。つまり、第１ニッケル膜１４１，１５１は、再結晶組織を含む。これにより、第２ニッケル膜１４２，１５２及び表層膜１４３，１５３の形成時に水素が発生しても、第１ニッケル膜１４１，１５１によって当該水素の拡散が抑制され、セラミック素体１１への水素の侵入が妨げられる。また、積層セラミックコンデンサ１０の外部からの水素の侵入も妨げられる。このため、積層セラミックコンデンサ１０では、セラミック素体１１内への水素の拡散が抑制される。
【0073】
なお、第１ニッケル膜１４１，１５１の再結晶組織は、第２ニッケル膜１４２，１５２と比較して、転移や格子欠陥が少ない結晶組織として確認することができる。また第１ニッケル膜１４１，１５１の再結晶組織は、第２ニッケル膜１４２，１５２と比較して結晶粒が大きくなっている。これらの結晶組織の確認方法としては、例えば対象表面を化学研磨した後、光学顕微鏡や走査型電子顕微鏡（SEM）で500～5000倍で観察する方法を用いることができる。
【0074】
例えば、第１ニッケル膜１４１，１５１の再結晶組織の検証方法としては、まず第１ニッケル膜１４１，１５１及び第２ニッケル膜１４２，１５２の組織を確認し、次に第２ニッケル膜１４２，１５２にステップＳ０４と同程度の熱処理（検証用熱処理と称する）をし、検証用熱処理後の第２ニッケル膜１４２，１５２の組織と、検証用熱処理前の第１ニッケル膜１４１，１５１の組織とを比較する。検証用熱処理後の第２ニッケル膜１４２，１５２の組織が、検証用熱処理前の第１ニッケル膜１４１，１５１の組織と同様の組織に変化している場合、第１ニッケル膜１４１，１５１が、ステップＳ０４の熱処理によって再結晶組織となっていることを確認することができる。
【0075】
つまり、本実施形態では、セラミック素体１１、下地膜１４０，１５０及び第１ニッケル膜１４１，１５１に吸蔵された水素の放出と、水素の拡散を抑制する拡散抑制層の形成とが、同一の熱処理工程において行われる。したがって、水素の放出及び拡散抑制層の形成に伴うセラミック素体１１等への熱負荷を最小限に抑制しつつ、水素の悪影響を受けにくい構成を得ることができる。
【0076】
第１ニッケル膜１４１，１５１の厚さは、例えば、１．０μｍ以上１０．０μｍ以下、より好ましくは１．０μｍ以上４．５μｍ以下とすることができる。第１ニッケル膜１４１，１５１の厚さは、例えば、端面１１ａ，１１ｂ上の領域の厚さであって、Ｚ軸方向及びＹ軸方向における中央部の、Ｘ軸方向に沿った寸法とすることができる。
【0077】
第１ニッケル膜１４１，１５１の厚さを１．０μｍ以上とすることで、第１ニッケル膜１４１，１５１が下地膜１４０，１５０を十分に覆い、水素の拡散を効果的に抑制できる。また、下地膜１４０，１５０の成分が第１ニッケル膜１４１，１５１の表面まで拡散しにくくなり、当該表面と第２ニッケル膜１４２，１５２との密着性が高められる。第１ニッケル膜１４１，１５１の厚さを１０．０μｍ以下とすることで、第１ニッケル膜１４１，１５１の形成によって発生する水素量を抑制し、水素を放出させる熱処理の条件を緩和することができる。さらに、第１ニッケル膜１４１，１５１の厚さを４．５μｍ以下とすることで、外部電極１４，１５の厚さを抑制し、積層セラミックコンデンサ１０の小型化を図ることができる。
【0078】
ここで、熱処理された第１ニッケル膜１４１，１５１の表面は、酸化膜が形成されやすく、不安定な状態である。このような第１ニッケル膜１４１，１５１上に表層膜１４３，１５３を直接形成した場合、はんだによる実装工程において、はんだの濡れ性が低下し、はんだによる良好な接合が得られない可能性がある。
【0079】
また、第１ニッケル膜１４１，１５１の不安定な表面に表層膜１４３，１５３が形成された場合、表層膜１４３，１５３の密着性が低下し、表層膜１４３，１５３の剥がれ等の不具合が生じる可能性もある。
【0080】
そこで、本実施形態では、熱処理された第１ニッケル膜１４１，１５１上に、第２ニッケル膜１４２，１５２を形成する。酸化の影響の少ない第２ニッケル膜１４２，１５２が表層側に配置されることによって、はんだの濡れ性の低下を抑制することができる。
【0081】
また、第２ニッケル膜１４２，１５２は第１ニッケル膜１４１，１５１と同種の金属又は合金を用いているため、第１ニッケル膜１４１，１５１と第２ニッケル膜１４２，１５２との密着性は十分に確保できる。さらに、表層膜１４３，１５３は、酸化膜等の影響の少ない第２ニッケル膜１４２，１５２上に形成されるため、第２ニッケル膜１４２，１５２と表層膜１４３，１５３との密着性も十分に確保できる。これにより、外部電極１４，１５の各メッキ膜の密着性を高め、メッキ膜の剥がれを防止することができる。
【0082】
また、熱処理により、第１ニッケル膜１４１，１５１の水素濃度は減少する。一方で、第２ニッケル膜１４２，１５２には、熱処理後のメッキ工程において発生した水素が吸蔵される。したがって、第２ニッケル膜１４２，１５２の水素濃度は、第１ニッケル膜１４１，１５１の水素濃度よりも高くなる。なお、水素濃度は、ニッケル膜の主成分であるニッケル又はその合金を１００モル％とした場合の水素の濃度（モル％）とすることができる。
【0083】
水素濃度の測定には、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）が用いられる。水素濃度を測定するための試料としては、例えば、積層セラミックコンデンサ１０をＸ－Ｚ平面に平行に切断したものを用いることができる。当該試料の断面は、例えば、ダイヤモンドペースト等を用いた鏡面研磨を施して、測定に十分な平滑性が得られるように処理される。
【0084】
第２ニッケル膜１４２，１５２の厚さは、例えば、１．５μｍ以上６．０μｍ以下とすることができる。第２ニッケル膜１４２，１５２の厚さは、例えば、端面１１ａ，１１ｂ上の領域の厚さであって、Ｚ軸方向及びＹ軸方向における中央部の、Ｘ軸方向に沿った寸法とすることができる。
【0085】
第２ニッケル膜１４２，１５２の厚さを１．５μｍ以上とすることで、第２ニッケル膜１４２，１５２が、熱処理された第１ニッケル膜１４１，１５１を十分に覆う構成となる。これにより、実装時におけるはんだの濡れ性を十分に確保できるとともに、表層膜１４３，１５３の密着性を高めることができる。第２ニッケル膜１４２，１５２の厚さを６．０μｍ以下とすることで、外部電極１４，１５の厚さを抑制し、積層セラミックコンデンサ１０の小型化を図ることができる。
【0086】
次に、試験の結果を示して、本実施形態の作用効果をさらに説明する。
【0087】
［試験例］
セラミック素体１１に異なる構成の外部電極を形成した試験用チップに対して、昇温脱離ガス分析（ＴＤＳ：Thermal Desorption Spectroscopy）を行った。ＴＤＳでは、１００℃から１０００℃まで昇温させながら、５０ｍｇ分の試験用チップ（約８個の電子部品）から脱離する水素量を測定した。
セラミック素体１１に異なる構成の外部電極を形成した試験用チップに対して、昇温脱離ガス分析（ＴＤＳ：Thermal Desorption Spectroscopy）を行った。ＴＤＳでは、１００℃から１０００℃まで昇温させながら、５０ｍｇ分の試験用チップ（約８個の電子部品）から脱離する水素量を測定した。
【0088】
図７は、ＴＤＳの結果を示すグラフであり、横軸は試験用チップの番号、縦軸は５０ｍｇ分の試験用チップから脱離した水素の総量を示す。具体的に、縦軸は、５０ｍｇ分の試験用チップ１から脱離した水素分子の個数を基準とした場合の、５０ｍｇ分の各試験用チップから脱離した水素分子の個数の相対量を示している。
【0089】
試験用チップは、セラミック素体に対して、Ｃｕを主成分とする４０μｍの厚さの下地膜を形成し、当該下地膜上にそれぞれ所定のメッキ膜を形成したものである。セラミック素体のサイズとしては、Ｘ軸方向における寸法が約１．５ｍｍ、Ｙ軸方向における寸法が約０．７ｍｍ、Ｚ軸方向における寸法が約０．７ｍｍである。
【0090】
試験用チップ１～３は、いずれも、３μｍの厚さの第１ニッケル膜を有する。試験用チップ１は、下地膜及び第１ニッケル膜からなる外部電極を有し、熱処理を行っていないも
のである。試験用チップ２は、下地膜及び第１ニッケル膜からなる外部電極を有し、第１ニッケル膜の形成後、４５０～５５０℃で２０分間、弱還元雰囲気によって熱処理したものである。試験用チップ３は、下地膜、第１ニッケル膜及び第２ニッケル膜からなる外部電極を有し、第１ニッケル膜の形成後、試験用チップ２と同一の条件で熱処理したものである。試験用チップ３の第２ニッケル膜の厚さは、６μｍである。
のである。試験用チップ２は、下地膜及び第１ニッケル膜からなる外部電極を有し、第１ニッケル膜の形成後、４５０～５５０℃で２０分間、弱還元雰囲気によって熱処理したものである。試験用チップ３は、下地膜、第１ニッケル膜及び第２ニッケル膜からなる外部電極を有し、第１ニッケル膜の形成後、試験用チップ２と同一の条件で熱処理したものである。試験用チップ３の第２ニッケル膜の厚さは、６μｍである。
【0091】
試験用チップ４～６は、いずれも、６μｍの厚さの第１ニッケル膜を有する。試験用チップ４は、下地膜及び第１ニッケル膜からなる外部電極を有し、熱処理を行っていないものである。試験用チップ５は、下地膜及び第１ニッケル膜からなる外部電極を有し、第１ニッケル膜の形成後、試験用チップ２と同一の条件で熱処理したものである。試験用チップ６は、下地膜、第１ニッケル膜及び第２ニッケル膜からなる外部電極を有し、第１ニッケル膜の形成後、試験用チップ２と同一の条件で熱処理したものである。試験用チップ６の第２ニッケル膜の厚さは、６μｍである。
【0092】
試験用チップ７～９は、いずれも、１０μｍの厚さの第１ニッケル膜を有する。試験用チップ７は、下地膜及び第１ニッケル膜からなる外部電極を有し、熱処理を行っていないものである。試験用チップ８は、下地膜及び第１ニッケル膜からなる外部電極を有し、第１ニッケル膜の形成後、試験用チップ２と同一の条件で熱処理したものである。試験用チップ９は、下地膜、第１ニッケル膜及び第２ニッケル膜からなる外部電極を有し、第１ニッケル膜の形成後、試験用チップ２と同一の条件で熱処理したものである。試験用チップ９の第２ニッケル膜の厚さは、６μｍである。
【0093】
図７を参照し、熱処理を行っていない試験用チップ１と熱処理を行った試験用チップ２の結果を比較すると、試験用チップ２の水素脱離量が大幅に減少していた。試験用チップ４と５、試験用チップ７と８の結果も同様であった。ＴＤＳにおいて水素脱離量が少ないということは、試験用チップに含まれていた水素が少ないことを意味する。つまり、これらの結果により、熱処理によって第１ニッケル膜等に吸蔵された水素が外部に放出されることがわかった。
【0094】
６μｍ及び１０μｍの第１ニッケル膜を有する試験用チップ４及び７では、３μｍの第１ニッケル膜を有する試験用チップ１と比較して、水素脱離量が大幅に多かった。このことから、第１ニッケル膜を厚く形成すると、第１ニッケル膜等に吸蔵される水素量が多くなることがわかった。
【0095】
一方で、６μｍ及び１０μｍの第１ニッケル膜を有し熱処理を行った試験用チップ５及び８では、熱処理を行っていない試験用チップ４及び７と比較して、水素脱離量が大幅に減少していた。このことから、第１ニッケル膜を６μｍ又は１０μｍの厚さで形成した場合でも、吸蔵された水素を熱処理によって十分に放出できることがわかった。
【0096】
第２ニッケル膜を有する試験用チップ３では、第２ニッケル膜を有さない試験用チップ２と比較して、水素脱離量が多かった。試験用チップ６と５、試験用チップ９と８でも、同様の結果が得られた。このことから、熱処理後に第２ニッケル膜を形成すると、外部電極に水素が吸蔵されることがわかった。
【0097】
次に、熱処理によって水素の悪影響が抑制されるか確認するため、各試験用チップに対して、高速加速寿命試験（ＨＡＬＴ：Highly Accelerated Limit Test）を行った。ＨＡＬＴにおいては、各試験用チップ１～９を１０個ずつ準備し、１５０℃、４００時間の条件下で、２００Ｖの電圧を印加し、絶縁不良となるチップの個数をカウントした。
【0098】
この結果、第１ニッケル膜の形成後、熱処理を行っていない試験用チップ１、４及び７では、１０個全てが絶縁不良となった。一方で、第１ニッケル膜の形成後、熱処理を行った試験用チップ２，３，５，６，８及び９では、いずれのチップも絶縁不良とならなかった。
【0099】
この結果から、熱処理を行わなかった場合には、高温、高電圧印加等によって、外部電極に吸蔵された水素がセラミック素体の対向領域まで拡散し、絶縁抵抗低下が発生しやす
いことがわかった。一方で、試験用チップ２，３，５，６，８及び９のように熱処理を行った場合は、過酷な条件下でも、水素による絶縁抵抗低下が抑制されることがわかった。
いことがわかった。一方で、試験用チップ２，３，５，６，８及び９のように熱処理を行った場合は、過酷な条件下でも、水素による絶縁抵抗低下が抑制されることがわかった。
【0100】
特に、熱処理後、第２ニッケル膜を形成した試験用チップ３，６及び９についても、絶縁不良を抑制することができた。これにより、第２ニッケル膜の形成によって外部電極が水素を吸蔵した場合でも、熱処理された第１ニッケル膜が水素の拡散を抑制する構成となっており、セラミック素体への水素による悪影響が抑制されることがわかった。
【0101】
さらに、各１０個の試験用チップ３，６及び９に対して４μｍの錫メッキ膜を形成し、リフロー法によって基板へはんだ付けしたところ、いずれのチップもはんだの濡れ性が良好で、実装不良とならなかった。また、これらの試験用チップ３，６及び９の外部電極を目視および実体顕微鏡により確認したところ、いずれのチップもメッキ膜の剥がれが確認されなかった。
【0102】
したがって、本実施形態により、水素の悪影響を受けにくく、メッキ膜の密着性が良好で、かつはんだとの接合性を十分に確保することが可能な積層セラミックコンデンサが得られる。
【0103】
なお、図７のＴＤＳの結果からわかるように、発生する水素量を低減する観点からは、メッキ膜の層数を削減することが考えられる。一方で、本実施形態では、第１ニッケル膜を再結晶化させる温度で熱処理した後に、敢えて第２ニッケル膜を設ける。これにより、本実施形態によれば、第１ニッケル膜を水素の拡散を抑制する拡散抑制層として機能させて水素の悪影響を抑制しつつ、表層膜との密着性やはんだの濡れ性の問題を解決することができる。
【0104】
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【0105】
本発明に係る外部電極の構成は、上記実施形態のような４層構造に限定されず、少なくとも下地膜、第１ニッケル膜及び第２ニッケル膜の３層を有していればよい。例えば、本発明に係る外部電極は、５層以上の構成であってもよい。
【0106】
また、本発明は、積層セラミックコンデンサのみならず、外部電極を有する積層セラミック電子部品全般に適用可能である。本発明を適用可能な積層セラミック電子部品としては、積層セラミックコンデンサ以外に、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。
【符号の説明】
【0107】
１０…積層セラミックコンデンサ（積層セラミック電子部品）
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１４０，１５０…下地膜
１４１，１５１…第１ニッケル膜
１４２，１５２…第２ニッケル膜
１４３，１５３…表層膜
１１…セラミック素体
１２，１３…内部電極
１４，１５…外部電極
１４０，１５０…下地膜
１４１，１５１…第１ニッケル膜
１４２，１５２…第２ニッケル膜
１４３，１５３…表層膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】