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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024148018
(43)【公開日】2024-10-17
(54)【発明の名称】磁気メモリデバイス
(51)【国際特許分類】
H10B 61/00 20230101AFI20241009BHJP
H10N 50/10 20230101ALI20241009BHJP
【ＦＩ】
H10B61/00
H10N50/10 Z
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2023060877
(22)【出願日】2023-04-04
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】李 恬
(72)【発明者】
【氏名】吉川 将寿
(72)【発明者】
【氏名】村上 俊也
(72)【発明者】
【氏名】東 悠介
(72)【発明者】
【氏名】太田 健介
(72)【発明者】
【氏名】浅尾 吉昭
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119BB01
4M119CC02
4M119CC05
4M119CC10
4M119DD09
4M119DD17
4M119DD32
4M119DD45
4M119EE03
4M119EE27
4M119JJ09
5F092AC12
5F092AC26
5F092AD03
5F092AD23
5F092AD24
5F092AD25
5F092BB23
5F092BB34
5F092BB36
5F092BB43
5F092BC03
5F092BC07
5F092CA25
(57)【要約】
【課題】磁化反転を安定化させる。
【解決手段】磁気メモリデバイスは、第１方向に延びる第１導電体層と、第１方向に延び、第１方向と交差する第２方向に第１導電体層と並ぶ第２導電体層と、第１導電体層に電気的に接続される第１磁気抵抗効果素子と、第２導電体層に電気的に接続される第２磁気抵抗効果素子と、第２方向に延び、第１磁気抵抗効果素子と接する第３導電体層と、を備える。第１磁気抵抗効果素子にデータを書き込む書込み動作において、第１導電体層には第１電流が印加され、第２導電体層には第２電流が印加され、第３導電体層には、第１電流及び第２電流とは独立に第３電流が印加される。
【選択図】図５
【解決手段】磁気メモリデバイスは、第１方向に延びる第１導電体層と、第１方向に延び、第１方向と交差する第２方向に第１導電体層と並ぶ第２導電体層と、第１導電体層に電気的に接続される第１磁気抵抗効果素子と、第２導電体層に電気的に接続される第２磁気抵抗効果素子と、第２方向に延び、第１磁気抵抗効果素子と接する第３導電体層と、を備える。第１磁気抵抗効果素子にデータを書き込む書込み動作において、第１導電体層には第１電流が印加され、第２導電体層には第２電流が印加され、第３導電体層には、第１電流及び第２電流とは独立に第３電流が印加される。
【選択図】図５
【特許請求の範囲】
【請求項1】
第１方向に延びる第１導電体層と、
前記第１方向に延び、前記第１方向と交差する第２方向に前記第１導電体層と並ぶ第２導電体層と、
前記第１導電体層に電気的に接続される第１磁気抵抗効果素子と、
前記第２導電体層に電気的に接続される第２磁気抵抗効果素子と、
前記第２方向に延び、前記第１磁気抵抗効果素子と接する第３導電体層と、
を備え、
前記第１磁気抵抗効果素子にデータを書き込む書込み動作において、
前記第１導電体層には、第１電流が印加され、
前記第２導電体層には、第２電流が印加され、
前記第３導電体層には、前記第１電流及び前記第２電流とは独立に第３電流が印加される、
磁気メモリデバイス。
前記第１方向に延び、前記第１方向と交差する第２方向に前記第１導電体層と並ぶ第２導電体層と、
前記第１導電体層に電気的に接続される第１磁気抵抗効果素子と、
前記第２導電体層に電気的に接続される第２磁気抵抗効果素子と、
前記第２方向に延び、前記第１磁気抵抗効果素子と接する第３導電体層と、
を備え、
前記第１磁気抵抗効果素子にデータを書き込む書込み動作において、
前記第１導電体層には、第１電流が印加され、
前記第２導電体層には、第２電流が印加され、
前記第３導電体層には、前記第１電流及び前記第２電流とは独立に第３電流が印加される、
磁気メモリデバイス。
【請求項2】
前記第１方向に延び、前記第１導電体層に対して前記第２導電体層と反対側において前記第２方向に前記第１導電体層と並ぶ第４導電体層と、
前記第４導電体層に接続される第３磁気抵抗効果素子と、
を更に備え、
前記書込み動作において、
前記第４導電体層には、第４電流が、印加される、
請求項１記載の磁気メモリデバイス。
前記第４導電体層に接続される第３磁気抵抗効果素子と、
を更に備え、
前記書込み動作において、
前記第４導電体層には、第４電流が、印加される、
請求項１記載の磁気メモリデバイス。
【請求項3】
前記第２磁気抵抗効果素子及び前記第３磁気抵抗効果素子は、前記第１磁気抵抗効果素子と前記第２方向に隣り合う、
請求項２記載の磁気メモリデバイス。
請求項２記載の磁気メモリデバイス。
【請求項4】
前記第２電流の方向は、前記第４電流の方向と反平行である、
請求項２記載の磁気メモリデバイス。
請求項２記載の磁気メモリデバイス。
【請求項5】
前記第１電流及び前記第２電流に基づいて前記第１磁気抵抗効果素子に印加される磁場は、前記第２方向の成分と、前記第１方向及び前記第２方向と交差する第３方向の成分と、を有する、
請求項１記載の磁気メモリデバイス。
請求項１記載の磁気メモリデバイス。
【請求項6】
前記第３導電体層は、前記第２磁気抵抗効果素子と更に接する、
請求項１記載の磁気メモリデバイス。
請求項１記載の磁気メモリデバイス。
【請求項7】
前記第２電流は、前記第１電流より小さい、
請求項１記載の磁気メモリデバイス。
請求項１記載の磁気メモリデバイス。
【請求項8】
前記第２方向に延び、前記第２磁気抵抗効果素子と接する第５導電体層を更に備えた、
請求項１記載の磁気メモリデバイス。
請求項１記載の磁気メモリデバイス。
【請求項9】
前記第１磁気抵抗効果素子は、
前記第３導電体層に接する第１強磁性層と、
第２強磁性層と、
前記第１強磁性層と前記第２強磁性層との間の非磁性層と、
を含む、
請求項１記載の磁気メモリデバイス。
前記第３導電体層に接する第１強磁性層と、
第２強磁性層と、
前記第１強磁性層と前記第２強磁性層との間の非磁性層と、
を含む、
請求項１記載の磁気メモリデバイス。
【請求項10】
前記書込み動作によって、前記第１強磁性層の磁化方向は、前記第１方向及び前記第２方向と交差する第３方向から、前記第３方向と反平行な第４方向に変化し、
前記第２電流に基づいて発生する磁場は、前記第３方向と反平行かつ前記第４方向と平行な成分を有する、
請求項９記載の磁気メモリデバイス。
前記第２電流に基づいて発生する磁場は、前記第３方向と反平行かつ前記第４方向と平行な成分を有する、
請求項９記載の磁気メモリデバイス。
【請求項11】
前記第３導電体層は、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、銅（Ｃｕ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）、マンガン（Ｍｎ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、セレン（Ｓｅ）、及びポロニウム（Ｐｏ）から選択される少なくとも１つの元素を含む、
請求項１記載の磁気メモリデバイス。
請求項１記載の磁気メモリデバイス。
【請求項12】
前記第１電流の印加が開始される第１時刻、及び前記第２電流の印加が開始される第２時刻は、前記第３電流の印加が開始される第３時刻と略一致し、
前記第１電流の印加が終了する第４時刻、及び前記第２電流の印加が終了する第５時刻は、前記第３電流の印加が終了する第６時刻と略一致する、
請求項１記載の磁気メモリデバイス。
前記第１電流の印加が終了する第４時刻、及び前記第２電流の印加が終了する第５時刻は、前記第３電流の印加が終了する第６時刻と略一致する、
請求項１記載の磁気メモリデバイス。
【請求項13】
前記第１電流の印加が開始される第１時刻、及び前記第２電流の印加が開始される第２時刻は、前記第３電流の印加が開始される第３時刻と略一致し、
前記第１電流の印加が終了する第４時刻、及び前記第２電流の印加が終了する第５時刻は、前記第３電流の印加が終了する第６時刻と異なる、
請求項１記載の磁気メモリデバイス。
前記第１電流の印加が終了する第４時刻、及び前記第２電流の印加が終了する第５時刻は、前記第３電流の印加が終了する第６時刻と異なる、
請求項１記載の磁気メモリデバイス。
【請求項14】
前記第１電流の印加が開始される第１時刻、及び前記第２電流の印加が開始される第２時刻は、前記第３電流の印加が開始される第３時刻と異なり、
前記第１電流の印加が終了する第４時刻、及び前記第２電流の印加が終了する第５時刻は、前記第３電流の印加が終了する第６時刻と異なる、
請求項１記載の磁気メモリデバイス。
前記第１電流の印加が終了する第４時刻、及び前記第２電流の印加が終了する第５時刻は、前記第３電流の印加が終了する第６時刻と異なる、
請求項１記載の磁気メモリデバイス。
【請求項15】
前記第１電流の印加が開始される第１時刻は、前記第２電流の印加が開始される第２時刻と異なり、
前記第１電流の印加が終了する第４時刻は、前記第２電流の印加が終了する第５時刻と略一致する、
請求項１記載の磁気メモリデバイス。
前記第１電流の印加が終了する第４時刻は、前記第２電流の印加が終了する第５時刻と略一致する、
請求項１記載の磁気メモリデバイス。
【請求項16】
前記第１電流の印加が開始される第１時刻は、前記第２電流の印加が開始される第２時刻と異なり、
前記第１電流の印加が終了する第４時刻は、前記第２電流の印加が終了する第５時刻と異なる、
請求項１記載の磁気メモリデバイス。
前記第１電流の印加が終了する第４時刻は、前記第２電流の印加が終了する第５時刻と異なる、
請求項１記載の磁気メモリデバイス。
【請求項17】
前記第１電流の印加が開始される第１時刻は、前記第２電流の印加が開始される第２時刻と略一致し、
前記第１電流の印加が終了する第４時刻は、前記第２電流の印加が終了する第５時刻と異なる、
請求項１記載の磁気メモリデバイス。
前記第１電流の印加が終了する第４時刻は、前記第２電流の印加が終了する第５時刻と異なる、
請求項１記載の磁気メモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、磁気メモリデバイスに関する。
【背景技術】
【0002】
磁気抵抗効果素子を記憶素子として用いた磁気メモリデバイスが知られている。磁気抵抗効果素子へデータを書き込む方式として、種々の手法が提案されている。例えば、磁気抵抗効果素子に直接電流を流すことなくデータを書き込む方式として、スピン軌道トルク（Spin Orbit Torque）を用いた方式が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２１／０１２５６５４号明細書
【特許文献2】米国特許出願公開第２０１９／００５１８１５号明細書
【特許文献3】米国特許出願公開第２０１９／０２４４６４６号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
磁化反転を安定化させる。
【課題を解決するための手段】
【0005】
実施形態の磁気メモリデバイスは、第１導電体層と、第２導電体層と、第３導電体層と、第１磁気抵抗効果素子と、第２磁気抵抗効果素子と、を備える。上記第１導電体層は、第１方向に延びる。上記第２導電体層は、上記第１方向に延び、上記第１方向と交差する第２方向に上記第１導電体層と並ぶ。上記第１磁気抵抗効果素子は、第１導電体層に電気的に接続される。上記第２磁気抵抗効果素子は、上記第２導電体層に電気的に接続される。上記第３導電体層は、上記第２方向に延び、上記第１磁気抵抗効果素子と接する。上記第１磁気抵抗効果素子にデータを書き込む書込み動作において、上記第１導電体層には第１電流が印加され、上記第２導電体層には第２電流が印加され、上記第３導電体層には上記第１電流及び上記第２電流とは独立に第３電流が印加される。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る磁気メモリデバイスの構成の一例を示すブロック図。
【図2】第１実施形態に係るメモリセルアレイの回路構成の一例を示す回路図。
【図3】第１実施形態に係るメモリストリングの一部の断面構造の一例を示す断面図。
【図4】第１実施形態に係る磁気メモリデバイスにおける書込み動作の第１例でメモリセルアレイに印加される電圧の一例を示す図。
【図5】第１実施形態に係る磁気メモリデバイスにおける書込み動作の第１例でメモリセルアレイに印加される電流及び磁場の一例を示す図。
【図6】第１実施形態に係る磁気メモリデバイスにおける書込み動作の第２例でメモリセルアレイに印加される電圧の一例を示す図。
【図7】第１実施形態に係る磁気メモリデバイスにおける書込み動作の第２例でメモリセルアレイに印加される電流及び磁場の一例を示す図。
【図8】第１実施形態における磁気メモリデバイスの書込み動作で印加される電流の印加タイミングの第１印加例を示す図。
【図9】第１実施形態における磁気メモリデバイスの書込み動作で印加される電流の印加タイミングの第２印加例を示す図。
【図10】第１実施形態における磁気メモリデバイスの書込み動作で印加される電流の印加タイミングの第３印加例を示す図。
【図11】第１実施形態における磁気メモリデバイスの書込み動作で印加される電流の印加タイミングの第４印加例を示す図。
【図12】第１実施形態における磁気メモリデバイスの書込み動作で印加される電流の印加タイミングの第５印加例を示す図。
【図13】第１実施形態における磁気メモリデバイスの書込み動作で印加される電流の印加タイミングの第６印加例を示す図。
【図14】第２実施形態に係るメモリセルアレイの回路構成の一例を示す回路図。
【図15】第２実施形態に係るメモリセルアレイの一部の断面構造の一例を示す断面図。
【図16】第２実施形態に係る磁気メモリデバイスにおける書込み動作の第１例でメモリセルアレイに印加される電圧の一例を示す図。
【図17】第２実施形態に係る磁気メモリデバイスにおける書込み動作の第１例でメモリセルアレイに印加される電流及び磁場の一例を示す図。
【図18】第２実施形態に係る磁気メモリデバイスにおける書込み動作の第２例でメモリセルアレイに印加される電圧の一例を示す図。
【図19】第２実施形態に係る磁気メモリデバイスにおける書込み動作の第２例でメモリセルアレイに印加される電流及び磁場の一例を示す図。
【発明を実施するための形態】
【0007】
以下、図面を参照していくつかの実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される小文字のアルファベット、記号、及び配列を意味するインデックス等を含む。
【0008】
本明細書において、磁気メモリデバイスは、例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）である。磁気メモリデバイスは、記憶素子として磁気抵抗効果素子を含む。磁気抵抗効果素子は、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によってトンネル磁気抵抗効果（Magnetoresistance effect）を有する抵抗変化素子である。この磁気抵抗効果素子は、ＭＴＪ素子とも称する。
【0009】
１．第１実施形態
第１実施形態に係る磁気メモリデバイスについて説明する。
第１実施形態に係る磁気メモリデバイスについて説明する。
【0010】
１．１ 構成
まず、第１実施形態に係る磁気メモリデバイスの構成について説明する。
まず、第１実施形態に係る磁気メモリデバイスの構成について説明する。
【0011】
１．１．１ 磁気メモリデバイス
図１は、第１実施形態に係る磁気メモリデバイスの構成の一例を示すブロック図である。磁気メモリデバイス１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備える。
図１は、第１実施形態に係る磁気メモリデバイスの構成の一例を示すブロック図である。磁気メモリデバイス１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備える。
【0012】
メモリセルアレイ１０は、磁気メモリデバイス１におけるデータの記憶部である。メモリセルアレイ１０は、複数のメモリセルＭＣを備える。複数のメモリセルＭＣの各々は、行（row）及び列（column）の組に対応付けられる。同一行にあるメモリセルＭＣは、同一のワード線ＷＬに対応付けられる。同一列にあるメモリセルＭＣは、同一の読出しビット線ＲＢＬに対応付けられる。
【0013】
ロウ選択回路１１は、メモリセルアレイ１０の行を選択する回路である。ロウ選択回路１１は、ワード線ＷＬを介してメモリセルアレイ１０と接続される。ロウ選択回路１１には、デコード回路１３からのアドレスＡＤＤのデコード結果（ロウアドレス）が供給される。ロウ選択回路１１は、アドレスＡＤＤのデコード結果に基づいた行に対応するワード線ＷＬを選択する。以下において、選択されたワード線ＷＬは、選択ワード線ＷＬと言う。また、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと言う。
【0014】
カラム選択回路１２は、メモリセルアレイ１０の列を選択する回路である。カラム選択回路１２は、読出しビット線ＲＢＬを介してメモリセルアレイ１０と接続される。カラム選択回路１２には、デコード回路１３からのアドレスＡＤＤのデコード結果（カラムアドレス）が供給される。カラム選択回路１２は、アドレスＡＤＤのデコード結果に基づいた列に対応する読出しビット線ＲＢＬを選択する。以下において、選択された読出しビット線ＲＢＬは、選択ビット線ＲＢＬと言う。また、選択ビット線ＲＢＬ以外の読出しビット線ＲＢＬは、非選択ビット線ＲＢＬと言う。
【0015】
デコード回路１３は、入出力回路１７からのアドレスＡＤＤをデコードするデコーダである。デコード回路１３は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１、及びカラム選択回路１２に供給する。アドレスＡＤＤは、カラムアドレス及びロウアドレスを含む。
【0016】
書込み回路１４は、例えば、書込みドライバ（図示せず）を含む。書込み回路１４は、メモリセルＭＣへのデータの書込みを行う。
【0017】
読出し回路１５は、例えば、センスアンプ（図示せず）を含む。読出し回路１５は、メモリセルＭＣからのデータの読出しを行う。
【0018】
電圧生成回路１６は、磁気メモリデバイス１の外部（図示せず）から提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１６は、書込み動作の際に必要な種々の電圧を生成し、書込み回路１４に出力する。また、例えば、電圧生成回路１６は、読出し動作の際に必要な種々の電圧を生成し、読出し回路１５に出力する。
【0019】
入出力回路１７は、磁気メモリデバイス１の外部との通信を司る。入出力回路１７は、磁気メモリデバイス１の外部からのアドレスＡＤＤを、デコード回路１３に転送する。入出力回路１７は、磁気メモリデバイス１の外部からのコマンドＣＭＤを、制御回路１８に転送する。入出力回路１７は、種々の制御信号ＣＮＴを、磁気メモリデバイス１の外部と、制御回路１８と、の間で送受信する。入出力回路１７は、磁気メモリデバイス１の外部からのデータＤＡＴを書込み回路１４に転送し、読出し回路１５から転送されたデータＤＡＴを磁気メモリデバイス１の外部に出力する。
【0020】
制御回路１８は、例えば、ＣＰＵ（Central Processing Unit）のようなプロセッサ、ＲＯＭ（Read Only Memory）、及びＲＡＭ（Random Access Memory）を含む。制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、磁気メモリデバイス１内のロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、及び入出力回路１７の動作を制御する。
【0021】
１．１．２ メモリセルアレイ
次に、第１実施形態に係る磁気メモリデバイスのメモリセルアレイの構成について説明する。
次に、第１実施形態に係る磁気メモリデバイスのメモリセルアレイの構成について説明する。
【0022】
【0023】
メモリセルアレイ１０は、複数のワード線ＷＬ、複数の読出しビット線ＲＢＬ、書込みビット線ＷＢＬ、ソース線ＳＬ、及び複数のメモリストリングＭＳを含む。また、メモリセルアレイ１０は、複数のスイッチング素子ＳＥＬ３を含む。複数のワード線ＷＬは、（Ｍ＋１）本のワード線ＷＬ＜０＞、…、ＷＬ＜ｍ＞、…、及びＷＬ＜Ｍ＞を含む。Ｍは、２以上の整数である（０＜ｍ＜Ｍ）。なお、図２の例では、Ｍが２以上の整数である場合について示したが、これに限られない。例えば、Ｍは、０であってもよいし、１であってもよい。複数の読出しビット線ＲＢＬは、（Ｎ＋１）本の読出しビット線ＲＢＬ＜０＞、…、ＲＢＬ＜ｎ＞、…、及びＲＢＬ＜Ｎ＞を含む。Ｎは、２以上の整数である（０＜ｎ＜Ｎ）。複数のスイッチング素子ＳＥＬ３は、（Ｎ＋１）個のスイッチング素子ＳＥＬ３＜０＞、…、及びＳＥＬ３＜Ｎ＞を含む。複数のメモリストリングＭＳは、（Ｍ＋１）個のメモリストリングＭＳ＜０＞、…、ＭＳ＜ｍ＞、…、及びＭＳ＜Ｍ＞を含む。メモリストリングＭＳ＜０＞～ＭＳ＜Ｍ＞はそれぞれ、ワード線ＷＬ＜０＞～ＷＬ＜Ｍ＞に対応付けられる。メモリストリングＭＳ＜０＞～ＭＳ＜Ｍ＞の各々は、同等の構成を有する。以下では、メモリストリングＭＳ＜ｍ＞を例にして説明する。
【0024】
メモリストリングＭＳ＜ｍ＞は、スイッチング素子ＳＥＬ１＜ｍ＞、配線ＳＯＴＬ＜ｍ＞、及び（Ｎ＋１）個のメモリセルＭＣ＜ｍ，０＞、…、ＭＣ＜ｍ，ｎ＞、…、及びＭＣ＜ｍ，Ｎ＞を含む。
【0025】
スイッチング素子ＳＥＬ１＜ｍ＞は、例えばＭＯＳＦＥＴのような、３端子型のスイッチング素子である。具体的には、スイッチング素子ＳＥＬ１＜ｍ＞は、配線ＳＯＴＬ＜ｍ＞に接続される第１端と、書込みビット線ＷＢＬに接続される第２端と、ワード線ＷＬ＜ｍ＞に接続される制御端と、を有する。
【0026】
配線ＳＯＴＬ＜ｍ＞は、スイッチング素子ＳＥＬ１＜ｍ＞の第１端に接続される第１端と、ソース線ＳＬに接続される第２端と、両端の間の中央部と、を有する。配線ＳＯＴＬ＜ｍ＞の中央部には、（Ｎ＋１）個のメモリセルＭＣ＜ｍ，０＞、…、ＭＣ＜ｍ，ｎ＞、…、及びＭＣ＜ｍ，Ｎ＞が互いに離れて接続される。以下では、配線ＳＯＴＬ＜ｍ＞の中央部のうち、メモリセルＭＣ＜ｍ，０＞～ＭＣ＜ｍ，Ｎ＞のうちのいずれかと接続される部分を“セル部”とも呼ぶ。配線ＳＯＴＬ＜ｍ＞の中央部のうち、隣り合う２個のセル部の間の部分を“配線部”とも呼ぶ。配線ＳＯＴＬ＜ｍ＞の各セル部は、スイッチング素子ＳＥＬ１＜ｍ＞を介して書込みビット線ＷＢＬに接続される第１端と、ソース線ＳＬに接続される第２端と、を有する。
【0027】
メモリセルＭＣ＜ｍ，０＞～ＭＣ＜ｍ，Ｎ＞はそれぞれ、読出しビット線ＲＢＬ＜０＞～ＲＢＬ＜Ｎ＞に接続される。メモリセルＭＣ＜ｍ，０＞～ＭＣ＜ｍ，Ｎ＞の各々は、同等の構成を有する。以下では、メモリセルＭＣ＜ｍ，ｎ＞を例にして説明する。
【0028】
メモリセルＭＣ＜ｍ，ｎ＞は、配線ＳＯＴＬ＜ｍ＞のうちメモリセルＭＣ＜ｍ，ｎ＞に対応するセル部、スイッチング素子ＳＥＬ２＜ｍ，ｎ＞、及び磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞を含む。
【0029】
スイッチング素子ＳＥＬ２＜ｍ，ｎ＞は、例えば、ＭＯＳＦＥＴのような３端子型のスイッチング素子である。スイッチング素子ＳＥＬ２＜ｍ，ｎ＞は、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞に接続される第１端と、読出しビット線ＲＢＬ＜ｎ＞に接続される第２端と、制御端と、を有する。
【0030】
磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞は、スイッチング素子ＳＥＬ２＜ｍ，ｎ＞と、配線ＳＯＴＬ＜ｍ＞のうちメモリセルＭＣ＜ｍ，ｎ＞に対応するセル部と、の間を直列に接続する。磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞は、抵抗変化素子である。磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞は、その抵抗状態の変化によってデータを不揮発に記憶する記憶素子として機能する。
【0031】
以上のように、各メモリストリングＭＳは、１本の配線ＳＯＴＬに接続される（Ｎ＋１）個のメモリセルＭＣを含む。このため、メモリセルアレイ１０は、（Ｍ＋１）個のメモリストリングＭＳを有することにより、（Ｍ＋１）×（Ｎ＋１）個のメモリセルＭＣ＜０，０＞、…、ＭＣ＜０，ｎ＞、…、ＭＣ＜０，Ｎ＞、…、ＭＣ＜ｍ，０＞、…、ＭＣ＜ｍ，ｎ＞、…、ＭＣ＜ｍ，Ｎ＞、…、ＭＣ＜Ｍ，０＞、…、ＭＣ＜Ｍ，ｎ＞、…、及びＭＣ＜Ｍ，Ｎ＞を含む構成となる。
【0032】
スイッチング素子ＳＥＬ３＜０＞～ＳＥＬ３＜Ｎ＞の各々は、例えば、ＭＯＳＦＥＴのような３端子型のスイッチング素子である。スイッチング素子ＳＥＬ３＜０＞～ＳＥＬ３＜Ｎ＞の各々は、同等の構成を有する。以下では、スイッチング素子ＳＥＬ３＜ｎ＞を例にして説明する。スイッチング素子ＳＥＬ３＜ｎ＞は、読出しビット線ＲＢＬ＜ｎ＞の経路上に設けられる。スイッチング素子ＳＥＬ３＜ｎ＞の第１端には、読出しビット線ＲＢＬ＜ｎ＞を介して、（Ｍ＋１）個のスイッチング素子ＳＥＬ２＜０，ｎ＞～ＳＥＬ２＜Ｍ，ｎ＞が共通接続される。これにより、スイッチング素子ＳＥＬ３＜ｎ＞は、読出しビット線ＲＢＬ＜ｎ＞に印加される電圧を（Ｍ＋１）個のスイッチング素子ＳＥＬ２＜０，ｎ＞～ＳＥＬ２＜Ｍ，ｎ＞に転送するか否か、を制御することができる。
【0033】
１．１．３ メモリストリング
次に、第１実施形態に係る磁気メモリデバイスのメモリストリングの構成について説明する。以下では、メモリセルアレイ１０が設けられる基板の表面に平行な面をＸＹ平面とする。基板表面に対してメモリセルアレイ１０が設けられる方向をＺ方向又は上方向とする。ＸＹ平面内において互いに交差する方向をＸ方向及びＹ方向とする。
次に、第１実施形態に係る磁気メモリデバイスのメモリストリングの構成について説明する。以下では、メモリセルアレイ１０が設けられる基板の表面に平行な面をＸＹ平面とする。基板表面に対してメモリセルアレイ１０が設けられる方向をＺ方向又は上方向とする。ＸＹ平面内において互いに交差する方向をＸ方向及びＹ方向とする。
【0034】
図３は、第１実施形態に係るメモリストリングの一部の断面構造の一例を示す断面図である。図３に示されるように、メモリストリングＭＳ＜ｍ＞は、導電体層３０、複数の素子層４０、複数の導電体層５０、複数の素子層６０、複数の導電体層７０、及び複数の導電体層８０を含む。図３では、一例として、メモリストリングＭＳ＜ｍ＞のうち、配線ＳＯＴＬ＜ｍ＞の一部、及び当該配線ＳＯＴＬ＜ｍ＞の一部に接続される３個のメモリセルＭＣ＜ｍ，ｎ－１＞、ＭＣ＜ｍ，ｎ＞、及びＭＣ＜ｍ，ｎ＋１＞が示される。
【0035】
（全体構造）
まず、メモリストリングＭＳの全体構造について説明する。
まず、メモリストリングＭＳの全体構造について説明する。
【0036】
基板（図示せず）の上方には、絶縁体層２０が設けられる。絶縁体層２０の上面上には、導電体層３０が設けられる。導電体層３０は、Ｘ方向に延びる。導電体層３０は、配線ＳＯＴＬ＜ｍ＞として使用される。導電体層３０のうちＺ方向に見て素子層４０と重複する部分は、セル部として使用される。導電体層３０のうちＺ方向に見て素子層４０と重複しない部分は、配線部として使用される。
【0037】
導電体層３０は、非磁性及び導電性を有する重金属を含む連続膜である。導電体層３０は、重金属として、例えば、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、銅（Ｃｕ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）、マンガン（Ｍｎ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、セレン（Ｓｅ）、及びポロニウム（Ｐｏ）から選択される少なくとも１つの元素を含む。導電体層３０に重金属として含まれる元素は、酸化物、窒化物、又は硫化物を含んでもよい。また、タングステン（Ｗ）又はタンタル（Ｔａ）が含まれる場合、当該元素の構造は、β構造が好ましい。導電体層３０には、ルテニウム酸化物（ＲｕＯ２）やイリジウム酸化物（ＩｒＯ２）等のような導電性酸化物が用いられてもよい。また、導電体層３０には、ＷＴｅ２、ＷＳ２、ＷＳｅ２等のような２次元層状構造を有するダイカルゴゲナイド化遷移金属が用いられてもよい。導電体層３０は、上述した材料を含む単層で構成されていてもよいし、上述した材料を含む複数の層が積層されて構成されていてもよい。導電体層３０は、内部を流れる電流により、主としてスピンホール効果起因のスピンを発生させる。また、スピンスプリッタ効果（Spin Splitter Effect）に起因するスピントルク、ラシュバ（Rashba）効果によるスピントルク等を発生させる場合もある。これらのスピントルクを総称して、スピン軌道トルク（ＳＯＴ：Spin Orbit Torque）と呼ぶ。スピン軌道トルクは、素子層４０のうち導電体層３０に接する部分に作用する。
【0038】
導電体層３０の上面上には、複数の素子層４０が設けられる。複数の素子層４０の各々は、Ｚ方向に延びる柱形状を有する。複数の素子層４０の各々は、磁気抵抗効果素子ＭＴＪとして使用される。素子層４０の構成の詳細については、後述する。
【0039】
複数の素子層４０の各々の上面上には、導電体層５０が設けられる。複数の導電体層５０の各々は、Ｚ方向に延びる柱形状を有する。複数の導電体層５０の各々は、素子層４０と素子層６０との間を電気的に接続する電極として使用される。
【0040】
複数の導電体層５０の各々の上面上には、素子層６０が設けられる。複数の素子層６０の各々は、Ｚ方向に延びる柱形状を有する。複数の素子層６０の各々は、３端子型のスイッチング素子として使用される。素子層６０の構成の詳細については、後述する。
【0041】
複数の素子層６０の各々の上面上には、導電体層７０が設けられる。複数の導電体層７０の各々は、Ｚ方向に延びる柱形状を有する。複数の導電体層７０の各々は、素子層６０と導電体層８０との間を電気的に接続する電極として使用される。
【0042】
複数の導電体層７０の各々の上面上には、導電体層８０が設けられる。複数の導電体層８０の各々は、Ｙ方向に延びる。複数の導電体層８０は、Ｘ方向に並ぶ。複数の導電体層８０の各々は、読出しビット線ＲＢＬとして使用される。
【0043】
素子層４０、導電体層５０、素子層６０、導電体層７０、及び導電体層８０は、絶縁体層９０によって覆われる。
【0044】
（磁気抵抗効果素子ＭＴＪ）
次に、メモリストリングＭＳに含まれる磁気抵抗効果素子ＭＴＪの構造について説明する。
次に、メモリストリングＭＳに含まれる磁気抵抗効果素子ＭＴＪの構造について説明する。
【0045】
複数の素子層４０の各々は、強磁性層４１、非磁性層４２、強磁性層４３、非磁性層４４、及び強磁性層４５を含む。強磁性層４１、非磁性層４２、強磁性層４３、非磁性層４４、及び強磁性層４５は、この順に、下方から上方に向けて積層される。
【0046】
強磁性層４１は、導電体層３０の上面と接するように設けられる。強磁性層４１は、強磁性を有する導電膜である。強磁性層４１は、記憶層（Storage Layer）として使用される。強磁性層４１は、膜面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。強磁性層４１には、導電体層３０において発生したスピン軌道トルクが作用する。所定の大きさのスピン軌道トルクが作用した場合、強磁性層４１の磁化方向は、反転するように構成される。
【0047】
強磁性層４１は、一般的には、コバルト（Ｃｏ）、鉄（Ｆｅ）、及びニッケル（Ｎｉ）から選択されるいずれかの元素を用いた強磁性層である。コバルト鉄（ＣｏＦｅ）合金、鉄（Ｆｅ）、コバルト鉄ボロン（ＣｏＦｅＢ）、鉄ボロン（ＦｅＢ）、コバルトボロン（ＣｏＢ）、及びコバルト鉄ニッケルボロン（ＣｏＦｅＮｉＢ）等が垂直磁化になる代表的な強磁性層である。これらは、体心立方構造（ＢＣＣ構造）を有する。また、ボロン（Ｂ）に代わる元素としては、リン（Ｐ）、炭素（Ｃ）等も挙げられる。上述したＣｏＦｅＢ等の磁性材料は、ＮａＣｌ（００１）構造を有する酸化物と接することによって、界面で垂直磁気異方性を発生させる。ＭｇＯ（００１）／ＣｏＦｅＢ積層膜等がその典型である。
【0048】
強磁性層４１の上面上には、非磁性層４２が設けられる。非磁性層４２は、非磁性を有する絶縁膜である。非磁性層４２は、トンネルバリア層（Tunnel Barrier Layer）として使用される。非磁性層４２は、強磁性層４１と強磁性層４３との間に設けられて、これら２つの強磁性層と共に磁気トンネル接合を形成する。すなわち、磁気トンネル接合部分で磁気抵抗効果が発生する。また、強磁性層４１の界面層にコバルト鉄ボロン（ＣｏＦｅＢ）等の初期アモルファス層が用いられる場合、非磁性層４２は、強磁性層４１の結晶化処理において、強磁性層４１との界面から結晶質の膜を成長させるための核となるシード材として機能する。同様に、強磁性層４３の界面層としてコバルト鉄ボロン（ＣｏＦｅＢ）が用いられる場合には、非磁性層４２は、強磁性層４３に対してもシード材として機能する。ここで、初期アモルファス層とは、成膜直後にアモルファス状態であり、アニール処理後に結晶化する層である。非磁性層４２は、膜面が（００１）面に配向した正方晶系又は立方晶系の構造を有する。非磁性層４２に用いられる酸化物としては、例えば、酸化マグネシウム（ＭｇＯ）が代表的である。非磁性層４２に用いられる酸化物のその他の例としては、酸化マグネシウムアルミニウム（ＭｇＡｌＯｘ）等も挙げられる。以下は、酸化マグネシウム（ＭｇＯ）が適用される場合について説明する。酸化マグネシウム（ＭｇＯ）は、ＮａＣｌ構造を有する。非磁性層４２に酸化マグネシウム（ＭｇＯ）が用いられる場合、酸化マグネシウム（ＭｇＯ）の（００１）界面とコバルト鉄ボロン（ＣｏＦｅＢ）の（００１）界面とは整合してアニール処理により結晶成長する。このため、コバルト鉄ボロン（ＣｏＦｅＢ）は、（００１）配向した体心立方構造となる。
【0049】
非磁性層４２の上面上には、強磁性層４３が設けられる。強磁性層４３は、強磁性を有する導電膜である。強磁性層４３は、参照層（Reference Layer）として使用される。強磁性層４３は、膜面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。強磁性層４３の磁化方向は、固定されている。なお、「磁化方向が固定されている」とは、強磁性層４１の磁化方向を反転させ得る大きさのトルクによって、磁化方向が変化しないことを意味する。図３の例では、強磁性層４３の磁化方向は、強磁性層４１の方向を向いている。通常、強磁性層４３には界面層を含む。強磁性層４３の界面層としては、コバルト鉄ボロン（ＣｏＦｅＢ）等の初期アモルファス層が用いられる。更に、当該コバルト鉄ボロン（ＣｏＦｅＢ）層のうち、酸化マグネシウム（ＭｇＯ）層に接する面とは反対側の面と接するように、補助的な強磁性層が設けられる。当該補助的な強磁性層は、例えば、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの合金膜を含む。また、当該補助的な強磁性層としては、Ｃｏ／Ｐｔ積層膜、Ｃｏ／Ｐｄ積層膜等の積層膜も用いることができる。初期アモルファス層となっているコバルト鉄ボロン（ＣｏＦｅＢ）層は、上記のＣｏＰｔ、ＣｏＰｄ、Ｃｏ／Ｐｔ積層膜、Ｃｏ／Ｐｄ積層膜等と積層して用いられる。この場合、強磁性層４３のうちの界面層、例えば上記したＣｏＦｅＢ層は、他の層よりも（００１）配向したＭｇＯが非磁性層４２側に形成される。
【0050】
強磁性層４３の上面上には、非磁性層４４が設けられる。非磁性層４４は、非磁性を有する導電膜である。非磁性層４４は、スペーサ層（Spacer Layer）として使用される。非磁性層４４は、例えば、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、及びクロム（Ｃｒ）から選択される元素又はこれらの合金からなる。
【0051】
非磁性層４４の上面上には、強磁性層４５が設けられる。強磁性層４５は、強磁性を有する導電膜である。強磁性層４５は、シフトキャンセル層（Shift Cancelling Layer）として使用される。強磁性層４５は、膜面に垂直な方向（Ｚ方向）に磁化容易軸方向を有する。強磁性層４５は、例えば、コバルト白金（ＣｏＰｔ）、コバルトパラジウム（ＣｏＰｄ）、コバルトパラジウム白金（ＣｏＰｄＰｔ）、及びコバルトクロム白金（ＣｏＣｒＰｔ）から選択される少なくとも１つの合金層を含む。また、強磁性層４５として、Ｃｏ／Ｐｔ積層膜、Ｃｏ／Ｐｄ積層膜、及びＣｏ／Ｎｉ積層膜等の積層膜も用いることができる。
【0052】
強磁性層４３及び強磁性層４５は、非磁性層４４によって反強磁性的に結合される。すなわち、強磁性層４３及び強磁性層４５は、互いに反平行な磁化方向を有するように結合される。このような強磁性層４３、非磁性層４４、及び強磁性層４５の反強磁性的磁気結合を、ＳＡＦ（Synthetic Anti - Ferromagnetic）カップリングという。ＳＡＦ結合状態により、強磁性層４５は、強磁性層４３の漏洩磁界が強磁性層４１の磁化方向の変化に与える影響を相殺し、強磁性層４１に与える実質的な強磁性層４３の漏洩磁界の影響を低減することができる。
【0053】
磁気抵抗効果素子ＭＴＪは、記憶層及び参照層の磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることが出来る。磁気メモリデバイス１では、このような磁気抵抗効果素子ＭＴＪに書込み電流を流すことなく、参照層の磁化方向に対する記憶層の磁化方向を制御する。具体的には、配線ＳＯＴＬに電流を流すことによって発生させたスピン軌道トルクを利用した書込み方式が採用される。
【0054】
配線ＳＯＴＬに、Ｘ方向に或る大きさの書込み電流Ｉｃ０を流すと、記憶層及び参照層の磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も低くなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。
【0055】
また、配線ＳＯＴＬに、書込み電流Ｉｃ０と反対方向に書込み電流Ｉｃ１を流すと、記憶層及び参照層の磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は最も高くなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti - Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。
【0056】
なお、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。
【0057】
（スイッチング素子ＳＥＬ２）
次に、メモリストリングＭＳに含まれるスイッチング素子ＳＥＬ２の構造について説明する。
次に、メモリストリングＭＳに含まれるスイッチング素子ＳＥＬ２の構造について説明する。
【0058】
素子層６０は、半導体膜６１、絶縁体膜６２、及び導電体層６３を含む。素子層６０は、例えば、ＳＧＴ（Surrounding Gate Transistor）構造を有している。
【0059】
半導体膜６１は、Ｚ方向に見て素子層６０の中央部に設けられる。半導体膜６１は、Ｚ方向に延び、導電体層５０に接する下端と、導電体層７０に接する上端と、を有する。半導体膜６１は、スイッチング素子ＳＥＬ２の電流経路（チャネル）として使用される。半導体膜６１は、例えば、シリコン（Ｓｉ）を含む。
【0060】
絶縁体膜６２は、半導体膜６１の側面を覆う。絶縁体膜６２は、スイッチング素子ＳＥＬ２のゲート絶縁膜として使用される。絶縁体膜６２は、例えば、酸化シリコン（ＳｉＯ２）を含む。
【0061】
導電体層６３は、絶縁体膜６２の側面の一部を覆う。導電体層６３は、スイッチング素子ＳＥＬ２のゲートとして使用される。導電体層６３は、例えば、タングステン（Ｗ）を含む。
【0062】
１．２ 書込み動作
次に、第１実施形態に係る磁気メモリデバイスの書込み動作について説明する。
次に、第１実施形態に係る磁気メモリデバイスの書込み動作について説明する。
【0063】
１．２．１ 第１例
まず、書込み動作の第１例について説明する。書込み動作の第１例は、配線ＳＯＴＬに書込み電流Ｉｃ０を流してデータ“０”を書き込む場合に対応する。
まず、書込み動作の第１例について説明する。書込み動作の第１例は、配線ＳＯＴＬに書込み電流Ｉｃ０を流してデータ“０”を書き込む場合に対応する。
【0064】
図４は、第１実施形態に係る磁気メモリデバイスにおける書込み動作の第１例でメモリセルアレイに印加される電圧の一例を示す図である。図４では、メモリセルアレイ１０のうち、３本の配線ＳＯＴＬ＜ｍ－１＞、ＳＯＴＬ＜ｍ＞、及びＳＯＴＬ＜ｍ＋１＞、並びに３本の読出しビット線ＲＢＬ＜ｎ－１＞、ＲＢＬ＜ｎ＞、及びＲＢＬ＜ｎ＋１＞に印加される電圧の一例が示される。なお、図４では、オン状態のスイッチング素子ＳＥＬ２及びＳＥＬ３の各々には“○”が付され、オフ状態のスイッチング素子ＳＥＬ２及びＳＥＬ３の各々には“×”が付される。また、図４では、書込み対象（すなわち、選択状態）のメモリセルＭＣ＜ｍ，ｎ＞が、ハッチングされて示される。
【0065】
選択メモリセルＭＣ＜ｍ，ｎ＞に対して書込み動作の第１例を実行する場合、全てのスイッチング素子ＳＥＬ２は、オフ状態となる。スイッチング素子ＳＥＬ３＜ｎ－１＞、ＳＥＬ３＜ｎ＞、及びＳＥＬ３＜ｎ＋１＞は、オン状態となる。そして、その他の全てのスイッチング素子ＳＥＬ３は、オフ状態となる。
【0066】
また、配線ＳＯＴＬ＜ｍ＞の第１端及び第２端にはそれぞれ、電圧Ｖｃ０及びＶＳＳが印加される。電圧ＶＳＳは、例えば、０Ｖである。電圧Ｖｃ０は、配線ＳＯＴＬに書込み電流Ｉｃ０＜ｍ＞（図示せず）を流すための電圧である。そして、配線ＳＯＴＬ＜ｍ＞の両隣に位置する配線ＳＯＴＬ＜ｍ－１＞及びＳＯＴＬ＜ｍ＋１＞の各々の第１端及び第２端には、電圧ＶＳＳが印加される。なお、図４には図示されていないが、その他の配線ＳＯＴＬの各々の第１端及び第２端には、電圧ＶＳＳが印加される。
【0067】
また、選択ビット線ＲＢＬ＜ｎ＞の第１端及び第２端にはそれぞれ、電圧ＶＳＳ及びＶｗが印加される。選択ビット線ＲＢＬ＜ｎ＞の第１端は、スイッチング素子ＳＥＬ３＜ｎ＞に対してメモリセルアレイ１０と反対側の端部である。選択ビット線ＲＢＬ＜ｎ＞の第２端は、スイッチング素子ＳＥＬ３＜ｎ＞との間でメモリセルアレイ１０を挟む側の端部である。電圧Ｖｗは、選択ビット線ＲＢＬ＜ｎ＞に電流Ｉｗ０＜ｎ＞（図示せず）を流すための電圧である。
【0068】
選択ビット線ＲＢＬ＜ｎ＞の両隣のうちの一方に位置する非選択ビット線ＲＢＬ＜ｎ－１＞の第１端及び第２端にはそれぞれ、電圧ｋ１Ｖｗ及びＶＳＳが印加される。非選択ビット線ＲＢＬ＜ｎ－１＞の第１端は、スイッチング素子ＳＥＬ３＜ｎ－１＞に対してメモリセルアレイ１０と反対側の端部である。非選択ビット線ＲＢＬ＜ｎ－１＞の第２端は、スイッチング素子ＳＥＬ３＜ｎ－１＞との間でメモリセルアレイ１０を挟む側の端部である。電圧ｋ１Ｖｗは、電圧Ｖｗのｋ１倍の電圧である（０＜ｋ１＜１）。電圧ｋ１Ｖｗは、非選択ビット線ＲＢＬ＜ｎ－１＞に電流Ｉｗ０＜ｎ－１＞を流すための電圧である。
【0069】
選択ビット線ＲＢＬ＜ｎ＞の両隣のうちの他方に位置する非選択ビット線ＲＢＬ＜ｎ＋１＞の第１端及び第２端にはそれぞれ、電圧ＶＳＳ及びｋ２Ｖｗが印加される。非選択ビット線ＲＢＬ＜ｎ＋１＞の第１端は、スイッチング素子ＳＥＬ３＜ｎ＋１＞に対してメモリセルアレイ１０と反対側の端部である。非選択ビット線ＲＢＬ＜ｎ＋１＞の第２端は、スイッチング素子ＳＥＬ３＜ｎ＋１＞との間でメモリセルアレイ１０を挟む側の端部である。電圧ｋ２Ｖｗは、電圧Ｖｗのｋ２倍の電圧である（０＜ｋ２＜１）。電圧ｋ２Ｖｗは、非選択ビット線ＲＢＬ＜ｎ＋１＞に電流Ｉｗ０＜ｎ＋１＞を流すための電圧である。なお、ｋ１及びｋ２は、互いに異なっていてもよいし、等しくてもよい。
【0070】
図５は、第１実施形態に係る磁気メモリデバイスにおける書込み動作の第１例でメモリセルアレイに印加される電流及び磁場の一例を示す図である。図５では、図４に示された電圧Ｖｃ０、Ｖｗ、ｋ１Ｖｗ、及びｋ２Ｖｗによってそれぞれ生じる電流Ｉｃ０＜ｍ＞、Ｉｗ０＜ｎ＞、Ｉｗ０＜ｎ－１＞、及びＩｗ０＜ｎ＋１＞、並びに磁場Ｈｗ０＜ｎ＞、Ｈｗ０＜ｎ－１＞、及びＨｗ０＜ｎ＋１＞と、選択メモリセルＭＣ＜ｍ，ｎ＞における磁化方向の変化と、が示される。
【0071】
上述の通り、配線ＳＯＴＬ＜ｍ＞の両端にはそれぞれ、電圧Ｖｃ０及びＶＳＳが印加される。これにより、導電体層３０の紙面左側から紙面右側（図５における＋Ｘ方向）に向けて、書込み電流Ｉｃ０＜ｍ＞が流れる。書込み電流Ｉｃ０＜ｍ＞が導電体層３０内を流れることにより、強磁性層４１の磁化方向を強磁性層４３に対して平行にしようとするスピン軌道トルクが発生する。スピン軌道トルクは、導電体層３０に接する全ての強磁性層４１に作用する。
【0072】
また、上述の通り、選択ビット線ＲＢＬ＜ｎ＞の両端にはそれぞれ、電圧ＶＳＳ及びＶｗが印加される。非選択ビット線ＲＢＬ＜ｎ－１＞の両端にはそれぞれ、電圧ｋ１Ｖｗ及びＶＳＳが印加される。非選択ビット線ＲＢＬ＜ｎ＋１＞の両端にはそれぞれ、電圧ＶＳＳ及びｋ２Ｖｗが印加される。これにより、選択ビット線ＲＢＬ＜ｎ＞に対応する導電体層８０には、紙面奥側から紙面手前側（図５における－Ｙ方向）に向けて、電流Ｉｗ０＜ｎ＞が流れる。非選択ビット線ＲＢＬ＜ｎ－１＞に対応する導電体層８０には、紙面手前側から紙面奥側（図５における＋Ｙ方向）に向けて、電流Ｉｗ０＜ｎ－１＞が流れる。選択ビット線ＲＢＬ＜ｎ＋１＞に対応する導電体層８０には、紙面奥側から紙面手前側（図５における－Ｙ方向）に向けて、電流Ｉｗ０＜ｎ＋１＞が流れる。電流Ｉｗ０＜ｎ－１＞及びＩｗ０＜ｎ＋１＞はそれぞれ、例えば、電流Ｉｗ０＜ｎ＞のｋ１倍及びｋ２倍の大きさとなる。すなわち、電流Ｉｗ０＜ｎ－１＞及びＩｗ０＜ｎ＋１＞の電流値は、電流Ｉｗ０＜ｎ＞の電流値より小さい。
【0073】
電流Ｉｗ０＜ｎ＞、Ｉｗ０＜ｎ－１＞、Ｉｗ０＜ｎ＋１＞により、導電体層３０と選択メモリセルＭＣ＜ｍ，ｎ＞に対応する強磁性層４１との界面近傍には、それぞれ磁場Ｈｗ０＜ｎ＞、Ｈｗ０＜ｎ－１＞、及びＨｗ０＜ｎ＋１＞が印加される。磁場Ｈｗ０＜ｎ＞、Ｈｗ０＜ｎ－１＞、及びＨｗ０＜ｎ＋１＞はそれぞれ、電流Ｉｗ０＜ｎ＞、Ｉｗ０＜ｎ－１＞、及びＩｗ０＜ｎ＋１＞を中心とする同心円状に、電流Ｉｗ０＜ｎ＞、Ｉｗ０＜ｎ－１＞、及びＩｗ０＜ｎ＋１＞の方向に対して反時計回りの方向に印加される。
【0074】
これにより、図５の例では、選択メモリセルＭＣ＜ｍ，ｎ＞に印加される磁場Ｈｗ０＜ｎ＞は、電流Ｉｃ０＜ｍ＞が流れる方向（＋Ｘ方向）となる。また、図５の例では、選択メモリセルＭＣ＜ｍ，ｎ＞に印加される磁場Ｈｗ０＜ｎ－１＞及びＨｗ０＜ｎ＋１＞の方向は、電流Ｉｃ０＜ｍ＞が流れる方向に対して－Ｚ方向に傾いた方向となる。そして、選択メモリセルＭＣ＜ｍ，ｎ＞に印加される磁場Ｈｗ０＜ｎ－１＞及びＨｗ０＜ｎ＋１＞は、－Ｚ方向に互いに強め合う方向に印加される。このため、選択メモリセルＭＣ＜ｍ，ｎ＞に印加される磁場Ｈｗ０＜ｎ＞、Ｈｗ０＜ｎ－１＞、及びＨｗ０＜ｎ＋１＞の合成磁場は、＋Ｘ方向の成分と、－Ｚ方向の成分とを有する磁場となる。
【0075】
なお、磁場Ｈｗ０＜ｎ＞の方向は、導電体層３０を構成する材料に応じて決定される。このため、磁場Ｈｗ０＜ｎ＞の方向は、電流Ｉｃ０＜ｍ＞が流れる方向と反対方向（－Ｘ方向）となる場合もある。また、磁場Ｈｗ０＜ｎ－１＞及びＨｗ０＜ｎ＋１＞の合成磁場の方向は、当該書込み動作によって決定される強磁性層４１の磁化方向（－Ｚ方向）の成分を有する。
【0076】
選択メモリセルＭＣ＜ｍ，ｎ＞に印加される磁場Ｈｗ０＜ｎ＞、Ｈｗ０＜ｎ－１＞、及びＨｗ０＜ｎ＋１＞の合成磁場のＸ方向の成分は、スピン軌道トルクによる選択メモリセルＭＣ＜ｍ，ｎ＞の強磁性層４１の磁化方向の反転をアシストする。選択メモリセルＭＣ＜ｍ，ｎ＞に印加される磁場Ｈｗ０＜ｎ＞、Ｈｗ０＜ｎ－１＞、及びＨｗ０＜ｎ＋１＞の合成磁場のＺ方向の成分は、スピン軌道トルクによる選択メモリセルＭＣ＜ｍ，ｎ＞の強磁性層４１の磁化方向の反転速度を速めると共に、反転過程におけるフラストレーションを抑制する。これにより、選択メモリセルＭＣ＜ｍ，ｎ＞の強磁性層４１の磁化方向は、強磁性層４３の磁化方向に対して平行な方向に反転する。
【0077】
以上のように動作することにより、選択メモリセルＭＣ＜ｍ，ｎ＞にデータ“０”が書き込まれる。
【0078】
１．２．２ 第２例
次に、書込み動作の第２例について説明する。書込み動作の第２例は、配線ＳＯＴＬに書込み電流Ｉｃ１を流してデータ“１”を書き込む場合に対応する。
次に、書込み動作の第２例について説明する。書込み動作の第２例は、配線ＳＯＴＬに書込み電流Ｉｃ１を流してデータ“１”を書き込む場合に対応する。
【0079】
【0080】
選択メモリセルＭＣ＜ｍ，ｎ＞に対して書込み動作の第２例を実行する場合、全てのスイッチング素子ＳＥＬ２は、オフ状態となる。スイッチング素子ＳＥＬ３＜ｎ－１＞、ＳＥＬ３＜ｎ＞、及びＳＥＬ３＜ｎ＋１＞は、オン状態となる。そして、その他の全てのスイッチング素子ＳＥＬ３は、オフ状態となる。
【0081】
また、配線ＳＯＴＬ＜ｍ＞の第１端及び第２端にはそれぞれ、電圧ＶＳＳ及びＶｃ１が印加される。電圧Ｖｃ１は、配線ＳＯＴＬに書込み電流Ｉｃ１＜ｍ＞（図示せず）を流すための電圧である。このように、書込み動作の第２例で配線ＳＯＴＬ＜ｍ＞に印加される電圧は、書込み動作の第１例で配線ＳＯＴＬ＜ｍ＞に印加される電圧と極性が反転し、かつ大きさも異なり得る。そして、配線ＳＯＴＬ＜ｍ＞の両隣に位置する配線ＳＯＴＬ＜ｍ－１＞及びＳＯＴＬ＜ｍ＋１＞の各々の第１端及び第２端には、電圧ＶＳＳが印加される。なお、図６には図示されていないが、その他の配線ＳＯＴＬの各々の第１端及び第２端には、電圧ＶＳＳが印加される。
【0082】
選択ビット線ＲＢＬ＜ｎ＞の第１端及び第２端にはそれぞれ、電圧ＶＳＳ及びＶｗが印加される。非選択ビット線ＲＢＬ＜ｎ－１＞の第１端及び第２端にはそれぞれ、電圧ＶＳＳ及びｋ１Ｖｗが印加される。非選択ビット線ＲＢＬ＜ｎ＋１＞の第１端及び第２端にはそれぞれ、電圧ｋ２Ｖｗ及びＶＳＳが印加される。このように、書込み動作の第２例で選択ビット線ＲＢＬ＜ｎ＞に印可される電圧は、書込み動作の第１例で選択ビット線ＲＢＬ＜ｎ＞に印加される電圧と同等である。一方、書込み動作の第２例で非選択ビット線ＲＢＬ＜ｎ－１＞及びＲＢＬ＜ｎ＋１＞に印加される電圧はそれぞれ、書込み動作の第１例で非選択ビット線ＲＢＬ＜ｎ－１＞及びＲＢＬ＜ｎ＋１＞に印加される電圧と極性が反転する。
【0083】
【0084】
上述の通り、配線ＳＯＴＬ＜ｍ＞の両端にはそれぞれ、電圧ＶＳＳ及びＶｃ１が印加される。これにより、導電体層３０の紙面右側から紙面左側（図７における－Ｘ方向）に向けて、書込み電流Ｉｃ１＜ｍ＞が流れる。書込み電流Ｉｃ１＜ｍ＞が導電体層３０内を流れることにより、強磁性層４１の磁化方向を強磁性層４３に対して反平行にしようとするスピン軌道トルクが発生する。スピン軌道トルクは、導電体層３０に接する全ての強磁性層４１に作用する。
【0085】
また、上述の通り、選択ビット線ＲＢＬ＜ｎ＞の両端にはそれぞれ、電圧ＶＳＳ及びＶｗが印加される。非選択ビット線ＲＢＬ＜ｎ－１＞の両端にはそれぞれ、電圧ＶＳＳ及びｋ１Ｖｗが印加される。非選択ビット線ＲＢＬ＜ｎ＋１＞の両端にはそれぞれ、電圧ｋ２Ｖｗ及びＶＳＳが印加される。これにより、選択ビット線ＲＢＬ＜ｎ＞に対応する導電体層８０には、紙面奥側から紙面手前側（図７における－Ｙ方向）に向けて、電流Ｉｗ１＜ｎ＞が流れる。非選択ビット線ＲＢＬ＜ｎ－１＞に対応する導電体層８０には、紙面奥側から紙面手前側（図７における－Ｙ方向）に向けて、電流Ｉｗ１＜ｎ－１＞が流れる。選択ビット線ＲＢＬ＜ｎ＋１＞に対応する導電体層８０には、紙面手前側から紙面奥側（図７における＋Ｙ方向）に向けて、電流Ｉｗ１＜ｎ＋１＞が流れる。電流Ｉｗ１＜ｎ－１＞及びＩｗ１＜ｎ＋１＞はそれぞれ、例えば、電流Ｉｗ１＜ｎ＞のｋ１倍及びｋ２倍の大きさとなる。すなわち、電流Ｉｗ１＜ｎ－１＞及びＩｗ１＜ｎ＋１＞の電流値は、電流Ｉｗ１＜ｎ＞の電流値より小さい。
【0086】
電流Ｉｗ１＜ｎ＞、Ｉｗ１＜ｎ－１＞、Ｉｗ１＜ｎ＋１＞により、導電体層３０と選択メモリセルＭＣ＜ｍ，ｎ＞に対応する強磁性層４１との界面近傍には、それぞれ磁場Ｈｗ１＜ｎ＞、Ｈｗ１＜ｎ－１＞、及びＨｗ１＜ｎ＋１＞が印加される。選択メモリセルＭＣ＜ｍ，ｎ＞に印加される磁場Ｈｗ１＜ｎ＞の方向は、電流Ｉｃ１＜ｍ＞が流れる方向と反対（＋Ｘ方向）となる。選択メモリセルＭＣ＜ｍ，ｎ＞に印加される磁場Ｈｗ１＜ｎ－１＞及びＨｗ１＜ｎ＋１＞の方向は、電流Ｉｃ１＜ｍ＞が流れる方向に対して＋Ｚ方向に傾いた方向となる。そして、選択メモリセルＭＣ＜ｍ，ｎ＞に印加される磁場Ｈｗ１＜ｎ－１＞及びＨｗ１＜ｎ＋１＞は、＋Ｚ方向に互いに強め合う方向に印加される。このため、選択メモリセルＭＣ＜ｍ，ｎ＞に印加される磁場Ｈｗ１＜ｎ＞、Ｈｗ１＜ｎ－１＞、及びＨｗ１＜ｎ＋１＞の合成磁場は、＋Ｘ方向の成分と、＋Ｚ方向の成分とを有する磁場となる。
【0087】
なお、磁場Ｈｗ１＜ｎ＞の方向は、磁場Ｈｗ０＜ｎ＞の方向と同様に、導電体層３０を構成する材料に応じて決定される。このため、磁場Ｈｗ１＜ｎ＞の方向は、書き込まれるデータによらず変わらない。また、磁場Ｈｗ１＜ｎ－１＞及びＨｗ１＜ｎ＋１＞の合成磁場の方向は、当該書込み動作によって決定される強磁性層４１の磁化方向（＋Ｚ方向）の成分を有する。
【0088】
選択メモリセルＭＣ＜ｍ，ｎ＞に印加される磁場Ｈｗ１＜ｎ＞、Ｈｗ１＜ｎ－１＞、及びＨｗ１＜ｎ＋１＞の合成磁場のＸ方向の成分は、スピン軌道トルクによる選択メモリセルＭＣ＜ｍ，ｎ＞の強磁性層４１の磁化方向の反転をアシストする。選択メモリセルＭＣ＜ｍ，ｎ＞に印加される磁場Ｈｗ１＜ｎ＞、Ｈｗ１＜ｎ－１＞、及びＨｗ１＜ｎ＋１＞の合成磁場のＺ方向の成分は、スピン軌道トルクによる選択メモリセルＭＣ＜ｍ，ｎ＞の強磁性層４１の磁化方向の反転速度を速めると共に、反転過程におけるフラストレーションを抑制する。これにより、選択メモリセルＭＣ＜ｍ，ｎ＞の強磁性層４１の磁化方向は、強磁性層４３の磁化方向に対して反平行な方向に反転する。
【0089】
以上のように動作することにより、選択メモリセルＭＣ＜ｍ，ｎ＞にデータ“１”が書き込まれる。
【0090】
なお、書込み動作の第１例における磁場Ｈｗ０＜ｎ＞、Ｈｗ０＜ｎ－１＞、及びＨｗ０＜ｎ＋１＞の合成磁場、並びに書込み動作の第２例における磁場Ｈｗ１＜ｎ＞、Ｈｗ１＜ｎ－１＞、及びＨｗ１＜ｎ＋１＞の合成磁場は、非選択メモリセルＭＣ＜ｍ，ｎ－１＞及びＭＣ＜ｍ，ｎ＋１＞にも作用する。しかしながら、非選択メモリセルＭＣ＜ｍ，ｎ－１＞及びＭＣ＜ｍ，ｎ＋１＞に印加される合成磁場の大きさは、強磁性層４１の磁化方向を反転させるための磁場の大きさに対して十分小さい。このため、書込み動作の第１例及び第２例のいずれの場合においても、非選択メモリセルＭＣ＜ｍ，ｎ－１＞及びＭＣ＜ｍ，ｎ＋１＞にはデータは書き込まれない。
【0091】
１．２．３ 電流の印加タイミング
次に、書込み動作の際に印加される電流の印加タイミングについて説明する。以下では、書込み動作の第１例及び第２例のいずれにも適用され得る６個の印加例について説明する。以下では、説明の便宜上、電流Ｉｃ０及びＩｃ１は、単に電流Ｉｃと記載する。同様に、電流Ｉｗ０＜ｎ＞及びＩｗ１＜ｎ＞、Ｉｗ０＜ｎ－１＞及びＩｗ１＜ｎ－１＞、並びにＩｗ０＜ｎ＋１＞及びＩｗ１＜ｎ＋１＞はそれぞれ、単に電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞と記載する。
（第１印加例）
図８は、第１実施形態における磁気メモリデバイスの書込み動作で印加される電流の印加タイミングの第１印加例を示す図である。第１印加例は、電流Ｉｃの印加開始時刻と、電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞の各々の印加開始時刻とが略一致し、かつ電流Ｉｃの印加終了時刻と、電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞の各々の印加終了時刻とが略一致する場合に対応する。
次に、書込み動作の際に印加される電流の印加タイミングについて説明する。以下では、書込み動作の第１例及び第２例のいずれにも適用され得る６個の印加例について説明する。以下では、説明の便宜上、電流Ｉｃ０及びＩｃ１は、単に電流Ｉｃと記載する。同様に、電流Ｉｗ０＜ｎ＞及びＩｗ１＜ｎ＞、Ｉｗ０＜ｎ－１＞及びＩｗ１＜ｎ－１＞、並びにＩｗ０＜ｎ＋１＞及びＩｗ１＜ｎ＋１＞はそれぞれ、単に電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞と記載する。
（第１印加例）
図８は、第１実施形態における磁気メモリデバイスの書込み動作で印加される電流の印加タイミングの第１印加例を示す図である。第１印加例は、電流Ｉｃの印加開始時刻と、電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞の各々の印加開始時刻とが略一致し、かつ電流Ｉｃの印加終了時刻と、電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞の各々の印加終了時刻とが略一致する場合に対応する。
【0092】
図８に示されるように、電流Ｉｃの印加開始時刻Ｔｃｓは、電流Ｉｗ＜ｎ＞の印加開始時刻Ｔｗｓ＜ｎ＞、電流Ｉｗ＜ｎ－１＞の印加開始時刻Ｔｗｓ＜ｎ－１＞、及び電流Ｉｗ＜ｎ＋１＞の印加開始時刻Ｔｗｓ＜ｎ＋１＞と略一致していてもよい。また、電流Ｉｃの印加終了時刻Ｔｃｅは、電流Ｉｗ＜ｎ＞の印加終了時刻Ｔｗｅ＜ｎ＞、電流Ｉｗ＜ｎ－１＞の印加終了時刻Ｔｗｅ＜ｎ－１＞、及び電流Ｉｗ＜ｎ＋１＞の印加終了時刻Ｔｗｅ＜ｎ＋１＞と略一致していてもよい。
（第２印加例）
図９は、第１実施形態における磁気メモリデバイスの書込み動作で印加される電流の印加タイミングの第２印加例を示す図である。第２印加例は、電流Ｉｃの印加開始時刻と、電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞の各々の印加開始時刻とが略一致し、かつ電流Ｉｃの印加終了時刻と、電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞の各々の印加終了時刻とが異なる場合に対応する。
（第２印加例）
図９は、第１実施形態における磁気メモリデバイスの書込み動作で印加される電流の印加タイミングの第２印加例を示す図である。第２印加例は、電流Ｉｃの印加開始時刻と、電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞の各々の印加開始時刻とが略一致し、かつ電流Ｉｃの印加終了時刻と、電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞の各々の印加終了時刻とが異なる場合に対応する。
【0093】
図９に示されるように、電流Ｉｃの印加開始時刻Ｔｃｓは、電流Ｉｗ＜ｎ＞の印加開始時刻Ｔｗｓ＜ｎ＞、電流Ｉｗ＜ｎ－１＞の印加開始時刻Ｔｗｓ＜ｎ－１＞、及び電流Ｉｗ＜ｎ＋１＞の印加開始時刻Ｔｗｓ＜ｎ＋１＞と略一致していてもよい。また、電流Ｉｃの印加終了時刻Ｔｃｅは、電流Ｉｗ＜ｎ＞の印加終了時刻Ｔｗｅ＜ｎ＞、電流Ｉｗ＜ｎ－１＞の印加終了時刻Ｔｗｅ＜ｎ－１＞、及び電流Ｉｗ＜ｎ＋１＞の印加終了時刻Ｔｗｅ＜ｎ＋１＞と異なっていてもよい。
【0094】
なお、図９では、電流Ｉｃの印加が終了した後に、電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞の印加が終了する場合について示されているが、第２印加例はこれに限られない。例えば、第２印加例は、電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞の印加が終了した後に、電流Ｉｃの印加が終了する場合を含み得る。ただし、強磁性層４１の磁化反転の安定性を向上させる観点からは、電流Ｉｃの印加が終了した後に、電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞の印加が終了する場合がより好ましい。
（第３印加例）
図１０は、第１実施形態における磁気メモリデバイスの書込み動作で印加される電流の印加タイミングの第３印加例を示す図である。第３印加例は、電流Ｉｃの印加開始時刻と、電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞の各々の印加開始時刻とが異なり、かつ電流Ｉｃの印加終了時刻と、電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞の各々の印加終了時刻とが異なる場合に対応する。
（第３印加例）
図１０は、第１実施形態における磁気メモリデバイスの書込み動作で印加される電流の印加タイミングの第３印加例を示す図である。第３印加例は、電流Ｉｃの印加開始時刻と、電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞の各々の印加開始時刻とが異なり、かつ電流Ｉｃの印加終了時刻と、電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞の各々の印加終了時刻とが異なる場合に対応する。
【0095】
図１０に示されるように、電流Ｉｃの印加開始時刻Ｔｃｓは、電流Ｉｗ＜ｎ＞の印加開始時刻Ｔｗｓ＜ｎ＞、電流Ｉｗ＜ｎ－１＞の印加開始時刻Ｔｗｓ＜ｎ－１＞、及び電流Ｉｗ＜ｎ＋１＞の印加開始時刻Ｔｗｓ＜ｎ＋１＞と異なっていてもよい。また、電流Ｉｃの印加終了時刻Ｔｃｅは、電流Ｉｗ＜ｎ＞の印加終了時刻Ｔｗｅ＜ｎ＞、電流Ｉｗ＜ｎ－１＞の印加終了時刻Ｔｗｅ＜ｎ－１＞、及び電流Ｉｗ＜ｎ＋１＞の印加終了時刻Ｔｗｅ＜ｎ＋１＞と異なっていてもよい。
【0096】
また、図１０では、図９と同様に、電流Ｉｃの印加が終了した後に、電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞の印加が終了する場合について示されているが、第２印加例はこれに限られない。例えば、第３印加例は、電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞の印加が終了した後に、電流Ｉｃの印加が終了する場合を含み得る。ただし、強磁性層４１の磁化反転の安定性を向上させる観点からは、電流Ｉｃの印加が終了した後に、電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞の印加が終了する場合がより好ましい。
（第４印加例）
図１１は、第１実施形態における磁気メモリデバイスの書込み動作で印加される電流の印加タイミングの第４印加例を示す図である。第４印加例は、電流Ｉｗ＜ｎ＞の印加開始時刻と、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞の各々の印加開始時刻とが異なり、かつ電流Ｉｗ＜ｎ＞の印加終了時刻と、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞の各々の印加終了時刻とが略一致する場合に対応する。
（第４印加例）
図１１は、第１実施形態における磁気メモリデバイスの書込み動作で印加される電流の印加タイミングの第４印加例を示す図である。第４印加例は、電流Ｉｗ＜ｎ＞の印加開始時刻と、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞の各々の印加開始時刻とが異なり、かつ電流Ｉｗ＜ｎ＞の印加終了時刻と、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞の各々の印加終了時刻とが略一致する場合に対応する。
【0097】
図１１に示されるように、電流Ｉｗ＜ｎ＞の印加開始時刻Ｔｗｓ＜ｎ＞は、電流Ｉｗ＜ｎ－１＞の印加開始時刻Ｔｗｓ＜ｎ－１＞、及び電流Ｉｗ＜ｎ＋１＞の印加開始時刻Ｔｗｓ＜ｎ＋１＞と異なっていてもよい。また、電流Ｉｗ＜ｎ＞の印加終了時刻Ｔｗｅ＜ｎ＞は、電流Ｉｗ＜ｎ－１＞の印加終了時刻Ｔｗｅ＜ｎ－１＞、及び電流Ｉｗ＜ｎ＋１＞の印加終了時刻Ｔｗｅ＜ｎ＋１＞と略一致していてもよい。
【0098】
なお、図１１では、電流Ｉｗ＜ｎ＞の印加が開始した後に、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞の印加が開始する場合について示されているが、第４印加例はこれに限られない。例えば、第４印加例は、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞の印加が開始した後に、電流Ｉｗ＜ｎ＞の印加が開始する場合を含み得る。
（第５印加例）
図１２は、第１実施形態における磁気メモリデバイスの書込み動作で印加される電流の印加タイミングの第５印加例を示す図である。第５印加例は、電流Ｉｗ＜ｎ＞の印加開始時刻と、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞の各々の印加開始時刻とが異なり、かつ電流Ｉｗ＜ｎ＞の印加終了時刻と、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞の各々の印加終了時刻とが異なる場合に対応する。
（第５印加例）
図１２は、第１実施形態における磁気メモリデバイスの書込み動作で印加される電流の印加タイミングの第５印加例を示す図である。第５印加例は、電流Ｉｗ＜ｎ＞の印加開始時刻と、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞の各々の印加開始時刻とが異なり、かつ電流Ｉｗ＜ｎ＞の印加終了時刻と、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞の各々の印加終了時刻とが異なる場合に対応する。
【0099】
図１２に示されるように、電流Ｉｗ＜ｎ＞の印加開始時刻Ｔｗｓ＜ｎ＞は、電流Ｉｗ＜ｎ－１＞の印加開始時刻Ｔｗｓ＜ｎ－１＞、及び電流Ｉｗ＜ｎ＋１＞の印加開始時刻Ｔｗｓ＜ｎ＋１＞と異なっていてもよい。また、電流Ｉｗ＜ｎ＞の印加終了時刻Ｔｗｅ＜ｎ＞は、電流Ｉｗ＜ｎ－１＞の印加終了時刻Ｔｗｅ＜ｎ－１＞、及び電流Ｉｗ＜ｎ＋１＞の印加終了時刻Ｔｗｅ＜ｎ＋１＞と異なっていてもよい。
【0100】
なお、図１２では、図１１と同様に、電流Ｉｗ＜ｎ＞の印加が開始した後に、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞の印加が開始する場合について示されているが、第４印加例はこれに限られない。例えば、第４印加例は、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞の印加が開始した後に、電流Ｉｗ＜ｎ＞の印加が開始する場合を含み得る。
【0101】
また、図１２では、電流Ｉｗ＜ｎ＞の印加が終了した後に、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞の印加が終了する場合について示されているが、第５印加例はこれに限られない。例えば、第５印加例は、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞の印加が終了した後に、電流Ｉｗ＜ｎ＞の印加が終了する場合を含み得る。
（第６印加例）
図１３は、第１実施形態における磁気メモリデバイスの書込み動作で印加される電流の印加タイミングの第６印加例を示す図である。第６印加例は、電流Ｉｗ＜ｎ＞の印加開始時刻と、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞の各々の印加開始時刻とが略一致し、かつ電流Ｉｗ＜ｎ＞の印加終了時刻と、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞の各々の印加終了時刻とが異なる場合に対応する。
（第６印加例）
図１３は、第１実施形態における磁気メモリデバイスの書込み動作で印加される電流の印加タイミングの第６印加例を示す図である。第６印加例は、電流Ｉｗ＜ｎ＞の印加開始時刻と、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞の各々の印加開始時刻とが略一致し、かつ電流Ｉｗ＜ｎ＞の印加終了時刻と、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞の各々の印加終了時刻とが異なる場合に対応する。
【0102】
図１３に示されるように、電流Ｉｗ＜ｎ＞の印加開始時刻Ｔｗｓ＜ｎ＞は、電流Ｉｗ＜ｎ－１＞の印加開始時刻Ｔｗｓ＜ｎ－１＞、及び電流Ｉｗ＜ｎ＋１＞の印加開始時刻Ｔｗｓ＜ｎ＋１＞と略一致してもよい。また、電流Ｉｗ＜ｎ＞の印加終了時刻Ｔｗｅ＜ｎ＞は、電流Ｉｗ＜ｎ－１＞の印加終了時刻Ｔｗｅ＜ｎ－１＞、及び電流Ｉｗ＜ｎ＋１＞の印加終了時刻Ｔｗｅ＜ｎ＋１＞と異なっていてもよい。
【0103】
なお、図１３では、図１２と同様に、電流Ｉｗ＜ｎ＞の印加が終了した後に、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞の印加が終了する場合について示されているが、第５印加例はこれに限られない。例えば、第６印加例は、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞の印加が終了した後に、電流Ｉｗ＜ｎ＞の印加が終了する場合を含み得る。
【0104】
１．３ 第１実施形態に係る効果
第１実施形態によれば、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞への書込み動作の際に、配線ＳＯＴＬ＜ｍ＞に電流Ｉｃ＜ｍ＞が印加される。そして、電流Ｉｃ＜ｍ＞が印加される期間と重複するように、読出しビット線ＲＢＬ＜ｎ＞、ＲＢＬ＜ｎ－１＞、及びＲＢＬ＜ｎ＋１＞にそれぞれ電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞が印加される。これにより、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞に対応する強磁性層４１と配線ＳＯＴＬ＜ｍ＞との界面近傍に磁場Ｈｗ＜ｎ＞、Ｈｗ＜ｎ－１＞、及びＨｗ＜ｎ＋１＞を印加することができる。
第１実施形態によれば、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞への書込み動作の際に、配線ＳＯＴＬ＜ｍ＞に電流Ｉｃ＜ｍ＞が印加される。そして、電流Ｉｃ＜ｍ＞が印加される期間と重複するように、読出しビット線ＲＢＬ＜ｎ＞、ＲＢＬ＜ｎ－１＞、及びＲＢＬ＜ｎ＋１＞にそれぞれ電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞が印加される。これにより、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞に対応する強磁性層４１と配線ＳＯＴＬ＜ｍ＞との界面近傍に磁場Ｈｗ＜ｎ＞、Ｈｗ＜ｎ－１＞、及びＨｗ＜ｎ＋１＞を印加することができる。
【0105】
磁場Ｈｗ＜ｎ＞の方向は、＋Ｘ方向に平行である。このため、磁場Ｈｗ＜ｎ＞は、スピン軌道トルクによる選択メモリセルＭＣ＜ｍ，ｎ＞の強磁性層４１の磁化方向の反転をアシストすることができる。磁場Ｈｗ＜ｎ－１＞及びＨｗ＜ｎ＋１＞は、強磁性層４１の磁化方向が＋Ｚ方向に磁化反転する場合には＋Ｚ方向の成分を有し、強磁性層４１の磁化方向が－Ｚ方向に磁化反転する場合には－Ｚ方向の成分を有する。このため、磁場Ｈｗ＜ｎ－１＞及びＨｗ＜ｎ＋１＞は、スピン軌道トルクによる選択メモリセルＭＣ＜ｍ，ｎ＞の強磁性層４１の磁化方向が反転する際の安定性を向上させることができる。
【0106】
２． 第２実施形態
次に、第２実施形態に係る磁気メモリデバイスについて説明する。第２実施形態では、配線ＳＯＴＬがメモリセルＭＣ毎に設けられる点において、第１実施形態と異なる。以下では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については、説明を適宜省略する。
次に、第２実施形態に係る磁気メモリデバイスについて説明する。第２実施形態では、配線ＳＯＴＬがメモリセルＭＣ毎に設けられる点において、第１実施形態と異なる。以下では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については、説明を適宜省略する。
【0107】
【0108】
メモリセルアレイ１０は、複数のワード線ＷＬ、複数の読出しビット線ＲＢＬ、複数の書込みビット線ＷＢＬ、及び複数のメモリセルＭＣを含む。また、メモリセルアレイ１０は、複数のスイッチング素子ＳＥＬ３を含む。
【0109】
複数のスイッチング素子ＳＥＬ３は、第１実施形態における複数のスイッチング素子ＳＥＬ３と同等の構成を有する。複数のワード線ＷＬは、（Ｍ＋１）本のワード線ＷＬ＜０＞、…、ＷＬ＜ｍ＞、…、及びＷＬ＜Ｍ＞を含む。複数の読出しビット線ＲＢＬは、（Ｎ＋１）本の読出しビット線ＲＢＬ＜０＞、…、ＲＢＬ＜ｎ＞、…、及びＲＢＬ＜Ｎ＞を含む。複数の書込みビット線ＷＢＬは、（Ｎ＋１）本の書込みビット線ＷＢＬ＜０＞、…、ＷＢＬ＜ｎ＞、…、及びＷＢＬ＜Ｎ＞を含む。複数のスイッチング素子ＳＥＬ３は、（Ｎ＋１）個のスイッチング素子ＳＥＬ３＜０＞、…、及びＳＥＬ３＜Ｎ＞を含む。複数のメモリセルＭＣは、（Ｍ＋１）×（Ｎ＋１）個のメモリセルＭＣ＜０，０＞、…、ＭＣ＜０，ｎ＞、…、ＭＣ＜０，Ｎ＞、…、ＭＣ＜ｍ，０＞、…、ＭＣ＜ｍ，ｎ＞、…、ＭＣ＜ｍ，Ｎ＞、…、ＭＣ＜Ｍ，０＞、…、ＭＣ＜Ｍ，ｎ＞、…、及びＭＣ＜Ｍ，Ｎ＞を含む。メモリセルＭＣ＜０，０＞～ＭＣ＜Ｍ，Ｎ＞は、同等の構成を有する。以下では、メモリセルＭＣ＜ｍ，ｎ＞、及びメモリセルＭＣ＜ｍ，ｎ＞に接続されるワード線ＷＬ＜ｍ＞、読出しビット線ＲＢＬ＜ｎ＞、及び書込みビット線ＷＢＬ＜ｎ＞を例にして説明する。
【0110】
メモリセルＭＣ＜ｍ，ｎ＞は、スイッチング素子ＳＥＬ１＜ｍ，ｎ＞及びＳＥＬ２＜ｍ，ｎ＞、配線ＳＯＴＬ＜ｍ，ｎ＞、並びに磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞を含む。
【0111】
スイッチング素子ＳＥＬ１＜ｍ，ｎ＞は、配線ＳＯＴＬ＜ｍ，ｎ＞に接続される第１端と、書込みビット線ＷＢＬ＜ｎ＞に接続される第２端と、制御端と、を有する。
【0112】
配線ＳＯＴＬ＜ｍ，ｎ＞は、スイッチング素子ＳＥＬ１＜ｍ，ｎ＞の第１端に接続される第１端と、ワード線ＷＬ＜ｍ＞に接続される第２端と、両端の間の中央部と、を有する。配線ＳＯＴＬ＜ｍ，ｎ＞の中央部には、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞が接続される。
【0113】
磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞は、配線ＳＯＴＬ＜ｍ，ｎ＞の中央部に接続される第１端と、スイッチング素子ＳＥＬ２＜ｍ，ｎ＞に接続される第２端と、を有する。
【0114】
スイッチング素子ＳＥＬ２＜ｍ，ｎ＞は、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞の第２端に接続される第１端と、読出しビット線ＲＢＬ＜ｎ＞に接続される第２端と、制御端と、を有する。
【0115】
以上のように、１個のメモリセルＭＣは、１本の配線ＳＯＴＬ及び１個の磁気抵抗効果素子ＭＴＪの組を含む。
【0116】
２．２ メモリセル
次に、第２実施形態に係る磁気メモリデバイスのメモリセルの構成について説明する。
次に、第２実施形態に係る磁気メモリデバイスのメモリセルの構成について説明する。
【0117】
図１５は、第２実施形態に係るメモリセルアレイの一部の断面構造の一例を示す断面図である。図１５では、一例として、Ｘ方向に並ぶ３個のメモリセルＭＣ＜ｍ，ｎ－１＞、ＭＣ＜ｍ，ｎ＞、及びＭＣ＜ｍ，ｎ＋１＞が示される。図１５に示されるように、メモリセルＭＣ＜ｍ，ｎ＞、ＭＣ＜ｍ，ｎ－１＞、及びＭＣ＜ｍ，ｎ＋１＞の各々は、導電体層３０Ａ、素子層４０、導電体層５０、素子層６０、導電体層７０、及び導電体層８０を含む。
【0118】
第２実施形態におけるメモリセルＭＣ＜ｍ，ｎ－１＞、ＭＣ＜ｍ，ｎ＞、及びＭＣ＜ｍ，ｎ＋１＞の断面構造は、配線ＳＯＴＬとして使用される導電体層３０ＡがメモリセルＭＣ毎に離れて設けられている点を除き、第１実施形態におけるメモリセルＭＣ＜ｍ，ｎ－１＞、ＭＣ＜ｍ，ｎ＞、及びＭＣ＜ｍ，ｎ＋１＞の断面構造と同等である。
【0119】
すなわち、導電体層３０Ａ＜ｍ、ｎ－１＞、導電体層３０Ａ＜ｍ，ｎ＞、及び導電体層３０Ａ＜ｍ，ｎ＋１＞は、この順にＸ方向に互いに離れて並ぶ。導電体層３０Ａ＜ｍ，ｎ－１＞、導電体層３０Ａ＜ｍ，ｎ＞、及び導電体層３０Ａ＜ｍ，ｎ＋１＞の各々は、Ｘ方向に延びる。導電体層３０Ａ＜ｍ，ｎ－１＞の上面上には、メモリセルＭＣ＜ｍ，ｎ－１＞が設けられる。導電体層３０Ａ＜ｍ，ｎ＞の上面上には、メモリセルＭＣ＜ｍ，ｎ＞が設けられる。導電体層３０Ａ＜ｍ，ｎ＋１＞の上面上には、メモリセルＭＣ＜ｍ，ｎ＋１＞が設けられる。
【0120】
２．２ 書込み動作
次に、第２実施形態に係る磁気メモリデバイスの書込み動作について説明する。
次に、第２実施形態に係る磁気メモリデバイスの書込み動作について説明する。
【0121】
２．２．１ 第１例
まず、書込み動作の第１例について説明する。
まず、書込み動作の第１例について説明する。
【0122】
図１６は、第２実施形態に係る磁気メモリデバイスにおける書込み動作の第１例でメモリセルアレイに印加される電圧の一例を示す図である。図１６は、第１実施形態における図４に対応する。図１６では、メモリセルアレイ１０のうち、３本の読出しビット線ＲＢＬ＜ｎ－１＞、ＲＢＬ＜ｎ＞、及びＲＢＬ＜ｎ＋１＞、３本の書込みビット線ＷＢＬ＜ｎ－１＞、ＷＢＬ＜ｎ＞、及びＷＢＬ＜ｎ＋１＞、並びに３本のワード線ＷＬ＜ｍ－１＞、ＷＬ＜ｍ＞、及びＷＬ＜ｍ＋１＞に印加される電圧の一例が示される。なお、図１６では、オン状態のスイッチング素子ＳＥＬ１、ＳＥＬ２及びＳＥＬ３の各々には“○”が付され、オフ状態のスイッチング素子ＳＥＬ１、ＳＥＬ２及びＳＥＬ３の各々には“×”が付される。また、図１６では、書込み対象（すなわち、選択状態）のメモリセルＭＣ＜ｍ，ｎ＞が、ハッチングされて示される。
【0123】
選択メモリセルＭＣ＜ｍ，ｎ＞に対して書込み動作の第１例を実行する場合、スイッチング素子ＳＥＬ１＜ｍ，ｎ＞は、オン状態となる。そして、スイッチング素子ＳＥＬ１＜ｍ，ｎ＞を除く全てのスイッチング素子ＳＥＬ１は、オフ状態となる。全てのスイッチング素子ＳＥＬ２は、オフ状態となる。スイッチング素子ＳＥＬ３＜ｎ－１＞、ＳＥＬ３＜ｎ＞、及びＳＥＬ３＜ｎ＋１＞は、オン状態となる。そして、その他の全てのスイッチング素子ＳＥＬ３は、オフ状態となる。
【0124】
ワード線ＷＬ＜ｍ＞には、電圧Ｖｃ０が印加される。そして、ワード線ＷＬ＜ｍ－１＞及びＷＬ＜ｍ＋１＞を含むその他のワード線ＷＬには、電圧ＶＳＳが印加される。また、全ての書込みビット線ＷＢＬには、電圧ＶＳＳが印加される。これにより、配線ＳＯＴＬ＜ｍ，ｎ＞の両端にはそれぞれ、電圧Ｖｃ０及びＶＳＳが印加される。
【0125】
選択ビット線ＲＢＬ＜ｎ＞の第１端及び第２端にはそれぞれ、電圧ＶＳＳ及びＶｗが印加される。そして、選択ビット線ＲＢＬ＜ｎ＞の両隣のうちの一方に位置する非選択ビット線ＲＢＬ＜ｎ－１＞の第１端及び第２端にはそれぞれ、電圧ｋ３Ｖｗ及びＶＳＳが印加される。電圧ｋ３Ｖｗは、電圧Ｖｗのｋ３倍の電圧である（ｋ３は正の実数）。選択ビット線ＲＢＬ＜ｎ＞の両隣のうちの他方に位置する非選択ビット線ＲＢＬ＜ｎ＋１＞の第１端及び第２端にはそれぞれ、電圧ＶＳＳ及びｋ４Ｖｗが印加される。電圧ｋ４Ｖｗは、電圧Ｖｗのｋ４倍の電圧である（ｋ４は正の実数）。なお、ｋ３及びｋ４は、互いに異なっていてもよいし、等しくてもよい。
【0126】
【0127】
上述の通り、配線ＳＯＴＬ＜ｍ，ｎ＞の両端にはそれぞれ、電圧Ｖｃ０及びＶＳＳが印加される。これにより、選択メモリセルＭＣ＜ｍ，ｎ＞に対応する導電体層３０Ａの紙面左側から紙面右側（図１７における＋Ｘ方向）に向けて、書込み電流Ｉｃ０＜ｍ＞が流れる。書込み電流Ｉｃ０＜ｍ＞が選択メモリセルＭＣ＜ｍ，ｎ＞に対応する導電体層３０Ａ内を流れることにより、選択メモリセルＭＣ＜ｍ，ｎ＞に対応する強磁性層４１の磁化方向を選択メモリセルＭＣ＜ｍ，ｎ＞に対応する強磁性層４３に対して平行にしようとするスピン軌道トルクが発生する。
【0128】
また、上述の通り、選択ビット線ＲＢＬ＜ｎ＞の両端にはそれぞれ、電圧ＶＳＳ及びＶｗが印加される。非選択ビット線ＲＢＬ＜ｎ－１＞の両端にはそれぞれ、電圧ｋ３Ｖｗ及びＶＳＳが印加される。非選択ビット線ＲＢＬ＜ｎ＋１＞の両端にはそれぞれ、電圧ＶＳＳ及びｋ４Ｖｗが印加される。これにより、選択ビット線ＲＢＬ＜ｎ＞に対応する導電体層８０には、紙面奥側から紙面手前側（図１７における－Ｙ方向）に向けて、電流Ｉｗ０＜ｎ＞が流れる。非選択ビット線ＲＢＬ＜ｎ－１＞に対応する導電体層８０には、紙面手前側から紙面奥側（図１７における＋Ｙ方向）に向けて、電流Ｉｗ０＜ｎ－１＞が流れる。選択ビット線ＲＢＬ＜ｎ＋１＞に対応する導電体層８０には、紙面奥側から紙面手前側（図１７における－Ｙ方向）に向けて、電流Ｉｗ０＜ｎ＋１＞が流れる。第２実施形態における電流Ｉｗ０＜ｎ－１＞及びＩｗ０＜ｎ＋１＞はそれぞれ、例えば、電流Ｉｗ０＜ｎ＞のｋ３倍及びｋ４倍の大きさとなる。すなわち、第２実施形態における電流Ｉｗ０＜ｎ－１＞及びＩｗ０＜ｎ＋１＞の電流値は、電流Ｉｗ０＜ｎ＞の電流値より小さくてもよいし、大きくてもよい。
【0129】
電流Ｉｗ０＜ｎ＞、Ｉｗ０＜ｎ－１＞、Ｉｗ０＜ｎ＋１＞により、選択メモリセルＭＣ＜ｍ，ｎ＞に対応する導電体層３０Ａと選択メモリセルＭＣ＜ｍ，ｎ＞に対応する強磁性層４１との界面近傍には、それぞれ磁場Ｈｗ０＜ｎ＞、Ｈｗ０＜ｎ－１＞、及びＨｗ０＜ｎ＋１＞が印加される。
【0130】
電流Ｉｃ０の大きさ及び方向、並びに磁場Ｈｗ０＜ｎ＞、Ｈｗ０＜ｎ－１＞、及びＨｗ０＜ｎ＋１＞の各々の大きさ及び方向は、第１実施形態の場合と同等である。このため、選択メモリセルＭＣ＜ｍ，ｎ＞にデータ“０”が書き込まれる。
【0131】
２．２．２ 第２例
次に、書込み動作の第２例について説明する。
次に、書込み動作の第２例について説明する。
【0132】
【0133】
選択メモリセルＭＣ＜ｍ，ｎ＞に対して書込み動作の第２例を実行する場合、スイッチング素子ＳＥＬ１＜ｍ，ｎ＞は、オン状態となる。そして、スイッチング素子ＳＥＬ１＜ｍ，ｎ＞を除く全てのスイッチング素子ＳＥＬ１は、オフ状態となる。全てのスイッチング素子ＳＥＬ２は、オフ状態となる。スイッチング素子ＳＥＬ３＜ｎ－１＞、ＳＥＬ３＜ｎ＞、及びＳＥＬ３＜ｎ＋１＞は、オン状態となる。そして、その他の全てのスイッチング素子ＳＥＬ３は、オフ状態となる。
【0134】
書込みビット線ＷＢＬ＜ｎ＞には、電圧Ｖｃ１が印加される。そして、書込みビット線ＷＢＬ＜ｎ－１＞及びＷＢＬ＜ｎ＋１＞を含むその他の書込みビット線ＷＢＬには、電圧ＶＳＳが印加される。また、全てのワード線ＷＬには、電圧ＶＳＳが印加される。これにより、配線ＳＯＴＬ＜ｍ，ｎ＞の両端にはそれぞれ、電圧ＶＳＳ及びＶｃ１が印加される。
【0135】
選択ビット線ＲＢＬ＜ｎ＞の第１端及び第２端にはそれぞれ、電圧ＶＳＳ及びＶｗが印加される。非選択ビット線ＲＢＬ＜ｎ－１＞の第１端及び第２端にはそれぞれ、電圧ＶＳＳ及びｋ３Ｖｗが印加される。非選択ビット線ＲＢＬ＜ｎ＋１＞の第１端及び第２端にはそれぞれ、電圧ｋ４Ｖｗ及びＶＳＳが印加される。このように、第１実施形態と同様に、第２実施形態における書込み動作の第２例で選択ビット線ＲＢＬ＜ｎ＞に印可される電圧は、第２実施形態における書込み動作の第１例で選択ビット線ＲＢＬ＜ｎ＞に印加される電圧と同等である。一方、第２実施形態における書込み動作の第２例で非選択ビット線ＲＢＬ＜ｎ－１＞及びＲＢＬ＜ｎ＋１＞に印加される電圧はそれぞれ、第２実施形態における書込み動作の第１例で非選択ビット線ＲＢＬ＜ｎ－１＞及びＲＢＬ＜ｎ＋１＞に印加される電圧と極性が反転する。
【0136】
【0137】
上述の通り、配線ＳＯＴＬ＜ｍ，ｎ＞の両端にはそれぞれ、電圧ＶＳＳ及びＶｃ１が印加される。これにより、選択メモリセルＭＣ＜ｍ，ｎ＞に対応する導電体層３０Ａの紙面右側から紙面左側（図１９における－Ｘ方向）に向けて、書込み電流Ｉｃ１＜ｍ＞が流れる。書込み電流Ｉｃ１＜ｍ＞が選択メモリセルＭＣ＜ｍ，ｎ＞に対応する導電体層３０Ａ内を流れることにより、選択メモリセルＭＣ＜ｍ，ｎ＞に対応する強磁性層４１の磁化方向を選択メモリセルＭＣ＜ｍ，ｎ＞に対応する強磁性層４３に対して反平行にしようとするスピン軌道トルクが発生する。
【0138】
また、上述の通り、選択ビット線ＲＢＬ＜ｎ＞の両端にはそれぞれ、電圧ＶＳＳ及びＶｗが印加される。非選択ビット線ＲＢＬ＜ｎ－１＞の両端にはそれぞれ、電圧ＶＳＳ及びｋ３Ｖｗが印加される。非選択ビット線ＲＢＬ＜ｎ＋１＞の両端にはそれぞれ、電圧ｋ４Ｖｗ及びＶＳＳが印加される。これにより、選択ビット線ＲＢＬ＜ｎ＞に対応する導電体層８０には、紙面奥側から紙面手前側（図１９における－Ｙ方向）に向けて、電流Ｉｗ１＜ｎ＞が流れる。非選択ビット線ＲＢＬ＜ｎ－１＞に対応する導電体層８０には、紙面奥側から紙面手前側（図１９における－Ｙ方向）に向けて、電流Ｉｗ１＜ｎ－１＞が流れる。選択ビット線ＲＢＬ＜ｎ＋１＞に対応する導電体層８０には、紙面手前側から紙面奥側（図１９における＋Ｙ方向）に向けて、電流Ｉｗ１＜ｎ＋１＞が流れる。
【0139】
電流Ｉｗ１＜ｎ＞、Ｉｗ１＜ｎ－１＞、Ｉｗ１＜ｎ＋１＞により、選択メモリセルＭＣ＜ｍ，ｎ＞に対応する導電体層３０Ａと選択メモリセルＭＣ＜ｍ，ｎ＞に対応する強磁性層４１との界面近傍には、それぞれ磁場Ｈｗ１＜ｎ＞、Ｈｗ１＜ｎ－１＞、及びＨｗ１＜ｎ＋１＞が印加される。
【0140】
電流Ｉｃ１の大きさ及び方向、並びに磁場Ｈｗ１＜ｎ＞、Ｈｗ１＜ｎ－１＞、及びＨｗ１＜ｎ＋１＞の各々の大きさ及び方向は、第１実施形態の場合と同等である。このため、選択メモリセルＭＣ＜ｍ，ｎ＞にデータ“１”が書き込まれる。
【0141】
２．３ 第２実施形態に係る効果
第２実施形態によれば、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞への書込み動作の際に、配線ＳＯＴＬ＜ｍ，ｎ＞に電流Ｉｃ＜ｍ＞が印加される。そして、電流Ｉｃ＜ｍ＞が印加される期間と重複するように、読出しビット線ＲＢＬ＜ｎ＞、ＲＢＬ＜ｎ－１＞、及びＲＢＬ＜ｎ＋１＞にそれぞれ電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞が印加される。これにより、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞に対応する強磁性層４１と配線ＳＯＴＬ＜ｍ，ｎ＞との界面近傍に磁場Ｈｗ＜ｎ＞、Ｈｗ＜ｎ－１＞、及びＨｗ＜ｎ＋１＞を、第１実施形態と同様の方向及び大きさで印加することができる。このため、第１実施形態と同様に、磁場Ｈｗ＜ｎ＞は、スピン軌道トルクによる選択メモリセルＭＣ＜ｍ，ｎ＞の強磁性層４１の磁化方向の反転をアシストすることができる。また、磁場Ｈｗ＜ｎ－１＞及びＨｗ＜ｎ＋１＞は、スピン軌道トルクによる選択メモリセルＭＣ＜ｍ，ｎ＞の強磁性層４１の磁化方向が反転する際の安定性を向上させることができる。
第２実施形態によれば、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞への書込み動作の際に、配線ＳＯＴＬ＜ｍ，ｎ＞に電流Ｉｃ＜ｍ＞が印加される。そして、電流Ｉｃ＜ｍ＞が印加される期間と重複するように、読出しビット線ＲＢＬ＜ｎ＞、ＲＢＬ＜ｎ－１＞、及びＲＢＬ＜ｎ＋１＞にそれぞれ電流Ｉｗ＜ｎ＞、Ｉｗ＜ｎ－１＞、及びＩｗ＜ｎ＋１＞が印加される。これにより、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞に対応する強磁性層４１と配線ＳＯＴＬ＜ｍ，ｎ＞との界面近傍に磁場Ｈｗ＜ｎ＞、Ｈｗ＜ｎ－１＞、及びＨｗ＜ｎ＋１＞を、第１実施形態と同様の方向及び大きさで印加することができる。このため、第１実施形態と同様に、磁場Ｈｗ＜ｎ＞は、スピン軌道トルクによる選択メモリセルＭＣ＜ｍ，ｎ＞の強磁性層４１の磁化方向の反転をアシストすることができる。また、磁場Ｈｗ＜ｎ－１＞及びＨｗ＜ｎ＋１＞は、スピン軌道トルクによる選択メモリセルＭＣ＜ｍ，ｎ＞の強磁性層４１の磁化方向が反転する際の安定性を向上させることができる。
【0142】
また、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞への書込み動作において、配線ＳＯＴＬ＜ｍ，ｎ－１＞及びＳＯＴＬ＜ｍ，ｎ＋１＞には電流が流れない。これにより、第２実施形態では、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞への書込み動作において、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ－１＞及びＭＴＪ＜ｍ，ｎ＋１＞に誤ってデータが書き込まれる可能性が低い。このため、第２実施形態における電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞は、電流Ｉｗ＜ｎ＞よりも小さくてもよいし、大きくてもよい。したがって、書込み動作の制約を緩和することができる。
【0143】
３． 変形例等
なお、上述の第１実施形態及び第２実施形態は、上述の例に限らず、種々の変形が適用可能である。
なお、上述の第１実施形態及び第２実施形態は、上述の例に限らず、種々の変形が適用可能である。
【0144】
上述の第１実施形態及び第２実施形態では、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞に対する書込み動作において、読出しビット線ＲＢＬ＜ｎ－１＞に電流Ｉｗ＜ｎ－１＞を印加し、読出しビット線ＲＢＬ＜ｎ＋１＞に電流Ｉｗ＜ｎ＋１＞を印加する場合について説明したが、これに限られない。例えば、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞のいずれか一方が印加されてもよい。このような場合でも、上述の第１実施形態及び第２実施形態と同様に、スピン軌道トルクによる選択メモリセルＭＣ＜ｍ，ｎ＞の強磁性層４１の磁化方向が反転する際の安定性を向上させることができる。
【0145】
また、上述の第１実施形態及び第２実施形態では、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞が互いに反平行な方向に印加される場合について説明したが、これに限られない。例えば、以下の条件を満たせば、電流Ｉｗ＜ｎ－１＞及びＩｗ＜ｎ＋１＞が互いに平行な方向に印加されてもよい。条件とは、磁場Ｈｗ＜ｎ－１＞及びＨｗ＜ｎ＋１＞の合成磁場が、磁気抵抗効果素子ＭＴＪ＜ｍ，ｎ＞内の強磁性層４１の磁化方向が＋Ｚ方向に磁化反転する場合には＋Ｚ方向の成分を有し、強磁性層４１の磁化方向が－Ｚ方向に磁化反転する場合には－Ｚ方向の成分を有することを含む。このような場合でも、上述の第１実施形態及び第２実施形態と同様に、スピン軌道トルクによる選択メモリセルＭＣ＜ｍ，ｎ＞の強磁性層４１の磁化方向が反転する際の安定性を向上させることができる。
【0146】
また、上述の第１実施形態及び第２実施形態では、磁気抵抗効果素子ＭＴＪが、強磁性層４１が強磁性層４３の下方に設けられるボトムフリー構造である場合について説明したが、これに限られない。例えば、磁気抵抗効果素子ＭＴＪは、強磁性層４１が強磁性層４３の上方に設けられるトップフリー構造であってもよい。この場合、導電体層３０は、強磁性層４１の上方に設けられる。
【0147】
また、上述の第１実施形態及び第２実施形態では、強磁性層４１が導電体層３０の上面と接するように設けられる場合について説明したが、これに限られない。強磁性層４１は、導電体層３０の上方に中間層を介して設けられてもよい。中間層は、例えば、銅（Ｃｕ）等の導電層や酸化マグネシウム（ＭｇＯ）等の絶縁層を含んでいてもよい。磁気抵抗効果素子ＭＴＪがボトムフリー構造である場合には、中間層は、磁気抵抗効果素子ＭＴＪの下地層として機能し得る。磁気抵抗効果素子ＭＴＪがトップフリー構造である場合には、中間層は、磁気抵抗効果素子ＭＴＪのキャップ層として機能し得る。
【0148】
また、上述の第１実施形態及び第２実施形態では、スイッチング素子ＳＥＬ１、ＳＥＬ２、及びＳＥＬ３に３端子型のスイッチング素子が適用される場合について説明したが、これに限られない。例えば、スイッチング素子ＳＥＬ１、ＳＥＬ２、及びＳＥＬ３には、２端子型のスイッチング素子が適用されてもよい。
【0149】
２端子型のスイッチング素子は、２端子間に印加する電圧が閾値電圧Ｖｔｈ未満の場合、“高抵抗”状態又は“オフ”状態、例えば電気的に非導通状態となる。２端子型のスイッチング素子は、２端子間に印加する電圧が閾値電圧Ｖｔｈ以上の場合、“低抵抗”状態又は“オン”状態、例えば電気的に導通状態に変わる。２端子型のスイッチング素子は、２端子間に印加される電圧がどちらの極性でも（流れる電流の方向に依らず）、対応するメモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替えることができる。
【0150】
スイッチング素子ＳＥＬ２及びＳＥＬ３に２端子型のスイッチング素子が適用される場合でも、３端子型のスイッチング素子が適用される場合と同様に、磁場Ｈｗ＜ｎ＞、Ｈｗ＜ｎ－１＞、及びＨｗ＜ｎ＋１＞の合成磁場を利用することによって、書込み動作の安定性を向上させることができる。
【0151】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0152】
１…磁気メモリデバイス
１０…メモリセルアレイ
１１…ロウ選択回路
１２…カラム選択回路
１３…デコード回路
１４…書込み回路
１５…読出し回路
１６…電圧生成回路
１７…入出力回路
１８…制御回路
２０，９０…絶縁体層
３０，３０Ａ，５０，６３，７０，８０…導電体層
４０，６０…素子層
４１，４３，４５…強磁性層
４２，４４…非磁性層
６１…半導体膜
６２…絶縁体膜
１０…メモリセルアレイ
１１…ロウ選択回路
１２…カラム選択回路
１３…デコード回路
１４…書込み回路
１５…読出し回路
１６…電圧生成回路
１７…入出力回路
１８…制御回路
２０，９０…絶縁体層
３０，３０Ａ，５０，６３，７０，８０…導電体層
４０，６０…素子層
４１，４３，４５…強磁性層
４２，４４…非磁性層
６１…半導体膜
６２…絶縁体膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
