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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024014823
(43)【公開日】2024-02-01
(54)【発明の名称】集積回路半導体素子
(51)【国際特許分類】
H10B 12/00 20230101AFI20240125BHJP
【ＦＩ】
H10B12/00 671B
H10B12/00 681D
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023118224
(22)【出願日】2023-07-20
(31)【優先権主張番号】10-2022-0091319
(32)【優先日】2022-07-22
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】朴 台鎭
(72)【発明者】
【氏名】金 圭鎭
(72)【発明者】
【氏名】金 奉秀
(72)【発明者】
【氏名】金 熙中
(72)【発明者】
【氏名】朴 哲權
(72)【発明者】
【氏名】尹 ▲きゅん▼▲ひょん▼
(72)【発明者】
【氏名】蔡 熙載
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083AD04
5F083GA09
5F083GA27
5F083HA06
5F083JA02
5F083JA04
5F083JA05
5F083JA06
5F083JA12
5F083JA19
5F083JA39
5F083JA40
5F083KA01
5F083LA12
5F083LA13
5F083LA16
5F083NA01
5F083PR03
5F083PR06
(57)【要約】 （修正有）
【課題】短チャネル効果を改善させ、電流駆動能を向上させる集積回路半導体素子を提供する。
【解決手段】集積回路半導体素子は、基板の内部に互いに離隔されて位置するフィールドトレンチに埋め込まれたフィールド絶縁層１１４－１と、フィールド絶縁層によって限定されたアクティブ領域１１６と、アクティブ領域上に位置し、フィールド絶縁層の表面から突出したアクティブフィンＦ２と、を含み、フィールド絶縁層は、第１サブフィールド絶縁層１１４Ａ及び第２サブフィールド絶縁層１１４Ｂを含み、第１サブフィールド絶縁層の表面１１４ＡＴ１（１２４Ｔ）は、第２サブフィールド絶縁層の表面１２０Ｔより低いレベルに位置する。
【選択図】図７
【解決手段】集積回路半導体素子は、基板の内部に互いに離隔されて位置するフィールドトレンチに埋め込まれたフィールド絶縁層１１４－１と、フィールド絶縁層によって限定されたアクティブ領域１１６と、アクティブ領域上に位置し、フィールド絶縁層の表面から突出したアクティブフィンＦ２と、を含み、フィールド絶縁層は、第１サブフィールド絶縁層１１４Ａ及び第２サブフィールド絶縁層１１４Ｂを含み、第１サブフィールド絶縁層の表面１１４ＡＴ１（１２４Ｔ）は、第２サブフィールド絶縁層の表面１２０Ｔより低いレベルに位置する。
【選択図】図７
【特許請求の範囲】
【請求項1】
基板の内部に互いに離隔されて位置するフィールドトレンチに埋め込まれたフィールド絶縁層と、
前記フィールド絶縁層によって限定されたアクティブ領域と、
前記アクティブ領域上に位置し、前記フィールド絶縁層の表面から突出したアクティブフィンと、を含み、
前記フィールド絶縁層は、第１サブフィールド絶縁層及び第２サブフィールド絶縁層を含み、前記第１サブフィールド絶縁層の表面は、前記第２サブフィールド絶縁層の表面より低いレベルに位置することを特徴とする集積回路半導体素子。
前記フィールド絶縁層によって限定されたアクティブ領域と、
前記アクティブ領域上に位置し、前記フィールド絶縁層の表面から突出したアクティブフィンと、を含み、
前記フィールド絶縁層は、第１サブフィールド絶縁層及び第２サブフィールド絶縁層を含み、前記第１サブフィールド絶縁層の表面は、前記第２サブフィールド絶縁層の表面より低いレベルに位置することを特徴とする集積回路半導体素子。
【請求項2】
前記第１サブフィールド絶縁層は、前記第２サブフィールド絶縁層より、ハードマスクパターンに対するエッチング選択比が大きい物質で構成されることを特徴とする請求項１に記載の集積回路半導体素子。
【請求項3】
前記第１サブフィールド絶縁層の表面は、凹形状を有し、前記第２サブフィールド絶縁層の表面は、平坦形状を有することを特徴とする請求項１に記載の集積回路半導体素子。
【請求項4】
前記アクティブ領域は、前記アクティブフィンと同一ボディであることを特徴とする請求項１に記載の集積回路半導体素子。
【請求項5】
前記アクティブフィン及び前記フィールド絶縁層上に、ゲート絶縁層及びゲート電極が順次に形成されていることを特徴とする請求項１に記載の集積回路半導体素子。
【請求項6】
前記アクティブフィン及び前記フィールド絶縁層の表面は、前記基板の表面より低いレベルに位置し、
前記アクティブ領域、前記アクティブフィン、前記ゲート絶縁層及び前記ゲート電極は、ＢＣＡＴ（Buried Channel Array Transistor）を構成することを特徴とする請求項５に記載の集積回路半導体素子。
前記アクティブ領域、前記アクティブフィン、前記ゲート絶縁層及び前記ゲート電極は、ＢＣＡＴ（Buried Channel Array Transistor）を構成することを特徴とする請求項５に記載の集積回路半導体素子。
【請求項7】
基板の内部に互いに離隔されて位置するフィールドトレンチに埋め込まれたフィールド絶縁層と、
前記フィールド絶縁層によって限定されたアクティブ領域と、
前記アクティブ領域上に位置し、前記フィールド絶縁層の表面から突出したアクティブフィンと、を含み、
前記フィールド絶縁層は、第１幅を有する第１フィールド絶縁層、及び前記第１幅より狭い第２幅を有する第２フィールド絶縁層を含み、
前記第１フィールド絶縁層は、第１サブフィールド絶縁層及び第２サブフィールド絶縁層を含み、前記第１サブフィールド絶縁層の表面は、前記第２サブフィールド絶縁層の表面より低いレベルに位置することを特徴とする集積回路半導体素子。
前記フィールド絶縁層によって限定されたアクティブ領域と、
前記アクティブ領域上に位置し、前記フィールド絶縁層の表面から突出したアクティブフィンと、を含み、
前記フィールド絶縁層は、第１幅を有する第１フィールド絶縁層、及び前記第１幅より狭い第２幅を有する第２フィールド絶縁層を含み、
前記第１フィールド絶縁層は、第１サブフィールド絶縁層及び第２サブフィールド絶縁層を含み、前記第１サブフィールド絶縁層の表面は、前記第２サブフィールド絶縁層の表面より低いレベルに位置することを特徴とする集積回路半導体素子。
【請求項8】
前記第１フィールド絶縁層は、前記基板上で、平面視において、前記第２フィールド絶縁層に比べて前記アクティブフィンの最外郭部間の距離が長い領域に形成されていることを特徴とする請求項７に記載の集積回路半導体素子。
【請求項9】
前記第１サブフィールド絶縁層の表面は、凹形状を有し、前記第２サブフィールド絶縁層の表面は、平坦形状を有することを特徴とする請求項７に記載の集積回路半導体素子。
【請求項10】
前記第２フィールド絶縁層の表面は、凹形状を有することを特徴とする請求項９に記載の集積回路半導体素子。
【請求項11】
前記第２フィールド絶縁層は、単一の第３サブフィールド絶縁層を含むことを特徴とする請求項７に記載の集積回路半導体素子。
【請求項12】
前記第３サブフィールド絶縁層の表面は、前記第１サブフィールド絶縁層の表面より高いレベルに位置することを特徴とする請求項１１に記載の集積回路半導体素子。
【請求項13】
前記第２フィールド絶縁層の表面は、前記第１フィールド絶縁層の表面より低いレベルに位置することを特徴とする請求項７に記載の集積回路半導体素子。
【請求項14】
前記第３フィールド絶縁層の表面は、凹形状を有することを特徴とする請求項７に記載の集積回路半導体素子。
【請求項15】
基板の内部に互いに離隔されて位置するフィールドトレンチに埋め込まれたフィールド絶縁層と、
前記フィールド絶縁層によって限定されたアクティブ領域と、
前記アクティブ領域上に位置し、前記フィールド絶縁層の表面から突出したアクティブフィンと、を含み、
前記フィールド絶縁層は、第１幅を有する第１フィールド絶縁層、及び前記第１幅より狭い第２幅を有する第２フィールド絶縁層を含み、
前記第１フィールド絶縁層は、第１サブフィールド絶縁層及び第２サブフィールド絶縁層を含み、前記第１サブフィールド絶縁層の表面及び前記第２サブフィールド絶縁層の表面は、全体として凹形状を有することを特徴とする集積回路半導体素子。
前記フィールド絶縁層によって限定されたアクティブ領域と、
前記アクティブ領域上に位置し、前記フィールド絶縁層の表面から突出したアクティブフィンと、を含み、
前記フィールド絶縁層は、第１幅を有する第１フィールド絶縁層、及び前記第１幅より狭い第２幅を有する第２フィールド絶縁層を含み、
前記第１フィールド絶縁層は、第１サブフィールド絶縁層及び第２サブフィールド絶縁層を含み、前記第１サブフィールド絶縁層の表面及び前記第２サブフィールド絶縁層の表面は、全体として凹形状を有することを特徴とする集積回路半導体素子。
【請求項16】
前記アクティブ領域と接する前記第２フィールド絶縁層の両側壁には、保護パターンがさらに形成されていることを特徴とする請求項１５に記載の集積回路半導体素子。
【請求項17】
前記第２フィールド絶縁層の表面は、凹形状を有することを特徴とする請求項１５に記載の集積回路半導体素子。
【請求項18】
前記第１フィールド絶縁層の表面は、前記第２フィールド絶縁層の表面と同一高さを有することを特徴とする請求項１５に記載の集積回路半導体素子。
【請求項19】
前記第２フィールド絶縁層は、単一の第３サブフィールド絶縁層を含むことを特徴とする請求項１５に記載の集積回路半導体素子。
【請求項20】
前記アクティブ領域は、前記アクティブフィンと同一ボディであり、
前記アクティブフィンは、前記フィールド絶縁層の上部部分をリセスエッチングさせて形成されることを特徴とする請求項１５に記載の集積回路半導体素子。
前記アクティブフィンは、前記フィールド絶縁層の上部部分をリセスエッチングさせて形成されることを特徴とする請求項１５に記載の集積回路半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路半導体素子に係り、より詳しくは、アクティブフィンを含む集積回路半導体素子に関する。
【背景技術】
【0002】
集積回路半導体素子の集積度が増加するにつれて、集積回路素子を構成する構成要素に対するデザインルールが縮小している。高度にスケーリング（scaling）された集積回路半導体素子において、アクティブフィンの高さ（height）を高くすることが必要である。アクティブフィンの高さを高くする場合、集積回路半導体素子の電気的特性、例えば、短チャネル効果を改善させたり、電流駆動能を向上させたりすることができる。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明が解決しようとする課題は、高さが高いアクティブフィンを含む集積回路半導体素子を提供することである。
【課題を解決するための手段】
【0004】
前述の課題を解決するために、本発明の技術的思想の一実施形態による集積回路半導体素子は、基板の内部に互いに離隔されて位置するフィールドトレンチに埋め込まれたフィールド絶縁層と、前記フィールド絶縁層によって限定されたアクティブ領域と、前記アクティブ領域上に位置し、前記フィールド絶縁層の表面から突出したアクティブフィンと、を含む。前記フィールド絶縁層は、第１サブフィールド絶縁層及び第２サブフィールド絶縁層を含み、前記第１サブフィールド絶縁層の表面は、前記第２サブフィールド絶縁層の表面より低いレベルに位置する。
【0005】
本発明の技術的思想の集積回路半導体素子は、基板の内部に互いに離隔されて位置するフィールドトレンチに埋め込まれたフィールド絶縁層と、前記フィールド絶縁層によって限定されたアクティブ領域と、前記アクティブ領域上に位置し、前記フィールド絶縁層の表面から突出したアクティブフィンと、を含む。前記フィールド絶縁層は、第１幅を有する第１フィールド絶縁層、及び前記第１幅より狭い第２幅を有する第２フィールド絶縁層を含む。前記第１フィールド絶縁層は、第１サブフィールド絶縁層及び第２サブフィールド絶縁層を含む。前記第１サブフィールド絶縁層の表面は、前記第２サブフィールド絶縁層の表面より低いレベルに位置する。
【0006】
本発明の技術的思想の集積回路半導体素子は、基板の内部に互いに離隔されて位置するフィールドトレンチに埋め込まれたフィールド絶縁層と、前記フィールド絶縁層によって限定されたアクティブ領域と、前記アクティブ領域上に位置し、前記フィールド絶縁層の表面から突出したアクティブフィンと、を含む。前記フィールド絶縁層は、第１幅を有する第１フィールド絶縁層、及び前記第１幅より狭い第２幅を有する第２フィールド絶縁層を含む。前記第１フィールド絶縁層は、第１サブフィールド絶縁層及び第２サブフィールド絶縁層を含む。前記第１サブフィールド絶縁層の表面及び前記第２サブフィールド絶縁層の表面は、全体として凹形状を有する。
【発明の効果】
【0007】
本発明の技術的思想の集積回路半導体素子は、アクティブフィン間のフィールド絶縁層をリセスエッチングすることにより、アクティブフィンの高さを高くすることができる。これにより、本発明の技術的思想の集積回路半導体素子は、電気的特性、例えば、短チャネル効果を改善させたり、電流駆動能を向上させたりすることができる。
【図面の簡単な説明】
【0008】
【図1】本発明の一実施形態による集積回路半導体素子のレイアウト図である。
【図2】本発明の一実施形態による集積回路半導体素子の製造方法に利用される一部レイアウト図である。
【図3A】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図3B】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図3C】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図3D】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図4A】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図4B】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図4C】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図4D】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図5A】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図5B】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図5C】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図5D】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図6A】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図6B】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図6C】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図6D】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図7】本発明の一実施形態による集積回路半導体素子を示す断面図である。
【図8A】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図8B】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図8C】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図8D】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図9A】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図9B】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図9C】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図9D】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図10A】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図10B】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図10C】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図10D】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図11A】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図11B】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図11C】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図11D】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図12】本発明の一実施形態による集積回路半導体素子の拡大断面図である。
【図13A】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図13B】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図13C】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図13D】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図14A】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図14B】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図14C】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図14D】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図15A】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図15B】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図15C】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図15D】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図16】本発明の一実施形態による集積回路半導体素子を示す断面図である。
【図17A】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図17B】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図17C】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図17D】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図18A】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図18B】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図18C】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図18D】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図19A】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図19B】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図19C】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図19D】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図20A】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図20B】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図20C】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図20D】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図21】本発明の一実施形態による集積回路半導体素子を示す断面図である。
【図22A】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図22B】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図22C】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図22D】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図23A】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図23B】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図23C】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図23D】本発明の一実施形態による集積回路半導体素子の製造方法を示す断面図である。
【図24】本発明による集積回路半導体素子を含むシステムを示す図面である。
【図25】本発明による集積回路半導体素子を含むメモリカードを示す図面である。
【発明を実施するための形態】
【0009】
以下、添付された図面を参照して、本発明の好ましい実施形態について詳細に説明する。以下の本発明の実施形態は、いずれか１つのみによって具現されてもよく、１以上を組み合わせて具現されてもよい。したがって、本発明の技術的思想は、１つの実施形態に局限して解釈されない。
【0010】
本明細書において、構成要素の単数の形態は、文脈上他の場合を明確に指摘するものではなければ、複数の形態を含む。本明細書では、本発明をより明確に説明するために図面を誇張して示す。
【0011】
図１は、本発明の一実施形態による集積回路半導体素子のレイアウト図である。
【0012】
具体的には、図１において、第１方向（Ｘ方向）は、ワードライン方向でもあり、第２方向（Ｙ方向）は、ビットライン方向でもあり、第３方向（Ｄ方向）は、対角線方向でもある。以下、より具体的に集積回路半導体素子１００のレイアウトについて説明するが、本発明の技術的思想が図１のレイアウトに限定されるものではない。
【0013】
一部実施形態において、集積回路半導体素子１００は、メモリ素子、例えば、ＤＲＡＭ（Dynamic Random Access Memory）素子を含みうる。集積回路半導体素子１００は、複数のアクティブ領域ＡＣＴを含みうる。アクティブ領域ＡＣＴは、基板１１０（図３Ａないし図３Ｄ）上に形成されたフィールド絶縁層１１４－１、１１４－２（図３Ａないし図３Ｄ）を通じて定義されうる。フィールド絶縁層は、素子分離絶縁層でもある。集積回路半導体素子１００のデザインルールの縮小によって、図示されたように、アクティブ領域ＡＣＴは、斜線（diagonal line or oblique line）のバー（bar）形状に配置されうる。
【0014】
アクティブ領域ＡＣＴ上に、アクティブ領域ＡＣＴを横切って第１方向（Ｘ方向）に互いに平行に延びる複数のワードライン（Word Line）ＷＬが配置されうる。ワードラインＷＬは、ゲートラインでもある。ワードラインＷＬは、ゲート電極を含みうる。ワードラインＷＬは、同一間隔に配置されうる。
【0015】
ワードラインＷＬの幅や、ワードラインＷＬ間の間隔は、デザインルールによって決定されうる。ワードラインＷＬ上に、ワードラインＷＬと直交する第２方向（Ｙ方向）に互いに平行に延びる複数のビットライン（Bit Line）ＢＬが配置されうる。ビットラインＢＬも、同一間隔に配置されうる。ビットラインＢＬの幅や、ビットラインＢＬ間の間隔は、デザインルールによって決定されうる。
【0016】
本実施形態による集積回路半導体素子１００は、アクティブ領域ＡＣＴ上に形成された多様なコンタクト配列、例えば、ダイレクトコンタクト（Direct Contacts）ＤＣ、埋め込みコンタクト（Buried Contacts）ＢＣ、ランディングパッド（Landing Pads）ＬＰなどを含みうる。ここで、ダイレクトコンタクトＤＣは、アクティブ領域ＡＣＴをビットラインＢＬに連結させるコンタクトを意味し、埋め込みコンタクトＢＣは、アクティブ領域ＡＣＴをキャパシタの下部電極に連結させるコンタクトを意味することができる。
【0017】
一般的に、配置構造上、埋め込みコンタクトＢＣとアクティブ領域ＡＣＴとの接触面積が非常に小さい。これにより、アクティブ領域ＡＣＴとの接触面積の拡大と共に、キャパシタの下部電極との接触面積の拡大のために、導電性のランディングパッドＬＰが導入されうる。本実施形態において、ランディングパッドＬＰは、埋め込みコンタクトＢＣとキャパシタの下部電極との間に配置されうる。このように、ランディングパッドＬＰの導入によって接触面積を拡大することにより、アクティブ領域ＡＣＴとキャパシタの下部電極とのコンタクト抵抗を減少させることができる。
【0018】
本実施形態の集積回路半導体素子１００において、ダイレクトコンタクトＤＣは、アクティブ領域ＡＣＴの中央部分に配置され、埋め込みコンタクトＢＣは、アクティブ領域ＡＣＴの両端部分に配置されうる。埋め込みコンタクトＢＣがアクティブ領域ＡＣＴの両端部分に配置されることにより、ランディングパッドＬＰは、アクティブ領域ＡＣＴの両端に隣接し、埋め込みコンタクトＢＣと一部オーバーラップされるように配置されうる。
【0019】
ワードラインＷＬは、集積回路半導体素子１００の基板内に埋め込まれた構造で形成され、ダイレクトコンタクトＤＣや埋め込みコンタクトＢＣの間のアクティブ領域ＡＣＴを横切って配置されうる。図示されたように、２本のワードラインＷＬが１つのアクティブ領域ＡＣＴを横切るように配置され、アクティブ領域ＡＣＴが対角線方向（Ｄ方向）の斜線状に配置されることにより、ワードラインＷＬと９０°未満の所定角度を有することができる。
【0020】
ダイレクトコンタクトＤＣ及び埋め込みコンタクトＢＣは、対称的に配置され、これにより、Ｘ軸及びＹ軸に沿って一直線上に配置されうる。一方、ランディングパッドＬＰは、ダイレクトコンタクトＤＣ及び埋め込みコンタクトＢＣと異なり、ビットラインＢＬが延びる第２方向（Ｙ方向）にジグザグ状Ｌ１に配置されうる。
【0021】
また、Ｙ方向に沿って同一ラインのランディングパッド（ＬＰ）(the landing pads LP of the same line along the Y direction)は、ワードラインＷＬが延びる第１方向（Ｘ方向）には、各ビットラインＢＬの同一側面部分とオーバーラップされるように配置されうる。例えば、最初のラインのランディングパッドＬＰそれぞれは、対応するビットラインＢＬの左側側面とオーバーラップされ、二番目のラインのランディングパッドＬＰそれぞれは、対応するビットラインＢＬの右側側面とオーバーラップされうる。
【0022】
図２は、本発明の一実施形態による集積回路半導体素子の製造方法に利用される一部レイアウト図である。
【0023】
具体的には、図２は、図１とほぼ同一のレイアウト図でもある。図２は、図１と比べるとき、ワードラインＷＬ、ビットラインＢＬ、及びコンタクト配列、例えば、ダイレクトコンタクトＤＣ、埋め込みコンタクトＢＣ及びランディングパッドＬＰを表示しない。
【0024】
図２は、図１と比べるとき、フィールド絶縁層及びハードマスクパターンＨＭをさらに表示する。フィールド絶縁層は、第１フィールド絶縁層１１４－１及び第２フィールド絶縁層１１４－２を含みうる。第１フィールド絶縁層１１４－１は、平面視において、アクティブ領域ＡＣＴ、１１６間の距離（または、幅）が長い領域に配置されうる。第２フィールド絶縁層１１４－２は、平面視において、第１フィールド絶縁層１１４－１に比べてアクティブ領域ＡＣＴ（１１６）間の距離（または、幅）が短い領域に配置されうる。
【0025】
第１フィールド絶縁層１１４－１は、第１サブフィールド絶縁層１１４Ａ及び第２サブフィールド絶縁層１１４Ｂを含みうる。第２フィールド絶縁層１１４－２は、第３サブフィールド絶縁層１１４Ｃを含みうる。
【0026】
ハードマスクパターンＨＭは、第１方向（Ｘ方向）に互いに平行に延びて配置されうる。ハードマスクパターンＨＭは、図１で説明したワードラインＷＬとオーバーラップされない。ハードマスクパターンＨＭは、図１で説明したワードラインＷＬ間で第１方向（Ｘ方向）に互いに平行に延びて配置されうる。
【0027】
【0028】
具体的には、図３Ａないし図６Ａ、及び図８Ａないし図１１Ａは、図２のＡ－Ａ’に沿う断面図であり、図３Ｂないし図６Ｂ、及び図８Ｂないし図１１Ｂは、図２のＢ－Ｂ’に沿う断面図であり、図３Ｃないし図６Ｃ、及び図８Ｃないし図１１Ｃは、図２のＣ－Ｃ’に沿う断面図であり、図３Ｄないし図６Ｄ、及び図８Ｄないし図１１Ｄは、図２のＤ－Ｄ’に沿う断面図である。図７は、図６Ｂの一部拡大断面図である。以下、第４方向（Ｚ方向）は、第１方向（Ｘ方向）、第２方向（Ｙ方向）及び第３方向（Ｄ方向）に対して垂直な方向であるとしうる。
【0029】
図３Ａないし図３Ｄを参照すれば、基板１１０内に互いに離隔されて位置するフィールドトレンチ１１２を形成し、フィールドトレンチ１１２内にフィールド絶縁層を形成する。フィールドトレンチ１１２は、素子分離用トレンチでもある。フィールドトレンチ１１２は、基板１１０の表面１１０Ｔ（または、上面）から内部に基板１１０をエッチングして形成される。フィールド絶縁層は、素子分離絶縁層でもある。フィールド絶縁層は、フィールドトレンチ１１２の内部に絶縁層を埋め込んで形成されうる。
【0030】
フィールド絶縁層によって、基板１１０内にアクティブ領域１１６が定義されうる。アクティブ領域１１６は、図２に示すように、それぞれ短軸及び長軸を有する比較的長いアイランド状を有することができる。アクティブ領域１１６は、図２に示すように、第１方向（Ｘ方向）に延びるワードラインＷＬに対して９０°未満の角度を有するように、対角線方向（Ｄ方向）の斜線状に配置されうる。
【0031】
基板１１０は、シリコン（Ｓｉ）、例えば、結晶Ｓｉ、多結晶Ｓｉまたは非晶質Ｓｉを含みうる。他の一部実施形態において、基板１１０は、ゲルマニウム（Ｇｅ）、またはシリコンゲルマニウム（ＳｉＧｅ）、シリコンカーバイド（ＳｉＣ）、ガリウムアーセナイド（ＧａＡｓ）、インジウムアーセナイド（ＩｎＡｓ）、インジウムホスファイド（ＩｎＰ）のような化合物半導体を含むこともできる。一部実施形態において、基板１１０は、導電領域、例えば、不純物がドーピングされたウェル（well）、または不純物がドーピングされた構造物を含むこともできる。
【0032】
フィールド絶縁層は、第１フィールド絶縁層１１４－１及び第２フィールド絶縁層１１４－２を含みうる。フィールド絶縁層は、図３Ｂまたは図３Ｃにおけるように第１フィールド絶縁層１１４－１を含みうる。第１フィールド絶縁層１１４－１は、第１サブフィールド絶縁層１１４Ａ及び第２サブフィールド絶縁層１１４Ｂを含みうる。
【0033】
第１サブフィールド絶縁層１１４Ａ及び第２サブフィールド絶縁層１１４Ｂは、互いに異なる物質によって形成されうる。一部実施形態において、第１サブフィールド絶縁層１１４Ａは、第２サブフィールド絶縁層１１４Ｂより、ハードマスクパターンＨＭに対するエッチング選択比が大きい物質によって形成されうる。
【0034】
例えば、第１サブフィールド絶縁層１１４Ａは、シリコン酸化膜で形成され、第２サブフィールド絶縁層１１４Ｂは、シリコン窒化膜によって形成されうる。しかし、第１フィールド絶縁層１１４－１の構成が前述の内容に限定されるものではない。例えば、第１フィールド絶縁層１１４－１は、少なくとも３種類の絶縁膜の組み合わせからなる多重膜で構成されることも可能である。
【0035】
フィールド絶縁層は、図３Ａまたは図３Ｄにおけるように第２フィールド絶縁層１１４－２を含みうる。第２フィールド絶縁層１１４－２は、第３サブフィールド絶縁層１１４Ｃを含みうる。一部実施形態において、第２フィールド絶縁層１１４－２は、単一の第３サブフィールド絶縁層１１４Ｃを含みうる。第３サブフィールド絶縁層１１４Ｃは、第１サブフィールド絶縁層１１４Ａと同一物質で形成されうる。例えば、第３サブフィールド絶縁層１１４Ｃは、シリコン酸化膜で形成されうる。
【0036】
アクティブ領域１１６及びフィールド絶縁層１１４－１、１１４－２上に、バッファ絶縁膜１１７を形成する。バッファ絶縁膜１１７は、第２フィールド絶縁層１１４－２と同一物質によって形成されうる。図３Ａないし図３Ｄにおいて、バッファ絶縁膜１１７及び第２フィールド絶縁層１１４－２は、同一物質で形成され、バッファ絶縁膜１１７と第２フィールド絶縁層１１４－２との境界ラインは表示しない。
【0037】
バッファ絶縁膜１１７上に、ハードマスクパターンＨＭを形成する。ハードマスクパターンＨＭは、ワードラインＷＬ（図１）を限定するために形成する。ハードマスクパターンＨＭは、図２で説明したようにワードラインＷＬ（図１）とオーバーラップされず、ワードラインＷＬ（図１）間で第１方向（Ｘ方向）に互いに平行に延びて配置されうる。
【0038】
続いて、ハードマスクパターンＨＭをエッチングマスクとして、バッファ絶縁膜１１７をエッチングし、パターニングされたバッファ絶縁膜１１７を形成する。パターニングされたバッファ絶縁膜１１７は、後続工程においてマスクパターンとして作用することができる。図３Ａでは、パターニングされたバッファ絶縁膜１１７上にハードマスクパターンＨＭが全体としてカバーされており、図３Ｂでは、パターニングされたバッファ絶縁膜１１７が外部に露出されている。図３Ｃ及び図３Ｄでは、パターニングされたバッファ絶縁膜１１７上にハードマスクパターンＨＭが互いに離隔されて形成されている。
【0039】
図４Ａないし図４Ｄを参照すれば、ハードマスクパターンＨＭをエッチングマスクとして、パターニングされたバッファ絶縁膜１１７、アクティブ領域１１６及びフィールド絶縁層１１４－１、１１４－２をエッチングし、ゲートトレンチ１１８を形成する。ゲートトレンチ１１８は、ワードライントレンチでもある。
【0040】
図４Ａでは、パターニングされたバッファ絶縁膜１１７上にハードマスクパターンＨＭが全体としてカバーされており、図４Ｂに示すように、アクティブ領域１１６及びフィールド絶縁層１１４－１、１１４－２の表面が外部に露出されうる。図４Ｃ及び図４Ｄでは、パターニングされたバッファ絶縁膜１１７及びアクティブ領域１１６内にゲートトレンチ１１８が互いに離隔されて形成されている。さらに、図４Ｂ及び図４Ｃに示すように、ゲートトレンチ１１８は、基板１１０の表面１１０Ｔ（または、上面）より低いレベルに形成されうる。
【0041】
図５Ａないし図５Ｄを参照すれば、ハードマスクパターンＨＭをエッチングマスクとして、フィールド絶縁層１１４－１、１１４－２を一次エッチングし、第１及び第２フィールドリセスホール１２０、１２２を形成する。一部実施形態において、一次エッチングは、ウェットエッチング法またはドライエッチング法で行うことができる。第１及び第２フィールドリセスホール１２０、１２２は、フィールド絶縁層１１４－１、１１４－２の上部部分をリセスエッチングして形成されうる。第１及び第２フィールドリセスホール１２０、１２２の下面は、アクティブ領域１１６の表面より低いレベルに位置することができる。
【0042】
図５Ｂに示すように、第１フィールドリセスホール１２０は、第１フィールド絶縁層１１４－１をエッチングして形成されうる。図５Ｂ及び図５Ｄに示すように、第２フィールドリセスホール１２２は、第２フィールド絶縁層１１４－２をエッチングして形成されうる。
【0043】
一部実施形態において、第１フィールドリセスホール１２０の表面は、平坦形状、すなわち、平坦面を有することができ、第２フィールドリセスホール１２２の表面は、凹形状、すなわち、凹面を有することができる。さらに、第１及び第２フィールドリセスホール１２０、１２２の形成により、アクティブ領域１１６がフィールド絶縁層１１４－１、１１４－２の表面より露出され、第１アクティブフィンＦ１が形成されうる。
【0044】
図６Ａないし図６Ｄを参照すれば、ハードマスクパターンＨＭをエッチングマスクとして、一次エッチングされたフィールド絶縁層１１４－１、１１４－２を二次エッチングし、第３及び第４フィールドリセスホール１２４、１２６を形成する。一部実施形態において、二次エッチングは、ウェットエッチング法またはドライエッチング法で行うことができる。一部実施形態において、二次エッチングは、非プラズマベースドライエッチング法で行うことができる。一部実施形態において、二次エッチングは、ＣＯＲ（Chemical Oxide Removal）法で行うことができる。ＣＯＲ法は、ＨＦ及びＮＨ３ガスを利用したシリコン酸化物エッチング法であるとしうる。
【0045】
第３及び第４フィールドリセスホール１２４、１２６は、一次エッチングされたフィールド絶縁層１１４－１、１１４－２の上部部分をリセスエッチングして形成されうる。第３及び第４フィールドリセスホール１２４、１２６の下面は、アクティブ領域１１６の表面より低いレベルに位置することができる。
【0046】
図６Ｂに示すように、第３フィールドリセスホール１２４は、一次エッチングされた第１サブフィールド絶縁層１１４Ａをエッチングして形成されうる。図６Ｂ及び図６Ｄに示すように、第４フィールドリセスホール１２６は、一次エッチングされた第２フィールド絶縁層１１４－２、すなわち、第３サブフィールド絶縁層１１４Ｃをエッチングして形成されうる。
【0047】
一部実施形態において、図６Ｂに示すように、第３フィールドリセスホール１２４の表面は、凹形状、すなわち、凹面を有することができ、第４フィールドリセスホール１２６の表面は、凹形状、すなわち、凹面を有することができる。第３フィールドリセスホール１２４の表面は、第１フィールドリセスホール１２０の表面より低いレベルに位置することができる。
【0048】
さらに、第３及び第４フィールドリセスホール１２４、１２６の形成により、アクティブ領域１１６がフィールド絶縁層１１４－１、１１４－２の表面から突出し、第２アクティブフィンＦ２が形成されうる。
【0049】
ここで、図６Ｂ及び図７を参照して、フィールド絶縁層１１４－１、１１４－２、第１フィールドリセスホール１２０、第３フィールドリセスホール１２４、第４フィールドリセスホール１２６、アクティブ領域１１６及び第２アクティブフィンＦ２の相互関係についてさらに詳細に説明する。図７の拡大図ＥＮ１は、図６Ｂの一部領域の断面図でもある。
【0050】
図６Ｂ及び図７に示すように、第１フィールド絶縁層１１４－１は、アクティブ領域１１６上に位置する第２アクティブフィンＦ２の最外郭部間の距離が長い領域ＲＧ１に配置されうる。第１フィールド絶縁層１１４－１を構成する第２サブフィールド絶縁層１１４Ｂは、第１幅Ｗ１を有することができる。第１フィールド絶縁層１１４－１を構成する第１サブフィールド絶縁層１１４Ａは、第１幅Ｗ１より狭い第２幅Ｗ２を有することができる。結果として、第１フィールド絶縁層１１４－１は、第３幅Ｗ３を有することができる。一部実施形態において、第１幅Ｗ１、第２幅Ｗ２及び第３幅Ｗ３は、数ｎｍないし数十ｎｍであるとしうる。
【0051】
第２フィールド絶縁層１１４－２は、アクティブ領域１１６上に位置する第２アクティブフィンＦ２の最外郭部間の距離が短い領域ＲＧ２に配置されうる。第２フィールド絶縁層１１４－２は、第３サブフィールド絶縁層１１４Ｃを含みうる。第２フィールド絶縁層１１４－２を構成する第３サブフィールド絶縁層１１４Ｃは、第４幅Ｗ４を有することができる。第４幅Ｗ４は、第２幅Ｗ２より広く、かつ第１幅Ｗ１より狭い。一部実施形態において、第４幅Ｗ４は、数ｎｍないし数十ｎｍであるとしうる。
【0052】
第１フィールドリセスホール１２０の表面１２０Ｔは、平坦形状、すなわち、平坦面を有することができる。第３フィールドリセスホール１２４の表面１２４Ｔは、凹形状、すなわち、凹面を有することができる。第４フィールドリセスホール１２６の表面１２６Ｔは、凹形状、すなわち、凹面を有することができる。
【0053】
すなわち、第１サブフィールド絶縁層１１４Ａの表面１１４ＡＴ１は、凹形状、すなわち、凹面を有することができる。第２サブフィールド絶縁層１１４Ｂの表面１１４ＢＴは、平坦形状、すなわち、平坦面を有することができる。第３サブフィールド絶縁層１１４Ｃの表面１１４ＣＴ１は、凹形状、すなわち、凹面を有することができる。
【0054】
第４フィールドリセスホール１２６は、第１フィールドリセスホール１２０の表面１２０Ｔから第１深さｄ１を有することができる。第３フィールドリセスホール１２４は、第１フィールドリセスホール１２０の表面１２０Ｔから、第１深さｄ１より浅い第２深さｄ２を有することができる。一部実施形態において、第１深さｄ１及び第２深さｄ２は、数ｎｍないし数十ｎｍであるとしうる。
【0055】
アクティブ領域１１６は、フィールド絶縁層１１４－１、１１４－２の表面から突出し、第２アクティブフィンＦ２を構成することができる。第２アクティブフィンＦ２は、アクティブ領域１１６と同一ボディでもある。第２アクティブフィンＦ２は、第３サブフィールド絶縁層１１４Ｃの表面１１４ＣＴ１から最上端部ＦＴ１まで第１高さＨ１を有することができる。以上のような集積回路半導体素子は、第４フィールドリセスホール１２６の第１深さｄ１を調節し、第２アクティブフィンＦ２の第１高さＨ１を調節することができる。
【0056】
図８Ａないし図８Ｄを参照すれば、ハードマスクパターンＨＭを除去する。続いて、パターニングされたバッファ絶縁膜１１７、第２アクティブフィンＦ２、アクティブ領域１１６及びフィールド絶縁層１１４－１、１１４－２上に、ゲート絶縁層１３２を形成する。図８Ｂに示すように、第２アクティブフィンＦ２をカバーするように、ゲート絶縁層１３２を形成する。
【0057】
ゲート絶縁層１３２は、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、ＯＮＯ（oxide/nitride/oxide）、またはシリコン酸化膜より高い誘電率を有する高誘電膜（high-k dielectric film）のうち選択される少なくとも１つの物質を含みうる。例えば、ゲート絶縁層１３２は、約１０ないし２５の誘電率を有することができる。
【0058】
一部実施形態において、ゲート絶縁層１３２は、ハフニウム酸化物（ＨｆＯ２）、ハフニウムシリコン酸化物（ＨｆＳｉＯ）、ハフニウム酸化窒化物（ＨｆＯＮ）、ハフニウムシリコン酸化窒化物（ＨｆＳｉＯＮ）、ランタン酸化物（Ｌａ２Ｏ３）、ランタンアルミニウム酸化物（ＬａＡｌＯ３）、ジルコニウム酸化物（ＺｒＯ２）、ジルコニウムシリコン酸化物（ＺｒＳｉｘＯｙ）、ジルコニウム酸化窒化物（ＺｒＯｘＮｙ）、ジルコニウムシリコン酸化窒化物（ＺｒＳｉＯｘＮｙ）、タンタル酸化物（Ｔａ２Ｏ５）、チタン酸化物（ＴｉＯ２）、バリウムストロンチウムチタン酸化物（ＢａＳｒＴｉＯｘ）、バリウムチタン酸化物（ＢａＴｉＯ３）、ストロンチウムチタン酸化物（ＳｒＴｉＯ３）、イットリウム酸化物（Ｙ２Ｏ３）、アルミニウム酸化物（Ａｌ２Ｏ３）、または鉛スカンジウムタンタル酸化物（Ｐｂ２ＳｃＴａＯ６）のうち選択される少なくとも１つの物質を含みうる。一部実施形態において、ゲート絶縁層１３２は、ハフニウム酸化物（ＨｆＯ２）、アルミニウム酸化物（Ａｌ２Ｏ３、ＨｆＡｌＯ３）、タンタル酸化物（Ｔａ２Ｏ３）またはチタン酸化物（ＴｉＯ２）を含んでもよい。
【0059】
図９Ａないし図９Ｄを参照すれば、ゲート絶縁層１３２上にゲート物質層１３４を形成する。図９Ｂにおいて、ゲート物質層１３４は、ゲート絶縁層１３２上で、第２アクティブフィンＦ２を十分に覆うように形成されうる。図９Ｃ及び図９Ｄでは、ゲート絶縁層１３２上で、アクティブ領域１１６、パターニングされたバッファ絶縁膜１１７、第１フィールドリセスホール１２０及び第４フィールドリセスホール１２６を十分に覆うように形成されうる。
【0060】
ゲート物質層１３４は、金属層や金属窒化層で形成することができる。一部実施形態において、ゲート物質層１３４は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、ＷＮ、ＴｉＳｉＮまたはＷＳｉＮのうち選択される少なくとも１つの物質を含んでもよい。
【0061】
図１０Ａないし図１０Ｄを参照すれば、ゲート物質層１３４をエッチバックし、ゲート電極１３８を形成する。ゲート物質層１３４は、ウェットエッチング法またはドライエッチング法を利用してエッチバックエッチングすることができる。ゲート電極１３８は、図１のワードラインＷＬの役割を行う。
【0062】
図１０Ａでは、ゲート物質層１３４、ゲート絶縁層１３２及びパターニングされたバッファ絶縁膜１１７がエッチバックされ、基板１１０の表面１１０Ｔ（または、上面）が露出されうる。図１０Ｂのゲート電極１３８の上面は、図１０Ａの基板１１０の表面１１０Ｔより低いレベルである。図１０Ｃ及び図１０Ｄでは、ゲート電極１３８は、アクティブ領域１１６の上面より低いレベルに形成されうる。
【0063】
図１１Ａないし図１１Ｄを参照すれば、ゲート電極１３８上に埋め込み絶縁層１４０を形成する。埋め込み絶縁層１４０は、シリコン窒化膜で形成することができる。図１１Ｂに示すように、第２アクティブフィンＦ２上のゲート電極１３８上に埋め込み絶縁層１４０を形成する。ゲート電極１３８の上面１３８Ｔは、埋め込み絶縁層１４０より低いレベルに位置することができる。さらに、ゲート電極１３８の下面、すなわち、アクティブ領域１１６及び第２アクティブフィンＦ２の上面は、凹凸状を有することができる。
【0064】
図１１Ｃ及び図１１Ｄに示すように、アクティブ領域１１６間、及びフィールド絶縁層１１４－１、１１４－２とアクティブ領域１１６との間に、埋め込み絶縁層１４０が形成されうる。埋め込み絶縁層１４０の上面１４０Ｔは、基板１１０の表面１１０Ｔ（または、上面）と同一レベルに位置することができる。ゲート電極１３８の上面１３８Ｔは、基板１１０の表面１１０Ｔ（または、上面）より低いレベルに位置することができる。前述の集積回路半導体素子の製造方法において、便宜上、ソース／ドレイン領域の形成段階は説明を省略する。
【0065】
以上のような集積回路半導体素子の製造方法により、アクティブ領域１１６、第２アクティブフィンＦ２、ゲート絶縁層１３２及びゲート電極１３８は、ｆｉｎＦＥＴを構成することができる。アクティブ領域１１６、第２アクティブフィンＦ２、ゲート絶縁層１３２及びゲート電極１３８は、サドルフィン構造のｆｉｎＦＥＴ（saddle finFET）を構成することができる。さらに、アクティブ領域１１６、第２アクティブフィンＦ２、ゲート絶縁層１３２及びゲート電極１３８は、ＢＣＡＴ（Buried Channel Array Transistor）を構成することができる。
【0066】
図１２は、本発明の一実施形態による集積回路半導体素子の拡大断面図である。
【0067】
具体的には、図１２の拡大断面図ＥＮ２は、図７と比べるとき、第４フィールドリセスホール１２６が第３深さｄ３を有することを除いて同様であるとしうる。図１２の拡大断面図ＥＮ２は、図６Ｂの一部領域の変形例である。図１２において、図６Ｂ及び図７と同一参照番号は、同一部材を表す。図１２において、図６Ｂ及び図７で説明した内容は、簡単に説明するか、省略する。
【0068】
第３フィールドリセスホール１２４は、図６Ｂ及び図７で説明したように、第１フィールドリセスホール１２０の表面１２０Ｔから、第１深さｄ１より浅い第２深さｄ２を有することができる。第４フィールドリセスホール１２６は、第１フィールドリセスホール１２０の表面１２０Ｔから、第２深さｄ２より浅い第３深さｄ３を有することができる。第３深さｄ３は、数ｎｍないし数十ｎｍであるとしうる。
【0069】
第２フィールド絶縁層１１４－２を構成する第３サブフィールド絶縁層１１４Ｃは、第４幅Ｗ４を有することができる。第４幅Ｗ４は、第２幅Ｗ２より広く、かつ第１幅Ｗ１より狭い。一部実施形態において、第４幅Ｗ４は、数ｎｍないし数十ｎｍであるとしうる。第４フィールドリセスホール１２６の表面１２６Ｔは、凹形状、すなわち、凹面を有することができる。第３サブフィールド絶縁層１１４Ｃの表面１１４ＣＴ１は、凹形状、すなわち、凹面を有することができる。
【0070】
アクティブ領域１１６は、フィールド絶縁層１１４－１、１１４－２の表面から突出し、第２アクティブフィンＦ２を構成することができる。第２アクティブフィンＦ２は、第１サブフィールド絶縁層１１４Ａの表面１１４ＡＴ１から最上端部ＦＴ１まで第２高さＨ２を有することができる。
【0071】
以上のような集積回路半導体素子は、第３フィールドリセスホール１２４の第２深さｄ２を調節し、第２アクティブフィンＦ２の第２高さＨ２を調節することができる。
【0072】
【0073】
具体的には、図１３Ａないし図１８Ｄは、図３Ａないし図１１Ｄと比べるとき、製造過程上、保護層１５０及び保護パターン１５２がさらに形成されることを除いてはほぼ同様であるとしうる。図１３Ａないし図１８Ｄにおいて、図３Ａないし図１１Ｄと同一参照番号は、同一部材を表す。図１３Ａないし図１８Ｄにおいて、図３Ａないし図１１Ｄと同一内容は、簡単に説明するか、省略する。
【0074】
図１３Ａないし図１５Ａ、図１７Ａ及び図１８Ａは、図２のＡ－Ａ’に沿う断面図であり、図１３Ｂないし図１５Ｂ、図１７Ｂ及び図１８Ｂは、図２のＢ－Ｂ’に沿う断面図であり、図１３Ｃないし図１５Ｃ、図１７Ｃ及び図１８Ｃは、図２のＣ－Ｃ’に沿う断面図であり、図１３Ｄないし図１５Ｄ、図１７Ｄ及び図１８Ｄは、図２のＤ－Ｄ’に沿う断面図である。図１６の断面図ＥＮ３は、図１５Ｂの一部拡大断面図である。
【0075】
図１３Ａないし図１３Ｄを参照すれば、前述の図３Ａないし図３Ｄ、及び図４Ａないし図４Ｄの工程を遂行する。続いて、ハードマスクパターンＨＭ、パターニングされたバッファ絶縁膜１１７、アクティブ領域１１６及びフィールド絶縁層１１４－１、１１４－２上に、保護層１５０を形成する。保護層１５０は、シリコン窒化膜で形成することができる。
【0076】
図１３Ａでは、ハードマスクパターンＨＭ上に保護層１５０が形成されうる。図１３Ｂでは、ゲートトレンチ１１８（図４Ｂ）内で、アクティブ領域１１６及びフィールド絶縁層１１４－１、１１４－２上に、保護層１５０を形成する。
【0077】
【0078】
図１４Ａないし図１４Ｄを参照すれば、図５Ａないし図５Ｄと同様に、ハードマスクパターンＨＭ及び保護層１５０をエッチングマスクとして、フィールド絶縁層１１４－１、１１４－２を一次エッチングし、第１及び第２フィールドリセスホール１２０’、１２２を形成する。ハードマスクパターンＨＭをエッチングマスクとして、保護層１５０の下部部分を一次エッチングし、保護パターン１５２を形成すると共に、フィールド絶縁層１１４－１、１１４－２の上部部分を一次エッチングし、第１及び第２フィールドリセスホール１２０’、１２２を形成する。
【0079】
一部実施形態において、一次エッチングは、ウェットエッチング法またはドライエッチング法で行うことができる。第１及び第２フィールドリセスホール１２０’、１２２は、フィールド絶縁層１１４－１、１１４－２の上部部分をリセスエッチングして形成されうる。第１及び第２フィールドリセスホール１２０’、１２２の下面は、アクティブ領域１１６の表面より低いレベルに位置することができる。
【0080】
図１４Ｂに示すように、第１及び第２フィールドリセスホール１２０’、１２２の形成により、アクティブ領域１１６がフィールド絶縁層１１４－１、１１４－２の表面より露出され、第１アクティブフィンＦ１が形成されうる。図１４Ｄに示すように、保護層１５０（図１３Ｄ）により、第２フィールド絶縁層１１４－２内に第２フィールドリセスホール１２２が形成されない。
【0081】
図１４Ｃ及び図１４Ｄに示すように、ハードマスクパターンＨＭをエッチングマスクとして、保護層１５０の下部部分を一次エッチングするとき、パターニングされたバッファ絶縁膜１１７及びアクティブ領域１１６の上部部分の両側面エッチング損失を防止することができる。これにより、後続工程、例えば、ビットライン形成工程やキャパシタ電極形成工程を容易に遂行することができる。
【0082】
図１５Ａないし図１５Ｄを参照すれば、図６Ａないし図６Ｄと同様に、ハードマスクパターンＨＭ及び保護パターン１５２をエッチングマスクとして、一次エッチングされた第１及び第２フィールド絶縁層１１４－１、１１４－２を二次エッチングし、第３フィールドリセスホール１２４’及び第４フィールドリセスホール１２６’を形成する。
【0083】
一部実施形態において、二次エッチングは、ウェットエッチング法またはドライエッチング法で行うことができる。一部実施形態において、二次エッチングは、非プラズマベースドライエッチング法で行うことができる。一部実施形態において、二次エッチングは、ＣＯＲ法で行うことができる。ＣＯＲ法は、ＨＦ及びＮＨ３ガスを利用したシリコン酸化物エッチング法であるとしうる。
【0084】
一部実施形態において、図１５Ｂに示すように、第３フィールドリセスホール１２４’は、第１フィールドリセスホール１２０’と同一表面を有することができる。第３フィールドリセスホール１２４’の形成時、第１サブフィールド絶縁層１１４Ａの上部部分がエッチングされない。これにより、第３フィールドリセスホール１２４’の表面は、平坦形状、すなわち、平坦面を有することができる。
【0085】
一部実施形態において、図１５Ｂとは異なり、前述の実施形態と同様に、第３フィールドリセスホール１２４’の表面は、第１フィールドリセスホール１２０’の表面より低いレベルに位置することができる。第３フィールドリセスホール１２４’の形成時、第１サブフィールド絶縁層１１４Ａの上部部分がエッチングされうる。これにより、第３フィールドリセスホール１２４’の表面は、凹形状、すなわち、凹面を有することもできる。
【0086】
図１５Ｂのように、第４フィールドリセスホール１２６’は、一次エッチングされた第２フィールド絶縁層１１４－２、すなわち、第３サブフィールド絶縁層１１４Ｃの上部部分をリセスエッチングして形成されうる。第４フィールドリセスホール１２６’の下面は、アクティブ領域１１６の表面より低いレベルに位置することができる。一部実施形態において、図１５Ｂに示すように、第４フィールドリセスホール１２６’の表面は、平坦形状、すなわち、平坦面を有することができる。第１フィールドリセスホール１２０’、第３フィールドリセスホール１２４’及び第４フィールドリセスホール１２６’の表面は、同一レベルに位置することができる。
【0087】
さらに、第１及び第４フィールドリセスホール１２０’、１２６’の形成により、アクティブ領域１１６がフィールド絶縁層１１４－１、１１４－２の表面から突出し、第２アクティブフィンＦ２が形成されうる。
【0088】
図１５Ｃ及び図１５Ｄに示すように、ハードマスクパターンＨＭ及び保護パターン１５２をエッチングマスクとして、第１及び第２フィールド絶縁層１１４－１、１１４－２を二次エッチングするとき、パターニングされたバッファ絶縁膜１１７及びアクティブ領域１１６の上部部分の両側面エッチング損失を防止することができる。これにより、後続工程、例えば、ビットライン形成工程やキャパシタ電極形成工程を容易に遂行することができる。
【0089】
ここで、図１５Ｂ及び図１６を参照して、フィールド絶縁層１１４－１、１１４－２、第１フィールドリセスホール１２０’、第３フィールドリセスホール１２４’、第４フィールドリセスホール１２６’、アクティブ領域１１６及び第２アクティブフィンＦ２の相互関係についてさらに詳細に説明する。図１６の拡大断面図ＥＮ３は、図１５Ｂの一部領域の断面図でもある。図１６の拡大断面図ＥＮ３において、図１２と同一のまたは類似の内容は、簡単に説明するか、省略する。
【0090】
図１５Ｂ及び図１６に示すように、第１フィールドリセスホール１２０’の表面１２０Ｔは、平坦形状、すなわち、平坦面を有することができる。第３フィールドリセスホール１２４’の表面１２４Ｔ’は、平坦形状、すなわち、平坦面を有することができる。第４フィールドリセスホール１２６’の表面１２６Ｔ’は、平坦形状、すなわち、平坦面を有することができる。
【0091】
すなわち、第２サブフィールド絶縁層１１４Ｂの表面１１４ＢＴ及び第１サブフィールド絶縁層１１４Ａの表面１１４ＡＴ２は、平坦形状、すなわち、平坦面を有することができる。第３サブフィールド絶縁層１１４Ｃの表面１１４ＣＴ２は、平坦形状、すなわち、平坦面を有することができる。第１フィールドリセスホール１２０’、第３フィールドリセスホール１２４’及び第４フィールドリセスホール１２６’の表面は、同一レベルを有することができる。
【0092】
第１フィールドリセスホール１２０’、第３フィールドリセスホール１２４’及び第４フィールドリセスホール１２６’は、第２アクティブフィンＦ２の最上端部ＦＴ１から、第２サブフィールド絶縁層１１４Ｂの表面１１４ＢＴ、第１サブフィールド絶縁層１１４Ａの表面１１４ＡＴ２、及び第３サブフィールド絶縁層１１４Ｃの表面１１４ＣＴ２まで、第４深さｄ４を有することができる。一部実施形態において、第４深さｄ４は、数ｎｍないし数十ｎｍであるとしうる。
【0093】
アクティブ領域１１６は、フィールド絶縁層１１４－１、１１４－２の表面から突出し、第２アクティブフィンＦ２を構成することができる。第２アクティブフィンＦ２は、第２サブフィールド絶縁層１１４Ｂの表面１１４ＢＴ、第１サブフィールド絶縁層１１４Ａの表面１１４ＡＴ２、及び第３サブフィールド絶縁層１１４Ｃの表面１１４ＣＴ２から、最上端部ＦＴ１まで、第３高さＨ３を有することができる。第４深さｄ４及び第３高さＨ３は、同一値を有することができる。
【0094】
以上のような集積回路半導体素子は、第１フィールドリセスホール１２０’、第３フィールドリセスホール１２４’及び第４フィールドリセスホール１２６’の第４深さｄ４を調節し、第２アクティブフィンＦ２の第３高さＨ３を調節することができる。
【0095】
図１７Ａないし図１７Ｄを参照すれば、保護パターン１５２を除去する。図１７Ｃ及び図１７Ｄに示すように、パターニングされたバッファ絶縁膜１１７及びハードマスクパターンＨＭの両側壁に形成された保護パターン１５２を除去する。保護パターン１５２は、ウェットエッチングまたはドライエッチングを利用して除去することができる。
【0096】
図１８Ａないし図１８Ｄを参照すれば、ハードマスクパターンＨＭを除去する。続いて、図８Ａないし図８Ｄと同様に、パターニングされたバッファ絶縁膜１１７、第２アクティブフィンＦ２、アクティブ領域１１６及びフィールド絶縁層１１４－１、１１４－２上に、ゲート絶縁層１３２を形成する。図１８Ｂに示すように、第２アクティブフィンＦ２をカバーするように、ゲート絶縁層１３２を形成する。ゲート絶縁層１３２の形成物質は、前述したので、省略する。続いて、図９Ａないし図１１Ｄで説明した製造工程を遂行し、集積回路半導体素子を製造することができる。
【0097】
【0098】
具体的には、図１９Ａないし図２３Ｄは、図３Ａないし図１１Ｄと比べるとき、製造過程上、保護層１６０及び保護パターン１６２がさらに形成されることを除いてはほぼ同様であるとしうる。図１９Ａないし図２３Ｄにおいて、図３Ａないし図１１Ｄと同一参照番号は、同一部材を表す。図１９Ａないし図２３Ｄにおいて、図３Ａないし図１１Ｄと同一内容は、簡単に説明するか、省略する。
【0099】
図１９Ａ、図２０Ａ、及び図２２Ａないし図２３Ａは、図２のＡ－Ａ’に沿う断面図であり、図１９Ｂ、図２０Ｂ、及び図２２Ｂないし図２３Ｂは、図２のＢ－Ｂ’に沿う断面図であり、図１９Ｃ、図２０Ｃ、及び図２２Ｃないし図２３Ｃは、図２のＣ－Ｃ’に沿う断面図であり、図１９Ｄ、図２０Ｄ、及び図２２Ｄないし図２３Ｄは、図２のＤ－Ｄ’に沿う断面図である。図２１の断面図ＥＮ４は、図２０Ｂの一部拡大断面図である。
【0100】
図１９Ａないし図１９Ｄを参照すれば、前述の図３Ａないし図３Ｄ、図４Ａないし図４Ｄ、及び図５Ａないし図５Ｄの工程を遂行する。続いて、ハードマスクパターンＨＭ、パターニングされたバッファ絶縁膜１１７、アクティブ領域１１６、フィールド絶縁層１１４－１、１１４－２、並びに第１及び第２フィールドリセスホール１２０、１２２上に、保護層１６０を形成する。保護層１６０は、シリコン窒化膜で形成することができる。
【0101】
図１９Ａでは、ハードマスクパターンＨＭ上に保護層１６０が形成されうる。図１９Ｂでは、第１及び第２フィールドリセスホール１２０、１２２、アクティブ領域１１６及びフィールド絶縁層１１４－１、１１４－２上に、保護層１６０を形成する。
【0102】
図１９Ｃ及び図１９Ｄでは、第１及び第２フィールドリセスホール１２０、１２２、パターニングされたバッファ絶縁膜１１７、アクティブ領域１１６及びフィールド絶縁層１１４－１、１１４－２上に、保護層１６０を形成する。
【0103】
図２０Ａないし図２０Ｄを参照すれば、図６Ａないし図６Ｄと同様に、ハードマスクパターンＨＭ及び保護層１６０をエッチングマスクとして、一次エッチングされたフィールド絶縁層１１４－１、１１４－２を二次エッチングし、変形された第１フィールドリセスホール１２０”、第３及び第４フィールドリセスホール１２４”、１２６”を形成する。ハードマスクパターンＨＭをエッチングマスクとして、保護層１６０の下部部分をエッチングし、保護パターン１６２を形成すると共に、フィールド絶縁層１１４－１、１１４－２の上部部分を二次エッチングし、変形された第１フィールドリセスホール１２０”、第３及び第４フィールドリセスホール１２４”、１２６”を形成する。
【0104】
一部実施形態において、二次エッチングは、ウェットエッチング法またはドライエッチング法で行うことができる。一部実施形態において、二次エッチングは、非プラズマベースドライエッチング法で行うことができる。一部実施形態において、二次エッチングは、ＣＯＲ法で行うことができる。ＣＯＲ法は、ＨＦ及びＮＨ３ガスを利用したシリコン酸化物エッチング法であるとしうる。
【0105】
変形された第１フィールドリセスホール１２０”、第３及び第４フィールドリセスホール１２４”、１２６”は、一次エッチングされたフィールド絶縁層１１４－１、１１４－２の上部部分をリセスエッチングして形成されうる。変形された第１フィールドリセスホール１２０”、第３及び第４フィールドリセスホール１２４”、１２６”の下面は、アクティブ領域１１６の表面より低いレベルに位置することができる。
【0106】
図２０Ｂに示すように、変形された第１フィールドリセスホール１２０”、第３及び第４フィールドリセスホール１２４”、１２６”の形成により、アクティブ領域１１６がフィールド絶縁層１１４－１、１１４－２の表面より露出され、第２アクティブフィンＦ２が形成されうる。図２０Ｄに示すように、保護層１６０（図１９Ｄ）により、第２フィールド絶縁層１１４－２内に第２フィールドリセスホール１２２が形成されない。
【0107】
一部実施形態において、図２０Ｂに示すように、変形された第１フィールドリセスホール１２０”及び第３フィールドリセスホール１２４”は、同一表面を有することができる。変形された第１フィールドリセスホール１２０”及び第３フィールドリセスホール１２４”の表面は、凹形状、すなわち、凹面を有することができる。
【0108】
図２０Ｂのように、第４フィールドリセスホール１２６”は、一次エッチングされた第２フィールド絶縁層１１４－２、すなわち、第３サブフィールド絶縁層１１４Ｃの上部部分をリセスエッチングして形成されうる。第４フィールドリセスホール１２６”の下面は、アクティブ領域１１６の表面より低いレベルに位置することができる。一部実施形態において、図２０Ｂに示すように、第４フィールドリセスホール１２６”の表面は、凹形状、すなわち、凹面を有することができる。変形された第１フィールドリセスホール１２０”、第３フィールドリセスホール１２４”及び第４フィールドリセスホール１２６”の表面は、同一レベルに位置することができる。
【0109】
さらに、変形された第１フィールドリセスホール１２０”、第３フィールドリセスホール１２４”及び第４フィールドリセスホール１２６”の形成により、アクティブ領域１１６がフィールド絶縁層１１４－１、１１４－２の表面から突出し、第２アクティブフィンＦ２が形成されうる。
【0110】
図２０Ｃ及び図２０Ｄに示すように、ハードマスクパターンＨＭをエッチングマスクとして、保護層１６０の下部部分１６４をエッチングするとき、パターニングされたバッファ絶縁膜１１７及びアクティブ領域１１６の上部部分の両側面エッチング損失を防止することができる。これにより、後続工程、例えば、ビットライン形成工程やキャパシタ電極形成工程を容易に遂行することができる。
【0111】
ここで、図２０Ｂ及び図２１を参照して、フィールド絶縁層１１４－１、１１４－２、変形された第１フィールドリセスホール１２０”、第３フィールドリセスホール１２４”、第４フィールドリセスホール１２６”、アクティブ領域１１６及び第２アクティブフィンＦ２の相互関係についてさらに詳細に説明する。図２１の拡大断面図ＥＮ４は、図２０Ｂの一部領域の断面図でもある。図２１の拡大断面図ＥＮ４において、図７と同一または類似の内容は、簡単に説明するか、省略する。
【0112】
図２０Ｂ及び図２１に示すように、変形された第１フィールドリセスホール１２０”の表面１２０Ｔ及び第３フィールドリセスホール１２４”の表面１２４Ｔ”は、凹形状、すなわち、凹面を有することができる。第４フィールドリセスホール１２６”の表面１２６Ｔ”は、凹形状、すなわち、凹面を有することができる。
【0113】
すなわち、第２サブフィールド絶縁層１１４Ｂの表面１１４ＢＴ２及び第１サブフィールド絶縁層１１４Ａの表面１１４ＡＴ３は、凹形状、すなわち、凹面を有することができる。第３サブフィールド絶縁層１１４Ｃの表面１１４ＣＴ３は、凹形状、すなわち、凹面を有することができる。変形された第１フィールドリセスホール１２０”、第３フィールドリセスホール１２４”及び第４フィールドリセスホール１２６”の表面は、同一レベルを有することができる。
【0114】
変形された第１フィールドリセスホール１２０”、第３フィールドリセスホール１２４”及び第４フィールドリセスホール１２６”は、第２アクティブフィンＦ２の最上端部ＦＴ１から、第２サブフィールド絶縁層１１４Ｂの表面１１４ＢＴ２及び第３サブフィールド絶縁層１１４Ｃ－２の表面１１４ＣＴ３まで、第５深さｄ５を有することができる。一部実施形態において、第５深さｄ５は、数ｎｍないし数十ｎｍであるとしうる。
【0115】
アクティブ領域１１６は、フィールド絶縁層１１４－１、１１４－２の表面から突出し、第２アクティブフィンＦ２を構成することができる。第２アクティブフィンＦ２は、第２サブフィールド絶縁層１１４Ｂの表面１１４ＢＴ２及び第３サブフィールド絶縁層１１４Ｃ－２の表面１１４ＣＴ３から、最上端部ＦＴ１まで、第４高さＨ４を有することができる。第５深さｄ５及び第４高さＨ４は、同一値を有することができる。
【0116】
以上のような集積回路半導体素子は、変形された第１フィールドリセスホール１２０”、第３フィールドリセスホール１２４”及び第４フィールドリセスホール１２６”の第５深さｄ５を調節し、第２アクティブフィンＦ２の第４高さＨ４を調節することができる。
【0117】
図２２Ａないし図２２Ｄを参照すれば、保護パターン１６２を一部除去する。図２２Ｃ及び図２２Ｄに示すように、パターニングされたバッファ絶縁膜１１７及びハードマスクパターンＨＭの両側壁上部に形成された保護パターン１６２を除去する。保護パターン１６２は、ウェットエッチングまたはドライエッチングを利用して一部除去することができる。
【0118】
図２２Ｄに示すように、第２フィールド絶縁層１１４－２、すなわち、第３サブフィールド絶縁層１１４Ｃの上部に形成された第２フィールドリセスホール１２２内には、保護パターン１６２’が残っている。すなわち、第２フィールド絶縁層１１４－２によって取り囲まれたアクティブ領域１１６の上部側面には、保護パターン１６２’が残される。
【0119】
図２３Ａないし図２３Ｄを参照すれば、ハードマスクパターンＨＭを除去する。続いて、図８Ａないし図８Ｄと同様に、パターニングされたバッファ絶縁膜１１７、第２アクティブフィンＦ２、アクティブ領域１１６及びフィールド絶縁層１１４－１、１１４－２上に、ゲート絶縁層１３２を形成する。図２３Ｂに示すように、第２アクティブフィンＦ２をカバーするように、ゲート絶縁層１３２を形成する。ゲート絶縁層１３２の形成物質は、前述したので、省略する。続いて、図９Ａないし図１１Ｄで説明した製造工程を遂行し、集積回路半導体素子を製造することができる。
【0120】
図２４は、本発明による集積回路半導体素子を含むシステムを示す図面である。
【0121】
具体的には、本実施形態によるシステム１０００は、制御器１０１０、入出力装置１０２０、記憶装置１０３０及びインターフェース１０４０を含みうる。システム１０００は、モバイルシステム、または情報を送受信するシステムとしうる。一部実施形態において、前記モバイルシステムは、ＰＤＡ（personal digital assistant）、ポータブルコンピュータ（portable computer）、ウェブタブレット（web tablet）、無線フォン（wireless phone）、モバイルフォン（mobile phone）、デジタルミュージックプレーヤー（digital music player）またはメモリカード（memory card）としうる。
【0122】
制御器１０１０は、システム１０００での実行プログラムを制御するためのものであって、マイクロプロセッサ（microprocessor）、デジタル信号プロセッサ（digital signal processor）、マイクロコントローラ（microcontroller）またはそれと類似の装置を含んでもよい。入出力装置１０２０は、システム１０００のデータを入力または出力するのに利用されうる。システム１０００は、入出力装置１０２０を利用して、外部装置、例えば、個人用コンピュータまたはネットワークに連結され、外部装置と互いにデータを交換することができる。入出力装置１０２０は、例えば、キーパッド（keypad）、キーボード（keyboard）または表示装置（display）としうる。
【0123】
記憶装置１０３０は、制御器１０１０の動作のためのコード及び／またはデータを保存したり、制御器１０１０で処理されたデータを保存したりすることができる。記憶装置１０３０は、本発明による集積回路半導体素子１００を含みうる。インターフェース１０４０は、前記システム１０００と外部の他の装置とのデータ伝送通路であるとしうる。制御器１０１０、入出力装置１０２０、記憶装置１０３０及びインターフェース１０４０は、バス１０５０を介して互いに通信することができる。
【0124】
本実施形態によるシステム１０００は、例えば、モバイルフォン（mobile phone）、ＭＰ３プレーヤー、ナビゲーション（navigation）、ＰＭＰ（portable multimedia player）、ＳＳＤ（solid state disk）または家電製品（household appliances）にも利用される。
【0125】
図２５は、本発明による集積回路半導体素子を含むメモリカードを示す図面である。
【0126】
本実施形態によるメモリカード１１００は、記憶装置１１１０及びメモリ制御器１１２０を含みうる。記憶装置１１１０は、データを保存することができる。一部実施形態において、記憶装置１１１０は、電源供給が中断されても、保存されたデータをそのまま維持することができる不揮発性特性を有することができる。記憶装置１１１０は、前述の方法によって製造された集積回路半導体素子１００を含みうる。
【0127】
メモリ制御器１１２０は、ホスト１１３０の読み取り／書き込み要請に応答して、記憶装置１１１０に保存されたデータを読み取ったり、記憶装置１１１０にデータを保存したりすることができる。メモリ制御器１１２０は、前述の方法によって製造された集積回路半導体素子１００を含みうる。
【0128】
以上、本発明を、図面に示された実施形態を参照して説明したが、これは、例示的なものに過ぎず、当該技術分野において通常の知識を有する者であれば、それらから多様な変形、置換及び均等な他の実施形態が可能であるという点を理解できるであろう。前述の実施形態は、あらゆる面において例示的なものであり、限定的ではないものと理解しなければならない。本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらなければならない。
【符号の説明】
【0129】
１００ 集積回路半導体素子
１１４－１ 第１フィールド絶縁層
１１４－２ 第２フィールド絶縁層
１１４Ａ 第１サブフィールド絶縁層
１１４Ｂ 第２サブフィールド絶縁層
１１４Ｃ 第３サブフィールド絶縁層
１１６ アクティブ領域
１１７ パターニングされたバッファ絶縁膜
１２０ 第１フィールドリセスホール
１２２ 第２フィールドリセスホール
１２４ 第３フィールドリセスホール
１２６ 第４フィールドリセスホール
１３２ ゲート絶縁層
１３８ ゲート電極
１４０ 埋め込み絶縁層
Ｆ１ 第１アクティブフィン
Ｆ２ 第２アクティブフィン
ＨＭ ハードマスクパターン
１１４－１ 第１フィールド絶縁層
１１４－２ 第２フィールド絶縁層
１１４Ａ 第１サブフィールド絶縁層
１１４Ｂ 第２サブフィールド絶縁層
１１４Ｃ 第３サブフィールド絶縁層
１１６ アクティブ領域
１１７ パターニングされたバッファ絶縁膜
１２０ 第１フィールドリセスホール
１２２ 第２フィールドリセスホール
１２４ 第３フィールドリセスホール
１２６ 第４フィールドリセスホール
１３２ ゲート絶縁層
１３８ ゲート電極
１４０ 埋め込み絶縁層
Ｆ１ 第１アクティブフィン
Ｆ２ 第２アクティブフィン
ＨＭ ハードマスクパターン
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図4D】
【図5A】
【図5B】
【図5C】
【図5D】
【図6A】
【図6B】
【図6C】
【図6D】
【図7】
【図8A】
【図8B】
【図8C】
【図8D】
【図9A】
【図9B】
【図9C】
【図9D】
【図10A】
【図10B】
【図10C】
【図10D】
【図11A】
【図11B】
【図11C】
【図11D】
【図12】
【図13A】
【図13B】
【図13C】
【図13D】
【図14A】
【図14B】
【図14C】
【図14D】
【図15A】
【図15B】
【図15C】
【図15D】
【図16】
【図17A】
【図17B】
【図17C】
【図17D】
【図18A】
【図18B】
【図18C】
【図18D】
【図19A】
【図19B】
【図19C】
【図19D】
【図20A】
【図20B】
【図20C】
【図20D】
【図21】
【図22A】
【図22B】
【図22C】
【図22D】
【図23A】
【図23B】
【図23C】
【図23D】
【図24】
【図25】