特開 2024-148254 半導体増幅回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024148254

(43)【公開日】2024-10-18

(54)【発明の名称】半導体増幅回路

(51)【国際特許分類】

   H03F 3/68 20060101AFI20241010BHJP

   H03F 3/60 20060101ALI20241010BHJP

   H03F 3/195 20060101ALI20241010BHJP

   H03F 1/56 20060101ALI20241010BHJP

【ＦＩ】

H03F3/68

H03F3/60

H03F3/195

H03F1/56

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023061231

(22)【出願日】2023-04-05

(71)【出願人】

【識別番号】000154325

【氏名又は名称】住友電工デバイス・イノベーション株式会社

(74)【代理人】

【識別番号】100088155

【弁理士】

【氏名又は名称】長谷川 芳樹

(74)【代理人】

【識別番号】100113435

【弁理士】

【氏名又は名称】黒木 義樹

(74)【代理人】

【識別番号】100136722

【弁理士】

【氏名又は名称】▲高▼木 邦夫

(74)【代理人】

【識別番号】100174399

【弁理士】

【氏名又は名称】寺澤 正太郎

(74)【代理人】

【識別番号】100124800

【弁理士】

【氏名又は名称】諏澤 勇司

(72)【発明者】

【氏名】大矢 章雄

【テーマコード（参考）】

5J067

5J500

【Ｆターム（参考）】

5J067AA04

5J067AA21

5J067CA62

5J067CA75

5J067CA92

5J067FA12

5J067FA15

5J067FA16

5J067FA19

5J067HA09

5J067HA25

5J067HA29

5J067HA33

5J067KA16

5J067KA29

5J067KS03

5J067KS11

5J067LS12

5J067MA19

5J067QA03

5J067QS04

5J067TA03

5J500AA04

5J500AA21

5J500AC62

5J500AC75

5J500AC92

5J500AF12

5J500AF15

5J500AF16

5J500AF19

5J500AH09

5J500AH25

5J500AH29

5J500AH33

5J500AK16

5J500AK29

5J500AM19

5J500AQ03

5J500AT03

5J500CK03

5J500CK07

5J500WU08

(57)【要約】

【課題】広帯域な回路の小型化を図る。
【解決手段】半導体増幅回路１は、回路基板２と、基準線ＡＸを挟んで並んで配置された第１のトランジスタ５Ａおよび第２のトランジスタ５Ｂを含む前段増幅器５と、前段増幅器５の出力端子から離れて配置された後段増幅器７と、前段増幅器５から出力された増幅信号を後段増幅器７に向けて伝搬させる段間整合回路６と、を備え、段間整合回路６は、位相調整ライン１５と整合回路１８とを有し、位相調整ライン１５の第１の端部は、前段増幅器５の出力端子に接続され、位相調整ライン１５の第２の端部は、端子２１に接続され、整合回路１８の入力端子は、端子２１に接続され、整合回路１８の出力端子は、後段増幅器７の入力端子に接続され、位相調整ライン１５の第１の端部及び第２の端部は、基準線ＡＸ上に配置され、位相調整ライン１５は、基準線ＡＸを基準にして線対称な形状を有する。
【選択図】図３

【特許請求の範囲】

【請求項1】

回路基板と、
前記回路基板上において第１の基準線を挟んで並んで配置された第１のトランジスタおよび第２のトランジスタを含み、入力信号を増幅して前記第１の基準線上の出力端子から増幅信号を出力する前段増幅器と、
前記回路基板上において前記前段増幅器の出力端子から離れて配置され、前記出力端子から出力された前記増幅信号をさらに増幅する後段増幅器と、
前記回路基板上に形成され、前記前段増幅器の前記出力端子から出力された前記増幅信号を前記後段増幅器に向けて伝搬させる段間回路と、を備え、
前記段間回路は、
位相調整ラインと、
内部端子と、
前記前段増幅器と前記後段増幅器とのインピーダンスの整合を行う整合回路と、を有し、
前記位相調整ラインの第１の端部は、前記出力端子に接続され、前記位相調整ラインの前記第１の端部の反対側の第２の端部は、前記内部端子に接続され、
前記整合回路の入力端子は、前記内部端子に接続され、前記整合回路の出力端子は、前記後段増幅器の入力端子に接続され、
前記第１の端部と、前記第２の端部とは、前記第１の基準線上に配置され、
前記位相調整ラインは、前記第１の基準線を基準にして線対称な形状を有する、
半導体増幅回路。

【請求項2】

前記位相調整ラインは、リング形状を有する、
請求項１に記載の半導体増幅回路。

【請求項3】

前記位相調整ラインは、
前記第１の基準線に沿って形成された第１のラインと、
前記第１のラインから前記第１の基準線から離れる二つの方向に分岐して形成された第２のラインおよび第３のラインと、
を有する、
請求項１または請求項２に記載の半導体増幅回路。

【請求項4】

前記第２のラインおよび前記第３のラインは、前記第１のラインの幅の半分の幅を有するように形成されている、
請求項３に記載の半導体増幅回路。

【請求項5】

前記第２のラインおよび前記第３のラインは、前記第１の基準線に垂直な方向に分岐するように形成されている、
請求項３に記載の半導体増幅回路。

【請求項6】

前記第２のラインおよび前記第３のラインは、前記第１の基準線に垂直な線に対して線対称な形状を有するように形成されている、
請求項３に記載の半導体増幅回路。

【請求項7】

前記第２のラインおよび前記第３のラインは、前記第１の基準線に関して線対称な矩形状をなすように形成されている、
請求項６に記載の半導体増幅回路。

【請求項8】

前記回路基板上に、前記前段増幅器、前記後段増幅器、及び前記段間回路を含む回路部が複数並列に配置されている、
請求項１または請求項２に記載の半導体増幅回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体増幅回路に関するものである。

【背景技術】

【0002】

特許文献１には、２段のトランジスタを含む増幅回路が記載されている。この増幅回路には、前段のトランジスタと後段のトランジスタの間でインピーダンス整合を行うための電力分配器が含まれている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平１１－１７７３５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

上述した従来の増幅回路では、広帯域な信号増幅を実現する回路の小型化を図ることが困難な傾向にあった。

【0005】

本開示は、広帯域な回路の小型化を図ることが可能な半導体増幅回路を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記課題を解決するために、本開示の一側面に係る半導体増幅回路は、回路基板と、回路基板上において第１の基準線を挟んで並んで配置された第１のトランジスタおよび第２のトランジスタを含み、入力信号を増幅して第１の基準線上の出力端子から増幅信号を出力する前段増幅器と、回路基板上において前段増幅器の出力端子から離れて配置され、出力端子から出力された増幅信号をさらに増幅する後段増幅器と、回路基板上に形成され、前段増幅器の出力端子から出力された増幅信号を後段増幅器に向けて伝搬させる段間回路と、を備え、段間回路は、位相調整ラインと、内部端子と、前段増幅器と後段増幅器とのインピーダンスの整合を行う整合回路と、を有し、位相調整ラインの第１の端部は、出力端子に接続され、位相調整ラインの第１の端部の反対側の第２の端部は、内部端子に接続され、整合回路の入力端子は、内部端子に接続され、整合回路の出力端子は、後段増幅器の入力端子に接続され、第１の端部と、第２の端部とは、第１の基準線上に配置され、位相調整ラインは、第１の基準線を基準にして線対称な形状を有する。

【発明の効果】

【0007】

本開示によれば、広帯域な回路の小型化を図ることができる。

【図面の簡単な説明】

【0008】

【図1】図１は、本開示の一実施形態に係る半導体増幅回路１の構成を示す平面図である。

【図2】図２は、図１の増幅回路部３の概略構成を示すブロック図である。

【図3】図３は、図１の増幅回路部３の詳細な回路構成を示す回路図である。

【図4】図４は、回路基板２上の位相調整ライン１５の構成を示す平面図である。

【図5】図５は、出力パワー（Ｐ５ｄＢ）の周波数特性のシミュレーション計算の結果を示すグラフである。

【図6】図６は、電力付加効率（ＰＡＥ）の周波数特性のシミュレーション計算の結果を示すグラフである。

【図7】図７は、第１の比較例に係る増幅回路部９０３Ａの構成を示す回路図である。

【図8】図８は、第２の比較例に係る増幅回路部９０３Ｂの構成を示す回路図である。

【発明を実施するための形態】

【0009】

本開示の第１側面に係る半導体増幅回路は、回路基板と、回路基板上において第１の基準線を挟んで並んで配置された第１のトランジスタおよび第２のトランジスタを含み、入力信号を増幅して第１の基準線上の出力端子から増幅信号を出力する前段増幅器と、回路基板上において前段増幅器の出力端子から離れて配置され、出力端子から出力された増幅信号をさらに増幅する後段増幅器と、回路基板上に形成され、前段増幅器の出力端子から出力された増幅信号を後段増幅器に向けて伝搬させる段間回路と、を備え、段間回路は、位相調整ラインと、内部端子と、前段増幅器と後段増幅器とのインピーダンスの整合を行う整合回路と、を有し、位相調整ラインの第１の端部は、出力端子に接続され、位相調整ラインの第１の端部の反対側の第２の端部は、内部端子に接続され、整合回路の入力端子は、内部端子に接続され、整合回路の出力端子は、後段増幅器の入力端子に接続され、第１の端部と、第２の端部とは、第１の基準線上に配置され、位相調整ラインは、第１の基準線を基準にして線対称な形状を有する。

【0010】

上記第１側面は、第１の基準線を挟んで回路基板上に配置された第１のトランジスタおよび第２のトランジスタを含む前段増幅器と、前段増幅器の出力端子から出力された増幅信号をさらに増幅する後段増幅器と、前段増幅器からの増幅信号を後段増幅器に伝搬させる段間回路とを備える半導体増幅回路である。そして、段間回路に含まれる位相調整ラインは、その第１の端部が前段増幅器の出力端子に接続され、その第２の端部が、整合回路を介して後段増幅器の入力端子に接続され、第１の基準線を基準にして線対称な形状を有している。このような構成により、回路基板を含む半導体増幅回路のサイズを大きくすることなく、位相調整ラインの長さを容易に調整することができる。それとともに、第１のトランジスタと位相調整ラインとの間で生じる結合容量と、第２のトランジスタと位相調整ラインとの間で生じる結合容量との間で均衡を図ることができる。これにより、第１のトランジスタ及び第２のトランジスタから出力される増幅信号における位相のずれを低減でき、高効率の信号増幅が可能となる。その結果、広帯域な回路の小型化を図ることができる。

【0011】

本開示の第２側面に係る半導体増幅回路は、上記第１側面において、位相調整ラインは、リング形状を有する、というものである。この場合、回路基板を含む半導体増幅回路のサイズを大きくすることなく、位相調整ラインの長さを容易に調整することができる。その結果、広帯域な回路の小型化を図ることができる。

【0012】

また、本開示の第３側面に係る半導体増幅回路は、上記第１側面または上記第２側面において、位相調整ラインは、第１の基準線に沿って形成された第１のラインと、第１のラインから第１の基準線から離れる二つの方向に分岐して形成された第２のラインおよび第３のラインと、を有する、というものである。この場合、第２のラインおよび第３のラインと前段増幅器との間で生じる結合容量を小さくすることができ、高効率の信号増幅を実現することができる。

【0013】

また、本開示の第４側面に係る半導体増幅回路は、上記第３側面において、第２のラインおよび第３のラインは、第１のラインの幅の半分の幅を有するように形成されている、というものである。かかる構成により、位相調整ラインの全体の特性インピーダンスを一致させることができ、高効率の信号増幅を実現することができる。

【0014】

また、本開示の第５側面に係る半導体増幅回路は、上記第３側面または上記第４側面において、第２のラインおよび第３のラインは、第１の基準線に垂直な方向に分岐するように形成されている、というものである。この場合、位相調整ラインの長さの調整の自由度を高めることができ、使用周波数帯域を容易に広げることができる。

【0015】

また、本開示の第６側面に係る半導体増幅回路は、上記第３側面から上記第５側面までのいずれかにおいて、第２のラインおよび第３のラインは、第１の基準線に垂直な線に対して線対称な形状を有するように形成されている、というものである。かかる構成によれば、位相調整ラインと前段増幅器との間で生じる結合容量と、位相調整ラインと整合回路との間で生じる結合容量とを含む全体の結合容量を小さくすることができ、高効率の信号増幅を実現することができる。

【0016】

また、本開示の第７側面に係る半導体増幅回路は、上記第６側面において、第２のラインおよび第３のラインは、第１の基準線に関して線対称な矩形状をなすように形成されている、というものである。このような構成の場合、位相調整ラインと前段増幅器との間で生じる結合容量と、位相調整ラインと整合回路との間で生じる結合容量とを含む全体の結合容量を小さくすることができ、高効率の信号増幅を実現することができる。

【0017】

また、本開示の第８側面に係る半導体増幅回路は、上記第１側面から上記第７側面までのいずれかにおいて、回路基板上に、前段増幅器、後段増幅器、及び段間回路を含む回路部が複数並列に配置されている、というものである。かかる構成によれば、広帯域な回路の小型化を図ることができる。

【0018】

以下、本開示の実施形態について、図面を参照しながら説明する。なお、図面の説明において同一要素には同一符号を付し、重複する説明は省略する。

【0019】

（半導体増幅回路の構成）

【0020】

図１は、本開示の一実施形態に係る半導体増幅回路１の構成を示す平面図である。この半導体増幅回路１は、アナログ信号を増幅するモノリシックマイクロ波集積回路（MMIC：monolithic microwave integrated circuit）である。

【0021】

図１に示すように、半導体増幅回路１は、炭化ケイ素（ＳｉＣ）等によって構成される回路基板２と、回路基板２上に搭載された複数の増幅回路部３とを備える。本実施形態の半導体増幅回路１では、増幅回路部３が４個で並列に設けられているが、任意の個数の増幅回路部３が設けられてもよい。

【0022】

図２は、増幅回路部３の概略構成を示すブロック図であり、図３は、増幅回路部３の詳細な回路構成を示す回路図である。

【0023】

図２に示すように、増幅回路部３は、入力整合回路４、前段増幅器５、段間整合回路（段間回路）６、後段増幅器７、及び出力整合回路８を含む。入力整合回路４には外部から高周波（ＲＦ）信号（入力信号）が入力される。高周波信号は、例えば、９．５ＧＨｚ以上１３ＧＨｚ以下の周波数の範囲のアナログ信号である。前段増幅器５は、入力整合回路４を介して高周波信号の入力を受け、高周波信号を増幅して増幅信号を出力する。前段増幅器５から出力された増幅信号は、段間整合回路６を経由して後段増幅器７に入力される。後段増幅器７は、入力された増幅信号をさらに増幅して出力する。後段増幅器７から出力された増幅信号は出力整合回路８を経由して外部に出力される。

【0024】

図３を参照して、増幅回路部３の回路構成を詳細に説明する。

【0025】

入力整合回路４は、キャパシタＣ１，Ｃ２，Ｃ３、インダクタＬ１，Ｌ２、及び導電ラインである配線部１２を有する。配線部１２の２つの端部のうちの第１の端部は、高周波信号が入力される入力端子１１に接続されるとともに、キャパシタＣ１を介して基準電位線に接続（接地）されている。配線部１２の２つの端部のうちの第２の端部は、前段増幅器５の入力に接続される。配線部１２の第２の端部は、インダクタＬ１を介して、前段増幅器５のゲートバイアス供給用のバイアス入力端子１３に接続されている。また、配線部１２の第２の端部は、インダクタＬ２をも介して、前段増幅器５のゲートバイアス供給用のバイアス入力端子１３に接続されている。キャパシタＣ２，Ｃ３は、それぞれ、バイアス入力端子１３と基準電位線との間に接続されている。

【0026】

前段増幅器５は、第１のトランジスタ５Ａ及び第２のトランジスタ５Ｂを有する。第１のトランジスタ５Ａ及び第２のトランジスタ５Ｂは、例えばＦＥＴである。第１のトランジスタ５Ａのゲート端子及び第２のトランジスタ５Ｂのゲート端子は、前段増幅器５の入力端子を構成し、入力整合回路４の配線部１２を介して入力端子１１に接続される。第１のトランジスタ５Ａのドレイン端子及び第２のトランジスタ５Ｂのドレイン端子は、互いに接続されて前段増幅器５の出力端子を構成する。第１のトランジスタ５Ａのソース端子及び第２のトランジスタ５Ｂのソース端子は、それぞれ、基準電位線に接続されている（接地されている）。第１のトランジスタ５Ａ及び第２のトランジスタ５Ｂは、回路基板２上において、配線部１２に沿って延びる基準線（第１の基準線）ＡＸを挟んで並んで配置されている。すなわち、前段増幅器５の入力端子及び出力端子が基準線ＡＸ上に配置されるように構成される。

【0027】

段間整合回路６は、位相調整ライン１５、バイアス回路１６，１７、及び整合回路１８を有する。段間整合回路６は、回路基板２上に形成され、前段増幅器５の出力端子から出力された増幅信号を後段増幅器７に向けて伝搬させる回路要素である。

【0028】

位相調整ライン１５は、回路基板２上に形成された４つの導電ラインである、第１のライン１９Ａ、第２のライン１９Ｂ、第３のライン１９Ｃ、及び第４のライン１９Ｄを含む。第１のライン１９Ａは、その第１の端部が前段増幅器５の出力端子に接続された基準線ＡＸ上の端子２０に接続され、基準線ＡＸに沿って延びるように構成される。第４のライン１９Ｄは、第１のライン１９Ａから前段増幅器５の反対側に分離されて、基準線ＡＸに沿って延びるように形成されている。第２のライン１９Ｂ及び第３のライン１９Ｃは、それぞれ、第１のライン１９Ａの第２の端部と、第４のライン１９Ｄの第１のライン１９Ａに近い第１の端部との間を接続するように形成されている。第４のライン１９Ｄの第２の端部は、基準線ＡＸ上の端子（内部端子）２１に接続されている。位相調整ライン１５は、全体として、基準線ＡＸを基準にして線対称な形状を有する。具体的には、位相調整ライン１５の第２のライン１９Ｂ及び第３のライン１９Ｃは、基準線ＡＸを基準にして線対称な矩形のリング形状をなすように構成される。

【0029】

バイアス回路１６は、回路基板２上の導電ラインである配線部２２，２３、及びキャパシタＣ４，Ｃ５，Ｃ６を含む。配線部２２及び配線部２３は、前段増幅器５のドレインバイアス供給用のバイアス入力端子２４と、端子２１とを接続する。キャパシタＣ４，Ｃ５，Ｃ６は、バイアス入力端子２４と基準電位線との間に接続されている。

【0030】

整合回路１８は、前段増幅器５と後段増幅器７との間でインピーダンスの整合を行う回路である。整合回路１８は、１つの入力端子２５、２つの出力端子２６Ａ，２６Ｂ、回路基板２上の導電ラインである配線部２７Ａ，２７Ｂ，２７Ｃ，２７Ｄ、及び、キャパシタＣ８，Ｃ９，Ｃ１０，Ｃ１１を含む。入力端子２５は、キャパシタＣ７を介して、位相調整ライン１５の第４のライン１９Ｄに接続された端子２１に接続されている。また、入力端子２５は、２つの配線部２７Ａ，２８Ｂを経由して出力端子２６Ａに接続され、２つの配線部２７Ｃ，２８Ｄを経由して出力端子２６Ｂに接続されている。キャパシタＣ８，Ｃ９は、それぞれ、配線部２７Ｂの２つの端部と基準電位線との間に接続され、キャパシタＣ１０，Ｃ１１は、それぞれ、配線部２７Ｄの２つの端部と基準電位線との間に接続されている。

【0031】

バイアス回路１７は、抵抗素子２９Ａ，２９Ｂ、及びキャパシタＣ１２，Ｃ１３を含む。抵抗素子２９Ａ及び抵抗素子２９Ｂは、それぞれ、後段増幅器７のゲートバイアス供給用のバイアス入力端子３０と、２つの出力端子２６Ａ，２６Ｂとを接続する。キャパシタＣ１２，Ｃ１３は、バイアス入力端子３０と基準電位線との間に接続されている。

【0032】

後段増幅器７は、回路基板２上において前段増幅器５の出力端子から基準線ＡＸに沿った方向に離れて配置され、前段増幅器５から出力された増幅信号を段間整合回路６を経由して受けて、その増幅信号をさらに増幅する。後段増幅器７は、第１のトランジスタ３１Ａ、第２のトランジスタ３１Ｂ、第３のトランジスタ３１Ｃ、及び第４のトランジスタ３１Ｄを有する。第１のトランジスタ３１Ａ、第２のトランジスタ３１Ｂ、第３のトランジスタ３１Ｃ、及び第４のトランジスタ３１Ｄは、例えばＦＥＴである。第１のトランジスタ３１Ａのゲート端子及び第２のトランジスタ３１Ｂのゲート端子は、後段増幅器７の第１の入力端子を構成し、整合回路１８の出力端子２６Ａに接続される。第１のトランジスタ３１Ａのドレイン端子及び第２のトランジスタ３１Ｂのドレイン端子は、互いに接続されて後段増幅器７の第１の出力端子３２Ａを構成する。第１のトランジスタ３１Ａのソース端子及び第２のトランジスタ３１Ｂのソース端子は、それぞれ、基準電位線に接続されている（接地されている）。第３のトランジスタ３１Ｃのゲート端子及び第４のトランジスタ３１Ｄのゲート端子は、後段増幅器７の第２の入力端子を構成し、整合回路１８の出力端子２６Ｂに接続される。第３のトランジスタ３１Ｃのドレイン端子及び第４のトランジスタ３１Ｄのドレイン端子は、互いに接続されて後段増幅器７の第２の出力端子３２Ｂを構成する。第３のトランジスタ３１Ｃのソース端子及び第４のトランジスタ３１Ｄのソース端子は、それぞれ、基準電位線に接続されている（接地されている）。

【0033】

出力整合回路８は、後段増幅器７の２つの出力端子３２Ａ，３２Ｂから出力された増幅信号を合成して出力端子３３に伝搬させるための回路部である。出力端子３３において合成された増幅信号は、出力端子３３から外部に出力される。出力整合回路８は、回路基板２上の４つの導電ラインである配線部３４Ａ，３４Ｂ，３４Ｃ，３４Ｄ、及びキャパシタＣ１４，Ｃ１５を含む。配線部３４Ａ，３４Ｂは、後段増幅器７の出力端子３２Ａと出力端子３３との間で直列に接続されて形成されている。配線部３４Ｃ，３４Ｄは、後段増幅器７の出力端子３２Ｂと出力端子３３との間で直列に接続されて形成されている。キャパシタＣ１４は、２つの配線部３４Ａ，３４Ｂの間の接続点と基準電位線との間に接続されている。キャパシタＣ１５は、２つの配線部３４Ｃ，３４Ｄの間の接続点と基準電位線との間に接続されている。

【0034】

ここで、図４を参照して、段間整合回路６の位相調整ライン１５の構成を詳細に説明する。図４は、回路基板２上の位相調整ライン１５の構成を示す平面図である。

【0035】

第２のライン１９Ｂ及び第３のライン１９Ｃは、それぞれ、基準線ＡＸに沿った第１のライン１９Ａから垂直に離れる二つの方向に分岐し、基準線ＡＸに垂直な方向に延びる直線部４１Ｂ，４１Ｃを有する。また、第２のライン１９Ｂ及び第３のライン１９Ｃは、それぞれ、直線部４１Ｂ，４１Ｃから垂直に屈曲して基準線ＡＸに沿って延びる直線部４２Ｂ，４２Ｃと、直線部４２Ｂ，４２Ｃから垂直に屈曲して基準線ＡＸに垂直な方向に沿って、第４のライン１９Ｄの第１の端部まで延びる直線部４３Ｂ，４３Ｃと、をさらに有する。

【0036】

第１のライン１９Ａ及び第４のライン１９Ｄは、回路基板２上で同一の線幅を有し、第２のライン１９Ｂ及び第３のライン１９Ｃは、全体として、回路基板２上で第１のライン１９Ａの半分の線幅を有する。このような構成により、位相調整ライン１５が全体で均一な特性インピーダンスを有るように構成される。

【0037】

また、第１のライン１９Ａ、第２のライン１９Ｂ、第３のライン１９Ｃ、及び第４のライン１９Ｄは、全体として、回路基板２に沿った基準線ＡＸに垂直な基準線ＢＸに対しても線対称な形状を有する。すなわち、第１のライン１９Ａの長さと第４のライン１９Ｄの長さが同一とされ、４つの直線部４１Ｂ，４３Ｂ，４１Ｃ，４３Ｃの長さが同一とされ、２つの直線部４２Ｂ，４２Ｃの長さが同一とされる。

【0038】

上記構成の位相調整ライン１５の計算上の線路長は、次のように計算される。第１のライン１９Ａの長さをＤ１、直線部４２Ｂ，４２Ｃの長さをＤ２、第４のライン１９Ｄの長さをＤ３、直線部４１Ｂ，４３Ｂ，４１Ｃ，４３Ｃの長さをＤ４とすると、計算上の線路長Ｌｏは、下記式；
Ｌｏ＝Ｄ１＋（Ｄ４×２＋Ｄ２）／２＋Ｄ３
によって計算される。

【0039】

本実施形態に係る半導体増幅回路１は、上述した構成の複数の増幅回路部３を有し、回路基板２上に、入力整合回路４、前段増幅器５、段間整合回路（段間回路）６、後段増幅器７、及び出力整合回路８が、複数組で並列に配置された構成を有する。

【0040】

（半導体増幅回路の作用効果）

【0041】

以上説明した半導体増幅回路１は、基準線ＡＸを挟んで回路基板２上に配置された第１のトランジスタ５Ａおよび第２のトランジスタ５Ｂを含む前段増幅器５と、前段増幅器５の出力端子から出力された増幅信号をさらに増幅する後段増幅器７と、前段増幅器５からの増幅信号を後段増幅器７に伝搬させる段間整合回路６とを備える半導体増幅回路である。そして、段間整合回路６に含まれる位相調整ライン１５は、その第１の端部が前段増幅器５の出力端子に接続され、その第２の端部が、整合回路１８を介して後段増幅器７の入力端子に接続され、基準線ＡＸを基準にして線対称な形状を有している。このような構成により、回路基板２を含む半導体増幅回路１のサイズを大きくすることなく、位相調整ライン１５の長さを容易に調整することができる。それとともに、第１のトランジスタ５Ａと位相調整ライン１５との間で生じる結合容量と、第２のトランジスタ５Ｂと位相調整ライン１５との間で生じる結合容量との間で均衡を図ることができる。これにより、第１のトランジスタ５Ａ及び第２のトランジスタ５Ｂから出力される増幅信号における位相のずれを低減でき、高効率の信号増幅が可能となる。

【0042】

例えば、前段増幅器５から後段増幅器７に向けてパワーを十分に伝えるための整合を低域の周波数帯まで取るためには、位相調整ライン１５の線路長を長くする必要がある。このような場合でも、回路基板２を大きくすることなく位相調整ライン１５の線路長を調整することができる。また、回路基板２の厚さよりも位相調整ライン１５の線幅が狭くなるほど、位相調整ライン１５の第２のライン１９Ｂと第１のトランジスタ５Ａとの間の結合容量と、位相調整ライン１５の第３のライン１９Ｃと第２のトランジスタ５Ｂとの間の結合容量が無視できなくなる。このような場合、第１のトランジスタ５Ａから出力される増幅信号と、第２のトランジスタ５Ｂから出力される増幅信号とが、結合容量の影響を受けるが、２つのトランジスタ５Ａ，５Ｂから出力される２つの増幅信号間で位相のバランスが取れているために、増幅信号のパワーの低下が防止できる。その結果、広帯域な回路の小型化を図ることができる。

【0043】

また、半導体増幅回路１においては、位相調整ライン１５が、第１のライン１９Ａと第４のライン１９Ｄとの間に接続された矩形のリング状のライン１９Ｂ，１９Ｃを有している。この場合、回路基板２を含む半導体増幅回路１のサイズを大きくすることなく、位相調整ライン１５の線路長Ｌｏを容易に調整することができる。また、位相調整ライン１５と前段増幅器５との間で生じる結合容量と、位相調整ライン１５と配線部２２、２３との間で生じる結合容量とを含む全体の結合容量を小さくすることができ、高効率の信号増幅を実現することができる。その結果、広帯域な回路の小型化を図ることができる。

【0044】

例えば、位相調整ライン１５としては、第１のトランジスタ５Ａのドレイン端子と第２のトランジスタ５Ｂのドレイン端子とから並列で引き出される２つのラインを設ける構成、あるいは端子２０から並列で引き出される２つのラインを設ける構成も想定される。しかしながら、この場合はリング形状よりも位相調整ライン１５の線路長Ｌｏが短くなり線路長Ｌｏの調整の自由度が低下する。また、位相調整ライン１５の別の構成としては、ミアンダのように複雑な形状の構成も想定される。しかしながら、この場合は、ライン間の電磁的な結合が強まり、伝搬される増幅信号が乱れる可能性がある。

【0045】

また、半導体増幅回路１においては、位相調整ライン１５は、基準線ＡＸに沿って形成された第１のライン１９Ａと、第１のライン１９Ａから基準線ＡＸから垂直な方向に分岐して形成された第２のライン１９Ｂおよび第３のライン１９Ｃとを有する。この場合、第２のライン１９Ｂおよび第３のライン１９Ｃと前段増幅器５との間で生じる結合容量を小さくすることができ、高効率の信号増幅を実現することができる。また、位相調整ライン１５の線路長Ｌｏの調整の自由度を高めることができ、使用周波数帯域を容易に広げることができる。

【0046】

また、半導体増幅回路１においては、第２のライン１９Ｂおよび第３のライン１９Ｃは、第１のライン１９Ａの線幅の半分の線幅を有するように形成されている。かかる構成により、位相調整ライン１５の全体の特性インピーダンスを一致させることができ、高効率の信号増幅を実現することができる。

【0047】

また、半導体増幅回路１においては、位相調整ライン１５が基準線ＢＸに対しても線対称な形状を有している。かかる構成によれば、位相調整ライン１５と前段増幅器５との間で生じる結合容量と、位相調整ライン１５と配線部２２，２３との間で生じる結合容量とを含む全体の結合容量を小さくすることができ、高効率の信号増幅を実現することができる。

【0048】

図７には、第１の比較例に係る増幅回路部９０３Ａの構成を示す。増幅回路部９０３Ａは、増幅回路部３と異なる構成の位相調整ライン９１５Ａを備える。位相調整ライン９１５Ａは、回路基板２上に形成された直線状の導電ラインであるライン１９を含む。ライン１９は、前段増幅器５と端子２１との間に接続されている。このような増幅回路部９０３Ａの構成においては、位相調整ライン９１５Ａの線路長を長くしようとすると回路基板２の基準線ＡＸに沿った方向のサイズを大きくせざるを得なくなる。そのため、使用周波数帯域を低域まで広げたい場合に回路の小型化を図ることが困難となる。

【0049】

図８には、第２の比較例に係る増幅回路部９０３Ｂの構成を示す。増幅回路部９０３Ｂは、増幅回路部３と異なる構成の位相調整ライン９１５Ｂを備える。位相調整ライン９１５Ｂは、回路基板２上に形成された３つの導電ラインである、第１のライン４４Ａ、第２のライン４４Ｂ、及び第３のライン４４Ｃを含む。第１のライン４４Ａ、第２のライン４４Ｂ、及び第３のライン４４Ｃは、位相調整ライン１５の第１のライン１９Ａ、第２のライン１９Ｂ、及び第４のライン１９Ｄと同一の形状を有するように形成されている。ただし、第１のライン４４Ａ、第２のライン４４Ｂ、及び第３のライン４４Ｃは、回路基板２上で互いに同一の線幅を有する。つまり、位相調整ライン９１５Ｂは、基準線ＡＸに対して非対称な形状を有する。このような増幅回路部９０３Ｂの構成においては、第１のトランジスタ５Ａと位相調整ライン９１５Ｂとの間で生じる結合容量と、第２のトランジスタ５Ｂと位相調整ライン９１５Ｂとの間で生じる結合容量との間で差が生じてしまう。そのため、第１のトランジスタ５Ａ及び第２のトランジスタ５Ｂから出力される増幅信号における位相のずれが生じてしまい、出力される増幅信号のパワーが低下する場合がある。

【0050】

次に、本実施形態の効果を実証するシミュレーション計算の結果を示す。

【0051】

シミュレーション計算に際しては、本実施形態に係る増幅回路部３において、回路基板２が厚さ１００μｍの炭化ケイ素（ＳｉＣ）基板であり、第１の面（回路搭載面と反対側の面）に銅（Ａｕ）からなるグランド層（基準電位層）が形成され、第１の面の反対側の第２の面（回路搭載面）上に位相調整ライン１５を含む導電ラインが厚さ４μｍの銅（Ａｕ）からなる金属膜によって形成されていると想定された。さらに、本実施形態に係る増幅回路部３においては、位相調整ライン１５として、第１のライン１９Ａ及び第４のライン１９Ｄの線幅が３０μｍ、第１のライン１９Ａ及び第４のライン１９Ｄの長さがＤ１＝Ｄ３＝７２．５μｍ、第２のライン１９Ｂおよび第３のライン１９Ｃの線幅が１５μｍ、第２のライン１９Ｂおよび第３のライン１９Ｃの長さが、Ｄ４＝２００μｍ、Ｄ２＝６５μｍで形成されていると想定された。すなわち、本実施形態に係る増幅回路部３においては、位相調整ライン１５の基準線ＡＸに沿った全体の長さがＤ５＝２４０μｍであり、位相調整ライン１５の線路長Ｌｏ＝３７７．５μｍであると想定された。

【0052】

また、シミュレーション計算に際しては、「比較例１」として、第１の比較例に係る増幅回路部９０３Ａにおいて、位相調整ライン９１５Ａのライン１９の長さを１００μｍであると想定された。また、「比較例２」として、第１の比較例に係る増幅回路部９０３Ａにおいて、位相調整ライン９１５Ａのライン１９の長さを、本実施形態における位相調整ライン１５の全体の長さＤ５と等しい２４０μｍであると想定された。「比較例１」及び「比較例２」のいずれにおいても、位相調整ライン９１５Ａの構成以外は、本実施形態と同一であると想定された。

【0053】

図５は、５ｄＢゲインコンプレッション時の出力パワー（Ｐ５ｄＢ）［ｄＢｍ］の周波数特性のシミュレーション計算の結果を示すグラフである。この結果から、比較例１では低域の周波数、すなわち、９．５ＧＨｚ以上１０ＧＨｚ以下の周波数では出力パワーが目標値である４３ｄＢｍを下回っていることが分かった。比較例２では、比較例１に比較すると、出力パワーが目標値を上回っている周波数帯域が広がっているが、９．５ＧＨｚ付近の周波数では出力パワーが目標値を下回っていることが分かった。これに対して、本実施形態では、９．５ＧＨｚ以上１３ＧＨｚ以下の周波数帯域にて出力パワーが目標値を十分に上回っていることが分かった。

【0054】

図６は、電力付加効率（ＰＡＥ：Power Added Efficiency）［％］の周波数特性のシミュレーション計算の結果を示すグラフである。この結果から、比較例１では低域の周波数、すなわち、９．５ＧＨｚ以上１０．５ＧＨｚ以下の周波数では電力付加効率が目標値である３０％を下回っていることが分かった。比較例２では、比較例１に比較すると、電力付加効率が目標値を上回っている周波数帯域が広がっているが、９．５ＧＨｚ以上１０ＧＨｚ以下の周波数では電力付加効率が目標値を下回っていることが分かった。これに対して、本実施形態では、９．５ＧＨｚ以上１３ＧＨｚ以下の周波数帯域にて電力付加効率が目標値を十分に上回っていることが分かった。

【0055】

具体的には、上記のシミュレーション計算により、比較例２に関しては、周波数９．５ＧＨｚにおける出力パワー４２．６ｄＢｍ、電力付加効率２６．７％と計算された。これに対して、本実施形態に関しては、周波数９．５ＧＨｚにおける出力パワーが２．５ｄＢほど改善され、電力付加効率が９．４％ほど改善されることが分かった。

【0056】

以上、好適な実施の形態において本開示の原理を図示し説明してきたが、本開示は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本開示は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。

【符号の説明】

【0057】

１…半導体増幅回路
２…回路基板
３，９０３Ａ，９０３Ｂ…増幅回路部
４…入力整合回路
１１，２５…入力端子
５…前段増幅器
５Ａ…第１のトランジスタ
５Ｂ…第２のトランジスタ
３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ…トランジスタ
６…段間整合回路（段間回路）
７…後段増幅器
８…出力整合回路
１５，９１５Ａ，９１５Ｂ…位相調整ライン
１９Ａ…第１のライン
１９Ｂ…第２のライン
１９Ｃ…第３のライン
１９Ｄ…第４のライン
１８…整合回路
２０…端子（出力端子）
２１…端子（内部端子）
２６Ａ，２６Ｂ，３２Ａ，３２Ｂ，３３…出力端子
ＡＸ…基準線（第１の基準線）
ＢＸ…基準線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】