特開 2024-149416 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024149416

(43)【公開日】2024-10-18

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20241010BHJP

   H01L 29/739 20060101ALI20241010BHJP

   H01L 29/78 20060101ALI20241010BHJP

   H01L 29/861 20060101ALI20241010BHJP

   H01L 29/12 20060101ALI20241010BHJP

   H01L 21/8234 20060101ALI20241010BHJP

【ＦＩ】

H01L29/78 658Z

H01L29/78 655A

H01L29/78 657D

H01L29/78 652J

H01L29/78 653A

H01L29/91 C

H01L29/78 652M

H01L29/78 658H

H01L29/91 J

H01L29/78 652T

H01L29/91 F

H01L27/06 102A

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2024058486

(22)【出願日】2024-04-01

(31)【優先権主張番号】P 2023062415

(32)【優先日】2023-04-06

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】野路 典昭

(72)【発明者】

【氏名】兒玉 奈緒子

(72)【発明者】

【氏名】北原 和弘

(72)【発明者】

【氏名】橋本 達也

(72)【発明者】

【氏名】片岡 良太

(72)【発明者】

【氏名】林田 隼弥

【テーマコード（参考）】

5F048

【Ｆターム（参考）】

5F048AC10

5F048BA11

5F048BB05

5F048BB19

5F048BC03

5F048BC12

5F048BD07

5F048BF06

(57)【要約】

【課題】凸欠陥を凹欠陥に変えることで、不良率を低減させることができる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板にＭＯＳ構造を含む表面構造を形成し、表面構造を覆う層間絶縁膜を形成し、表面構造に接し、層間絶縁膜の表面全体を覆うＡｌ合金膜を成膜し、Ａｌ合金膜の表面を覆うレジスト膜を成膜し、レジスト膜をマスクとして、Ａｌ合金膜をパターニングし、レジスト膜を除去する。レジスト膜は、Ａｌ合金膜の凸欠陥を一部露出する膜厚で成膜する。
【選択図】図２

【特許請求の範囲】

【請求項1】

半導体基板にＭＯＳ構造を含む表面構造を形成する第１工程と、
前記表面構造を覆う層間絶縁膜を形成する第２工程と、
前記表面構造に接し、前記層間絶縁膜の表面全体を覆うＡｌ合金膜を成膜する第３工程と、
前記Ａｌ合金膜の表面を覆うレジスト膜を成膜する第４工程と、
前記レジスト膜をマスクとして、前記Ａｌ合金膜をパターニングする第５工程と、
前記レジスト膜を除去する第６工程と、
を含み、
前記第４工程では、前記Ａｌ合金膜上の凸欠陥を一部露出する膜厚で前記レジスト膜を成膜することを特徴とする半導体装置の製造方法。

【請求項2】

前記レジスト膜の膜厚は１．６μｍ以上３．１μｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。

【請求項3】

前記レジスト膜の膜厚は２．７μｍ以上２．９μｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。

【請求項4】

前記凸欠陥の高さは、５μｍ以上であることを特徴とする請求項１に記載の半導体装置の製造方法。

【請求項5】

半導体基板にＭＯＳ構造を含む表面構造を形成する第１工程と、
前記表面構造を覆う層間絶縁膜を形成する第２工程と、
前記表面構造に接し、前記層間絶縁膜の表面全体を覆うＡｌ合金膜を成膜する第３工程と、
前記Ａｌ合金膜の表面を覆うレジスト膜を成膜する第４工程と、
前記レジスト膜をマスクとして、前記Ａｌ合金膜をパターニングする第５工程と、
前記レジスト膜を除去する第６工程と、
を含み、
前記第４工程では、前記Ａｌ合金膜上の凸欠陥を完全に被覆する膜厚で前記レジスト膜を成膜することを特徴とする半導体装置の製造方法。

【請求項6】

前記レジスト膜の膜厚は３．３μｍ以上４．０μｍ以下であることを特徴とする請求項５に記載の半導体装置の製造方法。

【請求項7】

前記凸欠陥の高さは、８μｍ以下であることを特徴とする請求項６に記載の半導体装置の製造方法。

【請求項8】

前記レジスト膜の膜厚は３．８μｍ以上４．０μｍ以下であることを特徴とする請求項５に記載の半導体装置の製造方法。

【請求項9】

前記凸欠陥の高さは、１０μｍ以下であることを特徴とする請求項８に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置の製造方法に関する。

【背景技術】

【0002】

従来、無機膜に段切れ等の欠陥を生じさせ、その欠陥から剥離液がレジストパターンに到達することで、無機膜をリフトオフによって除去する半導体装置の製造方法が公知である（例えば、下記特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１６－１８１６４６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

従来の半導体装置の製造方法では、Ａｌ－ＳｉなどのＡｌ合金膜成膜前に異物があると、Ａｌ合金膜中に異物が取り込まれ凸欠陥となり、組立時の電気特性不良の主要因になるという課題があった。この発明は、凸欠陥を凹欠陥に変えることで、不良率を低減させることができる半導体装置の製造方法を提供することを目的とする。また、組立時の電気特性不良の主要因にとならない小さな凸欠陥については、凹欠陥に変えることを防ぐことで不良率を低減させることができる半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0005】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体基板にＭＯＳ構造を含む表面構造を形成する第１工程を行う。次に、前記表面構造を覆う層間絶縁膜を形成する第２工程を行う。次に、前記表面構造に接し、前記層間絶縁膜の表面全体を覆うＡｌ合金膜を成膜する第３工程を行う。次に、前記Ａｌ合金膜の表面を覆うレジスト膜を成膜する第４工程を行う。次に、前記レジスト膜をマスクとして、前記Ａｌ合金膜をパターニングする第５工程を行う。次に、前記レジスト膜を除去する第６工程を行う。前記第４工程では、前記Ａｌ合金膜上の凸欠陥を一部露出する膜厚で前記レジスト膜を成膜する。

【0006】

また、この発明にかかる半導体装置の製造方法は、前記レジスト膜の膜厚は１．６μｍ以上３．１μｍ以下であることを特徴とする。

【0007】

また、この発明にかかる半導体装置の製造方法は、前記レジスト膜の膜厚は２．７μｍ以上２．９μｍ以下であることを特徴とする。

【0008】

また、この発明にかかる半導体装置の製造方法は、前記凸欠陥の高さは、５μｍ以上であることを特徴とする。

【0009】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体基板にＭＯＳ構造を含む表面構造を形成する第１工程を行う。次に、前記表面構造を覆う層間絶縁膜を形成する第２工程を行う。次に、前記表面構造に接し、前記層間絶縁膜の表面全体を覆うＡｌ合金膜を成膜する第３工程を行う。次に、前記Ａｌ合金膜の表面を覆うレジスト膜を成膜する第４工程を行う。次に、前記レジスト膜をマスクとして、前記Ａｌ合金膜をパターニングする第５工程を行う。次に、前記レジスト膜を除去する第６工程を行う。前記第４工程では、前記Ａｌ合金膜上の凸欠陥を完全に被覆する膜厚で前記レジスト膜を成膜する。

【0010】

また、この発明にかかる半導体装置の製造方法は、前記レジスト膜の膜厚は３．３μｍ以上４．０μｍ以下であることを特徴とする。

【0011】

また、この発明にかかる半導体装置の製造方法は、前記凸欠陥の高さは、８μｍ以下であることを特徴とする。

【0012】

また、この発明にかかる半導体装置の製造方法は、前記レジスト膜の膜厚は３．８μｍ以上４．０μｍ以下であることを特徴とする。

【0013】

また、この発明にかかる半導体装置の製造方法は、前記凸欠陥の高さは、１０μｍ以下であることを特徴とする。

【発明の効果】

【0014】

本発明にかかる半導体装置の製造方法によれば、凸欠陥を凹欠陥に変えることで、不良率を低減させることができるという効果を奏する。

【図面の簡単な説明】

【0015】

【図1】実施の形態１にかかる半導体装置の構造を示す断面図である。

【図2】実施の形態１にかかる半導体装置の製造方法を示すフローチャートである。

【図3】実施の形態１にかかる半導体装置の製造方法においてＡｌ－Ｓｉ膜スパッタ前の状態を模式的に示す断面図である。

【図4】実施の形態１にかかる半導体装置の製造方法においてＡｌ－Ｓｉ膜スパッタ後の状態を模式的に示す断面図である。

【図5】実施の形態１にかかる半導体装置の製造方法においてレジスト塗布後の状態を模式的に示す断面図である。

【図6】実施の形態１にかかる半導体装置の製造方法においてＡｌ－Ｓｉ膜エッチング、レジスト除去後の状態を模式的に示す断面図である。

【図7A】実施の形態１にかかる半導体装置の製造方法において、凸欠陥高さ６μｍの場合のレジスト膜厚と凹欠陥変化率を示すグラフである。

【図7B】実施の形態１にかかる半導体装置の製造方法において、凸欠陥高さ５μｍの場合のレジスト膜厚と凹欠陥変化率を示すグラフである。

【図7C】実施の形態１にかかる半導体装置の製造方法において、凸欠陥高さ４μｍの場合のレジスト膜厚と凹欠陥変化率を示すグラフである。

【図8】実施の形態１にかかる半導体装置の製造方法において、凸欠陥高さとレジスト膜厚との関係を示すグラフである。

【図9A】実施の形態１にかかる半導体装置の製造方法においてレジスト膜厚が十分な場合のＡｌ－Ｓｉ膜パターニング後の状態を模式的に示す断面図である。

【図9B】実施の形態１にかかる半導体装置の製造方法においてレジスト膜厚が十分な場合のＡｌ－Ｓｉ膜エッチング中の状態を模式的に示す断面図である。

【図9C】実施の形態１にかかる半導体装置の製造方法においてレジスト膜厚が十分な場合のＡｌ－Ｓｉ膜エッチング後の状態を模式的に示す断面図である。

【図10A】実施の形態１にかかる半導体装置の製造方法においてレジスト膜厚が薄い場合のＡｌ－Ｓｉ膜パターニング後の状態を模式的に示す断面図である。

【図10B】実施の形態１にかかる半導体装置の製造方法においてレジスト膜厚が薄い場合のＡｌ－Ｓｉ膜エッチング中の状態を模式的に示す断面図である。

【図10C】実施の形態１にかかる半導体装置の製造方法においてレジスト膜厚が薄い場合のＡｌ－Ｓｉ膜エッチング後の状態を模式的に示す断面図である。

【図11】実施の形態１にかかる半導体装置の製造方法においてレジスト塗布後の状態を模式的に示す上面図である。

【図12】実施の形態１にかかる半導体装置の製造方法において装置ステージ装着後の状態を模式的に示す上面図である。

【図13】実施の形態１にかかる半導体装置の製造方法においてポリイミド膜除去後の状態を模式的に示す断面図である。

【図14】従来の半導体装置での異物の高さとレジスト膜の膜厚の被覆性の関係性を示す断面図である。

【図15】実施の形態１にかかる半導体装置での異物の高さとレジスト膜の膜厚の被覆性の関係性を示す断面図である。

【図16】実施の形態２にかかる半導体装置での異物の高さとレジスト膜の膜厚の被覆性の関係性を示す断面図である。

【図17】異物の高さ５μｍでのＡｌ－Ｓｉ欠陥サイズとレジスト膜の膜厚による凹欠陥変化率を示すグラフである。

【図18】従来の半導体装置の製造方法においてＡｌ－Ｓｉ膜スパッタ前の状態を模式的に示す断面図である。

【図19】従来の半導体装置の製造方法においてＡｌ－Ｓｉ膜スパッタ後の状態を模式的に示す断面図である。

【図20】従来の半導体装置の製造方法においてレジスト塗布後の状態を模式的に示す断面図である。

【図21】従来の半導体装置の製造方法においてＡｌ－Ｓｉ膜エッチング、レジスト除去後の状態を模式的に示す断面図である。

【図22】従来の半導体装置の製造方法においてレジスト塗布後の状態を模式的に示す上面図である。

【図23】従来の半導体装置の製造方法において装置ステージ装着後の状態を模式的に示す上面図である。

【図24】従来の半導体装置の製造方法においてポリイミド膜、レジスト塗布後の状態を模式的に示す断面図である。

【図25】従来の半導体装置の製造方法においてポリイミド膜除去後の状態を模式的に示す断面図である。

【発明を実施するための形態】

【0016】

以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。そして、同じまたは同等との記載は製造におけるばらつきを考慮して±５％以内まで含むとするのがよい。

【0017】

最初に、従来の半導体装置の製造方法について説明する。従来の半導体装置の製造方法について、ＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：逆導通絶縁ゲート型バイポーラトランジスタ）を例に説明する。ＲＣ－ＩＧＢＴは、例えばトレンチゲート構造のＩＧＢＴと、このＩＧＢＴに逆並列に接続したＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：還流ダイオード）とを同一の半導体基板（半導体チップ）上に一体化してなる。

【0018】

まず、通常採用される厚い状態のｎ^-型半導体基板（半導体ウェハ）を準備する。次に、一般的な方法により、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート（金属－酸化膜－半導体からなる絶縁ゲート）などの表面デバイス構造を形成する。例えば、ｎ^-型半導体基板であるｎ^-型ドリフト層１０１のおもて面に、ｎ型蓄積層１０５、ｐ型ベース領域１０２、トレンチ１０６、ｎ⁺型エミッタ領域１０３、ｐ⁺型コンタクト領域１０４、ゲート絶縁膜、ゲート電極１０８等を形成する（図１８等参照）。次に、ゲート電極１０８を覆うように、例えばＢＰＳＧ膜などの層間絶縁膜１０９を堆積（形成）する。

【0019】

次に、層間絶縁膜１０９をパターニングしてコンタクトホールを形成する。次に、コンタクトホールの内部に、コンタクトプラグ１１５を形成する。次に、例えばスパッタリング法により、コンタクトホールの内部のコンタクトプラグ１１５に接するように、層間絶縁膜の表面全体を覆うＡｌ－Ｓｉ（アルミニウムシリコン合金）膜１３３を形成する。

【0020】

次に、Ａｌ－Ｓｉ膜１３３をパターニングする。次に、Ａｌ－Ｓｉ膜１３３をアニールして、おもて面電極（エミッタ電極とアノード電極）を形成する。次に、おもて面電極上にパッシベーション膜を例えば、ポリイミド膜で形成する。次に、ｎ^-型半導体基板を裏面側から研削していき、半導体装置として用いる製品厚さの位置まで研削して薄化する。次に、ｎ^-型半導体基板の研削後の裏面に、裏面デバイス構造を形成する。次に、半導体ウェハのおもて面上に、エッジ終端領域を覆うようにパッシベーション膜を形成する。次に、パッシベーション膜をパターニングしてエミッタ電極、アノード電極や各電極パッドを露出させ、エミッタ電極やアノード電極上にＮｉ－Ｐめっきを成長させ、その上にＡｕめっきを成長させることで、表面電極を形成する。次に、ｎ^-型ドリフト領域１０１の内部にライフタイムキラーとなるヘリウムの欠陥を導入（形成）する。

【0021】

次に、ｎ^-型半導体基板の裏面に、裏面電極（コレクタ電極とカソード電極）を形成する。次に、ｎ^-型半導体基板を切断（ダイシング）して個々のチップ状に個片化することで、ＲＣ－ＩＧＢＴチップ（半導体チップ）が完成する。

【0022】

従来の半導体装置の製造方法では、Ａｌ－Ｓｉ膜１３３のパターニングの際、ウェットエッチングのマスクとして用いるレジスト膜１３１を形成している。この際、表面デバイス（層間絶縁膜１０９やコンタクトプラグ１１５）上に異物があると、異物の大きさにより、Ａｌ－Ｓｉ膜１３３上に凸欠陥１３６が形成される（図２１参照）。

【0023】

図１８は、従来の半導体装置の製造方法においてＡｌ－Ｓｉ膜成膜前の状態を模式的に示す断面図である。ここでは、表面デバイス上に、それぞれ高さの異なる異物１３０ａ、異物１３０ｂ、異物１３０ｃがある場合を示す。異物１３０ａは高さが６μｍ以上で、異物１３０ｂは高さが５μｍ程度（６μｍより小さい）である。異物の高さが小さいもので、形状によっては異物１３０ｃのようにＡｌ－Ｓｉ膜中に埋まる場合がある。

【0024】

図１９は、従来の半導体装置の製造方法においてＡｌ－Ｓｉ膜スパッタ後の状態を模式的に示す断面図である。Ａｌ－Ｓｉ膜１３３は、５μｍ程度の膜厚であるため、異物１３０ｃの場合はＡｌ－Ｓｉ膜１３３内に埋没するが、異物１３０ａ、１３０ｂの場合ではＡｌ－Ｓｉ膜１３３に凸欠陥１３６が形成される。

【0025】

図２０は、従来の半導体装置の製造方法においてレジスト塗布後の状態を模式的に示す断面図である。レジスト膜１３１は、膜厚３．２μｍで形成される。このため、異物１３０ｂの場合、レジスト膜１３１は凸欠陥１３６を被覆できるが、異物１３０ａの場合、凸欠陥１３６が大きいため、レジスト膜１３１は凸欠陥１３６を被覆できない。

【0026】

図２１は、従来の半導体装置の製造方法においてＡｌ－Ｓｉ膜エッチング、レジスト除去後の状態を模式的に示す断面図である。異物１３０ａの場合、レジスト膜１３１が凸欠陥１３６を被覆できないため、Ａｌ－Ｓｉ膜１３３のエッチングの際にＡｌ－Ｓｉ膜１３３とともに異物１３０ａがエッチングされ、凹欠陥１３５が形成される。一方、異物１３０ｂの場合、凸欠陥１３６がレジスト膜１３１で被覆されているため、Ａｌ－Ｓｉ膜１３３はエッチングされず、Ａｌ－Ｓｉ膜１３３と異物１３０ｂが残り、凸欠陥１３６のままとなる。

【0027】

凹欠陥１３５が生じた場合、めっき工程でめっき液が浸み込み、組立時に電気特性不良が発生する。ＩＧＢＴであれば、電気特性評価で検出が可能であるが、ＲＣ－ＩＧＢＴ（ＩＧＢＴ＋ＦＷＤ）では、ＦＷＤ部に欠陥が生じた場合、電気特性で検出ができない。また、凸欠陥１３６が生じ、凸欠陥１３６が大きい場合、スパッタ時にスリットが生じてめっき液の浸み込みが発生するためスクリーニングが必要である。このため、表面電極パターンを形成した後に自動外観検査装置を用いて、欠陥のスクリーニングを行っている。

【0028】

このように、スクリーニングすべき欠陥は、凹欠陥１３５と凸欠陥１３６があるが、表面電極パターンを形成した後は、凹欠陥１３５は下地まで欠損が貫通しており、下地パターンが露出しているため、スクリーニングすべき欠陥かどうかの判別がしやすい。一方、凸欠陥１３６は黒い点にしか見えないため、凸欠陥１３６の検出感度が低く、凸欠陥１３６により、電気特性不良の主要因になるという課題がある。

【0029】

また、凸欠陥１３６があると後工程で以下の不具合が生じるという課題がある。図２２は、従来の半導体装置の製造方法においてレジスト塗布後の状態を模式的に示す上面図である。例えば、ライフタイムキラーとなるヘリウムの欠陥を導入する際、マスク（遮蔽膜）としてフォトレジスト膜を形成する。この際、スピンコーター（塗布機）に半導体ウェハ１１０を載置し、半導体ウェハ１１０のおもて面にフォトレジスト１３８を塗布（滴下）する。そして、半導体ウェハ１１０を回転させることで、半導体ウェハ１１０のおもて面の全面にフォトレジストを広げて、半導体ウェハ１１０のおもて面の全面にフォトレジスト膜１３８を形成する。しかしながら、凸欠陥１３６があると、凸欠陥１３６を起点して、クサビ型の塗布ムラ１３７ができてしまい、半導体ウェハ１１０のおもて面の全面にフォトレジスト膜１３８を形成できなくなるという課題がある。

【0030】

また、図２３は、従来の半導体装置の製造方法において装置ステージ装着後の状態を模式的に示す上面図である。半導体ウェハ１１０を裏面側から研削した後、半導体ウェハ１１０の表面側を装置ステージ１４０にチャックした際に、凸欠陥１３６起因により、半導体ウェハ１１０が割れてしまう場合が生じるという課題がある。

【0031】

また、図２４は、従来の半導体装置の製造方法においてポリイミド膜、レジスト塗布後の状態を模式的に示す断面図である。図２５は、従来の半導体装置の製造方法においてポリイミド膜除去後の状態を模式的に示す断面図である。凸欠陥１３６があると、図２４のように、ポリイミド膜１１６、レジスト膜１３１塗布時に塗布ムラが生じ、図２５のように、凸欠陥１３６を中心にポリイミド膜１１６が除去できない場合が生じるという課題がある。

【0032】

（実施の形態１）
以下に上述の課題を解決する実施の形態１にかかる半導体装置の製造方法を説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。実施の形態１にかかる半導体装置の構造について、トレンチ型ＲＣ－ＩＧＢＴ１５０を例に説明する。図１に示す実施の形態１にかかる半導体装置は、トレンチゲート構造のＩＧＢＴと、このＩＧＢＴに逆並列に接続したダイオードとを同一の半導体基板（半導体チップ）上に一体化したＲＣ－ＩＧＢＴ１５０である。ＲＣ－ＩＧＢＴ１５０は、オン状態のときに電流が流れる領域である活性領域と、活性領域の周囲を囲むエッジ終端領域とを備えるが、図１では、活性領域のみを図示する。

【0033】

ＲＣ－ＩＧＢＴ１５０は、活性領域の同一の半導体基板上に、ＩＧＢＴの動作領域となるＩＧＢＴ領域（トランジスタ部）２１と、ダイオードの動作領域となるダイオード領域（ダイオード部）２２とが並列に設けられている。

【0034】

活性領域の半導体ウェハ１０内では、ｎ^-型ドリフト層１のおもて面の表面層には、ｎ型蓄積層５が設けられていてもよい。ｎ型蓄積層５は、キャリアの広がり抵抗を低減させる、いわゆる電荷蓄積層（Ｃｈａｒｇｅ Ｓｔｏｒａｇｅ Ｌａｙｅｒ：ＣＳＬ）である。ｎ型蓄積層５上にＩＧＢＴ領域２１からＦＷＤ領域２２にわたってｐ型ベース領域２が設けられている。ｐ型ベース領域２は、ＦＷＤ領域２２においてｐ型アノード領域として機能する。ｐ型ベース領域２を貫通してｎ^-型ドリフト層１に達するトレンチ６が設けられている。トレンチ６は、ＩＧＢＴ領域２１およびＦＷＤ領域２２に設けられ、ＩＧＢＴ領域２１では両側にｎ⁺型エミッタ領域３が設けられる。トレンチ６は、所定の間隔で例えばストライプ状の平面レイアウトに配置され、ｐ型ベース領域２を複数の領域（メサ部）に分離する。トレンチ６の内部には、トレンチ６の内壁に沿ってゲート絶縁膜７が設けられ、ゲート絶縁膜７の内側にゲート電極８が設けられている。

【0035】

ＩＧＢＴ領域２１において、ｐ型ベース領域２の内部には、各メサ部にそれぞれｎ⁺型エミッタ領域３が選択的に設けられている。ｎ⁺型エミッタ領域３は、トレンチ６の内壁に設けられたゲート絶縁膜７を挟んでゲート電極８に対向する。各メサ部にｐ⁺型コンタクト領域４が設けられてもよい。この場合、ｎ⁺型エミッタ領域３およびｐ⁺型コンタクト領域４は互いに接する。ＦＷＤ領域２２において、ｐ型ベース領域２の内部には、ｎ⁺型エミッタ領域３およびｐ⁺型コンタクト領域４は設けられていない。おもて面電極１１は、コンタクトホールを介してｎ⁺型エミッタ領域３に接するとともに、層間絶縁膜９によってゲート電極８と電気的に絶縁されている。ｎ⁺型エミッタ領域３には、選択的に開口が設けられ、その開口において、おもて面電極１１とｐ型ベース領域２が電気的に接続していてもよい。ｐ⁺型コンタクト領域４が設けられる場合、おもて面電極１１とｐ⁺型コンタクト領域４が電気的に接続していてもよい。おもて面電極１１は、ＩＧＢＴ領域２１においてエミッタ電極として機能し、ＦＷＤ領域２２においてアノード電極として機能する。また、コンタクトホール内にコンタクトプラグ１５を埋め込み、エミッタ電極が、バリアメタル（不図示）、コンタクトプラグ１５を介してｎ⁺型エミッタ領域３およびｐ⁺型コンタクト領域４に接続されてもよい。おもて面電極１１は、Ａｌ膜またはＡｌ－ＳｉなどのＡｌ合金膜で構成され、コンタクトプラグ１５は、タングステン（Ｗ）で構成され、バリアメタルは、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）の２層の膜で構成されてもよい。

【0036】

ｎ^-型ドリフト層１の内部には、基板裏面側に、ｎ⁺型フィールドストップ（ＦＳ）層１２が設けられている。ｎ⁺型ＦＳ層１２は、オフ時にｐ型ベース領域２とｎ^-型ドリフト層１との間のｐｎ接合から後述するｐ⁺型コレクタ領域１３側に伸びる空乏層の伸びを抑制する機能を有する。

【0037】

また、ｎ^-型ドリフト層１の内部には、ＦＷＤ領域２２において、ｎ⁺型ＦＳ層１２よりもｎ^-型ドリフト層１のおもて面から浅い位置に、ヘリウム（Ｈｅ）照射によりライフタイムキラーとなる空孔（Ｖ）などの格子欠陥を導入してなるライフタイム制御領域（不図示）が設けられていてもよい。

【0038】

ｎ^-型ドリフト層１の裏面側の表面層の、ｎ⁺型ＦＳ層１２よりもｎ^-型ドリフト層１の裏面から浅い位置には、ＩＧＢＴ領域２１にｐ⁺型コレクタ領域１３が設けられ、ＦＷＤ領域２２にｎ⁺型カソード領域１４が設けられている。ｎ⁺型カソード領域１４は、ｐ⁺型コレクタ領域１３に隣接する。裏面電極２４は、ｐ⁺型コレクタ領域１３およびｎ⁺型カソード領域１４の表面に設けられている。裏面電極２４は、ＩＧＢＴ領域２１においてコレクタ電極として機能し、ＦＷＤ領域２２においてカソード電極として機能する。

【0039】

（実施の形態１にかかる半導体装置の製造方法）
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図２は、実施の形態１にかかる半導体装置の製造方法を示すフローチャートである。まず、ｎ^-型ドリフト領域１となるｎ^-型の半導体ウェハ１０を用意する（ステップＳ１）。半導体ウェハ１０の材料は、シリコン（Ｓｉ）であってもよいし、炭化珪素（ＳｉＣ）であってもよい。以下、半導体ウェハ１０がシリコンウェハである場合を例に説明する。

【0040】

次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、半導体ウェハ１０のおもて面側に、ＭＯＳ構造を含む表面デバイス構造を形成する（ステップＳ２：第１工程）。例えば、まず、ＩＧＢＴのｐ型ベース領域２、ｎ⁺型エミッタ領域３およびｐ⁺型コンタクト領域４を形成する。ｐ型ベース領域２は、ＩＧＢＴ領域２１からＦＷＤ領域２２にわたって活性領域全面に形成される。ｐ型ベース領域２は、ＦＷＤ領域２２においてｐ型アノード領域を兼ねる。ｎ⁺型エミッタ領域３およびｐ⁺型コンタクト領域４は、ＩＧＢＴ領域２１においてｐ型ベース領域２の内部に選択的に形成される。

【0041】

半導体ウェハ１０の、ｐ型ベース領域２および後述するｎ型フィールドストップ（ＦＳ）層１２、ｐ⁺型コレクタ領域１３およびｎ⁺型カソード領域１４以外の部分がｎ^-型ドリフト領域１である。ＩＧＢＴ領域２１において、ｎ^-型ドリフト領域１とｐ型ベース領域２との間に、ｎ型蓄積層５を形成してもよい。ｎ型蓄積層５は、ＩＧＢＴのターンオン時にｎ^-型ドリフト領域１の少数キャリア（ホール）の障壁となり、ｎ^-型ドリフト領域１に少数キャリアを蓄積する機能を有する。

【0042】

次に、半導体ウェハ１０のおもて面を熱酸化して、エッジ終端領域において半導体ウェハ１０のおもて面を覆うフィールド酸化膜を形成する。次に、フォトリソグラフィおよびエッチングにより、ＩＧＢＴ領域２１においてｎ⁺型エミッタ領域３、ｐ型ベース領域２およびｎ型蓄積層５を貫通してｎ^-型ドリフト領域１に達するトレンチ６を形成する。トレンチ６は、半導体ウェハ１０のおもて面側から見て、例えば、ＩＧＢＴ領域２１とＦＷＤ領域２２とが並ぶ方向（図１の横方向）と直交する方向（図１の奥行き方向）に延びるストライプ状のレイアウトに配置されている。

【0043】

また、トレンチ６は、ＩＧＢＴ領域２１と同様のレイアウトで、ＦＷＤ領域２２にも形成される。ＦＷＤ領域２２において、トレンチ６は、ｐ型ベース領域２（ｐ型アノード領域）を貫通してｎ^-型ドリフト領域１に達する。次に、例えば熱酸化により、トレンチ６の内壁に沿ってゲート絶縁膜７を形成する。次に、半導体ウェハ１０のおもて面上に、トレンチ６の内部を埋め込むようにポリシリコン（ｐｏｌｙ－Ｓｉ）層を形成する。次に、このポリシリコン層を例えばエッチバックして、ゲート電極８となる部分をトレンチ６の内部に残す。

【0044】

これらのｐ型ベース領域２、ｎ⁺型エミッタ領域３、ｐ⁺型コンタクト領域４、トレンチ６、ゲート絶縁膜７およびゲート電極８でトレンチゲート構造のＭＯＳゲートが構成される。ゲート電極８の形成後に、ｎ⁺型エミッタ領域３、ｐ⁺型コンタクト領域４およびｎ型蓄積層５を形成してもよい。ｎ⁺型エミッタ領域３は、隣り合うトレンチ６間（メサ領域）の少なくとも１つのメサ領域に配置されていればよく、ｎ⁺型エミッタ領域３を配置しないメサ領域が存在してもよい。また、ｎ⁺型エミッタ領域３は、トレンチ６がストライプ状に延びる方向に所定の間隔で選択的に配置されていてもよい。

【0045】

以上のように、表面デバイス構造を形成した後、半導体ウェハ１０のおもて面上に、ゲート電極８を覆うように、例えばＢＰＳＧ膜などの層間絶縁膜９を形成する（ステップＳ３：第２工程）。次に、層間絶縁膜９をパターニングして、層間絶縁膜９を深さ方向に貫通する複数のコンタクトホールを形成する。深さ方向とは、半導体ウェハ１０のおもて面から裏面に向かう方向である。ＩＧＢＴ領域２１のコンタクトホールには、ｎ⁺型エミッタ領域３およびｐ⁺型コンタクト領域４が露出される。ＦＷＤ領域２２のコンタクトホールには、ｐ型ベース領域２が露出される。コンタクトホールの内部に、バリアメタル（不図示）を介してコンタクトプラグ１５を形成してもよい。

【0046】

次に、層間絶縁膜９上に、コンタクトホールを埋め込むようにＡｌ－Ｓｉ膜３３を成膜する（ステップＳ４：第３工程）。例えば、スパッタリング法により、コンタクトホールの内部のコンタクトプラグ１５に接するように、層間絶縁膜９の表面全体を覆うＡｌ合金膜、例えばＡｌ－Ｓｉ膜３３を形成する。次に、Ａｌ－Ｓｉ膜３３のパターニングのため、ウェットエッチングのマスクとして用いるため、Ａｌ－Ｓｉ膜３３の表面を覆うレジスト膜３１を形成する（ステップＳ５：第４工程）。次に、レジスト膜３１をマスクとして、Ａｌ－Ｓｉ膜３３をパターニングする（ステップＳ６：第５工程）。次に、パターニングしたＡｌ－Ｓｉ膜３３をアニールすることで、おもて面電極１１を形成する。次に、レジスト膜３１を除去する（ステップＳ７：第６工程）。おもて面電極１１は、ＩＧＢＴ領域２１においてｐ型ベース領域２、ｎ⁺型エミッタ領域３およびｐ⁺型コンタクト領域４に電気的に接続され、エミッタ電極として機能する。また、おもて面電極１１は、ＦＷＤ領域２２においてｐ型ベース領域２に電気的に接続され、アノード電極として機能する。おもて面電極１１は、ｎ⁺型エミッタ領域３を配置しないメサ領域においてｐ型ベース領域２に電気的に接続されていてもよい。

【0047】

実施の形態１では、レジスト膜３１は、従来の膜厚３．２μｍより薄く、Ａｌ－Ｓｉ膜３３上の凸欠陥３６を一部露出する膜厚で成膜する。一部露出するとは、例えば、図４のように、凸欠陥３６の頂部が覆われていない場合や、図２０のように、凸欠陥１３６の側部が覆われていない場合である。凸欠陥３６を一部露出する膜厚は、例えば、１．６μｍ以上３．１μｍ以下である。このように、薄くすることで、以下に説明するように、表面デバイス構造上に異物があった場合に形成される凸欠陥３６を、凹欠陥３５に変換することができる。

【0048】

図３は、実施の形態１にかかる半導体装置の製造方法においてＡｌ－Ｓｉ膜成膜前の状態を模式的に示す断面図である。ここでは、表面デバイス（コンタクトプラグ１５および層間絶縁膜９）上に、それぞれ高さの異なる異物３０ａ、異物３０ｂ、異物３０ｃがある場合を示す。異物３０ａは高さが６μｍ以上で、異物３０ｂは高さが５μｍ程度（６μｍより小さい）である。異物の高さが小さいもので、形状によっては異物３０ｃのようにＡｌ－Ｓｉ膜中に埋まる場合がある。

【0049】

図４は、実施の形態１にかかる半導体装置の製造方法においてＡｌ－Ｓｉ膜スパッタ後の状態を模式的に示す断面図である。Ａｌ－Ｓｉ膜３３は、５μｍ程度の膜厚であるため、異物３０ｃの場合はＡｌ－Ｓｉ膜３３内に埋没するが、異物３０ａ、３０ｂの場合ではＡｌ－Ｓｉ膜３３に凸欠陥３６が形成される。凸欠陥３６の高さは、異物３０ａ、３０ｂの高さに関連し、異物３０ａ、３０ｂの高さが高いほど、高くなる。

【0050】

図５は、実施の形態１にかかる半導体装置の製造方法においてレジスト塗布後の状態を模式的に示す断面図である。レジスト膜３１は、膜厚１．６μｍ以上３．１μｍ以下で形成される。このため、異物３０ａおよび３０ｂの場合、レジスト膜３１は段切れし、凸欠陥３６を被覆できず、凸欠陥３６の一部が露出する。

【0051】

図６は、実施の形態１にかかる半導体装置の製造方法においてＡｌ－Ｓｉ膜エッチング、レジスト除去後の状態を模式的に示す断面図である。異物３０ａおよび３０ｂの場合、凸欠陥３６を被覆できず、凸欠陥３６の一部が露出するため、Ａｌ－Ｓｉ膜３３のエッチングの際にＡｌ－Ｓｉ膜３３とともに異物３０ａおよび３０ｂがエッチングされ、凹欠陥３５が形成される。

【0052】

このように、異物３０ａの場合、従来と同様に凹欠陥３５が形成され、従来は、凸欠陥３６となっていた異物３０ｂの場合でも、レジスト膜３１を薄くすることで、凹欠陥３５が形成されるようになる。凸欠陥３６を凹欠陥３５にすることで下地との輝度差が大きくなり、陥検査時の検出感度が向上し、検査工程のスループットを改善できる。また、Ａｌ－Ｓｉ膜３３のエッチングで欠陥の幅が広がるため、凸欠陥３６よりも凹欠陥２５の方が幅大きく、検出感度が向上する。

【0053】

ここで、図７Ａは、実施の形態１にかかる半導体装置の製造方法において、凸欠陥高さ６μｍの場合のレジスト膜厚と凹欠陥変化率を示すグラフである。図７Ｂは、実施の形態１にかかる半導体装置の製造方法において、凸欠陥高さ５μｍの場合のレジスト膜厚と凹欠陥変化率を示すグラフである。図７Ｃは、実施の形態１にかかる半導体装置の製造方法において、凸欠陥高さ４μｍの場合のレジスト膜厚と凹欠陥変化率を示すグラフである。図７Ａ～図７Ｃにおいて、横軸は、レジスト膜３１の膜厚を示し、単位はμｍである。縦軸は、凹欠陥変化率を示し、単位は％である。凹欠陥変化率とは、Ａｌ－Ｓｉ膜３３スパッタ後の状態（図４参照）での凸欠陥３６が、Ａｌ－Ｓｉ膜３３エッチング、レジスト除去後（図６参照）に凹欠陥３５に変化される割合である。図７Ａ～図７Ｃでは、凸欠陥３６の横方向のサイズが６μｍ～１０μｍの場合を示す。

【0054】

図７Ａは異物３０ａのように、異物３０ａの高さが大きい場合であり、図７Ａに示すように、レジスト膜３１が、膜厚１．６μｍ以上３．１μｍ以下である場合は、レジスト膜３１は、凸欠陥３６を一部被覆できず、凸欠陥３６が凹欠陥３５に変化される。

【0055】

図７Ｂは異物３０ｂのように、異物３０ｂの高さが５μｍ程度の場合であり、図７Ｂに示すように、レジスト膜３１が、膜厚３．２μｍの従来は、レジスト膜３１は、凸欠陥３６を被覆するため、凸欠陥３６が、凹欠陥３５に変化されない率が高い。一方、実施の形態１のレジスト膜３１が、膜厚１．６μｍ以上３．１μｍ以下である場合は、レジスト膜３１は、凸欠陥３６を一部被覆できず、凸欠陥３６が凹欠陥３５に変化される率が高い。

【0056】

図７Ｃは異物３０ｃのように、異物３０ｃの高さが低い場合であり、異物３０ｃでは凸欠陥３６とならないため、凸欠陥３６が凹欠陥３５に変化される率は低くなっている。

【0057】

図８は、実施の形態１にかかる半導体装置の製造方法において、凸欠陥高さとレジスト膜厚との関係を示すグラフである。図８において、横軸は、凸欠陥３６の高さを示し、単位はμｍである。縦軸は、凹欠陥３５化するためのレジスト膜の膜厚上限を示し、単位はμｍである。図８に示すように、レジスト膜３１の膜厚を３．１μｍ以下とすることで、７μｍの凸欠陥３６を凹欠陥３５にすることができる。また、従来凸欠陥３６になった５μｍ程度の凸欠陥３６を凹欠陥３６にするためには、レジスト膜３１の膜厚を２．７μｍ以上２．９μｍ以下にするのがより最適である。

【0058】

図９Ａは、実施の形態１にかかる半導体装置の製造方法においてレジスト膜厚が十分な場合のＡｌ－Ｓｉ膜パターニング後の状態を模式的に示す断面図である。図９Ｂは、実施の形態１にかかる半導体装置の製造方法においてレジスト膜厚が十分な場合のＡｌ－Ｓｉ膜エッチング中の状態を模式的に示す断面図である。図９Ｃは、実施の形態１にかかる半導体装置の製造方法においてレジスト膜厚が十分な場合のＡｌ－Ｓｉ膜エッチング後の状態を模式的に示す断面図である。

【0059】

一方、図１０Ａは、実施の形態１にかかる半導体装置の製造方法においてレジスト膜厚が薄い場合のＡｌ－Ｓｉ膜パターニング後の状態を模式的に示す断面図である。図１０Ｂは、実施の形態１にかかる半導体装置の製造方法においてレジスト膜厚が薄い場合のＡｌ－Ｓｉ膜エッチング中の状態を模式的に示す断面図である。図１０Ｃは、実施の形態１にかかる半導体装置の製造方法においてレジスト膜厚が薄い場合のＡｌ－Ｓｉ膜エッチング後の状態を模式的に示す断面図である。

【0060】

レジスト膜３１の端部では、Ａｌ－Ｓｉ膜３３をエッチングする際に、図９Ｂおよび図１０Ｂの矢印で示すように、レジスト膜３１下のＡｌ－Ｓｉ膜３３までエッチングされてしまう。このため、レジスト膜３１の端部では、図９Ｃおよび図１０Ｃの点線の円で示すように、ヒサシが形成される。ここで、レジスト膜３１に十分な膜厚があれば、図９Ｃのようにヒサシは折れないが、レジスト膜３１の膜厚が不十分な場合、図１０Ｃのようにヒサシは折れてしまう。このため、レジスト膜３１の膜厚は、ウェットエッチングによってできたヒサシが折れない強度を保つ必要があり、例えば、レジスト膜３１の膜厚を１．６μｍ以上にすることで、ヒサシが折れることを防止できる。また、ヒサシが折れ無いためのレジスト膜３１の膜厚の下限は、半導体ウェハ１０のウェハ口径によらず、１．６μｍである。

【0061】

図１１は、実施の形態１にかかる半導体装置の製造方法においてレジスト塗布後の状態を模式的に示す上面図である。上述したように、実施の形態１では、凸欠陥３６が凹欠陥３５に変換される。このため、例えば、ライフタイムキラーとなるヘリウムの欠陥を導入する際、マスク（遮蔽膜）としてフォトレジスト膜３８を形成する際に、図１１のように、凸欠陥３６によるクサビ型の塗布ムラができず、半導体ウェハのおもて面の全面にフォトレジスト膜３８を形成できる。

【0062】

また、図１２は、実施の形態１にかかる半導体装置の製造方法において装置ステージ装着後の状態を模式的に示す上面図である。半導体ウェハ１０を裏面側から研削した後、半導体ウェハ１０の表面側を装置ステージ４０にチャックした際に、実施の形態１では、凸欠陥３６がないため、図１２のように半導体ウェハ１０は装置ステージ４０に密着し、半導体ウェハ１０が割れてしまうことを防止できる。

【0063】

また、図１３は、実施の形態１にかかる半導体装置の製造方法においてポリイミド膜除去後の状態を模式的に示す断面図である。実施の形態１では、凸欠陥３６がないため、ポリイミド膜１６、レジスト３１塗布時に塗布ムラが生じず、ポリイミド膜１６が除去できない場合を防止できる。

【0064】

図２のフローチャートの説明に戻る。次に、ｎ^-型半導体基板を裏面側から研削する前に、表面デバイス構造に傷がつかないように保護するため、Ａｌ－Ｓｉ膜３３上に保護用レジスト膜（不図示）を形成する（ステップＳ８）。次に、半導体ウェハ１０を裏面側から研削していき（バックグラインド）、半導体装置として用いる製品厚さの位置まで研削する（ステップＳ９）。次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、半導体ウェハ１０の裏面側に裏面デバイス構造を形成する（ステップＳ１０）。例えば、ｎ型フィールドストップ（ＦＳ：Ｆｉｅｌｄ Ｓｔｏｐ）層１２、ｎ⁺型カソード領域１４およびｐ⁺型コレクタ領域１３を形成する。

【0065】

ｎ⁺型カソード領域１４は、半導体ウェハ１０の研削後の裏面の表面層に、半導体ウェハ１０の裏面の全面にわたって形成される。ｎ型フィールドストップ層１２は、半導体ウェハ１０の研削後の裏面からｎ⁺型カソード領域１４よりも深い位置に形成される。ｎ型フィールドストップ層１２は、少なくともＩＧＢＴ領域２１からＦＷＤ領域２２にわたって形成される。ｎ型フィールドストップ層１２は、ｎ⁺型カソード領域１４に接していてもよい。

【0066】

次に、フォトリソグラフィおよびイオン注入により、ｎ⁺型カソード領域１４の、ＩＧＢＴ領域２１に対応する部分をｐ⁺型に変えることでｐ⁺型コレクタ領域１３を形成する。すなわち、ｐ⁺型コレクタ領域１３は、ＩＧＢＴ領域２１とＦＷＤ領域２２とが並ぶ方向においてｎ⁺型カソード領域１４に接する。ｐ⁺型コレクタ領域１３は、深さ方向においてｎ型フィールドストップ層１２に接していてもよい。

【0067】

次に、熱処理（アニール）により、ｐ⁺型コレクタ領域１３およびｎ⁺型ＦＳ層１２を活性化させる。次に、半導体ウェハ１０のおもて面上に、エッジ終端領域を覆うようにパッシベーション膜を形成する。次に、パッシベーション膜をパターニングしてエミッタ電極、アノード電極や各電極パッドを露出させ、エミッタ電極やアノード電極上にＮｉ－Ｐめっきを成長させ、その上にＡｕめっきを成長させることで、表面電極を形成する。

【0068】

次に、半導体ウェハ１０のおもて面上に、ＦＷＤ領域２２に対応する部分が開口したフォトレジスト膜（不図示）を形成する。このフォトレジスト膜をマスク（遮蔽膜）として高加速エネルギーで深い飛程のヘリウム照射を行い、ｎ^-型ドリフト領域１の内部にライフタイムキラーとなるヘリウムの欠陥を導入（形成）する（ステップＳ１１）。次に、ステップＳ８で形成した保護用レジスト膜を除去する（ステップＳ１２）。

【0069】

そして、灰化処理（アッシング）により、フォトレジスト膜を除去する。次に、半導体ウェハ１０の裏面の全面に、裏面電極２４を形成する（ステップＳ１３）。裏面電極２４は、ｐ⁺型コレクタ領域１３およびｎ⁺型カソード領域１４に接する。裏面電極２４は、コレクタ電極として機能するとともに、カソード電極として機能する。その後、半導体ウェハ１０をチップ状に切断（ダイシング）して個片化することで、ＲＣ－ＩＧＢＴチップ１５０（半導体チップ）が完成する。

【0070】

以上、説明したように、実施の形態１によれば、レジスト膜を、従来より薄く形成することで、凸欠陥を凹欠陥に変えることができる。これにより、下地との輝度差が大きくなり、欠陥検査時の検出感度が向上し、検査工程のスループットを改善できる。また、Ａｌ－Ｓｉ膜のエッチングで欠陥の幅が広がるため、凸欠陥よりも凹欠陥の方が幅が大きくなり、検出感度が向上する。さらに、後工程のレジストやポリイミド塗布ムラを改善でき、半導体ウェハの表面側を装置ステージにチャックした際に、半導体ウェハが割れてしまうことを防止できる。

【0071】

（実施の形態２）
以下に実施の形態２にかかる半導体装置の製造方法を説明する。図１４は、従来の半導体装置での異物の高さとレジスト膜の膜厚の被覆性の関係性を示す断面図である。図１４において、異物３０ｄ、３０ａ、３０ｂ、３０ｃの順で大きさは小さくなり、異物３０ｄが最も大きく、異物３０ｃが最も小さい。ここで、範囲Ｓ１は、異物３０ｄにより、Ａｌ－Ｓｉ膜３３のスパッタ成膜時に欠損４１が生じる場合である。範囲Ｓ２は、レジスト膜３１が凸欠陥３６を被覆できない場合である。

【0072】

この場合、上述のように、範囲Ｓ２ではレジスト膜３１が凸欠陥３６を被覆できないため、Ａｌ－Ｓｉ膜３３のエッチングの際にＡｌ－Ｓｉ膜３３とともに異物３０ａがエッチングされ、凹欠陥が形成される。一方、異物３０ｂは、凸欠陥３６がレジスト膜３１で被覆されているため、Ａｌ－Ｓｉ膜３３はエッチングされず、Ａｌ－Ｓｉ膜３３と異物３０ｂが残り、凸欠陥３６のままとなり、電気特性不良の主要因になる。また、異物３０ｃは、Ａｌ－Ｓｉ膜３３内に埋没し、大きな凸欠陥３６が形成されないため問題はない。

【0073】

このため、実施の形態１では、レジスト膜３１を、従来より薄く形成している。図１５は、実施の形態１にかかる半導体装置での異物の高さとレジスト膜の膜厚の被覆性の関係性を示す断面図である。図１５での異物３０ａ、３０ｂ、３０ｃ、３０ｄの大きさは、図１４と同じである。また、レジスト膜３１の膜厚は、２．６μｍ程度である。

【0074】

この場合、上述のように、異物３０ｂも、範囲Ｓ２に入りレジスト膜３１が凸欠陥３６を被覆できないため、Ａｌ－Ｓｉ膜３３のエッチングの際にＡｌ－Ｓｉ膜３３とともに異物３０ａがエッチングされ、凹欠陥が形成される。このようにして、凸欠陥３６を凹欠陥に変換することで欠陥検査時の検出感度を向上させ、検査工程のスループットを改善している。

【0075】

しかしながら、製造ラインにより、範囲Ｓ２に入る異物３０ａ、３０ｂが多くなる場合がある。この場合、凸欠陥３６を強制的に凹欠陥に変換することにより、この半導体装置は、自動外観検査装置で不良品として除外され、良品率が低下する。また、この際に比較的小さい凸欠陥３６が強制的に凹欠陥に変換されてしまい、このような凹欠陥の中には自動外観検査装置で検出されずに後工程に進んで、後工程で特性不良となってしまうものがあるといった課題がある。小さい凸欠陥とは、横方向のサイズが例えば８．０μｍ以下であってよい。

【0076】

このため、実施の形態２では、レジスト膜３１を、従来より厚く形成している。図１６は、実施の形態２にかかる半導体装置での異物の高さとレジスト膜の膜厚の被覆性の関係性を示す断面図である。図１６での異物３０ａ、３０ｂ、３０ｃ、３０ｄの大きさは、図１４と同じである。また、レジスト膜３１の膜厚は、３．８μｍ程度である。

【0077】

この場合、図１６に示すように、レジスト膜３１を厚くすることで、レジスト膜３１が凸欠陥３６を完全に被覆し、凸欠陥３６を被覆できない範囲Ｓ２が無くなる。このため、凸欠陥３６が凹欠陥に変換されない。これにより、範囲Ｓ１に入るＡｌ－Ｓｉ膜３３に欠損を生じさせるほどの高さをもつ異物３０ｄは、エッチングで凹欠陥に変換しているが、Ａｌ－Ｓｉ膜３３に欠損を生じさせない無害な異物３０ａ～３０ｃはエッチングにより凹欠陥に変換させずに無害化している。このように凸欠陥３６を強制的に凹欠陥に変換することを防止することで、半導体装置が自動外観検査装置で不良品として除外されることを減少させるとともに、自動外観検査装置で検出できない不良品を無害化し、後工程の特性不良を減少させ、良品率を向上することができる。

【0078】

図１７は、異物の高さ５μｍでのＡｌ－Ｓｉ欠陥サイズとレジスト膜の膜厚による凹欠陥変化率を示すグラフである。図１７に示すように、レジスト膜３１の膜厚が３．０μｍ以下の場合（図１７の●、○、□のグラフ）では、高い確率で凸欠陥が小さいサイズの凹欠陥に変換されていることが分かる。また、レジスト膜３１の膜厚が３．２μｍの場合（図１７の△のグラフ）、Ａｌ－Ｓｉ欠陥サイズが７μｍ以上の欠陥サイズで凹欠陥が発生していることが分かる。これにより、レジスト膜３１が凸欠陥３６を完全に被覆し、凸欠陥３６を被覆できない範囲Ｓ２をなくすためには、レジスト膜３１の膜厚を３．２μｍより大きくする必要がある。

【0079】

また、図８の凸欠陥高さとレジスト膜厚との関係を示すグラフは、実施の形態２でも同じであり、図８によるとレジスト膜３１の膜厚を３．３μｍ以上とすることで、８μｍの高さの異物も被覆できることが分かる。このため、実施の形態２では、８μｍ以下の高さの異物を被覆するため、レジスト膜３１の膜厚は、３．３μｍ以上４．０μｍ以下としている。また、１０μｍ以下の高さの異物を被覆するため、レジスト膜３１の膜厚は、３．８μｍ以上４．０μｍ以下とすることがより好ましい。

【0080】

以上、説明したように、実施の形態２によれば、レジスト膜を、従来より厚く、３．３μｍ以上に形成することで、レジスト膜が凸欠陥を被覆できない範囲を無くし、凸欠陥が凹欠陥に変換されないようにしている。これにより、Ａｌ－Ｓｉ膜に欠損を生じさせない無害な異物はエッチングにより凹欠陥に変換させずに無害化している。このように凸欠陥を強制的に凹欠陥に変換することを防止することで、半導体装置が自動外観検査装置で不良品として除外されることを減少させ、良品率を向上させることができる。また、自動外観検査装置で検出できない不良品を無害化し、後工程の特性不良を減少させ、良品率を向上することができる。

【0081】

以上において本発明では、シリコン基板の第１主面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、半導体の種類（例えば、炭化珪素（ＳｉＣ）など）、基板主面の面方位などを種々変更可能である。また、本発明の実施の形態では、トレンチ型ＩＧＢＴを例に説明したが、これに限らず、プレーナ型ＩＧＢＴ、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）などのＭＯＳ型半導体装置など様々な構成の半導体装置に適用可能である。また、本発明では、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【産業上の利用可能性】

【0082】

以上のように、本発明にかかる半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。

【符号の説明】

【0083】

１、１０１ ｎ^-型ドリフト領域
２、１０２ ｐ型ベース領域
３、１０３ ｎ⁺型エミッタ領域
４、１０４ ｐ⁺型コンタクト領域
５、１０５ ｎ型蓄積層
６、１０６ トレンチ
７ ゲート絶縁膜
８、１０８ ゲート電極
９、１０９ 層間絶縁膜
１０、１１０ 半導体ウェハ
１１ おもて面電極
１２ ｎ型フィールドストップ層
１３ ｐ⁺型コレクタ領域
１４ ｎ⁺型カソード領域
１５、１１５ コンタクトプラグ
１６、１１６ ポリイミド膜
２１ ＩＧＢＴ領域
２２ ＦＷＤ領域
２４ 裏面電極
３０ａ、１３０ａ 異物
３０ｂ、１３０ｂ 異物
３０ｃ、１３０ｃ 異物
３０ｄ 異物
３１、１３１ レジスト膜
３３、１３３ Ａｌ－Ｓｉ膜
３５、１３５ 凹欠陥
３６、１３６ 凸欠陥
３８、１３８ フォトレジスト膜
４０、１４０ 装置ステージ
４１ 欠損
１３７ クサビ型の塗布ムラ
１５０ ＲＣ－ＩＧＢＴ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図7C】

【図8】

【図9A】

【図9B】

【図9C】

【図10A】

【図10B】

【図10C】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】