特開 2024-149433 クランプ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024149433

(43)【公開日】2024-10-18

(54)【発明の名称】クランプ回路

(51)【国際特許分類】

   H01L 21/822 20060101AFI20241010BHJP

【ＦＩ】

H01L27/04 H

【審査請求】未請求

【請求項の数】23

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2024060639

(22)【出願日】2024-04-04

(31)【優先権主張番号】10 2023 108 746.0

(32)【優先日】2023-04-05

(33)【優先権主張国・地域又は機関】DE

(71)【出願人】

【識別番号】599158797

【氏名又は名称】インフィニオン テクノロジーズ アクチエンゲゼルシャフト

【氏名又は名称原語表記】Ｉｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ

【住所又は居所原語表記】Ａｍ Ｃａｍｐｅｏｎ １－１５， ８５５７９ Ｎｅｕｂｉｂｅｒｇ， Ｇｅｒｍａｎｙ

(74)【代理人】

【識別番号】100114890

【弁理士】

【氏名又は名称】アインゼル・フェリックス＝ラインハルト

(74)【代理人】

【識別番号】100098501

【弁理士】

【氏名又は名称】森田 拓

(74)【代理人】

【識別番号】100116403

【弁理士】

【氏名又は名称】前川 純一

(74)【代理人】

【識別番号】100134315

【弁理士】

【氏名又は名称】永島 秀郎

(74)【代理人】

【識別番号】100162880

【弁理士】

【氏名又は名称】上島 類

(72)【発明者】

【氏名】ディーター ドラクセルマイヤー

(72)【発明者】

【氏名】ヘアヴィック ワッピス

【テーマコード（参考）】

5F038

【Ｆターム（参考）】

5F038BH02

5F038BH04

5F038BH05

5F038BH13

5F038EZ20

(57)【要約】

【課題】クランプ回路
【解決手段】クランプ回路は、第１のトランジスタ（Ｍ１ｎ）を備えてもよく、第１のトランジスタ（Ｍ１ｎ）の制御端子は、第１の基準電位に接続され、第１のトランジスタ（Ｍ１ｎ）の第１の被制御端子は、入力電圧（Ｖｉｎ）に接続されている。さらに、クランプ回路は、第２のトランジスタ（Ｍ４ｎ）を備えてもよく、第２のトランジスタ（Ｍ４ｎ）の制御端子は、第１のトランジスタを通り流れる電流に依存する制御電圧を受信するように設計され、第２のトランジスタ（Ｍ４ｎ）の第１の被制御端子は、入力電圧（Ｖｉｎ）に接続され、第２のトランジスタ（Ｍ４ｎ）の第２の被制御端子は、第２の基準電位に接続されている。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１のトランジスタ（Ｍ１ｎ）および第２のトランジスタ（Ｍ４ｎ）を備えるクランプ回路であって、
前記第１のトランジスタ（Ｍ１ｎ）の制御端子は、第１の基準電位に接続され、
前記第１のトランジスタ（Ｍ１ｎ）の第１の被制御端子は、入力電圧（Ｖｉｎ）に接続され、
前記第２のトランジスタ（Ｍ４ｎ）の制御端子は、前記第１のトランジスタを通り流れる電流に依存する制御電圧を受信するように設計され、
前記第２のトランジスタ（Ｍ４ｎ）の第１の被制御端子は、前記入力電圧（Ｖｉｎ）に接続され、
前記第２のトランジスタ（Ｍ４ｎ）の第２の被制御端子は、第２の基準電位に接続されている、
クランプ回路。

【請求項2】

前記第１の基準電位（ＧＮＤ、ＶＤＤ）および前記第２の基準電位（ＧＮＤ、ＶＤＤ）は、同一である、
請求項１に記載のクランプ回路。

【請求項3】

前記第１のトランジスタ（Ｍ１ｎ）および前記第２のトランジスタ（Ｍ４ｎ）は、同一の導電型である、
請求項２に記載のクランプ回路。

【請求項4】

前記第１の基準電位（ＧＮＤ）は、前記第２の基準電位（ＶＤＤ）より小さい、
請求項１に記載のクランプ回路。

【請求項5】

前記第１のトランジスタ（Ｍ１ｎ）は、ｎ導電型のトランジスタであり、
前記第２のトランジスタ（Ｍ４ｎ）は、ｐ導電型のトランジスタである、
請求項４に記載のクランプ回路。

【請求項6】

前記第１の基準電位（ＶＤＤ）は、前記第２の基準電位（ＧＮＤ）より大きい、
請求項１に記載のクランプ回路。

【請求項7】

前記第１のトランジスタ（Ｍ１ｎ）は、ｐ導電型のトランジスタであり、
前記第２のトランジスタ（Ｍ４ｎ）は、ｎ導電型のトランジスタである、
請求項６に記載のクランプ回路。

【請求項8】

前記クランプ回路は、制御電流源（Ｍ２ｎ；Ｍ３ｎ）をさらに備え、前記制御電流源（Ｍ２ｎ；Ｍ３ｎ）の制御信号は、前記第１のトランジスタ（Ｍ１ｎ）を通り流れる電流であり、
前記制御電圧は、前記制御電流源（Ｍ２ｎ；Ｍ３ｎ）の前記制御電流に依存する、
請求項１から７のいずれかに記載のクランプ回路。

【請求項9】

前記クランプ回路は、前記制御電圧を提供するための電気抵抗（Ｒｎ）をさらに備える、
請求項１から８のいずれかに記載のクランプ回路。

【請求項10】

前記クランプ回路は、前記第１のトランジスタ（Ｍ１ｎ）と直列に、前記第１のトランジスタ（Ｍ１ｎ）の前記第２の被制御端子と第３の基準電位との間に接続されている第１の保護回路（Ｍ６ｎ）をさらに備え、
前記第１の保護回路（Ｍ６ｎ）は、前記第１のトランジスタ（Ｍ１ｎ）の前記制御端子と前記第１のトランジスタ（Ｍ１ｎ）の前記第２の被制御端子との間の電圧差が所定の最大電圧より小さいように設計される、
請求項１から９のいずれかに記載のクランプ回路。

【請求項11】

前記第１の保護回路（Ｍ６ｎ）は、前記第１のトランジスタ（Ｍ１ｎ）と直列に、前記第１のトランジスタ（Ｍ１ｎ）の前記第２の被制御端子と前記第３の基準電位との間に接続されている第１の保護トランジスタ（Ｍ６ｎ）を備え、
前記第１の保護トランジスタ（Ｍ６ｎ）の制御端子は、電圧（Ｖ２５）を受信するように設計され、受信した前記電圧（Ｖ２５）と前記第１の基準電位との間の差分電圧は、前記所定の最大電圧より小さい、
請求項１０に記載のクランプ回路。

【請求項12】

前記クランプ回路は、前記第１のトランジスタ（Ｍ１ｎ）と直列に、前記第１のトランジスタ（Ｍ１ｎ）の前記第１の被制御端子と前記入力電圧（Ｖｉｎ）との間に接続されている第２の保護回路（Ｍ５ｎ）をさらに備え、
前記第２の保護回路（Ｍ５ｎ）は、前記第１のトランジスタ（Ｍ１ｎ）の前記制御端子と前記第１のトランジスタ（Ｍ１ｎ）の前記第１の被制御端子との間の電圧差が所定の最大電圧より小さいように設計される、
請求項１から１１のいずれかに記載のクランプ回路。

【請求項13】

前記第２の保護回路（Ｍ５ｎ）は、前記第１のトランジスタ（Ｍ１ｎ）と直列に、前記第１のトランジスタ（Ｍ１ｎ）の前記第１の被制御端子と前記入力電圧（Ｖｉｎ）との間に接続されている第２の保護トランジスタ（Ｍ５ｎ）を備え、
前記第２の保護トランジスタ（Ｍ５ｎ）の制御端子は、電圧（Ｖ２５）を受信するように設計され、受信した前記電圧（Ｖ２５）と前記第１の基準電位との間の差分電圧は、前記所定の最大電圧より小さい、
請求項１２に記載のクランプ回路。

【請求項14】

前記クランプ回路は、前記第２のトランジスタ（Ｍ４ｎ）と直列に、前記第２のトランジスタ（Ｍ４ｎ）の前記第１の被制御端子と前記入力電圧（Ｖｉｎ）との間に接続されている第３の保護回路（Ｍ９ｎ）をさらに備え、
前記第３の保護回路（Ｍ９ｎ）は、前記第２のトランジスタ（Ｍ４ｎ）の前記制御端子と前記第２のトランジスタ（Ｍ４ｎ）の前記第１の被制御端子との間の電圧差が所定の最大電圧より小さいように設計される、
請求項１から１３のいずれかに記載のクランプ回路。

【請求項15】

前記第３の保護回路（Ｍ９ｎ）は、前記第２のトランジスタ（Ｍ４ｎ）と直列に、前記第２のトランジスタ（Ｍ４ｎ）の前記第１の被制御端子と前記入力電圧（Ｖｉｎ）との間に接続されている第３の保護トランジスタ（Ｍ９ｎ）を備え、
前記第３の保護トランジスタ（Ｍ９ｎ）の制御端子は、電圧（Ｖ２５）を受信するように設計され、前記第２のトランジスタ（Ｍ４ｎ）の前記制御端子の電圧と受信した前記電圧（Ｖ２５）との間の差分電圧は、前記所定の最大電圧より小さい、
請求項１４に記載のクランプ回路。

【請求項16】

前記クランプ回路は、第４の保護回路（Ｍ８ｎ）と前記第３の基準電位との間に接続されているトランジスタ（Ｍ３ｎ）をさらに備え、
前記第４の保護回路（Ｍ８ｎ）は、前記トランジスタ（Ｍ３ｎ）と直列に、前記トランジスタ（Ｍ３ｎ）の第１の被制御端子と第４の基準電位との間に接続され、
前記第４の保護回路（Ｍ８ｎ）は、前記トランジスタ（Ｍ３ｎ）の制御端子と前記トランジスタ（Ｍ３ｎ）の前記第１の被制御端子との間の電圧差が所定の最大電圧より小さいように設計される、
請求項１から１５のいずれかに記載のクランプ回路。

【請求項17】

前記第４の保護回路（Ｍ８ｎ）は、前記第４の基準電位と前記第３の基準電位との間に接続されている第４の保護トランジスタ（Ｍ８ｎ）を備え、
前記第４の保護トランジスタ（Ｍ８ｎ）は、前記第１のトランジスタ（Ｍ１ｎ）と異なる導電型であり、
前記第４の保護トランジスタ（Ｍ８ｎ）の制御端子は、電圧（Ｖ２５）を受信するように設計され、前記トランジスタ（Ｍ３ｎ）の前記制御端子の電圧と受信した前記電圧（Ｖ２５）との間の差分電圧は、前記所定の最大電圧より小さい、
請求項１６に記載のクランプ回路。

【請求項18】

前記クランプ回路は、前記第４の保護回路（Ｍ８ｎ）と第４の基準電位との間に接続されている第５の保護トランジスタ（Ｍ１０ｎ）をさらに備え、
前記第５の保護トランジスタ（Ｍ１０ｎ）は、前記第１のトランジスタ（Ｍ１ｎ）と異なる導電型であり、
前記第５の保護トランジスタ（Ｍ１０ｎ）の制御端子は、前記第１の基準電位に接続されている、
請求項１６または１７に記載のクランプ回路。

【請求項19】

前記クランプ回路は、前記第４の保護回路（Ｍ８ｎ）と前記第４の基準電位との間に接続されている第６の保護トランジスタ（Ｍ７ｎ）をさらに備え、
前記第６の保護トランジスタ（Ｍ７ｎ）の制御端子は、電圧（Ｖ２５）を受信するように設計され、前記トランジスタ（Ｍ３ｎ）の前記制御端子の電圧と受信した前記電圧（Ｖ２５）との間の差分電圧は、前記所定の最大電圧より小さい、
請求項１６から１８のいずれかに記載のクランプ回路。

【請求項20】

前記所定の最大電圧は、前記第１のトランジスタ（Ｍ１ｎ）の使用可能な動作電圧および／または前記第２のトランジスタ（Ｍ４ｎ）の使用可能な動作電圧以下である、
請求項１０から１９のいずれかに記載のクランプ回路。

【請求項21】

前記第１のトランジスタ（Ｍ１ｎ）および／または前記第２のトランジスタ（Ｍ４ｎ）は、横方向拡散金属酸化物半導体（ＬＤＭＯＳ）トランジスタとして設計される、
請求項１から２０のいずれかに記載のクランプ回路。

【請求項22】

前記入力電圧（Ｖｉｎ）と前記第１の基準電位との間の電圧差は、前記第１のトランジスタ（Ｍ１ｎ）の使用可能な動作電圧および／または前記第２のトランジスタ（Ｍ４ｎ）の使用可能な動作電圧より大きい、
請求項１から２１のいずれかに記載のクランプ回路。

【請求項23】

入力端子を有する論理回路と、
前記入力端子に接続されている請求項１から２２のいずれかに記載のクランプ回路と、
を備える回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、クランプ回路に関するものである。

【背景技術】

【0002】

ときには、適切な定格電圧を有さないデバイスによって、高電圧が処理される必要がある。これらの１つの例は、過電圧耐性入出力インタフェースである。

【0003】

このように、例えば、５Ｖより低い動作電圧、例えば、２．５Ｖを有するトランジスタを用いて製造される５Ｖのデバイス（換言すれば、５Ｖの電力供給を有し、さらに、５Ｖの入出力インタフェースを有するデバイス）が提供されうる。

【発明の概要】

【発明が解決しようとする課題】

【0004】

部分的な問題は、通常の５Ｖの電力供給を超えた過電圧および不足電圧にどのように対処するかである。

【0005】

アナログ入力の場合、回路は、±５ｍＡの供給電流を処理できなければならない。この電流の大部分は、静電放電（ＥＳＤ）構造内に流入するが、例えば、５．５Ｖの電力供給の場合、これは、温度が低いとき、入力での電圧が約６．５Ｖと－１Ｖとの間にありうることを意味する。例えば、接続されるトランジスタのゲート酸化物が±３．６Ｖのみに対して設計されるので、これは、接続される回路にとって潜在的に破壊的である。存在する他の課題は、デバイス内で用いられるトランジスタの不適当な電圧設計である。

【0006】

本発明の例示的な実施形態は、図面に描写され、以下で詳述される。

【図面の簡単な説明】

【0007】

【図1】本開示のさまざまな態様に基づく回路を示す。

【図2】従来のＥＳＤ保護回路の一例を示す。

【図3】開示のさまざまな態様に基づくクランプ回路を示す。

【図4】図３のクランプ回路を示し、制御電流源の可能な実施態様が詳細に描写される。

【図5】開示のさまざまな態様に基づく他のクランプ回路を示す。

【図6】開示のさまざまな態様に基づく他のクランプ回路を示す。

【図7】開示のさまざまな態様に基づく他のクランプ回路を示す。

【発明を実施するための形態】

【0008】

以下の詳細な説明において、添付の図面が参照され、添付の図面は、この明細書の一部を形成し、本発明が実行可能な特定の実施形態を説明のために示す。言うまでもなく、他の実施形態を用いることができ、本発明の保護の範囲を逸脱しない範囲で構造的または論理的な変化がなされる。言うまでもなく、本願明細書において記載されているさまざまな実施形態の特徴は、特に明記しない限り、互いに組み合わせることができる。それゆえ、以下の詳細な説明は、限定的であるとみなすべきではなく、本発明の保護の範囲は、添付の請求の範囲によって定義される。

【0009】

この説明の文脈内では、「接続される」および「結合される」という用語は、直接的および間接的な接続および直接的または間接的な結合を記載するために用いられる。図面において、同一または類似の要素は、必要に応じて同一の参照符号が与えられる。

【0010】

この開示のさまざまな態様は、入力電圧が所定の（許可）範囲内にある間、電流を消費しない回路を提供する。他の態様は、さらにエネルギーを節約するために外側から来る過剰な電流を回路の最適なレールに転換することである。（例えば、デバイス内、例えば、チップ内に流れ込む）正の電流は、（第２の参照－グラウンド電位、例えば、ＶＤＤに結合される）正の供給レールに送られる必要があり、負の電流は、（第１の参照－グラウンド電位、例えば、ＧＮＤに結合される）負のレールに送られる必要がある。この開示の他の態様は、「高電圧環境」における「低電圧トランジスタ」の使用である。

【0011】

図示例として、準受動的な回路を用いて、入力電流を供給電位ＶＤＤまたはグラウンドＧＮＤに放電するための電圧クランプ回路が提供される。電圧クランプ回路は、（例えば、ＭＯＳ）トランジスタ閾値電圧を越えるとき、それ自体を作動させる。

【0012】

本願明細書に記載されている例は、高電圧および低電圧に関することができる。本願明細書に記載されているいくつかの例は、約５Ｖの範囲の電圧を処理するための回路に関することができ、一方、２．５Ｖの範囲の推奨の動作電圧を有するトランジスタが用いられる。これらの例に関連して、５Ｖは高電圧として理解することができ、一方、２．５Ｖは低電圧として理解することができる。本願明細書に記載されている他の例に関連して、トランジスタの推奨の動作電圧またはトランジスタのために用いることができる使用可能な動作電圧より大きい任意の所望の電圧は、高電圧として理解することができ、推奨の動作電圧と同一またはより低い電圧は、低電圧として理解することができる。

【0013】

推奨の動作電圧は、デバイス依存（例えば、トランジスタ依存）の電圧でもよいし、または、それぞれの制御端子、例えば、機器の一部もしくはトランジスタのベースと、トランジスタの制御端子、例えば、ソースまたはドレイン、コレクタまたはエミッタと、の間のデバイス依存（例えば、トランジスタ依存）の電位でもよい。例えば、推奨の動作電圧は、トランジスタのデータシートにおいて指定されてもよい。推奨の動作電圧（定格電圧とも称される）は、トランジスタの端子に印加され、過電圧の結果としてトランジスタ素子に損傷を与えることなく、通常動作を可能にする電圧でもよい。したがって、トランジスタの推奨の動作電圧（例えば、ゲートソース電圧）ＶＧＳＯＰは、２．５ボルトでもよく、低電圧と整合し、（概して関連付けられた推奨の動作電圧より大きい）最大の使用可能な動作電圧は、３．２５Ｖを意味し、例えば、それは、推奨の電圧範囲の３０％の許可範囲（許容範囲）と整合する。

【0014】

この開示のさまざまな態様で用いられるトランジスタは、プレーナトランジスタ、フィントランジスタまたは垂直トランジスタでもよい。トランジスタは、電界効果トランジスタ（ＦＥＴ）またはバイポーラトランジスタでもよい。トランジスタは、（例えば、ノーマリオフ）金属酸化物半導体（ＭＯＳ）ＦＥＴ、例えば、ｎ－チャネルＭＯＳＦＥＴ（ｎ導電型ＭＯＳＦＥＴとも称される）でもよいし、または、ｐ－チャネルＭＯＳＦＥＴ（ｐ導電型ＭＯＳＦＥＴとも称される）でもよい。トランジスタは、ノーマリオフ電界効果トランジスタまたはノーマリオン電界効果トランジスタでもよい。トランジスタは、１つまたは複数の制御端子（例えば、ゲートまたはベース）および複数の被制御端子（例えば、ソースまたはエミッタおよびドレインまたはコレクタ）を備えてもよい。

【0015】

図１は、本開示のさまざまな態様に基づく回路１００を示す。回路１００は、本開示のさまざまな態様に基づくクランプ回路のための可能な使用分野を示す。しかしながら、後述するクランプ回路はまた、他の応用において、一般にクランプ回路のための任意の所望の適切な応用において使用可能である。

【0016】

回路１００は、ＤＣ電圧インタフェース、例えば、センサインタフェース１０４を有するセンサ１０２を備える。センサ１０２は、電力シンク、例えば、１つまたは複数のプロセッサ、例えば、１つまたは複数のマイクロコントローラに接続可能でもよい。センサ１０２は、ホールセンサ、ノッキングセンサおよび／または１ＭＨｚ未満の周波数を用いる低周波数センサまたは他の任意の電子センサとして設計されてもよい。アナログセンサ信号１０６は、センサインタフェース１０４において提供され、増幅器１０８に供給される。増幅器１０８は、アナログセンサ信号１０６を増幅し、増幅されたセンサ信号１１２をその出力で提供する。さらに、オプションで、増幅器１０８の１つまたは複数の出力に接続されてもよい静電放電（ＥＳＤ）保護回路１１４が提供されてもよい。オプションで、増幅器１０８とＥＳＤ保護回路１１４との間に、ＥＳＤ保護回路１１４内に流入しうる電流を制限するための直列抵抗１１０が提供されてもよい。

【0017】

さらに、クランプ回路１１６は、ＥＳＤ保護回路１１４とオプションの送信ゲート１１８との間に接続されてもよい。送信ゲート１１８の出力側は、保護対象回路１２０に接続され、保護対象回路１２０は、例えば、上記の電力シンク、例えば、マイクロコントローラである。クランプ回路１１６は、クランプ回路１１６が制限された電圧（図示例として、クランプ電圧）のみを保護対象回路１２０に印加することを確実にすることによって、保護対象回路１２０を保護する。ＥＳＤ保護回路１１４および／またはクランプ回路１１６および／または送信ゲート１１８は、共通のチップ上に集積されてもよいし、または、個々のチップ上に提供されてもよい。

【0018】

当然、複数のセンサ１０２が提供されてもよく、複数のセンサ１０２は、例えば、マルチプレクサによって、保護対象回路１２０の入力に接続されている。

【0019】

図２は、ＥＳＤ保護回路１１４を実施するための従来のＥＳＤ保護回路の一例を示す。

【0020】

入力端子、例えば、パッド２０２を保護するために、ＥＳＤ保護回路１１４は、２つの第１の保護ダイオード２０４、２０６、オーム抵抗器２０８および２つの第２の保護ダイオード２１０、２１２を備える。パッド２０２に供給される電流２１４は、電流２１４の極性に応じて、１つの基準電位ＶＤＤより高いダイオード電圧降下または他の基準電位ＧＮＤより低いダイオード電圧降下であるパッド２０２の電圧につながる。上述したように、例えば、トランジスタが、トランジスタに印加される電圧より低い使用可能な動作電圧のために寸法設定される場合、この広い範囲の変化は、保護対象回路１２０のトランジスタの１つまたは複数を、例えば、そのゲート酸化物を損傷したり、または、破壊したりさえしうる。

【0021】

図３は、図１のクランプ回路１１６の実現例として、第１のクランプ回路３００を示す。

【0022】

第１のクランプ回路３００を用いて、ダイオード電圧降下より小さい値に負電圧を制限する。第１のクランプ回路３００の入力３０２での電圧（入力電圧Ｖｉｎとも称される）が第１の基準電位（例えば、グラウンド電位ＧＮＤ）に対して負になる場合、第１の電界効果トランジスタ（ＦＥＴ）Ｍ１ｎ（この場合（例えば、ノーマリオフ）ＮＭＯＳＦＥＴ）はオンになる。第１のＦＥＴ Ｍ１ｎは、第１の基準電位に接続されているその制御端子（例えば、ゲート）３０４を有する。第１のＦＥＴ Ｍ１ｎの第１の被制御端子（例えば、ソース）３０６は、入力３０２に、およびそれゆえ、入力電圧Ｖｉｎに（例えば、直接）接続されている。第１のＦＥＴ Ｍ１ｎの第２の被制御端子（例えば、ドレイン）３０８は、（電流）制御電流源３１０の入力３１２に（例えば、直接）接続されている。

【0023】

第１のＦＥＴ Ｍ１ｎがオンになるとき、制御電流源３１０の出力３１４に電流が提供される。これは、次に、（例えば、オーム）抵抗Ｒｎを通した電圧降下につながり、第２の電界効果トランジスタ（ＦＥＴ）（この場合（例えば、ノーマリオフ）ＮＭＯＳＦＥＴ）Ｍ４ｎをスイッチオンし、その結果、第２のＦＥＴ Ｍ４ｎがオンになる。抵抗Ｒｎは、制御電流源３１０の出力３１４と第１の基準電位ＧＮＤとの間に（例えば、直接）接続されてもよい。第２のＦＥＴ Ｍ４ｎの制御入力３１６は、同様に、制御電流源３１０の出力３１４および抵抗Ｒｎの第１の端子に（例えば、直接）接続されている（抵抗Ｒｎの第２の端子は、第１の基準電位ＧＮＤに（例えば、直接）接続されてもよい）。第２のＦＥＴ Ｍ４ｎの第１の被制御端子３１８は、入力電圧Ｖｉｎに（例えば、直接）接続され、さらに、第１のＦＥＴ Ｍ１ｎの第１の被制御端子３０６に接続されている。第２のＦＥＴ Ｍ４ｎの第２の被制御端子３２０は、第２の基準電位（この例ではグラウンド電位ＧＮＤ）に（例えば、直接）接続されている。

【0024】

第２のＦＥＴ Ｍ４ｎがオンするとき、図示例として、低インピーダンス接続は、クランプ回路３００の入力３０２と、第２の基準電位ＧＮＤに電流を放電することができる第２の基準電位（この場合グラウンド電位ＧＮＤ）と、の間に行われる。トランジスタ（特に第１のＦＥＴ Ｍ１ｎおよび第２のＦＥＴ Ｍ４ｎ）および抵抗Ｒｎの寸法設定に応じて、クランプ回路３００の「積極性」を調整することができる。入力電圧Ｖｉｎと第１の基準電位ＧＮＤとの間に接続される追加のオプションのキャパシタ（例えば、図４参照）は、より良い安定性のために提供されてもよい。

【0025】

図３の個々のトランジスタはまた、反対の導電型のそれぞれのトランジスタにより交換可能である（例えば、ＮＭＯＳＦＥＴをＰＭＯＳＦＥＴにより交換し、ＰＭＯＳＦＥＴをＮＭＯＳＦＥＴにより交換する）。次に、適用できる基準電位もまた、それに応じて適合される必要がある（例えば、グラウンドＧＮＤをＶＤＤにより適合し、例えば、ＶＤＤをグラウンドＧＮＤにより適合する）。次に、この種の「反転した」第１のクランプ回路は、それに応じて他の電圧方向において保護する。

【0026】

これらの２つの第１のクランプ回路（すなわち、第１のクランプ回路３００および反対の導電型のトランジスタを含むそれに応じて設計されたクランプ回路）はまた、互いに結合されてもよく、すなわち互いに並列に接続されてもよく、両方の「方向」、すなわち、ＶＤＤに対する過電圧に対する保護、および、ＧＮＤに対する不足電圧に対する保護を提供する。

【0027】

図４は、図３の第１のクランプ回路３００を示し、制御電流源３１０の１つの可能な実施態様が詳細に描写される。この例では、制御電流源３１０は、第１の電流ミラートランジスタＭ２ｎおよび第２の電流ミラートランジスタＭ３ｎによって形成される電流ミラー３１０を備える。第１の電流ミラートランジスタＭ２ｎの制御端子４０２は、第２の電流ミラートランジスタＭ３ｎの制御端子４０８に（例えば、直接）接続されている。第１の電流ミラートランジスタＭ２ｎの第１の被制御端子（例えば、ドレイン）４０４は、第１のＦＥＴ Ｍ１ｎの第２の被制御端子３０８に（例えば、直接）接続され、第１の電流ミラートランジスタＭ２ｎの第２の被制御端子（例えば、ソース）４０６は、第３の基準電位（例えば、供給電位ＶＤＤ）に（例えば、直接）接続されている。

【0028】

第２の電流ミラートランジスタＭ３ｎの第１の被制御端子（例えば、ドレイン）４１０は、抵抗Ｒｎの第１の端子に、および、第２のＦＥＴ Ｍ４ｎの制御端子３１６に（例えば、直接）接続され、第２の電流ミラートランジスタＭ３ｎの第２の被制御端子（例えば、ソース）４１２は、第３の基準電位（例えば、供給電位ＶＤＤ）に（例えば、直接）接続されている。さらに、オプションで、入力電圧Ｖｉｎと第１の基準電位ＧＮＤとの間に接続されるキャパシタ４１４が提供される。キャパシタ４１４は、第１のクランプ回路３００のためのより良い安定性を確実にすることができる。さらに、追加のキャパシタ４１６が提供されてもよく、追加のキャパシタ４１６は、抵抗Ｒｎに並列に接続されてもよい。オプションの追加のキャパシタ４１６は、第１のクランプ回路３００の安定性をさらに増加させることができる。

【0029】

電流ミラー３１０は、任意の所望のスケーリング、例えば、１：１、１：ｎまたは１：ｍであり、ｎは１より小さく、例えば、０．１以上であり、ｍは１より大きく、例えば、１０以下である。

【0030】

第１のＦＥＴ Ｍ１ｎがオンになるとき、第１のＦＥＴ Ｍ１ｎを通って、したがって第１の電流ミラートランジスタＭ２ｎを通って流れる電流は、ミラーリングされ、第２の電流ミラートランジスタＭ３ｎを通る電流をもたらす。次に、この電流は、抵抗Ｒｎを通した電圧降下をもたらす。電圧降下は、第２のＦＥＴ Ｍ４ｎを制御する。

【0031】

図５は、開示のさまざまな態様に基づく他の第２のクランプ回路５００を示し、第２のクランプ回路５００は、クランプ回路３００と同じ動作原則に基づく。

【0032】

第２のクランプ回路５００は、同様に、第１のＦＥＴ Ｍ１ｎおよび第２のＦＥＴ Ｍ４ｎを備えるが、これらは、この例では異なる導電型である。第１のＦＥＴ Ｍ１ｎは、ｎ導電性（例えば、ノーマリオフ）ＮＭＯＳＦＥＴ Ｍ１ｎでもよく、この場合には、第２のＦＥＴ Ｍ４ｎは、ｐ導電性（例えば、ノーマリオフ）ＰＭＯＳＦＥＴ Ｍ４ｎである。代替的には、第１のＦＥＴ Ｍ１ｎは、ｐ導電性（例えば、ノーマリオフ）ＰＭＯＳＦＥＴ Ｍ１ｎでもよく、この場合には、第２のＦＥＴ Ｍ４ｎは、ｎ導電性（例えば、ノーマリオフ）ＮＭＯＳＦＥＴ Ｍ４ｎである（この場合、基準電位はまた、図５において描写される例と比較して、それに応じて交換される必要がある）。

【0033】

第１のＦＥＴ Ｍ１ｎの制御端子５０２は、第１の基準電位（この例ではグラウンド電位ＧＮＤ）に（例えば、直接）接続され、第１のＦＥＴ Ｍ１ｎの第１の被制御端子５０４は、入力電圧Ｖｉｎに（例えば、直接）接続され、第１のＦＥＴ Ｍ１ｎの第２の被制御端子５０６は、第２の基準電位に（例えば、直接）接続され、この例では、第２の基準電位は、第１の基準電位と異なる（例えば、第２の基準電位は、供給電位ＶＤＤである）。

【0034】

（オーム）抵抗Ｒｎは、第１のＦＥＴ Ｍ１ｎの第２の被制御端子５０６と第２の基準電位（例えば、供給電位ＶＤＤ）との間に接続されている。

【0035】

第２のＦＥＴ Ｍ４ｎの制御端子５０８は、第１のＦＥＴ Ｍ１ｎの第２の被制御端子５０６に（例えば、直接）接続され、その結果、抵抗Ｒｎを通した電圧降下は、第２のＦＥＴ Ｍ４ｎを制御する。第２のＦＥＴ Ｍ４ｎの第１の被制御端子５１０は、入力電圧Ｖｉｎに（例えば、直接）接続され、第２のＦＥＴ Ｍ４ｎの第２の被制御端子５１２は、第３の基準電位（例えば、供給電位ＶＤＤ）に（例えば、直接）接続されている。

【0036】

この例では、第１の基準電位および第２の基準電位は、互いに異なる。図５に示される例において、第１の基準電位は、第２の基準電位より小さい。第２のクランプ回路５００がそれぞれ「逆の」トランジスタで設計される場合、第１のＦＥＴ（「逆」の場合、ＰＭＯＳＦＥＴ）Ｍ１ｎを制御する第１の基準電位は、第２の基準電位より大きく、第２の基準電位に対して、「過電流」は、第２のＦＥＴ（「逆」の場合、ＮＭＯＳＦＥＴ）Ｍ４ｎを通って流れる。

【0037】

入力電圧Ｖｉｎが第１の基準電位より小さくなる場合（およびしたがって、それは回避する必要があるが、例えば、０Ｖ未満の場合）、具体的には、第１のＦＥＴ Ｍ１ｎの制御端子５０２の電圧と第１のＦＥＴ Ｍ１ｎの第１の被制御端子５０４の電圧との間の電圧差が、少なくとも、第１のＦＥＴ Ｍ１ｎの閾値電圧より小さい場合、第１のＦＥＴ Ｍ１ｎがオンになり（すなわち、低インピーダンスになり）、第１のＦＥＴ Ｍ１ｎの第２の被制御端子の電圧は、減少する。次に、減少した電圧は、それもまたオンになるように、第２のＦＥＴ Ｍ４ｎを制御する（もちろん、この例では、第２のＦＥＴ Ｍ４ｎは、ＰＭＯＳＦＥＴ Ｍ４ｎである）。これによって、「過電流」は、第３の基準電位に流れうる。

【0038】

入力電圧Ｖｉｎが十分に大きいままである限り、すなわち、例えば、第１のＦＥＴ Ｍ１ｎの制御端子５０２の電圧と第１のＦＥＴ Ｍ１ｎの第１の被制御端子５０４の電圧との間の電圧差が第１のＦＥＴ Ｍ１ｎの閾値電圧より小さい場合、第１のＦＥＴ Ｍ１ｎは、オフのままである、すなわち高インピーダンスである。図示例として、これは、電流消費なしで、入力電圧Ｖｉｎの受動的なモニタリングを提供する。

【0039】

トランジスタＭ１ｎ、Ｍ４ｎおよび抵抗Ｒｎの寸法設定に応じて、第２のクランプ回路５００の「積極性」を調整することができる。オプションで、（例えば、図４に示すような）追加のキャパシタを抵抗Ｒｎに並列に提供し、安定性を改善することができる。

【0040】

グラウンド電位ＧＮＤよりいくらか高い補助電圧（例えば、０．５Ｖまで、例えば、０．２５Ｖまで）を第１のＦＥＴ Ｍ１ｎの制御端子（例えば、ゲート端子）３０４、５０２に印加することによって、残留するクランプ電圧をさらに減少することができる。

【0041】

図３、図４および図５において描写されるクランプ回路３００、５００のために、その実施態様は、高い供給電圧が存在し、低電圧トランジスタのみが利用できることを必要としてもよい。換言すれば、アナログ入力電圧より低い電圧ロバスト性を有するユニポーラ（ＰＭＯＳまたはＮＭＯＳ）トランジスタの使用は、クランプ回路を形成するために本願明細書において記載されている例の一態様でもよい。

【0042】

例示的な場合において、供給電圧は、最高５．５Ｖでもよく、クランプ回路３００、５００のトランジスタは、公称２．５Ｖ（絶対最大として３．６Ｖ）に設計されると仮定される（換言すれば、例示的な場合のトランジスタの推奨の動作電圧は２．５Ｖであり、例示的な場合のトランジスタの使用可能な動作電圧は３．６Ｖである）。

【0043】

例えば、ＦＥＴ Ｍ１ｎ、Ｍ４ｎのゲート酸化物への損傷を回避するために、さまざまな追加の保護機構が、各場合においても個々にまたは任意の所望の組み合わせで提供されてもよく、これらは、以下でさらに詳細に説明される。

【0044】

図６は、クランプ回路６００を示す。クランプ回路６００は、図３および図４の第１のクランプ回路３００と構造的に同一であるが、さらに、（保護回路の図示する実施態様として）追加の保護トランジスタを有する。

【0045】

（第１の保護回路の一例としての）第１の保護トランジスタＭ６ｎ、例えば、第１の（例えば、ＮＭＯＳ）ＦＥＴ Ｍ６ｎおよび（第２の保護回路の例としての）第２の保護トランジスタＭ５ｎ、例えば、第２の（例えば、ＮＭＯＳ）ＦＥＴ Ｍ５ｎは、第１のＦＥＴ Ｍ１ｎを保護するために用いられる。それらは、第１のＦＥＴ Ｍ１ｎの第１の被制御端子３０６（例えば、ソース）の最大電圧、および、第１のＦＥＴ Ｍ１ｎの第２の被制御端子３０８（例えば、ドレイン）の最大電圧を、ゲート酸化物が信頼性問題をもたないような低い値に制限する。

【0046】

この例では、Ｖ２５は、第１のＦＥＴ Ｍ１ｎへの損傷を防止するために、供給電圧ＶＤＤより十分に小さい電圧を意味し、例えば、電圧Ｖ２５は、供給電圧ＶＤＤの約半分である。例えば、供給電圧が５．５Ｖである場合、電圧Ｖ２５は、２．７５Ｖであるだろう。この数値的な例はまた、この種のクランプ回路の有利な効果も示す。すなわち、入力電圧Ｖｉｎが－１Ｖと＋６．５Ｖとの間で変化することが可能である場合、入力ノードに接続されているトランジスタ（例えば、第１のＦＥＴ Ｍ１ｎ）のための静的に安全な制御電圧（例えば、ゲート電圧）を見つけることは不可能だろう。

【0047】

加えて、第１のトランジスタ（例えば、第１のＦＥＴ）Ｍ１ｎおよび第２のトランジスタ（例えば、第２のＦＥＴ）Ｍ４ｎのゲート電圧を制御するためのアクティブ回路が回避される。これは、追加の電流消費を回避する。

【0048】

同じことはまた、（第３の保護回路の一例としての）第３の保護トランジスタ、例えば、第３の（例えば、ＮＭＯＳ）ＦＥＴ Ｍ９ｎにもあてはまる。前記第３の保護トランジスタにより、入力電圧Ｖｉｎは、第２のＦＥＴ Ｍ４ｎに損傷を与えずにまたは破壊さえせずに高くなることができる。

【0049】

さらに、第４の保護トランジスタＭ８ｎ、例えば、（第４の保護回路の例として）第４の（例えば、ＰＭＯＳ）ＦＥＴ Ｍ８ｎが提供されてもよい。第４の保護トランジスタＭ８ｎは、第２の電流ミラートランジスタＭ３ｎを保護するための類似のタスクを実行する。

【0050】

第１の保護トランジスタＭ６ｎは、第１のＦＥＴ Ｍ１ｎと直列に、第１のＦＥＴ Ｍ１ｎの第２の被制御端子３０８と、第３の基準電位ＶＤＤ、例えば、ＶＤＤまたは電流制御電流源３１０の端子と、の間に接続されている。第１の保護トランジスタＭ６ｎの制御端子６０２は、電圧（例えば、電圧Ｖ２５）を受信するように設計されている。受信した電圧（例えば、Ｖ２５）と第１の基準電位（例えば、ＧＮＤ）との間の差分電圧は、所定の最大電圧より小さい（例えば、第１のＦＥＴ Ｍ１ｎの使用可能な動作電圧より小さい）。換言すれば、電圧Ｖ２５は、第１の保護トランジスタＭ６ｎの制御端子６０２に印加され、その結果、第１の保護トランジスタＭ６ｎは、図示例として、例えば、第１のＦＥＴ Ｍ１ｎのゲート酸化物の電圧があまりに大きくなるのを防止する電圧制限器として用いられる。第１の保護トランジスタＭ６ｎは、第１のＦＥＴ Ｍ１ｎ（例えば、そのゲート酸化物）が損傷を受けないように、第１のＦＥＴ Ｍ１ｎのゲートドレイン電圧の絶対値が十分低くなるように、第１のＦＥＴ Ｍ１ｎの第２の被制御端子（例えば、ドレイン）３０８に電圧が印加されるのを確実にする。図示例として、これは、第１のＦＥＴ Ｍ１ｎの第２の被制御端子（例えば、ドレイン）３０８の電圧があまりに大きくなるとき、第１の保護トランジスタＭ６ｎがオフになることによって達成される。

【0051】

第２の保護トランジスタＭ５ｎは、同様に第１のＦＥＴ Ｍ１ｎと直列に接続されているが、第１のＦＥＴ Ｍ１ｎの第１の被制御端子３０６と入力電圧Ｖｉｎとの間である。第２の保護トランジスタＭ５ｎの制御端子６０８は、電圧（例えば、電圧Ｖ２５）を受信するように設計されている。受信した電圧（例えば、Ｖ２５）と第１の基準電位（例えば、ＧＮＤ）との間の差分電圧は、所定の最大電圧より小さい（例えば、第１のＦＥＴ Ｍ１ｎの使用可能な動作電圧より小さい）。換言すれば、電圧Ｖ２５は、第２の保護トランジスタＭ５ｎの制御端子６０８に印加され、その結果、第２の保護トランジスタＭ５ｎは、図示例として、同様に、例えば、第１のＦＥＴ Ｍ１ｎのゲート酸化物の電圧があまりに大きくなるのを防止する電圧制限器として用いられる。第２の保護トランジスタＭ５ｎは、Ｍ１ｎ（例えば、そのゲート酸化物）が損傷を受けないように、第１のＦＥＴ Ｍ１ｎのゲートソース電圧の絶対値が十分低くなるように、第１のＦＥＴ Ｍ１ｎの第１の被制御端子（例えば、ソース）３０６に電圧が印加されるのを確実にする。図示例として、これは、入力電圧Ｖｉｎがあまりに高くなるとき、およびしたがって、例えば、第２の保護トランジスタＭ５ｎのゲートソース電圧があまりに小さくなるとき、第２の保護トランジスタＭ５ｎがオフになることによって達成される。第２の保護トランジスタＭ５ｎの第１の被制御端子６１０は、入力電圧Ｖｉｎに接続されている。第２の保護トランジスタＭ５ｎの第２の被制御端子６１２は、第１のＦＥＴ Ｍ１ｎの第１の被制御端子３０６に接続されている。

【0052】

第３の保護トランジスタＭ９ｎは、第２のＦＥＴ Ｍ４ｎと直列に、第２のＦＥＴ Ｍ４ｎの第１の被制御端子３１８と入力電圧Ｖｉｎとの間に接続されている。第３の保護トランジスタＭ９ｎの制御端子６１４は、電圧（例えば、電圧Ｖ２５）を受信するように設計されている。第２のＦＥＴ Ｍ４ｎの制御端子３１６の電圧と受信した電圧（例えば、Ｖ２５）との間の差分電圧は、所定の最大電圧（例えば、第２のＦＥＴ Ｍ４ｎの使用可能な動作電圧）より小さい。第３の保護トランジスタＭ９ｎの第１の被制御端子６１６は、第２のＦＥＴ Ｍ４ｎの第１の被制御端子３１８に接続され、第３の保護トランジスタＭ９ｎの第２の被制御端子６１８は、入力電圧Ｖｉｎに接続されている。換言すれば、電圧Ｖ２５は、第３の保護トランジスタＭ９ｎの制御端子６１４に印加され、その結果、第３の保護トランジスタＭ９ｎは、図示例として、例えば、第２のＦＥＴ Ｍ４ｎのゲート酸化物の電圧があまりに大きくなるのを防止する電圧制限器として用いられる。第３の保護トランジスタＭ９ｎは、第２のＦＥＴ Ｍ４ｎ（例えば、そのゲート酸化物）が損傷を受けないように、第２のＦＥＴ Ｍ４ｎのゲートドレイン電圧の絶対値が十分低くなるように、第２のＦＥＴ Ｍ４ｎの第１の被制御端子（例えば、ドレイン）３１８に電圧が印加されるのを確実にする。

【0053】

第４の保護トランジスタＭ８ｎは、第４の基準電位（例えば、ＧＮＤ）と第３の基準電位（例えば、ＶＤＤ）との間に接続されている。第４の保護トランジスタＭ８ｎの制御端子６２０は、電圧（例えば、電圧Ｖ２５）を受信するように設計されている。第２の電流ミラートランジスタＭ３ｎの制御端子４０８の電圧と受信した電圧（例えば、Ｖ２５）との間の差分電圧は、所定の最大電圧（例えば、第２の電流ミラートランジスタＭ３ｎの使用可能な動作電圧）より小さい。第４の保護トランジスタＭ８ｎは、第１のＦＥＴ Ｍ１ｎおよび第２のＦＥＴ Ｍ４ｎと異なる導電型である。第４の保護トランジスタＭ８ｎの第１の被制御端子６２２は、抵抗Ｒｎによって第４の基準電位（例えば、ＧＮＤ）に接続されている。第４の保護トランジスタＭ８ｎの第２の被制御端子６２４は、第２の電流ミラートランジスタＭ３ｎの第１の被制御端子４１０に接続されている。

【0054】

いずれの場合においてもどのトランジスタが保護されるべきかに応じて、各保護回路または保護トランジスタは、他なしで個々に、または、他との任意の所望の組み合わせで提供されてもよいことに留意されたい。

【0055】

図７は、他のクランプ回路７００を示す。

【0056】

加えて、クランプ回路６００は、オプションで、他の保護機構を提供してもよい。

【0057】

このように、図７に図示するように、クランプ回路７００は、第５の保護トランジスタＭ１０ｎおよび第６の保護トランジスタＭ７ｎをさらに備えてもよい。図示例として、これらは、ホット電荷キャリアによる応力に対する保護として、および、第２のＦＥＴ Ｍ４ｎのための追加のゲート保護として用いられる。

【0058】

第５の保護トランジスタＭ１０ｎは、第４の保護回路Ｍ８ｎと第４の基準電位（例えば、ＶＤＤ）との間に接続されている。第５の保護トランジスタＭ１０ｎは、第１のＦＥＴ Ｍ１ｎと異なる導電型である（本例では、第５の保護トランジスタＭ１０ｎは、ＰＭＯＳＦＥＴである）。第５の保護トランジスタＭ１０ｎの制御端子７０２は、第１の基準電位、例えば、ＧＮＤに接続されている。第５の保護トランジスタＭ１０ｎの第１の被制御端子７０４は、提供される場合、例えば、第６の保護トランジスタＭ７ｎによって抵抗Ｒｎに接続されている。第６の保護トランジスタＭ７ｎが提供される場合、第５の保護トランジスタＭ１０ｎの第１の被制御端子７０４は、第６の保護トランジスタＭ７ｎの第２の被制御端子７１２に直接接続されている。第５の保護トランジスタＭ１０ｎの第２の被制御端子７０６は、第４の保護トランジスタＭ８ｎの第１の被制御端子６２２に直接接続されている。

【0059】

第６の保護トランジスタＭ７ｎは、提供される場合、第４の保護回路Ｍ８ｎと第４の基準電位（例えば、ＶＤＤ）との間に接続されている。第６の保護トランジスタＭ７ｎの制御端子７０８は、電圧（例えば、Ｖ２５）を受信するように設計されている。第２の電流ミラートランジスタＭ３ｎの制御端子の電圧と受信した電圧Ｖ２５との間の差分電圧は、所定の最大電圧より小さい。第１の被制御端子７１０は、抵抗Ｒｎに直接接続され、第２の被制御端子７１２は、（提供される場合）第５の保護トランジスタＭ１０ｎの第１の被制御端子７０４に直接接続されている。

【0060】

図６および図７は、負電圧に対するいくつかの保護手段を示す。正の電流が供給されるとき、同じことはまた、正の基準電位、例えば、正の供給電圧ＶＤＤのために起こりうる。対策として、全回路（すなわち、図３、図４、図５、図６、図７に図示するように、いくつかのクランプ回路）は、反転することができる。例えば、基準電位としてグラウンド電位ＧＮＤに接続されているトランジスタは、例えば、基準電位として供給電圧ＶＤＤに接続されなければならず、逆もまた同じである。ＮＭＯＳトランジスタはまた、ＰＭＯＳトランジスタにより置換されなければならず、逆もまた同じである。これによって、完全な、基本的に対称形の保護を達成することができる。

【0061】

これらのそれぞれのクランプ回路（すなわち描写されるそれぞれのクランプ回路および反対の導電型のトランジスタを含むそれに応じて設計されたクランプ回路）はまた、互いに結合されてもよく、すなわち互いに並列に接続されてもよく、両「方向」、すなわち、ＶＤＤに対する過電圧に対する保護、および、ＧＮＤに対する不足電圧に対する保護を提供する。

【0062】

トランジスタの１つまたは複数が、横方向拡散金属酸化物半導体（ＬＤＭＯＳ）トランジスタとして設計される場合、図６に示されるクランプ回路６００または図７に示されるクランプ回路７００は、単純化可能である。第１のＦＥＴ Ｍ１ｎのゲートソース電圧が依然としてゲート酸化物の故障に影響されやすいので、第１のＦＥＴ Ｍ１ｎのための特定のレベルの保護は、依然として役立ちうる。しかしながら、第１のＦＥＴ Ｍ１ｎのドレイン側を保護するためのトランジスタ、例えば、第３の保護トランジスタＭ９ｎ、第４の保護回路（例えば、第４の保護トランジスタ）Ｍ８ｎまたは第５の保護トランジスタＭ１０ｎは、おそらくもはや必要ではない。第１のＦＥＴ Ｍ１ｎが、ソースからソースまで接続されるＬＤＭＯＳトランジスタによって形成される直列接続により置換される場合、第２の保護トランジスタＭ５ｎおよび第１の保護トランジスタＭ６ｎもまた省略することができる。

【0063】

開示のさまざまな態様は、以下で説明される。

【0064】

例１は、クランプ回路である。

【0065】

クランプ回路は、第１のトランジスタを備え、第１のトランジスタの制御端子は、第１の基準電位に接続され、第１のトランジスタの第１の被制御端子は、入力電圧に接続されている。クランプ回路は、第２のトランジスタをさらに備え、第２のトランジスタの制御端子は、第１のトランジスタを通り流れる電流に依存する制御電圧を受信するように設計され、第２のトランジスタの第１の被制御端子は、入力電圧に接続され、第２のトランジスタの第２の被制御端子は、第２の基準電位に接続されている。

【0066】

例２において、例１の主題は、オプションで、同一の第１の基準電位および第２の基準電位を備えてもよい。

【0067】

例３において、例１および２のいずれかの主題は、オプションで、同一の導電型である第１のトランジスタおよび第２のトランジスタを備えてもよい。

【0068】

例４において、例１の主題は、オプションで、第２の基準電位より小さい第１の基準電位を備えてもよい。

【0069】

例５において、例１および４のいずれかの主題は、オプションで、ｎ導電型のトランジスタである第１のトランジスタおよびｐ導電型のトランジスタである第２のトランジスタを備えてもよい。

【0070】

例６において、例１の主題は、オプションで、第２の基準電位より大きい第１の基準電位を備えてもよい。

【0071】

例７において、例１および６のいずれかの主題は、オプションで、ｐ導電型のトランジスタである第１のトランジスタおよびｎ導電型のトランジスタである第２のトランジスタを備えてもよい。

【0072】

例８において、例１から７のいずれかの主題は、オプションで、制御電流源をさらに備えてもよく、制御電流源の制御信号は、第１のトランジスタを通り流れる電流であり、制御電圧は、制御電流源の制御電流に依存する。

【0073】

例９において、例８の主題は、オプションで、電流ミラーを備えるかまたは電流ミラーによって形成されている制御電流源を備えてもよい。

【0074】

例１０において、例１から９のいずれかの主題は、オプションで、制御電圧を提供するための電気抵抗をさらに含んでもよい。

【0075】

例１１において、例１から１０のいずれかの主題は、オプションで、第１のトランジスタと直列に、第１のトランジスタの第２の被制御端子と第３の基準電位との間に接続されている第１の保護回路をさらに備えてもよく、第１の保護回路は、第１のトランジスタの制御端子と第１のトランジスタの第２の被制御端子との間の電圧差が所定の最大電圧より小さいように設計される。

【0076】

例１２において、例１１の主題は、オプションで、第１のトランジスタと直列に、第１のトランジスタの第２の被制御端子と第３の基準電位との間に接続されている第１の保護トランジスタを備える第１の保護回路を備えてもよく、第１の保護トランジスタの制御端子は、電圧を受信するように設計され、受信した電圧と第１の基準電位との間の差分電圧は、所定の最大電圧より小さい。

【0077】

例１３において、例１から１２のいずれかの主題は、オプションで、第１のトランジスタと直列に、第１のトランジスタの第１の被制御端子と入力電圧との間に接続されている第２の保護回路をさらに備えてもよく、第２の保護回路は、第１のトランジスタの制御端子と第１のトランジスタの第１の被制御端子との間の電圧差が所定の最大電圧より小さいように設計される。

【0078】

例１４において、例１３の主題は、オプションで、第１のトランジスタと直列に、第１のトランジスタの第１の被制御端子と入力電圧との間に接続されている第２の保護トランジスタを備える第２の保護回路を備えてもよく、第２の保護トランジスタの制御端子は、電圧を受信するように設計され、受信した電圧と第１の基準電位との間の差分電圧は、所定の最大電圧より小さい。

【0079】

例１５において、例１から１４のいずれかの主題は、オプションで、第２のトランジスタと直列に、第２のトランジスタの第１の被制御端子と入力電圧との間に接続されている第３の保護回路をさらに備えてもよく、第３の保護回路は、第２のトランジスタの制御端子と第２のトランジスタの第１の被制御端子との間の電圧差が所定の最大電圧より小さいように設計される。

【0080】

例１６において、請求項１５の主題は、オプションで、第２のトランジスタと直列に、第２のトランジスタの第１の被制御端子と入力電圧との間に接続されている第３の保護トランジスタを備える第３の保護回路を備えてもよく、第３の保護トランジスタの制御端子は、電圧を受信するように設計され、第２のトランジスタの制御端子の電圧と受信した電圧との間の差分電圧は、所定の最大電圧より小さい。

【0081】

例１７において、例１から１６のいずれかの主題は、オプションで、第４の保護回路と第３の基準電位との間に接続されているトランジスタをさらに備えてもよく、第４の保護回路は、トランジスタと直列に、トランジスタの第１の被制御端子と第４の基準電位との間に接続され、第４の保護回路は、トランジスタの制御端子とトランジスタの第１の被制御端子との間の電圧差が所定の最大電圧より小さいように設計される。

【0082】

例１８において、例１７の主題は、オプションで、第４の基準電位と第３の基準電位との間に接続されている第４の保護トランジスタを備える第４の保護回路を備えてもよく、第４の保護トランジスタは、第１のトランジスタと異なる導電型であり、第４の保護トランジスタの制御端子は、電圧を受信するように設計され、トランジスタの制御端子の電圧と受信した電圧との間の差分電圧は、所定の最大電圧より小さい。

【0083】

例１９において、例１７および１８のいずれかの主題は、オプションで、第４の保護回路と第４の基準電位との間に接続されている第５の保護トランジスタをさらに備えてもよく、第５の保護トランジスタは、第１のトランジスタと異なる導電型であり、第５の保護トランジスタの制御端子は、第１の基準電位に接続されている。

【0084】

例２０において、例１７から１９のいずれかの主題は、オプションで、第４の保護回路と第４の基準電位との間に接続されている第６の保護トランジスタをさらに備えてもよく、第６の保護トランジスタの制御端子は、電圧を受信するように設計され、トランジスタの制御端子の電圧と受信した電圧との間の差分電圧は、所定の最大電圧より小さい。

【0085】

例２１において、例１１から２０のいずれかの主題は、オプションで、第１のトランジスタの使用可能な動作電圧および／または第２のトランジスタの使用可能な動作電圧以下である所定の最大電圧を備えてもよい。

【0086】

例２２において、例２１の主題は、オプションで、１．５Ｖから４Ｖまでの範囲、例えば、約３．６Ｖの所定の最大電圧を備えてもよい。

【0087】

例２３において、例１から２２のいずれかの主題は、オプションで、横方向拡散金属酸化物半導体（ＬＤＭＯＳ）トランジスタとして設計されている第１のトランジスタおよび／または第２のトランジスタを備えてもよい。

【0088】

例２４において、例１から２３のいずれかの主題は、オプションで、第１のトランジスタの使用可能な動作電圧および／または第２のトランジスタの使用可能な動作電圧より大きい、入力電圧と第１の基準電位との間の電圧差を備えてもよい。

【0089】

例２５において、例２４の主題は、オプションで－１Ｖから７Ｖまでの範囲、例えば、－０．５Ｖから６Ｖまでの範囲の、入力電圧と第１の基準電位との間の電圧差を備えてもよい。

【0090】

例２６は、回路である。回路は、入力端子を有する論理回路と、入力端子に接続されている、例１から２５の１つに従うクランプ回路と、を備えてもよい。

【0091】

例２７において、例２６の主題は、オプションで、マイクロコントローラである論理回路を備えてもよい。

【0092】

例２８において、例２６および２７のいずれかの主題は、オプションで、静電気放電保護回路をさらに備えてもよく、クランプ回路は、静電気放電保護回路と論理回路との間に接続されている。

【0093】

例２９において、例２６から２８のいずれかの主題は、オプションで、少なくとも１つのセンサを含むセンサ回路をさらに備えてもよく、クランプ回路は、センサ回路と論理回路との間に接続されている。

【0094】

本発明は、主に特定の例示的な実施形態に関連して図示および記載されてきたが、当業者によって、構成およびその詳細の多様な修正が、以下の請求項に記載の本発明の趣旨および範囲を逸脱しない範囲で実施可能であることを理解されたい。それゆえ、本発明の範囲は、添付の請求の範囲によって決定され、請求項によって含まれる請求項の均等の意味および範囲内のすべてのバリエーションを含むことが意図される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【外国語明細書】