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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024149440
(43)【公開日】2024-10-18
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20241010BHJP
H01L 21/768 20060101ALI20241010BHJP
H01L 29/786 20060101ALI20241010BHJP
【ＦＩ】
H01L29/78 301X
H01L21/90 A
H01L29/78 617K
H01L29/78 618C
H01L29/78 616K
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2024060966
(22)【出願日】2024-04-04
(31)【優先権主張番号】10-2023-0046151
(32)【優先日】2023-04-07
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】金 汎 鎭
(72)【発明者】
【氏名】金 菊 喜
(72)【発明者】
【氏名】金 榮 佑
(72)【発明者】
【氏名】金 俊 秀
(72)【発明者】
【氏名】羅 相 チョル
(72)【発明者】
【氏名】李 敬 雨
(72)【発明者】
【氏名】李 東 翼
(72)【発明者】
【氏名】李 敏 丞
(72)【発明者】
【氏名】蔡 命 均
(72)【発明者】
【氏名】河 承 錫
【テーマコード（参考）】
5F033
5F110
5F140
【Ｆターム（参考）】
5F033HH07
5F033HH08
5F033HH11
5F033HH14
5F033HH15
5F033HH17
5F033HH18
5F033HH19
5F033HH21
5F033HH36
5F033JJ07
5F033JJ08
5F033JJ11
5F033JJ15
5F033JJ17
5F033JJ18
5F033JJ19
5F033JJ20
5F033JJ21
5F033JJ32
5F033JJ33
5F033JJ34
5F033KK25
5F033MM30
5F033NN06
5F033NN07
5F033QQ25
5F033RR01
5F033RR03
5F033RR04
5F033RR05
5F033RR06
5F033RR08
5F033SS03
5F033SS04
5F033TT02
5F033TT07
5F110AA03
5F110AA30
5F110CC01
5F110CC10
5F110DD01
5F110DD05
5F110DD12
5F110DD13
5F110DD14
5F110DD15
5F110EE01
5F110EE02
5F110EE03
5F110EE04
5F110EE32
5F110FF01
5F110FF05
5F110FF12
5F110GG02
5F110GG03
5F110GG04
5F110GG12
5F110GG22
5F110GG30
5F110HK01
5F110HK02
5F110HK03
5F110HK04
5F110HK05
5F110HL01
5F110HL02
5F110HL04
5F110HM13
5F110NN03
5F110NN22
5F110NN23
5F110NN24
5F140AC36
5F140BA01
5F140BA05
5F140BA06
5F140BA07
5F140BA08
5F140BB05
5F140BB06
5F140BC15
5F140BD05
5F140BD07
5F140BD09
5F140BD11
5F140BD13
5F140BF05
5F140BF10
5F140BF42
5F140BG01
5F140BG11
5F140BG12
5F140BG14
5F140BH06
5F140BJ08
5F140BJ27
5F140BK05
5F140BK09
5F140BK18
5F140CB04
5F140CC03
5F140CC04
5F140CC08
5F140CC09
5F140CC15
(57)【要約】
【課題】信頼性を向上させた半導体装置を提供する。
【解決手段】本発明による半導体装置は、基板と、基板の上面上で第１水平方向に延長されるアクティブパターン（以下、ＡＰ）と、基板の上面上でＡＰの側壁を囲むフィールド絶縁膜と、ＡＰ上で第１水平方向と交差する第２水平方向に延長される第１ゲート電極と、ＡＰ上で第１ゲート電極の少なくとも一側に配置されるＳ／Ｄ領域と、フィールド絶縁膜上でＳ／Ｄ領域を覆う上部層間絶縁膜と、基板、フィールド絶縁膜、及び上部層間絶縁膜を垂直方向に貫通し、Ｓ／Ｄ領域と第２水平方向に離隔される貫通ビアと、第１ゲート電極の少なくとも一側で上部層間絶縁膜の内部に配置されＳ／Ｄ領域と接続されるＳ／Ｄコンタクトと、上部層間絶縁膜の内部に配置され貫通ビア及びＳ／Ｄコンタクトそれぞれと接続される接続部と、を有し、接続部の第１水平方向の幅は、Ｓ／Ｄコンタクトの第１水平方向の幅より大きい。
【選択図】図４
【解決手段】本発明による半導体装置は、基板と、基板の上面上で第１水平方向に延長されるアクティブパターン（以下、ＡＰ）と、基板の上面上でＡＰの側壁を囲むフィールド絶縁膜と、ＡＰ上で第１水平方向と交差する第２水平方向に延長される第１ゲート電極と、ＡＰ上で第１ゲート電極の少なくとも一側に配置されるＳ／Ｄ領域と、フィールド絶縁膜上でＳ／Ｄ領域を覆う上部層間絶縁膜と、基板、フィールド絶縁膜、及び上部層間絶縁膜を垂直方向に貫通し、Ｓ／Ｄ領域と第２水平方向に離隔される貫通ビアと、第１ゲート電極の少なくとも一側で上部層間絶縁膜の内部に配置されＳ／Ｄ領域と接続されるＳ／Ｄコンタクトと、上部層間絶縁膜の内部に配置され貫通ビア及びＳ／Ｄコンタクトそれぞれと接続される接続部と、を有し、接続部の第１水平方向の幅は、Ｓ／Ｄコンタクトの第１水平方向の幅より大きい。
【選択図】図４
【特許請求の範囲】
【請求項1】
基板と、
前記基板の上面上で、第１水平方向に延長されるアクティブパターンと、
前記基板の上面上で、前記アクティブパターンの側壁を囲むフィールド絶縁膜と、
前記アクティブパターン上で、前記第１水平方向と交差する第２水平方向に延長される第１ゲート電極と、
前記アクティブパターン上で、前記第１ゲート電極の少なくとも一側に配置されるソース／ドレイン領域と、
前記フィールド絶縁膜上で、前記ソース／ドレイン領域を覆う上部層間絶縁膜と、
前記基板、前記フィールド絶縁膜、及び前記上部層間絶縁膜を垂直方向に貫通し、前記ソース／ドレイン領域と前記第２水平方向に離隔される貫通ビアと、
前記第１ゲート電極の少なくとも一側で、前記上部層間絶縁膜の内部に配置され、前記ソース／ドレイン領域と接続されるソース／ドレインコンタクトと、
前記上部層間絶縁膜の内部に配置され、前記貫通ビア及び前記ソース／ドレインコンタクトそれぞれと接続される接続部と、を有し、
前記接続部の前記第１水平方向の幅は、前記ソース／ドレインコンタクトの前記第１水平方向の幅より大きいことを特徴とする半導体装置。
前記基板の上面上で、第１水平方向に延長されるアクティブパターンと、
前記基板の上面上で、前記アクティブパターンの側壁を囲むフィールド絶縁膜と、
前記アクティブパターン上で、前記第１水平方向と交差する第２水平方向に延長される第１ゲート電極と、
前記アクティブパターン上で、前記第１ゲート電極の少なくとも一側に配置されるソース／ドレイン領域と、
前記フィールド絶縁膜上で、前記ソース／ドレイン領域を覆う上部層間絶縁膜と、
前記基板、前記フィールド絶縁膜、及び前記上部層間絶縁膜を垂直方向に貫通し、前記ソース／ドレイン領域と前記第２水平方向に離隔される貫通ビアと、
前記第１ゲート電極の少なくとも一側で、前記上部層間絶縁膜の内部に配置され、前記ソース／ドレイン領域と接続されるソース／ドレインコンタクトと、
前記上部層間絶縁膜の内部に配置され、前記貫通ビア及び前記ソース／ドレインコンタクトそれぞれと接続される接続部と、を有し、
前記接続部の前記第１水平方向の幅は、前記ソース／ドレインコンタクトの前記第１水平方向の幅より大きいことを特徴とする半導体装置。
【請求項2】
前記ソース／ドレインコンタクトの上面、前記接続部の上面、及び前記貫通ビアの最上面それぞれは、同一平面上に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記ソース／ドレインコンタクトは、側壁及び底面を形成するバリア層と前記バリア層との間を埋めるフィリング層を含み、
前記接続部の側壁は、前記バリア層及び前記フィリング層それぞれと接することを特徴とする請求項１に記載の半導体装置。
前記接続部の側壁は、前記バリア層及び前記フィリング層それぞれと接することを特徴とする請求項１に記載の半導体装置。
【請求項4】
前記第１ゲート電極と前記第２水平方向に離隔した第２ゲート電極と、
前記基板、前記フィールド絶縁膜、及び前記上部層間絶縁膜を前記垂直方向に貫通し、前記貫通ビアの前記第２水平方向の両側壁と接し、前記第１ゲート電極と前記第２ゲート電極を分離するゲートカットをさらに有することを特徴とする請求項１に記載の半導体装置。
前記基板、前記フィールド絶縁膜、及び前記上部層間絶縁膜を前記垂直方向に貫通し、前記貫通ビアの前記第２水平方向の両側壁と接し、前記第１ゲート電極と前記第２ゲート電極を分離するゲートカットをさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項5】
前記接続部は、側壁及び底面を形成する接続部バリア層と前記接続部バリア層との間を埋める接続部フィリング層を含み、
前記接続部バリア層は、前記ソース／ドレインコンタクト及び前記貫通ビアそれぞれと接し、
前記接続部フィリング層は、前記ソース／ドレインコンタクト及び前記貫通ビアそれぞれと接しないことを特徴とする請求項１に記載の半導体装置。
前記接続部バリア層は、前記ソース／ドレインコンタクト及び前記貫通ビアそれぞれと接し、
前記接続部フィリング層は、前記ソース／ドレインコンタクト及び前記貫通ビアそれぞれと接しないことを特徴とする請求項１に記載の半導体装置。
【請求項6】
前記アクティブパターン上で、前記垂直方向に互いに離隔して積層され、前記第１ゲート電極によって囲まれる複数のナノシートをさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項7】
前記基板、前記フィールド絶縁膜、及び前記上部層間絶縁膜を前記垂直方向に貫通し、前記第１ゲート電極と前記第１水平方向に離隔され、前記アクティブパターンと前記第２水平方向に離隔される貫通ビアトレンチと、
前記貫通ビアトレンチの側壁に沿って配置される貫通ビア絶縁層と、をさらに有し、
前記貫通ビアは、前記貫通ビアトレンチの内部で前記貫通ビア絶縁層の間を埋めることを特徴とする請求項１に記載の半導体装置。
前記貫通ビアトレンチの側壁に沿って配置される貫通ビア絶縁層と、をさらに有し、
前記貫通ビアは、前記貫通ビアトレンチの内部で前記貫通ビア絶縁層の間を埋めることを特徴とする請求項１に記載の半導体装置。
【請求項8】
基板と、
前記基板の上面上で、第１水平方向に延長される第１アクティブパターンと、
前記基板の上面上で、前記第１水平方向に延長され、前記第１アクティブパターンと前記第１水平方向と交差する第２水平方向に離隔される第２アクティブパターンと、
前記第１アクティブパターン上で、前記第２水平方向に延長される第１ゲート電極と、
前記第２アクティブパターン上で、前記第２水平方向に延長され、前記第１ゲート電極と前記第２水平方向に離隔される第２ゲート電極と、
前記第１アクティブパターン上で、前記第１ゲート電極の少なくとも一側に配置されるソース／ドレイン領域と、
前記基板の上面上で、前記ソース／ドレイン領域を覆う上部層間絶縁膜と、
前記第１アクティブパターンと前記第２アクティブパターンとの間で前記第１水平方向に延長され、前記基板及び前記上部層間絶縁膜を垂直方向に貫通し、前記第１ゲート電極と前記第２ゲート電極とを分離するゲートカットと、
前記ゲートカットの内部で前記第１水平方向に延長され、前記ソース／ドレイン領域と前記第２水平方向に離隔される貫通ビアと、
前記第１ゲート電極の少なくとも一側で、前記上部層間絶縁膜の内部に配置され、前記ソース／ドレイン領域と接続されるソース／ドレインコンタクトと、
前記第１ゲート電極の少なくとも一側で、前記上部層間絶縁膜の内部に配置され、前記貫通ビア及び前記ソース／ドレインコンタクトそれぞれと接続される接続部と、を有し、
前記基板の下面、前記ゲートカットの下面、及び前記貫通ビアの下面それぞれは、同一平面上に形成されることを特徴とする半導体装置。
前記基板の上面上で、第１水平方向に延長される第１アクティブパターンと、
前記基板の上面上で、前記第１水平方向に延長され、前記第１アクティブパターンと前記第１水平方向と交差する第２水平方向に離隔される第２アクティブパターンと、
前記第１アクティブパターン上で、前記第２水平方向に延長される第１ゲート電極と、
前記第２アクティブパターン上で、前記第２水平方向に延長され、前記第１ゲート電極と前記第２水平方向に離隔される第２ゲート電極と、
前記第１アクティブパターン上で、前記第１ゲート電極の少なくとも一側に配置されるソース／ドレイン領域と、
前記基板の上面上で、前記ソース／ドレイン領域を覆う上部層間絶縁膜と、
前記第１アクティブパターンと前記第２アクティブパターンとの間で前記第１水平方向に延長され、前記基板及び前記上部層間絶縁膜を垂直方向に貫通し、前記第１ゲート電極と前記第２ゲート電極とを分離するゲートカットと、
前記ゲートカットの内部で前記第１水平方向に延長され、前記ソース／ドレイン領域と前記第２水平方向に離隔される貫通ビアと、
前記第１ゲート電極の少なくとも一側で、前記上部層間絶縁膜の内部に配置され、前記ソース／ドレイン領域と接続されるソース／ドレインコンタクトと、
前記第１ゲート電極の少なくとも一側で、前記上部層間絶縁膜の内部に配置され、前記貫通ビア及び前記ソース／ドレインコンタクトそれぞれと接続される接続部と、を有し、
前記基板の下面、前記ゲートカットの下面、及び前記貫通ビアの下面それぞれは、同一平面上に形成されることを特徴とする半導体装置。
【請求項9】
前記接続部は、単一膜で形成され、
前記接続部は、前記ソース／ドレインコンタクト及び前記貫通ビアそれぞれと異なる物質を含むことを特徴とする請求項８に記載の半導体装置。
前記接続部は、前記ソース／ドレインコンタクト及び前記貫通ビアそれぞれと異なる物質を含むことを特徴とする請求項８に記載の半導体装置。
【請求項10】
前記接続部の下面は、前記ソース／ドレインコンタクトの下面より高く形成されることを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、ＭＢＣＦＥＴ（登録商標）（Ｍｕｌｔｉ－Ｂｒｉｄｇｅ Ｃｈａｎｎｅｌ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を含む半導体装置に関する。
【背景技術】
【0002】
集積回路装置の密度を高めるためのスケーリング（ｓｃａｌｉｎｇ）技術の一つとして、基板上にフィン（ｆｉｎ）形状又はナノワイヤ（ｎａｎｏｗｉｒｅ）形状のシリコンボディ（ｂｏｄｙ）を形成し、シリコンボディの表面の上にゲートを形成するマルチ－ゲート（ｍｕｌｔｉ－ｇａｔｅ）トランジスタが提案された。
【0003】
このようなマルチゲートトランジスタは、３次元のチャネルを用いるので、スケーリングすることが容易である。
また、マルチゲートトランジスタのゲート長さを増加させなくても、電流制御能力を向上させることができる。
のみならず、ドレイン電圧によってチャネル領域の電位が影響を受けるＳＣＥ（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を効果的に抑制することができる。
従って、このようなマルチゲートトランジスタを用いる半導体装置の信頼性を向上させることが課題となっている。
また、マルチゲートトランジスタのゲート長さを増加させなくても、電流制御能力を向上させることができる。
のみならず、ドレイン電圧によってチャネル領域の電位が影響を受けるＳＣＥ（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を効果的に抑制することができる。
従って、このようなマルチゲートトランジスタを用いる半導体装置の信頼性を向上させることが課題となっている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特表２０１３－５１５３５６号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は上記従来の半導体装置における課題点に鑑みてなされたものであって、本発明の目的は、接続部を用いてソース／ドレインコンタクトと貫通ビアの間の接続の信頼性を向上させた半導体装置を提供することにある。
【課題を解決するための手段】
【0006】
上記目的を達成するためになされた本発明による半導体装置は、基板と、前記基板の上面上で、第１水平方向に延長されるアクティブパターンと、前記基板の上面上で、前記アクティブパターンの側壁を囲むフィールド絶縁膜と、前記アクティブパターン上で、前記第１水平方向と交差する第２水平方向に延長される第１ゲート電極と、前記アクティブパターン上で、前記第１ゲート電極の少なくとも一側に配置されるソース／ドレイン領域と、前記フィールド絶縁膜上で、前記ソース／ドレイン領域を覆う上部層間絶縁膜と、前記基板、前記フィールド絶縁膜、及び前記上部層間絶縁膜を垂直方向に貫通し、前記ソース／ドレイン領域と前記第２水平方向に離隔される貫通ビアと、前記第１ゲート電極の少なくとも一側で、前記上部層間絶縁膜の内部に配置され、前記ソース／ドレイン領域と接続されるソース／ドレインコンタクトと、前記上部層間絶縁膜の内部に配置され、前記貫通ビア及び前記ソース／ドレインコンタクトそれぞれと接続される接続部と、を有し、前記接続部の前記第１水平方向の幅は、前記ソース／ドレインコンタクトの前記第１水平方向の幅より大きいことを特徴とする。
【0007】
また、上記目的を達成するためになされた本発明による半導体装置は、基板と、前記基板の上面上で、第１水平方向に延長される第１アクティブパターンと、前記基板の上面上で、前記第１水平方向に延長され、前記第１アクティブパターンと前記第１水平方向と交差する第２水平方向に離隔される第２アクティブパターンと、前記第１アクティブパターン上で、前記第２水平方向に延長される第１ゲート電極と、前記第２アクティブパターン上で、前記第２水平方向に延長され、前記第１ゲート電極と前記第２水平方向に離隔される第２ゲート電極と、前記第１アクティブパターン上で、前記第１ゲート電極の少なくとも一側に配置されるソース／ドレイン領域と、前記基板の上面上で、前記ソース／ドレイン領域を覆う上部層間絶縁膜と、前記第１アクティブパターンと前記第２アクティブパターンとの間で前記第１水平方向に延長され、前記基板及び前記上部層間絶縁膜を垂直方向に貫通し、前記第１ゲート電極と前記第２ゲート電極とを分離するゲートカットと、前記ゲートカットの内部で前記第１水平方向に延長され、前記ソース／ドレイン領域と前記第２水平方向に離隔される貫通ビアと、前記第１ゲート電極の少なくとも一側で、前記上部層間絶縁膜の内部に配置され、前記ソース／ドレイン領域と接続されるソース／ドレインコンタクトと、前記第１ゲート電極の少なくとも一側で、前記上部層間絶縁膜の内部に配置され、前記貫通ビア及び前記ソース／ドレインコンタクトそれぞれと接続される接続部と、を有し、前記基板の下面、前記ゲートカットの下面、及び前記貫通ビアの下面それぞれは、同一平面上に形成されることを特徴とする。
【0008】
また、上記目的を達成するためになされた本発明による半導体装置の他の実施形態は、基板と、基板の上面上で第１水平方向に延長される第１アクティブパターン、基板の上面上で第１水平方向に延長され、第１アクティブパターンと第１水平方向と交差する第２水平方向に離隔される第２アクティブパターン、基板の上面上で第１及び第２アクティブパターンそれぞれの側壁を囲むフィールド絶縁膜、第１アクティブパターン上で垂直方向に互いに離隔して積層される第１複数のナノシート、第２アクティブパターン上で垂直方向に互いに離隔して積層される第２複数のナノシート、第１アクティブパターン上で第２水平方向に延長され、第１複数のナノシートを囲む第１ゲート電極、第２アクティブパターン上で第２水平方向に延長され、第１ゲート電極と第２水平方向に離隔し、第２複数のナノシートを囲む第２ゲート電極、第１アクティブパターン上で第１ゲート電極の少なくとも一側に配置されるソース／ドレイン領域、フィールド絶縁膜上でソース／ドレイン領域を覆う上部層間絶縁膜、第１アクティブパターンと第２アクティブパターンの間で第１水平方向に延長され、基板、フィールド絶縁膜、及び上部層間絶縁膜を垂直方向に貫通し、第１ゲート電極及び第２ゲート電極を分離するゲートカット、ゲートカットの内部で第１水平方向に延長され、ソース／ドレイン領域と第２水平方向に離隔する貫通ビア、第１ゲート電極の少なくとも一側で上部層間絶縁膜の内部に配置され、ソース／ドレイン領域と接続され、側壁及び底面を形成するバリア層とバリア層との間を埋めるフィリング層を含むソース／ドレインコンタクト、第１ゲート電極の少なくとも一側で上部層間絶縁膜の内部に配置され、貫通ビア及びソース／ドレインコンタクトそれぞれと接続され、単一膜で形成され、バリア層及びフィリング層それぞれと接する接続部、基板の下面上に配置される下部層間絶縁膜、及び下部層間絶縁膜の内部に配置され、貫通ビアと接続される下部配線層と、を有し、接続部の第１水平方向の幅は、ソース／ドレインコンタクトの第１水平方向の幅より大きく、基板の下面、ゲートカットの下面、及び貫通ビアの下面それぞれは、同一平面上に形成される。
【発明の効果】
【0009】
本発明に係る半導体装置によれば、接続部を用いて第１ソース／ドレインコンタクトと貫通ビアとの間を接続する。
これにより、第１ソース／ドレインコンタクトと貫通ビアの間の接続の信頼性を向上させることができる。
これにより、第１ソース／ドレインコンタクトと貫通ビアの間の接続の信頼性を向上させることができる。
【図面の簡単な説明】
【0010】
【図1】本発明の実施形態による半導体装置の概略構成を説明するためのレイアウト図である。
【図5】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図6】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図7】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図8】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図9】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図10】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図11】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図12】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図13】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図14】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図15】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図16】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図17】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図18】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図19】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図20】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図21】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図22】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図23】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図24】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図25】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図26】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図27】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図28】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図29】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図30】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図31】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図32】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図33】本発明の実施形態による半導体装置の製造方法を説明するための中間段階断面図である。
【図34】本発明の他の実施形態による半導体装置の概略構成を説明するための断面図である。
【図35】本発明のまた他の実施形態による半導体装置の概略構成を説明するための断面図である。
【図36】本発明のまた他の実施形態による半導体装置の概略構成を説明するための断面図である。
【図37】本発明のまた他の実施形態による半導体装置の概略構成を説明するためのレイアウト図である。
【図40】本発明のまた他の実施形態による半導体装置の概略構成を説明するための断面図である。
【図41】本発明のまた他の実施形態による半導体装置の概略構成を説明するための断面図である。
【図42】本発明のまた他の実施形態による半導体装置の概略構成を説明するための断面図である。
【発明を実施するための形態】
【0011】
次に、本発明に係る半導体装置を実施するための形態の具体例を図面を参照しながら説明する。
【0012】
以下の本発明のいくつか実施形態による半導体装置に関する図面では、例示的に、半導体装置がナノシート（ｎａｎｏｓｈｅｅｔ）を含むトランジスタ（ＭＢＣＦＥＴ（登録商標）（Ｍｕｌｔｉ－Ｂｒｉｄｇｅ Ｃｈａｎｎｅｌ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ））及びフィン型パターン形状のチャネル領域を含むフィン型トランジスタ（ＦｉｎＦＥＴ）を含むことで説明するが、本発明の技術的思想はこれに制限されるものではない。
他のいくつかの実施形態で、半導体装置は、トンネリングトランジスタ（ｔｕｎｎｅｌｉｎｇ ＦＥＴ）又は３次元（３Ｄ）トランジスタを含み得るのはもちろんである。
また、また他のいくつかの実施形態による半導体装置は、バイポーラ接合（ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ）トランジスタ又は横型二重拡散トランジスタ（ＬＤＭＯＳ）などを含むこともできる。
他のいくつかの実施形態で、半導体装置は、トンネリングトランジスタ（ｔｕｎｎｅｌｉｎｇ ＦＥＴ）又は３次元（３Ｄ）トランジスタを含み得るのはもちろんである。
また、また他のいくつかの実施形態による半導体装置は、バイポーラ接合（ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ）トランジスタ又は横型二重拡散トランジスタ（ＬＤＭＯＳ）などを含むこともできる。
【0013】
以下では、図１～図４を参照して本発明の実施形態による半導体装置について説明する。
図１は、本発明の実施形態による半導体装置の概略構成を説明するためのレイアウト図であり、図２は、図１のＡ－Ａ’線に沿って切断した断面図であり、図３は、図１のＢ－Ｂ’線に沿って切断した断面図であり、図４は、図１のＣ－Ｃ’線に沿って切断した断面図である。
図１は、本発明の実施形態による半導体装置の概略構成を説明するためのレイアウト図であり、図２は、図１のＡ－Ａ’線に沿って切断した断面図であり、図３は、図１のＢ－Ｂ’線に沿って切断した断面図であり、図４は、図１のＣ－Ｃ’線に沿って切断した断面図である。
【0014】
図１～図４を参照すると、本発明の実施形態による半導体装置は、基板１００、第１及び第２アクティブパターン（Ｆ１、Ｆ２）、フィールド絶縁膜１０５、第１～第３複数のナノシート（ＮＷ１、ＮＷ２、ＮＷ３）、第１～第４ゲート電極（Ｇ１、Ｇ２、Ｇ３、Ｇ４）、ゲートスペーサ１１１、ゲート絶縁膜１１２、キャッピングパターン１１３、第１及び第２ソース／ドレイン領域（ＳＤ１、ＳＤ２）、第１上部層間絶縁膜１２０、ゲートカットＧＣ、貫通ビア１３０、第１及び第２ソース／ドレインコンタクト（ＣＡ１、ＣＡ２）、シリサイド層ＳＬ、接続部１５０、第１～第４ゲートコンタクト（ＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４）、下部層間絶縁膜１７０、下部配線層１７５、エッチング停止膜１８０、第２上部層間絶縁膜１８５、第１～第３ビア（Ｖ１、Ｖ２、Ｖ３）を含む。
【0015】
基板１００は、シリコン基板又はＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）であり得る。
これとは異なり、基板１００は、シリコンゲルマニウム、ＳＧＯＩ（ｓｉｌｉｃｏｎ ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ）、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウムリン化物、ガリウム砒素、又はアンチモン化ガリウムを含み得るが、本発明の技術的思想はこれに制限されるものではない。
以下では、第１水平方向ＤＲ１及び第２水平方向ＤＲ２それぞれは、基板１００の上面１００ａと平行な方向と定義する。
第２水平方向ＤＲ２は、第１水平方向ＤＲ１と異なる方向と定義する。
垂直方向ＤＲ３は、第１水平方向ＤＲ１及び第２水平方向ＤＲ２それぞれと垂直な方向と定義する。
すなわち、垂直方向ＤＲ３は、基板１００の上面１００ａと垂直な方向と定義する。
これとは異なり、基板１００は、シリコンゲルマニウム、ＳＧＯＩ（ｓｉｌｉｃｏｎ ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ）、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウムリン化物、ガリウム砒素、又はアンチモン化ガリウムを含み得るが、本発明の技術的思想はこれに制限されるものではない。
以下では、第１水平方向ＤＲ１及び第２水平方向ＤＲ２それぞれは、基板１００の上面１００ａと平行な方向と定義する。
第２水平方向ＤＲ２は、第１水平方向ＤＲ１と異なる方向と定義する。
垂直方向ＤＲ３は、第１水平方向ＤＲ１及び第２水平方向ＤＲ２それぞれと垂直な方向と定義する。
すなわち、垂直方向ＤＲ３は、基板１００の上面１００ａと垂直な方向と定義する。
【0016】
第１及び第２アクティブパターン（Ｆ１、Ｆ２）それぞれは、基板１００の上面１００ａ上で第１水平方向ＤＲ１に延長される。
第２アクティブパターンＦ２は、第１アクティブパターンＦ１と第２水平方向ＤＲ２に離隔される。
第１及び第２アクティブパターン（Ｆ１、Ｆ２）それぞれは、基板１００の上面１００ａから垂直方向ＤＲ３に突出する。
例えば、第１及び第２アクティブパターン（Ｆ１、Ｆ２）それぞれは、基板１００の一部であり得、基板１００から成長したエピ層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を含むこともできる。
第２アクティブパターンＦ２は、第１アクティブパターンＦ１と第２水平方向ＤＲ２に離隔される。
第１及び第２アクティブパターン（Ｆ１、Ｆ２）それぞれは、基板１００の上面１００ａから垂直方向ＤＲ３に突出する。
例えば、第１及び第２アクティブパターン（Ｆ１、Ｆ２）それぞれは、基板１００の一部であり得、基板１００から成長したエピ層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を含むこともできる。
【0017】
フィールド絶縁膜１０５は、基板１００の上面１００ａ上に配置される。
フィールド絶縁膜１０５は、第１及び第２アクティブパターン（Ｆ１、Ｆ２）それぞれの側壁を囲む。
例えば、第１及び第２アクティブパターン（Ｆ１、Ｆ２）それぞれの上面は、フィールド絶縁膜１０５の上面より垂直方向ＤＲ３に突出する。
ただし、本発明の技術的思想はこれに制限されるものではない。
他の実施形態で、第１及び第２アクティブパターン（Ｆ１、Ｆ２）それぞれの上面は、フィールド絶縁膜１０５の上面と同一平面上に形成することができる。
フィールド絶縁膜１０５は、例えば、シリコン酸化膜、シリコン窒化膜、酸窒化膜、又はこれらの組み合わせ膜を含み得る。
フィールド絶縁膜１０５は、第１及び第２アクティブパターン（Ｆ１、Ｆ２）それぞれの側壁を囲む。
例えば、第１及び第２アクティブパターン（Ｆ１、Ｆ２）それぞれの上面は、フィールド絶縁膜１０５の上面より垂直方向ＤＲ３に突出する。
ただし、本発明の技術的思想はこれに制限されるものではない。
他の実施形態で、第１及び第２アクティブパターン（Ｆ１、Ｆ２）それぞれの上面は、フィールド絶縁膜１０５の上面と同一平面上に形成することができる。
フィールド絶縁膜１０５は、例えば、シリコン酸化膜、シリコン窒化膜、酸窒化膜、又はこれらの組み合わせ膜を含み得る。
【0018】
第１複数のナノシートＮＷ１は、第１アクティブパターンＦ１上に配置される。
第１複数のナノシートＮＷ１は、第１アクティブパターンＦ１と第１ゲート電極Ｇ１が交差する部分に配置される。
第２複数のナノシートＮＷ２は、第１アクティブパターンＦ１上に配置される。
第２複数のナノシートＮＷ２は、第１アクティブパターンＦ１と第２ゲート電極Ｇ２が交差する部分に配置される。
第２複数のナノシートＮＷ２は、第１複数のナノシートＮＷ１と第１水平方向ＤＲ１に離隔される。
第３複数のナノシートＮＷ３は、第２アクティブパターンＦ２上に配置される。
第３複数のナノシートＮＷ３は、第２アクティブパターンＦ２と第３ゲート電極Ｇ３が交差する部分に配置される。
第３複数のナノシートＮＷ３は、第１複数のナノシートＮＷ１と第２水平方向ＤＲ２に離隔される。
第１複数のナノシートＮＷ１は、第１アクティブパターンＦ１と第１ゲート電極Ｇ１が交差する部分に配置される。
第２複数のナノシートＮＷ２は、第１アクティブパターンＦ１上に配置される。
第２複数のナノシートＮＷ２は、第１アクティブパターンＦ１と第２ゲート電極Ｇ２が交差する部分に配置される。
第２複数のナノシートＮＷ２は、第１複数のナノシートＮＷ１と第１水平方向ＤＲ１に離隔される。
第３複数のナノシートＮＷ３は、第２アクティブパターンＦ２上に配置される。
第３複数のナノシートＮＷ３は、第２アクティブパターンＦ２と第３ゲート電極Ｇ３が交差する部分に配置される。
第３複数のナノシートＮＷ３は、第１複数のナノシートＮＷ１と第２水平方向ＤＲ２に離隔される。
【0019】
第１～第３複数のナノシート（ＮＷ１、ＮＷ２、ＮＷ３）それぞれは、垂直方向ＤＲ３に互いに離隔して積層された複数のナノシートを含む。
図２及び図３には、第１～第３複数のナノシート（ＮＷ１、ＮＷ２、ＮＷ３）それぞれが垂直方向ＤＲ３に互いに離隔して積層された３個のナノシートを含むことを図示しているが、これは説明の便宜のためでありあり、本発明の技術的思想はこれに制限されない。
他の実施形態で、第１～第３複数のナノシート（ＮＷ１、ＮＷ２、ＮＷ３）それぞれは、垂直方向ＤＲ３に互いに離隔して積層された４個以上のナノシートを含むことができる。
例えば、第１～第３複数のナノシート（ＮＷ１、ＮＷ２、ＮＷ３）それぞれは、シリコン（Ｓｉ）を含む。
ただし、本発明の技術的思想はこれに制限されるものではない。
他の実施形態で、第１～第３複数のナノシート（ＮＷ１、ＮＷ２、ＮＷ３）それぞれは、シリコンゲルマニウム（ＳｉＧｅ）を含み得る。
図２及び図３には、第１～第３複数のナノシート（ＮＷ１、ＮＷ２、ＮＷ３）それぞれが垂直方向ＤＲ３に互いに離隔して積層された３個のナノシートを含むことを図示しているが、これは説明の便宜のためでありあり、本発明の技術的思想はこれに制限されない。
他の実施形態で、第１～第３複数のナノシート（ＮＷ１、ＮＷ２、ＮＷ３）それぞれは、垂直方向ＤＲ３に互いに離隔して積層された４個以上のナノシートを含むことができる。
例えば、第１～第３複数のナノシート（ＮＷ１、ＮＷ２、ＮＷ３）それぞれは、シリコン（Ｓｉ）を含む。
ただし、本発明の技術的思想はこれに制限されるものではない。
他の実施形態で、第１～第３複数のナノシート（ＮＷ１、ＮＷ２、ＮＷ３）それぞれは、シリコンゲルマニウム（ＳｉＧｅ）を含み得る。
【0020】
第１ゲート電極Ｇ１は、第１アクティブパターンＦ１及びフィールド絶縁膜１０５上で第２水平方向ＤＲ２に延長される。
第１ゲート電極Ｇ１は、第１複数のナノシートＮＷ１を囲む。
第２ゲート電極Ｇ２は、第１アクティブパターンＦ１及びフィールド絶縁膜１０５上で第２水平方向ＤＲ２に延長される。
第２ゲート電極Ｇ２は、第１ゲート電極Ｇ１と第１水平方向ＤＲ１に離隔される。
第２ゲート電極Ｇ２は、第２複数のナノシートＮＷ２を囲む。
第３ゲート電極Ｇ３は、第２アクティブパターンＦ２及びフィールド絶縁膜１０５上で第２水平方向ＤＲ２に延長される。
第３ゲート電極Ｇ３は、第１ゲート電極Ｇ１と第２水平方向ＤＲ２に離隔される。
第３ゲート電極Ｇ３は、第３複数のナノシートＮＷ３を囲む。
第４ゲート電極Ｇ４は、第２アクティブパターンＦ２及びフィールド絶縁膜１０５上で第２水平方向ＤＲ２に延長される。
第４ゲート電極Ｇ４は、第３ゲート電極Ｇ３と第１水平方向ＤＲ１に離隔される。
第４ゲート電極Ｇ４は、第２ゲート電極Ｇ２と第２水平方向ＤＲ２に離隔される。
図に示していないが、第４ゲート電極Ｇ４と第２アクティブパターンＦ２が交差する領域に第４複数のナノシートが配置されてもよい。
第１ゲート電極Ｇ１は、第１複数のナノシートＮＷ１を囲む。
第２ゲート電極Ｇ２は、第１アクティブパターンＦ１及びフィールド絶縁膜１０５上で第２水平方向ＤＲ２に延長される。
第２ゲート電極Ｇ２は、第１ゲート電極Ｇ１と第１水平方向ＤＲ１に離隔される。
第２ゲート電極Ｇ２は、第２複数のナノシートＮＷ２を囲む。
第３ゲート電極Ｇ３は、第２アクティブパターンＦ２及びフィールド絶縁膜１０５上で第２水平方向ＤＲ２に延長される。
第３ゲート電極Ｇ３は、第１ゲート電極Ｇ１と第２水平方向ＤＲ２に離隔される。
第３ゲート電極Ｇ３は、第３複数のナノシートＮＷ３を囲む。
第４ゲート電極Ｇ４は、第２アクティブパターンＦ２及びフィールド絶縁膜１０５上で第２水平方向ＤＲ２に延長される。
第４ゲート電極Ｇ４は、第３ゲート電極Ｇ３と第１水平方向ＤＲ１に離隔される。
第４ゲート電極Ｇ４は、第２ゲート電極Ｇ２と第２水平方向ＤＲ２に離隔される。
図に示していないが、第４ゲート電極Ｇ４と第２アクティブパターンＦ２が交差する領域に第４複数のナノシートが配置されてもよい。
【0021】
第１～第４ゲート電極（Ｇ１、Ｇ２、Ｇ３、Ｇ４）それぞれは、例えば、チタン窒化物（ＴｉＮ）、タンタル炭化物（ＴａＣ）、タンタル窒化物（ＴａＮ）、チタンシリコン窒化物（ＴｉＳｉＮ）、タンタルシリコン窒化物（ＴａＳｉＮ）、タンタルチタン窒化物（ＴａＴｉＮ）、チタンアルミニウム窒化物（ＴｉＡｌＮ）、タンタルアルミニウム窒化物（ＴａＡｌＮ）、タングステン窒化物（ＷＮ）、ルテニウム（Ｒｕ）、チタンアルミニウム（ＴｉＡｌ）、チタンアルミニウム炭窒化物（ＴｉＡｌＣ－Ｎ）、チタンアルミニウム炭化物（ＴｉＡｌＣ）、チタン炭化物（ＴｉＣ）、タンタル炭窒化物（ＴａＣＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ニッケル白金（Ｎｉ－Ｐｔ）、ニオブ（Ｎｂ）、ニオブ窒化物（ＮｂＮ）、ニオブ炭化物（ＮｂＣ）、モリブデン（Ｍｏ）、モリブデン窒化物（ＭｏＮ）、モリブデン炭化物（ＭｏＣ）、タングステン炭化物（ＷＣ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、銀（Ａｇ）、金（Ａｕ）、亜鉛（Ｚｎ）、バナジウム（Ｖ）、及びこれらの組み合わせの内の少なくとも一つを含み得る。
第１～第４ゲート電極（Ｇ１、Ｇ２、Ｇ３、Ｇ４）それぞれは、導電性金属酸化物、導電性金属酸窒化物などを含み得、上述した物質が酸化された形態を含むこともできる。
第１～第４ゲート電極（Ｇ１、Ｇ２、Ｇ３、Ｇ４）それぞれは、導電性金属酸化物、導電性金属酸窒化物などを含み得、上述した物質が酸化された形態を含むこともできる。
【0022】
ゲートスペーサ１１１は、第１複数のナノシートＮＷ１の内の最上部ナノシートの上面及びフィールド絶縁膜１０５上で第１ゲート電極Ｇ１の両側壁に沿って第２水平方向ＤＲ２に延長される。
ゲートスペーサ１１１は、第２複数のナノシートＮＷ２の内の最上部ナノシートの上面及びフィールド絶縁膜１０５上で第２ゲート電極Ｇ２の両側壁に沿って第２水平方向ＤＲ２に延長される。
ゲートスペーサ１１１は、第３複数のナノシートＮＷ３の内の最上部ナノシートの上面及びフィールド絶縁膜１０５上で第３ゲート電極Ｇ３の両側壁に沿って第２水平方向ＤＲ２に延長される。
ゲートスペーサ１１１は、フィールド絶縁膜１０５上で第４ゲート電極Ｇ４の両側壁に沿って第２水平方向ＤＲ２に延長される。
ゲートスペーサ１１１は、第２複数のナノシートＮＷ２の内の最上部ナノシートの上面及びフィールド絶縁膜１０５上で第２ゲート電極Ｇ２の両側壁に沿って第２水平方向ＤＲ２に延長される。
ゲートスペーサ１１１は、第３複数のナノシートＮＷ３の内の最上部ナノシートの上面及びフィールド絶縁膜１０５上で第３ゲート電極Ｇ３の両側壁に沿って第２水平方向ＤＲ２に延長される。
ゲートスペーサ１１１は、フィールド絶縁膜１０５上で第４ゲート電極Ｇ４の両側壁に沿って第２水平方向ＤＲ２に延長される。
【0023】
ゲートスペーサ１１１は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン酸炭窒化物（ＳｉＯＣＮ）、シリコンホウ素窒化物（ＳｉＢＮ）、シリコン酸ホウ素窒化物（ＳｉＯＢＮ）、シリコン酸炭化物（ＳｉＯＣ）、及びこれらの組み合わせの内の少なくとも一つを含み得る。
ただし、本発明の技術的思想はこれに制限されるものではない。
ただし、本発明の技術的思想はこれに制限されるものではない。
【0024】
ゲート絶縁膜１１２は、第１～第４ゲート電極（Ｇ１、Ｇ２、Ｇ３、Ｇ４）それぞれとゲートスペーサ１１１の間に配置される。
ゲート絶縁膜１１２は、第１～第４ゲート電極（Ｇ１、Ｇ２、Ｇ３、Ｇ４）それぞれの第１水平方向ＤＲ１の側壁上に配置される。
ゲート絶縁膜１１２は、第１～第４ゲート電極（Ｇ１、Ｇ２、Ｇ３、Ｇ４）それぞれと第１及び第２アクティブパターン（Ｆ１、Ｆ２）それぞれの間に配置される。
ゲート絶縁膜１１２は、第１～第４ゲート電極（Ｇ１、Ｇ２、Ｇ３、Ｇ４）それぞれとフィールド絶縁膜１０５の間に配置される。
ゲート絶縁膜１１２は、第１ゲート電極Ｇ１と第１複数のナノシートＮＷ１の間に配置される。
ゲート絶縁膜１１２は、第２ゲート電極Ｇ２と第２複数のナノシートＮＷ２の間に配置される。
ゲート絶縁膜１１２は、第３ゲート電極Ｇ３と第３複数のナノシートＮＷ３の間に配置される。
ゲート絶縁膜１１２は、第４ゲート電極Ｇ４と第４複数のナノシート（図示せず）の間に配置される。
ゲート絶縁膜１１２は、第１～第４ゲート電極（Ｇ１、Ｇ２、Ｇ３、Ｇ４）それぞれの第１水平方向ＤＲ１の側壁上に配置される。
ゲート絶縁膜１１２は、第１～第４ゲート電極（Ｇ１、Ｇ２、Ｇ３、Ｇ４）それぞれと第１及び第２アクティブパターン（Ｆ１、Ｆ２）それぞれの間に配置される。
ゲート絶縁膜１１２は、第１～第４ゲート電極（Ｇ１、Ｇ２、Ｇ３、Ｇ４）それぞれとフィールド絶縁膜１０５の間に配置される。
ゲート絶縁膜１１２は、第１ゲート電極Ｇ１と第１複数のナノシートＮＷ１の間に配置される。
ゲート絶縁膜１１２は、第２ゲート電極Ｇ２と第２複数のナノシートＮＷ２の間に配置される。
ゲート絶縁膜１１２は、第３ゲート電極Ｇ３と第３複数のナノシートＮＷ３の間に配置される。
ゲート絶縁膜１１２は、第４ゲート電極Ｇ４と第４複数のナノシート（図示せず）の間に配置される。
【0025】
ゲート絶縁膜１１２は、シリコン酸化物、シリコン酸窒化物、シリコン窒化物、又はシリコン酸化物より誘電定数が大きい高誘電率物質の内の少なくとも一つを含み得る。
高誘電率物質は、例えば、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ハフニウムシリコン酸化物（ｈａｆｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、ハフニウムアルミニウム酸化物（ｈａｆｎｉｕｍ ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、ランタン酸化物（ｌａｎｔｈａｎｕｍ ｏｘｉｄｅ）、ランタンアルミニウム酸化物（ｌａｎｔｈａｎｕｍ ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、ジルコニウムシリコン酸化物（ｚｉｒｃｏｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、タンタル酸化物（ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、チタン酸化物（ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムストロンチウムチタン酸化物（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムチタン酸化物（ｂａｒｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ストロンチウムチタン酸化物（ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、イットリウム酸化物（ｙｔｔｒｉｕｍ ｏｘｉｄｅ）、アルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、鉛スカンジウムタンタル酸化物（ｌｅａｄ ｓｃａｎｄｉｕｍ ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、又は鉛亜鉛ニオブ酸塩（ｌｅａｄ ｚｉｎｃ ｎｉｏｂａｔｅ）の内の一つ以上を含み得る。
高誘電率物質は、例えば、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ハフニウムシリコン酸化物（ｈａｆｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、ハフニウムアルミニウム酸化物（ｈａｆｎｉｕｍ ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、ランタン酸化物（ｌａｎｔｈａｎｕｍ ｏｘｉｄｅ）、ランタンアルミニウム酸化物（ｌａｎｔｈａｎｕｍ ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、ジルコニウムシリコン酸化物（ｚｉｒｃｏｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、タンタル酸化物（ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、チタン酸化物（ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムストロンチウムチタン酸化物（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムチタン酸化物（ｂａｒｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ストロンチウムチタン酸化物（ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、イットリウム酸化物（ｙｔｔｒｉｕｍ ｏｘｉｄｅ）、アルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、鉛スカンジウムタンタル酸化物（ｌｅａｄ ｓｃａｎｄｉｕｍ ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、又は鉛亜鉛ニオブ酸塩（ｌｅａｄ ｚｉｎｃ ｎｉｏｂａｔｅ）の内の一つ以上を含み得る。
【0026】
本発明の他の実施形態による半導体装置は、ネガティブキャパシタ（Ｎｅｇａｔｉｖｅ Ｃａｐａｃｉｔｏｒ）を用いるＮＣ（Ｎｅｇａｔｉｖｅ Ｃａｐａｃｉｔａｎｃｅ） ＦＥＴを含み得る。
例えば、ゲート絶縁膜１１２は、強誘電体の特性を有する強誘電体物質膜と、常誘電体の特性を有する常誘電体物質膜を含み得る。
強誘電体物質膜は、負のキャパシタンスを有し、常誘電体物質膜は、正のキャパシタンスを有する。
例えば、二個以上のキャパシタが直列接続され、それぞれのキャパシタのキャパシタンスが正の値を有する場合、全体キャパシタンスは、それぞれの個別キャパシタのキャパシタンスより減少するようになる。
例えば、ゲート絶縁膜１１２は、強誘電体の特性を有する強誘電体物質膜と、常誘電体の特性を有する常誘電体物質膜を含み得る。
強誘電体物質膜は、負のキャパシタンスを有し、常誘電体物質膜は、正のキャパシタンスを有する。
例えば、二個以上のキャパシタが直列接続され、それぞれのキャパシタのキャパシタンスが正の値を有する場合、全体キャパシタンスは、それぞれの個別キャパシタのキャパシタンスより減少するようになる。
【0027】
反面、直列接続された二個以上のキャパシタのキャパシタンスの内の少なくとも一つが負の値を有する場合、全体キャパシタンスは正の値を有してそれぞれの個別キャパシタンスの絶対値より大きい。
負のキャパシタンスを有する強誘電体物質膜と、正のキャパシタンスを有する常誘電体物質膜が直列に接続される場合、直列に接続された強誘電体物質膜及び常誘電体物質膜の全体的なキャパシタンス値は増加する。
全体的なキャパシタンス値が増加することを用いて、強誘電体物質膜を含むトランジスタは、常温で６０ｍＶ／ｄｅｃａｄｅ未満のサブスレッショルドスィング（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ（ＳＳ））を有する。
負のキャパシタンスを有する強誘電体物質膜と、正のキャパシタンスを有する常誘電体物質膜が直列に接続される場合、直列に接続された強誘電体物質膜及び常誘電体物質膜の全体的なキャパシタンス値は増加する。
全体的なキャパシタンス値が増加することを用いて、強誘電体物質膜を含むトランジスタは、常温で６０ｍＶ／ｄｅｃａｄｅ未満のサブスレッショルドスィング（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ（ＳＳ））を有する。
【0028】
強誘電体物質膜は、強誘電体の特性を有する。
強誘電体物質膜は、例えば、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、バリウムストロンチウムチタン酸化物（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムチタン酸化物（ｂａｒｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）及び鉛ジルコニウムチタン酸化物（ｌｅａｄ ｚｉｒｃｏｎｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）の内の少なくとも一つを含み得る。
ここで、一例として、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）は、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）にジルコニウム（Ｚｒ）がドープされた物質でもあり得る。
他の例として、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）は、ハフニウム（Ｈｆ）とジルコニウム（Ｚｒ）と酸素（Ｏ）の化合物でもあり得る。
強誘電体物質膜は、例えば、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、バリウムストロンチウムチタン酸化物（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムチタン酸化物（ｂａｒｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）及び鉛ジルコニウムチタン酸化物（ｌｅａｄ ｚｉｒｃｏｎｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）の内の少なくとも一つを含み得る。
ここで、一例として、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）は、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）にジルコニウム（Ｚｒ）がドープされた物質でもあり得る。
他の例として、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）は、ハフニウム（Ｈｆ）とジルコニウム（Ｚｒ）と酸素（Ｏ）の化合物でもあり得る。
【0029】
強誘電体物質膜は、ドープされたドーパントをさらに含み得る。
例えば、ドーパントは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）、ランタン（Ｌａ）、イットリウム（Ｙ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、カルシウム（Ｃａ）、セリウム（Ｃｅ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、ガドリニウム（Ｇｄ）、ゲルマニウム（Ｇｅ）、スカンジウム（Ｓｃ）、ストロンチウム（Ｓｒ）及びスズ（Ｓｎ）の内の少なくとも一つを含み得る。
強誘電体物質膜がどの強誘電体物質を含むのかによって、強誘電体物質膜に含まれたドーパントの種類は変わり得る。
強誘電体物質膜がハフニウム酸化物を含む場合、強誘電体物質膜に含まれたドーパントは、例えば、ガドリニウム（Ｇｄ）、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）及びイットリウム（Ｙ）の内の少なくとも一つを含み得る。
例えば、ドーパントは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）、ランタン（Ｌａ）、イットリウム（Ｙ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、カルシウム（Ｃａ）、セリウム（Ｃｅ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、ガドリニウム（Ｇｄ）、ゲルマニウム（Ｇｅ）、スカンジウム（Ｓｃ）、ストロンチウム（Ｓｒ）及びスズ（Ｓｎ）の内の少なくとも一つを含み得る。
強誘電体物質膜がどの強誘電体物質を含むのかによって、強誘電体物質膜に含まれたドーパントの種類は変わり得る。
強誘電体物質膜がハフニウム酸化物を含む場合、強誘電体物質膜に含まれたドーパントは、例えば、ガドリニウム（Ｇｄ）、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）及びイットリウム（Ｙ）の内の少なくとも一つを含み得る。
【0030】
ドーパントがアルミニウム（Ａｌ）の場合、強誘電体物質膜は、３～８ａｔ％（ａｔｏｍｉｃ％）のアルミニウムを含む。
ここで、ドーパントの比率は、ハフニウム及びアルミニウムの合計に対するアルミニウムの比率である。
ドーパントがシリコン（Ｓｉ）の場合、強誘電体物質膜は、２～１０ａｔ％のシリコンを含む。
ドーパントがイットリウム（Ｙ）の場合、強誘電体物質膜は、２～１０ａｔ％のイットリウムを含む。
ドーパントがガドリニウム（Ｇｄ）の場合、強誘電体物質膜は、１～７ａｔ％のガドリニウムを含む。
ドーパントがジルコニウム（Ｚｒ）の場合、強誘電体物質膜は、５０～８０ａｔ％のジルコニウムを含む。
ここで、ドーパントの比率は、ハフニウム及びアルミニウムの合計に対するアルミニウムの比率である。
ドーパントがシリコン（Ｓｉ）の場合、強誘電体物質膜は、２～１０ａｔ％のシリコンを含む。
ドーパントがイットリウム（Ｙ）の場合、強誘電体物質膜は、２～１０ａｔ％のイットリウムを含む。
ドーパントがガドリニウム（Ｇｄ）の場合、強誘電体物質膜は、１～７ａｔ％のガドリニウムを含む。
ドーパントがジルコニウム（Ｚｒ）の場合、強誘電体物質膜は、５０～８０ａｔ％のジルコニウムを含む。
【0031】
常誘電体物質膜は、常誘電体の特性を有する。
常誘電体物質膜は、例えば、シリコン酸化物（ｓｉｌｉｃｏｎ ｏｘｉｄｅ）及び高誘電率を有する金属酸化物の内の少なくとも一つを含み得る。
常誘電体物質膜に含まれた金属酸化物は、例えば、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、及びアルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）の内の少なくとも一つを含み得るが、これに制限されるものではない。
強誘電体物質膜及び常誘電体物質膜は、同じ物質を含み得る。
強誘電体物質膜は、強誘電体の特性を有するが、常誘電体物質膜は、強誘電体の特性を有さなくてもよい。
例えば、強誘電体物質膜及び常誘電体物質膜がハフニウム酸化物を含む場合、強誘電体物質膜に含まれたハフニウム酸化物の結晶構造は、常誘電体物質膜に含まれたハフニウム酸化物の結晶構造と異なる。
常誘電体物質膜は、例えば、シリコン酸化物（ｓｉｌｉｃｏｎ ｏｘｉｄｅ）及び高誘電率を有する金属酸化物の内の少なくとも一つを含み得る。
常誘電体物質膜に含まれた金属酸化物は、例えば、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、及びアルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）の内の少なくとも一つを含み得るが、これに制限されるものではない。
強誘電体物質膜及び常誘電体物質膜は、同じ物質を含み得る。
強誘電体物質膜は、強誘電体の特性を有するが、常誘電体物質膜は、強誘電体の特性を有さなくてもよい。
例えば、強誘電体物質膜及び常誘電体物質膜がハフニウム酸化物を含む場合、強誘電体物質膜に含まれたハフニウム酸化物の結晶構造は、常誘電体物質膜に含まれたハフニウム酸化物の結晶構造と異なる。
【0032】
強誘電体物質膜は、強誘電体の特性を有する厚さを有する。
強誘電体物質膜の厚さは、例えば、０．５～１０ｎｍであり得るが、これに制限されるものではない。
それぞれの強誘電体物質ごとに強誘電体の特性を示す臨界厚さが変わり得るので、強誘電体物質膜の厚さは、強誘電体物質によって変わり得る。
一例として、ゲート絶縁膜１１２は、一つの強誘電体物質膜を含む。
他の例として、ゲート絶縁膜１１２は、互いに離隔した複数の強誘電体物質膜を含み得る。
ゲート絶縁膜１１２は、複数の強誘電体物質膜と、複数の常誘電体物質膜が交互に積層された積層膜構造を有する。
強誘電体物質膜の厚さは、例えば、０．５～１０ｎｍであり得るが、これに制限されるものではない。
それぞれの強誘電体物質ごとに強誘電体の特性を示す臨界厚さが変わり得るので、強誘電体物質膜の厚さは、強誘電体物質によって変わり得る。
一例として、ゲート絶縁膜１１２は、一つの強誘電体物質膜を含む。
他の例として、ゲート絶縁膜１１２は、互いに離隔した複数の強誘電体物質膜を含み得る。
ゲート絶縁膜１１２は、複数の強誘電体物質膜と、複数の常誘電体物質膜が交互に積層された積層膜構造を有する。
【0033】
キャッピングパターン１１３は、第１～第４ゲート電極（Ｇ１、Ｇ２、Ｇ３、Ｇ４）、ゲート絶縁膜１１２及びゲートスペーサ１１１それぞれ上で第２水平方向ＤＲ２に延長される。
例えば、キャッピングパターン１１３は、ゲートスペーサ１１１の上面と接する。
ただし、本発明の技術的思想はこれに制限されるものではない。
他の実施形態で、キャッピングパターン１１３は、ゲートスペーサ１１１の間に配置され得る。
キャッピングパターン１１３は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）、及びこれらの組み合わせの内の少なくとも一つを含み得る。
ただし、本発明の技術的思想はこれに制限されるものではない。
例えば、キャッピングパターン１１３は、ゲートスペーサ１１１の上面と接する。
ただし、本発明の技術的思想はこれに制限されるものではない。
他の実施形態で、キャッピングパターン１１３は、ゲートスペーサ１１１の間に配置され得る。
キャッピングパターン１１３は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）、及びこれらの組み合わせの内の少なくとも一つを含み得る。
ただし、本発明の技術的思想はこれに制限されるものではない。
【0034】
第１ソース／ドレイン領域ＳＤ１は、第１アクティブパターンＦ１上で第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２それぞれの少なくとも一側に配置される。
例えば、第１ソース／ドレイン領域ＳＤ１は、第１アクティブパターンＦ１上で第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２それぞれの両側に配置される。
第２ソース／ドレイン領域ＳＤ２は、第２アクティブパターンＦ２上で第３ゲート電極Ｇ３及び第４ゲート電極Ｇ４それぞれの少なくとも一側に配置される。
例えば、第２ソース／ドレイン領域ＳＤ２は、第２アクティブパターンＦ２上で第３ゲート電極Ｇ３及び第４ゲート電極Ｇ４それぞれの両側に配置される。
例えば、第１ソース／ドレイン領域ＳＤ１は、第１アクティブパターンＦ１上で第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２それぞれの両側に配置される。
第２ソース／ドレイン領域ＳＤ２は、第２アクティブパターンＦ２上で第３ゲート電極Ｇ３及び第４ゲート電極Ｇ４それぞれの少なくとも一側に配置される。
例えば、第２ソース／ドレイン領域ＳＤ２は、第２アクティブパターンＦ２上で第３ゲート電極Ｇ３及び第４ゲート電極Ｇ４それぞれの両側に配置される。
【0035】
例えば、第１ソース／ドレイン領域ＳＤ１は、第１複数のナノシートＮＷ１及び第２複数のナノシートＮＷ２それぞれの第１水平方向ＤＲ１の側壁と接する。
第２ソース／ドレイン領域ＳＤ２は、第３複数のナノシートＮＷ３及び第４複数のナノシート（図示せず）の第１水平方向ＤＲ１の側壁と接する。
例えば、第１ソース／ドレイン領域ＳＤ１及び第２ソース／ドレイン領域ＳＤ２それぞれは、ゲート絶縁膜１１２と接する。
ただし、本発明の技術的思想はこれに制限されるものではない。
他の実施形態で、第１ソース／ドレイン領域ＳＤ１及び第２ソース／ドレイン領域ＳＤ２それぞれとゲート絶縁膜１１２の間に内部スペーサが配置され得る。
この場合、内部スペーサは、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン酸炭窒化物（ＳｉＯＣＮ）、シリコンホウ素窒化物（ＳｉＢＮ）、シリコン酸ホウ素窒化物（ＳｉＯＢＮ）、シリコン酸炭化物（ＳｉＯＣ）、及びこれらの組み合わせの内の少なくとも一つを含み得る。
第２ソース／ドレイン領域ＳＤ２は、第３複数のナノシートＮＷ３及び第４複数のナノシート（図示せず）の第１水平方向ＤＲ１の側壁と接する。
例えば、第１ソース／ドレイン領域ＳＤ１及び第２ソース／ドレイン領域ＳＤ２それぞれは、ゲート絶縁膜１１２と接する。
ただし、本発明の技術的思想はこれに制限されるものではない。
他の実施形態で、第１ソース／ドレイン領域ＳＤ１及び第２ソース／ドレイン領域ＳＤ２それぞれとゲート絶縁膜１１２の間に内部スペーサが配置され得る。
この場合、内部スペーサは、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン酸炭窒化物（ＳｉＯＣＮ）、シリコンホウ素窒化物（ＳｉＢＮ）、シリコン酸ホウ素窒化物（ＳｉＯＢＮ）、シリコン酸炭化物（ＳｉＯＣ）、及びこれらの組み合わせの内の少なくとも一つを含み得る。
【0036】
第１上部層間絶縁膜１２０は、フィールド絶縁膜１０５上に配置される。
図４には、第１上部層間絶縁膜１２０がフィールド絶縁膜１０５の上面と接することを図に示しているが、本発明の技術的思想はこれに制限されるものではない。
他の実施形態で、フィールド絶縁膜１０５の上面と第１上部層間絶縁膜１２０の間にエッチング停止膜が配置され得る。
第１上部層間絶縁膜１２０は、第１及び第２ソース／ドレイン領域（ＳＤ１、ＳＤ２）それぞれを覆う。
第１上部層間絶縁膜１２０は、ゲートスペーサ１１１及びキャッピングパターン１１３それぞれの側壁を囲む。
例えば、第１上部層間絶縁膜１２０の上面は、キャッピングパターン１１３の上面と同一平面上に形成される。
ただし、本発明の技術的思想はこれに制限されるものではない。
他の実施形態で、第１上部層間絶縁膜１２０は、キャッピングパターン１１３の上面を覆い得る。
図４には、第１上部層間絶縁膜１２０がフィールド絶縁膜１０５の上面と接することを図に示しているが、本発明の技術的思想はこれに制限されるものではない。
他の実施形態で、フィールド絶縁膜１０５の上面と第１上部層間絶縁膜１２０の間にエッチング停止膜が配置され得る。
第１上部層間絶縁膜１２０は、第１及び第２ソース／ドレイン領域（ＳＤ１、ＳＤ２）それぞれを覆う。
第１上部層間絶縁膜１２０は、ゲートスペーサ１１１及びキャッピングパターン１１３それぞれの側壁を囲む。
例えば、第１上部層間絶縁膜１２０の上面は、キャッピングパターン１１３の上面と同一平面上に形成される。
ただし、本発明の技術的思想はこれに制限されるものではない。
他の実施形態で、第１上部層間絶縁膜１２０は、キャッピングパターン１１３の上面を覆い得る。
【0037】
第１上部層間絶縁膜１２０は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及び低誘電率物質の内の少なくとも一つを含み得る。
低誘電率物質は、例えば、Ｆｌｕｏｒｉｎａｔｅｄ ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ（ＦＴＥＯＳ）、Ｈｙｄｒｏｇｅｎ ＳｉｌｓｅｓＱｕｉｏｘａｎｅ（ＨＳＱ）、Ｂｉｓ－ｂｅｎｚｏＣｙｃｌｏＢｕｔｅｎｅ（ＢＣＢ）、ＴｅｔｒａＭｅｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ（ＴＭＯＳ）、ＯｃｔａＭｅｔｈｙｌｃｙｃｌｏＴｅｔｒａＳｉｌｏｘａｎｅ（ＯＭＣＴＳ）、ＨｅｘａＭｅｔｈｙｌＤｉＳｉｌｏｘａｎｅ（ＨＭＤＳ）、ＴｒｉＭｅｔｈｙｌＳｉｌｙｌ Ｂｏｒａｔｅ（ＴＭＳＢ）、ＤｉＡｃｅｔｏｘｙＤｉｔｅｒｔｉａｒｙＢｕｔｏｘｙＳｉｌｏｘａｎｅ（ＤＡＤＢＳ）、ＴｒｉＭｅｔｈｙｌＳｉｌｉｌ Ｐｈｏｓｐｈａｔｅ（ＴＭＳＰ）、ＰｏｌｙＴｅｔｒａＦｌｕｏｒｏＥｔｈｙｌｅｎｅ（ＰＴＦＥ）、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ｐｏｌｙｐｒｏｐｙｌｅｎｅ ｏｘｉｄｅのようなｐｏｌｙｉｍｉｄｅ ｎａｎｏｆｏａｍｓ、ＣＤＯ（Ｃａｒｂｏｎ Ｄｏｐｅｄ ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）、ＯＳＧ（Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳｉＬＫ、「Ａｍｏｒｐｈｏｕｓ Ｆｌｕｏｒｉｎａｔｅｄ Ｃａｒｂｏｎ」、「ｓｉｌｉｃａ ａｅｒｏｇｅｌｓ、ｓｉｌｉｃａ ｘｅｒｏｇｅｌｓ」、「ｍｅｓｏｐｏｒｏｕｓ ｓｉｌｉｃａ」、又はこれらの組み合わせを含み得るが、本発明の技術的思想はこれに制限されるものではない。
低誘電率物質は、例えば、Ｆｌｕｏｒｉｎａｔｅｄ ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ（ＦＴＥＯＳ）、Ｈｙｄｒｏｇｅｎ ＳｉｌｓｅｓＱｕｉｏｘａｎｅ（ＨＳＱ）、Ｂｉｓ－ｂｅｎｚｏＣｙｃｌｏＢｕｔｅｎｅ（ＢＣＢ）、ＴｅｔｒａＭｅｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ（ＴＭＯＳ）、ＯｃｔａＭｅｔｈｙｌｃｙｃｌｏＴｅｔｒａＳｉｌｏｘａｎｅ（ＯＭＣＴＳ）、ＨｅｘａＭｅｔｈｙｌＤｉＳｉｌｏｘａｎｅ（ＨＭＤＳ）、ＴｒｉＭｅｔｈｙｌＳｉｌｙｌ Ｂｏｒａｔｅ（ＴＭＳＢ）、ＤｉＡｃｅｔｏｘｙＤｉｔｅｒｔｉａｒｙＢｕｔｏｘｙＳｉｌｏｘａｎｅ（ＤＡＤＢＳ）、ＴｒｉＭｅｔｈｙｌＳｉｌｉｌ Ｐｈｏｓｐｈａｔｅ（ＴＭＳＰ）、ＰｏｌｙＴｅｔｒａＦｌｕｏｒｏＥｔｈｙｌｅｎｅ（ＰＴＦＥ）、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ｐｏｌｙｐｒｏｐｙｌｅｎｅ ｏｘｉｄｅのようなｐｏｌｙｉｍｉｄｅ ｎａｎｏｆｏａｍｓ、ＣＤＯ（Ｃａｒｂｏｎ Ｄｏｐｅｄ ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）、ＯＳＧ（Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳｉＬＫ、「Ａｍｏｒｐｈｏｕｓ Ｆｌｕｏｒｉｎａｔｅｄ Ｃａｒｂｏｎ」、「ｓｉｌｉｃａ ａｅｒｏｇｅｌｓ、ｓｉｌｉｃａ ｘｅｒｏｇｅｌｓ」、「ｍｅｓｏｐｏｒｏｕｓ ｓｉｌｉｃａ」、又はこれらの組み合わせを含み得るが、本発明の技術的思想はこれに制限されるものではない。
【0038】
ゲートカットトレンチＧＣＴは、第１アクティブパターンＦ１と第２アクティブパターンＦ２との間で第１水平方向ＤＲ１に延長される。
ゲートカットトレンチＧＣＴは、第１複数のナノシートＮＷ１と第３複数のナノシートＮＷ３との間で第１水平方向ＤＲ１に延長される。
例えば、ゲートカットトレンチＧＣＴは、基板１００の下面１００ｂから第１上部層間絶縁膜１２０の上面まで垂直方向ＤＲ３に延長される。
すなわち、ゲートカットトレンチＧＣＴは、基板１００、フィールド絶縁膜１０５、及び第１上部層間絶縁膜１２０を垂直方向ＤＲ３に貫通する。
例えば、基板１００の下面１００ｂに隣接するほどゲートカットトレンチＧＣＴの第２水平方向ＤＲ２の幅は減少する。
例えば、ゲートカットトレンチＧＣＴの底面は、基板１００の下面１００ｂと同一平面上に形成される。
ゲートカットトレンチＧＣＴは、第１ゲート電極Ｇ１と第３ゲート電極Ｇ３を分離する。
また、ゲートカットトレンチＧＣＴは、第２ゲート電極Ｇ２と第４ゲート電極Ｇ４を分離する。
ゲートカットトレンチＧＣＴは、第１複数のナノシートＮＷ１と第３複数のナノシートＮＷ３との間で第１水平方向ＤＲ１に延長される。
例えば、ゲートカットトレンチＧＣＴは、基板１００の下面１００ｂから第１上部層間絶縁膜１２０の上面まで垂直方向ＤＲ３に延長される。
すなわち、ゲートカットトレンチＧＣＴは、基板１００、フィールド絶縁膜１０５、及び第１上部層間絶縁膜１２０を垂直方向ＤＲ３に貫通する。
例えば、基板１００の下面１００ｂに隣接するほどゲートカットトレンチＧＣＴの第２水平方向ＤＲ２の幅は減少する。
例えば、ゲートカットトレンチＧＣＴの底面は、基板１００の下面１００ｂと同一平面上に形成される。
ゲートカットトレンチＧＣＴは、第１ゲート電極Ｇ１と第３ゲート電極Ｇ３を分離する。
また、ゲートカットトレンチＧＣＴは、第２ゲート電極Ｇ２と第４ゲート電極Ｇ４を分離する。
【0039】
ゲートカットＧＣは、ゲートカットトレンチＧＣＴの側壁に沿って配置される。
例えば、ゲートカットＧＣは、ゲートカットトレンチＧＣＴの第２水平方向ＤＲ２の両側壁に沿って第１水平方向ＤＲ１に延長される。
ゲートカットＧＣは、第１アクティブパターンＦ１と第２アクティブパターンＦ２との間で第１水平方向ＤＲ１に延長される。
ゲートカットＧＣは、第１複数のナノシートＮＷ１と第３複数のナノシートＮＷ３との間で第１水平方向ＤＲ１に延長される。
図３及び図４にはゲートカットＧＣがコンフォーマルに形成されることを示しているが、本発明の技術的思想はこれに制限されるものではない。
例えば、ゲートカットＧＣは、ゲートカットトレンチＧＣＴの第２水平方向ＤＲ２の両側壁に沿って第１水平方向ＤＲ１に延長される。
ゲートカットＧＣは、第１アクティブパターンＦ１と第２アクティブパターンＦ２との間で第１水平方向ＤＲ１に延長される。
ゲートカットＧＣは、第１複数のナノシートＮＷ１と第３複数のナノシートＮＷ３との間で第１水平方向ＤＲ１に延長される。
図３及び図４にはゲートカットＧＣがコンフォーマルに形成されることを示しているが、本発明の技術的思想はこれに制限されるものではない。
【0040】
例えば、ゲートカットＧＣは、基板１００の下面１００ｂから第１上部層間絶縁膜１２０の上面まで垂直方向ＤＲ３に延長される。
すなわち、ゲートカットＧＣは、基板１００、フィールド絶縁膜１０５、及び第１上部層間絶縁膜１２０を垂直方向ＤＲ３に貫通する。
例えば、ゲートカットＧＣの下面は、基板１００の下面１００ｂと同一平面上に形成される。
例えば、ゲートカットＧＣの最上面は、キャッピングパターン１１３の上面と同一平面上に形成される。
図に示していないが、例えば、ゲートカットＧＣの最上面は、第１上部層間絶縁膜１２０の上面と同一平面上に形成され得る。
すなわち、ゲートカットＧＣは、基板１００、フィールド絶縁膜１０５、及び第１上部層間絶縁膜１２０を垂直方向ＤＲ３に貫通する。
例えば、ゲートカットＧＣの下面は、基板１００の下面１００ｂと同一平面上に形成される。
例えば、ゲートカットＧＣの最上面は、キャッピングパターン１１３の上面と同一平面上に形成される。
図に示していないが、例えば、ゲートカットＧＣの最上面は、第１上部層間絶縁膜１２０の上面と同一平面上に形成され得る。
【0041】
例えば、ゲートカットＧＣの側壁は、第１～第４ゲート電極（Ｇ１、Ｇ２、Ｇ３、Ｇ４）及びゲート絶縁膜１１２それぞれと接する。
ただし、本発明の技術的思想はこれに制限されるものではない。
他の実施形態で、ゲートカットＧＣと第１～第４ゲート電極（Ｇ１、Ｇ２、Ｇ３、Ｇ４）それぞれの間にゲート絶縁膜１１２が配置されてもよい。
この場合、ゲートカットＧＣは、第１～第４ゲート電極（Ｇ１、Ｇ２、Ｇ３、Ｇ４）それぞれと接しなくてもよい。
例えば、ゲートカットＧＣの側壁は、基板１００、フィールド絶縁膜１０５、第１上部層間絶縁膜１２０、及びキャッピングパターン１１３それぞれと接し得る。
例えば、ゲートカットＧＣは、第１アクティブパターンＦ１、第２アクティブパターンＦ２、第１複数のナノシートＮＷ１、第２複数のナノシートＮＷ２、第３複数のナノシートＮＷ３、第４複数のナノシート（図示せず）、第１ソース／ドレイン領域ＳＤ１、及び第２ソース／ドレイン領域ＳＤ２それぞれと第２水平方向ＤＲ２に離隔し得る。
ただし、本発明の技術的思想はこれに制限されるものではない。
他の実施形態で、ゲートカットＧＣと第１～第４ゲート電極（Ｇ１、Ｇ２、Ｇ３、Ｇ４）それぞれの間にゲート絶縁膜１１２が配置されてもよい。
この場合、ゲートカットＧＣは、第１～第４ゲート電極（Ｇ１、Ｇ２、Ｇ３、Ｇ４）それぞれと接しなくてもよい。
例えば、ゲートカットＧＣの側壁は、基板１００、フィールド絶縁膜１０５、第１上部層間絶縁膜１２０、及びキャッピングパターン１１３それぞれと接し得る。
例えば、ゲートカットＧＣは、第１アクティブパターンＦ１、第２アクティブパターンＦ２、第１複数のナノシートＮＷ１、第２複数のナノシートＮＷ２、第３複数のナノシートＮＷ３、第４複数のナノシート（図示せず）、第１ソース／ドレイン領域ＳＤ１、及び第２ソース／ドレイン領域ＳＤ２それぞれと第２水平方向ＤＲ２に離隔し得る。
【0042】
ゲートカットＧＣは、絶縁物質を含む。
ゲートカットＧＣは、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）、シリコンホウ素窒化物（ＳｉＢＮ）、シリコン酸ホウ素窒化物（ＳｉＯＢＮ）、シリコン酸炭化物（ＳｉＯＣ）、及びこれらの組み合わせの内の少なくとも一つを含み得る。
ゲートカットＧＣは、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）、シリコンホウ素窒化物（ＳｉＢＮ）、シリコン酸ホウ素窒化物（ＳｉＯＢＮ）、シリコン酸炭化物（ＳｉＯＣ）、及びこれらの組み合わせの内の少なくとも一つを含み得る。
【0043】
貫通ビア１３０は、ゲートカットトレンチＧＣＴの内部でゲートカットＧＣの間を埋める。
例えば、貫通ビア１３０は、第１水平方向ＤＲ１に延長される。
例えば、貫通ビア１３０の少なくとも一部は、第１ゲート電極Ｇ１及び第３ゲート電極Ｇ３それぞれと第２水平方向ＤＲ２にオーバーラップする。
また、貫通ビア１３０の少なくとも一部は、第２ゲート電極Ｇ２及び第４ゲート電極Ｇ４それぞれと第２水平方向ＤＲ２にオーバーラップする。
ただし、本発明の技術的思想はこれに制限されるものではない。
他の実施形態で、貫通ビア１３０の第１～第４ゲート電極（Ｇ１、Ｇ２、Ｇ３、Ｇ４）それぞれと第２水平方向ＤＲ２にオーバーラップしなくてもよい。
例えば、貫通ビア１３０は、第１水平方向ＤＲ１に延長される。
例えば、貫通ビア１３０の少なくとも一部は、第１ゲート電極Ｇ１及び第３ゲート電極Ｇ３それぞれと第２水平方向ＤＲ２にオーバーラップする。
また、貫通ビア１３０の少なくとも一部は、第２ゲート電極Ｇ２及び第４ゲート電極Ｇ４それぞれと第２水平方向ＤＲ２にオーバーラップする。
ただし、本発明の技術的思想はこれに制限されるものではない。
他の実施形態で、貫通ビア１３０の第１～第４ゲート電極（Ｇ１、Ｇ２、Ｇ３、Ｇ４）それぞれと第２水平方向ＤＲ２にオーバーラップしなくてもよい。
【0044】
例えば、貫通ビア１３０は、基板１００の下面１００ｂから第１上部層間絶縁膜１２０の上面まで垂直方向ＤＲ３に延長される。
すなわち、貫通ビア１３０は、基板１００、フィールド絶縁膜１０５、及び第１上部層間絶縁膜１２０を垂直方向ＤＲ３に貫通する。
例えば、貫通ビア１３０の下面は、基板１００の下面１００ｂと同一平面上に形成される。
例えば、貫通ビア１３０の最上面は、キャッピングパターン１１３の上面及びゲートカットＧＣの最上面それぞれと同一平面上に形成される。
図に示していないが、例えば、貫通ビア１３０の最上面は、第１上部層間絶縁膜１２０の上面と同一平面上に形成され得る。
例えば、貫通ビア１３０の側壁は、ゲートカットＧＣと接し得る。
すなわち、貫通ビア１３０は、基板１００、フィールド絶縁膜１０５、及び第１上部層間絶縁膜１２０を垂直方向ＤＲ３に貫通する。
例えば、貫通ビア１３０の下面は、基板１００の下面１００ｂと同一平面上に形成される。
例えば、貫通ビア１３０の最上面は、キャッピングパターン１１３の上面及びゲートカットＧＣの最上面それぞれと同一平面上に形成される。
図に示していないが、例えば、貫通ビア１３０の最上面は、第１上部層間絶縁膜１２０の上面と同一平面上に形成され得る。
例えば、貫通ビア１３０の側壁は、ゲートカットＧＣと接し得る。
【0045】
例えば、貫通ビア１３０は、第１アクティブパターンＦ１、第２アクティブパターンＦ２、第１複数のナノシートＮＷ１、第２複数のナノシートＮＷ２、第３複数のナノシートＮＷ３、第４複数のナノシート（図示せず）、第１ソース／ドレイン領域ＳＤ１、及び第２ソース／ドレイン領域ＳＤ２それぞれと第２水平方向ＤＲ２に離隔する。
貫通ビア１３０は、ゲートカットＧＣにより第１～第４ゲート電極（Ｇ１、Ｇ２、Ｇ３、Ｇ４）それぞれと絶縁される。
また、貫通ビア１３０は、ゲートカットＧＣにより基板１００と絶縁される。
貫通ビア１３０は、ゲートカットＧＣにより第１～第４ゲート電極（Ｇ１、Ｇ２、Ｇ３、Ｇ４）それぞれと絶縁される。
また、貫通ビア１３０は、ゲートカットＧＣにより基板１００と絶縁される。
【0046】
貫通ビア１３０は、導電性物質を含む。
貫通ビア１３０は、例えば、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ニッケルボロン（ＮｉＢ）、タングステン（Ｗ）、タングステン窒化物（ＷＮ）、ジルコニウム（Ｚｒ）、ジルコニウム窒化物（ＺｒＮ）、バナジウム（Ｖ）、バナジウム窒化物（ＶＮ）、ニオブ（Ｎｂ）、ニオブ窒化物（ＮｂＮ）、白金（Ｐｔ）、イリジウム（Ｉｒ）及びロジウム（Ｒｈ）、アルミニウム（Ａｌ）、銅（Ｃｕ）及びモリブデン（Ｍｏ）の内の少なくとも一つを含み得る。
貫通ビア１３０は、例えば、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ニッケルボロン（ＮｉＢ）、タングステン（Ｗ）、タングステン窒化物（ＷＮ）、ジルコニウム（Ｚｒ）、ジルコニウム窒化物（ＺｒＮ）、バナジウム（Ｖ）、バナジウム窒化物（ＶＮ）、ニオブ（Ｎｂ）、ニオブ窒化物（ＮｂＮ）、白金（Ｐｔ）、イリジウム（Ｉｒ）及びロジウム（Ｒｈ）、アルミニウム（Ａｌ）、銅（Ｃｕ）及びモリブデン（Ｍｏ）の内の少なくとも一つを含み得る。
【0047】
第１ソース／ドレインコンタクトＣＡ１は、第１上部層間絶縁膜１２０の内部に配置される。
第１ソース／ドレインコンタクトＣＡ１は、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との間で第２水平方向ＤＲ２に延長される。
例えば、貫通ビア１３０は、第１ソース／ドレインコンタクトＣＡ１と第２水平方向ＤＲ２に離隔する。
第１ソース／ドレインコンタクトＣＡ１は、第１上部層間絶縁膜１２０を垂直方向ＤＲ３に貫通して第１ソース／ドレイン領域ＳＤ１に接続される。
第１ソース／ドレインコンタクトＣＡ１は、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との間で第２水平方向ＤＲ２に延長される。
例えば、貫通ビア１３０は、第１ソース／ドレインコンタクトＣＡ１と第２水平方向ＤＲ２に離隔する。
第１ソース／ドレインコンタクトＣＡ１は、第１上部層間絶縁膜１２０を垂直方向ＤＲ３に貫通して第１ソース／ドレイン領域ＳＤ１に接続される。
【0048】
第２ソース／ドレインコンタクトＣＡ２は、第１上部層間絶縁膜１２０の内部に配置される。
第２ソース／ドレインコンタクトＣＡ２は、第３ゲート電極Ｇ３と第４ゲート電極Ｇ４との間で第２水平方向ＤＲ２に延長される。
例えば、第２ソース／ドレインコンタクトＣＡ２は、貫通ビア１３０と第２水平方向ＤＲ２に離隔する。
第２ソース／ドレインコンタクトＣＡ２は、第１上部層間絶縁膜１２０を垂直方向ＤＲ３に貫通して第２ソース／ドレイン領域ＳＤ２に接続される。
第２ソース／ドレインコンタクトＣＡ２は、第３ゲート電極Ｇ３と第４ゲート電極Ｇ４との間で第２水平方向ＤＲ２に延長される。
例えば、第２ソース／ドレインコンタクトＣＡ２は、貫通ビア１３０と第２水平方向ＤＲ２に離隔する。
第２ソース／ドレインコンタクトＣＡ２は、第１上部層間絶縁膜１２０を垂直方向ＤＲ３に貫通して第２ソース／ドレイン領域ＳＤ２に接続される。
【0049】
例えば、第１ソース／ドレインコンタクトＣＡ１及び第２ソース／ドレインコンタクトＣＡ２それぞれの上面は、第１上部層間絶縁膜１２０の上面と同一平面上に形成される。
例えば、第１ソース／ドレインコンタクトＣＡ１及び第２ソース／ドレインコンタクトＣＡ２それぞれの上面は、ゲートカットＧＣの最上面及び貫通ビア１３０の最上面それぞれと同一平面上に形成される。
第１ソース／ドレインコンタクトＣＡ１及び第２ソース／ドレインコンタクトＣＡ２それぞれは、第１バリア層１４１及び第１フィリング層１４２を含む。
第１バリア層１４１は、第１ソース／ドレインコンタクトＣＡ１の側壁及び底面を形成する。
第１フィリング層１４２は、第１ソース／ドレインコンタクトＣＡ１の第１バリア層１４１の間を埋める。
また、第１バリア層１４１は、第２ソース／ドレインコンタクトＣＡ２の側壁及び底面を形成する。
第１フィリング層１４２は、第２ソース／ドレインコンタクトＣＡ２の第１バリア層１４１の間を埋める。
例えば、第１ソース／ドレインコンタクトＣＡ１及び第２ソース／ドレインコンタクトＣＡ２それぞれの上面は、ゲートカットＧＣの最上面及び貫通ビア１３０の最上面それぞれと同一平面上に形成される。
第１ソース／ドレインコンタクトＣＡ１及び第２ソース／ドレインコンタクトＣＡ２それぞれは、第１バリア層１４１及び第１フィリング層１４２を含む。
第１バリア層１４１は、第１ソース／ドレインコンタクトＣＡ１の側壁及び底面を形成する。
第１フィリング層１４２は、第１ソース／ドレインコンタクトＣＡ１の第１バリア層１４１の間を埋める。
また、第１バリア層１４１は、第２ソース／ドレインコンタクトＣＡ２の側壁及び底面を形成する。
第１フィリング層１４２は、第２ソース／ドレインコンタクトＣＡ２の第１バリア層１４１の間を埋める。
【0050】
第１バリア層１４１は、例えば、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ニッケルボロン（ＮｉＢ）、タングステン（Ｗ）、タングステン窒化物（ＷＮ）、ジルコニウム（Ｚｒ）、ジルコニウム窒化物（ＺｒＮ）、バナジウム（Ｖ）、バナジウム窒化物（ＶＮ）、ニオブ（Ｎｂ）、ニオブ窒化物（ＮｂＮ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、及びロジウム（Ｒｈ）の内の少なくとも一つを含み得る。
第１フィリング層１４２は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、及びモリブデン（Ｍｏ）の内の少なくとも一つを含み得る。
第１フィリング層１４２は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、及びモリブデン（Ｍｏ）の内の少なくとも一つを含み得る。
【0051】
シリサイド層ＳＬは、第１ソース／ドレインコンタクトＣＡ１と第１ソース／ドレイン領域ＳＤ１の間に配置される。
また、シリサイド層ＳＬは、第２ソース／ドレインコンタクトＣＡ２と第２ソース／ドレイン領域ＳＤ２との間に配置される。
シリサイド層ＳＬは、例えば、金属シリサイド物質を含み得る。
また、シリサイド層ＳＬは、第２ソース／ドレインコンタクトＣＡ２と第２ソース／ドレイン領域ＳＤ２との間に配置される。
シリサイド層ＳＬは、例えば、金属シリサイド物質を含み得る。
【0052】
接続部１５０は、第１上部層間絶縁膜１２０の内部に配置される。
接続部１５０は、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との間で第２水平方向ＤＲ２に延長される。
例えば、接続部１５０は、ゲートカットＧＣ及び貫通ビア１３０それぞれと第１水平方向ＤＲ１にオーバーラップする。
例えば、接続部１５０は、ゲートカットＧＣ及び貫通ビア１３０それぞれと垂直方向ＤＲ３にオーバーラップする。
接続部１５０は、第１ソース／ドレインコンタクトＣＡ１と接続される。
例えば、接続部１５０は、第１バリア層１４１及び第１フィリング層１４２それぞれと接する。
接続部１５０は、貫通ビア１３０と接続される。
接続部１５０は、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との間で第２水平方向ＤＲ２に延長される。
例えば、接続部１５０は、ゲートカットＧＣ及び貫通ビア１３０それぞれと第１水平方向ＤＲ１にオーバーラップする。
例えば、接続部１５０は、ゲートカットＧＣ及び貫通ビア１３０それぞれと垂直方向ＤＲ３にオーバーラップする。
接続部１５０は、第１ソース／ドレインコンタクトＣＡ１と接続される。
例えば、接続部１５０は、第１バリア層１４１及び第１フィリング層１４２それぞれと接する。
接続部１５０は、貫通ビア１３０と接続される。
【0053】
接続部１５０の下面１５０ａの少なくとも一部は、ゲートカットＧＣ及び貫通ビア１３０それぞれと接する。
図に示していないが、接続部１５０の第１水平方向ＤＲ１の側壁は、ゲートカットＧＣ及び貫通ビア１３０それぞれと接する。
例えば、第２ソース／ドレインコンタクトＣＡ２は、接続部１５０と第２水平方向ＤＲ２に離隔される。
例えば、接続部１５０の上面は、第１ソース／ドレインコンタクトＣＡ１の上面、第２ソース／ドレインコンタクトＣＡ２の上面、ゲートカットＧＣの最上面、及び貫通ビア１３０の最上面それぞれと同一平面上に形成される。
例えば、接続部１５０の下面１５０ａは、第１ソース／ドレインコンタクトＣＡ１の下面ＣＡ１ａと同一平面上に形成される。
ただし、本発明の技術的思想はこれに制限されるものではない。
例えば、接続部１５０の第１水平方向ＤＲ１の幅Ｗ１は、第１ソース／ドレインコンタクトＣＡ１の第１水平方向ＤＲ１の幅Ｗ２と異なってよい。
例えば、接続部１５０の第１水平方向ＤＲ１の幅Ｗ１は、第１ソース／ドレインコンタクトＣＡ１の第１水平方向ＤＲ１の幅Ｗ２より大きくてもよい。
図に示していないが、接続部１５０の第１水平方向ＤＲ１の側壁は、ゲートカットＧＣ及び貫通ビア１３０それぞれと接する。
例えば、第２ソース／ドレインコンタクトＣＡ２は、接続部１５０と第２水平方向ＤＲ２に離隔される。
例えば、接続部１５０の上面は、第１ソース／ドレインコンタクトＣＡ１の上面、第２ソース／ドレインコンタクトＣＡ２の上面、ゲートカットＧＣの最上面、及び貫通ビア１３０の最上面それぞれと同一平面上に形成される。
例えば、接続部１５０の下面１５０ａは、第１ソース／ドレインコンタクトＣＡ１の下面ＣＡ１ａと同一平面上に形成される。
ただし、本発明の技術的思想はこれに制限されるものではない。
例えば、接続部１５０の第１水平方向ＤＲ１の幅Ｗ１は、第１ソース／ドレインコンタクトＣＡ１の第１水平方向ＤＲ１の幅Ｗ２と異なってよい。
例えば、接続部１５０の第１水平方向ＤＲ１の幅Ｗ１は、第１ソース／ドレインコンタクトＣＡ１の第１水平方向ＤＲ１の幅Ｗ２より大きくてもよい。
【0054】
例えば、接続部１５０は、単一膜で形成される。
接続部１５０は、導電性物質を含む。
接続部１５０は、例えば、銅（Ｃｕ）、炭素（Ｃ）、銀（Ａｇ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、マグネシウム（Ｍｇ）、クロム（Ｃｒ）、ゲルマニウム（Ｇｅ）、ストロンチウム（Ｓｒ）、白金（Ｐｔ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、及びロジウム（Ｒｈ）の内の少なくとも一つを含み得る。
ただし、本発明の技術的思想はこれに制限されるものではない。
例えば、実施形態で、接続部１５０は、第１ソース／ドレインコンタクトＣＡ１及び貫通ビア１３０それぞれと異なる物質を含み得る。
他の実施形態で、接続部１５０は、第１ソース／ドレインコンタクトＣＡ１及び貫通ビア１３０の内の少なくとも一つと同じ物質を含み得る。
接続部１５０は、導電性物質を含む。
接続部１５０は、例えば、銅（Ｃｕ）、炭素（Ｃ）、銀（Ａｇ）、コバルト（Ｃｏ）、タンタル（Ｔａ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、マグネシウム（Ｍｇ）、クロム（Ｃｒ）、ゲルマニウム（Ｇｅ）、ストロンチウム（Ｓｒ）、白金（Ｐｔ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、及びロジウム（Ｒｈ）の内の少なくとも一つを含み得る。
ただし、本発明の技術的思想はこれに制限されるものではない。
例えば、実施形態で、接続部１５０は、第１ソース／ドレインコンタクトＣＡ１及び貫通ビア１３０それぞれと異なる物質を含み得る。
他の実施形態で、接続部１５０は、第１ソース／ドレインコンタクトＣＡ１及び貫通ビア１３０の内の少なくとも一つと同じ物質を含み得る。
【0055】
第１ゲートコンタクトＣＢ１は、キャッピングパターン１１３を垂直方向ＤＲ３に貫通して第１ゲート電極Ｇ１に接続される。
第２ゲートコンタクトＣＢ２は、キャッピングパターン１１３を垂直方向ＤＲ３に貫通して第２ゲート電極Ｇ２に接続される。
第３ゲートコンタクトＣＢ３は、キャッピングパターン１１３を垂直方向ＤＲ３に貫通して第３ゲート電極Ｇ３に接続される。
第４ゲートコンタクトＣＢ４は、キャッピングパターン１１３を垂直方向ＤＲ３に貫通して第４ゲート電極Ｇ４に接続される。
第２ゲートコンタクトＣＢ２は、キャッピングパターン１１３を垂直方向ＤＲ３に貫通して第２ゲート電極Ｇ２に接続される。
第３ゲートコンタクトＣＢ３は、キャッピングパターン１１３を垂直方向ＤＲ３に貫通して第３ゲート電極Ｇ３に接続される。
第４ゲートコンタクトＣＢ４は、キャッピングパターン１１３を垂直方向ＤＲ３に貫通して第４ゲート電極Ｇ４に接続される。
【0056】
例えば、第１～第４ゲートコンタクト（ＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４）それぞれの上面は、キャッピングパターン１１３の上面及び第１上部層間絶縁膜１２０の上面それぞれと同一平面上に形成される。
第１～第４ゲートコンタクト（ＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４）それぞれは、第２バリア層１６１及び第２フィリング層１６２を含む。
第２バリア層１６１は、第１～第４ゲートコンタクト（ＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４）それぞれの側壁及び底面を形成する。
第２フィリング層１６２は、第１～第４ゲートコンタクト（ＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４）それぞれで第２バリア層１６１の間を埋める。
第１～第４ゲートコンタクト（ＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４）それぞれは、第２バリア層１６１及び第２フィリング層１６２を含む。
第２バリア層１６１は、第１～第４ゲートコンタクト（ＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４）それぞれの側壁及び底面を形成する。
第２フィリング層１６２は、第１～第４ゲートコンタクト（ＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４）それぞれで第２バリア層１６１の間を埋める。
【0057】
第２バリア層１６１は、例えば、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ニッケルボロン（ＮｉＢ）、タングステン（Ｗ）、タングステン窒化物（ＷＮ）、ジルコニウム（Ｚｒ）、ジルコニウム窒化物（ＺｒＮ）、バナジウム（Ｖ）、バナジウム窒化物（ＶＮ）、ニオブ（Ｎｂ）、ニオブ窒化物（ＮｂＮ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、及びロジウム（Ｒｈ）の内の少なくとも一つを含み得る。
第２フィリング層１６２は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、及びモリブデン（Ｍｏ）の内の少なくとも一つを含み得る。
第２フィリング層１６２は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、及びモリブデン（Ｍｏ）の内の少なくとも一つを含み得る。
【0058】
下部層間絶縁膜１７０は、基板１００の下面１００ｂ上に配置される。
下部層間絶縁膜１７０は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及び低誘電率物質の内の少なくとも一つを含み得る。
下部配線層１７５は、下部層間絶縁膜１７０の内部に配置される。
例えば、下部配線層１７５は、第１水平方向ＤＲ１に延長される。
ただし、本発明の技術的思想はこれに制限されるものではない。
他の実施形態で、下部配線層１７５は、第２水平方向ＤＲ２に延長され得る。
下部層間絶縁膜１７０は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及び低誘電率物質の内の少なくとも一つを含み得る。
下部配線層１７５は、下部層間絶縁膜１７０の内部に配置される。
例えば、下部配線層１７５は、第１水平方向ＤＲ１に延長される。
ただし、本発明の技術的思想はこれに制限されるものではない。
他の実施形態で、下部配線層１７５は、第２水平方向ＤＲ２に延長され得る。
【0059】
下部配線層１７５は、貫通ビア１３０に接続される。
例えば、下部配線層１７５は、貫通ビア１３０の下面、ゲートカットＧＣの下面、及び基板１００の下面１００ｂと接する。
下部配線層１７５は、導電性物質を含む。
例えば、下部配線層１７５は、基板１００の下面１００ｂと接する部分に配置される絶縁層を含み得る。
例えば、下部配線層１７５は、貫通ビア１３０の下面、ゲートカットＧＣの下面、及び基板１００の下面１００ｂと接する。
下部配線層１７５は、導電性物質を含む。
例えば、下部配線層１７５は、基板１００の下面１００ｂと接する部分に配置される絶縁層を含み得る。
【0060】
エッチング停止膜１８０は、第１上部層間絶縁膜１２０、キャッピングパターン１１３、第１～第４ゲートコンタクト（ＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４）、第１及び第２ソース／ドレインコンタクト（ＣＡ１、ＣＡ２）、接続部１５０、貫通ビア１３０、及びゲートカットＧＣそれぞれの上面上に配置される。
図２～図４には、エッチング停止膜１８０が単一膜で形成される場合を示しているが、本発明の技術的思想はこれに制限されるものではない。
他の実施形態では、エッチング停止膜１８０は、多重膜で形成することができる。
エッチング停止膜１８０は、例えば、アルミニウム酸化物、アルミニウム窒化物、ハフニウム酸化物、ジルコニウム酸化物、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及び低誘電率物質の内の少なくとも一つを含み得る。
図２～図４には、エッチング停止膜１８０が単一膜で形成される場合を示しているが、本発明の技術的思想はこれに制限されるものではない。
他の実施形態では、エッチング停止膜１８０は、多重膜で形成することができる。
エッチング停止膜１８０は、例えば、アルミニウム酸化物、アルミニウム窒化物、ハフニウム酸化物、ジルコニウム酸化物、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及び低誘電率物質の内の少なくとも一つを含み得る。
【0061】
第２上部層間絶縁膜１８５は、エッチング停止膜１８０上に配置される。
第２上部層間絶縁膜１８５は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及び低誘電率物質の内の少なくとも一つを含み得る。
第１ビアＶ１は、第２上部層間絶縁膜１８５及びエッチング停止膜１８０を垂直方向ＤＲ３に貫通して第２ソース／ドレインコンタクトＣＡ２に接続される。
第２ビアＶ２は、第２上部層間絶縁膜１８５及びエッチング停止膜１８０を垂直方向ＤＲ３に貫通して接続部１５０に接続される。
他の実施形態で、第２ビアＶ２は、第２上部層間絶縁膜１８５及びエッチング停止膜１８０を垂直方向ＤＲ３に貫通して第１ソース／ドレインコンタクトＣＡ１に接続され得る。
第３ビアＶ３は、第２上部層間絶縁膜１８５及びエッチング停止膜１８０を垂直方向ＤＲ３に貫通して第１～第４ゲートコンタクト（ＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４）のいずれか一つに接続される。
第２上部層間絶縁膜１８５は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及び低誘電率物質の内の少なくとも一つを含み得る。
第１ビアＶ１は、第２上部層間絶縁膜１８５及びエッチング停止膜１８０を垂直方向ＤＲ３に貫通して第２ソース／ドレインコンタクトＣＡ２に接続される。
第２ビアＶ２は、第２上部層間絶縁膜１８５及びエッチング停止膜１８０を垂直方向ＤＲ３に貫通して接続部１５０に接続される。
他の実施形態で、第２ビアＶ２は、第２上部層間絶縁膜１８５及びエッチング停止膜１８０を垂直方向ＤＲ３に貫通して第１ソース／ドレインコンタクトＣＡ１に接続され得る。
第３ビアＶ３は、第２上部層間絶縁膜１８５及びエッチング停止膜１８０を垂直方向ＤＲ３に貫通して第１～第４ゲートコンタクト（ＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４）のいずれか一つに接続される。
【0062】
図２～図４には、第１～第３ビア（Ｖ１、Ｖ２、Ｖ３）それぞれが単一膜で形成される場合を示しているが、これは説明の便宜のためであり、本発明の技術的思想はこれに制限されるものではない。
すなわち、第１～第３ビア（Ｖ１、Ｖ２、Ｖ３）それぞれは、多重膜で形成することもできる。
第１～第３ビア（Ｖ１、Ｖ２、Ｖ３）それぞれは、導電性物質を含む。
すなわち、第１～第３ビア（Ｖ１、Ｖ２、Ｖ３）それぞれは、多重膜で形成することもできる。
第１～第３ビア（Ｖ１、Ｖ２、Ｖ３）それぞれは、導電性物質を含む。
【0063】
ソース／ドレインコンタクトが直接貫通ビアに接続される場合、第１上部層間絶縁膜１２０とゲートカットＧＣの間のエッチング量の差によって、ソース／ドレインコンタクトと貫通ビアの間で接続不良が発生する。
本発明の実施形態による半導体装置は、接続部１５０を用いて第１ソース／ドレインコンタクトＣＡ１と貫通ビア１３０との間を接続することができる。
これにより、本発明の実施形態による半導体装置は、第１ソース／ドレインコンタクトＣＡ１と貫通ビア１３０の間の接続の信頼性を向上させることができる。
本発明の実施形態による半導体装置は、接続部１５０を用いて第１ソース／ドレインコンタクトＣＡ１と貫通ビア１３０との間を接続することができる。
これにより、本発明の実施形態による半導体装置は、第１ソース／ドレインコンタクトＣＡ１と貫通ビア１３０の間の接続の信頼性を向上させることができる。
【0064】
【0065】
図５及び図６を参照すると、基板１００上に積層構造体１０を形成する。
積層構造体１０は、基板１００上に交互に積層された第１半導体層１１及び第２半導体層１２を含む。
例えば、積層構造体１０の最下部には第１半導体層１１を形成し、積層構造体１０の最上部には第２半導体層１２を形成する。
ただし、本発明の技術的思想はこれに制限されるものではない。
他の実施形態で、第１半導体層１１は、積層構造体１０の最上部にも形成することができる。
第１半導体層１１は、例えば、シリコンゲルマニウム（ＳｉＧｅ）を含む。
第２半導体層１２は、例えば、シリコン（Ｓｉ）を含む。
積層構造体１０は、基板１００上に交互に積層された第１半導体層１１及び第２半導体層１２を含む。
例えば、積層構造体１０の最下部には第１半導体層１１を形成し、積層構造体１０の最上部には第２半導体層１２を形成する。
ただし、本発明の技術的思想はこれに制限されるものではない。
他の実施形態で、第１半導体層１１は、積層構造体１０の最上部にも形成することができる。
第１半導体層１１は、例えば、シリコンゲルマニウム（ＳｉＧｅ）を含む。
第２半導体層１２は、例えば、シリコン（Ｓｉ）を含む。
【0066】
次に、積層構造体１０の一部をエッチングする。
積層構造体１０がエッチングされる間、基板１００の一部もエッチングされる。
このようなエッチング工程により、基板１００の上面１００ａ上で積層構造体１０の下部に第１アクティブパターンＦ１及び第２アクティブパターンＦ２それぞれが定義される。
第１アクティブパターンＦ１及び第２アクティブパターンＦ２それぞれは、第１水平方向ＤＲ１に延長される。
第２アクティブパターンＦ２は、第１アクティブパターンＦ１と第２水平方向ＤＲ２に離隔する。
積層構造体１０がエッチングされる間、基板１００の一部もエッチングされる。
このようなエッチング工程により、基板１００の上面１００ａ上で積層構造体１０の下部に第１アクティブパターンＦ１及び第２アクティブパターンＦ２それぞれが定義される。
第１アクティブパターンＦ１及び第２アクティブパターンＦ２それぞれは、第１水平方向ＤＲ１に延長される。
第２アクティブパターンＦ２は、第１アクティブパターンＦ１と第２水平方向ＤＲ２に離隔する。
【0067】
次に、基板１００の上面１００ａ上にフィールド絶縁膜１０５を形成する。
フィールド絶縁膜１０５は、第１アクティブパターンＦ１及び第２アクティブパターンＦ２それぞれの側壁を囲む。
例えば、第１アクティブパターンＦ１及び第２アクティブパターンＦ２それぞれの上面は、フィールド絶縁膜１０５の上面より高く形成する。
次に、フィールド絶縁膜１０５の上面、露出した第１アクティブパターンＦ１及び第２アクティブパターンＦ２それぞれの側壁、積層構造体１０の側壁及び上面を覆うようにパッド酸化膜２０を形成する。
例えば、パッド酸化膜２０は、コンフォーマルに形成する。
パッド酸化膜２０は、例えば、シリコン酸化物（ＳｉＯ２）を含む。
フィールド絶縁膜１０５は、第１アクティブパターンＦ１及び第２アクティブパターンＦ２それぞれの側壁を囲む。
例えば、第１アクティブパターンＦ１及び第２アクティブパターンＦ２それぞれの上面は、フィールド絶縁膜１０５の上面より高く形成する。
次に、フィールド絶縁膜１０５の上面、露出した第１アクティブパターンＦ１及び第２アクティブパターンＦ２それぞれの側壁、積層構造体１０の側壁及び上面を覆うようにパッド酸化膜２０を形成する。
例えば、パッド酸化膜２０は、コンフォーマルに形成する。
パッド酸化膜２０は、例えば、シリコン酸化物（ＳｉＯ２）を含む。
【0068】
図７～図９を参照すると、積層構造体１０及びフィールド絶縁膜１０５上でパッド酸化膜２０上に第２水平方向ＤＲ２に延長される第１及び第２ダミーゲート（ＤＧ１、ＤＧ２）及び第１及び第２ダミーキャッピングパターン（ＤＣ１、ＤＣ２）を形成する。
例えば、第２ダミーゲートＤＧ２は、第１ダミーゲートＤＧ１と第１水平方向ＤＲ１に離隔する。
第１ダミーキャッピングパターンＤＣ１は、第１ダミーゲートＤＧ１上に配置される。
第２ダミーキャッピングパターンＤＣ２は、第２ダミーゲートＤＧ２上に配置される。
第１及び第２ダミーゲート（ＤＧ１、ＤＧ２）及び第１及び第２ダミーキャッピングパターン（ＤＣ１、ＤＣ２）が形成される間、基板１００上で第１及び第２ダミーゲート（ＤＧ１、ＤＧ２）それぞれと垂直方向ＤＲ３にオーバーラップする部分を除いた残りのパッド酸化膜２０を除去する。
例えば、第２ダミーゲートＤＧ２は、第１ダミーゲートＤＧ１と第１水平方向ＤＲ１に離隔する。
第１ダミーキャッピングパターンＤＣ１は、第１ダミーゲートＤＧ１上に配置される。
第２ダミーキャッピングパターンＤＣ２は、第２ダミーゲートＤＧ２上に配置される。
第１及び第２ダミーゲート（ＤＧ１、ＤＧ２）及び第１及び第２ダミーキャッピングパターン（ＤＣ１、ＤＣ２）が形成される間、基板１００上で第１及び第２ダミーゲート（ＤＧ１、ＤＧ２）それぞれと垂直方向ＤＲ３にオーバーラップする部分を除いた残りのパッド酸化膜２０を除去する。
【0069】
次に、第１及び第２ダミーゲート（ＤＧ１、ＤＧ２）それぞれの側壁、第１及び第２ダミーキャッピングパターン（ＤＣ１、ＤＣ２）それぞれの側壁及び上面、露出した積層構造体１０の側壁及び上面、フィールド絶縁膜１０５の上面を覆うようにスペーサ物質層ＳＭを形成する。
例えば、スペーサ物質層ＳＭは、コンフォーマルに形成する。
スペーサ物質層ＳＭは、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）、シリコンホウ素炭窒化物（ＳｉＢＣＮ）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸窒化物（ＳｉＯＮ）、及びこれらの組み合わせの内の少なくとも一つを含み得る。
例えば、スペーサ物質層ＳＭは、コンフォーマルに形成する。
スペーサ物質層ＳＭは、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）、シリコンホウ素炭窒化物（ＳｉＢＣＮ）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸窒化物（ＳｉＯＮ）、及びこれらの組み合わせの内の少なくとも一つを含み得る。
【0070】
図１０～図１２を参照すると、第１及び第２ダミーゲート（ＤＧ１、ＤＧ２）及び第１及び第２ダミーキャッピングパターン（ＤＣ１、ＤＣ２）をマスクとして用いて積層構造体（図７～図９の１０）をエッチングしてソース／ドレイントレンチＳＴを形成する。
例えば、ソース／ドレイントレンチＳＴは、第１アクティブパターンＦ１及び第２アクティブパターンＦ２それぞれの内部に延長される。
ソース／ドレイントレンチＳＴが形成される間、第１及び第２ダミーキャッピングパターン（ＤＣ１、ＤＣ２）それぞれの上面上に形成されたスペーサ物質層（図７～図９のＳＭ）及び第１及び第２ダミーキャッピングパターン（ＤＣ１、ＤＣ２）それぞれの一部がエッチングされる。
例えば、ソース／ドレイントレンチＳＴは、第１アクティブパターンＦ１及び第２アクティブパターンＦ２それぞれの内部に延長される。
ソース／ドレイントレンチＳＴが形成される間、第１及び第２ダミーキャッピングパターン（ＤＣ１、ＤＣ２）それぞれの上面上に形成されたスペーサ物質層（図７～図９のＳＭ）及び第１及び第２ダミーキャッピングパターン（ＤＣ１、ＤＣ２）それぞれの一部がエッチングされる。
【0071】
例えば、第１及び第２ダミーキャッピングパターン（ＤＣ１、ＤＣ２）及び第１及び第２ダミーゲート（ＤＧ１、ＤＧ２）それぞれの側壁上に残っているスペーサ物質層（図７～図９のＳＭ）は、ゲートスペーサ１１１と定義される。
例えば、ソース／ドレイントレンチＳＴが形成された後に、第１アクティブパターンＦ１上で第１ダミーゲートＤＧ１の下部に残っている第２半導体層（図７～図９の１２）は第１複数のナノシートＮＷ１と定義される。
ソース／ドレイントレンチＳＴが形成された後に、第１アクティブパターンＦ１上で第２ダミーゲートＤＧ２の下部に残っている第２半導体層（図７～図９の１２）は、第２複数のナノシートＮＷ２と定義される。
ソース／ドレイントレンチＳＴが形成された後に、第２アクティブパターンＦ２上で第１ダミーゲートＤＧ１の下部に残っている第２半導体層（図７～図９の１２）は、第３複数のナノシートＮＷ３と定義される。
例えば、ソース／ドレイントレンチＳＴが形成された後に、第１アクティブパターンＦ１上で第１ダミーゲートＤＧ１の下部に残っている第２半導体層（図７～図９の１２）は第１複数のナノシートＮＷ１と定義される。
ソース／ドレイントレンチＳＴが形成された後に、第１アクティブパターンＦ１上で第２ダミーゲートＤＧ２の下部に残っている第２半導体層（図７～図９の１２）は、第２複数のナノシートＮＷ２と定義される。
ソース／ドレイントレンチＳＴが形成された後に、第２アクティブパターンＦ２上で第１ダミーゲートＤＧ１の下部に残っている第２半導体層（図７～図９の１２）は、第３複数のナノシートＮＷ３と定義される。
【0072】
図１３～図１５を参照すると、第１アクティブパターンＦ１上に形成されたソース／ドレイントレンチＳＴの内部に第１ソース／ドレイン領域ＳＤ１を形成する。
また、第２アクティブパターンＦ２上に形成されたソース／ドレイントレンチＳＴの内部に第２ソース／ドレイン領域ＳＤ２を形成する。
次に、第１及び第２ソース／ドレイン領域（ＳＤ１、ＳＤ２）それぞれの側壁及び上面、ゲートスペーサ１１１、第１及び第２ダミーキャッピングパターン（ＤＣ１、ＤＣ２）それぞれを覆うように第１上部層間絶縁膜１２０を形成する。
また、第２アクティブパターンＦ２上に形成されたソース／ドレイントレンチＳＴの内部に第２ソース／ドレイン領域ＳＤ２を形成する。
次に、第１及び第２ソース／ドレイン領域（ＳＤ１、ＳＤ２）それぞれの側壁及び上面、ゲートスペーサ１１１、第１及び第２ダミーキャッピングパターン（ＤＣ１、ＤＣ２）それぞれを覆うように第１上部層間絶縁膜１２０を形成する。
【0073】
図１６～図１８を参照すると、平坦化工程により第１及び第２ダミーゲート（図１３及び図１４のＤＧ１、ＤＧ２）それぞれの上面を露出させる。
次に、第１及び第２ダミーゲート（図１３及び図１４のＤＧ１、ＤＧ２）、パッド酸化膜（図１３及び図１４の２０）及び第１半導体層（図１３及び図１４の１１）それぞれを除去する。
第１ダミーゲート（図１３及び図１４のＤＧ１）が除去された部分は、第１ゲートトレンチＧＴ１と定義される。
第２ダミーゲート（図１３のＤＧ２）が除去された部分は、第２ゲートトレンチＧＴ２と定義される。
次に、第１及び第２ダミーゲート（図１３及び図１４のＤＧ１、ＤＧ２）、パッド酸化膜（図１３及び図１４の２０）及び第１半導体層（図１３及び図１４の１１）それぞれを除去する。
第１ダミーゲート（図１３及び図１４のＤＧ１）が除去された部分は、第１ゲートトレンチＧＴ１と定義される。
第２ダミーゲート（図１３のＤＧ２）が除去された部分は、第２ゲートトレンチＧＴ２と定義される。
【0074】
図１９及び図２０を参照すると、第１ゲートトレンチ（図１６のＧＴ１）の内部と第１複数のナノシートＮＷ１の下部で第１半導体層１１が除去された領域にゲート絶縁膜１１２及び第１プリ（ｐｒｅ）ゲート電極ＰＧ１を形成する。
また、第２ゲートトレンチ（図１６のＧＴ２）の内部及び第２複数のナノシートＮＷ２の下部で第１半導体層１１が除去された領域にゲート絶縁膜１１２及び第２プリゲート電極ＰＧ２を形成する。
次に、ゲートスペーサ１１１、ゲート絶縁膜１１２、及び第１プリゲート電極ＰＧ１上にキャッピングパターン１１３を形成する。
また、ゲートスペーサ１１１、ゲート絶縁膜１１２、及び第２プリゲート電極ＰＧ２上にキャッピングパターン１１３を形成する。
また、第２ゲートトレンチ（図１６のＧＴ２）の内部及び第２複数のナノシートＮＷ２の下部で第１半導体層１１が除去された領域にゲート絶縁膜１１２及び第２プリゲート電極ＰＧ２を形成する。
次に、ゲートスペーサ１１１、ゲート絶縁膜１１２、及び第１プリゲート電極ＰＧ１上にキャッピングパターン１１３を形成する。
また、ゲートスペーサ１１１、ゲート絶縁膜１１２、及び第２プリゲート電極ＰＧ２上にキャッピングパターン１１３を形成する。
【0075】
図２１及び図２２を参照すると、第１アクティブパターンＦ１と第２アクティブパターンＦ２との間で第１水平方向ＤＲ１に延長されるゲートカットトレンチＧＣＴを形成する。
ゲートカットトレンチＧＣＴは、キャッピングパターン１１３の上面及び第１上部層間絶縁膜１２０の上面それぞれから基板１００の内部に延長される。
すなわち、ゲートカットトレンチＧＣＴの底面は、基板１００の内部に形成される。
例えば、第１プリゲート電極（図１９及び図２０のＰＧ１）は、ゲートカットトレンチＧＣＴにより第１ゲート電極Ｇ１及び第３ゲート電極Ｇ３に分離する。
次に、ゲートカットトレンチＧＣＴの側壁及び底面に沿ってゲートカットＧＣを形成する。
例えば、ゲートカットＧＣは、コンフォーマルに形成する。
次に、ゲートカットＧＣ上でゲートカットトレンチＧＣＴの内部を埋めるように貫通ビア１３０を形成する。
ゲートカットトレンチＧＣＴは、キャッピングパターン１１３の上面及び第１上部層間絶縁膜１２０の上面それぞれから基板１００の内部に延長される。
すなわち、ゲートカットトレンチＧＣＴの底面は、基板１００の内部に形成される。
例えば、第１プリゲート電極（図１９及び図２０のＰＧ１）は、ゲートカットトレンチＧＣＴにより第１ゲート電極Ｇ１及び第３ゲート電極Ｇ３に分離する。
次に、ゲートカットトレンチＧＣＴの側壁及び底面に沿ってゲートカットＧＣを形成する。
例えば、ゲートカットＧＣは、コンフォーマルに形成する。
次に、ゲートカットＧＣ上でゲートカットトレンチＧＣＴの内部を埋めるように貫通ビア１３０を形成する。
【0076】
図２３及び図２４を参照すると、第１上部層間絶縁膜１２０を垂直方向ＤＲ３に貫通して第１ソース／ドレイン領域ＳＤ１に接続される第１ソース／ドレインコンタクトＣＡ１を形成する。
また、第１上部層間絶縁膜１２０を垂直方向ＤＲ３に貫通して第２ソース／ドレイン領域ＳＤ２に接続される第２ソース／ドレインコンタクトＣＡ２を形成する。
第１ソース／ドレインコンタクトＣＡ１及び第２ソース／ドレインコンタクトＣＡ２それぞれは、ゲートカットＧＣと第２水平方向ＤＲ２に離隔する。
例えば、第１ソース／ドレインコンタクトＣＡ１及び第２ソース／ドレインコンタクトＣＡ２それぞれは、第１バリア層１４１及び第１フィリング層１４２を含む。
また、第１ソース／ドレインコンタクトＣＡ１と第１ソース／ドレイン領域ＳＤ１との間及び第２ソース／ドレインコンタクトＣＡ２と第２ソース／ドレイン領域ＳＤ２との間にシリサイド層ＳＬを形成する。
また、第１上部層間絶縁膜１２０を垂直方向ＤＲ３に貫通して第２ソース／ドレイン領域ＳＤ２に接続される第２ソース／ドレインコンタクトＣＡ２を形成する。
第１ソース／ドレインコンタクトＣＡ１及び第２ソース／ドレインコンタクトＣＡ２それぞれは、ゲートカットＧＣと第２水平方向ＤＲ２に離隔する。
例えば、第１ソース／ドレインコンタクトＣＡ１及び第２ソース／ドレインコンタクトＣＡ２それぞれは、第１バリア層１４１及び第１フィリング層１４２を含む。
また、第１ソース／ドレインコンタクトＣＡ１と第１ソース／ドレイン領域ＳＤ１との間及び第２ソース／ドレインコンタクトＣＡ２と第２ソース／ドレイン領域ＳＤ２との間にシリサイド層ＳＬを形成する。
【0077】
図２５～図２７を参照すると、第１ソース／ドレインコンタクトＣＡ１、第１上部層間絶縁膜１２０、ゲートカットＧＣ、及び貫通ビア１３０それぞれの一部をエッチングする。
第１ソース／ドレインコンタクトＣＡ１、第１上部層間絶縁膜１２０、ゲートカットＧＣ、及び貫通ビア１３０それぞれの一部がエッチングされた部分に接続部１５０を形成する。
例えば、接続部１５０は、単一膜で形成する。
接続部１５０は、第１ソース／ドレインコンタクトＣＡ１、ゲートカットＧＣ、及び貫通ビア１３０それぞれと接する。
第２ソース／ドレインコンタクトＣＡ２は、接続部１５０と第２水平方向ＤＲ２に離隔する。
第１ソース／ドレインコンタクトＣＡ１、第１上部層間絶縁膜１２０、ゲートカットＧＣ、及び貫通ビア１３０それぞれの一部がエッチングされた部分に接続部１５０を形成する。
例えば、接続部１５０は、単一膜で形成する。
接続部１５０は、第１ソース／ドレインコンタクトＣＡ１、ゲートカットＧＣ、及び貫通ビア１３０それぞれと接する。
第２ソース／ドレインコンタクトＣＡ２は、接続部１５０と第２水平方向ＤＲ２に離隔する。
【0078】
また、キャッピングパターン１１３を垂直方向ＤＲ３に貫通して第１～第４ゲート電極（Ｇ１、Ｇ２、Ｇ３、Ｇ４）それぞれに接続される第１～第４ゲートコンタクト（ＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４）それぞれを形成する。
第１～第４ゲートコンタクト（ＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４）それぞれは、第２バリア層１６１及び第２フィリング層１６２を含む。
一例として、接続部１５０と第１～第４ゲートコンタクト（ＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４）は、同時に形成される。
第１～第４ゲートコンタクト（ＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４）それぞれは、第２バリア層１６１及び第２フィリング層１６２を含む。
一例として、接続部１５０と第１～第４ゲートコンタクト（ＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４）は、同時に形成される。
【0079】
図２８～図３０を参照すると、第１上部層間絶縁膜１２０、キャッピングパターン１１３、第１～第４ゲートコンタクト（ＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４）、第１及び第２ソース／ドレインコンタクト（ＣＡ１、ＣＡ２）、貫通ビア１３０及びゲートカットＧＣそれぞれの上面上に、エッチング停止膜１８０及び第２上部層間絶縁膜１８５を順次形成する。
次に、第２上部層間絶縁膜１８５及びエッチング停止膜１８０を垂直方向ＤＲ３に貫通して第２ソース／ドレインコンタクトＣＡ２に接続される第１ビアＶ１を形成する。
また、第２上部層間絶縁膜１８５及びエッチング停止膜１８０を垂直方向ＤＲ３に貫通して接続部１５０に接続される第２ビアＶ２を形成する。
また、第２上部層間絶縁膜１８５及びエッチング停止膜１８０を垂直方向ＤＲ３に貫通して第１～第４ゲートコンタクト（ＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４）のいずれか一つに接続される第３ビアＶ３を形成する。
次に、第２上部層間絶縁膜１８５及びエッチング停止膜１８０を垂直方向ＤＲ３に貫通して第２ソース／ドレインコンタクトＣＡ２に接続される第１ビアＶ１を形成する。
また、第２上部層間絶縁膜１８５及びエッチング停止膜１８０を垂直方向ＤＲ３に貫通して接続部１５０に接続される第２ビアＶ２を形成する。
また、第２上部層間絶縁膜１８５及びエッチング停止膜１８０を垂直方向ＤＲ３に貫通して第１～第４ゲートコンタクト（ＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４）のいずれか一つに接続される第３ビアＶ３を形成する。
【0080】
図３１～図３３を参照すると、図２８～図３０に示す工程が行われた後に、上下を反転させる。
次に、平坦化工程により、基板１００の一部及びゲートカットＧＣの一部をエッチングして貫通ビア１３０が露出させる。
図２～図４を参照すると、基板１００の下面１００ｂ、露出したゲートカットＧＣの表面、及び露出した貫通ビア１３０の表面上に下部層間絶縁膜１７０を形成する。
次に、下部層間絶縁膜１７０の内部に下部配線層１７５を形成する。
下部配線層１７５は、貫通ビア１３０に接続される。
例えば、下部配線層１７５は、貫通ビア１３０及びゲートカットＧＣそれぞれと接する。
次に、上下を反転させると図２～図４に示す半導体装置が製造される。
次に、平坦化工程により、基板１００の一部及びゲートカットＧＣの一部をエッチングして貫通ビア１３０が露出させる。
図２～図４を参照すると、基板１００の下面１００ｂ、露出したゲートカットＧＣの表面、及び露出した貫通ビア１３０の表面上に下部層間絶縁膜１７０を形成する。
次に、下部層間絶縁膜１７０の内部に下部配線層１７５を形成する。
下部配線層１７５は、貫通ビア１３０に接続される。
例えば、下部配線層１７５は、貫通ビア１３０及びゲートカットＧＣそれぞれと接する。
次に、上下を反転させると図２～図４に示す半導体装置が製造される。
【0081】
以下では、図３４を参照して本発明の他の実施形態による半導体装置について説明する。
図１～図４に示す半導体装置との差異点を中心に説明する。
図３４は、本発明の他の実施形態による半導体装置の概略構成を説明するための断面図である。
図３４を参照すると、本発明の他の実施形態による半導体装置は、接続部２５０の下面２５０ａが第１ソース／ドレインコンタクトＣＡ１の下面ＣＡ１ａより高く形成される。
図１～図４に示す半導体装置との差異点を中心に説明する。
図３４は、本発明の他の実施形態による半導体装置の概略構成を説明するための断面図である。
図３４を参照すると、本発明の他の実施形態による半導体装置は、接続部２５０の下面２５０ａが第１ソース／ドレインコンタクトＣＡ１の下面ＣＡ１ａより高く形成される。
【0082】
例えば、接続部２５０の少なくとも一部は、第１ソース／ドレインコンタクトＣＡ１の内部に延長される。
例えば、接続部２５０の少なくとも一部は、第１ソース／ドレインコンタクトＣＡ１と垂直方向ＤＲ３にオーバーラップする。
接続部２５０の下面２５０ａの少なくとも一部は、第１バリア層１４１及び第１フィリング層１４２それぞれと接する。
接続部２５０の第２水平方向ＤＲ２の一側壁は、第１フィリング層１４２と接する。
例えば、接続部２５０の少なくとも一部は、第１ソース／ドレインコンタクトＣＡ１と垂直方向ＤＲ３にオーバーラップする。
接続部２５０の下面２５０ａの少なくとも一部は、第１バリア層１４１及び第１フィリング層１４２それぞれと接する。
接続部２５０の第２水平方向ＤＲ２の一側壁は、第１フィリング層１４２と接する。
【0083】
以下では、図３５を参照して本発明のまた他の実施形態による半導体装置について説明する。
図１～図４に示す半導体装置との差異点を中心に説明する。
図３５は、本発明のまた他の実施形態による半導体装置の概略構成を説明するための断面図である。
図３５を参照すると、本発明のまた他の実施形態による半導体装置は、接続部３５０が二重膜で形成される。
図１～図４に示す半導体装置との差異点を中心に説明する。
図３５は、本発明のまた他の実施形態による半導体装置の概略構成を説明するための断面図である。
図３５を参照すると、本発明のまた他の実施形態による半導体装置は、接続部３５０が二重膜で形成される。
【0084】
例えば、接続部３５０は、接続部バリア層３５１及び接続部フィリング層３５２を含む。
接続部バリア層３５１は、接続部３５０の側壁及び底面を形成する。
例えば、接続部バリア層３５１は、第１ソース／ドレインコンタクトＣＡ１、貫通ビア１３０、ゲートカットＧＣ、及び第１上部層間絶縁膜１２０それぞれと接する。
例えば、接続部バリア層３５１は、第１バリア層１４１及び第１フィリング層１４２それぞれと接する。
一例として、接続部バリア層３５１の側面の内の少なくとも一部は、第２水平方向ＤＲ２に第１ソース／ドレインコンタクトＣＡ１の第１バリア層１４１及び第１フィリング層１４２と接する。
また、接続部バリア層３５１の側面の内の少なくとも一部は、第１水平方向ＤＲ１と第２水平方向ＤＲ２の内の少なくとも一方向で第１上部層間絶縁膜１２０と接する。
接続部バリア層３５１は、接続部３５０の側壁及び底面を形成する。
例えば、接続部バリア層３５１は、第１ソース／ドレインコンタクトＣＡ１、貫通ビア１３０、ゲートカットＧＣ、及び第１上部層間絶縁膜１２０それぞれと接する。
例えば、接続部バリア層３５１は、第１バリア層１４１及び第１フィリング層１４２それぞれと接する。
一例として、接続部バリア層３５１の側面の内の少なくとも一部は、第２水平方向ＤＲ２に第１ソース／ドレインコンタクトＣＡ１の第１バリア層１４１及び第１フィリング層１４２と接する。
また、接続部バリア層３５１の側面の内の少なくとも一部は、第１水平方向ＤＲ１と第２水平方向ＤＲ２の内の少なくとも一方向で第１上部層間絶縁膜１２０と接する。
【0085】
また他の例として、接続部バリア層３５１は、第１水平方向ＤＲ１で貫通ビア１３０及びゲートカットＧＣと接し得る。
また、接続部バリア層３５１は、接続部３５０の下面で第１上部層間絶縁膜１２０、貫通ビア１３０、及びゲートカットＧＣと接し得る。
接続部フィリング層３５２は、接続部バリア層３５１の間を埋め得る。
例えば、接続部フィリング層３５２は、第１ソース／ドレインコンタクトＣＡ１、貫通ビア１３０、ゲートカットＧＣ、及び第１上部層間絶縁膜１２０それぞれと接しない。
例えば、接続部３５０の下面３５０ａは、第１ソース／ドレインコンタクトＣＡ１の下面ＣＡ１ａと同一平面上に形成され得る。
また、接続部バリア層３５１は、接続部３５０の下面で第１上部層間絶縁膜１２０、貫通ビア１３０、及びゲートカットＧＣと接し得る。
接続部フィリング層３５２は、接続部バリア層３５１の間を埋め得る。
例えば、接続部フィリング層３５２は、第１ソース／ドレインコンタクトＣＡ１、貫通ビア１３０、ゲートカットＧＣ、及び第１上部層間絶縁膜１２０それぞれと接しない。
例えば、接続部３５０の下面３５０ａは、第１ソース／ドレインコンタクトＣＡ１の下面ＣＡ１ａと同一平面上に形成され得る。
【0086】
接続部バリア層３５１は、例えば、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ニッケルボロン（ＮｉＢ）、タングステン（Ｗ）、タングステン窒化物（ＷＮ）、ジルコニウム（Ｚｒ）、ジルコニウム窒化物（ＺｒＮ）、バナジウム（Ｖ）、バナジウム窒化物（ＶＮ）、ニオブ（Ｎｂ）、ニオブ窒化物（ＮｂＮ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、及びロジウム（Ｒｈ）の内の少なくとも一つを含み得る。
接続部フィリング層３５２は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、及びモリブデン（Ｍｏ）の内の少なくとも一つを含み得る。
接続部フィリング層３５２は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、及びモリブデン（Ｍｏ）の内の少なくとも一つを含み得る。
【0087】
例えば、接続部バリア層３５１は、第２バリア層（図２の１６１）と同じ物質を含む。
この場合、接続部バリア層３５１及び第２バリア層（図２の１６１）は、同じ製造工程により形成される。
また、接続部フィリング層３５２は、第２フィリング層（図２の１６２）と同じ物質を含む。
この場合、接続部フィリング層３５２及び第２フィリング層（図２の１６２）は、同じ製造工程により形成される。
ただし、本発明の技術的思想はこれに制限されるものではない。
他の実施形態で、接続部バリア層３５１は、第２バリア層（図２の１６１）と異なる物質を含むこともできる。
また、接続部フィリング層３５２は、第２フィリング層（図２の１６２）と異なる物質を含むこともできる。
この場合、接続部バリア層３５１及び第２バリア層（図２の１６１）は、同じ製造工程により形成される。
また、接続部フィリング層３５２は、第２フィリング層（図２の１６２）と同じ物質を含む。
この場合、接続部フィリング層３５２及び第２フィリング層（図２の１６２）は、同じ製造工程により形成される。
ただし、本発明の技術的思想はこれに制限されるものではない。
他の実施形態で、接続部バリア層３５１は、第２バリア層（図２の１６１）と異なる物質を含むこともできる。
また、接続部フィリング層３５２は、第２フィリング層（図２の１６２）と異なる物質を含むこともできる。
【0088】
以下では、図３６を参照して本発明のまた他の実施形態による半導体装置を説明する。
図３５に示す半導体装置との差異点を中心に説明する。
図３６は、本発明のまた他の実施形態による半導体装置の概略構成を説明するための断面図である。
図３６を参照すると、本発明のまた他の実施形態による半導体装置は、接続部４５０の下面４５０ａが第１ソース／ドレインコンタクトＣＡ１の下面ＣＡ１ａより高く形成される。
また、接続部４５０は、二重膜で形成される。
図３５に示す半導体装置との差異点を中心に説明する。
図３６は、本発明のまた他の実施形態による半導体装置の概略構成を説明するための断面図である。
図３６を参照すると、本発明のまた他の実施形態による半導体装置は、接続部４５０の下面４５０ａが第１ソース／ドレインコンタクトＣＡ１の下面ＣＡ１ａより高く形成される。
また、接続部４５０は、二重膜で形成される。
【0089】
例えば、接続部４５０の少なくとも一部は、第１ソース／ドレインコンタクトＣＡ１の内部に延長される。
例えば、接続部４５０の少なくとも一部は、第１ソース／ドレインコンタクトＣＡ１と垂直方向ＤＲ３にオーバーラップする。
接続部４５０の下面４５０ａの少なくとも一部は、第１バリア層１４１及び第１フィリング層１４２それぞれと接する。
接続部４５０の第２水平方向ＤＲ２の一側壁は、第１フィリング層１４２と接する。
例えば、接続部４５０の少なくとも一部は、第１ソース／ドレインコンタクトＣＡ１と垂直方向ＤＲ３にオーバーラップする。
接続部４５０の下面４５０ａの少なくとも一部は、第１バリア層１４１及び第１フィリング層１４２それぞれと接する。
接続部４５０の第２水平方向ＤＲ２の一側壁は、第１フィリング層１４２と接する。
【0090】
例えば、接続部４５０は、接続部バリア層４５１及び接続部フィリング層４５２を含む。
接続部バリア層４５１は、接続部４５０の側壁及び底面を形成する。
例えば、接続部バリア層４５１は、第１ソース／ドレインコンタクトＣＡ１、貫通ビア１３０、ゲートカットＧＣ、及び第１上部層間絶縁膜１２０それぞれと接する。
例えば、接続部バリア層４５１は、第１バリア層１４１及び第１フィリング層１４２それぞれと接する。
接続部フィリング層４５２は、接続部バリア層４５１の間を埋める。
例えば、接続部フィリング層４５２は、第１ソース／ドレインコンタクトＣＡ１、貫通ビア１３０、ゲートカットＧＣ、及び第１上部層間絶縁膜１２０それぞれと接しない。
接続部バリア層４５１は、接続部４５０の側壁及び底面を形成する。
例えば、接続部バリア層４５１は、第１ソース／ドレインコンタクトＣＡ１、貫通ビア１３０、ゲートカットＧＣ、及び第１上部層間絶縁膜１２０それぞれと接する。
例えば、接続部バリア層４５１は、第１バリア層１４１及び第１フィリング層１４２それぞれと接する。
接続部フィリング層４５２は、接続部バリア層４５１の間を埋める。
例えば、接続部フィリング層４５２は、第１ソース／ドレインコンタクトＣＡ１、貫通ビア１３０、ゲートカットＧＣ、及び第１上部層間絶縁膜１２０それぞれと接しない。
【0091】
以下では、図３７～図３９を参照して本発明のまた他の実施形態による半導体装置について説明する。
図１～図４に示す半導体装置との差異点を中心に説明する。
図３７は、本発明のまた他の実施形態による半導体装置の概略構成を説明するためのレイアウト図であり、図３８は、図３７のＤ－Ｄ’線に沿って切断した断面図であり、図３９は、図３７のＥ－Ｅ’線に沿って切断した断面図である。
図３７～図３９を参照すると、本発明のまた他の実施形態による半導体装置は、貫通ビア５３０が孔（ｈｏｌｅ）タイプで形成される。
図１～図４に示す半導体装置との差異点を中心に説明する。
図３７は、本発明のまた他の実施形態による半導体装置の概略構成を説明するためのレイアウト図であり、図３８は、図３７のＤ－Ｄ’線に沿って切断した断面図であり、図３９は、図３７のＥ－Ｅ’線に沿って切断した断面図である。
図３７～図３９を参照すると、本発明のまた他の実施形態による半導体装置は、貫通ビア５３０が孔（ｈｏｌｅ）タイプで形成される。
【0092】
例えば、第１ゲート電極Ｇ５１及び第２ゲート電極Ｇ５２それぞれは、第１アクティブパターンＦ１、第２アクティブパターンＦ２、及びフィールド絶縁膜１０５上で第２水平方向ＤＲ２に延長される。
第２ゲート電極Ｇ５２は、第１ゲート電極Ｇ５１と第１水平方向ＤＲ１に離隔する。
第１ゲート電極Ｇ５１は、第１複数のナノシートＮＷ１及び第３複数のナノシートＮＷ３それぞれを囲む。
例えば、貫通ビアトレンチ５３０Ｔは、第１アクティブパターンＦ１と第２アクティブパターンＦ２との間に形成される。
貫通ビアトレンチ５３０Ｔは、第１アクティブパターンＦ１及び第２アクティブパターンＦ２それぞれと第２水平方向ＤＲ２に離隔する。
貫通ビアトレンチ５３０Ｔは、第１ソース／ドレインコンタクトＣＡ１と第２ソース／ドレインコンタクトＣＡ２との間に形成される。
貫通ビアトレンチ５３０Ｔは、第１ソース／ドレインコンタクトＣＡ１及び第２ソース／ドレインコンタクトＣＡ２それぞれと第２水平方向ＤＲ２に離隔する。
貫通ビアトレンチ５３０Ｔは、第１ゲート電極Ｇ５１と第２ゲート電極Ｇ５２との間に形成される。
貫通ビアトレンチ５３０Ｔは、第１ゲート電極Ｇ５１及び第２ゲート電極Ｇ５２それぞれと第１水平方向ＤＲ１に離隔する。
第２ゲート電極Ｇ５２は、第１ゲート電極Ｇ５１と第１水平方向ＤＲ１に離隔する。
第１ゲート電極Ｇ５１は、第１複数のナノシートＮＷ１及び第３複数のナノシートＮＷ３それぞれを囲む。
例えば、貫通ビアトレンチ５３０Ｔは、第１アクティブパターンＦ１と第２アクティブパターンＦ２との間に形成される。
貫通ビアトレンチ５３０Ｔは、第１アクティブパターンＦ１及び第２アクティブパターンＦ２それぞれと第２水平方向ＤＲ２に離隔する。
貫通ビアトレンチ５３０Ｔは、第１ソース／ドレインコンタクトＣＡ１と第２ソース／ドレインコンタクトＣＡ２との間に形成される。
貫通ビアトレンチ５３０Ｔは、第１ソース／ドレインコンタクトＣＡ１及び第２ソース／ドレインコンタクトＣＡ２それぞれと第２水平方向ＤＲ２に離隔する。
貫通ビアトレンチ５３０Ｔは、第１ゲート電極Ｇ５１と第２ゲート電極Ｇ５２との間に形成される。
貫通ビアトレンチ５３０Ｔは、第１ゲート電極Ｇ５１及び第２ゲート電極Ｇ５２それぞれと第１水平方向ＤＲ１に離隔する。
【0093】
貫通ビアトレンチ５３０Ｔは、基板１００の下面１００ｂから接続部１５０の下面１５０ａまで垂直方向ＤＲ３に延長される。
すなわち、貫通ビアトレンチ５３０Ｔは、基板１００、フィールド絶縁膜１０５、及び第１上部層間絶縁膜１２０を垂直方向ＤＲ３に貫通する。
例えば、基板１００の下面１００ｂに隣接するほど貫通ビアトレンチ５３０Ｔの第２水平方向ＤＲ２の幅は、減少する。
例えば、貫通ビアトレンチ５３０Ｔの底面は、基板１００の下面１００ｂと同一平面上に形成される。
すなわち、貫通ビアトレンチ５３０Ｔは、基板１００、フィールド絶縁膜１０５、及び第１上部層間絶縁膜１２０を垂直方向ＤＲ３に貫通する。
例えば、基板１００の下面１００ｂに隣接するほど貫通ビアトレンチ５３０Ｔの第２水平方向ＤＲ２の幅は、減少する。
例えば、貫通ビアトレンチ５３０Ｔの底面は、基板１００の下面１００ｂと同一平面上に形成される。
【0094】
貫通ビア絶縁層５９０は、貫通ビアトレンチ５３０Ｔの側壁に沿って配置される。
例えば、貫通ビア絶縁層５９０は、コンフォーマルに形成される。
例えば、貫通ビア絶縁層５９０は、基板１００の下面１００ｂから第１上部層間絶縁膜１２０の上面まで垂直方向ＤＲ３に延長される。
例えば、貫通ビア絶縁層５９０の下面は、基板１００の下面１００ｂと同一平面上に形成される。
貫通ビア絶縁層５９０の下面は、下部配線層１７５と接する。
貫通ビア絶縁層５９０の上面は、接続部１５０の下面１５０ａと接する。
例えば、貫通ビア絶縁層５９０は、コンフォーマルに形成される。
例えば、貫通ビア絶縁層５９０は、基板１００の下面１００ｂから第１上部層間絶縁膜１２０の上面まで垂直方向ＤＲ３に延長される。
例えば、貫通ビア絶縁層５９０の下面は、基板１００の下面１００ｂと同一平面上に形成される。
貫通ビア絶縁層５９０の下面は、下部配線層１７５と接する。
貫通ビア絶縁層５９０の上面は、接続部１５０の下面１５０ａと接する。
【0095】
貫通ビア絶縁層５９０は、絶縁物質を含む。
貫通ビア絶縁層５９０は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）、シリコンホウ素窒化物（ＳｉＢＮ）、シリコン酸ホウ素窒化物（ＳｉＯＢＮ）、シリコン酸炭化物（ＳｉＯＣ）、及びこれらの組み合わせの内の少なくとも一つを含み得る。
貫通ビア絶縁層５９０は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）、シリコンホウ素窒化物（ＳｉＢＮ）、シリコン酸ホウ素窒化物（ＳｉＯＢＮ）、シリコン酸炭化物（ＳｉＯＣ）、及びこれらの組み合わせの内の少なくとも一つを含み得る。
【0096】
貫通ビア５３０は、貫通ビアトレンチ５３０Ｔの内部で貫通ビア絶縁層５９０の間を埋める。
貫通ビア５３０は、基板１００の下面１００ｂから接続部１５０の下面１５０ａまで垂直方向ＤＲ３に延長される。
すなわち、貫通ビア５３０は、基板１００、フィールド絶縁膜１０５、及び第１上部層間絶縁膜１２０を垂直方向ＤＲ３に貫通する。
例えば、貫通ビア５３０の下面は、基板１００の下面１００ｂと同一平面上に形成される。
例えば、貫通ビア５３０の下面は、下部配線層１７５と接する。
貫通ビア５３０の上面は、接続部１５０の下面１５０ａと接する。
貫通ビア５３０は、貫通ビア絶縁層５９０により基板１００と絶縁される。
貫通ビア５３０は、基板１００の下面１００ｂから接続部１５０の下面１５０ａまで垂直方向ＤＲ３に延長される。
すなわち、貫通ビア５３０は、基板１００、フィールド絶縁膜１０５、及び第１上部層間絶縁膜１２０を垂直方向ＤＲ３に貫通する。
例えば、貫通ビア５３０の下面は、基板１００の下面１００ｂと同一平面上に形成される。
例えば、貫通ビア５３０の下面は、下部配線層１７５と接する。
貫通ビア５３０の上面は、接続部１５０の下面１５０ａと接する。
貫通ビア５３０は、貫通ビア絶縁層５９０により基板１００と絶縁される。
【0097】
第１ゲートコンタクトＣＢ５１は、キャッピングパターン１１３を垂直方向ＤＲ３に貫通して第１ゲート電極Ｇ５１に接続される。
第２ゲートコンタクトＣＢ５２は、キャッピングパターン１１３を垂直方向ＤＲ３に貫通して第２ゲート電極Ｇ５２に接続される。
第１及び第２ゲートコンタクト（ＣＢ５１、ＣＢ５２）それぞれは、第２バリア層５６１及び第２フィリング層５６２を含む。
第２バリア層５６１は、第１及び第２ゲートコンタクト（ＣＢ５１、ＣＢ５２）それぞれの側壁及び底面を形成する。
第２フィリング層５６２は、第１及び第２ゲートコンタクト（ＣＢ５１、ＣＢ５２）それぞれで第２バリア層５６１の間を埋める。
例えば、第３ビアＶ５３は、第２上部層間絶縁膜１８５及びエッチング停止膜１８０を垂直方向ＤＲ３に貫通して第１ゲートコンタクトＣＢ５１に接続される。
第２ゲートコンタクトＣＢ５２は、キャッピングパターン１１３を垂直方向ＤＲ３に貫通して第２ゲート電極Ｇ５２に接続される。
第１及び第２ゲートコンタクト（ＣＢ５１、ＣＢ５２）それぞれは、第２バリア層５６１及び第２フィリング層５６２を含む。
第２バリア層５６１は、第１及び第２ゲートコンタクト（ＣＢ５１、ＣＢ５２）それぞれの側壁及び底面を形成する。
第２フィリング層５６２は、第１及び第２ゲートコンタクト（ＣＢ５１、ＣＢ５２）それぞれで第２バリア層５６１の間を埋める。
例えば、第３ビアＶ５３は、第２上部層間絶縁膜１８５及びエッチング停止膜１８０を垂直方向ＤＲ３に貫通して第１ゲートコンタクトＣＢ５１に接続される。
【0098】
以下では、図４０～図４２を参照して本発明のまた他の実施形態による半導体装置について説明する。
図１～図４に示す半導体装置との差異点を中心に説明する。
図４０～図４２は、本発明のまた他の実施形態による半導体装置の概略構成を説明するための断面図である。
図４０～図４２を参照すると、本発明のまた他の実施形態による半導体装置は、フィン型トランジスタ（ＦｉｎＦＥＴ）を含む。
図１～図４に示す半導体装置との差異点を中心に説明する。
図４０～図４２は、本発明のまた他の実施形態による半導体装置の概略構成を説明するための断面図である。
図４０～図４２を参照すると、本発明のまた他の実施形態による半導体装置は、フィン型トランジスタ（ＦｉｎＦＥＴ）を含む。
【0099】
例えば、本発明のまた他の実施形態による半導体装置は、基板１００、第１及び第２アクティブパターン（Ｆ６１、Ｆ６２）、フィールド絶縁膜１０５、第１～第３ゲート電極（Ｇ６１、Ｇ６２、Ｇ６３）、ゲートスペーサ６１１、ゲート絶縁膜６１２、キャッピングパターン１１３、第１及び第２ソース／ドレイン領域（ＳＤ６１、ＳＤ６２）、第１上部層間絶縁膜１２０、ゲートカットＧＣ、貫通ビア１３０、第１及び第２ソース／ドレインコンタクト（ＣＡ１、ＣＡ２）、シリサイド層ＳＬ、接続部１５０、第１～第３ゲートコンタクト（ＣＢ１、ＣＢ２、ＣＢ３）、下部層間絶縁膜１７０、下部配線層１７５、エッチング停止膜１８０、第２上部層間絶縁膜１８５、第１～第３ビア（Ｖ１、Ｖ２、Ｖ３）を含む。
以下では図１～図４で説明した構成に係る説明は省略する。
以下では図１～図４で説明した構成に係る説明は省略する。
【0100】
第１アクティブパターンＦ６１及び第２アクティブパターンＦ６２それぞれは、基板１００の上面１００ａ上で第１水平方向ＤＲ１に延長される。
第２アクティブパターンＦ６２は、第１アクティブパターンＦ６１と第２水平方向ＤＲ２に離隔する。
第１ゲート電極Ｇ６１は、第１アクティブパターンＦ６１及びフィールド絶縁膜１０５上で第２水平方向ＤＲ２に延長される。
第２ゲート電極Ｇ６２は、第１アクティブパターンＦ６１及びフィールド絶縁膜１０５上で第２水平方向ＤＲ２に延長される。
第２ゲート電極Ｇ６２は、第１ゲート電極Ｇ６１と第１水平方向ＤＲ１に離隔する。
第３ゲート電極Ｇ６３は、第２アクティブパターンＦ６２及びフィールド絶縁膜１０５上で第２水平方向ＤＲ２に延長される。
第３ゲート電極Ｇ６３は、第１ゲート電極Ｇ６１と第２水平方向ＤＲ２に離隔する。
第２アクティブパターンＦ６２は、第１アクティブパターンＦ６１と第２水平方向ＤＲ２に離隔する。
第１ゲート電極Ｇ６１は、第１アクティブパターンＦ６１及びフィールド絶縁膜１０５上で第２水平方向ＤＲ２に延長される。
第２ゲート電極Ｇ６２は、第１アクティブパターンＦ６１及びフィールド絶縁膜１０５上で第２水平方向ＤＲ２に延長される。
第２ゲート電極Ｇ６２は、第１ゲート電極Ｇ６１と第１水平方向ＤＲ１に離隔する。
第３ゲート電極Ｇ６３は、第２アクティブパターンＦ６２及びフィールド絶縁膜１０５上で第２水平方向ＤＲ２に延長される。
第３ゲート電極Ｇ６３は、第１ゲート電極Ｇ６１と第２水平方向ＤＲ２に離隔する。
【0101】
ゲートスペーサ６１１は、第１アクティブパターンＦ６１及びフィールド絶縁膜１０５上で第１ゲート電極Ｇ６１の両側壁に沿って第２水平方向ＤＲ２に延長される。
ゲートスペーサ６１１は、第１アクティブパターンＦ６１及びフィールド絶縁膜１０５上で第２ゲート電極Ｇ６２の両側壁に沿って第２水平方向ＤＲ２に延長される。
ゲート絶縁膜６１２は、第１ゲート電極Ｇ６１と第１アクティブパターンＦ６１との間に配置される。
ゲート絶縁膜６１２は、第２ゲート電極Ｇ６２と第１アクティブパターンＦ６１との間に配置される。
ゲート絶縁膜６１２は、第３ゲート電極Ｇ６３と第２アクティブパターンＦ６２との間に配置される。
ゲート絶縁膜６１２は、第１～第３ゲート電極（Ｇ６１、Ｇ６２、Ｇ６３）それぞれとフィールド絶縁膜１０５との間に配置される。
ゲート絶縁膜６１２は、第１及び第２ゲート電極（Ｇ６１、Ｇ６２）それぞれとゲートスペーサ６１１との間に配置される。
第１ソース／ドレイン領域ＳＤ６１は、第１アクティブパターンＦ６１上で第１ゲート電極Ｇ６１及び第２ゲート電極Ｇ６２それぞれの両側に配置される。
第２ソース／ドレイン領域ＳＤ６２は、第２アクティブパターンＦ６２上に配置される。
ゲートスペーサ６１１は、第１アクティブパターンＦ６１及びフィールド絶縁膜１０５上で第２ゲート電極Ｇ６２の両側壁に沿って第２水平方向ＤＲ２に延長される。
ゲート絶縁膜６１２は、第１ゲート電極Ｇ６１と第１アクティブパターンＦ６１との間に配置される。
ゲート絶縁膜６１２は、第２ゲート電極Ｇ６２と第１アクティブパターンＦ６１との間に配置される。
ゲート絶縁膜６１２は、第３ゲート電極Ｇ６３と第２アクティブパターンＦ６２との間に配置される。
ゲート絶縁膜６１２は、第１～第３ゲート電極（Ｇ６１、Ｇ６２、Ｇ６３）それぞれとフィールド絶縁膜１０５との間に配置される。
ゲート絶縁膜６１２は、第１及び第２ゲート電極（Ｇ６１、Ｇ６２）それぞれとゲートスペーサ６１１との間に配置される。
第１ソース／ドレイン領域ＳＤ６１は、第１アクティブパターンＦ６１上で第１ゲート電極Ｇ６１及び第２ゲート電極Ｇ６２それぞれの両側に配置される。
第２ソース／ドレイン領域ＳＤ６２は、第２アクティブパターンＦ６２上に配置される。
【0102】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0103】
１００ 基板
１０５ フィールド絶縁膜
１１１ ゲートスペーサ
１１２ ゲート絶縁膜
１１３ キャッピングパターン
１２０ 第１上部層間絶縁膜
１３０ 貫通ビア
１４１ 第１バリア層
１４２ 第１フィリング層
１５０ 接続部
１６１ 第２バリア層
１６２ 第２フィリング層
１７０ 下部層間絶縁膜
１７５ 下部配線層
１８０ エッチング停止膜
１８５ 第２上部層間絶縁膜
ＣＡ１、ＣＡ２ 第１及び第２ソース／ドレインコンタクト
ＣＢ１～ＣＢ４ 第１～第４ゲートコンタクト
Ｆ１、Ｆ２ 第１及び第２アクティブパターン
Ｇ１～Ｇ４ 第１～第４ゲート電極
ＧＣ ゲートカット
ＮＷ１～ＮＷ３ 第１～第３複数のナノシート
ＳＤ１、ＳＤ２ 第１及び第２ソース／ドレイン領域
ＳＬ シリサイド層
Ｖ１～Ｖ３ 第１～第３ビア
１０５ フィールド絶縁膜
１１１ ゲートスペーサ
１１２ ゲート絶縁膜
１１３ キャッピングパターン
１２０ 第１上部層間絶縁膜
１３０ 貫通ビア
１４１ 第１バリア層
１４２ 第１フィリング層
１５０ 接続部
１６１ 第２バリア層
１６２ 第２フィリング層
１７０ 下部層間絶縁膜
１７５ 下部配線層
１８０ エッチング停止膜
１８５ 第２上部層間絶縁膜
ＣＡ１、ＣＡ２ 第１及び第２ソース／ドレインコンタクト
ＣＢ１～ＣＢ４ 第１～第４ゲートコンタクト
Ｆ１、Ｆ２ 第１及び第２アクティブパターン
Ｇ１～Ｇ４ 第１～第４ゲート電極
ＧＣ ゲートカット
ＮＷ１～ＮＷ３ 第１～第３複数のナノシート
ＳＤ１、ＳＤ２ 第１及び第２ソース／ドレイン領域
ＳＬ シリサイド層
Ｖ１～Ｖ３ 第１～第３ビア
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】