(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024149482
(43)【公開日】2024-10-18
(54)【発明の名称】表示装置、電子機器
(51)【国際特許分類】
H01L 29/786 20060101AFI20241010BHJP
G02F 1/1368 20060101ALI20241010BHJP
G09F 9/30 20060101ALI20241010BHJP
H10K 50/10 20230101ALI20241010BHJP
H05B 33/14 20060101ALI20241010BHJP
H10K 59/123 20230101ALI20241010BHJP
G02F 1/1345 20060101ALI20241010BHJP
G02F 1/133 20060101ALI20241010BHJP
【ＦＩ】
H01L29/78 616T
H01L29/78 618B
H01L29/78 616U
H01L29/78 616V
H01L29/78 612B
G02F1/1368
G09F9/30 338
G09F9/30 348A
H10K50/10
H05B33/14 Z
H10K59/123
G02F1/1345
G02F1/133 550
【審査請求】有
【請求項の数】2
【出願形態】ＯＬ
(21)【出願番号】P 2024102517
(22)【出願日】2024-06-26
(62)【分割の表示】P 2023079030の分割
【原出願日】2010-02-23
(31)【優先権主張番号】P 2009042575
(32)【優先日】2009-02-25
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】秋元 健吾
(72)【発明者】
【氏名】津吹 将志
(57)【要約】
【課題】薄膜トランジスタのチャネルが形成される領域を含む半導体層と、ソース電極層
及びドレイン電極層のコンタクト抵抗（接触抵抗）が小さい薄膜トランジスタを提供する
ことを課題の一とする。また、配線の電気抵抗が小さい薄膜トランジスタを提供すること
を課題の一とする。また、ソース電極層及びドレイン電極層の端部に生じる段差の少なく
とも一部を覆う半導体層をキャリアが滞りなく移動できる構造を有する薄膜トランジスタ
を提供することを課題の一とする。
【解決手段】薄膜トランジスタを形成するにあたって、第１電極層上に第１配線層を設け
、第２電極層上に第２配線層を設け、第１電極層が第１配線層の端部から延在し、第２電
極層が第２配線層の端部から延在し、第１電極層の側面及び上面と第２電極層の側面及び
上面に半導体層が電気的に接続するように設ける。
【選択図】図１
及びドレイン電極層のコンタクト抵抗（接触抵抗）が小さい薄膜トランジスタを提供する
ことを課題の一とする。また、配線の電気抵抗が小さい薄膜トランジスタを提供すること
を課題の一とする。また、ソース電極層及びドレイン電極層の端部に生じる段差の少なく
とも一部を覆う半導体層をキャリアが滞りなく移動できる構造を有する薄膜トランジスタ
を提供することを課題の一とする。
【解決手段】薄膜トランジスタを形成するにあたって、第１電極層上に第１配線層を設け
、第２電極層上に第２配線層を設け、第１電極層が第１配線層の端部から延在し、第２電
極層が第２配線層の端部から延在し、第１電極層の側面及び上面と第２電極層の側面及び
上面に半導体層が電気的に接続するように設ける。
【選択図】図１
【特許請求の範囲】
【請求項1】
ゲート線及び信号線が配置された画素部と、ＦＰＣと電気的に接続される端子部と、駆動回路部と、を有する表示装置であって、
前記画素部は、第１のトランジスタと、画素電極層と、を有し、
前記第１のトランジスタは、第１のチャネル形成領域を有する第１の酸化物半導体層を有し、
前記ゲート線は、前記ゲート線上の絶縁層を介して、前記第１の酸化物半導体層と重なる領域を有し、
前記信号線は、前記第１の酸化物半導体層と電気的に接続され、
前記信号線は、第１の電極層及び前記第１の電極層上の第２の電極層を有し、
前記第１の電極層の端部は、前記第２の電極層の端部より延在した領域を有し、
前記第２の電極層の端部は、第１のテーパー形状を有し、
前記第１の酸化物半導体層は、第３の電極層と、前記第３の電極層上に第４の電極層と、を有する電極層を介して、前記画素電極層と電気的に接続され、
前記第３の電極層は、前記第１の電極層と同一の材料を有し、
前記第４の電極層は、前記第２の電極層と同一の材料を有し、
前記第３の電極層の端部は、前記第４の電極層の端部より延在した領域を有し、
前記第４の電極層の端部は、第２のテーパー形状を有し、
前記第１の酸化物半導体層は、前記第１の電極層と接する領域と、前記第３の電極層と接する領域と、を有し、
前記第１の酸化物半導体層と接する領域と、前記第１の電極層と接する領域と、前記第２の電極層と接する領域と、前記第３の電極層と接する領域と、前記第４の電極層と接する領域とを有する保護絶縁層が設けられ、
前記端子部は、第５の電極層と、前記第５の電極層上の第６の電極層と、前記第６の電極層上の第７の電極層と、前記第７の電極層上の第８の電極層と、を有し、
前記第５の電極層は、前記ゲート線と同一の材料を有し、
前記第６の電極層は、前記第１の電極層と同一の材料を有し、
前記第７の電極層は、前記第２の電極層と同一の材料を有し、
前記第８の電極層は、前記画素電極層と同一の材料を有し、
前記第６の電極層の端部は、前記第７の電極層の端部よりも延在した領域を有し、
前記第７の電極層の端部は、第３のテーパー形状を有し、
前記第８の電極層は、前記ＦＰＣと電気的に接続され、
前記保護絶縁層は、前記第６の電極層と接する領域と、前記第７の電極層と接する領域と、前記第８の電極層と接する領域と、を有し、
前記駆動回路部は、第２のトランジスタを有し、
前記第２のトランジスタは、ゲート電極と、第２のチャネル形成領域を有する第２の酸化物半導体層と、ソース電極と、ドレイン電極と、を有し、
前記ゲート電極は、前記ゲート電極上の前記絶縁層を介して、前記第２の酸化物半導体層と重なる領域を有し、
前記ソース電極は、前記第２の酸化物半導体層と電気的に接続され、
前記ソース電極は、第９の電極層と、前記第９の電極層上の第１０の電極層と、を有し、
前記ゲート電極は、前記ゲート線と同一の材料を有し、
前記第９の電極層は、前記第１の電極層と同一の材料を有し、
前記第１０の電極層は、前記第２の電極層と同一の材料を有し、
前記第９の電極層の端部は、前記第１０の電極層の端部より延在した領域を有し、
前記第１０の電極層の端部は、第４のテーパー形状を有し、
前記ドレイン電極は、前記第２の酸化物半導体層と電気的に接続され、
前記ドレイン電極は、第１１の電極層と、前記第１１の電極層上の第１２の電極層と、を有し、
前記第１１の電極層は、前記第１の電極層と同一の材料を有し、
前記第１２の電極層は、前記第２の電極層と同一の材料を有し、
前記第１１の電極層の端部は、前記第１２の電極層の端部より延在した領域を有し、
前記第１２の電極層の端部は、第５のテーパー形状を有し、
前記第２の酸化物半導体層は、前記第９の電極層と接する領域と、前記第１１の電極層と接する領域と、を有し、
前記保護絶縁層は、前記第２の酸化物半導体層と接する領域と、前記第９の電極層と接する領域と、前記第１０の電極層と接する領域と、前記第１１の電極層と接する領域と、前記第１２の電極層と接する領域と、を有する表示装置。
前記画素部は、第１のトランジスタと、画素電極層と、を有し、
前記第１のトランジスタは、第１のチャネル形成領域を有する第１の酸化物半導体層を有し、
前記ゲート線は、前記ゲート線上の絶縁層を介して、前記第１の酸化物半導体層と重なる領域を有し、
前記信号線は、前記第１の酸化物半導体層と電気的に接続され、
前記信号線は、第１の電極層及び前記第１の電極層上の第２の電極層を有し、
前記第１の電極層の端部は、前記第２の電極層の端部より延在した領域を有し、
前記第２の電極層の端部は、第１のテーパー形状を有し、
前記第１の酸化物半導体層は、第３の電極層と、前記第３の電極層上に第４の電極層と、を有する電極層を介して、前記画素電極層と電気的に接続され、
前記第３の電極層は、前記第１の電極層と同一の材料を有し、
前記第４の電極層は、前記第２の電極層と同一の材料を有し、
前記第３の電極層の端部は、前記第４の電極層の端部より延在した領域を有し、
前記第４の電極層の端部は、第２のテーパー形状を有し、
前記第１の酸化物半導体層は、前記第１の電極層と接する領域と、前記第３の電極層と接する領域と、を有し、
前記第１の酸化物半導体層と接する領域と、前記第１の電極層と接する領域と、前記第２の電極層と接する領域と、前記第３の電極層と接する領域と、前記第４の電極層と接する領域とを有する保護絶縁層が設けられ、
前記端子部は、第５の電極層と、前記第５の電極層上の第６の電極層と、前記第６の電極層上の第７の電極層と、前記第７の電極層上の第８の電極層と、を有し、
前記第５の電極層は、前記ゲート線と同一の材料を有し、
前記第６の電極層は、前記第１の電極層と同一の材料を有し、
前記第７の電極層は、前記第２の電極層と同一の材料を有し、
前記第８の電極層は、前記画素電極層と同一の材料を有し、
前記第６の電極層の端部は、前記第７の電極層の端部よりも延在した領域を有し、
前記第７の電極層の端部は、第３のテーパー形状を有し、
前記第８の電極層は、前記ＦＰＣと電気的に接続され、
前記保護絶縁層は、前記第６の電極層と接する領域と、前記第７の電極層と接する領域と、前記第８の電極層と接する領域と、を有し、
前記駆動回路部は、第２のトランジスタを有し、
前記第２のトランジスタは、ゲート電極と、第２のチャネル形成領域を有する第２の酸化物半導体層と、ソース電極と、ドレイン電極と、を有し、
前記ゲート電極は、前記ゲート電極上の前記絶縁層を介して、前記第２の酸化物半導体層と重なる領域を有し、
前記ソース電極は、前記第２の酸化物半導体層と電気的に接続され、
前記ソース電極は、第９の電極層と、前記第９の電極層上の第１０の電極層と、を有し、
前記ゲート電極は、前記ゲート線と同一の材料を有し、
前記第９の電極層は、前記第１の電極層と同一の材料を有し、
前記第１０の電極層は、前記第２の電極層と同一の材料を有し、
前記第９の電極層の端部は、前記第１０の電極層の端部より延在した領域を有し、
前記第１０の電極層の端部は、第４のテーパー形状を有し、
前記ドレイン電極は、前記第２の酸化物半導体層と電気的に接続され、
前記ドレイン電極は、第１１の電極層と、前記第１１の電極層上の第１２の電極層と、を有し、
前記第１１の電極層は、前記第１の電極層と同一の材料を有し、
前記第１２の電極層は、前記第２の電極層と同一の材料を有し、
前記第１１の電極層の端部は、前記第１２の電極層の端部より延在した領域を有し、
前記第１２の電極層の端部は、第５のテーパー形状を有し、
前記第２の酸化物半導体層は、前記第９の電極層と接する領域と、前記第１１の電極層と接する領域と、を有し、
前記保護絶縁層は、前記第２の酸化物半導体層と接する領域と、前記第９の電極層と接する領域と、前記第１０の電極層と接する領域と、前記第１１の電極層と接する領域と、前記第１２の電極層と接する領域と、を有する表示装置。
【請求項2】
請求項１に記載の表示装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置と、該半導体装置を用いた表示装置及びそれらの作製方法に関する
。
。
【背景技術】
【0002】
金属酸化物は多様に存在しさまざまな用途に用いられている。酸化インジウムはよく知ら
れた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いられてい
る。
れた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いられてい
る。
【0003】
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られ
ている（特許文献１乃至４、非特許文献１）。
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られ
ている（特許文献１乃至４、非特許文献１）。
【0004】
ところで、金属酸化物は一元系酸化物のみでなく多元系酸化物も知られている。例えば、
ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、Ｇａ及びＺｎ
を有する多元系酸化物半導体として知られている（非特許文献２乃至４）。
ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、Ｇａ及びＺｎ
を有する多元系酸化物半導体として知られている（非特許文献２乃至４）。
【0005】
そして、上記のようなＩｎ－Ｇａ－Ｚｎ系酸化物で構成される酸化物半導体を薄膜トラン
ジスタのチャネル層として適用できることが確認されている（特許文献５、非特許文献５
及び６）。
ジスタのチャネル層として適用できることが確認されている（特許文献５、非特許文献５
及び６）。
【0006】
従来、アクティブマトリクス型液晶ディスプレイの各画素に設けられる薄膜トランジスタ
（ＴＦＴ）には、アモルファスシリコンや多結晶シリコンが用いられてきたが、これらシ
リコン材料に代わって、上記のような金属酸化物半導体を用いて薄膜トランジスタを作製
する技術が注目されている。例えば、金属酸化物半導体膜として酸化亜鉛、Ｉｎ－Ｇａ－
Ｚｎ－Ｏ系酸化物半導体を用いて薄膜トランジスタを作製し、画像表示装置のスイッチン
グ素子などに用いる技術が特許文献６乃至特許文献９で開示されている。また、シリコン
以外の１４族元素からなる半導体や、上述の酸化物半導体の以外の化合物半導体も、トラ
ンジスタのチャネル層として適用できることが知られている。
（ＴＦＴ）には、アモルファスシリコンや多結晶シリコンが用いられてきたが、これらシ
リコン材料に代わって、上記のような金属酸化物半導体を用いて薄膜トランジスタを作製
する技術が注目されている。例えば、金属酸化物半導体膜として酸化亜鉛、Ｉｎ－Ｇａ－
Ｚｎ－Ｏ系酸化物半導体を用いて薄膜トランジスタを作製し、画像表示装置のスイッチン
グ素子などに用いる技術が特許文献６乃至特許文献９で開示されている。また、シリコン
以外の１４族元素からなる半導体や、上述の酸化物半導体の以外の化合物半導体も、トラ
ンジスタのチャネル層として適用できることが知られている。
【0007】
また、酸化物半導体膜はスパッタリング法などによって３００℃以下の温度で膜形成が可
能であり、酸化物半導体でチャネル形成領域を設けた薄膜トランジスタを大型基板の広い
範囲に形成することは容易である。従って、アクティブマトリクス型の表示装置への応用
が期待されている。
能であり、酸化物半導体でチャネル形成領域を設けた薄膜トランジスタを大型基板の広い
範囲に形成することは容易である。従って、アクティブマトリクス型の表示装置への応用
が期待されている。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開昭６０－１９８８６１号公報
【特許文献2】特開平８－２６４７９４号公報
【特許文献3】特表平１１－５０５３７７号公報
【特許文献4】特開２０００－１５０９００号公報
【特許文献5】特開２００４－１０３９５７号公報
【特許文献6】特開２００７－１２３８６１号公報
【特許文献7】特開２００７－９６０５５号公報
【特許文献8】特開２００７－８１３６２号公報
【特許文献9】特開２００７－１２３７００号公報
【非特許文献】
【0009】
【非特許文献1】Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ－Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ－ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．， １７ Ｊｕｎｅ １９９６， Ｖｏｌ．６８， ｐ．３６５０－３６５２
【非特許文献2】Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３－Ｇａ２ＺｎＯ４－ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．， １９９１， Ｖｏｌ．９３， ｐ．２９８－３１５
【非特許文献3】Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ－Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３－ＺｎＧａ２Ｏ４－ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．， １９９５， Ｖｏｌ．１１６， ｐ．１７０－１７８
【非特許文献4】中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７－３２８
【非特許文献5】Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ－ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ－ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ， ２００３， Ｖｏｌ．３００， ｐ．１２６９－１２７２
【非特許文献6】Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ－ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ－ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」， ＮＡＴＵＲＥ， ２００４， Ｖｏｌ．４３２， ｐ．４８８－４９２
【発明の概要】
【発明が解決しようとする課題】
【0010】
アクティブマトリクス型の液晶表示装置や発光表示装置は、大きい駆動電流を必要として
いる。例えば液晶表示装置では、短いゲートスイッチング時間の間に液晶層への電圧の印
加及び保持容量の充電を行うため、大きい駆動電流が必要とされる。特に、画面を大型化
又は高精細化した液晶表示装置では、より大きい駆動電流が要求される。従って、スイッ
チング素子として用いられる薄膜トランジスタは、電界効果移動度が高いものが好ましく
、また、チャネルが形成される領域を含む半導体層とソース電極層のコンタクト抵抗（接
触抵抗）、及び該半導体層とドレイン電極層のコンタクト抵抗が小さいものが好ましい。
また、同様の理由から、薄膜トランジスタの配線は、電気抵抗が小さいものが好ましい。
いる。例えば液晶表示装置では、短いゲートスイッチング時間の間に液晶層への電圧の印
加及び保持容量の充電を行うため、大きい駆動電流が必要とされる。特に、画面を大型化
又は高精細化した液晶表示装置では、より大きい駆動電流が要求される。従って、スイッ
チング素子として用いられる薄膜トランジスタは、電界効果移動度が高いものが好ましく
、また、チャネルが形成される領域を含む半導体層とソース電極層のコンタクト抵抗（接
触抵抗）、及び該半導体層とドレイン電極層のコンタクト抵抗が小さいものが好ましい。
また、同様の理由から、薄膜トランジスタの配線は、電気抵抗が小さいものが好ましい。
【0011】
また、ソース電極層及びドレイン電極層の端部と、当該端部に生じる段差の少なくとも一
部を半導体層が覆う構成において、当該段差の一部を覆う半導体層をキャリアが滞りなく
移動できることが好ましい。加えて、トランジスタ特性のバラツキは表示ムラを引き起こ
すため、トランジスタの電界効果移動度やコンタクト抵抗にバラツキを生じにくい構造や
材料が好ましい。
部を半導体層が覆う構成において、当該段差の一部を覆う半導体層をキャリアが滞りなく
移動できることが好ましい。加えて、トランジスタ特性のバラツキは表示ムラを引き起こ
すため、トランジスタの電界効果移動度やコンタクト抵抗にバラツキを生じにくい構造や
材料が好ましい。
【0012】
そこで、本発明の一態様は、薄膜トランジスタのチャネルが形成される領域を含む半導体
層と、ソース電極層及びドレイン電極層のコンタクト抵抗（接触抵抗）が小さい薄膜トラ
ンジスタを提供することを課題の一とする。また、配線の電気抵抗が小さい薄膜トランジ
スタを提供することを課題の一とする。また、ソース電極層及びドレイン電極層の端部に
生じる段差の少なくとも一部を覆う半導体層をキャリアが滞りなく移動できる構造を提供
することを課題の一とする。また、チャネルが形成される領域を含む半導体層とソース電
極層のコンタクト抵抗（接触抵抗）、及び該半導体層とドレイン電極層のコンタクト抵抗
にバラツキが生じにくい薄膜トランジスタを提供することを課題の一とする。また、該半
導体を用いた薄膜トランジスタを有する表示装置を提供することを課題の一とする。
層と、ソース電極層及びドレイン電極層のコンタクト抵抗（接触抵抗）が小さい薄膜トラ
ンジスタを提供することを課題の一とする。また、配線の電気抵抗が小さい薄膜トランジ
スタを提供することを課題の一とする。また、ソース電極層及びドレイン電極層の端部に
生じる段差の少なくとも一部を覆う半導体層をキャリアが滞りなく移動できる構造を提供
することを課題の一とする。また、チャネルが形成される領域を含む半導体層とソース電
極層のコンタクト抵抗（接触抵抗）、及び該半導体層とドレイン電極層のコンタクト抵抗
にバラツキが生じにくい薄膜トランジスタを提供することを課題の一とする。また、該半
導体を用いた薄膜トランジスタを有する表示装置を提供することを課題の一とする。
【課題を解決するための手段】
【0013】
薄膜トランジスタを形成するにあたって、第１電極層上に第１配線層を設け、第２電極層
上に第２配線層を設け、第１電極層が第１配線層の端部から延在し、第２電極層が第２配
線層の端部から延在し、半導体層が第１電極層の側面及び上面、及び第２電極層の側面及
び上面に電気的に接続するように設ければよい。
上に第２配線層を設け、第１電極層が第１配線層の端部から延在し、第２電極層が第２配
線層の端部から延在し、半導体層が第１電極層の側面及び上面、及び第２電極層の側面及
び上面に電気的に接続するように設ければよい。
【0014】
開示する発明の一例は、ゲート電極層と、ゲート電極層上にゲート絶縁膜と、ゲート絶縁
膜上でゲート電極層と端部が重畳する第１電極層及び第２電極層と、第１電極層上に第１
配線層と、第２電極層上に第２配線層と、ゲート電極層と重畳する領域に酸化物半導体層
を有し、第１電極層が第１配線層の端部から延在し、第２電極層が第２配線層の端部から
延在し、第１電極層の側面及び上面と第２電極層の側面及び上面に酸化物半導体層が電気
的に接続し、ゲート電極層上のゲート絶縁膜は第１電極層と接する領域と、第２電極層と
接する領域の間に、酸化物半導体層と接する領域を有する半導体装置である。
膜上でゲート電極層と端部が重畳する第１電極層及び第２電極層と、第１電極層上に第１
配線層と、第２電極層上に第２配線層と、ゲート電極層と重畳する領域に酸化物半導体層
を有し、第１電極層が第１配線層の端部から延在し、第２電極層が第２配線層の端部から
延在し、第１電極層の側面及び上面と第２電極層の側面及び上面に酸化物半導体層が電気
的に接続し、ゲート電極層上のゲート絶縁膜は第１電極層と接する領域と、第２電極層と
接する領域の間に、酸化物半導体層と接する領域を有する半導体装置である。
【0015】
また、本発明の一態様は、第１電極層が第１配線層の端部から延在する幅（ｄ１）または
、第２電極層が第２配線層の端部から延在する幅（ｄ２）が、０．２μｍ以上５μｍ以下
である上記半導体装置である。
、第２電極層が第２配線層の端部から延在する幅（ｄ２）が、０．２μｍ以上５μｍ以下
である上記半導体装置である。
【0016】
また、本発明の一態様は、酸化物半導体層の厚みが５ｎｍ以上２００ｎｍ以下、好ましく
は２０ｎｍ以上６０ｎｍ以下であり、第１電極層、または第２電極層の厚みが５ｎｍ以上
２００ｎｍ以下、好ましくは５ｎｍ以上で酸化物半導体層の半分以下である上記半導体装
置である。
は２０ｎｍ以上６０ｎｍ以下であり、第１電極層、または第２電極層の厚みが５ｎｍ以上
２００ｎｍ以下、好ましくは５ｎｍ以上で酸化物半導体層の半分以下である上記半導体装
置である。
【0017】
開示する発明の他の一例は、第１電極層及び第２電極層と、第１電極層上に第１配線層と
、第２電極層上に第２配線層と、第１電極層及び第２電極層上に酸化物半導体層と、酸化
物半導体層上にゲート絶縁膜と、前記ゲート絶縁膜を介して前記第１電極層及び前記第２
電極層の端部に重畳するゲート電極層を有し、前記第１電極層が前記第１配線層の端部か
ら延在し、前記第２電極層が前記第２配線層の端部から延在し、第１電極層の側面及び上
面と第２電極層の側面及び上面に酸化物半導体層が電気的に接続する半導体装置である。
、第２電極層上に第２配線層と、第１電極層及び第２電極層上に酸化物半導体層と、酸化
物半導体層上にゲート絶縁膜と、前記ゲート絶縁膜を介して前記第１電極層及び前記第２
電極層の端部に重畳するゲート電極層を有し、前記第１電極層が前記第１配線層の端部か
ら延在し、前記第２電極層が前記第２配線層の端部から延在し、第１電極層の側面及び上
面と第２電極層の側面及び上面に酸化物半導体層が電気的に接続する半導体装置である。
【0018】
また、本発明の一態様は、第１電極層が第１配線層の端部から延在する幅（ｄ１）または
、第２電極層が第２配線層の端部から延在する幅（ｄ２）が、０．２μｍ以上５μｍ以下
である上記半導体装置である。
、第２電極層が第２配線層の端部から延在する幅（ｄ２）が、０．２μｍ以上５μｍ以下
である上記半導体装置である。
【0019】
また、本発明の一態様は、酸化物半導体層の厚みが５ｎｍ以上２００ｎｍ以下、好ましく
は２０ｎｍ以上６０ｎｍ以下であり、第１電極層、または第２電極層の厚みが５ｎｍ以上
２００ｎｍ以下、好ましくは５ｎｍ以上で酸化物半導体層の半分以下である上記半導体装
置である。
は２０ｎｍ以上６０ｎｍ以下であり、第１電極層、または第２電極層の厚みが５ｎｍ以上
２００ｎｍ以下、好ましくは５ｎｍ以上で酸化物半導体層の半分以下である上記半導体装
置である。
【0020】
開示する発明の他の一例は、基板上にゲート電極層を形成し、ゲート電極層上にゲート絶
縁膜を形成し、ゲート絶縁膜上にゲート電極層と端部が重畳する第１電極層及び第２電極
層を形成し、第１電極層が第１配線層の端部から延在して、第１電極層上に第１配線層と
、第２電極層が第２配線層の端部から延在して、第２電極層上に第２配線層とを形成し、
ゲート電極層と重畳する領域において第１電極層の側面及び上面と第２電極層の側面及び
上面に電気的に接続し、且つ、ゲート電極層上のゲート絶縁膜の第１電極層が接する領域
と、第２電極層が接する領域の間の領域においてゲート絶縁膜に接して、酸化物半導体層
を形成する半導体装置の作製方法である。
縁膜を形成し、ゲート絶縁膜上にゲート電極層と端部が重畳する第１電極層及び第２電極
層を形成し、第１電極層が第１配線層の端部から延在して、第１電極層上に第１配線層と
、第２電極層が第２配線層の端部から延在して、第２電極層上に第２配線層とを形成し、
ゲート電極層と重畳する領域において第１電極層の側面及び上面と第２電極層の側面及び
上面に電気的に接続し、且つ、ゲート電極層上のゲート絶縁膜の第１電極層が接する領域
と、第２電極層が接する領域の間の領域においてゲート絶縁膜に接して、酸化物半導体層
を形成する半導体装置の作製方法である。
【0021】
開示する発明の他の一例は、基板上に第１電極層及び第２電極層を形成し、第１電極層が
第１配線層の端部から延在して、第１電極層上に第１配線層と、第２電極層が第２配線層
の端部から延在して、第２電極層上に第２配線層とを形成し、第１電極層の側面及び上面
と、第２電極層の側面及び上面に電気的に接続する酸化物半導体層を形成し、酸化物半導
体層上にゲート絶縁膜を形成し、ゲート絶縁膜を介して第１電極層及び第２電極層の端部
に重畳するゲート電極層を形成する半導体装置の作製方法である。
第１配線層の端部から延在して、第１電極層上に第１配線層と、第２電極層が第２配線層
の端部から延在して、第２電極層上に第２配線層とを形成し、第１電極層の側面及び上面
と、第２電極層の側面及び上面に電気的に接続する酸化物半導体層を形成し、酸化物半導
体層上にゲート絶縁膜を形成し、ゲート絶縁膜を介して第１電極層及び第２電極層の端部
に重畳するゲート電極層を形成する半導体装置の作製方法である。
【0022】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
【0023】
また、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、半導体回路並びに半導体特性を利用した電気光学装置及び電子機器は全て半
導体装置である。
全般を指し、半導体回路並びに半導体特性を利用した電気光学装置及び電子機器は全て半
導体装置である。
【発明の効果】
【0024】
薄膜トランジスタにおいて、第１電極層上に第１配線層と第２電極層上に第２配線層を設
け、前記第１電極層が前記第１配線層の端部から延在し、前記第２電極層が前記第２配線
層の端部から延在し、半導体層が第１電極層の側面及び上面に電気的に接続し、また、前
記半導体層が第２電極層の側面及び上面に電気的に接続するように設けることによって、
チャネルが形成される領域を含む半導体層と、ソース電極層及びドレイン電極層のコンタ
クト抵抗（接触抵抗）を小さくできる。また、配線の厚みを厚くできるため配線の電気抵
抗を小さくできる。また、ソース電極層及びドレイン電極層の端部と、当該端部に生じる
段差の少なくとも一部を覆う半導体層をキャリアが滞りなく移動できる。また、チャネル
が形成される領域を含む半導体層と、ソース電極層及びドレイン電極層のコンタクト抵抗
（接触抵抗）にバラツキが生じにくく、特性のバラツキが少ない薄膜トランジスタを提供
できる。
け、前記第１電極層が前記第１配線層の端部から延在し、前記第２電極層が前記第２配線
層の端部から延在し、半導体層が第１電極層の側面及び上面に電気的に接続し、また、前
記半導体層が第２電極層の側面及び上面に電気的に接続するように設けることによって、
チャネルが形成される領域を含む半導体層と、ソース電極層及びドレイン電極層のコンタ
クト抵抗（接触抵抗）を小さくできる。また、配線の厚みを厚くできるため配線の電気抵
抗を小さくできる。また、ソース電極層及びドレイン電極層の端部と、当該端部に生じる
段差の少なくとも一部を覆う半導体層をキャリアが滞りなく移動できる。また、チャネル
が形成される領域を含む半導体層と、ソース電極層及びドレイン電極層のコンタクト抵抗
（接触抵抗）にバラツキが生じにくく、特性のバラツキが少ない薄膜トランジスタを提供
できる。
【0025】
また、該薄膜トランジスタを表示装置の画素部及び駆動回路部に用いることによって、電
気特性が高く信頼性のよい表示装置を提供することができる。
気特性が高く信頼性のよい表示装置を提供することができる。
【図面の簡単な説明】
【0026】
【図1】実施の形態に係る半導体装置を説明する図。
【図2】実施の形態に係る半導体装置の作製方法を説明する図。
【図3】実施の形態に係る半導体装置の作製方法を説明する図。
【図4】実施の形態に係る半導体装置の作製方法を説明する図。
【図5】実施の形態に係る半導体装置の作製方法を説明する図。
【図6】実施の形態に係る半導体装置の作製方法を説明する図。
【図7】実施の形態に係る半導体装置の作製方法を説明する図。
【図8】実施の形態に係る半導体装置を説明する図。
【図9】実施の形態に係る半導体装置を説明する図。
【図10】実施の形態に係る半導体装置を説明する図。
【図11】実施の形態に係る半導体装置を説明する図。
【図12】半導体装置のブロック図を説明する図。
【図13】信号線駆動回路の構成を説明する図。
【図14】信号線駆動回路の動作を説明するタイミングチャート。
【図15】信号線駆動回路の動作を説明するタイミングチャート。
【図16】シフトレジスタの構成を説明する図。
【図17】実施の形態に係るフリップフロップの接続構成を説明する図。
【図18】実施の形態に係る半導体装置を説明する図。
【図19】実施の形態に係る半導体装置を説明する図。
【図20】実施の形態に係る半導体装置を説明する図。
【図21】実施の形態に係る半導体装置の画素等価回路を説明する図。
【図22】実施の形態に係る半導体装置を説明する図。
【図23】実施の形態に係る半導体装置を説明する図。
【図24】電子ペーパーの使用形態の例を説明する図。
【図25】電子書籍の一例を示す外観図。
【図26】テレビジョン装置およびデジタルフォトフレームの例を示す外観図。
【図27】遊技機の例を示す外観図。
【図28】携帯電話機の一例を示す外観図。
【発明を実施するための形態】
【0027】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において
、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、
その繰り返しの説明は省略する。
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において
、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、
その繰り返しの説明は省略する。
【0028】
（実施の形態１）
本実施の形態では、半導体装置の一態様である薄膜トランジスタの構造について説明する
。
本実施の形態では、半導体装置の一態様である薄膜トランジスタの構造について説明する
。
【0029】
本実施の形態のボトムゲート構造の薄膜トランジスタを図１に示す。図１（Ａ）は上面図
であり、図１（Ｂ）は断面図である。図１（Ｂ）は、図１（Ａ）における線Ａ１－Ａ２お
よびＢ１－Ｂ２で切断した断面図である。図１（Ｃ）は、図１（Ｂ）に示す薄膜トランジ
スタの電極層が半導体層に接する部分を拡大した断面図である。
であり、図１（Ｂ）は断面図である。図１（Ｂ）は、図１（Ａ）における線Ａ１－Ａ２お
よびＢ１－Ｂ２で切断した断面図である。図１（Ｃ）は、図１（Ｂ）に示す薄膜トランジ
スタの電極層が半導体層に接する部分を拡大した断面図である。
【0030】
図１に示す薄膜トランジスタ１４１は、基板１００上にゲート電極層１１１が設けられ、
ゲート電極層１１１上にゲート絶縁膜１０２が設けられ、ゲート絶縁膜１０２上にソース
電極層及びドレイン電極層となる第１電極層１１４ａ及び第２電極層１１４ｂが、端部を
ゲート電極層１１１に重畳して設けられている。第１電極層１１４ａ上には第１配線層１
１５ａが設けられ、第２電極層１１４ｂ上には第２配線層１１５ｂが設けられ、第１電極
層１１４ａ及び第２電極層１１４ｂはそれぞれ第１配線層１１５ａと第２配線層１１５ｂ
の端部から外側に延在している。半導体層１１３は、ゲート電極層１１１と重畳し、第１
電極層１１４ａ及び第２電極層１１４ｂの側面部と上面部と接するように設けられている
。なお、ゲート電極層１１１上のゲート絶縁膜１０２は、第１電極層１１４ａと接する領
域と、第２電極層１１４ｂと接する領域の間に、半導体層１１３と接する領域を有してい
る。
ゲート電極層１１１上にゲート絶縁膜１０２が設けられ、ゲート絶縁膜１０２上にソース
電極層及びドレイン電極層となる第１電極層１１４ａ及び第２電極層１１４ｂが、端部を
ゲート電極層１１１に重畳して設けられている。第１電極層１１４ａ上には第１配線層１
１５ａが設けられ、第２電極層１１４ｂ上には第２配線層１１５ｂが設けられ、第１電極
層１１４ａ及び第２電極層１１４ｂはそれぞれ第１配線層１１５ａと第２配線層１１５ｂ
の端部から外側に延在している。半導体層１１３は、ゲート電極層１１１と重畳し、第１
電極層１１４ａ及び第２電極層１１４ｂの側面部と上面部と接するように設けられている
。なお、ゲート電極層１１１上のゲート絶縁膜１０２は、第１電極層１１４ａと接する領
域と、第２電極層１１４ｂと接する領域の間に、半導体層１１３と接する領域を有してい
る。
【0031】
図１（Ｂ）において、基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガ
ラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製され
る無アルカリガラス基板、セラミック基板の他、本半導体装置の作製工程の処理温度に耐
えうる耐熱性を有するプラスチック基板等を用いることができる。例えば、成分比として
酸化ホウ素（Ｂ２Ｏ３）よりも酸化バリウム（ＢａＯ）を多く含み、歪み点が７３０℃以
上のガラス基板を用いると好ましい。半導体層を形成する酸化物半導体層を７００℃程度
の高温で熱処理する場合でも、ガラス基板が歪まないで済むからである。
ラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製され
る無アルカリガラス基板、セラミック基板の他、本半導体装置の作製工程の処理温度に耐
えうる耐熱性を有するプラスチック基板等を用いることができる。例えば、成分比として
酸化ホウ素（Ｂ２Ｏ３）よりも酸化バリウム（ＢａＯ）を多く含み、歪み点が７３０℃以
上のガラス基板を用いると好ましい。半導体層を形成する酸化物半導体層を７００℃程度
の高温で熱処理する場合でも、ガラス基板が歪まないで済むからである。
【0032】
また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用しても良い。基
板１００がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４００ｍｍ）
、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世
代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１０００ｍ
ｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代１５００ｍｍ×１８０
０ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６
０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第
１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。
板１００がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４００ｍｍ）
、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世
代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１０００ｍ
ｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代１５００ｍｍ×１８０
０ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６
０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第
１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。
【0033】
また基板１００上に下地膜として絶縁膜を形成してもよい。下地膜としては、ＣＶＤ法や
スパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸
化珪素膜の単層、又は積層で形成すればよい。
スパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸
化珪素膜の単層、又は積層で形成すればよい。
【0034】
ゲート電極層１１１は、アルミニウム（Ａｌ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、
白金（Ｐｔ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、クロム（Ｃｒ）、タンタル（Ｔａ
）、タングステン（Ｗ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）などの金属材料、ま
たはこれらの金属材料を主成分とする合金材料、またはこれらの金属材料を成分とする窒
化物を用いて、単層又は積層で形成する。アルミニウムや銅などの低抵抗導電性材料で形
成するのが望ましいが、耐熱性が低い、または腐食しやすいという問題点があるので耐熱
性導電性材料と組み合わせて用いるのが好ましい。耐熱性導電性材料としては、モリブデ
ン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いる。
白金（Ｐｔ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、クロム（Ｃｒ）、タンタル（Ｔａ
）、タングステン（Ｗ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）などの金属材料、ま
たはこれらの金属材料を主成分とする合金材料、またはこれらの金属材料を成分とする窒
化物を用いて、単層又は積層で形成する。アルミニウムや銅などの低抵抗導電性材料で形
成するのが望ましいが、耐熱性が低い、または腐食しやすいという問題点があるので耐熱
性導電性材料と組み合わせて用いるのが好ましい。耐熱性導電性材料としては、モリブデ
ン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いる。
【0035】
アルミニウムを第１成分とする導電膜としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タ
ングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジ
ウム（Ｓｃ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）
、マンガン（Ｍｎ）、炭素（Ｃ）、又はシリコン（Ｓｉ）などの元素、又はこれらの元素
を主成分とする合金材料もしくは化合物が添加されたアルミニウム合金を用いる方が好ま
しい。
ングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジ
ウム（Ｓｃ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）
、マンガン（Ｍｎ）、炭素（Ｃ）、又はシリコン（Ｓｉ）などの元素、又はこれらの元素
を主成分とする合金材料もしくは化合物が添加されたアルミニウム合金を用いる方が好ま
しい。
【0036】
また、低抵抗な導電膜上に耐熱性導電材料からなる導電膜を積層して用いる場合、例えば
アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデ
ン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層し
た二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。
３層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムと
シリコンの合金層またはアルミニウムとチタンの合金層と、窒化チタン層またはチタン層
とを積層した構造とすることが好ましい。
アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデ
ン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層し
た二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。
３層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウムと
シリコンの合金層またはアルミニウムとチタンの合金層と、窒化チタン層またはチタン層
とを積層した構造とすることが好ましい。
【0037】
また、透明導電膜でもよく、材料としては酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―Ｓ
ｎＯ２、ＩＴＯと略記する）、珪素もしくは酸化珪素を含有したインジウム錫酸化物、イ
ンジウム亜鉛酸化物、酸化亜鉛、アルミニウムやガリウムを添加した酸化亜鉛（ＡＺＯ、
ＧＺＯ）などを用いることもできる。
ｎＯ２、ＩＴＯと略記する）、珪素もしくは酸化珪素を含有したインジウム錫酸化物、イ
ンジウム亜鉛酸化物、酸化亜鉛、アルミニウムやガリウムを添加した酸化亜鉛（ＡＺＯ、
ＧＺＯ）などを用いることもできる。
【0038】
ゲート絶縁膜１０２として利用できる絶縁膜としては、酸化珪素膜、窒化珪素膜、酸化窒
化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化マグネシウ
ム膜、酸化イットリウム膜、酸化ハフニウム膜、酸化タンタル膜をその例に挙げることが
できる。これらの材料から成る単層または積層構造として形成して用いても良い。
化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化マグネシウ
ム膜、酸化イットリウム膜、酸化ハフニウム膜、酸化タンタル膜をその例に挙げることが
できる。これらの材料から成る単層または積層構造として形成して用いても良い。
【0039】
なお、本明細書において、酸化窒化物とは、その組成として、窒素原子よりも酸素原子の
数が多い物質のことを指し、窒化酸化物とは、その組成として、酸素原子より窒素原子の
数が多い物質のことを指す。例えば、酸化窒化珪素膜とは、その組成として、窒素原子よ
りも酸素原子の数が多く、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂ
ａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ
：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に
、濃度範囲として酸素が５０～７０原子％、窒素が０．５～１５原子％、シリコンが２５
～３５原子％、水素が０．１～１０原子％の範囲で含まれるものをいう。また、窒化酸化
珪素膜とは、その組成として、酸素原子より窒素原子の数が多く、ＲＢＳ及びＨＦＳを用
いて測定した場合に、濃度範囲として酸素が５～３０原子％、窒素が２０～５５原子％、
シリコンが２５～３５原子％、水素が１０～３０原子％の範囲で含まれるものをいう。但
し、酸化窒化シリコンまたは窒化酸化珪素を構成する原子の合計を１００原子％としたと
き、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
数が多い物質のことを指し、窒化酸化物とは、その組成として、酸素原子より窒素原子の
数が多い物質のことを指す。例えば、酸化窒化珪素膜とは、その組成として、窒素原子よ
りも酸素原子の数が多く、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂ
ａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ
：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に
、濃度範囲として酸素が５０～７０原子％、窒素が０．５～１５原子％、シリコンが２５
～３５原子％、水素が０．１～１０原子％の範囲で含まれるものをいう。また、窒化酸化
珪素膜とは、その組成として、酸素原子より窒素原子の数が多く、ＲＢＳ及びＨＦＳを用
いて測定した場合に、濃度範囲として酸素が５～３０原子％、窒素が２０～５５原子％、
シリコンが２５～３５原子％、水素が１０～３０原子％の範囲で含まれるものをいう。但
し、酸化窒化シリコンまたは窒化酸化珪素を構成する原子の合計を１００原子％としたと
き、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【0040】
ゲート絶縁膜は単層であっても、絶縁膜を２層または３層積層して形成してもよい。例え
ば、基板に接するゲート絶縁膜を窒化珪素膜、または窒化酸化珪素膜を用いて形成するこ
とで、基板とゲート絶縁膜の密着力が高まり、ガラス基板を用いた場合、基板からの不純
物が半導体層に拡散するのを防止することが可能であり、さらにゲート電極層の酸化を防
止できる。即ち、膜剥れを防止することができると共に、後に形成される薄膜トランジス
タの電気特性を向上させることができる。
ば、基板に接するゲート絶縁膜を窒化珪素膜、または窒化酸化珪素膜を用いて形成するこ
とで、基板とゲート絶縁膜の密着力が高まり、ガラス基板を用いた場合、基板からの不純
物が半導体層に拡散するのを防止することが可能であり、さらにゲート電極層の酸化を防
止できる。即ち、膜剥れを防止することができると共に、後に形成される薄膜トランジス
タの電気特性を向上させることができる。
【0041】
第１電極層１１４ａ及び第２電極層１１４ｂは、導電膜を用いて形成する。特に、前記電
極層と半導体層の界面に、半導体層１１３を構成する元素や成膜雰囲気に含まれる元素が
拡散して、混合層が生じる場合、混合層が導電性を示すように導電膜材料と半導体材料の
組み合わせを選ぶのが好ましい。例えば、半導体層として酸化物半導体を用いる場合、第
１電極層１１４ａ及び第２電極層１１４ｂにモリブデン（Ｍｏ）、チタン（Ｔｉ）、タン
グステン（Ｗ）を用いると、生じる酸化被膜が導電性を有するため好ましい。また、酸化
インジウム酸化スズ合金、珪素もしくは酸化珪素を含有したインジウム錫酸化物、インジ
ウム亜鉛酸化物、酸化亜鉛、アルミニウムやガリウムを添加した酸化亜鉛（ＡＺＯ、ＧＺ
Ｏ）など高い導電性を示す酸化物を用いることもできる。
極層と半導体層の界面に、半導体層１１３を構成する元素や成膜雰囲気に含まれる元素が
拡散して、混合層が生じる場合、混合層が導電性を示すように導電膜材料と半導体材料の
組み合わせを選ぶのが好ましい。例えば、半導体層として酸化物半導体を用いる場合、第
１電極層１１４ａ及び第２電極層１１４ｂにモリブデン（Ｍｏ）、チタン（Ｔｉ）、タン
グステン（Ｗ）を用いると、生じる酸化被膜が導電性を有するため好ましい。また、酸化
インジウム酸化スズ合金、珪素もしくは酸化珪素を含有したインジウム錫酸化物、インジ
ウム亜鉛酸化物、酸化亜鉛、アルミニウムやガリウムを添加した酸化亜鉛（ＡＺＯ、ＧＺ
Ｏ）など高い導電性を示す酸化物を用いることもできる。
【0042】
また、第１電極層１１４ａ及び第２電極層１１４ｂの厚みは、５ｎｍ以上２００ｎｍ以下
が好ましく、より好ましくは半導体層１１３が有する厚みの半分以下にする。第１電極層
１１４ａ及び第２電極層１１４ｂの厚みが薄いほど、ゲート絶縁膜上に生ずる段差が小さ
くなり、半導体層がゲート絶縁膜の上面と、第１電極層１１４ａの側面、第２電極層１１
４ｂの側面、第１電極層１１４ａの上面、及び第２電極層１１４ｂの上面の少なくとも一
つと、に接して段差を乗り越えることが容易になる。その結果、段差部に接する半導体層
に空隙等のキャリアの移動を妨げる構造が生ずることなく、チャネルが形成される領域を
含む半導体層を形成できる。また、第１電極層１１４ａ及び第２電極層１１４ｂの端部の
断面の形状において、第１電極層１１４ａ及び第２電極層１１４ｂの端部の厚みが下地か
ら直線的に増す楔形の形状、下に凸の弧を描いて増す形状、上に凸の弧を描いて増す形状
、もしくはＳ字を描いて増す形状を描くようにすると、第１電極層１１４ａ及び第２電極
層１１４ｂの端部に生ずる段差がより小さくなり望ましい。一方、電極層は薄すぎると加
工が困難になるだけでなく、電気抵抗が高まり、電極としての機能が損なわれる。なお、
第１電極層１１４ａ及び第２電極層１１４ｂをソース電極層及びドレイン電極層とする薄
膜トランジスタのチャネル長Ｌは、第１電極層１１４ａと第２電極層１１４ｂの間隔に相
当する。
が好ましく、より好ましくは半導体層１１３が有する厚みの半分以下にする。第１電極層
１１４ａ及び第２電極層１１４ｂの厚みが薄いほど、ゲート絶縁膜上に生ずる段差が小さ
くなり、半導体層がゲート絶縁膜の上面と、第１電極層１１４ａの側面、第２電極層１１
４ｂの側面、第１電極層１１４ａの上面、及び第２電極層１１４ｂの上面の少なくとも一
つと、に接して段差を乗り越えることが容易になる。その結果、段差部に接する半導体層
に空隙等のキャリアの移動を妨げる構造が生ずることなく、チャネルが形成される領域を
含む半導体層を形成できる。また、第１電極層１１４ａ及び第２電極層１１４ｂの端部の
断面の形状において、第１電極層１１４ａ及び第２電極層１１４ｂの端部の厚みが下地か
ら直線的に増す楔形の形状、下に凸の弧を描いて増す形状、上に凸の弧を描いて増す形状
、もしくはＳ字を描いて増す形状を描くようにすると、第１電極層１１４ａ及び第２電極
層１１４ｂの端部に生ずる段差がより小さくなり望ましい。一方、電極層は薄すぎると加
工が困難になるだけでなく、電気抵抗が高まり、電極としての機能が損なわれる。なお、
第１電極層１１４ａ及び第２電極層１１４ｂをソース電極層及びドレイン電極層とする薄
膜トランジスタのチャネル長Ｌは、第１電極層１１４ａと第２電極層１１４ｂの間隔に相
当する。
【0043】
また、図１（Ｃ）に第１電極層１１４ａ及び第２電極層１１４ｂが半導体層１１３と接す
る部分を拡大した断面図を示す。第１電極層１１４ａが下地（ここでは、ゲート絶縁膜１
０２）に接し始める第１電極層１１４ａの端部から、第１配線層１１５ａが電極層１１４
ａに接し始める第１配線層１１５ａの端部までの幅ｄ１または、第２電極層１１４ｂが下
地（ここでは、ゲート絶縁膜１０２）に接し始める第２電極層１１４ｂの端部から、第２
配線層１１５ｂが第２電極層１１４ｂに接し始める第２配線層１１５ｂの端部までの幅ｄ
２は、０．２μｍ以上５μｍ以下が好ましい。電極層が配線層の端部から外側に延在する
幅（ｄ１または、ｄ２）が狭すぎると、半導体層との接触面積が少なくなり不良の原因と
なり、広すぎると加工が煩雑になってしまう。また、第１配線層１１５ａまたは、第２配
線層１１５ｂの端部のテーパー角（θ）は９０°未満が好ましいが、９０°以上の逆テー
パー形状となっても、電極層が配線層の端部から外側に延在する幅（ｄ１または、ｄ２）
が０．２μｍ以上あれば、電極層と半導体層が電気的に良好に接続できる。
る部分を拡大した断面図を示す。第１電極層１１４ａが下地（ここでは、ゲート絶縁膜１
０２）に接し始める第１電極層１１４ａの端部から、第１配線層１１５ａが電極層１１４
ａに接し始める第１配線層１１５ａの端部までの幅ｄ１または、第２電極層１１４ｂが下
地（ここでは、ゲート絶縁膜１０２）に接し始める第２電極層１１４ｂの端部から、第２
配線層１１５ｂが第２電極層１１４ｂに接し始める第２配線層１１５ｂの端部までの幅ｄ
２は、０．２μｍ以上５μｍ以下が好ましい。電極層が配線層の端部から外側に延在する
幅（ｄ１または、ｄ２）が狭すぎると、半導体層との接触面積が少なくなり不良の原因と
なり、広すぎると加工が煩雑になってしまう。また、第１配線層１１５ａまたは、第２配
線層１１５ｂの端部のテーパー角（θ）は９０°未満が好ましいが、９０°以上の逆テー
パー形状となっても、電極層が配線層の端部から外側に延在する幅（ｄ１または、ｄ２）
が０．２μｍ以上あれば、電極層と半導体層が電気的に良好に接続できる。
【0044】
第１配線層１１５ａ及び第２配線層１１５ｂは、ゲート電極層１１１と同様な材料を用い
ることができるが、特にアルミニウムは電気抵抗が低く、加工性に優れ、安価であるため
好ましい。また、第１配線層１１５ａ及び第２配線層１１５ｂの厚みは５ｎｍ以上１００
０ｎｍ以下が好ましい。配線層は厚いほど配線抵抗が下がるが、厚すぎると成膜に長い時
間要し、また、膜の応力が増大し膜剥がれなど不良の原因になる。なお、半導体層を形成
する酸化物半導体層が配線層の端部を被覆し易いように、配線層の端部の断面の形状を、
下地から厚みが直線的に増す楔形の形状、下に凸の弧を描いて増す形状、上に凸の弧を描
いて増す形状、もしくはＳ字を描いて増す形状としてもよい。
ることができるが、特にアルミニウムは電気抵抗が低く、加工性に優れ、安価であるため
好ましい。また、第１配線層１１５ａ及び第２配線層１１５ｂの厚みは５ｎｍ以上１００
０ｎｍ以下が好ましい。配線層は厚いほど配線抵抗が下がるが、厚すぎると成膜に長い時
間要し、また、膜の応力が増大し膜剥がれなど不良の原因になる。なお、半導体層を形成
する酸化物半導体層が配線層の端部を被覆し易いように、配線層の端部の断面の形状を、
下地から厚みが直線的に増す楔形の形状、下に凸の弧を描いて増す形状、上に凸の弧を描
いて増す形状、もしくはＳ字を描いて増す形状としてもよい。
【0045】
また、第１電極層１１４ａの端部と第１配線層１１５ａの端部を乗り越える膜、または第
２電極層１１４ｂの端部と第２配線層１１５ｂの端部を乗り越える膜は、電極層が配線層
の端部より外側に延在しており段差が緩和されているため、段切れを起こしにくい。
２電極層１１４ｂの端部と第２配線層１１５ｂの端部を乗り越える膜は、電極層が配線層
の端部より外側に延在しており段差が緩和されているため、段切れを起こしにくい。
【0046】
本明細書中で用いる半導体としては、例えばＳｉ、Ｇｅ、ＳｉＣに代表される１４族元素
からなる半導体及び、ＧａＡｓ、ＩｎＰ、ＺｎＳｅ、ＣｄＳ、ＣｕＡｌＯＳ等の化合物半
導体及び、ＧａＮ、ＡｌＮ、ＩｎＮなどの窒化物半導体及び、ＺｎＯ、ＣｕＡｌＯ２など
の酸化物半導体をその例に挙げることができる。また、非晶質であっても、微結晶を含ん
でいても、多結晶であっても、単結晶であってもよい。
からなる半導体及び、ＧａＡｓ、ＩｎＰ、ＺｎＳｅ、ＣｄＳ、ＣｕＡｌＯＳ等の化合物半
導体及び、ＧａＮ、ＡｌＮ、ＩｎＮなどの窒化物半導体及び、ＺｎＯ、ＣｕＡｌＯ２など
の酸化物半導体をその例に挙げることができる。また、非晶質であっても、微結晶を含ん
でいても、多結晶であっても、単結晶であってもよい。
【0047】
本実施の形態では半導体層１１３を形成する酸化物半導体としては、ＩｎＭＯ３（ＺｎＯ
）ｍ（ｍ＞０）で表記される構造の酸化物半導体を用いるのが好ましく、特にＩｎ－Ｇａ
－Ｚｎ－Ｏ系酸化物半導体を用いるのが好ましい。なお、Ｍは、ガリウム（Ｇａ）、鉄（
Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）及びコバルト（Ｃｏ）から選ばれた一の金
属元素又は複数の金属元素を示す。例えばＭとして、Ｇａの場合があることの他、Ｇａと
Ｎｉ又はＧａとＦｅなど、ＧａとＧａ以外の上記金属元素とが含まれる場合がある。また
、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ
、Ｎｉその他の遷移金属元素、又は該遷移金属の酸化物が含まれているものがある。本明
細書においては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体の
うち、Ｍとして少なくともＧａを含む構造の酸化物半導体をＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化
物半導体と呼び、該薄膜をＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜とも呼ぶ。
）ｍ（ｍ＞０）で表記される構造の酸化物半導体を用いるのが好ましく、特にＩｎ－Ｇａ
－Ｚｎ－Ｏ系酸化物半導体を用いるのが好ましい。なお、Ｍは、ガリウム（Ｇａ）、鉄（
Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）及びコバルト（Ｃｏ）から選ばれた一の金
属元素又は複数の金属元素を示す。例えばＭとして、Ｇａの場合があることの他、Ｇａと
Ｎｉ又はＧａとＦｅなど、ＧａとＧａ以外の上記金属元素とが含まれる場合がある。また
、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ
、Ｎｉその他の遷移金属元素、又は該遷移金属の酸化物が含まれているものがある。本明
細書においては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体の
うち、Ｍとして少なくともＧａを含む構造の酸化物半導体をＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化
物半導体と呼び、該薄膜をＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜とも呼ぶ。
【0048】
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の結晶構造は、ＸＲＤ（Ｘ線回折）の分析によりアモ
ルファス構造が観察される。なお、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜は、スパッタ法で
成膜した後、２００℃～５００℃、代表的には３００～４００℃で１０分～１００分熱処
理を行っている。
ルファス構造が観察される。なお、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜は、スパッタ法で
成膜した後、２００℃～５００℃、代表的には３００～４００℃で１０分～１００分熱処
理を行っている。
【0049】
ただし、半導体層１１３を形成する酸化物半導体は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）
で表記される構造の酸化物半導体層に限られるものではない。例えば、酸化インジウム（
ＩｎＯｘ）、酸化亜鉛（ＺｎＯｘ）、酸化錫（ＳｎＯ）、酸化インジウム亜鉛（ＩＺＯ）
、酸化インジウムスズ（ＩＴＯ）、酸化珪素を含む酸化インジウムスズ（ＩＴＳＯ）、酸
化珪素を含む酸化インジウム亜鉛（ＳｉＯｘを含むＩＺＯ）、酸化珪素を含む酸化亜鉛（
ＺＳＯ）、酸化珪素と酸化錫を含む酸化亜鉛（ＴＳＺＯ）、ガリウムを添加した酸化亜鉛
（ＧＺＯ）等からなる酸化物半導体層を用いてもよい。
で表記される構造の酸化物半導体層に限られるものではない。例えば、酸化インジウム（
ＩｎＯｘ）、酸化亜鉛（ＺｎＯｘ）、酸化錫（ＳｎＯ）、酸化インジウム亜鉛（ＩＺＯ）
、酸化インジウムスズ（ＩＴＯ）、酸化珪素を含む酸化インジウムスズ（ＩＴＳＯ）、酸
化珪素を含む酸化インジウム亜鉛（ＳｉＯｘを含むＩＺＯ）、酸化珪素を含む酸化亜鉛（
ＺＳＯ）、酸化珪素と酸化錫を含む酸化亜鉛（ＴＳＺＯ）、ガリウムを添加した酸化亜鉛
（ＧＺＯ）等からなる酸化物半導体層を用いてもよい。
【0050】
半導体層１１３の膜厚は、５ｎｍ以上２００ｎｍ以下、好ましくは２０ｎｍ以上６０ｎｍ
以下とする。
以下とする。
【0051】
半導体層１１３のキャリア濃度の範囲は１×１０１７／ｃｍ３未満（より好ましくは１×
１０１１／ｃｍ３以上）が好ましい。半導体層１１３のキャリア濃度範囲が上記の範囲を
超えると、薄膜トランジスタがノーマリーオンとなる恐れがある。
１０１１／ｃｍ３以上）が好ましい。半導体層１１３のキャリア濃度範囲が上記の範囲を
超えると、薄膜トランジスタがノーマリーオンとなる恐れがある。
【0052】
半導体層１１３に適用する酸化物半導体として上記の他にも、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系、
Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ｇａ－Ｚｎ－Ｏ系、Ｉ
ｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系の酸化物半導体を適用することができる。すなわち、
これらの酸化物半導体に絶縁性の不純物を含ませることにより、該半導体層１１３の結晶
化を抑制し、薄膜トランジスタの特性を安定化することが可能となる。
Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ｇａ－Ｚｎ－Ｏ系、Ｉ
ｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系の酸化物半導体を適用することができる。すなわち、
これらの酸化物半導体に絶縁性の不純物を含ませることにより、該半導体層１１３の結晶
化を抑制し、薄膜トランジスタの特性を安定化することが可能となる。
【0053】
半導体層１１３には、絶縁性の不純物を含ませても良い。当該不純物として、酸化珪素、
酸化ゲルマニウムなどに代表される絶縁性酸化物、窒化シリコンなどに代表される絶縁性
窒化物、若しくは酸窒化シリコンなどの絶縁性酸窒化物が適用される。
酸化ゲルマニウムなどに代表される絶縁性酸化物、窒化シリコンなどに代表される絶縁性
窒化物、若しくは酸窒化シリコンなどの絶縁性酸窒化物が適用される。
【0054】
これらの絶縁性酸化物若しくは絶縁性窒化物は、酸化物半導体の電気伝導性を損なわない
濃度で添加される。
濃度で添加される。
【0055】
半導体層１１３に絶縁性の不純物を含ませることにより、該半導体層１１３の結晶化を抑
制することができる。半導体層１１３の結晶化を抑制することにより、薄膜トランジスタ
の特性を安定化することが可能となる。
制することができる。半導体層１１３の結晶化を抑制することにより、薄膜トランジスタ
の特性を安定化することが可能となる。
【0056】
また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体に酸化珪素などの不純物を含ませておくこと
で、３００℃乃至６００℃の熱処理を行っても、該酸化物半導体の結晶化又は微結晶粒の
生成を防ぐことができる。
で、３００℃乃至６００℃の熱処理を行っても、該酸化物半導体の結晶化又は微結晶粒の
生成を防ぐことができる。
【0057】
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体をチャネル形成領域とする薄膜トランジスタの製造
過程では、熱処理を行うことでＳ値（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ ｖａｌｕ
ｅ）や電界効果移動度を向上させることが可能であるが、そのような場合でも薄膜トラン
ジスタがノーマリーオンになってしまうのを防ぐことができる。また、当該薄膜トランジ
スタに熱ストレス、バイアスストレスが加わった場合であっても、しきい値電圧の変動を
防ぐことができる。
過程では、熱処理を行うことでＳ値（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ ｖａｌｕ
ｅ）や電界効果移動度を向上させることが可能であるが、そのような場合でも薄膜トラン
ジスタがノーマリーオンになってしまうのを防ぐことができる。また、当該薄膜トランジ
スタに熱ストレス、バイアスストレスが加わった場合であっても、しきい値電圧の変動を
防ぐことができる。
【0058】
以上のような構成により、ソース電極層及びドレイン電極層の端部と当該端部に生じる段
差の少なくとも一部とを覆う半導体層を、キャリアが滞りなく移動できる。また、ソース
電極層及びドレイン電極層と、チャネルが形成される領域を含む半導体層の接触領域が十
分な面積を有するため、コンタクト抵抗（接触抵抗）を小さくできるだけでなく、コンタ
クト抵抗のバラツキが生じにくい。よってコンタクト抵抗のバラツキから生じる特性のバ
ラツキが少ない薄膜トランジスタを提供できる。また、ソース電極層及びドレイン電極層
に接続する配線を厚くできるため配線の電気抵抗を小さくできる。
差の少なくとも一部とを覆う半導体層を、キャリアが滞りなく移動できる。また、ソース
電極層及びドレイン電極層と、チャネルが形成される領域を含む半導体層の接触領域が十
分な面積を有するため、コンタクト抵抗（接触抵抗）を小さくできるだけでなく、コンタ
クト抵抗のバラツキが生じにくい。よってコンタクト抵抗のバラツキから生じる特性のバ
ラツキが少ない薄膜トランジスタを提供できる。また、ソース電極層及びドレイン電極層
に接続する配線を厚くできるため配線の電気抵抗を小さくできる。
【0059】
なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて
用いることができることとする。
用いることができることとする。
【0060】
【0061】
基板１００は実施の形態１で説明した基板と同様のものを用い、やはり実施の形態１で説
明したゲート電極層に用いる導電膜材料をスパッタ法や真空蒸着法で基板１００全面に成
膜する。次いで、第１のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッ
チングにより不要な部分を除去して、ゲート電極層１１１を含むゲート配線、容量配線１
２３、及び第１の端子１１８を形成する。このとき段切れ防止のために、少なくともゲー
ト電極層１１１の端部にテーパー形状が形成されるようにエッチングするのが好ましい。
明したゲート電極層に用いる導電膜材料をスパッタ法や真空蒸着法で基板１００全面に成
膜する。次いで、第１のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッ
チングにより不要な部分を除去して、ゲート電極層１１１を含むゲート配線、容量配線１
２３、及び第１の端子１１８を形成する。このとき段切れ防止のために、少なくともゲー
ト電極層１１１の端部にテーパー形状が形成されるようにエッチングするのが好ましい。
【0062】
次いで、ゲート電極層１１１上にゲート絶縁膜１０２を全面に成膜する。ゲート絶縁膜１
０２はＣＶＤ法やスパッタ法などを用い、膜厚を５０～２５０ｎｍとする。
０２はＣＶＤ法やスパッタ法などを用い、膜厚を５０～２５０ｎｍとする。
【0063】
例えば、ゲート絶縁膜１０２としてＣＶＤ法やスパッタ法により酸化珪素膜を用い、１０
０ｎｍの厚さで形成する。勿論、ゲート絶縁膜１０２はこのような酸化珪素膜に限定され
るものでなく、実施の形態１で挙げた種々の材料を単層または積層構造にして用いること
ができる。
０ｎｍの厚さで形成する。勿論、ゲート絶縁膜１０２はこのような酸化珪素膜に限定され
るものでなく、実施の形態１で挙げた種々の材料を単層または積層構造にして用いること
ができる。
【0064】
また、ゲート絶縁膜１０２として、有機シランガスを用いたＣＶＤ法により酸化珪素層を
形成することも可能である。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓ
ｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テト
ラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン
（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（
ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシ
リコン含有化合物を用いることができる。
形成することも可能である。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓ
ｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テト
ラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン
（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（
ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシ
リコン含有化合物を用いることができる。
【0065】
次いで、第２のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングに
よりゲート絶縁膜１０２の不要な部分を除去してゲート電極層１１１と同じ材料の配線や
電極層に達する図示されていないコンタクトホールを形成する。このコンタクトホールは
後に形成する導電膜とゲート配線や電極層を直接接続するために設ける。例えば、駆動回
路部において、ゲート電極層とソース電極層或いはドレイン電極層と直接接する薄膜トラ
ンジスタや、端子部のゲート配線と電気的に接続する端子を形成する場合にコンタクトホ
ールを形成する。
よりゲート絶縁膜１０２の不要な部分を除去してゲート電極層１１１と同じ材料の配線や
電極層に達する図示されていないコンタクトホールを形成する。このコンタクトホールは
後に形成する導電膜とゲート配線や電極層を直接接続するために設ける。例えば、駆動回
路部において、ゲート電極層とソース電極層或いはドレイン電極層と直接接する薄膜トラ
ンジスタや、端子部のゲート配線と電気的に接続する端子を形成する場合にコンタクトホ
ールを形成する。
【0066】
次に、第１電極層１１４ａ及び第２電極層１１４ｂになる下部導電膜をゲート絶縁膜１０
２上に成膜する。また、前記下部導電膜上に、第１配線層１１５ａ及び第２配線層１１５
ｂになる上部導電膜を成膜して積層する。なお、下部導電膜及び上部導電膜はスパッタ法
や真空蒸着法で成膜できる。
２上に成膜する。また、前記下部導電膜上に、第１配線層１１５ａ及び第２配線層１１５
ｂになる上部導電膜を成膜して積層する。なお、下部導電膜及び上部導電膜はスパッタ法
や真空蒸着法で成膜できる。
【0067】
第１電極層１１４ａ及び第２電極層１１４ｂになる下部導電膜は、実施の形態１で説明し
た導電性材料を用いて形成する。また、第１配線層１１５ａ及び第２配線層１１５ｂにな
る上部導電膜は、実施の形態１で説明した通り、ゲート電極層１１１と同様な材料を用い
ることができる。また、下部導電膜も上部導電膜も単層又は積層で形成することができる
。
た導電性材料を用いて形成する。また、第１配線層１１５ａ及び第２配線層１１５ｂにな
る上部導電膜は、実施の形態１で説明した通り、ゲート電極層１１１と同様な材料を用い
ることができる。また、下部導電膜も上部導電膜も単層又は積層で形成することができる
。
【0068】
なお、下部導電膜と上部導電膜の不要な部分を同じレジストマスクを用いて除去し、第１
電極層上に第１配線層と第２電極層上に第２配線層を設け、前記第１電極層を前記第１配
線層の端部から延在し、前記第２電極層を前記第２配線層の端部から延在して形成すると
、工程が簡略化でき好ましい。
電極層上に第１配線層と第２電極層上に第２配線層を設け、前記第１電極層を前記第１配
線層の端部から延在し、前記第２電極層を前記第２配線層の端部から延在して形成すると
、工程が簡略化でき好ましい。
【0069】
同じレジストマスクを用いて下部導電膜と上部導電膜の不要な部分を除去するには、下部
導電膜の材料に比べ上部導電膜の材料のエッチングレートが十分大きい条件が見いだせる
組み合わせが好ましい。
導電膜の材料に比べ上部導電膜の材料のエッチングレートが十分大きい条件が見いだせる
組み合わせが好ましい。
【0070】
本実施の形態では、下部導電膜として２０ｎｍの厚みのチタン膜を用い、上部導電膜とし
て１５０ｎｍの厚みのアルミニウム膜を用いる。チタンは耐熱性を有するだけでなく、Ｉ
ｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体と電気的に良好な接続が可能な導電性材料である。ま
た、アルミニウムは配線抵抗が低い材料である。このような構成により、ゲート絶縁膜上
に生ずる段差を緩和し配線抵抗が抑制された電極層および配線層を形成できるだけでなく
、同じレジストマスクを用いて下部導電膜と上部導電膜の不要な部分を除去できるため、
工程を簡略にできる。
て１５０ｎｍの厚みのアルミニウム膜を用いる。チタンは耐熱性を有するだけでなく、Ｉ
ｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体と電気的に良好な接続が可能な導電性材料である。ま
た、アルミニウムは配線抵抗が低い材料である。このような構成により、ゲート絶縁膜上
に生ずる段差を緩和し配線抵抗が抑制された電極層および配線層を形成できるだけでなく
、同じレジストマスクを用いて下部導電膜と上部導電膜の不要な部分を除去できるため、
工程を簡略にできる。
【0071】
次に、第３のフォトリソグラフィ工程を行い、レジストマスク１３１を形成し、第１のエ
ッチングにより上部導電膜と下部導電膜をエッチングし、第１電極層１１４ａと、第２電
極層１１４ｂと、第１配線層１１５ａと、第２配線層１１５ｂと、第２の端子部を形成す
る。この際のエッチング方法としてウェットエッチングまたはドライエッチングを用いる
。
ッチングにより上部導電膜と下部導電膜をエッチングし、第１電極層１１４ａと、第２電
極層１１４ｂと、第１配線層１１５ａと、第２配線層１１５ｂと、第２の端子部を形成す
る。この際のエッチング方法としてウェットエッチングまたはドライエッチングを用いる
。
【0072】
例えば、下部導電膜にチタンを、上部導電膜にアルミニウムを用いる場合には、過酸化水
素水又は加熱塩酸、またはフッ化アンモニウムを含む硝酸水溶液をエッチャントに用いて
ウェットエッチングすることができる。また、例えば、ＫＳＭＦ―２４０（関東化学社製
）を用いて、下部導電膜（チタン）と、上部導電膜（アルミニウム）を一括でエッチング
することができる。なお、ドライエッチングを用いて一括でエッチングすることもできる
。
素水又は加熱塩酸、またはフッ化アンモニウムを含む硝酸水溶液をエッチャントに用いて
ウェットエッチングすることができる。また、例えば、ＫＳＭＦ―２４０（関東化学社製
）を用いて、下部導電膜（チタン）と、上部導電膜（アルミニウム）を一括でエッチング
することができる。なお、ドライエッチングを用いて一括でエッチングすることもできる
。
【0073】
上部導電膜と下部導電膜を一括でエッチングした場合、第１電極層１１４ａと第１配線層
１１５ａの端部は一致し、第２電極層１１４ｂと第２配線層１１５ｂの端部は一致し、そ
れぞれ連続的な構造とすることができる。またウェットエッチングを用いる場合は、エッ
チングが等方的に行われ、第１配線層１１５ａおよび第２配線層１１５ｂの端部はレジス
トマスク１３１より後退している。なお、この段階での断面図を図２（Ａ）に示し、レジ
ストマスク１３１を除いた上面図を図４に示す。
１１５ａの端部は一致し、第２電極層１１４ｂと第２配線層１１５ｂの端部は一致し、そ
れぞれ連続的な構造とすることができる。またウェットエッチングを用いる場合は、エッ
チングが等方的に行われ、第１配線層１１５ａおよび第２配線層１１５ｂの端部はレジス
トマスク１３１より後退している。なお、この段階での断面図を図２（Ａ）に示し、レジ
ストマスク１３１を除いた上面図を図４に示す。
【0074】
次に、同じレジストマスクを用い、第２のエッチングにより第１配線層１１５ａを第１電
極層１１４ａの外周から後退させ、第２配線層１１５ｂを第２電極層１１４ｂの外周から
後退させる。この際のエッチング方法としてウェットエッチングを用いる。
極層１１４ａの外周から後退させ、第２配線層１１５ｂを第２電極層１１４ｂの外周から
後退させる。この際のエッチング方法としてウェットエッチングを用いる。
【0075】
例えば、２０ｎｍのチタン膜からなる下部導電膜上に成膜した１５０ｎｍのアルミニウム
膜からなる上部導電膜をエッチングして、下部電極の端部から上部導電膜を後退させる場
合、リン酸、酢酸、硝酸、純水を８５：５：５：５の体積比で混合した薬液（本明細書で
は、以下混酸アルミ液ともいう）を４５℃に加熱した第２のエッチング液を用い、２分間
エッチングする。この第２のエッチングにより、上部導電膜を下部電極の端部から約２μ
ｍ後退させることができる。
膜からなる上部導電膜をエッチングして、下部電極の端部から上部導電膜を後退させる場
合、リン酸、酢酸、硝酸、純水を８５：５：５：５の体積比で混合した薬液（本明細書で
は、以下混酸アルミ液ともいう）を４５℃に加熱した第２のエッチング液を用い、２分間
エッチングする。この第２のエッチングにより、上部導電膜を下部電極の端部から約２μ
ｍ後退させることができる。
【0076】
この様にエッチングをすることで、第１配線層１１５ａの端部は第１電極層１１４ａの端
部から後退し、第２配線層１１５ｂの端部は第２電極層１１４ｂの端部から後退する。そ
の結果、第１配線層１１５ａの端部から外側に延在する第１電極層１１４ａと、第２配線
層１１５ｂの端部から外側に延在する第２電極層１１４ｂを形成できる。なお、工程を簡
略にするため、レジストマスク１３１を用いて第１のエッチングと第２のエッチングを行
ったが、第２のエッチングのためにレジストマスクを別途作製してもよい。第１電極層１
１４ａ及び第２電極層１１４ｂは薄膜トランジスタのソース電極層及びドレイン電極層と
なり、第１配線層１１５ａ及び第２配線層１１５ｂは信号線となる。この段階での断面図
を図２（Ｂ）に示した。なお、この段階での上面図が図５に相当する。
部から後退し、第２配線層１１５ｂの端部は第２電極層１１４ｂの端部から後退する。そ
の結果、第１配線層１１５ａの端部から外側に延在する第１電極層１１４ａと、第２配線
層１１５ｂの端部から外側に延在する第２電極層１１４ｂを形成できる。なお、工程を簡
略にするため、レジストマスク１３１を用いて第１のエッチングと第２のエッチングを行
ったが、第２のエッチングのためにレジストマスクを別途作製してもよい。第１電極層１
１４ａ及び第２電極層１１４ｂは薄膜トランジスタのソース電極層及びドレイン電極層と
なり、第１配線層１１５ａ及び第２配線層１１５ｂは信号線となる。この段階での断面図
を図２（Ｂ）に示した。なお、この段階での上面図が図５に相当する。
【0077】
また、この第３のフォトリソグラフィ工程において、第２の端子１２２を端子部に残す。
なお、第２の端子１２２はソース配線の一部を用いて形成され、信号線と電気的に接続さ
れている。
なお、第２の端子１２２はソース配線の一部を用いて形成され、信号線と電気的に接続さ
れている。
【0078】
また、端子部において、接続電極１２０は、ゲート絶縁膜に形成されたコンタクトホール
を介して端子部の第１の端子１１８と接続される。なお、ここでは図示しないが、上述し
た工程と同じ工程を経て駆動回路の薄膜トランジスタのソース電極あるいはドレイン電極
とゲート電極が直接接続される。
を介して端子部の第１の端子１１８と接続される。なお、ここでは図示しないが、上述し
た工程と同じ工程を経て駆動回路の薄膜トランジスタのソース電極あるいはドレイン電極
とゲート電極が直接接続される。
【0079】
なお、チャネルが形成される領域を含む酸化物半導体膜１０３を形成する前に、基板１０
０が設置されたチャンバー内にアルゴンガスを導入してプラズマを発生させる逆スパッタ
を行い、ゲート絶縁膜の表面に付着しているゴミを除去することが好ましい。また、逆ス
パッタを行うことにより、ゲート絶縁膜１０２の表面の平坦性を向上させることもできる
。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ
電源を用いて電圧を印加して基板にプラズマを形成して表面を改質する方法である。なお
、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に
酸素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にＣｌ２、ＣＦ
４などを加えた雰囲気で行ってもよい。逆スパッタ処理後、大気に曝すことなく酸化物半
導体膜１０３を成膜することによって、ゲート絶縁膜１０２と、酸化物半導体膜１０３と
の界面にゴミや水分が付着するのを防ぐことができる。
０が設置されたチャンバー内にアルゴンガスを導入してプラズマを発生させる逆スパッタ
を行い、ゲート絶縁膜の表面に付着しているゴミを除去することが好ましい。また、逆ス
パッタを行うことにより、ゲート絶縁膜１０２の表面の平坦性を向上させることもできる
。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ
電源を用いて電圧を印加して基板にプラズマを形成して表面を改質する方法である。なお
、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に
酸素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にＣｌ２、ＣＦ
４などを加えた雰囲気で行ってもよい。逆スパッタ処理後、大気に曝すことなく酸化物半
導体膜１０３を成膜することによって、ゲート絶縁膜１０２と、酸化物半導体膜１０３と
の界面にゴミや水分が付着するのを防ぐことができる。
【0080】
次いで、ゲート絶縁膜１０２の表面を大気に曝すことなく、半導体層１１３になる酸化物
半導体膜１０３を、スパッタ法を用いてアルゴンなどの希ガスと酸素ガスの雰囲気下で成
膜する。酸化物半導体膜１０３としては、実施の形態１で示した酸化物半導体を用いるこ
とができ、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体を用いるのが好ましい。
半導体膜１０３を、スパッタ法を用いてアルゴンなどの希ガスと酸素ガスの雰囲気下で成
膜する。酸化物半導体膜１０３としては、実施の形態１で示した酸化物半導体を用いるこ
とができ、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体を用いるのが好ましい。
【0081】
具体的な条件例としては、直径８インチのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体ター
ゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）を用いて、基板とターゲットの
間との距離を１７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、成膜ガスＡｒ
：Ｏ２＝５０：５（ｓｃｃｍ）、成膜温度を室温としてスパッタ成膜を行う。また、ター
ゲットとしては、Ｉｎ２Ｏ３を含む直径８インチの円盤上にペレット状のＧａ２Ｏ３とＺ
ｎＯを配置するようにしてもよい。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽
減でき、膜厚分布も均一となるために好ましい。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の膜
厚は５ｎｍ以上２００ｎｍ以下、好ましくは２０ｎｍ以上６０ｎｍ以下とする。この段階
での断面図を図２（Ｃ）に示す。
ゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）を用いて、基板とターゲットの
間との距離を１７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、成膜ガスＡｒ
：Ｏ２＝５０：５（ｓｃｃｍ）、成膜温度を室温としてスパッタ成膜を行う。また、ター
ゲットとしては、Ｉｎ２Ｏ３を含む直径８インチの円盤上にペレット状のＧａ２Ｏ３とＺ
ｎＯを配置するようにしてもよい。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽
減でき、膜厚分布も均一となるために好ましい。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の膜
厚は５ｎｍ以上２００ｎｍ以下、好ましくは２０ｎｍ以上６０ｎｍ以下とする。この段階
での断面図を図２（Ｃ）に示す。
【0082】
スパッタ法によりＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜を形成する場合において、Ｉｎ、Ｇ
ａ、及びＺｎを含む酸化物半導体ターゲットに、絶縁性の不純物を含ませておいても良い
。当該不純物は、酸化シリコン、酸化ゲルマニウムなどに代表される絶縁性酸化物、窒化
シリコンなどに代表される絶縁性窒化物、若しくは酸窒化シリコンなどの絶縁性酸窒化物
などである。例えば、酸化物半導体ターゲットに、ＳｉＯ２を０．１重量％以上１０重量
％以下、好ましくは１重量％以上６重量％以下の割合で含ませておくことが好ましい。
ａ、及びＺｎを含む酸化物半導体ターゲットに、絶縁性の不純物を含ませておいても良い
。当該不純物は、酸化シリコン、酸化ゲルマニウムなどに代表される絶縁性酸化物、窒化
シリコンなどに代表される絶縁性窒化物、若しくは酸窒化シリコンなどの絶縁性酸窒化物
などである。例えば、酸化物半導体ターゲットに、ＳｉＯ２を０．１重量％以上１０重量
％以下、好ましくは１重量％以上６重量％以下の割合で含ませておくことが好ましい。
【0083】
酸化物半導体に絶縁性の不純物を含ませることにより、成膜される酸化物半導体をアモル
ファス化することが容易となる。また、半導体層１１３を熱処理した場合に、半導体層１
１３が結晶化してしまうのを抑制することができる。
ファス化することが容易となる。また、半導体層１１３を熱処理した場合に、半導体層１
１３が結晶化してしまうのを抑制することができる。
【0084】
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体の他にも、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ
－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ｇａ－Ｚｎ－Ｏ系、Ｉｎ－Ｏ系、
Ｓｎ－Ｏ系、Ｚｎ－Ｏ系の酸化物半導体に絶縁性の不純物を含ませることで同様な効果を
得ることができる。
－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ｇａ－Ｚｎ－Ｏ系、Ｉｎ－Ｏ系、
Ｓｎ－Ｏ系、Ｚｎ－Ｏ系の酸化物半導体に絶縁性の不純物を含ませることで同様な効果を
得ることができる。
【0085】
例えば、酸化シリコンを添加したＩｎ－Ｓｎ－Ｚｎ－Ｏ系酸化物半導体をスパッタ法で成
膜する場合には、ターゲットとしてＩｎ２Ｏ３、ＳｎＯ２、ＺｎＯ、ＳｉＯ２を所定の割
合で焼結させたターゲットを用いる。また、酸化シリコンを添加したＩｎ－Ｚｎ－Ｏ系酸
化物半導体の場合には、ターゲットとしてＩｎ２Ｏ３、ＺｎＯ、ＳｉＯ２を所定の割合で
焼結させたターゲットを用いて成膜する。また、酸化シリコンを添加したＳｎ－Ｚｎ－Ｏ
系酸化物半導体をスパッタ法で成膜する場合には、ターゲットとしてＳｎＯ２とＺｎＯを
所定の割合で混合し、ＳｉＯ２をＳｎＯ２とＺｎＯの合計に対し１ｗｔ％以上１０ｗｔ％
以下、好ましくは２ｗｔ％以上８ｗｔ％以下の割合で添加し、焼結したターゲットを用い
る。
膜する場合には、ターゲットとしてＩｎ２Ｏ３、ＳｎＯ２、ＺｎＯ、ＳｉＯ２を所定の割
合で焼結させたターゲットを用いる。また、酸化シリコンを添加したＩｎ－Ｚｎ－Ｏ系酸
化物半導体の場合には、ターゲットとしてＩｎ２Ｏ３、ＺｎＯ、ＳｉＯ２を所定の割合で
焼結させたターゲットを用いて成膜する。また、酸化シリコンを添加したＳｎ－Ｚｎ－Ｏ
系酸化物半導体をスパッタ法で成膜する場合には、ターゲットとしてＳｎＯ２とＺｎＯを
所定の割合で混合し、ＳｉＯ２をＳｎＯ２とＺｎＯの合計に対し１ｗｔ％以上１０ｗｔ％
以下、好ましくは２ｗｔ％以上８ｗｔ％以下の割合で添加し、焼結したターゲットを用い
る。
【0086】
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の成膜は、先に逆スパッタを行ったチャンバーと同一
チャンバーを用いてもよいし、先に逆スパッタを行ったチャンバーと異なるチャンバーで
成膜してもよい。
チャンバーを用いてもよいし、先に逆スパッタを行ったチャンバーと異なるチャンバーで
成膜してもよい。
【0087】
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法
があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ
法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜する場合
に用いられる。
があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ
法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜する場合
に用いられる。
【0088】
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
【0089】
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置がある。
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置がある。
【0090】
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
【0091】
次に、第４のフォトリソグラフィ工程を行い、レジストマスク１３２を形成し、Ｉｎ－Ｇ
ａ－Ｚｎ－Ｏ系非単結晶膜をエッチングする。エッチングには、クエン酸やシュウ酸など
の有機酸をエッチャントとして用いることができる。本実施の形態では、ＩＴＯ０７Ｎ（
関東化学社製）を用いたウェットエッチングにより、不要な部分を除去してＩｎ－Ｇａ－
Ｚｎ－Ｏ系非単結晶膜を島状にし、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜である半導体層１
１３を形成する。半導体層１１３の端部をテーパー状にエッチングすることで、段差形状
による配線の段切れを防ぐことができる。
ａ－Ｚｎ－Ｏ系非単結晶膜をエッチングする。エッチングには、クエン酸やシュウ酸など
の有機酸をエッチャントとして用いることができる。本実施の形態では、ＩＴＯ０７Ｎ（
関東化学社製）を用いたウェットエッチングにより、不要な部分を除去してＩｎ－Ｇａ－
Ｚｎ－Ｏ系非単結晶膜を島状にし、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜である半導体層１
１３を形成する。半導体層１１３の端部をテーパー状にエッチングすることで、段差形状
による配線の段切れを防ぐことができる。
【0092】
なお、ここでのエッチングは、ウェットエッチングに限定されずドライエッチングを用い
てもよい。ドライエッチングに用いるエッチング装置としては、反応性イオンエッチング
法（ＲＩＥ法）を用いたエッチング装置や、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒ
ｏｎ Ｒｅｓｏｎａｎｃｅ）やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌ
ａｓｍａ）などの高密度プラズマ源を用いたドライエッチング装置を用いることができる
。また、ＩＣＰエッチング装置と比べて広い面積に渡って一様な放電が得られやすいドラ
イエッチング装置としては、上部電極を接地させ、下部電極に１３．５６ＭＨｚの高周波
電源を接続し、さらに下部電極に３．２ＭＨｚの低周波電源を接続したＥＣＣＰ（Ｅｎｈ
ａｎｃｅｄ Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）モードのエッ
チング装置がある。このＥＣＣＰモードのエッチング装置であれば、例えば基板として、
第１０世代の１辺が３ｍを超えるサイズの基板を用いる場合にも対応することができる。
てもよい。ドライエッチングに用いるエッチング装置としては、反応性イオンエッチング
法（ＲＩＥ法）を用いたエッチング装置や、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒ
ｏｎ Ｒｅｓｏｎａｎｃｅ）やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌ
ａｓｍａ）などの高密度プラズマ源を用いたドライエッチング装置を用いることができる
。また、ＩＣＰエッチング装置と比べて広い面積に渡って一様な放電が得られやすいドラ
イエッチング装置としては、上部電極を接地させ、下部電極に１３．５６ＭＨｚの高周波
電源を接続し、さらに下部電極に３．２ＭＨｚの低周波電源を接続したＥＣＣＰ（Ｅｎｈ
ａｎｃｅｄ Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）モードのエッ
チング装置がある。このＥＣＣＰモードのエッチング装置であれば、例えば基板として、
第１０世代の１辺が３ｍを超えるサイズの基板を用いる場合にも対応することができる。
【0093】
【0094】
レジストマスク１３２を除去した後、２００℃～６００℃、代表的には２５０℃～５００
℃の熱処理を行うことが好ましい。本実施の形態では炉に入れ、窒素雰囲気下で３５０℃
、１時間の熱処理を行う。この熱処理によりＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の原子レ
ベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるた
め、ここでの熱処理（光アニールも含む）は効果的である。なお、熱処理を行うタイミン
グは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の成膜後であれば特に限定されず、例えば画素
電極形成後に行ってもよい。
℃の熱処理を行うことが好ましい。本実施の形態では炉に入れ、窒素雰囲気下で３５０℃
、１時間の熱処理を行う。この熱処理によりＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の原子レ
ベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるた
め、ここでの熱処理（光アニールも含む）は効果的である。なお、熱処理を行うタイミン
グは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の成膜後であれば特に限定されず、例えば画素
電極形成後に行ってもよい。
【0095】
さらに、半導体層１１３のチャネル形成領域の背面、所謂バックチャネルが形成される面
に酸素ラジカル処理を行ってもよい。酸素ラジカル処理を行うことにより薄膜トランジス
タをノーマリーオフとすることができる。また、ラジカル処理を行うことにより、半導体
層１１３の露出している面のダメージを回復することができる。ラジカル処理はＯ２、Ｎ
２Ｏ、好ましくは酸素を含むＮ２、Ｈｅ、Ａｒ雰囲気下で行うことが好ましい。また、上
記雰囲気にＣｌ２、ＣＦ４を加えた雰囲気下で行ってもよい。なお、ラジカル処理は、無
バイアスで行うことが好ましい。
に酸素ラジカル処理を行ってもよい。酸素ラジカル処理を行うことにより薄膜トランジス
タをノーマリーオフとすることができる。また、ラジカル処理を行うことにより、半導体
層１１３の露出している面のダメージを回復することができる。ラジカル処理はＯ２、Ｎ
２Ｏ、好ましくは酸素を含むＮ２、Ｈｅ、Ａｒ雰囲気下で行うことが好ましい。また、上
記雰囲気にＣｌ２、ＣＦ４を加えた雰囲気下で行ってもよい。なお、ラジカル処理は、無
バイアスで行うことが好ましい。
【0096】
次いで、薄膜トランジスタ１４１を覆う保護絶縁層１０９を形成する。保護絶縁層１０９
はスパッタ法などを用いて得られる窒化珪素膜、酸化珪素膜、酸化窒化珪素膜、酸化アル
ミニウム膜、酸化タンタル膜などを用いることができる。
はスパッタ法などを用いて得られる窒化珪素膜、酸化珪素膜、酸化窒化珪素膜、酸化アル
ミニウム膜、酸化タンタル膜などを用いることができる。
【0097】
次に、第５のフォトリソグラフィ工程を行い、レジストマスクを形成し、保護絶縁層１０
９をエッチングして第２配線層１１５ｂに達するコンタクトホール１２５を形成する。ま
た、ここでのエッチングにより第２の端子１２２に達するコンタクトホール１２４、接続
電極１２０に達するコンタクトホール１２６も形成する。レジストマスクを除去した後の
断面図を図３（Ｂ）に示す。
９をエッチングして第２配線層１１５ｂに達するコンタクトホール１２５を形成する。ま
た、ここでのエッチングにより第２の端子１２２に達するコンタクトホール１２４、接続
電極１２０に達するコンタクトホール１２６も形成する。レジストマスクを除去した後の
断面図を図３（Ｂ）に示す。
【0098】
次いで、透明導電膜を成膜する。透明導電膜の材料としては、酸化インジウム（Ｉｎ２Ｏ
３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）などを
スパッタ法や真空蒸着法などを用いて形成する。このような材料のエッチング処理は塩酸
系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッ
チング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用
いても良い。
３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）などを
スパッタ法や真空蒸着法などを用いて形成する。このような材料のエッチング処理は塩酸
系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッ
チング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用
いても良い。
【0099】
次に、第６のフォトリソグラフィ工程を行い、レジストマスクを形成し、エッチングによ
り不要な部分を除去して画素電極層１２８を形成する。
り不要な部分を除去して画素電極層１２８を形成する。
【0100】
また、この第６のフォトリソグラフィ工程において、ゲート絶縁膜１０２及び保護絶縁層
１０９を誘電体として、容量配線１２３と画素電極層１２８とで保持容量が容量部に形成
される。
１０９を誘電体として、容量配線１２３と画素電極層１２８とで保持容量が容量部に形成
される。
【0101】
また、この第６のフォトリソグラフィ工程において、第１の端子及び第２の端子をレジス
トマスクで覆い端子部に形成された透明導電膜１２７、１２９を残す。透明導電膜１２７
、１２９はＦＰＣとの接続に用いられる電極または配線となる。第１の端子１１８と直接
接続された接続電極１２０上に形成された透明導電膜１２９は、ゲート配線の入力端子と
して機能する接続用の端子電極となる。第２の端子１２２上に形成された透明導電膜１２
７は、信号線の入力端子として機能する接続用の端子電極である。
トマスクで覆い端子部に形成された透明導電膜１２７、１２９を残す。透明導電膜１２７
、１２９はＦＰＣとの接続に用いられる電極または配線となる。第１の端子１１８と直接
接続された接続電極１２０上に形成された透明導電膜１２９は、ゲート配線の入力端子と
して機能する接続用の端子電極となる。第２の端子１２２上に形成された透明導電膜１２
７は、信号線の入力端子として機能する接続用の端子電極である。
【0102】
【0103】
また、図８（Ａ１）、図８（Ａ２）は、この段階でのゲート配線端子部の断面図及び上面
図をそれぞれ図示している。図８（Ａ１）は図８（Ａ２）中のＣ１－Ｃ２線に沿った断面
図に相当する。図８（Ａ１）において、保護絶縁膜１５４上に形成される透明導電膜１５
５は、入力端子として機能する接続用の端子電極である。また、図８（Ａ１）において、
端子部では、ゲート配線と同じ材料で形成される第１の端子１５１と、信号線と同じ材料
で形成される接続電極１５３とがゲート絶縁膜１５２の開口部を介して重なり直接接して
導通させている。また、接続電極１５３と透明導電膜１５５が保護絶縁膜１５４に設けら
れたコンタクトホールを介して直接接して導通させている。
図をそれぞれ図示している。図８（Ａ１）は図８（Ａ２）中のＣ１－Ｃ２線に沿った断面
図に相当する。図８（Ａ１）において、保護絶縁膜１５４上に形成される透明導電膜１５
５は、入力端子として機能する接続用の端子電極である。また、図８（Ａ１）において、
端子部では、ゲート配線と同じ材料で形成される第１の端子１５１と、信号線と同じ材料
で形成される接続電極１５３とがゲート絶縁膜１５２の開口部を介して重なり直接接して
導通させている。また、接続電極１５３と透明導電膜１５５が保護絶縁膜１５４に設けら
れたコンタクトホールを介して直接接して導通させている。
【0104】
また、図８（Ｂ１）、及び図８（Ｂ２）は、信号線端子部の断面図及び上面図をそれぞれ
図示している。また、図８（Ｂ１）は図８（Ｂ２）中のＤ１－Ｄ２線に沿った断面図に相
当する。図８（Ｂ１）において、保護絶縁膜１５４上に形成される透明導電膜１５５は、
入力端子として機能する接続用の端子電極である。また、図８（Ｂ１）において、端子部
では、ゲート配線と同じ材料で形成される電極１５６が、信号線と電気的に接続される第
２の端子１５０の下方にゲート絶縁膜１５２を介して重なる。電極１５６は第２の端子１
５０とは電気的に接続しておらず、電極１５６を第２の端子１５０と異なる電位、例えば
フローティング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のための容量または静電気
対策のための容量を形成することができる。また、第２の端子１５０は、保護絶縁膜１５
４を介して透明導電膜１５５と電気的に接続している。
図示している。また、図８（Ｂ１）は図８（Ｂ２）中のＤ１－Ｄ２線に沿った断面図に相
当する。図８（Ｂ１）において、保護絶縁膜１５４上に形成される透明導電膜１５５は、
入力端子として機能する接続用の端子電極である。また、図８（Ｂ１）において、端子部
では、ゲート配線と同じ材料で形成される電極１５６が、信号線と電気的に接続される第
２の端子１５０の下方にゲート絶縁膜１５２を介して重なる。電極１５６は第２の端子１
５０とは電気的に接続しておらず、電極１５６を第２の端子１５０と異なる電位、例えば
フローティング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のための容量または静電気
対策のための容量を形成することができる。また、第２の端子１５０は、保護絶縁膜１５
４を介して透明導電膜１５５と電気的に接続している。
【0105】
ゲート配線、信号線、及び容量配線は画素密度に応じて複数本設けられるものである。ま
た、端子部においては、ゲート配線と同電位の第１の端子、信号線と同電位の第２の端子
、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの端子の数
は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
た、端子部においては、ゲート配線と同電位の第１の端子、信号線と同電位の第２の端子
、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの端子の数
は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
【0106】
こうして６回のフォトリソグラフィ工程により、６枚のフォトマスクを使用して、ボトム
ゲート型のｎチャネル型薄膜トランジスタである薄膜トランジスタ１４１を有する画素薄
膜トランジスタ部、保持容量を完成させることができる。そして、画素薄膜トランジスタ
部、保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成することによ
りアクティブマトリクス型の表示装置を作製するための一方の基板とすることができる。
本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
ゲート型のｎチャネル型薄膜トランジスタである薄膜トランジスタ１４１を有する画素薄
膜トランジスタ部、保持容量を完成させることができる。そして、画素薄膜トランジスタ
部、保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成することによ
りアクティブマトリクス型の表示装置を作製するための一方の基板とすることができる。
本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【0107】
アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板
と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と
対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電
極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第４の端子を端子
部に設ける。この第４の端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定す
るための端子である。
と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と
対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電
極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第４の端子を端子
部に設ける。この第４の端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定す
るための端子である。
【0108】
また、本実施の形態は、図７の画素構成に限定されず、図７とは異なる上面図の例を図９
に示す。図９では容量配線を設けず、画素電極を隣り合う画素のゲート配線と保護絶縁膜
及びゲート絶縁膜を介して重ねて保持容量を形成する例であり、この場合、容量配線及び
容量配線と接続する第３の端子は省略することができる。なお、図９において、図７と同
じ部分には同じ符号を用いて説明する。
に示す。図９では容量配線を設けず、画素電極を隣り合う画素のゲート配線と保護絶縁膜
及びゲート絶縁膜を介して重ねて保持容量を形成する例であり、この場合、容量配線及び
容量配線と接続する第３の端子は省略することができる。なお、図９において、図７と同
じ部分には同じ符号を用いて説明する。
【0109】
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極
を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素
電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極
と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターン
として観察者に認識される。
を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素
電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極
と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターン
として観察者に認識される。
【0110】
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、また
は動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面
黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
は動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面
黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
【0111】
また、垂直同期周波数を１．５倍、好ましくは２倍以上にすることで動画特性を改善する
、所謂、倍速駆動と呼ばれる駆動技術を用いてもよい。
、所謂、倍速駆動と呼ばれる駆動技術を用いてもよい。
【0112】
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光
ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成して
いる各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源とし
て、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して
複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥ
Ｄの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯
することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合に
は、消費電力の低減効果が図れる。
ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成して
いる各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源とし
て、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して
複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥ
Ｄの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯
することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合に
は、消費電力の低減効果が図れる。
【0113】
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性
を従来の液晶表示装置よりも改善することができる。
を従来の液晶表示装置よりも改善することができる。
【0114】
また、発光表示装置を作製する場合、有機発光素子の一方の電極（カソードとも呼ぶ）は
、低電源電位、例えばＧＮＤ、０Ｖなどに設定するため、端子部に、カソードを低電源電
位、例えばＧＮＤ、０Ｖなどに設定するための第４の端子が設けられる。また、発光表示
装置を作製する場合には、信号線、及びゲート配線に加えて電源供給線を設ける。従って
、端子部には、電源供給線と電気的に接続する第５の端子を設ける。
、低電源電位、例えばＧＮＤ、０Ｖなどに設定するため、端子部に、カソードを低電源電
位、例えばＧＮＤ、０Ｖなどに設定するための第４の端子が設けられる。また、発光表示
装置を作製する場合には、信号線、及びゲート配線に加えて電源供給線を設ける。従って
、端子部には、電源供給線と電気的に接続する第５の端子を設ける。
【0115】
以上のような構成により、ソース電極層及びドレイン電極層の端部と、当該端部に生じる
段差の少なくとも一部とを覆う半導体層を、キャリアが滞りなく移動できる。また、ソー
ス電極層及びドレイン電極層と、チャネルが形成される領域を含む半導体層の接触領域が
十分な面積を有するため、コンタクト抵抗（接触抵抗）を小さくできるだけでなく、コン
タクト抵抗のバラツキが生じにくい。よって、コンタクト抵抗のバラツキから生じる特性
のバラツキが少ない薄膜トランジスタを提供できる。また、ソース電極層及びドレイン電
極層に接続する配線を厚くできるため配線の電気抵抗を小さくできる。
段差の少なくとも一部とを覆う半導体層を、キャリアが滞りなく移動できる。また、ソー
ス電極層及びドレイン電極層と、チャネルが形成される領域を含む半導体層の接触領域が
十分な面積を有するため、コンタクト抵抗（接触抵抗）を小さくできるだけでなく、コン
タクト抵抗のバラツキが生じにくい。よって、コンタクト抵抗のバラツキから生じる特性
のバラツキが少ない薄膜トランジスタを提供できる。また、ソース電極層及びドレイン電
極層に接続する配線を厚くできるため配線の電気抵抗を小さくできる。
【0116】
また、本実施の形態で得られる薄膜トランジスタは良好な特性を有するため、液晶表示装
置や発光表示装置の画素部及び駆動回路部に用いることができる。また、液晶表示素子や
発光表示素子と組み合わせることで、電気特性が高く信頼性のよい表示装置を提供できる
。
置や発光表示装置の画素部及び駆動回路部に用いることができる。また、液晶表示素子や
発光表示素子と組み合わせることで、電気特性が高く信頼性のよい表示装置を提供できる
。
【0117】
なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて
用いることができることとする。
用いることができることとする。
【0118】
（実施の形態３）
本実施の形態では、半導体装置の薄膜トランジスタについて説明する。具体的にはトップ
ゲート型の薄膜トランジスタを有する表示装置の画素部について説明する。
本実施の形態では、半導体装置の薄膜トランジスタについて説明する。具体的にはトップ
ゲート型の薄膜トランジスタを有する表示装置の画素部について説明する。
【0119】
【0120】
図１０（Ａ）乃至（Ｂ）に示す薄膜トランジスタ１４４は、基板１００上にソース電極層
及びドレイン電極層となる第１電極層１１４ａ及び第２電極層１１４ｂが形成されている
。第１電極層１１４ａ上には第１配線層１１５ａが設けられ、第２電極層１１４ｂ上には
第２配線層１１５ｂが設けられ、第１電極層１１４ａ及び第２電極層１１４ｂはそれぞれ
第１配線層１１５ａと第２配線層１１５ｂの端部から外側に延在している。また、第１電
極層１１４ａ及び第２電極層１１４ｂの側面部と上面部に接するように半導体層１１３が
形成される。また、半導体層１１３上にゲート絶縁膜１０２が形成され、ゲート絶縁膜１
０２を介して第１電極層１１４ａ及び第２電極層１１４ｂの端部に重畳してゲート電極層
１１１が形成されている。
及びドレイン電極層となる第１電極層１１４ａ及び第２電極層１１４ｂが形成されている
。第１電極層１１４ａ上には第１配線層１１５ａが設けられ、第２電極層１１４ｂ上には
第２配線層１１５ｂが設けられ、第１電極層１１４ａ及び第２電極層１１４ｂはそれぞれ
第１配線層１１５ａと第２配線層１１５ｂの端部から外側に延在している。また、第１電
極層１１４ａ及び第２電極層１１４ｂの側面部と上面部に接するように半導体層１１３が
形成される。また、半導体層１１３上にゲート絶縁膜１０２が形成され、ゲート絶縁膜１
０２を介して第１電極層１１４ａ及び第２電極層１１４ｂの端部に重畳してゲート電極層
１１１が形成されている。
【0121】
第１電極層１１４ａ及び第２電極層１１４ｂは、実施の形態１乃至実施の形態２で説明し
た導電膜を用いて同様に形成する。本実施の形態では、厚み２０ｎｍのチタン膜を下部導
電膜として成膜し、第１電極層１１４ａ及び第２電極層１１４ｂに用いる。
た導電膜を用いて同様に形成する。本実施の形態では、厚み２０ｎｍのチタン膜を下部導
電膜として成膜し、第１電極層１１４ａ及び第２電極層１１４ｂに用いる。
【0122】
また、第１配線層１１５ａ及び第２配線層１１５ｂも、実施の形態１乃至実施の形態２で
説明した導電膜を用いて同様に形成する。本実施の形態では、厚み１５０ｎｍのアルミ膜
を上部導電膜として成膜し、第１配線層１１５ａ及び第２配線層１１５ｂに用いる。
説明した導電膜を用いて同様に形成する。本実施の形態では、厚み１５０ｎｍのアルミ膜
を上部導電膜として成膜し、第１配線層１１５ａ及び第２配線層１１５ｂに用いる。
【0123】
半導体層１１３は、実施の形態１乃至実施の形態２で説明した半導体膜を用い同様に形成
する。本実施の形態では、厚み５０ｎｍのＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体を用いる
。２０ｎｍの厚みを有する第１電極層１１４ａ及び第２電極層１１４ｂは十分に薄く、基
板上に生じる段差が小さい。また、段差は５０ｎｍの厚みを有する半導体層１１３の厚み
の半分以下であり、半導体層１１３が第１電極層１１４ａ及び第２電極層１１４ｂの端部
を良好に覆うことができる。その結果、段差部を乗り越える半導体層１１３に空隙等のキ
ャリアの移動を妨げる構造が生ずることがない。
する。本実施の形態では、厚み５０ｎｍのＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体を用いる
。２０ｎｍの厚みを有する第１電極層１１４ａ及び第２電極層１１４ｂは十分に薄く、基
板上に生じる段差が小さい。また、段差は５０ｎｍの厚みを有する半導体層１１３の厚み
の半分以下であり、半導体層１１３が第１電極層１１４ａ及び第２電極層１１４ｂの端部
を良好に覆うことができる。その結果、段差部を乗り越える半導体層１１３に空隙等のキ
ャリアの移動を妨げる構造が生ずることがない。
【0124】
半導体層１１３上に形成するゲート絶縁膜１０２と、ゲート絶縁膜１０２を介して第１電
極層１１４ａ及び第２電極層１１４ｂの端部に重畳して形成するゲート電極層１１１は、
実施の形態１乃至実施の形態２で説明したそれぞれの材料を用いて同様に形成する。
極層１１４ａ及び第２電極層１１４ｂの端部に重畳して形成するゲート電極層１１１は、
実施の形態１乃至実施の形態２で説明したそれぞれの材料を用いて同様に形成する。
【0125】
以上のような構成により、ソース電極層及びドレイン電極層の端部と当該端部に生じる段
差の少なくとも一部とを覆う半導体層を、キャリアが滞りなく移動できる。また、ソース
電極層及びドレイン電極層と、チャネルが形成される領域を含む半導体層の接触領域が十
分な面積を有するため、コンタクト抵抗（接触抵抗）を小さくできるだけでなく、コンタ
クト抵抗のバラツキが生じにくい。よって、コンタクト抵抗のバラツキから生じる特性の
バラツキが少ない薄膜トランジスタを提供できる。また、ソース電極層及びドレイン電極
層に接続する配線を厚くできるため配線の電気抵抗を小さくできる。なお、本実施の形態
に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて用いることができる
こととする。
差の少なくとも一部とを覆う半導体層を、キャリアが滞りなく移動できる。また、ソース
電極層及びドレイン電極層と、チャネルが形成される領域を含む半導体層の接触領域が十
分な面積を有するため、コンタクト抵抗（接触抵抗）を小さくできるだけでなく、コンタ
クト抵抗のバラツキが生じにくい。よって、コンタクト抵抗のバラツキから生じる特性の
バラツキが少ない薄膜トランジスタを提供できる。また、ソース電極層及びドレイン電極
層に接続する配線を厚くできるため配線の電気抵抗を小さくできる。なお、本実施の形態
に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて用いることができる
こととする。
【0126】
（実施の形態４）
本実施の形態では、実施の形態１で説明した薄膜トランジスタを２つ用いたインバータ回
路について説明する。
本実施の形態では、実施の形態１で説明した薄膜トランジスタを２つ用いたインバータ回
路について説明する。
【0127】
画素部を駆動するための駆動回路は、インバータ回路、容量、抵抗などを用いて構成する
。２つのｎチャネル型ＴＦＴを組み合わせてインバータ回路を形成する場合、エンハンス
メント型トランジスタとデプレッション型トランジスタとを組み合わせて形成する場合（
以下、ＥＤＭＯＳ回路という）と、エンハンスメント型ＴＦＴ同士で形成する場合（以下
、ＥＥＭＯＳ回路という）がある。なお、ｎチャネル型ＴＦＴのしきい値電圧が正の場合
は、エンハンスメント型トランジスタと定義し、ｎチャネル型ＴＦＴのしきい値電圧が負
の場合は、デプレッション型トランジスタと定義し、本明細書を通してこの定義に従うも
のとする。
。２つのｎチャネル型ＴＦＴを組み合わせてインバータ回路を形成する場合、エンハンス
メント型トランジスタとデプレッション型トランジスタとを組み合わせて形成する場合（
以下、ＥＤＭＯＳ回路という）と、エンハンスメント型ＴＦＴ同士で形成する場合（以下
、ＥＥＭＯＳ回路という）がある。なお、ｎチャネル型ＴＦＴのしきい値電圧が正の場合
は、エンハンスメント型トランジスタと定義し、ｎチャネル型ＴＦＴのしきい値電圧が負
の場合は、デプレッション型トランジスタと定義し、本明細書を通してこの定義に従うも
のとする。
【0128】
画素部と駆動回路は、同一基板上に形成し、画素部においては、マトリクス状に配置した
エンハンスメント型トランジスタを用いて画素電極への電圧印加のオン・オフを切り替え
る。本実施の形態において、この画素部に配置するエンハンスメント型トランジスタは、
ソース電極層及びドレイン電極層上の段差部においても、キャリアが滞りなく移動できる
構造を有する半導体層が形成され、また、ソース電極層及びドレイン電極層と、チャネル
が形成される領域を含む半導体層の接触領域が十分な面積を有するため、コンタクト抵抗
（接触抵抗）を小さくできるだけでなく、コンタクト抵抗のバラツキが生じにくい。よっ
て、コンタクト抵抗のバラツキから生じる特性のバラツキが少ない薄膜トランジスタを提
供できる。また、ソース電極層及びドレイン電極層に接続する配線を厚くできるため配線
の電気抵抗を小さくでき、その結果、低い消費電力で駆動することができる。
エンハンスメント型トランジスタを用いて画素電極への電圧印加のオン・オフを切り替え
る。本実施の形態において、この画素部に配置するエンハンスメント型トランジスタは、
ソース電極層及びドレイン電極層上の段差部においても、キャリアが滞りなく移動できる
構造を有する半導体層が形成され、また、ソース電極層及びドレイン電極層と、チャネル
が形成される領域を含む半導体層の接触領域が十分な面積を有するため、コンタクト抵抗
（接触抵抗）を小さくできるだけでなく、コンタクト抵抗のバラツキが生じにくい。よっ
て、コンタクト抵抗のバラツキから生じる特性のバラツキが少ない薄膜トランジスタを提
供できる。また、ソース電極層及びドレイン電極層に接続する配線を厚くできるため配線
の電気抵抗を小さくでき、その結果、低い消費電力で駆動することができる。
【0129】
ＥＤＭＯＳ回路の等価回路を図１１（Ａ）に示す。図１１（Ｂ）及び図１１（Ｃ）に示す
回路接続は、図１１（Ａ）に相当し、第１の薄膜トランジスタ４３０ａをエンハンスメン
ト型のｎチャネル型トランジスタとし、第２の薄膜トランジスタ４３０ｂをデプレッショ
ン型のｎチャネル型トランジスタとする例である。
回路接続は、図１１（Ａ）に相当し、第１の薄膜トランジスタ４３０ａをエンハンスメン
ト型のｎチャネル型トランジスタとし、第２の薄膜トランジスタ４３０ｂをデプレッショ
ン型のｎチャネル型トランジスタとする例である。
【0130】
同一基板上にエンハンスメント型のｎチャネル型トランジスタとデプレッション型のｎチ
ャネル型トランジスタとを作製する方法は、例えば、第１の半導体層４０３ａと第２の半
導体層４０３ｂとを異なる材料や異なる成膜条件を用いて作製する。また、半導体として
酸化物半導体を用い、酸化物半導体層の上下にゲート電極を設けてしきい値制御を行い、
一方のＴＦＴがノーマリーオンとなるようにゲート電極に電圧をかけ、もう一方のＴＦＴ
がノーマリーオフとなるようにしてＥＤＭＯＳ回路を構成してもよい。
ャネル型トランジスタとを作製する方法は、例えば、第１の半導体層４０３ａと第２の半
導体層４０３ｂとを異なる材料や異なる成膜条件を用いて作製する。また、半導体として
酸化物半導体を用い、酸化物半導体層の上下にゲート電極を設けてしきい値制御を行い、
一方のＴＦＴがノーマリーオンとなるようにゲート電極に電圧をかけ、もう一方のＴＦＴ
がノーマリーオフとなるようにしてＥＤＭＯＳ回路を構成してもよい。
【0131】
また、ＥＤＭＯＳ回路だけではなく、第１の薄膜トランジスタ４３０ａ及び第２の薄膜ト
ランジスタ４３０ｂをエンハンスメント型のｎチャネル型トランジスタとすることで、Ｅ
ＥＭＯＳ回路を作製することもできる。その場合、第２電極層４０４ｂ及び第２配線層４
０５ｂと、第２のゲート電極層４０１ｂを接続する代わりに第３電極層４０４ｃ及び第３
配線層４０５ｃと、第２のゲート電極層４０１ｂを接続する。
ランジスタ４３０ｂをエンハンスメント型のｎチャネル型トランジスタとすることで、Ｅ
ＥＭＯＳ回路を作製することもできる。その場合、第２電極層４０４ｂ及び第２配線層４
０５ｂと、第２のゲート電極層４０１ｂを接続する代わりに第３電極層４０４ｃ及び第３
配線層４０５ｃと、第２のゲート電極層４０１ｂを接続する。
【0132】
駆動回路のインバータ回路の上面図を図１１（Ｂ）に示す。図１１（Ｂ）において鎖線Ｚ
１－Ｚ２で切断した断面が図１１（Ｃ）に相当する。なお、図１１に示す第１の薄膜トラ
ンジスタ４３０ａ及び第２の薄膜トランジスタ４３０ｂは、本発明の一態様の逆スタガ型
薄膜トランジスタである。
１－Ｚ２で切断した断面が図１１（Ｃ）に相当する。なお、図１１に示す第１の薄膜トラ
ンジスタ４３０ａ及び第２の薄膜トランジスタ４３０ｂは、本発明の一態様の逆スタガ型
薄膜トランジスタである。
【0133】
図１１（Ｃ）に示す第１の薄膜トランジスタ４３０ａは、基板４００上に第１のゲート電
極層４０１ａが設けられ、第１のゲート電極層４０１ａ上にゲート絶縁膜４０２が設けら
れ、ゲート絶縁膜４０２上にソース電極層及びドレイン電極層となる第１電極層４０４ａ
及び第２電極層４０４ｂが形成されている。第１電極層４０４ａ上には第１配線層４０５
ａが設けられ、第２電極層４０４ｂ上には第２配線層４０５ｂが設けられ、第１電極層４
０４ａ及び第２電極層４０４ｂはそれぞれ第１配線層４０５ａと第２配線層４０５ｂの端
部から外側に延在している。半導体層４０３ａは第１電極層４０４ａ及び第２電極層４０
４ｂの側面部と上面部に接するように形成されている。
極層４０１ａが設けられ、第１のゲート電極層４０１ａ上にゲート絶縁膜４０２が設けら
れ、ゲート絶縁膜４０２上にソース電極層及びドレイン電極層となる第１電極層４０４ａ
及び第２電極層４０４ｂが形成されている。第１電極層４０４ａ上には第１配線層４０５
ａが設けられ、第２電極層４０４ｂ上には第２配線層４０５ｂが設けられ、第１電極層４
０４ａ及び第２電極層４０４ｂはそれぞれ第１配線層４０５ａと第２配線層４０５ｂの端
部から外側に延在している。半導体層４０３ａは第１電極層４０４ａ及び第２電極層４０
４ｂの側面部と上面部に接するように形成されている。
【0134】
同様に、第２の薄膜トランジスタ４３０ｂも、基板４００上に第２のゲート電極層４０１
ｂが設けられ、第２のゲート電極層４０１ｂ上にゲート絶縁膜４０２が設けられ、ゲート
絶縁膜４０２上にソース電極層及びドレイン電極層となる第２電極層４０４ｂ及び第３電
極層４０４ｃが形成されている。第２電極層４０４ｂ上には第２配線層４０５ｂが設けら
れ、第３電極層４０４ｃ上には第３配線層４０５ｃが設けられ、第２電極層４０４ｂ及び
第３電極層４０４ｃはそれぞれ第２配線層４０５ｂと第３配線層４０５ｃの端部から外側
に延在している。第２の半導体層４０３ｂは第２電極層４０４ｂ及び第３電極層４０４ｃ
の側面部と上面部に接するように形成されている。
ｂが設けられ、第２のゲート電極層４０１ｂ上にゲート絶縁膜４０２が設けられ、ゲート
絶縁膜４０２上にソース電極層及びドレイン電極層となる第２電極層４０４ｂ及び第３電
極層４０４ｃが形成されている。第２電極層４０４ｂ上には第２配線層４０５ｂが設けら
れ、第３電極層４０４ｃ上には第３配線層４０５ｃが設けられ、第２電極層４０４ｂ及び
第３電極層４０４ｃはそれぞれ第２配線層４０５ｂと第３配線層４０５ｃの端部から外側
に延在している。第２の半導体層４０３ｂは第２電極層４０４ｂ及び第３電極層４０４ｃ
の側面部と上面部に接するように形成されている。
【0135】
ここで、第２電極層４０４ｂはゲート絶縁膜４０２に形成されたコンタクトホール４０６
を介して第２のゲート電極層４０１ｂと直接接続する。第１の半導体層４０３ａ及び第２
の半導体層４０３ｂの少なくとも一部は、ゲート絶縁膜４０２の上面に接して設けられて
いる。なお、各部の構造や材料は実施の形態２の薄膜トランジスタを参照にされたい。
を介して第２のゲート電極層４０１ｂと直接接続する。第１の半導体層４０３ａ及び第２
の半導体層４０３ｂの少なくとも一部は、ゲート絶縁膜４０２の上面に接して設けられて
いる。なお、各部の構造や材料は実施の形態２の薄膜トランジスタを参照にされたい。
【0136】
第１配線層４０５ａは、接地電位の電源線（接地電源線）である。この接地電位の電源線
は、負の電圧ＶＤＬが印加される電源線（負電源線）としてもよい。第３配線層４０５ｃ
は、正の電圧ＶＤＤが印加される電源線（正電源線）である。
は、負の電圧ＶＤＬが印加される電源線（負電源線）としてもよい。第３配線層４０５ｃ
は、正の電圧ＶＤＤが印加される電源線（正電源線）である。
【0137】
図１１（Ｃ）に示すように、第１の半導体層４０３ａと第２の半導体層４０３ｂの両方に
電気的に接続する第２電極層４０４ｂ及び第２電極層４０４ｂは、ゲート絶縁膜４０２に
形成されたコンタクトホール４０６を介して第２の薄膜トランジスタ４３０ｂの第２のゲ
ート電極層４０１ｂと直接接続する。第２電極層４０４ｂと第２のゲート電極層４０１ｂ
を直接接続させることにより、他の導電膜、例えば透明導電膜を介して接続する場合に比
べて接続界面が減り、接続抵抗を低減することができる。また、コンタクトホールの数を
低減できるため、コンタクトホールが占有する面積を縮小できる。
電気的に接続する第２電極層４０４ｂ及び第２電極層４０４ｂは、ゲート絶縁膜４０２に
形成されたコンタクトホール４０６を介して第２の薄膜トランジスタ４３０ｂの第２のゲ
ート電極層４０１ｂと直接接続する。第２電極層４０４ｂと第２のゲート電極層４０１ｂ
を直接接続させることにより、他の導電膜、例えば透明導電膜を介して接続する場合に比
べて接続界面が減り、接続抵抗を低減することができる。また、コンタクトホールの数を
低減できるため、コンタクトホールが占有する面積を縮小できる。
【0138】
以上のような構成により、ソース電極層及びドレイン電極層の端部と当該端部に生じる段
差の少なくとも一部を覆う半導体層をキャリアが滞りなく移動できる。また、ソース電極
層及びドレイン電極層と、チャネルが形成される領域を含む半導体層の接触領域が十分な
面積を有するため、コンタクト抵抗（接触抵抗）を小さくできるだけでなく、バラツキが
生じにくい。よって、コンタクト抵抗のバラツキから生じる特性のバラツキが少ない薄膜
トランジスタを提供できる。また、ソース電極層及びドレイン電極層に接続する配線を厚
くできるため配線の電気抵抗を小さくできる。
差の少なくとも一部を覆う半導体層をキャリアが滞りなく移動できる。また、ソース電極
層及びドレイン電極層と、チャネルが形成される領域を含む半導体層の接触領域が十分な
面積を有するため、コンタクト抵抗（接触抵抗）を小さくできるだけでなく、バラツキが
生じにくい。よって、コンタクト抵抗のバラツキから生じる特性のバラツキが少ない薄膜
トランジスタを提供できる。また、ソース電極層及びドレイン電極層に接続する配線を厚
くできるため配線の電気抵抗を小さくできる。
【0139】
このような構成を有する薄膜トランジスタを２つ用いたインバータ回路は、信頼性が高く
、低い消費電力で駆動することができる。
、低い消費電力で駆動することができる。
【0140】
なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて
用いることができることとする。
用いることができることとする。
【0141】
（実施の形態５）
本実施の形態では、半導体装置の一例である表示装置において、同一基板上に少なくとも
駆動回路の一部と、画素部に配置する薄膜トランジスタを作製する例について図１２乃至
図１７を用いて以下に説明する。
本実施の形態では、半導体装置の一例である表示装置において、同一基板上に少なくとも
駆動回路の一部と、画素部に配置する薄膜トランジスタを作製する例について図１２乃至
図１７を用いて以下に説明する。
【0142】
また、本実施の形態では半導体層にＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物を用い、他の実施の形
態に例示される方法と同様に駆動回路の少なくとも一部と同一基板上に薄膜トランジスタ
を配置、形成する。駆動回路のうち、ｎチャネル型ＴＦＴで構成できる駆動回路の一部を
画素部の薄膜トランジスタと同一基板上に形成するものとする。
態に例示される方法と同様に駆動回路の少なくとも一部と同一基板上に薄膜トランジスタ
を配置、形成する。駆動回路のうち、ｎチャネル型ＴＦＴで構成できる駆動回路の一部を
画素部の薄膜トランジスタと同一基板上に形成するものとする。
【0143】
半導体装置の一例であるアクティブマトリクス型液晶表示装置のブロック図の一例を図１
２（Ａ）に示す。図１２（Ａ）に示す表示装置は、基板５３００上に表示素子を備えた画
素を複数有する画素部５３０１と、各画素を選択する走査線駆動回路５３０２と、選択さ
れた画素へのビデオ信号の入力を制御する信号線駆動回路５３０３とを有する。
２（Ａ）に示す。図１２（Ａ）に示す表示装置は、基板５３００上に表示素子を備えた画
素を複数有する画素部５３０１と、各画素を選択する走査線駆動回路５３０２と、選択さ
れた画素へのビデオ信号の入力を制御する信号線駆動回路５３０３とを有する。
【0144】
画素部５３０１は、信号線駆動回路５３０３から列方向に伸張して配置された複数の信号
線Ｓ１～Ｓｍ（図示せず）により信号線駆動回路５３０３と接続され、走査線駆動回路５
３０２から行方向に伸張して配置された複数の走査線Ｇ１～Ｇｎ（図示せず）により走査
線駆動回路５３０２と接続され、信号線Ｓ１～Ｓｍ並びに走査線Ｇ１～Ｇｎに対応してマ
トリクス状に配置された複数の画素（図示せず）を有する。そして、各画素は、信号線Ｓ
ｊ（信号線Ｓ１～Ｓｍのうちいずれか一）、走査線Ｇｉ（走査線Ｇ１～Ｇｎのうちいずれ
か一）と接続される。
線Ｓ１～Ｓｍ（図示せず）により信号線駆動回路５３０３と接続され、走査線駆動回路５
３０２から行方向に伸張して配置された複数の走査線Ｇ１～Ｇｎ（図示せず）により走査
線駆動回路５３０２と接続され、信号線Ｓ１～Ｓｍ並びに走査線Ｇ１～Ｇｎに対応してマ
トリクス状に配置された複数の画素（図示せず）を有する。そして、各画素は、信号線Ｓ
ｊ（信号線Ｓ１～Ｓｍのうちいずれか一）、走査線Ｇｉ（走査線Ｇ１～Ｇｎのうちいずれ
か一）と接続される。
【0145】
また、実施の形態１乃至実施の形態３に例示されるｎチャネル型ＴＦＴで構成する信号線
駆動回路について図１３を用いて説明する。
駆動回路について図１３を用いて説明する。
【0146】
図１３に示す信号線駆動回路は、ドライバＩＣ５６０１、スイッチ群５６０２＿１～５６
０２＿Ｍ、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６
２１＿１～５６２１＿Ｍを有する。スイッチ群５６０２＿１～５６０２＿Ｍそれぞれは、
第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜
トランジスタ５６０３ｃを有する。
０２＿Ｍ、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６
２１＿１～５６２１＿Ｍを有する。スイッチ群５６０２＿１～５６０２＿Ｍそれぞれは、
第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜
トランジスタ５６０３ｃを有する。
【0147】
ドライバＩＣ５６０１は第１の配線５６１１、第２の配線５６１２、第３の配線５６１３
及び配線５６２１＿１～５６２１＿Ｍに接続される。そして、スイッチ群５６０２＿１～
５６０２＿Ｍそれぞれは、第１の配線５６１１、第２の配線５６１２、第３の配線５６１
３及びスイッチ群５６０２＿１～５６０２＿Ｍそれぞれに対応した配線５６２１＿１～５
６２１＿Ｍに接続される。そして、配線５６２１＿１～５６２１＿Ｍそれぞれは、第１の
薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トラン
ジスタ５６０３ｃを介して、３つの信号線（信号線Ｓｍ－２、信号線Ｓｍ－１、信号線Ｓ
ｍ（ｍ＝３Ｍ））に接続される。例えば、Ｊ列目の配線５６２１＿Ｊ（配線５６２１＿１
～配線５６２１＿Ｍのうちいずれか一）は、スイッチ群５６０２＿Ｊが有する第１の薄膜
トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジス
タ５６０３ｃを介して、信号線Ｓｊ－２、信号線Ｓｊ―１、信号線Ｓｊ（ｊ＝３Ｊ）に接
続される。
及び配線５６２１＿１～５６２１＿Ｍに接続される。そして、スイッチ群５６０２＿１～
５６０２＿Ｍそれぞれは、第１の配線５６１１、第２の配線５６１２、第３の配線５６１
３及びスイッチ群５６０２＿１～５６０２＿Ｍそれぞれに対応した配線５６２１＿１～５
６２１＿Ｍに接続される。そして、配線５６２１＿１～５６２１＿Ｍそれぞれは、第１の
薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トラン
ジスタ５６０３ｃを介して、３つの信号線（信号線Ｓｍ－２、信号線Ｓｍ－１、信号線Ｓ
ｍ（ｍ＝３Ｍ））に接続される。例えば、Ｊ列目の配線５６２１＿Ｊ（配線５６２１＿１
～配線５６２１＿Ｍのうちいずれか一）は、スイッチ群５６０２＿Ｊが有する第１の薄膜
トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジス
タ５６０３ｃを介して、信号線Ｓｊ－２、信号線Ｓｊ―１、信号線Ｓｊ（ｊ＝３Ｊ）に接
続される。
【0148】
なお、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３には、それぞれ信
号が入力される。
号が入力される。
【0149】
なお、ドライバＩＣ５６０１は、単結晶半導体を用いて形成されていることが望ましい。
さらに、スイッチ群５６０２＿１～５６０２＿Ｍは、画素部と同一基板上に形成されてい
ることが望ましい。したがって、ドライバＩＣ５６０１とスイッチ群５６０２＿１～５６
０２＿ＭとはＦＰＣなどを介して接続するとよい。又は画素部と同一の基板上に貼り合わ
せなどによって、単結晶半導体層を設け、ドライバＩＣ５６０１を形成してもよい。
さらに、スイッチ群５６０２＿１～５６０２＿Ｍは、画素部と同一基板上に形成されてい
ることが望ましい。したがって、ドライバＩＣ５６０１とスイッチ群５６０２＿１～５６
０２＿ＭとはＦＰＣなどを介して接続するとよい。又は画素部と同一の基板上に貼り合わ
せなどによって、単結晶半導体層を設け、ドライバＩＣ５６０１を形成してもよい。
【0150】
次に、図１３に示した信号線駆動回路の動作について、図１４のタイミングチャートを参
照して説明する。なお、図１４のタイミングチャートは、ｉ行目の走査線Ｇｉが選択され
ている場合のタイミングチャートを示している。さらに、ｉ行目の走査線Ｇｉの選択期間
は、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３に分
割されている。さらに、図１３の信号線駆動回路は、他の行の走査線が選択されている場
合でも図１４と同様の動作をする。
照して説明する。なお、図１４のタイミングチャートは、ｉ行目の走査線Ｇｉが選択され
ている場合のタイミングチャートを示している。さらに、ｉ行目の走査線Ｇｉの選択期間
は、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３に分
割されている。さらに、図１３の信号線駆動回路は、他の行の走査線が選択されている場
合でも図１４と同様の動作をする。
【0151】
なお、図１４のタイミングチャートは、Ｊ列目の配線５６２１＿Ｊが第１の薄膜トランジ
スタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０
３ｃを介して、信号線Ｓｊ－２、信号線Ｓｊ－１、信号線Ｓｊに接続される場合について
示している。
スタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０
３ｃを介して、信号線Ｓｊ－２、信号線Ｓｊ－１、信号線Ｓｊに接続される場合について
示している。
【0152】
なお、図１４のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第
１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５７０３ａ、第２の薄膜トラ
ンジスタ５６０３ｂのオン・オフのタイミング５７０３ｂ、第３の薄膜トランジスタ５６
０３ｃのオン・オフのタイミング５７０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される
信号５７２１＿Ｊを示している。
１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５７０３ａ、第２の薄膜トラ
ンジスタ５６０３ｂのオン・オフのタイミング５７０３ｂ、第３の薄膜トランジスタ５６
０３ｃのオン・オフのタイミング５７０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される
信号５７２１＿Ｊを示している。
【0153】
なお、配線５６２１＿１～配線５６２１＿Ｍには第１のサブ選択期間Ｔ１、第２のサブ選
択期間Ｔ２及び第３のサブ選択期間Ｔ３において、それぞれ別のビデオ信号が入力される
。例えば、第１のサブ選択期間Ｔ１において配線５６２１＿Ｊに入力されるビデオ信号は
信号線Ｓｊ－２に入力され、第２のサブ選択期間Ｔ２において配線５６２１＿Ｊに入力さ
れるビデオ信号は信号線Ｓｊ―１に入力され、第３のサブ選択期間Ｔ３において配線５６
２１＿Ｊに入力されるビデオ信号は信号線Ｓｊに入力される。さらに、第１のサブ選択期
間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、配線５６２１＿
Ｊに入力されるビデオ信号をそれぞれＤａｔａ＿ｊ－２、Ｄａｔａ＿ｊ―１、Ｄａｔａ＿
ｊとする。
択期間Ｔ２及び第３のサブ選択期間Ｔ３において、それぞれ別のビデオ信号が入力される
。例えば、第１のサブ選択期間Ｔ１において配線５６２１＿Ｊに入力されるビデオ信号は
信号線Ｓｊ－２に入力され、第２のサブ選択期間Ｔ２において配線５６２１＿Ｊに入力さ
れるビデオ信号は信号線Ｓｊ―１に入力され、第３のサブ選択期間Ｔ３において配線５６
２１＿Ｊに入力されるビデオ信号は信号線Ｓｊに入力される。さらに、第１のサブ選択期
間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、配線５６２１＿
Ｊに入力されるビデオ信号をそれぞれＤａｔａ＿ｊ－２、Ｄａｔａ＿ｊ―１、Ｄａｔａ＿
ｊとする。
【0154】
図１４に示すように、第１のサブ選択期間Ｔ１において第１の薄膜トランジスタ５６０３
ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃ
がオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ－２が、第１の薄膜
トランジスタ５６０３ａを介して信号線Ｓｊ－２に入力される。第２のサブ選択期間Ｔ２
では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トランジスタ５６０３ａ
及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力
されるＤａｔａ＿ｊ―１が、第２の薄膜トランジスタ５６０３ｂを介して信号線Ｓｊ―１
に入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０３ｃがオン
し、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３ｂがオフす
る。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第３の薄膜トランジスタ
５６０３ｃを介して信号線Ｓｊに入力される。
ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃ
がオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ－２が、第１の薄膜
トランジスタ５６０３ａを介して信号線Ｓｊ－２に入力される。第２のサブ選択期間Ｔ２
では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トランジスタ５６０３ａ
及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力
されるＤａｔａ＿ｊ―１が、第２の薄膜トランジスタ５６０３ｂを介して信号線Ｓｊ―１
に入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０３ｃがオン
し、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３ｂがオフす
る。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第３の薄膜トランジスタ
５６０３ｃを介して信号線Ｓｊに入力される。
【0155】
以上のことから、図１３の信号線駆動回路は、１ゲート選択期間を３つに分割することで
、１ゲート選択期間中に１つの配線５６２１から３つの信号線にビデオ信号を入力するこ
とができる。したがって、図１３の信号線駆動回路は、ドライバＩＣ５６０１が形成され
る基板と、画素部が形成されている基板との接続数を信号線の数に比べて約１／３にする
ことができる。接続数が約１／３になることによって、図１３の信号線駆動回路は、信頼
性、歩留まりなどを向上できる。
、１ゲート選択期間中に１つの配線５６２１から３つの信号線にビデオ信号を入力するこ
とができる。したがって、図１３の信号線駆動回路は、ドライバＩＣ５６０１が形成され
る基板と、画素部が形成されている基板との接続数を信号線の数に比べて約１／３にする
ことができる。接続数が約１／３になることによって、図１３の信号線駆動回路は、信頼
性、歩留まりなどを向上できる。
【0156】
なお、図１３のように、１ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選
択期間それぞれにおいて、ある１つの配線から複数の信号線それぞれにビデオ信号を入力
することができれば、薄膜トランジスタの配置や数、駆動方法などは限定されない。
択期間それぞれにおいて、ある１つの配線から複数の信号線それぞれにビデオ信号を入力
することができれば、薄膜トランジスタの配置や数、駆動方法などは限定されない。
【0157】
例えば、３つ以上のサブ選択期間それぞれにおいて１つの配線から３つ以上の信号線それ
ぞれにビデオ信号を入力する場合は、薄膜トランジスタ及び薄膜トランジスタを制御する
ための配線を追加すればよい。ただし、１ゲート選択期間を４つ以上のサブ選択期間に分
割すると、１つのサブ選択期間が短くなる。したがって、１ゲート選択期間は、２つ又は
３つのサブ選択期間に分割されることが望ましい。
ぞれにビデオ信号を入力する場合は、薄膜トランジスタ及び薄膜トランジスタを制御する
ための配線を追加すればよい。ただし、１ゲート選択期間を４つ以上のサブ選択期間に分
割すると、１つのサブ選択期間が短くなる。したがって、１ゲート選択期間は、２つ又は
３つのサブ選択期間に分割されることが望ましい。
【0158】
別の例として、図１５のタイミングチャートに示すように、１つのゲート選択期間をプリ
チャージ期間Ｔｐ、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２、第３のサブ選択
期間Ｔ３に分割してもよい。さらに、図１５のタイミングチャートは、ｉ行目の走査線Ｇ
ｉが選択されるタイミング、第１の薄膜トランジスタ５６０３ａのオン・オフのタイミン
グ５８０３ａ、第２の薄膜トランジスタ５６０３ｂのオン・オフのタイミング５８０３ｂ
、第３の薄膜トランジスタ５６０３ｃのオン・オフのタイミング５８０３ｃ及びＪ列目の
配線５６２１＿Ｊに入力される信号５８２１＿Ｊを示している。図１５に示すように、プ
リチャージ期間Ｔｐにおいて第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジス
タ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃがオンする。このとき、配線５６２
１＿Ｊに入力されるプリチャージ電圧Ｖｐが第１の薄膜トランジスタ５６０３ａ、第２の
薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介してそれぞれ信
号線Ｓｊ－２、信号線Ｓｊ―１、信号線Ｓｊに入力される。第１のサブ選択期間Ｔ１にお
いて第１の薄膜トランジスタ５６０３ａがオンし、第２の薄膜トランジスタ５６０３ｂ及
び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力さ
れるＤａｔａ＿ｊ－２が、第１の薄膜トランジスタ５６０３ａを介して信号線Ｓｊ－２に
入力される。第２のサブ選択期間Ｔ２では、第２の薄膜トランジスタ５６０３ｂがオンし
、第１の薄膜トランジスタ５６０３ａ及び第３の薄膜トランジスタ５６０３ｃがオフする
。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ―１が、第２の薄膜トランジス
タ５６０３ｂを介して信号線Ｓｊ―１に入力される。第３のサブ選択期間Ｔ３では、第３
の薄膜トランジスタ５６０３ｃがオンし、第１の薄膜トランジスタ５６０３ａ及び第２の
薄膜トランジスタ５６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａ
ｔａ＿ｊが、第３の薄膜トランジスタ５６０３ｃを介して信号線Ｓｊに入力される。
チャージ期間Ｔｐ、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２、第３のサブ選択
期間Ｔ３に分割してもよい。さらに、図１５のタイミングチャートは、ｉ行目の走査線Ｇ
ｉが選択されるタイミング、第１の薄膜トランジスタ５６０３ａのオン・オフのタイミン
グ５８０３ａ、第２の薄膜トランジスタ５６０３ｂのオン・オフのタイミング５８０３ｂ
、第３の薄膜トランジスタ５６０３ｃのオン・オフのタイミング５８０３ｃ及びＪ列目の
配線５６２１＿Ｊに入力される信号５８２１＿Ｊを示している。図１５に示すように、プ
リチャージ期間Ｔｐにおいて第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジス
タ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃがオンする。このとき、配線５６２
１＿Ｊに入力されるプリチャージ電圧Ｖｐが第１の薄膜トランジスタ５６０３ａ、第２の
薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介してそれぞれ信
号線Ｓｊ－２、信号線Ｓｊ―１、信号線Ｓｊに入力される。第１のサブ選択期間Ｔ１にお
いて第１の薄膜トランジスタ５６０３ａがオンし、第２の薄膜トランジスタ５６０３ｂ及
び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力さ
れるＤａｔａ＿ｊ－２が、第１の薄膜トランジスタ５６０３ａを介して信号線Ｓｊ－２に
入力される。第２のサブ選択期間Ｔ２では、第２の薄膜トランジスタ５６０３ｂがオンし
、第１の薄膜トランジスタ５６０３ａ及び第３の薄膜トランジスタ５６０３ｃがオフする
。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ―１が、第２の薄膜トランジス
タ５６０３ｂを介して信号線Ｓｊ―１に入力される。第３のサブ選択期間Ｔ３では、第３
の薄膜トランジスタ５６０３ｃがオンし、第１の薄膜トランジスタ５６０３ａ及び第２の
薄膜トランジスタ５６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａ
ｔａ＿ｊが、第３の薄膜トランジスタ５６０３ｃを介して信号線Ｓｊに入力される。
【0159】
以上のことから、図１５のタイミングチャートを適用した図１３の信号線駆動回路は、サ
ブ選択期間の前にプリチャージ期間を設けることによって、信号線をプリチャージできる
ため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図１５において
、図１４と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有
する部分の詳細な説明は省略する。
ブ選択期間の前にプリチャージ期間を設けることによって、信号線をプリチャージできる
ため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図１５において
、図１４と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有
する部分の詳細な説明は省略する。
【0160】
また、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタ、バ
ッファを有している。また場合によってはレベルシフタを有していても良い。走査線駆動
回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ
）が入力されることによって、選択信号が生成される。生成された選択信号はバッファに
おいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のト
ランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを
一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが
用いられる。
ッファを有している。また場合によってはレベルシフタを有していても良い。走査線駆動
回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ
）が入力されることによって、選択信号が生成される。生成された選択信号はバッファに
おいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のト
ランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを
一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが
用いられる。
【0161】
【0162】
図１６にシフトレジスタの回路構成を示す。図１６に示すシフトレジスタは、フリップフ
ロップ５７０１＿１～５７０１＿ｎという複数のフリップフロップで構成される。また、
第１のクロック信号、第２のクロック信号、スタートパルス信号、リセット信号が入力さ
れて動作する。
ロップ５７０１＿１～５７０１＿ｎという複数のフリップフロップで構成される。また、
第１のクロック信号、第２のクロック信号、スタートパルス信号、リセット信号が入力さ
れて動作する。
【0163】
図１６のシフトレジスタの接続関係について説明する。１段目のフリップフロップ５７０
１＿１は、第１の配線５７１１、第２の配線５７１２、第４の配線５７１４、第５の配線
５７１５、第７の配線５７１７＿１、及び第７の配線５７１７＿２と接続される。また、
２段目のフリップフロップ５７０１＿２は、第３の配線５７１３、第４の配線５７１４、
第５の配線５７１５、第７の配線５７１７＿１、第７の配線５７１７＿２及び第７の配線
５７１７＿３と接続される。
１＿１は、第１の配線５７１１、第２の配線５７１２、第４の配線５７１４、第５の配線
５７１５、第７の配線５７１７＿１、及び第７の配線５７１７＿２と接続される。また、
２段目のフリップフロップ５７０１＿２は、第３の配線５７１３、第４の配線５７１４、
第５の配線５７１５、第７の配線５７１７＿１、第７の配線５７１７＿２及び第７の配線
５７１７＿３と接続される。
【0164】
同様に、ｉ段目のフリップフロップ５７０１＿ｉ（フリップフロップ５７０１＿１～５７
０１＿ｎのうちいずれか一）は、第２の配線５７１２又は第３の配線５７１３の一方、第
４の配線５７１４、第５の配線５７１５、第７の配線５７１７＿ｉ－１、第７の配線５７
１７＿ｉ、及び第７の配線５７１７＿ｉ＋１と接続される。ここで、ｉが奇数の場合には
、ｉ段目のフリップフロップ５７０１＿ｉは第２の配線５７１２と接続され、ｉが偶数で
ある場合には、ｉ段目のフリップフロップ５７０１＿ｉは第３の配線５７１３と接続され
ることになる。
０１＿ｎのうちいずれか一）は、第２の配線５７１２又は第３の配線５７１３の一方、第
４の配線５７１４、第５の配線５７１５、第７の配線５７１７＿ｉ－１、第７の配線５７
１７＿ｉ、及び第７の配線５７１７＿ｉ＋１と接続される。ここで、ｉが奇数の場合には
、ｉ段目のフリップフロップ５７０１＿ｉは第２の配線５７１２と接続され、ｉが偶数で
ある場合には、ｉ段目のフリップフロップ５７０１＿ｉは第３の配線５７１３と接続され
ることになる。
【0165】
また、ｎ段目のフリップフロップ５７０１＿ｎは、第２の配線５７１２又は第３の配線５
７１３の一方、第４の配線５７１４、第５の配線５７１５、第７の配線５７１７＿ｎ－１
、第７の配線５７１７＿ｎ、及び第６の配線５７１６と接続される。
７１３の一方、第４の配線５７１４、第５の配線５７１５、第７の配線５７１７＿ｎ－１
、第７の配線５７１７＿ｎ、及び第６の配線５７１６と接続される。
【0166】
なお、第１の配線５７１１、第２の配線５７１２、第３の配線５７１３、第６の配線５７
１６を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでも
よい。さらに、第４の配線５７１４、第５の配線５７１５を、それぞれ第１の電源線、第
２の電源線と呼んでもよい。
１６を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでも
よい。さらに、第４の配線５７１４、第５の配線５７１５を、それぞれ第１の電源線、第
２の電源線と呼んでもよい。
【0167】
次に、図１６に示すフリップフロップの詳細について、図１７を用いて説明する。図１７
に示すフリップフロップは、第１の薄膜トランジスタ５５７１、第２の薄膜トランジスタ
５５７２、第３の薄膜トランジスタ５５７３、第４の薄膜トランジスタ５５７４、第５の
薄膜トランジスタ５５７５、第６の薄膜トランジスタ５５７６、第７の薄膜トランジスタ
５５７７及び第８の薄膜トランジスタ５５７８を有する。なお、第１の薄膜トランジスタ
５５７１、第２の薄膜トランジスタ５５７２、第３の薄膜トランジスタ５５７３、第４の
薄膜トランジスタ５５７４、第５の薄膜トランジスタ５５７５、第６の薄膜トランジスタ
５５７６、第７の薄膜トランジスタ５５７７及び第８の薄膜トランジスタ５５７８は、ｎ
チャネル型トランジスタであり、ゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔ
ｈ）を上回ったとき導通状態になるものとする。
に示すフリップフロップは、第１の薄膜トランジスタ５５７１、第２の薄膜トランジスタ
５５７２、第３の薄膜トランジスタ５５７３、第４の薄膜トランジスタ５５７４、第５の
薄膜トランジスタ５５７５、第６の薄膜トランジスタ５５７６、第７の薄膜トランジスタ
５５７７及び第８の薄膜トランジスタ５５７８を有する。なお、第１の薄膜トランジスタ
５５７１、第２の薄膜トランジスタ５５７２、第３の薄膜トランジスタ５５７３、第４の
薄膜トランジスタ５５７４、第５の薄膜トランジスタ５５７５、第６の薄膜トランジスタ
５５７６、第７の薄膜トランジスタ５５７７及び第８の薄膜トランジスタ５５７８は、ｎ
チャネル型トランジスタであり、ゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔ
ｈ）を上回ったとき導通状態になるものとする。
【0168】
【0169】
本実施の形態では全ての薄膜トランジスタは、エンハンスメント型のｎチャネル型トラン
ジスタとする例を示すが、特に限定されず、例えば、デプレッション型のｎチャネル型ト
ランジスタを用いても駆動回路を駆動させることもできる。
ジスタとする例を示すが、特に限定されず、例えば、デプレッション型のｎチャネル型ト
ランジスタを用いても駆動回路を駆動させることもできる。
【0170】
次に、図１７に示すフリップフロップの接続構成について、以下に示す。
【0171】
第１の薄膜トランジスタ５５７１の第１の電極（ソース電極またはドレイン電極の一方）
が第４の配線５５０４に接続され、第１の薄膜トランジスタ５５７１の第２の電極（ソー
ス電極またはドレイン電極の他方）が第３の配線５５０３に接続される。
が第４の配線５５０４に接続され、第１の薄膜トランジスタ５５７１の第２の電極（ソー
ス電極またはドレイン電極の他方）が第３の配線５５０３に接続される。
【0172】
第２の薄膜トランジスタ５５７２の第１の電極が第６の配線５５０６に接続され、第２の
薄膜トランジスタ５５７２の第２の電極が第３の配線５５０３に接続される。
薄膜トランジスタ５５７２の第２の電極が第３の配線５５０３に接続される。
【0173】
第３の薄膜トランジスタ５５７３の第１の電極が第５の配線５５０５に接続され、第３の
薄膜トランジスタ５５７３の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
に接続され、第３の薄膜トランジスタ５５７３のゲート電極が第５の配線５５０５に接続
される。
薄膜トランジスタ５５７３の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
に接続され、第３の薄膜トランジスタ５５７３のゲート電極が第５の配線５５０５に接続
される。
【0174】
第４の薄膜トランジスタ５５７４の第１の電極が第６の配線５５０６に接続され、第４の
薄膜トランジスタ５５７４の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
に接続され、第４の薄膜トランジスタ５５７４のゲート電極が第１の薄膜トランジスタ５
５７１のゲート電極に接続される。
薄膜トランジスタ５５７４の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
に接続され、第４の薄膜トランジスタ５５７４のゲート電極が第１の薄膜トランジスタ５
５７１のゲート電極に接続される。
【0175】
第５の薄膜トランジスタ５５７５の第１の電極が第５の配線５５０５に接続され、第５の
薄膜トランジスタ５５７５の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第５の薄膜トランジスタ５５７５のゲート電極が第１の配線５５０１に接続
される。
薄膜トランジスタ５５７５の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第５の薄膜トランジスタ５５７５のゲート電極が第１の配線５５０１に接続
される。
【0176】
第６の薄膜トランジスタ５５７６の第１の電極が第６の配線５５０６に接続され、第６の
薄膜トランジスタ５５７６の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第６の薄膜トランジスタ５５７６のゲート電極が第２の薄膜トランジスタ５
５７２のゲート電極に接続される。
薄膜トランジスタ５５７６の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第６の薄膜トランジスタ５５７６のゲート電極が第２の薄膜トランジスタ５
５７２のゲート電極に接続される。
【0177】
第７の薄膜トランジスタ５５７７の第１の電極が第６の配線５５０６に接続され、第７の
薄膜トランジスタ５５７７の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第７の薄膜トランジスタ５５７７のゲート電極が第２の配線５５０２に接続
される。
薄膜トランジスタ５５７７の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第７の薄膜トランジスタ５５７７のゲート電極が第２の配線５５０２に接続
される。
【0178】
第８の薄膜トランジスタ５５７８の第１の電極が第６の配線５５０６に接続され、第８の
薄膜トランジスタ５５７８の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
に接続され、第８の薄膜トランジスタ５５７８のゲート電極が第１の配線５５０１に接続
される。
薄膜トランジスタ５５７８の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
に接続され、第８の薄膜トランジスタ５５７８のゲート電極が第１の配線５５０１に接続
される。
【0179】
なお、第１の薄膜トランジスタ５５７１のゲート電極、第４の薄膜トランジスタ５５７４
のゲート電極、第５の薄膜トランジスタ５５７５の第２の電極、第６の薄膜トランジスタ
５５７６の第２の電極及び第７の薄膜トランジスタ５５７７の第２の電極の接続箇所をノ
ード５５４３とする。さらに、第２の薄膜トランジスタ５５７２のゲート電極、第３の薄
膜トランジスタ５５７３の第２の電極、第４の薄膜トランジスタ５５７４の第２の電極、
第６の薄膜トランジスタ５５７６のゲート電極及び第８の薄膜トランジスタ５５７８の第
２の電極の接続箇所をノード５５４４とする。
のゲート電極、第５の薄膜トランジスタ５５７５の第２の電極、第６の薄膜トランジスタ
５５７６の第２の電極及び第７の薄膜トランジスタ５５７７の第２の電極の接続箇所をノ
ード５５４３とする。さらに、第２の薄膜トランジスタ５５７２のゲート電極、第３の薄
膜トランジスタ５５７３の第２の電極、第４の薄膜トランジスタ５５７４の第２の電極、
第６の薄膜トランジスタ５５７６のゲート電極及び第８の薄膜トランジスタ５５７８の第
２の電極の接続箇所をノード５５４４とする。
【0180】
なお、第１の配線５５０１、第２の配線５５０２、第３の配線５５０３及び第４の配線５
５０４を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んで
もよい。さらに、第５の配線５５０５を第１の電源線、第６の配線５５０６を第２の電源
線と呼んでもよい。
５０４を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んで
もよい。さらに、第５の配線５５０５を第１の電源線、第６の配線５５０６を第２の電源
線と呼んでもよい。
【0181】
ｉ段目のフリップフロップ５７０１＿ｉにおいて、図１７中の第１の配線５５０１と、図
１６中の第７の配線５７１７＿ｉ－１が接続される。また、図１７中の第２の配線５５０
２と、図１６中の第７の配線５７１７＿ｉ＋１が接続される。また、図１７中の第３の配
線５５０３と、第７の配線５７１７＿ｉが接続される。さらに、図１７中の第６の配線５
５０６と、第５の配線５７１５が接続される。
１６中の第７の配線５７１７＿ｉ－１が接続される。また、図１７中の第２の配線５５０
２と、図１６中の第７の配線５７１７＿ｉ＋１が接続される。また、図１７中の第３の配
線５５０３と、第７の配線５７１７＿ｉが接続される。さらに、図１７中の第６の配線５
５０６と、第５の配線５７１５が接続される。
【0182】
ｉが奇数の場合、図１７中の第４の配線５５０４は、図１６中の第２の配線５７１２と接
続され、ｉが偶数の場合、図１６中の第３の配線５７１３と接続される。また、図１７中
の第５の配線５５０５と、図１６中の第４の配線５７１４が接続される。
続され、ｉが偶数の場合、図１６中の第３の配線５７１３と接続される。また、図１７中
の第５の配線５５０５と、図１６中の第４の配線５７１４が接続される。
【0183】
ただし、１段目のフリップフロップ５７０１＿１において、図１７中の第１の配線５５０
１は図１６中の第１の配線５７１１に接続される。また、ｎ段目のフリップフロップ５７
０１＿ｎにおいて、図１７中の第２の配線５５０２は図１６中の第６の配線５７１６に接
続される。
１は図１６中の第１の配線５７１１に接続される。また、ｎ段目のフリップフロップ５７
０１＿ｎにおいて、図１７中の第２の配線５５０２は図１６中の第６の配線５７１６に接
続される。
【0184】
また、信号線駆動回路及び走査線駆動回路を実施の形態１乃至実施の形態３に例示される
ｎチャネル型ＴＦＴのみで作製することも可能である。実施の形態１乃至実施の形態３に
例示されるｎチャネル型ＴＦＴはトランジスタの移動度が大きいため、駆動回路の駆動周
波数を高くすることが可能となる。また、実施の形態１乃至実施の形態３に例示されるｎ
チャネル型ＴＦＴはＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜であるソース領域又はドレイン領
域により寄生容量が低減されるため、周波数特性（ｆ特性と呼ばれる）が高い。例えば、
実施の形態１乃至実施の形態３に例示されるｎチャネル型ＴＦＴを用いた走査線駆動回路
は、高速に動作させることができるため、フレーム周波数を高くすること、または、黒画
面挿入などを実現することが出来る。
ｎチャネル型ＴＦＴのみで作製することも可能である。実施の形態１乃至実施の形態３に
例示されるｎチャネル型ＴＦＴはトランジスタの移動度が大きいため、駆動回路の駆動周
波数を高くすることが可能となる。また、実施の形態１乃至実施の形態３に例示されるｎ
チャネル型ＴＦＴはＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜であるソース領域又はドレイン領
域により寄生容量が低減されるため、周波数特性（ｆ特性と呼ばれる）が高い。例えば、
実施の形態１乃至実施の形態３に例示されるｎチャネル型ＴＦＴを用いた走査線駆動回路
は、高速に動作させることができるため、フレーム周波数を高くすること、または、黒画
面挿入などを実現することが出来る。
【0185】
さらに、走査線駆動回路のトランジスタのチャネル幅を大きくすることや、複数の走査線
駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することができ
る。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動
回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配
置することにより、フレーム周波数を高くすることを実現することができる。また、複数
の走査線駆動回路により、同じ走査線に信号を出力すると、表示装置の大型化に有利であ
る。
駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することができ
る。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動
回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配
置することにより、フレーム周波数を高くすることを実現することができる。また、複数
の走査線駆動回路により、同じ走査線に信号を出力すると、表示装置の大型化に有利であ
る。
【0186】
また、半導体装置の一例であるアクティブマトリクス型発光表示装置を作製する場合、少
なくとも一つの画素に複数の薄膜トランジスタを配置するため、走査線駆動回路を複数配
置することが好ましい。アクティブマトリクス型発光表示装置のブロック図の一例を図１
２（Ｂ）に示す。
なくとも一つの画素に複数の薄膜トランジスタを配置するため、走査線駆動回路を複数配
置することが好ましい。アクティブマトリクス型発光表示装置のブロック図の一例を図１
２（Ｂ）に示す。
【0187】
図１２（Ｂ）に示す発光表示装置は、基板５４００上に表示素子を備えた画素を複数有す
る画素部５４０１と、各画素を選択する第１走査線駆動回路５４０２及び第２走査線駆動
回路５４０４と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５４０
３とを有する。
る画素部５４０１と、各画素を選択する第１走査線駆動回路５４０２及び第２走査線駆動
回路５４０４と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５４０
３とを有する。
【0188】
図１２（Ｂ）に示す発光表示装置の画素に入力されるビデオ信号をデジタル形式とする場
合、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態と
なる。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面
積階調法は、１画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆
動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光す
る期間を制御することによって、階調表示を行う駆動法である。
合、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態と
なる。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面
積階調法は、１画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆
動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光す
る期間を制御することによって、階調表示を行う駆動法である。
【0189】
発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適
している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレー
ム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素
子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、
１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制
御することができ、階調を表示することができる。
している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレー
ム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素
子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、
１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制
御することができ、階調を表示することができる。
【0190】
なお、図１２（Ｂ）に示す発光表示装置では、一つの画素に２つのスイッチング用ＴＦＴ
を配置する場合、一方のスイッチング用ＴＦＴのゲート配線である第１の走査線に入力さ
れる信号を第１走査線駆動回路５４０２で生成し、他方のスイッチング用ＴＦＴのゲート
配線である第２の走査線に入力される信号を第２走査線駆動回路５４０４で生成している
例を示しているが、第１の走査線に入力される信号と、第２の走査線に入力される信号と
を、共に１つの走査線駆動回路で生成するようにしても良い。また、例えば、１つの画素
が有するスイッチング用ＴＦＴの数によって、スイッチング素子の動作を制御するのに用
いられる走査線が、各画素に複数設けられることもあり得る。この場合、複数の走査線に
入力される信号を全て、１つの走査線駆動回路で生成しても良いし、複数の各走査線駆動
回路で生成しても良い。
を配置する場合、一方のスイッチング用ＴＦＴのゲート配線である第１の走査線に入力さ
れる信号を第１走査線駆動回路５４０２で生成し、他方のスイッチング用ＴＦＴのゲート
配線である第２の走査線に入力される信号を第２走査線駆動回路５４０４で生成している
例を示しているが、第１の走査線に入力される信号と、第２の走査線に入力される信号と
を、共に１つの走査線駆動回路で生成するようにしても良い。また、例えば、１つの画素
が有するスイッチング用ＴＦＴの数によって、スイッチング素子の動作を制御するのに用
いられる走査線が、各画素に複数設けられることもあり得る。この場合、複数の走査線に
入力される信号を全て、１つの走査線駆動回路で生成しても良いし、複数の各走査線駆動
回路で生成しても良い。
【0191】
また、発光表示装置においても、駆動回路のうち、ｎチャネル型ＴＦＴで構成することが
できる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成することができる
。また、信号線駆動回路及び走査線駆動回路を実施の形態１乃至実施の形態３に例示され
るｎチャネル型ＴＦＴのみで作製することも可能である。
できる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成することができる
。また、信号線駆動回路及び走査線駆動回路を実施の形態１乃至実施の形態３に例示され
るｎチャネル型ＴＦＴのみで作製することも可能である。
【0192】
また、上述した駆動回路は、液晶表示装置や発光表示装置に限らず、スイッチング素子と
電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。
電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙と同
じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という
利点を有している。
電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。
電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙と同
じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という
利点を有している。
【0193】
電気泳動ディスプレイは、様々な形態が考えられ得る。電気泳動ディスプレイにおいて、
プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイク
ロカプセルが溶媒または溶質に複数分散されており、電気泳動ディスプレイは、マイクロ
カプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に
移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子また
は第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１
の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイク
ロカプセルが溶媒または溶質に複数分散されており、電気泳動ディスプレイは、マイクロ
カプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に
移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子また
は第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１
の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
【0194】
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、
いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶
表示装置が必要とする偏光板を必要としないため、厚さや重さが半減する。
いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶
表示装置が必要とする偏光板を必要としないため、厚さや重さが半減する。
【0195】
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
【0196】
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイク
ロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプ
セルに電界を印加すれば表示を行うことができる。例えば、他の実施の形態に例示される
方法と同様に形成できる薄膜トランジスタによって得られるアクティブマトリクス基板を
用いることができる。
ロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプ
セルに電界を印加すれば表示を行うことができる。例えば、他の実施の形態に例示される
方法と同様に形成できる薄膜トランジスタによって得られるアクティブマトリクス基板を
用いることができる。
【0197】
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、
半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレク
トロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を
用いればよい。
半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレク
トロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を
用いればよい。
【0198】
本実施の形態に例示された表示装置は本発明の一態様の薄膜トランジスタを搭載している
ため、消費電力が低く、高速な動作が可能である。
ため、消費電力が低く、高速な動作が可能である。
【0199】
なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて
用いることができることとする。
用いることができることとする。
【0200】
（実施の形態６）
実施の形態１乃至実施の形態３に例示される薄膜トランジスタを作製し、該薄膜トランジ
スタを画素部、さらには駆動回路に用いて、表示機能を有する半導体装置（表示装置とも
いう）を作製することができる。また、実施の形態１乃至実施の形態３に例示される薄膜
トランジスタを用いた駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、
システムオンパネルを形成することができる。
実施の形態１乃至実施の形態３に例示される薄膜トランジスタを作製し、該薄膜トランジ
スタを画素部、さらには駆動回路に用いて、表示機能を有する半導体装置（表示装置とも
いう）を作製することができる。また、実施の形態１乃至実施の形態３に例示される薄膜
トランジスタを用いた駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、
システムオンパネルを形成することができる。
【0201】
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光
素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒ
ｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。また、電子インクな
ど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒ
ｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。また、電子インクな
ど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
【0202】
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明の一態様は、該表
示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関
し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子
基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素
電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態で
あっても良いし、あらゆる形態があてはまる。
を含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明の一態様は、該表
示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関
し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子
基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素
電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態で
あっても良いし、あらゆる形態があてはまる。
【0203】
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
【0204】
本実施の形態では、半導体装置の一形態に相当する液晶表示パネルの外観及び断面につい
て、図１８を用いて説明する。図１８は、第１の基板４００１上に形成された他の実施の
形態に例示されるＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜を酸化物半導体層として含む信頼性
の高い薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第２の基板４０
０６との間にシール材４００５によって封止した、パネルの上面図であり、図１８（Ｂ）
は、図１８（Ａ１）（Ａ２）のＭ－Ｎにおける断面図に相当する。
て、図１８を用いて説明する。図１８は、第１の基板４００１上に形成された他の実施の
形態に例示されるＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜を酸化物半導体層として含む信頼性
の高い薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第２の基板４０
０６との間にシール材４００５によって封止した、パネルの上面図であり、図１８（Ｂ）
は、図１８（Ａ１）（Ａ２）のＭ－Ｎにおける断面図に相当する。
【0205】
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１と第２の基板４００６によって、液晶層４
００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲
まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半
導体膜で形成された信号線駆動回路４００３が実装されている。
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１と第２の基板４００６によって、液晶層４
００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲
まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半
導体膜で形成された信号線駆動回路４００３が実装されている。
【0206】
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１８（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１８（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１８（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１８（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
【0207】
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
薄膜トランジスタを複数有しており、図１８（Ｂ）では、画素部４００２に含まれる薄膜
トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１
とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０２０、４０２
１が設けられている。
薄膜トランジスタを複数有しており、図１８（Ｂ）では、画素部４００２に含まれる薄膜
トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１
とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０２０、４０２
１が設けられている。
【0208】
薄膜トランジスタ４０１０、４０１１は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜を酸化物半
導体層として含む信頼性の高い、他の実施の形態に例示される薄膜トランジスタを適用す
ることができる。本実施の形態において、薄膜トランジスタ４０１０、４０１１はｎチャ
ネル型薄膜トランジスタである。
導体層として含む信頼性の高い、他の実施の形態に例示される薄膜トランジスタを適用す
ることができる。本実施の形態において、薄膜トランジスタ４０１０、４０１１はｎチャ
ネル型薄膜トランジスタである。
【0209】
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電
気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４０
０６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８と
が重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向
電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、
絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４０
０６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８と
が重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向
電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、
絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
【0210】
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはス
テンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ－Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィ
ルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステル
フィルムで挟んだ構造のシートを用いることもできる。
テンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ－Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィ
ルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステル
フィルムで挟んだ構造のシートを用いることもできる。
【0211】
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するため
に設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１
は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続され
る。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０
３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４０
０５に含有させる。
画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するため
に設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１
は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続され
る。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０
３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４０
０５に含有させる。
【0212】
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８を
形成する。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ
～１００μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小
さい。
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８を
形成する。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ
～１００μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小
さい。
【0213】
なお本実施の形態は透過型液晶表示装置の例であるが、本発明の一態様は反射型液晶表示
装置でも半透過型液晶表示装置でも適用できる。
装置でも半透過型液晶表示装置でも適用できる。
【0214】
また、本実施の形態の液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に
着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設
けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び
着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスと
して機能する遮光膜を設けてもよい。
着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設
けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び
着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスと
して機能する遮光膜を設けてもよい。
【0215】
また、本実施の形態では、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トラン
ジスタの信頼性を向上させるため、他の実施の形態に例示される薄膜トランジスタを保護
膜や平坦化絶縁膜として機能する絶縁層（絶縁層４０２０、絶縁層４０２１）で覆う構成
となっている。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不
純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用い
て、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化
アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニ
ウム膜の単層、又は積層で形成すればよい。本実施の形態では保護膜をスパッタ法で形成
する例を示すが、特に限定されず種々の方法で形成すればよい。
ジスタの信頼性を向上させるため、他の実施の形態に例示される薄膜トランジスタを保護
膜や平坦化絶縁膜として機能する絶縁層（絶縁層４０２０、絶縁層４０２１）で覆う構成
となっている。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不
純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用い
て、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化
アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニ
ウム膜の単層、又は積層で形成すればよい。本実施の形態では保護膜をスパッタ法で形成
する例を示すが、特に限定されず種々の方法で形成すればよい。
【0216】
本実施の形態では、保護膜として積層構造の絶縁層４０２０を形成する。本実施の形態で
は、絶縁層４０２０の一層目として、スパッタ法を用いて酸化シリコン膜を形成する。保
護膜として酸化シリコン膜を用いると、ソース電極層及びドレイン電極層として用いるア
ルミニウム膜のヒロック防止に効果がある。
は、絶縁層４０２０の一層目として、スパッタ法を用いて酸化シリコン膜を形成する。保
護膜として酸化シリコン膜を用いると、ソース電極層及びドレイン電極層として用いるア
ルミニウム膜のヒロック防止に効果がある。
【0217】
また、絶縁層４０２０の二層目として、スパッタ法を用いて窒化シリコン膜を形成する。
保護膜として窒化シリコン膜を用いると、ナトリウム等の可動イオンが半導体領域中に侵
入して、ＴＦＴの電気特性を変化させることを抑制することができる。
保護膜として窒化シリコン膜を用いると、ナトリウム等の可動イオンが半導体領域中に侵
入して、ＴＦＴの電気特性を変化させることを抑制することができる。
【0218】
また、保護膜を形成した後に、酸化物半導体層のアニール（３００℃～４００℃）を行っ
てもよい。
てもよい。
【0219】
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイ
ミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機
材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ－ｋ材料）
、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いる
ことができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層
４０２１を形成してもよい。
ミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機
材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ－ｋ材料）
、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いる
ことができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層
４０２１を形成してもよい。
【0220】
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ－Ｏ－Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
【0221】
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法
、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン
印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。材料液を用いて絶縁層４０２１を形成する場合、ベ
ークする工程で同時に、酸化物半導体層のアニール（３００℃～４００℃）を行ってもよ
い。絶縁層４０２１の焼成工程と酸化物半導体層のアニールを兼ねることで効率よく半導
体装置を作製することが可能となる。
、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン
印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。材料液を用いて絶縁層４０２１を形成する場合、ベ
ークする工程で同時に、酸化物半導体層のアニール（３００℃～４００℃）を行ってもよ
い。絶縁層４０２１の焼成工程と酸化物半導体層のアニールを兼ねることで効率よく半導
体装置を作製することが可能となる。
【0222】
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
導電性材料を用いることができる。
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
導電性材料を用いることができる。
【0223】
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が１００００Ω／スクエア以下、波長５５０ｎｍにおける
透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子
の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
ともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が１００００Ω／スクエア以下、波長５５０ｎｍにおける
透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子
の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【0224】
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
【0225】
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４と、画素部４０
０２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
０２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
【0226】
本実施の形態では、接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０
３０と同じ導電膜から形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０
１１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
３０と同じ導電膜から形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０
１１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
【0227】
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
て電気的に接続されている。
【0228】
また図１８においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実
装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路
を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部の
みを別途形成して実装しても良い。
装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路
を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部の
みを別途形成して実装しても良い。
【0229】
図１９は、本発明の一態様を適用して作製されるＴＦＴ基板２６００を用いて半導体装置
として液晶表示モジュールを構成する一例を示している。
として液晶表示モジュールを構成する一例を示している。
【0230】
図１９は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、着色層２６０５が設けられ表示領域を形成している。着色層２６０５
はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応し
た着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の
外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷
陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配
線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロー
ル回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位
相差板を有した状態で積層してもよい。
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、着色層２６０５が設けられ表示領域を形成している。着色層２６０５
はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応し
た着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の
外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷
陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配
線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロー
ル回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位
相差板を有した状態で積層してもよい。
【0231】
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ－ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
ｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ－ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
【0232】
本実施の形態に例示された液晶表示パネルは本発明の一態様の薄膜トランジスタを搭載し
ているため、消費電力が低く、高速な動作が可能である。
ているため、消費電力が低く、高速な動作が可能である。
【0233】
なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて
用いることができることとする。
用いることができることとする。
【0234】
（実施の形態７）
本実施の形態では、他の実施の形態に例示される薄膜トランジスタを適用した半導体装置
として電子ペーパーの例を示す。
本実施の形態では、他の実施の形態に例示される薄膜トランジスタを適用した半導体装置
として電子ペーパーの例を示す。
【0235】
【0236】
図２０の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイス
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層であ
る第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差
を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層であ
る第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差
を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
【0237】
基板５８０と基板５９６との間に配置される薄膜トランジスタ５８１はトップゲート構造
の薄膜トランジスタであり、ソース電極層又はドレイン電極層によって第１の電極層５８
７と、絶縁層５８３，５８４、５８５に形成する開口で接しており電気的に接続している
。第１の電極層５８７と第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５
９０ｂを有し、周りに液体で満たされているキャビティ５９４を含む球形粒子５８９が設
けられており、球形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図２０
参照。）。本実施の形態においては、第１の電極層５８７が画素電極に相当し、第２の電
極層５８８が共通電極に相当する。第２の電極層５８８は、薄膜トランジスタ５８１と同
一基板上に設けられる共通電位線と電気的に接続される。他の実施の形態に例示されるい
ずれか一の共通接続部を用いて、一対の基板間に配置される導電性粒子を介して第２の電
極層５８８と共通電位線とを電気的に接続することができる。
の薄膜トランジスタであり、ソース電極層又はドレイン電極層によって第１の電極層５８
７と、絶縁層５８３，５８４、５８５に形成する開口で接しており電気的に接続している
。第１の電極層５８７と第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５
９０ｂを有し、周りに液体で満たされているキャビティ５９４を含む球形粒子５８９が設
けられており、球形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図２０
参照。）。本実施の形態においては、第１の電極層５８７が画素電極に相当し、第２の電
極層５８８が共通電極に相当する。第２の電極層５８８は、薄膜トランジスタ５８１と同
一基板上に設けられる共通電位線と電気的に接続される。他の実施の形態に例示されるい
ずれか一の共通接続部を用いて、一対の基板間に配置される導電性粒子を介して第２の電
極層５８８と共通電位線とを電気的に接続することができる。
【0238】
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ～２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれてい
る。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要で
あり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また
、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能で
あるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備
する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくこと
が可能となる。
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ～２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれてい
る。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要で
あり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また
、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能で
あるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備
する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくこと
が可能となる。
【0239】
本実施の形態に例示された電子ペーパーは本発明の一態様の薄膜トランジスタを搭載して
いるため、消費電力が低く、高速な動作が可能である。
いるため、消費電力が低く、高速な動作が可能である。
【0240】
なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて
用いることができることとする。
用いることができることとする。
【0241】
（実施の形態８）
本実施の形態では、他の実施の形態に例示される薄膜トランジスタを適用した半導体装置
として発光表示装置の例を示す。表示装置の有する表示素子としては、本実施の形態では
エレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンス
を利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区
別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
本実施の形態では、他の実施の形態に例示される薄膜トランジスタを適用した半導体装置
として発光表示装置の例を示す。表示装置の有する表示素子としては、本実施の形態では
エレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンス
を利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区
別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
【0242】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
【0243】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、本実施の形態では、発光素子として有機ＥＬ素子を用い
て説明する。
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、本実施の形態では、発光素子として有機ＥＬ素子を用い
て説明する。
【0244】
図２１は、本発明の一態様を適用した半導体装置の例としてデジタル時間階調駆動を適用
可能な画素構成の一例を示す図である。
可能な画素構成の一例を示す図である。
【0245】
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。本実施
の形態では、実施の形態１乃至実施の形態３に例示される酸化物半導体層（Ｉｎ－Ｇａ－
Ｚｎ－Ｏ系非単結晶膜）をチャネル形成領域に用いるｎチャネル型のトランジスタを、１
つの画素に２つ用いる例を示す。
の形態では、実施の形態１乃至実施の形態３に例示される酸化物半導体層（Ｉｎ－Ｇａ－
Ｚｎ－Ｏ系非単結晶膜）をチャネル形成領域に用いるｎチャネル型のトランジスタを、１
つの画素に２つ用いる例を示す。
【0246】
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一
方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆
動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、
ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０
７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。
発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一
基板上に形成される共通電位線と電気的に接続され、その接続部分を共通接続部として、
図１（Ａ）、図２（Ａ）、或いは図３（Ａ）に示す構造とすればよい。
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一
方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆
動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、
ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０
７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。
発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一
基板上に形成される共通電位線と電気的に接続され、その接続部分を共通接続部として、
図１（Ａ）、図２（Ａ）、或いは図３（Ａ）に示す構造とすればよい。
【0247】
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
【0248】
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
【0249】
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、
駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。
駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも
高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、
（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。
駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも
高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、
（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
【0250】
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図２１と同じ画素構成を用いることができる。
らせることで、図２１と同じ画素構成を用いることができる。
【0251】
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４
の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４
０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデ
オ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジ
スタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジス
タ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子
６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４
０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデ
オ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジ
スタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジス
タ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子
６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【0252】
【0253】
次に、発光素子の構成について、図２２を用いて説明する。本実施の形態では、駆動用Ｔ
ＦＴがｎ型の場合を例に挙げて、画素の断面構造について説明する。図２２（Ａ）（Ｂ）
（Ｃ）の半導体装置に用いられる駆動用ＴＦＴ７００１、７０１１、７０２１は、実施の
形態１乃至３に例示される薄膜トランジスタと同様に作製でき、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系
非単結晶膜を酸化物半導体層として含む信頼性の高い薄膜トランジスタである。
ＦＴがｎ型の場合を例に挙げて、画素の断面構造について説明する。図２２（Ａ）（Ｂ）
（Ｃ）の半導体装置に用いられる駆動用ＴＦＴ７００１、７０１１、７０２１は、実施の
形態１乃至３に例示される薄膜トランジスタと同様に作製でき、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系
非単結晶膜を酸化物半導体層として含む信頼性の高い薄膜トランジスタである。
【0254】
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側の面及び基板とは
反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの
射出構造の発光素子にも適用することができる。
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側の面及び基板とは
反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの
射出構造の発光素子にも適用することができる。
【0255】
上面射出構造の発光素子について図２２（Ａ）を用いて説明する。
【0256】
図２２（Ａ）に、駆動用ＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光が
発光層７００４に対して陽極７００５側（基板とは反対側）に透過する場合の、画素の断
面図を示す。図２２（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦＴ７００
１が電気的に接続されており、陰極７００３上に発光層７００４、陽極７００５が順に積
層されている。陰極７００３は仕事関数が小さく、なおかつ光を反射する導電性材料であ
れば様々の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が望
ましい。そして発光層７００４は、単数の層で構成されていても、複数の層が積層される
ように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７００３
上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。な
おこれらの層を全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電
性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングス
テンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含
むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛
酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用
いても良い。
発光層７００４に対して陽極７００５側（基板とは反対側）に透過する場合の、画素の断
面図を示す。図２２（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦＴ７００
１が電気的に接続されており、陰極７００３上に発光層７００４、陽極７００５が順に積
層されている。陰極７００３は仕事関数が小さく、なおかつ光を反射する導電性材料であ
れば様々の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が望
ましい。そして発光層７００４は、単数の層で構成されていても、複数の層が積層される
ように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７００３
上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。な
おこれらの層を全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電
性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングス
テンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含
むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛
酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用
いても良い。
【0257】
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に
相当する。図２２（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢
印で示すように陽極７００５側に射出する。
相当する。図２２（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢
印で示すように陽極７００５側に射出する。
【0258】
次に、下面射出構造の発光素子について図２２（Ｂ）を用いて説明する。駆動用ＴＦＴ７
０１１がｎ型で、発光素子７０１２から発せられる光が発光層に対して陰極７０１３側（
基板側）に射出する場合の、画素の断面図を示す。図２２（Ｂ）では、駆動用ＴＦＴ７０
１１と電気的に接続された透光性を有する導電膜７０１７上に、発光素子７０１２の陰極
７０１３が成膜されており、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層
されている。なお、陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射
または遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０１３は、図２２
（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることが
できる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ～３０ｎｍ程度）と
する。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３として用いること
ができる。そして発光層７０１４は、図２２（Ａ）と同様に、単数の層で構成されていて
も、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０１５は光を
透過する必要はないが、図２２（Ａ）と同様に、透光性を有する導電性材料を用いて形成
することができる。そして遮蔽膜７０１６は、例えば光を反射する金属等を用いることが
できるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもでき
る。
０１１がｎ型で、発光素子７０１２から発せられる光が発光層に対して陰極７０１３側（
基板側）に射出する場合の、画素の断面図を示す。図２２（Ｂ）では、駆動用ＴＦＴ７０
１１と電気的に接続された透光性を有する導電膜７０１７上に、発光素子７０１２の陰極
７０１３が成膜されており、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層
されている。なお、陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射
または遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０１３は、図２２
（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることが
できる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ～３０ｎｍ程度）と
する。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３として用いること
ができる。そして発光層７０１４は、図２２（Ａ）と同様に、単数の層で構成されていて
も、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０１５は光を
透過する必要はないが、図２２（Ａ）と同様に、透光性を有する導電性材料を用いて形成
することができる。そして遮蔽膜７０１６は、例えば光を反射する金属等を用いることが
できるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもでき
る。
【0259】
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２
に相当する。図２２（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、
矢印で示すように陰極７０１３側に射出する。
に相当する。図２２（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、
矢印で示すように陰極７０１３側に射出する。
【0260】
次に、両面射出構造の発光素子について、図２２（Ｃ）を用いて説明する。図２２（Ｃ）
では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、
発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、
陽極７０２５が順に積層されている。陰極７０２３は、図２２（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として
用いることができる。そして発光層７０２４は、図２２（Ａ）と同様に、単数の層で構成
されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０
２５は、図２２（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成す
ることができる。
では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、
発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、
陽極７０２５が順に積層されている。陰極７０２３は、図２２（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として
用いることができる。そして発光層７０２４は、図２２（Ａ）と同様に、単数の層で構成
されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０
２５は、図２２（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成す
ることができる。
【0261】
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０
２２に相当する。図２２（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
２２に相当する。図２２（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
【0262】
なお、本実施の形態では、発光素子として有機ＥＬ素子について述べたが、発光素子とし
て無機ＥＬ素子を設けることも可能である。
て無機ＥＬ素子を設けることも可能である。
【0263】
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と
発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流
制御用ＴＦＴが接続されている構成であってもよい。
発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流
制御用ＴＦＴが接続されている構成であってもよい。
【0264】
なお本実施の形態で示す半導体装置は、図２２に示した構成に限定されるものではなく、
本発明の技術的思想に基づく各種の変形が可能である。
本発明の技術的思想に基づく各種の変形が可能である。
【0265】
次に、他の実施の形態に例示される薄膜トランジスタを適用した半導体装置の一形態に相
当する発光表示パネル（発光パネルともいう）の外観及び断面について、図２３を用いて
説明する。図２３（Ａ）は、第１の基板上に形成された薄膜トランジスタ及び発光素子を
、第１の基板と第２の基板との間にシール材によって封止した、パネルの上面図であり、
図２３（Ｂ）は、図２３（Ａ）のＨ－Ｉにおける断面図に相当する。
当する発光表示パネル（発光パネルともいう）の外観及び断面について、図２３を用いて
説明する。図２３（Ａ）は、第１の基板上に形成された薄膜トランジスタ及び発光素子を
、第１の基板と第２の基板との間にシール材によって封止した、パネルの上面図であり、
図２３（Ｂ）は、図２３（Ａ）のＨ－Ｉにおける断面図に相当する。
【0266】
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように発光表示パネルは外気に曝
されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外
線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように発光表示パネルは外気に曝
されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外
線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
【0267】
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図２３（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図２３（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
【0268】
薄膜トランジスタ４５０９、４５１０は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜を酸化物半
導体層として含む信頼性の高い、他の実施の形態に例示される薄膜トランジスタを適用す
ることができる。本実施の形態において、薄膜トランジスタ４５０９、４５１０はｎチャ
ネル型薄膜トランジスタである。
導体層として含む信頼性の高い、他の実施の形態に例示される薄膜トランジスタを適用す
ることができる。本実施の形態において、薄膜トランジスタ４５０９、４５１０はｎチャ
ネル型薄膜トランジスタである。
【0269】
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極
層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層
４５１２、第２の電極層４５１３の積層構造であるが、本実施の形態に示した構成に限定
されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の
構成は適宜変えることができる。
層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層
４５１２、第２の電極層４５１３の積層構造であるが、本実施の形態に示した構成に限定
されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の
構成は適宜変えることができる。
【0270】
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【0271】
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
されていてもどちらでも良い。
【0272】
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化シリコン
膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。
４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化シリコン
膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。
【0273】
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
【0274】
本実施の形態では、接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４
５１７と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４
５１０が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
５１７と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４
５１０が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
【0275】
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
して電気的に接続されている。
【0276】
発光素子４５１１からの光の取り出し方向に位置する第２の基板４５０６は透光性でなけ
ればならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたは
アクリルフィルムのような透光性を有する材料を用いる。
ればならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたは
アクリルフィルムのような透光性を有する材料を用いる。
【0277】
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。本実施の形態は充填材４５０７
として窒素を用いる。
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。本実施の形態は充填材４５０７
として窒素を用いる。
【0278】
また、必要であれば、発光素子の光の射出面に偏光板、又は円偏光板（楕円偏光板を含む
）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けて
もよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸に
より反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けて
もよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸に
より反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【0279】
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図２３の構成に
限定されない。
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図２３の構成に
限定されない。
【0280】
本実施の形態に例示された発光表示装置は本発明の一態様の薄膜トランジスタを搭載して
いるため、消費電力が低く、高速な動作が可能である。
いるため、消費電力が低く、高速な動作が可能である。
【0281】
なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて
用いることができることとする。
用いることができることとする。
【0282】
（実施の形態９）
本発明の一態様の表示装置は、電子ペーパーとして適用することができる。電子ペーパー
は、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例
えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の
車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電
子機器の一例を図２４、図２５に示す。
本発明の一態様の表示装置は、電子ペーパーとして適用することができる。電子ペーパー
は、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例
えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の
車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電
子機器の一例を図２４、図２５に示す。
【0283】
図２４（Ａ）は、電子ペーパーで作られたポスター２６３１を示している。広告媒体が紙
の印刷物である場合には、広告の交換は人手によって行われるが、本発明の一態様を適用
した電子ペーパーを用いれば短時間で広告の表示を変えることができる。また、表示も崩
れることなく安定した画像が得られる。なお、ポスターは無線で情報を送受信できる構成
としてもよい。
の印刷物である場合には、広告の交換は人手によって行われるが、本発明の一態様を適用
した電子ペーパーを用いれば短時間で広告の表示を変えることができる。また、表示も崩
れることなく安定した画像が得られる。なお、ポスターは無線で情報を送受信できる構成
としてもよい。
【0284】
また、図２４（Ｂ）は、電車などの乗り物の車内広告２６３２を示している。広告媒体が
紙の印刷物である場合には、広告の交換は人手によって行われるが、電子ペーパーを用い
れば人手を多くかけることなく短時間で広告の表示を変えることができる。また表示も崩
れることなく安定した画像が得られる。なお、車内広告は無線で情報を送受信できる構成
としてもよい。
紙の印刷物である場合には、広告の交換は人手によって行われるが、電子ペーパーを用い
れば人手を多くかけることなく短時間で広告の表示を変えることができる。また表示も崩
れることなく安定した画像が得られる。なお、車内広告は無線で情報を送受信できる構成
としてもよい。
【0285】
また、図２５は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、
筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐
体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動
作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能
となる。
筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐
体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動
作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能
となる。
【0286】
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図２５では表示部２７０５）に文章を表示し、左側の表示部
（図２５では表示部２７０７）に画像を表示することができる。
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図２５では表示部２７０５）に文章を表示し、左側の表示部
（図２５では表示部２７０７）に画像を表示することができる。
【0287】
また、図２５では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている
。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキー
ボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や
側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢ
ケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成
としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成とし
てもよい。
７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている
。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキー
ボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や
側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢ
ケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成
としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成とし
てもよい。
【0288】
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
【0289】
本実施の形態に例示された表示装置は本発明の一態様の薄膜トランジスタを搭載している
ため、消費電力が低く、高速な動作が可能である。
ため、消費電力が低く、高速な動作が可能である。
【0290】
なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて
用いることができることとする。
用いることができることとする。
【0291】
（実施の形態１０）
本発明の一態様に係る半導体装置は、さまざまな電子機器（遊技機も含む）に適用するこ
とができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョ
ン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラやデジタルビデオカ
メラなどのカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置とも
いう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機
などが挙げられる。
本発明の一態様に係る半導体装置は、さまざまな電子機器（遊技機も含む）に適用するこ
とができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョ
ン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラやデジタルビデオカ
メラなどのカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置とも
いう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機
などが挙げられる。
【0292】
図２６（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６
００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映
像を表示することが可能である。また、本実施の形態では、スタンド９６０５により筐体
９６０１を支持した構成を示している。
００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映
像を表示することが可能である。また、本実施の形態では、スタンド９６０５により筐体
９６０１を支持した構成を示している。
【0293】
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
【0294】
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【0295】
図２６（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタ
ルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示
部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影
した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
ルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示
部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影
した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
【0296】
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
【0297】
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
【0298】
図２７（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成さ
れており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部
９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図
２７（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８
６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９
８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備え
ている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本発明の
一態様に係る半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構
成とすることができる。図２７（Ａ）に示す携帯型遊技機は、記録媒体に記録されている
プログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通
信を行って情報を共有する機能を有する。なお、図２７（Ａ）に示す携帯型遊技機が有す
る機能はこれに限定されず、様々な機能を有することができる。
れており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部
９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図
２７（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８
６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９
８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備え
ている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本発明の
一態様に係る半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構
成とすることができる。図２７（Ａ）に示す携帯型遊技機は、記録媒体に記録されている
プログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通
信を行って情報を共有する機能を有する。なお、図２７（Ａ）に示す携帯型遊技機が有す
る機能はこれに限定されず、様々な機能を有することができる。
【0299】
図２７（Ｂ）は大型遊技機であるスロットマシン９９００の一例を示している。スロット
マシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロット
マシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン
投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述の
ものに限定されず、少なくとも本発明の一態様に係る半導体装置を備えた構成であればよ
く、その他付属設備が適宜設けられた構成とすることができる。
マシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロット
マシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン
投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述の
ものに限定されず、少なくとも本発明の一態様に係る半導体装置を備えた構成であればよ
く、その他付属設備が適宜設けられた構成とすることができる。
【0300】
図２８は、携帯電話機１０００の一例を示している。携帯電話機１０００は、筐体１００
１に組み込まれた表示部１００２の他、操作ボタン１００３、外部接続ポート１００４、
スピーカ１００５、マイク１００６などを備えている。
１に組み込まれた表示部１００２の他、操作ボタン１００３、外部接続ポート１００４、
スピーカ１００５、マイク１００６などを備えている。
【0301】
図２８に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情報を入
力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部１００
２を指などで触れることにより行うことができる。
力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部１００
２を指などで触れることにより行うことができる。
【0302】
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。
【0303】
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
【0304】
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表
示部１００２の画面表示を自動的に切り替えるようにすることができる。
有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表
示部１００２の画面表示を自動的に切り替えるようにすることができる。
【0305】
また、画面モードの切り替えは、表示部１００２を触れること、又は筐体１００１の操作
ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類に
よって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画の
データであれば表示モード、テキストデータであれば入力モードに切り替える。
ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類に
よって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画の
データであれば表示モード、テキストデータであれば入力モードに切り替える。
【0306】
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示
部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
【0307】
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１０
０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
【0308】
本実施の形態に例示された電子機器は本発明の一態様の薄膜トランジスタを搭載している
ため、消費電力が低く、高速な動作が可能である。
ため、消費電力が低く、高速な動作が可能である。
【0309】
なお、本実施の形態に示す構成は、他の実施の形態に例示される構成を適宜組み合わせて
用いることができることとする。
用いることができることとする。
【符号の説明】
【0310】
１００ 基板
１０２ ゲート絶縁膜
１０３ 半導体膜
１０９ 保護絶縁層
１１１ ゲート電極層
１１３ 半導体層
１１４ａ 電極層
１１４ｂ 電極層
１１５ａ 配線層
１１５ｂ 配線層
１１８ 端子
１２０ 接続電極
１２２ 端子
１２３ 容量配線
１２４ コンタクトホール
１２５ コンタクトホール
１２６ コンタクトホール
１２７ 透明導電膜
１２８ 画素電極層
１２９ 透明導電膜
１３１ レジストマスク
１３２ レジストマスク
１４１ 薄膜トランジスタ
１４４ 薄膜トランジスタ
１５０ 端子
１５１ 端子
１５２ ゲート絶縁膜
１５３ 接続電極
１５４ 保護絶縁膜
１５５ 透明導電膜
１５６ 電極
４００ 基板
４０１ａ ゲート電極層
４０１ｂ ゲート電極層
４０２ ゲート絶縁膜
４０３ａ 半導体層
４０３ｂ 半導体層
４０４ａ 電極層
４０４ｂ 電極層
４０４ｃ 電極層
４０５ａ 配線層
４０５ｂ 配線層
４０５ｃ 配線層
４０６ コンタクトホール
４３０ａ 薄膜トランジスタ
４３０ｂ 薄膜トランジスタ
５８０ 基板
５８１ 薄膜トランジスタ
５８３ 絶縁層
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９０ａ 黒色領域
５９０ｂ 白色領域
５９４ キャビティ
５９５ 充填材
５９６ 基板
１０００ 携帯電話機
１００１ 筐体
１００２ 表示部
１００３ 操作ボタン
１００４ 外部接続ポート
１００５ スピーカ
１００６ マイク
２６００ ＴＦＴ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
２６３１ ポスター
２６３２ 車内広告
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 絶縁層
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ 柱状のスペーサ
４５０１ 基板
４５０２ 画素部
４５０３ａ 信号線駆動回路
４５０３ｂ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０４ｂ 走査線駆動回路
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１８ａ ＦＰＣ
４５１８ｂ ＦＰＣ
４５１９ 異方性導電膜
４５２０ 隔壁
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 信号線駆動回路
５４００ 基板
５４０１ 画素部
５４０２ 走査線駆動回路
５４０３ 信号線駆動回路
５４０４ 走査線駆動回路
５５０１ 配線
５５０２ 配線
５５０３ 配線
５５０４ 配線
５５０５ 配線
５５０６ 配線
５５４３ ノード
５５４４ ノード
５５７１ 薄膜トランジスタ
５５７２ 薄膜トランジスタ
５５７３ 薄膜トランジスタ
５５７４ 薄膜トランジスタ
５５７５ 薄膜トランジスタ
５５７６ 薄膜トランジスタ
５５７７ 薄膜トランジスタ
５５７８ 薄膜トランジスタ
５６０１ ドライバＩＣ
５６０２ スイッチ群
５６０３ａ 薄膜トランジスタ
５６０３ｂ 薄膜トランジスタ
５６０３ｃ 薄膜トランジスタ
５６１１ 配線
５６１２ 配線
５６１３ 配線
５６２１ 配線
５７０１ フリップフロップ
５７０３ａ タイミング
５７０３ｂ タイミング
５７０３ｃ タイミング
５７１１ 配線
５７１２ 配線
５７１３ 配線
５７１４ 配線
５７１５ 配線
５７１６ 配線
５７１７ 配線
５７２１ 信号
５８０３ａ タイミング
５８０３ｂ タイミング
５８０３ｃ タイミング
５８２１ 信号
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ 駆動用ＴＦＴ
７００２ 発光素子
７００３ 陰極
７００４ 発光層
７００５ 陽極
７０１１ 駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 陰極
７０１４ 発光層
７０１５ 陽極
７０１６ 遮蔽膜
７０１７ 導電膜
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 陰極
７０２４ 発光層
７０２５ 陽極
７０２７ 導電膜
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部
１０２ ゲート絶縁膜
１０３ 半導体膜
１０９ 保護絶縁層
１１１ ゲート電極層
１１３ 半導体層
１１４ａ 電極層
１１４ｂ 電極層
１１５ａ 配線層
１１５ｂ 配線層
１１８ 端子
１２０ 接続電極
１２２ 端子
１２３ 容量配線
１２４ コンタクトホール
１２５ コンタクトホール
１２６ コンタクトホール
１２７ 透明導電膜
１２８ 画素電極層
１２９ 透明導電膜
１３１ レジストマスク
１３２ レジストマスク
１４１ 薄膜トランジスタ
１４４ 薄膜トランジスタ
１５０ 端子
１５１ 端子
１５２ ゲート絶縁膜
１５３ 接続電極
１５４ 保護絶縁膜
１５５ 透明導電膜
１５６ 電極
４００ 基板
４０１ａ ゲート電極層
４０１ｂ ゲート電極層
４０２ ゲート絶縁膜
４０３ａ 半導体層
４０３ｂ 半導体層
４０４ａ 電極層
４０４ｂ 電極層
４０４ｃ 電極層
４０５ａ 配線層
４０５ｂ 配線層
４０５ｃ 配線層
４０６ コンタクトホール
４３０ａ 薄膜トランジスタ
４３０ｂ 薄膜トランジスタ
５８０ 基板
５８１ 薄膜トランジスタ
５８３ 絶縁層
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９０ａ 黒色領域
５９０ｂ 白色領域
５９４ キャビティ
５９５ 充填材
５９６ 基板
１０００ 携帯電話機
１００１ 筐体
１００２ 表示部
１００３ 操作ボタン
１００４ 外部接続ポート
１００５ スピーカ
１００６ マイク
２６００ ＴＦＴ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
２６３１ ポスター
２６３２ 車内広告
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 絶縁層
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ 柱状のスペーサ
４５０１ 基板
４５０２ 画素部
４５０３ａ 信号線駆動回路
４５０３ｂ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０４ｂ 走査線駆動回路
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１８ａ ＦＰＣ
４５１８ｂ ＦＰＣ
４５１９ 異方性導電膜
４５２０ 隔壁
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 信号線駆動回路
５４００ 基板
５４０１ 画素部
５４０２ 走査線駆動回路
５４０３ 信号線駆動回路
５４０４ 走査線駆動回路
５５０１ 配線
５５０２ 配線
５５０３ 配線
５５０４ 配線
５５０５ 配線
５５０６ 配線
５５４３ ノード
５５４４ ノード
５５７１ 薄膜トランジスタ
５５７２ 薄膜トランジスタ
５５７３ 薄膜トランジスタ
５５７４ 薄膜トランジスタ
５５７５ 薄膜トランジスタ
５５７６ 薄膜トランジスタ
５５７７ 薄膜トランジスタ
５５７８ 薄膜トランジスタ
５６０１ ドライバＩＣ
５６０２ スイッチ群
５６０３ａ 薄膜トランジスタ
５６０３ｂ 薄膜トランジスタ
５６０３ｃ 薄膜トランジスタ
５６１１ 配線
５６１２ 配線
５６１３ 配線
５６２１ 配線
５７０１ フリップフロップ
５７０３ａ タイミング
５７０３ｂ タイミング
５７０３ｃ タイミング
５７１１ 配線
５７１２ 配線
５７１３ 配線
５７１４ 配線
５７１５ 配線
５７１６ 配線
５７１７ 配線
５７２１ 信号
５８０３ａ タイミング
５８０３ｂ タイミング
５８０３ｃ タイミング
５８２１ 信号
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ 駆動用ＴＦＴ
７００２ 発光素子
７００３ 陰極
７００４ 発光層
７００５ 陽極
７０１１ 駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 陰極
７０１４ 発光層
７０１５ 陽極
７０１６ 遮蔽膜
７０１７ 導電膜
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 陰極
７０２４ 発光層
７０２５ 陽極
７０２７ 導電膜
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】