特開 2024-150640 半導体装置とその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024150640

(43)【公開日】2024-10-23

(54)【発明の名称】半導体装置とその製造方法

(51)【国際特許分類】

   H01L 23/29 20060101AFI20241016BHJP

   H01L 25/07 20060101ALI20241016BHJP

   H01L 23/48 20060101ALI20241016BHJP

【ＦＩ】

H01L23/30 R

H01L25/04 C

H01L23/48 P

H01L23/48 G

【審査請求】有

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2024117527

(22)【出願日】2024-07-23

(62)【分割の表示】P 2021093612の分割

【原出願日】2021-06-03

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】児玉 幸雄

(72)【発明者】

【氏名】吉澤 洋明

(72)【発明者】

【氏名】大島 正範

(72)【発明者】

【氏名】平野 敬洋

(57)【要約】      （修正有）

【課題】粗化領域に起因する問題を解決又は抑制する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、第１電極を有する半導体素子１２、２２と、半導体素子を封止する封止体５０と、封止体の内部で第１電極に対向する第１面を有する第１導体板と、を備える。第１導体板の第１面１４ａ、２４ａは、第１電極が接合された実装領域Ｒ１と、実装領域の周囲に位置する粗化領域Ｒ２と、粗化領域と第１面の外周縁との間に位置する非粗化領域Ｒ３と、を有する。粗化領域における表面粗さは、非粗化領域における表面粗さよりも大きい。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１電極（１２ｂ、２２ｂ）を有する半導体素子（１２、２２）と、
前記半導体素子を封止する封止体５０と、
前記封止体の内部で前記第１電極に対向する第１面（１４ａ、２４ａ）を有する第１導体板（１４、２４）と、
を備え、
前記第１導体板の前記第１面は、
前記第１電極が接合された実装領域（Ｒ１）と、前記実装領域の周囲に位置する粗化領域（Ｒ２）と、前記粗化領域と前記第１面の外周縁との間に位置する非粗化領域（Ｒ３）とを有し、
前記粗化領域における表面粗さは、前記非粗化領域における表面粗さよりも大きい、
半導体装置。

【請求項2】

前記粗化領域は、前記実装領域の外周縁に沿って、連続的又は断続的に延びている、請求項１に記載の半導体装置。

【請求項3】

前記粗化領域は、前記実装領域の外縁に沿って連続的に延びており、前記実装領域を取り囲んでいる、請求項２に記載の半導体装置。

【請求項4】

前記第１導体板の第１面は、金属の被膜（５２）で覆われているとともに、前記粗化領域では、前記金属の酸化膜（５４）でさらに覆われている、請求項１から３のいずれか一項に記載の半導体装置。

【請求項5】

前記第１導体板は、前記第１面の反対側に位置するとともに前記封止体の第１面（５０ｂ）に露出する第２面（１４ｂ、２４ｂ）をさらに有する、請求項１から４のいずれか一項に記載の半導体装置。

【請求項6】

前記半導体素子は、前記第１電極の反対側に位置する第２電極（１２ａ、２２ａ）をさらに有し、
前記半導体装置は、前記半導体素子を挟んで前記第１導体板に対向する第２導体板（１６、２６）をさらに備え、
前記第２導体板は、前記封止体の内部で前記第２電極に接合された第３面（１６ｂ、２６ｂ）を有する、請求項１から５のいずれか一項に記載の半導体装置。

【請求項7】

前記第２導体板の前記第３面は、導体スペーサ（１８、２８）を介して、前記半導体素子の前記第２電極に接合されている、請求項６に記載の半導体装置。

【請求項8】

前記第２導体板は、前記第３面の反対側に位置するとともに前記封止体の第２面（５０ａ）に露出する第４面（１６ａ、２６ａ）をさらに有する、請求項７に記載の半導体装置。

【請求項9】

半導体装置の製造方法であって、
第１導体板の第１面の一部を粗化して、前記第１面の一部に粗化領域を形成する工程と、
前記第１導体板の前記第１面の前記粗化領域とは異なる実装領域に、半導体素子を含む少なくとも一つの部材を接合する工程と、
前記第１導体板に接合された前記半導体素子を封止体によって封止する工程と、
を備え、
前記粗化領域は、前記実装領域の周囲に位置するとともに、前記第１面の外周縁から離れて位置しており、
前記接合する工程では、前記第１導体板の前記第１面のうち、前記粗化領域と前記外周縁との間に位置する非粗化領域が、治具（１００）によって支持される、
製造方法。

【請求項10】

前記粗化領域を形成する工程では、前記第１導体板の前記第１面にレーザ（Ｌ）を照射することによって、前記粗化領域を形成する、請求項９に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書で開示する技術は、半導体装置とその製造方法に関する。

【背景技術】

【0002】

特許文献１に、半導体装置が開示されている。この半導体装置は、半導体素子と、半導体素子を封止する封止体と、封止体の内部で半導体素子に対向する表面を有する導体板とを備える。導体板の表面は、半導体素子の電極が接合された実装領域と、実装領域の周囲に位置する粗化領域とを有する。粗化領域では、封止体との密着性を向上するために、例えばレーザ照射といった粗化処理によって、表面粗さが高められている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１８－１６０６５３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体装置の製造工程では、例えば半導体素子と導体板とを接合する際に、治具を用いて導体板を位置決めすることがある。このとき、導体板の表面に粗化領域が設けられていると、粗化領域の凹凸によって治具の摩耗が徐々に進行していくことで、治具の位置決め精度が低下するおそれがある。そこで、導体板の表面の一部に非粗化領域を設け、その非粗化領域を治具によって支持することが考えられる。しかしながら、非粗化領域を単に設けるだけでは、粗化領域の面積が減少することによって、第１導体板と封止体との間の剥離という新たな問題を招くおそれがある。本明細書は、このような粗化領域に起因するトレードオフの問題を、解決又は抑制し得る技術を提供する。

【課題を解決するための手段】

【0005】

本明細書が開示する技術は、半導体装置（１０）に具現化される。この半導体装置は、第１電極（１２ｂ、２２ｂ）を有する半導体素子（１２、２２）と、前記半導体素子を封止する封止体（５０）と、前記封止体の内部で前記第１電極に対向する第１面（１４ａ、２４ａ）を有する第１導体板（１４、２４）とを備える。前記第１導体板の前記第１面は、前記第１電極が接合された実装領域（Ｒ１）と、前記実装領域の周囲に位置する粗化領域（Ｒ２）と、前記粗化領域と前記第１面の外周縁（１４ｅ、２４ｅ）との間に位置する非粗化領域（Ｒ３）とを有する。前記粗化領域における表面粗さは、前記非粗化領域における表面粗さよりも大きい。ここで、前記半導体素子の前記第１電極は、実装領域へ直接的に接合されていてもよいし、導体スペーサといった他の部材を介して、実装領域へ間接的に接合されていてもよい。

【0006】

上記した構成では、第１導体板の第１面に、実装領域及び粗化領域に加えて、非粗化領域が設けられている。非粗化領域の表面粗さは、粗化領域の表面粗さよりも小さい。従って、第１導体板を治具で位置決めする際は、非粗化領域を治具によって支持することで、治具の摩耗を抑制することができる。但し、前述したとおり、非粗化領域を単に設けるだけでは、第１導体板と封止体との間の剥離を招くおそれがある。この点に関して、発熱源である半導体素子の近辺では、封止体との密着性に優れた粗化領域が配置されており、封止体との密着性に劣る非粗化領域については、粗化領域の外側に配置されている。このような構成によると、非粗化領域が存在する場合でも、第１導体板と封止体との間の剥離が効果的に抑制される。

【0007】

本明細書が開示する技術は、半導体装置の製造方法にも具現化される。この製造方法は、第１導体板の第１面の一部を粗化して、前記第１面の一部に粗化領域を形成する工程と、前記第１導体板の前記第１面の前記粗化領域とは異なる実装領域に、半導体素子を含む少なくとも一つの部材を接合する工程と、前記第１導体板に接合された前記半導体素子を封止体によって封止する工程とを備える。前記粗化領域は、前記実装領域の周囲に位置するとともに、前記第１面の外周縁から離れて位置している。そして、前記接合する工程では、前記第１導体板の前記第１面のうち、前記粗化領域と前記外周縁との間に位置する非粗化領域が、治具によって支持される。この製造方法によると、粗化領域に起因する治具の摩耗を抑制して、半導体装置の製造品質を高めることができる。

【0008】

特に限定されないが、上記した粗化領域を形成する工程では、前記第１導体板の前記第１面にレーザを照射することによって、前記粗化領域を形成してもよい。このような構成によると、レーザを照射する強度や時間を調整することによって、粗化領域の表面粗さを自由に変更することができる。また、レーザを照射する範囲を調整することによって、様々な形状を有する粗化領域を自由に形成することができる。

【図面の簡単な説明】

【0009】

【図1】実施例の半導体装置１０の外観を示す平面図。

【図2】図１中のＩＩ－ＩＩ線における断面図であって、半導体装置１０の内部構造を示す。

【図3】図１の平面図から第１上側導体板１６、第２上側導体板２６及び封止体５０の図示を省略した平面図であって、半導体装置１０の内部構造を示す。

【図4】半導体装置１０の電気的な構成を示す回路図。

【図5】第１下側導体板１４及び第２下側導体板２４の各上面１４ａ、２４ａに設けられた実装領域Ｒ１、粗化領域Ｒ２及び非粗化領域Ｒ３を示す平面図。

【図6】図２中のＶＩ－ＶＩ部の拡大図であって、第１下側導体板１４の上面１４ａにおける断面構造を示す。

【図7】半導体装置１０を製造するときに、治具１００を用いて第１下側導体板１４を支持する様子を示す。

【図8】粗化領域Ｒ２の幅Ｗと、第１下側導体板１４と封止体５０との間に生じるせん断応力と、第１上側導体板１６と封止体５０との間に生じるせん断応力との関係を示すデータの一例である。

【図9】図９（Ａ）－図９（Ｄ）は、実装領域Ｒ１の周辺に設けられた粗化領域Ｒ２のいくつかの変形例を示す。

【図10】図１０（Ａ）－図１０（Ｄ）は、実装領域Ｒ１の周辺に設けられた粗化領域Ｒ２のいくつかの変形例を示す。

【図11】図１１は、実装領域Ｒ１の周辺に設けられた粗化領域Ｒ２の一変形例であって、実装領域Ｒ１に対して多重に設けられた環状の粗化領域Ｒ２を示す。

【図12】半導体装置１０の製造方法の一工程を示す図であって、特に、下側導体板１４、２４の各上面１４ａ、２４ａにレーザＬを照射することによって、粗化領域Ｒ２を形成する様子を示す。

【図13】半導体装置１０の製造方法の一工程を示す図であって、下側導体板１４、２４の各上面１４ａ、２４ａの実装領域Ｒ１に、半導体素子１２、２２及び導体スペーサ１８、２８が接合された様子を示す。

【図14】半導体装置１０の製造方法の一工程を示す図であって、導体スペーサ１８、２８に上側導体板１６、２６が接合された様子を示す。

【図15】半導体装置１０の製造方法の一工程を示す図であって、半導体素子１２、２２を封止する封止体５０が成形された様子を示す。

【発明を実施するための形態】

【0010】

本技術の一実施形態において、前記粗化領域（Ｒ２）は、前記実装領域（Ｒ１）の外周縁に沿って、連続的又は断続的に延びていてもよい。このような構成によると、発熱源である半導体素子の近辺では、第１導体板と封止体との間の密着性が十分に高められることで、第１導体板と封止体との間の剥離が効果的に抑制される。

【0011】

上記の実施形態において、前記粗化領域は、前記実装領域の外縁に沿って連続的に延びており、前記実装領域を取り囲んでいてもよい。このような構成によると、発熱源である半導体素子の位置する実装領域と、封止体との密着性に劣る非粗化領域との間が、封止体との密着性に優れる粗化領域によって完全に隔離される。これにより、第１導体板と封止体との間の剥離がより効果的に抑制される。

【0012】

本技術の一実施形態において、前記第１導体板（１４、２４）の第１面（１４ａ、２４ａ）は、金属の被膜（５２）で覆われているとともに、前記粗化領域は、前記金属の酸化膜（５４）でさらに覆われていてもよい。このような構造によると、第１導体板の第１面に設けられた金属の被膜を、例えばレーザ照射によって酸化させることにより、微細な凹凸を有する粗化領域を形成することができる。

【0013】

本技術の一実施形態において、前記第１導体板は、前記第１面の反対側に位置するとともに前記封止体（５０）の表面に露出する第２面（１４ｂ、２４ｂ）をさらに有してもよい。このような構成によると、第１導体板が、半導体素子の熱を封止体の外部へ放熱する放熱板として機能することができる。

【0014】

本技術の一実施形態において、前記半導体素子（１２、２２）は、いわゆる縦型の半導体素子であって、前記第１電極（１２ｂ、２２ｂ）の反対側に位置する第２電極（１２ａ、２２ａ）をさらに有してもよい。この場合、前記半導体装置は、前記半導体素子を挟んで前記第１導体板に対向する第２導体板（１６、２６）をさらに備えてもよい。そして、前記第２導体板は、前記封止体の内部で前記第２電極に接合された第３面（１６ｂ、２６ｂ）を有してもよい。但し、他の実施形態として、本明細書が開示する技術は、縦型の半導体素子を採用する半導体装置にも、同様に適用することができる。

【0015】

本技術の一実施形態において、前記第２導体板の前記第３面は、導体スペーサ（１８、２８）を介して、前記半導体素子の前記第２電極に接合されていてもよい。但し、他の実施形態として、第２導体板の前記第３面は、導体スペーサといった他の部材が介在することなく、半導体素子の第２電極へ直接的に接合されてもよい。

【0016】

前記第２導体板は、前記第３面の反対側に位置するとともに前記封止体の表面（５０ａ）に露出する第４面（１６ａ、２６ａ）をさらに有してもよい。このような構成によると、第２導体板が、半導体素子の熱を封止体の外部へ放熱する放熱板として機能することができる。

【実施例0017】

（実施例１） 図面を参照して、実施例の半導体装置１０について説明する。本実施例の半導体装置１０は、パワー半導体装置であって、例えば電気自動車、ハイブリッド車、燃料電池車といった電動自動車において、コンバータやインバータといった電力変換回路に用いることができる。但し、半導体装置１０の用途は特に限定されない。半導体装置１０は、様々な装置や回路に広く採用することができる。

【0018】

図１－図４に示すように、半導体装置１０は、第１半導体素子１２と、第２半導体素子２２と、これらの半導体素子１２、２２を封止する封止体５０とを備える。封止体５０は、絶縁性材料で構成されている。特に限定されないが、本実施例における封止体５０は、封止用材料（例えばエポキシ樹脂）を用いたインサート成形によって成形されている。

【0019】

第１半導体素子１２と第２半導体素子２２（以下、半導体素子１２、２２と略すことがある）は、それぞれパワー半導体素子であって、互いに同一の構成を有している。第１半導体素子１２は、上面電極１２ａ、下面電極１２ｂ、及び複数の信号パッド１２ｃを有する。上面電極１２ａ及び複数の信号パッド１２ｃは、第１半導体素子１２の上面に位置しており、下面電極１２ｂは、第１半導体素子１２の下面に位置している。同様に、第２半導体素子２２は、上面電極２２ａ、下面電極２２ｂ及び複数の信号パッド２２ｃを有する。

【0020】

一例ではあるが、半導体素子１２、２２は、それぞれＲＣ（Reverse Conducting）－ＩＧＢＴ（Insulated Gate Bipolar Transistor）であって、単一の半導体基板にＩＧＢＴとダイオードとが一体に形成されている。ＩＧＢＴのコレクタ及びダイオードのカソードは、下面電極１２ｂ、２２ｂに接続されており、ＩＧＢＴのエミッタ及びダイオードのアノードは、上面電極１２ａ、２２ａに接続されている。なお、半導体素子１２、２２は、ＲＣ－ＩＧＢＴに限定されず、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）といった、他の種類のパワー半導体素子であってもよい。また、半導体基板の材料についても特に限定されず、例えば、シリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）又は窒化物半導体であってもよい。

【0021】

半導体装置１０は、第１下側導体板１４と、第１上側導体板１６と、第２下側導体板２４と、第２上側導体板２６とをさらに備える。これらの導体板１４、１６、２４、２６は、銅又はその他の金属といった導体で構成されている。なお、これらの導体板１４、１６、２４、２６の一部又は全部が、絶縁体の基板上に導体層が形成された積層基板（絶縁基板とも称される）であってもよい。第１下側導体板１４の上面１４ａと、第１上側導体板１６の下面１６ｂとは、封止体５０の内部で互いに対向しており、それらの二つの面１４ａ、１６ｂの間に第１半導体素子１２が配置されている。

【0022】

第１半導体素子１２の下面電極１２ｂは、第１下側導体板１４の上面１４ａに接合されている。第１半導体素子１２の上面電極１２ａは、導体スペーサ１８を介して第１上側導体板１６の下面１６ｂに接合されている。特に限定されないが、第１半導体素子１２の下面電極１２ｂは、第１下側導体板１４の上面１４ａに、はんだ層１３を介して接合されている。第１半導体素子１２の上面電極１２ａは、第１導体スペーサ１８の下面に、はんだ層１５を介して接合されている。そして、第１導体スペーサ１８の上面は、第１上側導体板１６の下面１６ｂに、はんだ層１７を介して接合されている。これにより、第１下側導体板１４と第１上側導体板１６との間は、第１半導体素子１２を介して電気的に接続されている。

【0023】

同様に、第２下側導体板２４の上面２４ａと、第２上側導体板２６の下面２６ｂとは、封止体５０の内部で互いに対向しており、それらの二つの面２４ａ、２６ｂの間に第２半導体素子２２が配置されている。第２半導体素子２２の下面電極２２ｂは、第２下側導体板２４の上面２４ａに、はんだ層２３を介して接合されている。第２半導体素子２２の上面電極２２ａは、導体スペーサ２８を介して第１上側導体板１６の下面１６ｂに接合されている。詳しくは、第２半導体素子２２の上面電極２２ａが、第２導体スペーサ２８の下面にはんだ層２５を介して接合されており、第２導体スペーサ２８の上面が、第２上側導体板２６の下面２６ｂに、はんだ層２７を介して接合されている。これにより、第２下側導体板２４と第２上側導体板２６との間は、第２半導体素子２２を介して電気的に接続されている。

【0024】

第２下側導体板２４は、封止体５０の内部に位置する継手部３０において、第１上側導体板１６と電気的に接続されている。これにより、第１半導体素子１２と第２半導体素子２２は、電気的に直列に接続されている。一例ではあるが、継手部３０の一部は、第２下側導体板２４と一体に形成され、継手部３０の他の一部は、第１上側導体板１６と一体に形成されており、それらがはんだ層３１を介して互いに接合されている。但し、他の実施形態として、継手部３０の少なくとも一部が、第１上側導体板１６及び第２下側導体板２４とは独立した部材で構成されてもよい。

【0025】

第１下側導体板１４の下面１４ｂと、第２下側導体板２４の下面２４ｂとは、封止体５０の下面５０ｂにおいて外部に露出している。これにより、第１下側導体板１４と第２下側導体板２４とは、半導体装置１０において導電経路の一部を構成するだけでなく、半導体素子１２、２２の熱を外部へ放出する放熱板としても機能する。同様に、第１上側導体板１６の上面１６ａと、第２上側導体板２６の上面２６ａとは、封止体５０の上面５０ａにおいて外部に露出している。これにより、第１上側導体板１６と第２上側導体板２６についても、半導体装置１０において導電経路の一部を構成するだけでなく、半導体素子１２、２２の熱を外部へ放出する放熱板としても機能する。

【0026】

半導体装置１０は、第１電力端子４０（Ｐ端子）、第２電力端子４２（Ｎ端子）及び第３電力端子４４（Ｏ端子）をさらに備える。これら三つの電力端子４０、４２、４４は、封止体５０の内外に亘って延びている。一例ではあるが、三つの電力端子４０、４２、４４は、互いに平行であって、封止体５０から第１方向（図１における上下方向）に沿って突出している。第１電力端子４０は、封止体５０の内部において、第１下側導体板１４と電気的に接続されている。第２電力端子４２は、封止体５０の内部において、第２上側導体板２６と電気的に接続されている。そして、第３電力端子４４は、封止体５０の内部において、第２下側導体板２４と電気的に接続されている。特に限定されないが、本実施例における半導体装置１０では、第１電力端子４０が、第１下側導体板１４と一体に形成されており、第３電力端子４４が、第２下側導体板２４と一体に形成されている。

【0027】

半導体装置１０はさらに、複数の第１信号端子４６と、複数の第２信号端子４８とを備える。複数の第１信号端子４６及び複数の第２信号端子４８は、封止体５０を挟んで、三つの電力端子４０、４２、４４とは反対側に位置している。複数の第１信号端子４６は、互いに平行であって、封止体５０から第１方向（図１、図２における上下方向）に沿って突出している。複数の第１信号端子４６は、封止体５０の内部において、第１半導体素子１２の複数の信号パッド１２ｃにそれぞれ接続されている。複数の第１信号端子４６には、例えば、第１半導体素子１２にゲート信号を入力するためのゲート信号端子が含まれる（図４参照）。複数の第１信号端子４６と複数の信号パッド１２ｃとの間は、ボンディングワイヤ３６を介してそれぞれ接続されている。但し、他の実施形態として、複数の第１信号端子４６と複数の信号パッド１２ｃとの間が、例えばはんだ付けやろう付け等によって、直接的に接続されてもよい。

【0028】

同様に、複数の第２信号端子４８は、互いに平行であって、封止体５０から第１方向に沿って突出している。複数の第２信号端子４８は、封止体５０の内部において、第２半導体素子２２の複数の信号パッド２２ｃにそれぞれ接続されている。複数の第２信号端子４８には、例えば、第２半導体素子２２にゲート信号を入力するためのゲート信号端子が含まれる。複数の第２信号端子４８と複数の信号パッド２２ｃとの間は、ボンディングワイヤ３８を介して接続されている。但し、他の実施形態として、複数の第２信号端子４８と複数の信号パッド２４ｃとの間が、例えばはんだ付けやろう付け等によって、直接的に接続されてもよい。

【0029】

以上の構成により、本実施例の半導体装置１０では、第１電力端子４０と第３電力端子４４との間が、第１半導体素子１２を介して接続されており、第２電力端子４２と第３電力端子４４との間が、第２半導体素子２２を介して接続されている。前述したように、第１半導体素子１２及び第２半導体素子２２は、スイッチング素子であるＩＧＢＴを内蔵しており、第１信号端子４６又は第２信号端子４８からゲート信号が入力されることで、それぞれ独立してターンオン及びターンオフされる。このような構成を有することで、本実施例の半導体装置１０は、コンバータやインバータといった電力変換回路において、上下一対のアームを構成することができる。

【0030】

図３、図５に示すように、第１下側導体板１４の上面１４ａは、実装領域Ｒ１と粗化領域Ｒ２と非粗化領域Ｒ３とを有する。実装領域Ｒ１は、第１半導体素子１２が実装された領域であって、第１半導体素子１２の下面電極１２ｂが接合されている。粗化領域Ｒ２は、粗化処理された領域であって、実装領域Ｒ１及び非粗化領域Ｒ３よりも大きな表面粗さを有する。粗化領域Ｒ２は、実装領域Ｒ１の周囲に位置している。特に限定されないが、本実施例における粗化領域Ｒ２は、実装領域Ｒ１の外周縁に沿って連続的に延びており、実装領域Ｒ１を取り囲んでいる。ここで、粗化領域Ｒ２の幅Ｗは、特に限定されないが、０．５ｍｍ以上とすることができる。

【0031】

非粗化領域Ｒ３は、粗化領域Ｒ２と第１下側導体板１４の上面１４ａの外周縁１４ｅとの間に位置している。特に限定されないが、本実施例における非粗化領域Ｒ３は、粗化領域Ｒ２の外側から上面１４ａの外周縁１４ｅまで、連続的に延びている。また、非粗化領域Ｒ３は、環状に形成された粗化領域Ｒ２によって、実装領域Ｒ１から完全に隔離されている。非粗化領域Ｒ３は、粗化処理されていない領域であり、粗化領域Ｒ２よりも小さな表面粗さを有する。なお、粗化領域Ｒ２及び非粗化領域Ｒ３の具体的な構成については、特に限定されない。

【0032】

一例ではあるが、図６に示すように、本実施例の半導体装置１０では、第１下側導体板１４の上面１４ａが、ニッケルといった金属の被膜５２で覆われているとともに、粗化領域Ｒ２では、当該金属の酸化膜５４でさらに覆われている。このような構造については、特に限定されないが、第１下側導体板１４の上面１４ａに設けられた金属の被膜５２を、例えばレーザ照射によって酸化させることによって、微細な凹凸を有する粗化領域Ｒ２を形成することができる。

【0033】

図７に示すように、半導体装置１０の製造工程では、治具１００を用いて第１下側導体板１４を位置決めすることがある。このとき、第１下側導体板１４の上面１４ａに非粗化領域Ｒ３が設けられていると、非粗化領域Ｒ３を治具１００によって支持することで、治具１００の摩耗を抑制することができる。これにより、治具１００の摩耗に起因して半導体装置１０の製造品質が低下するという問題を、未然に回避することができる。

【0034】

ここで、第１下側導体板１４の上面１４ａに、非粗化領域Ｒ３を単に設けるだけでは、第１下側導体板１４と封止体５０との間の剥離を招くおそれがある。そのことから、発熱源である第１半導体素子１２の近辺では、封止体５０との密着性に優れた粗化領域Ｒ２が配置されるとよく、封止体５０との密着性に劣る非粗化領域Ｒ３については、粗化領域Ｒ２の外側に配置されているとよい。このような構成によると、非粗化領域Ｒ３が存在する場合でも、第１下側導体板１４と封止体５０との間の剥離が効果的に抑制される。

【0035】

図８は、粗化領域Ｒ２の幅Ｗと、第１下側導体板１４と封止体５０との間に生じるせん断応力と、第１上側導体板１６と封止体５０との間に生じるせん断応力との関係を、シミュレーションによって求めたデータを示す。図７に示すように、粗化領域Ｒ２の幅Ｗが大きくなるほど、第１下側導体板１４と封止体５０との間に生じるせん断応力も、第１上側導体板１６と封止体５０との間に生じるせん断応力も、それぞれ低下していく。即ち、粗化領域Ｒ２の幅Ｗが大きくなるほど、封止体５０の剥離が生じ難いことを示している。そして、粗化領域Ｒ２の幅Ｗが０．５ｍｍ以上であれば、第１下側導体板１４の上面１４ａの全体に粗化領域Ｒ２を設けた場合と同程度に、封止体５０の剥離が抑制されることを確認することができる。

【0036】

上述した第１下側導体板１４に係る構成は、第２下側導体板２４にも採用されている。即ち、第２下側導体板２４の上面２４ａにも、第１下側導体板１４と同様に、実装領域Ｒ１と粗化領域Ｒ２と非粗化領域Ｒ３とが設けられている。

【0037】

図９、図１０、図１１に示すように、粗化領域Ｒ２の形状については、様々に変形することができる。例えば、図９（Ａ）、（Ｂ）に示すように、粗化領域Ｒ２は、実装領域Ｒ１の外周縁に沿って、断続的に設けられていてもよい。図９（Ｃ）、（Ｄ）に示すように、粗化領域Ｒ２は、実装領域Ｒ１の外周縁のうち、一部の辺のみに沿って設けられてもよい。図１０（Ａ）、（Ｂ）に示すように、粗化領域Ｒ２は、複数の粗化領域Ｒ２の集合で構成されてもよく、この場合、実装領域Ｒ１の角部にのみ設けられてもよいし、実装領域Ｒ１の角部を除いて設けられてもよい。あるいは、図１０（Ｃ）、（Ｄ）に示すように、環状に形成された粗化領域Ｒ２の内部に、少なくとも一つの粗化されていない領域が設けられていてもよい。図１１に示す変形例では、実装領域Ｒ１を多重に取り囲むように、複数の粗化領域Ｒ２が形成されている。この場合、それぞれの粗化領域Ｒ２の幅Ｗ１、Ｗ２の和が、０．５ｍｍ以上であるとよい。即ち、Ｗ１＋Ｗ２≧０．５ｍｍの関係が満たされるとよい。

【0038】

以下、図１２－図１５を参照して、半導体装置１０の製造方法について説明する。図１２に示すように、先ず、第１下側導体板１４の上面１４ａの一部、及び、第２下側導体板２４の上面２４ａの一部を粗化して、それらの上面１４ａ、２４ａの一部に粗化領域Ｒ２を形成する。粗化領域Ｒ２は、実装領域Ｒ１の周囲に設けられ、上面１４ａ、２４ａの外周縁１４ｅ、２４ｅから離れて位置している。特に限定されないが、この工程では、第１下側導体板１４及び第２下側導体板２４の各上面１４ａ、２４ａにレーザＬを照射することによって、粗化領域Ｒ２が形成されてもよい。

【0039】

次に、図１３に示すように、第１下側導体板１４の実装領域Ｒ１に、第１半導体素子１２及び第１導体スペーサ１８を接合するとともに、第２下側導体板２４の実装領域Ｒ１に、第２半導体素子２２及び第２導体スペーサ２８を接合する。次に、図１４に示すように、第１導体スペーサ１８に、第１上側導体板１６を接合するとともに、第２導体スペーサ２８に、第２上側導体板２６を接合する。このように、図１３、図１４に示す工程では、第１下側導体板１４の実装領域Ｒ１に、第１半導体素子１２及びその他の必要な部材を接合し、第２下側導体板２４の実装領域Ｒ１に、第２半導体素子２２及びその他の必要な部材を接合する。これらの接合する工程では、図７に示したように、治具１００を用いて第１下側導体板１４及び第２下側導体板２４を支持してもよい。この場合、粗化領域Ｒ２の外側に位置する非粗化領域Ｒ３を治具１００によって支持するとよく、それによって治具１００の摩耗を抑制することができる。

【0040】

次に、図１４に示すように、封止体５０を成形することによって、第１半導体素子１２及び第２半導体素子２２を封止する。一例ではあるが、封止体５０は、インサート成形によって形成することができる。その後、他の必要な工程が実施されることによって、半導体装置１０は完成する。

【0041】

以上、本明細書が開示する技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。本実施例における第１半導体素子１２及び第２半導体素子２２は、本明細書が開示する技術における半導体素子の一例である。本実施例における第１半導体素子１２の下面電極１２ｂ及び第２半導体素子２２の下面電極２２ｂは、本明細書が開示する技術における半導体素子の第１電極の一例である。本実施例における第１半導体素子１２の上面電極１２ａ及び第２半導体素子２２の上面電極２２ａは、本明細書が開示する技術における半導体素子の第２電極の一例である。本実施例における第１下側導体板１４及び第２下側導体板２４は、本明細書が開示する技術における第１導体板の一例である。本実施例における第１下側導体板１４の上面１４ａ及び第２下側導体板２４の上面２４ａは、本明細書が開示する技術における第１導体板の第１面の一例である。本実施例における第１下側導体板１４の下面１４ｂ及び第２下側導体板２４の下面２４ｂは、本明細書が開示する技術における第１導体板の第２面の一例である。本実施例における第１上側導体板１６及び第２上側導体板２６は、本明細書が開示する技術における第２導体板の一例である。本実施例における第１上側導体板１６の下面１６ｂ及び第２上側導体板２６の下面２６ｂは、本明細書が開示する技術における第２導体板の第３面の一例である。本実施例における第１上側導体板１６の上面１６ａ及び第２上側導体板２６の上面２６ａは、本明細書が開示する技術における第２導体板の第４面の一例である。

【0042】

特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書、又は、図面に説明した技術要素は、単独で、あるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。本明細書又は図面に例示した技術は、複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

【符号の説明】

【0043】

１０：半導体装置
１２、２２：半導体素子
１４、２４：下側導体板
１６、２６：第１上側導体板
１８、２８：導体スペーサ
４０、４２、４４：電力端子
Ｒ１：実装領域
Ｒ２：粗化領域
Ｒ３：非粗化領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【手続補正書】

【提出日】2024-08-08

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【請求項1】

第１電極（１２ｂ）を有する第１半導体素子（１２）と、
前記第１半導体素子を封止する封止体（５０）と、
前記封止体の内部で前記第１電極に対向する第１面（１４ａ）を有する第１導体板（１４）と、
前記第１導体板と一体に形成されているとともに、前記封止体から突出している第１電力端子（４０）と、
を備え、
前記第１導体板の前記第１面は、前記第１電極が接合された実装領域（Ｒ１）と、前記実装領域の周囲に位置する第１粗化領域（Ｒ２）と、前記第１粗化領域と前記第１面の外周縁との間に位置する非粗化領域（Ｒ３）と、前記第１電力端子の基端が接続された部分に位置する第２粗化領域（Ｒ２）と、を有し、
前記第１粗化領域及び前記第２粗化領域における表面粗さは、前記非粗化領域における表面粗さよりも大きい、
半導体装置。

【請求項2】

前記第１粗化領域は、前記実装領域を取り囲んでいるとともに、０．５ｍｍ以上の幅を有する、請求項１に記載の半導体装置。

【請求項3】

前記第１粗化領域は、前記実装領域を多重に取り囲む複数の粗化領域を有する、請求項１に記載の半導体装置。

【請求項4】

（請求項６、７）
前記第１半導体素子は、前記第１電極の反対側に位置する第２電極（１２ａ）をさらに有し、
前記半導体装置は、前記第１半導体素子を挟んで前記第１導体板に対向する第２導体板（１６）をさらに備え、
前記第２導体板は、前記封止体の内部で導体スペーサ（１８）を介して前記第２電極に接合された第３面（１６ｂ）を有する、請求項１から３のいずれか一項に記載の半導体装置。

【請求項5】

前記封止体から突出するとともに、前記封止体の内部で前記半導体素子の信号パッド（２２ｃ）に接続された第１信号端子（４６）をさらに備え、
前記第１電力端子は、前記封止体を挟んで、前記第１信号端子とは反対側に位置する、請求項４に記載の半導体装置。

【請求項6】

前記封止体の内部に封止されているとともに、第３電極（２２ｂ）及び第４電極（２２ａ）を有する第２半導体素子（２２）と、
前記封止体の内部で前記第３電極に対向する第１面（２４ａ）を有する第３導体板（２４）と、
前記第２半導体素子を挟んで前記第３導体板と対向しており、前記封止体の内部で導体スペーサ（２８）を介して前記第４電極（２２ａ）に接合された第３面（２６ｂ）を有する第４導体板（２６）と、
前記封止体から突出するとともに、前記封止体の内部で前記第４導体板と電気的に接続された第２電力端子（４２）と、
前記第３導体板と一体に形成されているとともに、前記封止体から突出している第３電力端子（４４）と、
前記封止体から突出するとともに、前記封止体の内部で前記第２半導体素子の信号パッド（２２ｃ）に接続された第２信号端子（４８）と、
前記封止体の内部に位置するとともに、前記第２導体板と前記第３導体板との間を電気的に接続する継手部（３０）と、
をさらに備え、
前記第３導体板の前記第１面は、
前記第３電極が接合された実装領域（Ｒ１）と、前記実装領域の周囲に位置する第１粗化領域（Ｒ２）と、前記第１粗化領域と前記第３面の外周縁との間に位置する非粗化領域（Ｒ３）と、前記第３電力端子の基端が接続された部分に位置する第２粗化領域とを有し、
前記第３導体板の前記第１粗化領域及び前記第２粗化領域における表面粗さは、前記第３導体板の前記非粗化領域における表面粗さよりも大きい、請求項５に記載の半導体装置。

【請求項7】

前記第１信号端子を複数備える、請求項５に記載の半導体装置。

【請求項8】

前記第１信号端子と前記信号パッドとの間は、ワイヤボンディング又ははんだ付けによって接続されている、請求項７に記載の半導体装置。

【請求項9】

前記第１電力端子、前記第２電力端子及び前記第３電力端子は、互いに平行であって、前記封止体から同じ方向へ直線状に延びている、請求項６に記載の半導体装置。

【請求項10】

前記複数の第１信号端子は、互いに平行であって、前記封止体から同じ方向へ直線状に延びている、請求項７に記載の半導体装置。

【請求項11】

半導体装置の製造方法であって、
第１導体板の第１面の一部を粗化して、前記第１面の一部に粗化領域を形成する工程と、
前記第１導体板の前記第１面の前記粗化領域とは異なる実装領域に、半導体素子を含む少なくとも一つの部材を接合する工程と、
前記第１導体板に接合された前記半導体素子を封止体によって封止する工程と、
を備え、
前記第１導体板には、第１電力端子が一体に形成されており、
前記粗化領域は、前記実装領域の周囲に位置するとともに、前記第１面の外周縁から離れて位置する第１粗化領域と、前記第１電力端子の基端が接続された部分に位置する第２粗化領域と、を有し、
前記接合する工程では、前記第１導体板の前記第１面のうち、前記第１粗化領域と前記外周縁との間に位置する非粗化領域が、治具（１００）によって支持される、
製造方法。

【請求項12】

前記接合する工程では、前記非粗化領域のうち、前記半導体素子の両側に位置する少なくとも二カ所が、前記治具によって支持される、請求項１１に記載の製造方法。