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▶ レノボ・シンガポール・プライベート・リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024150865
(43)【公開日】2024-10-24
(54)【発明の名称】表示装置
(51)【国際特許分類】
G09G 3/3291 20160101AFI20241017BHJP
G09G 3/3233 20160101ALI20241017BHJP
G09G 3/20 20060101ALI20241017BHJP
H10K 50/10 20230101ALI20241017BHJP
H10K 59/12 20230101ALI20241017BHJP
【ＦＩ】
G09G3/3291
G09G3/3233
G09G3/20 611A
G09G3/20 621E
G09G3/20 623X
G09G3/20 624B
H10K50/10
H10K59/12
G09G3/20 660Q
【審査請求】有
【請求項の数】3
【出願形態】ＯＬ
(21)【出願番号】P 2023063879
(22)【出願日】2023-04-11
(71)【出願人】
【識別番号】505205731
【氏名又は名称】レノボ・シンガポール・プライベート・リミテッド
(74)【代理人】
【識別番号】100161207
【弁理士】
【氏名又は名称】西澤 和純
(74)【代理人】
【識別番号】100169764
【弁理士】
【氏名又は名称】清水 雄一郎
(74)【代理人】
【識別番号】100175824
【弁理士】
【氏名又は名称】小林 淳一
(74)【代理人】
【識別番号】100206081
【弁理士】
【氏名又は名称】片岡 央
(72)【発明者】
【氏名】土橋 守幸
(72)【発明者】
【氏名】藤井 一男
(72)【発明者】
【氏名】肖 利民
【テーマコード（参考）】
3K107
5C080
5C380
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107CC14
3K107EE03
3K107HH04
3K107HH05
5C080AA06
5C080BB05
5C080DD26
5C080JJ02
5C080JJ03
5C080JJ04
5C380AA01
5C380AB06
5C380BA03
5C380CA08
5C380CA44
5C380CB01
5C380CB17
5C380CC04
5C380CC26
5C380CC33
5C380CC39
5C380CC55
5C380CC63
5C380CD015
5C380DA02
5C380DA24
5C380DA32
(57)【要約】
【課題】アクティブマトリクス型の表示パネルにて一部の領域に画像を表示させる際の消費電力が削減されるようにする。
【解決手段】画素データに応じた画素電流を流すＦＥＴと、ＦＥＴのゲート電圧をシフトさせる電圧シフト回路と、画素電流が流れることにより発光する発光素子とを含む画素によるアクティブマトリクス方式の表示パネルと、電圧シフト回路にゲート電圧をシフトさせるシフト制御電圧を供給するシフト制御電圧回路とを備え、シフト制御電圧回路は、表示パネルの表示面が水平方向に沿って画像表示領域と画像非表示領域とで分割されるように設定された場合に、前記画像表示領域に含まれる各画素の前記電圧シフト回路に対しては第１電圧値によるシフト制御電圧を供給し、画像非表示領域に含まれる各画素の電圧シフト回路に対しては、第２電圧値によるシフト制御電圧を供給するように表示装置を構成する。
【選択図】図７
【解決手段】画素データに応じた画素電流を流すＦＥＴと、ＦＥＴのゲート電圧をシフトさせる電圧シフト回路と、画素電流が流れることにより発光する発光素子とを含む画素によるアクティブマトリクス方式の表示パネルと、電圧シフト回路にゲート電圧をシフトさせるシフト制御電圧を供給するシフト制御電圧回路とを備え、シフト制御電圧回路は、表示パネルの表示面が水平方向に沿って画像表示領域と画像非表示領域とで分割されるように設定された場合に、前記画像表示領域に含まれる各画素の前記電圧シフト回路に対しては第１電圧値によるシフト制御電圧を供給し、画像非表示領域に含まれる各画素の電圧シフト回路に対しては、第２電圧値によるシフト制御電圧を供給するように表示装置を構成する。
【選択図】図７
【特許請求の範囲】
【請求項1】
画素データの電圧に応じた画素電流を流すＦＥＴを備える電流出力回路と、前記ＦＥＴのゲート電圧をシフトさせる電圧シフト回路と、前記画素電流が流れることにより発光する発光素子とを含む画素がマトリクス状に配置されたアクティブマトリクス方式による表示パネルと、
前記電圧シフト回路に対してゲート電圧をシフトさせるシフト制御電圧を供給するシフト制御電圧回路とを備え、
前記シフト制御電圧回路は、
前記表示パネルが水平方向に沿って画像表示領域と画像非表示領域とで分割されるように設定された場合に、
前記画像表示領域に含まれる各画素の前記電圧シフト回路に対しては、前記ＦＥＴが前記画素データの電圧に応じて導通するゲート電圧を設定する第１電圧値によるシフト制御電圧を供給し、
前記画像非表示領域に含まれる各画素の前記電圧シフト回路に対しては、前記ＦＥＴが前記画素データの電圧の最大値に対して導通しないゲート電圧を設定する第２電圧値によるシフト制御電圧を供給する
表示装置。
前記電圧シフト回路に対してゲート電圧をシフトさせるシフト制御電圧を供給するシフト制御電圧回路とを備え、
前記シフト制御電圧回路は、
前記表示パネルが水平方向に沿って画像表示領域と画像非表示領域とで分割されるように設定された場合に、
前記画像表示領域に含まれる各画素の前記電圧シフト回路に対しては、前記ＦＥＴが前記画素データの電圧に応じて導通するゲート電圧を設定する第１電圧値によるシフト制御電圧を供給し、
前記画像非表示領域に含まれる各画素の前記電圧シフト回路に対しては、前記ＦＥＴが前記画素データの電圧の最大値に対して導通しないゲート電圧を設定する第２電圧値によるシフト制御電圧を供給する
表示装置。
【請求項2】
前記シフト制御電圧回路は、
前記画像表示領域に対応して前記第１電圧値によるシフト制御電圧を供給する第１シフト制御電圧回路と、前記画像非表示領域に対応して前記第２電圧値によるシフト制御電圧を供給する第２シフト制御電圧回路とを有する
請求項１に記載の表示装置。
前記画像表示領域に対応して前記第１電圧値によるシフト制御電圧を供給する第１シフト制御電圧回路と、前記画像非表示領域に対応して前記第２電圧値によるシフト制御電圧を供給する第２シフト制御電圧回路とを有する
請求項１に記載の表示装置。
【請求項3】
前記シフト制御電圧回路は、
前記表示パネルの全領域を前記画像表示領域とするように設定された場合に、前記表示パネルにおけるすべての画素の前記電圧シフト回路に対して、前記第１電圧値によるシフト制御電圧を供給する
請求項１または２に記載の表示装置。
前記表示パネルの全領域を前記画像表示領域とするように設定された場合に、前記表示パネルにおけるすべての画素の前記電圧シフト回路に対して、前記第１電圧値によるシフト制御電圧を供給する
請求項１または２に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示装置に関する。
【背景技術】
【0002】
有機ＥＬ素子等の電流駆動型発光素子を画素に用いたアクティブマトリクス型の表示装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００８－８３１１７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
例えば、ＯＬＥＤ（Organic Light-Emitting Diode）を発光素子として用いることで折り畳みが可能とされ、大きなサイズの表示パネルを有する表示装置の場合には、表示パネルを折りたたんで、表示パネルの一部領域にユーザが見る画像を表示させることが可能である。
このように、アクティブマトリクス型の表示パネルにて一部の領域にユーザが見る画像を表示させるにあたり消費電力の低減が図られるようにすることが好ましい。
このように、アクティブマトリクス型の表示パネルにて一部の領域にユーザが見る画像を表示させるにあたり消費電力の低減が図られるようにすることが好ましい。
【0005】
本発明は、上記した課題を考慮して、アクティブマトリクス型の表示パネルにて一部の領域に画像を表示させる際の消費電力が削減されるようにすることを目的とする。
【課題を解決するための手段】
【0006】
上述した課題を解決する本発明の一態様は、画素データの電圧に応じた画素電流を流すＦＥＴを備える電流出力回路と、前記ＦＥＴのゲート電圧をシフトさせる電圧シフト回路と、前記画素電流が流れることにより発光する発光素子とを含む画素がマトリクス状に配置されたアクティブマトリクス方式による表示パネルと、前記電圧シフト回路に対してゲート電圧をシフトさせるシフト制御電圧を供給するシフト制御電圧回路とを備え、前記シフト制御電圧回路は、前記表示パネルが水平方向に沿って画像表示領域と画像非表示領域とで分割されるように設定された場合に、前記画像表示領域に含まれる各画素の前記電圧シフト回路に対しては、前記ＦＥＴが前記画素データの電圧に応じて導通するゲート電圧を設定する第１電圧値によるシフト制御電圧を供給し、前記画像非表示領域に含まれる各画素の前記電圧シフト回路に対しては、前記ＦＥＴが前記画素データの電圧の最大値に対して導通しないゲート電圧を設定する第２電圧値によるシフト制御電圧を供給する表示装置である。
【発明の効果】
【0007】
本発明によれば、アクティブマトリクス型の表示パネルにて一部の領域に画像を表示させる際の消費電力が削減されるようになるとの効果が得られる。
【図面の簡単な説明】
【0008】
【図1】本実施形態における表示装置の構成例を示す図である。
【図2】本実施形態における画素の回路構成例を示す図である。
【図3】本実施形態における画素の回路の動作例を示す図である。
【図4】本実施形態における表示パネルの全領域にて画像を表示する場合の画素の駆動タイミングの一例を示すタイミングチャートである。
【図5】本実施形態における表示パネルにおける区分例を示す図である。
【図6】本実施形態における表示装置の部分領域表示に対応する構成例を示す図である。
【図7】本実施形態における表示パネルにて部分領域表示を行う場合の画素の駆動タイミングの一例を示すタイミングチャートである。
【発明を実施するための形態】
【0009】
図１は、本実施形態の表示装置１の構成例を示している。同図の表示装置１はアクティブマトリクス型である。同図の表示装置は、表示パネル１０、ゲートスキャン回路２０（スイッチ素子駆動回路の一例）、およびデータ駆動回路３０（３０－１～３０－６）を備える。
【0010】
表示パネル１０は、発光素子を有して形成される画素がマトリクス状に配置された表示面を有する。
【0011】
ゲートスキャン回路２０は、表示パネル１０において水平に配列されたゲートライン（水平ライン）のスキャンを行う回路である。
【0012】
データ駆動回路３０は、表示パネル１０において垂直に配列されたデータラインにデータ信号を出力する回路である。同図において、データ駆動回路３０は、３つが設けられた例が示されている。この場合、表示パネル１０において配列されるデータラインは、配列順に従って６つの組に区分され、区分された各１つのデータラインの組に対して、各１つのデータ駆動回路３０がデータ信号を出力するようにされている。なお、本実施形態において、データ駆動回路３０は区分されることなく１つとされたうえで、表示パネル１０において配列されるデータラインのそれぞれにデータ信号を出力してよい。
【0013】
図２は、本実施形態の表示パネル１０において配置される１つの画素１１の回路構成例を示している。同図に示される画素１１の回路構成は、基本的なものの一つである。画素１１の回路構成については特に限定されない。同図において示されるトランジスタは、いずれもＦＥＴであり、具体的にはＭＯＳＦＥＴである場合を例に挙げる。
【0014】
トランジスタＴ１のドレインは電源電圧ＶＤＤと接続され、トランジスタＴ１のソースはトランジスタＴ４（第１スイッチ素子の一例）のドレインと接続され、トランジスタＴ１のゲートはキャパシタＣ１を介してトランジスタＴ３のソースと接続される。
トランジスタＴ２のドレインはトランジスタＴ１ソースと接続され、トランジスタＴ２のソースはトランジスタＴ１のゲートと接続され、トランジスタＴ２のゲートは、初期化信号（駆動信号の一例）ＳＣＡＮ［ｎ－１］に対応する初期化制御ラインと接続される。
トランジスタＴ３のドレインはデータラインと接続され、トランジスタＴ３のソースはキャパシタＣ１を介してトランジスタＴ１のゲートと接続され、トランジスタＴ３のゲートは書込制御信号（駆動信号の一例）ＳＣＡＮ［ｎ］に対応する書込制御ラインと接続される。
トランジスタＴ１、トランジスタＴ２、トランジスタＴ３、およびキャパシタＣ１により、電流出力回路１１１が形成される。電流出力回路１１１は、データ信号ＶＤＡＴＡの電圧値に応じた画素駆動電流Ｉｏを出力する。画素駆動電流Ｉｏは、トランジスタＴ４がオンとなることに応じて、トランジスタＴ１からトランジスタＴ４を介して発光素子Ｄ１に流れる。
トランジスタＴ４（スイッチ素子の一例）のドレインはトランジスタＴ１のソースと接続され、トランジスタＴ４のソースは発光素子Ｄ１の一端と接続され、ゲートは発光制御信号（駆動信号の一例）ＥＭ［ｎ］に対応する発光制御ラインと接続される。
表示パネル１０において水平方向に配列される画素１１に対応して配置される１つのゲートラインは、初期化制御ライン、書込制御ライン、および発光制御ラインを含む。
発光素子Ｄ１は、トランジスタＴ４のソースとグランドとの間に挿入される。
トランジスタＴ５のドレインはシフト電圧ラインと接続され、トランジスタＴ５のソースはトランジスタＴ３のソースとキャパシタＣ１との接続点に接続され、トランジスタＴ５のゲートは初期化制御ラインと接続される。このように接続されるトランジスタＴ５により電圧シフト回路１１２が形成される。
トランジスタＴ２のドレインはトランジスタＴ１ソースと接続され、トランジスタＴ２のソースはトランジスタＴ１のゲートと接続され、トランジスタＴ２のゲートは、初期化信号（駆動信号の一例）ＳＣＡＮ［ｎ－１］に対応する初期化制御ラインと接続される。
トランジスタＴ３のドレインはデータラインと接続され、トランジスタＴ３のソースはキャパシタＣ１を介してトランジスタＴ１のゲートと接続され、トランジスタＴ３のゲートは書込制御信号（駆動信号の一例）ＳＣＡＮ［ｎ］に対応する書込制御ラインと接続される。
トランジスタＴ１、トランジスタＴ２、トランジスタＴ３、およびキャパシタＣ１により、電流出力回路１１１が形成される。電流出力回路１１１は、データ信号ＶＤＡＴＡの電圧値に応じた画素駆動電流Ｉｏを出力する。画素駆動電流Ｉｏは、トランジスタＴ４がオンとなることに応じて、トランジスタＴ１からトランジスタＴ４を介して発光素子Ｄ１に流れる。
トランジスタＴ４（スイッチ素子の一例）のドレインはトランジスタＴ１のソースと接続され、トランジスタＴ４のソースは発光素子Ｄ１の一端と接続され、ゲートは発光制御信号（駆動信号の一例）ＥＭ［ｎ］に対応する発光制御ラインと接続される。
表示パネル１０において水平方向に配列される画素１１に対応して配置される１つのゲートラインは、初期化制御ライン、書込制御ライン、および発光制御ラインを含む。
発光素子Ｄ１は、トランジスタＴ４のソースとグランドとの間に挿入される。
トランジスタＴ５のドレインはシフト電圧ラインと接続され、トランジスタＴ５のソースはトランジスタＴ３のソースとキャパシタＣ１との接続点に接続され、トランジスタＴ５のゲートは初期化制御ラインと接続される。このように接続されるトランジスタＴ５により電圧シフト回路１１２が形成される。
【0015】
本実施形態における発光素子Ｄ１の種別は特に限定されないが、例えば、ＯＬＥＤを用いることができる。
【0016】
図３を参照して、図２の画素１１における回路の動作について説明する。
１フレーム期間が開始されると、まず、期間ｔｍ１において初期化信号ＳＣＡＮ［ｎ－１］が出力され、トランジスタＴ２とトランジスタＴ５がオンとなる。このとき、トランジスタＴ１、Ｔ３、Ｔ４はオフである。
上記のようにトランジスタＴ２、トランジスタＴ５が導通することにより、トランジスタＴ１のゲート－ソース間電圧は、所定値のゲート閾値電圧Ｖｔｈとなるように初期化される。
この際に、電圧シフト回路１１２のトランジスタＴ５が導通することによって、シフト制御電圧ＶｉｎｉがキャパシタＣ１に印加される。シフト制御電圧Ｖｉｎｉの値を例えば０Ｖからシフトさせることに応じて、キャパシタＣ１が保持する電圧がシフトされることから、トランジスタＴ１のゲート電圧をシフトさせることができる。
１フレーム期間が開始されると、まず、期間ｔｍ１において初期化信号ＳＣＡＮ［ｎ－１］が出力され、トランジスタＴ２とトランジスタＴ５がオンとなる。このとき、トランジスタＴ１、Ｔ３、Ｔ４はオフである。
上記のようにトランジスタＴ２、トランジスタＴ５が導通することにより、トランジスタＴ１のゲート－ソース間電圧は、所定値のゲート閾値電圧Ｖｔｈとなるように初期化される。
この際に、電圧シフト回路１１２のトランジスタＴ５が導通することによって、シフト制御電圧ＶｉｎｉがキャパシタＣ１に印加される。シフト制御電圧Ｖｉｎｉの値を例えば０Ｖからシフトさせることに応じて、キャパシタＣ１が保持する電圧がシフトされることから、トランジスタＴ１のゲート電圧をシフトさせることができる。
【0017】
期間ｔｍ１に続く期間ｔｍ２においては、初期化信号ＳＣＡＮ［ｎ－１］の出力が停止され、書込制御信号ＳＣＡＮ［ｎ］が出力される。この結果、トランジスタＴ２とトランジスタＴ５はオフとなり、トランジスタＴ３がオンとなる。このとき、データ駆動回路３０から対応のデータラインに対してデータ信号ＶＤＡＴＡが出力される。
この状態では、キャパシタＣ１にてデータ信号に応じたデータ信号ＶＤＡＴＡが保持され、トランジスタＴ１のゲート電圧は、ゲート閾値電圧Ｖｔｈにデータ信号ＶＤＡＴＡの電圧値を加えた電位（Ｖｔｈ＋ＶＤＡＴＡ）となる。
上記のように期間ｔｍ１と期間ｔｍ２とによる１水平期間（１Ｈ）において、画素１１では、トランジスタＴ１のゲート閾値電圧の初期化と、データの書き込みとが行われる。
この状態では、キャパシタＣ１にてデータ信号に応じたデータ信号ＶＤＡＴＡが保持され、トランジスタＴ１のゲート電圧は、ゲート閾値電圧Ｖｔｈにデータ信号ＶＤＡＴＡの電圧値を加えた電位（Ｖｔｈ＋ＶＤＡＴＡ）となる。
上記のように期間ｔｍ１と期間ｔｍ２とによる１水平期間（１Ｈ）において、画素１１では、トランジスタＴ１のゲート閾値電圧の初期化と、データの書き込みとが行われる。
【0018】
期間ｔｍ２に続く期間ｔｍ３（発光制御期間の一例）においては、書込制御信号ＳＣＡＮ［ｎ］の出力が停止され、期間ｔｍ１～ｔｍ２において停止されていた発光制御信号ＥＭ［ｎ］が出力される。この結果、トランジスタＴ３がオフとなり、トランジスタＴ４がオンとなる。この状態では、トランジスタＴ１のゲート電圧（キャパシタＣ１に保持された電圧）からゲート閾値電圧Ｖｔｈを差し引いた電圧（すなわち、データ信号ＶＤＡＴＡの電圧）に応じた画素駆動電流Ｉｏが発光素子Ｄ１に流れる。このように画素駆動電流Ｉｏが流れることで、発光素子Ｄ１はデータ信号ＶＤＡＴＡの電圧値に応じた輝度で発光する。
期間ｔｍ３が終了すると、次の１フレーム（１Ｖ）期間が開始される。
期間ｔｍ３が終了すると、次の１フレーム（１Ｖ）期間が開始される。
【0019】
図４のタイミングチャートは、表示パネル１０の全領域にて画像の表示を行う場合における、１つのデータラインに対応して配置された画素１１の駆動タイミングを示している。
１つのゲートラインは、同じ行に対応して配列される複数の画素１１に対応する。ゲートライン＃１～＃Ｎは、例えば表示パネル１０の上から下にかけて配置された１番目からＮ番目までの画素１１の行のそれぞれに対応する。
１つのゲートラインは、同じ行に対応して配列される複数の画素１１に対応する。ゲートライン＃１～＃Ｎは、例えば表示パネル１０の上から下にかけて配置された１番目からＮ番目までの画素１１の行のそれぞれに対応する。
【0020】
図４に示されるように、１フレーム（１Ｖ）としての期間においては、ゲートスキャン回路２０により、ゲートライン＃１～＃Ｎの順で水平期間（１Ｈ）ごとにシフトされたタイミングで、対応の画素１１が図３の期間ｔｍ１、ｔｍ２、ｔｍ３の動作を行う。このような動作が、データラインごとに行われることで、表示パネル１０の表示面の全体を用いた画像の表示が行われる。
【0021】
本実施形態において、表示装置１の表示パネル１０は、図２のように表示面の全領域にて画像を表示するようにされた全領域表示と、表示面を複数の領域に区分し、区分した領域ごとに画像の表示・非表示を設定した部分領域表示とで切り替えが可能とされる。
【0022】
本実施形態においては、部分領域表示にあたり、画像表示領域と画像非表示領域とについて、表示パネル１０における表示面の水平方向（横方向）に沿って区分する。
図５は、部分領域表示での領域区分の具体例を示している。図５においては、表示パネル１０の表示面の左側の１／３の領域を画像が表示される画像表示領域ＡＲ１とし、右側の２／３の領域を画像が表示されない画像非表示領域とするように区分した例が示される。
本実施形態では、画像表示領域ＡＲ１と画像非表示領域ＡＲ２とのそれぞれの表示面における占有率については特に限定されない。
図５は、部分領域表示での領域区分の具体例を示している。図５においては、表示パネル１０の表示面の左側の１／３の領域を画像が表示される画像表示領域ＡＲ１とし、右側の２／３の領域を画像が表示されない画像非表示領域とするように区分した例が示される。
本実施形態では、画像表示領域ＡＲ１と画像非表示領域ＡＲ２とのそれぞれの表示面における占有率については特に限定されない。
【0023】
本実施形態の表示装置１は、ＯＬＥＤを用いたような場合には、表示パネル１０について折り畳みが可能な程度に物理的な柔軟性を有するように構成できる。
この場合、表示パネル１０を折り畳んだときに表出して見えている表示面の部分は画像表示領域として設定して画像を表示し、表出して見えていない表示面の部分については画像非表示領域として画像を表示しないようにする部分領域表示により、消費電力の低減が期待できる。
この場合、表示パネル１０を折り畳んだときに表出して見えている表示面の部分は画像表示領域として設定して画像を表示し、表出して見えていない表示面の部分については画像非表示領域として画像を表示しないようにする部分領域表示により、消費電力の低減が期待できる。
【0024】
例えば電源電圧ＶＤＤを供給する電源回路について画像表示領域と画像非表示領域とに対応させて分割し、画像表示領域の電源回路に電源電圧ＶＤＤを出力させ、画像非表示領域の電源回路には電源電圧ＶＤＤを出力させないようにすれば、部分領域表示が可能となる。
しかしながら、この場合には、分割された電源回路のそれぞれから出力させる電源電圧ＶＤＤの値を同等とすることが難しい。このため、全領域表示を行った場合に、画像表示領域として設定されている領域と画像非表示領域として設定されている領域とで輝度差が生じてしまう。
そこで、本実施形態においては、電源電圧ＶＤＤの電源回路を分割することなく、以下のようにして部分領域表示を行うようにされる。
しかしながら、この場合には、分割された電源回路のそれぞれから出力させる電源電圧ＶＤＤの値を同等とすることが難しい。このため、全領域表示を行った場合に、画像表示領域として設定されている領域と画像非表示領域として設定されている領域とで輝度差が生じてしまう。
そこで、本実施形態においては、電源電圧ＶＤＤの電源回路を分割することなく、以下のようにして部分領域表示を行うようにされる。
【0025】
図６は、本実施形態の表示装置１の部分領域表示に対応する構成例を示している。同図において、図１と同一部分には同一符号を付して説明を省略する。
同図では、部分領域表示に対応する構成として、図１において図示を省略していたシフト制御電圧回路４０が示されている。シフト制御電圧回路４０は、表示パネル１０に配置される画素１１のそれぞれにシフト制御電圧Ｖｉｎｉを出力する回路である。
同図のシフト制御電圧回路４０は、画像表示領域ＡＲ１に対応する第１回路部４１－１と、画像非表示領域ＡＲ２に対応する第２回路部４１－２とを含む。つまり、同図のシフト制御電圧回路４０は、画像表示領域ＡＲ１と画像非表示領域ＡＲ２とのそれぞれに対応して分割された２つの回路部を有する。
第１回路部４１－１は、所定の電圧値によるシフト制御電圧Ｖｉｎｉを設定し、表示パネル１０において画像表示領域ＡＲ１に含まれる画素１１のそれぞれに設定されたシフト制御電圧Ｖｉｎｉを出力する。
第２回路部４１－２は、第１回路部４１－１とは個別に所定の電圧値によるシフト制御電圧Ｖｉｎｉを設定し、表示パネル１０において画像非表示領域ＡＲ２に含まれる画素１１のそれぞれに設定されたシフト制御電圧Ｖｉｎｉを供給する。
このような構成のシフト制御電圧回路４０は、画像表示領域ＡＲ１の画素１１に出力するシフト制御電圧Ｖｉｎｉと、画像非表示領域ＡＲ２の画素１１に出力するシフト制御電圧Ｖｉｎｉとで、それぞれ異なる電圧値を設定可能とされる。
同図では、部分領域表示に対応する構成として、図１において図示を省略していたシフト制御電圧回路４０が示されている。シフト制御電圧回路４０は、表示パネル１０に配置される画素１１のそれぞれにシフト制御電圧Ｖｉｎｉを出力する回路である。
同図のシフト制御電圧回路４０は、画像表示領域ＡＲ１に対応する第１回路部４１－１と、画像非表示領域ＡＲ２に対応する第２回路部４１－２とを含む。つまり、同図のシフト制御電圧回路４０は、画像表示領域ＡＲ１と画像非表示領域ＡＲ２とのそれぞれに対応して分割された２つの回路部を有する。
第１回路部４１－１は、所定の電圧値によるシフト制御電圧Ｖｉｎｉを設定し、表示パネル１０において画像表示領域ＡＲ１に含まれる画素１１のそれぞれに設定されたシフト制御電圧Ｖｉｎｉを出力する。
第２回路部４１－２は、第１回路部４１－１とは個別に所定の電圧値によるシフト制御電圧Ｖｉｎｉを設定し、表示パネル１０において画像非表示領域ＡＲ２に含まれる画素１１のそれぞれに設定されたシフト制御電圧Ｖｉｎｉを供給する。
このような構成のシフト制御電圧回路４０は、画像表示領域ＡＲ１の画素１１に出力するシフト制御電圧Ｖｉｎｉと、画像非表示領域ＡＲ２の画素１１に出力するシフト制御電圧Ｖｉｎｉとで、それぞれ異なる電圧値を設定可能とされる。
【0026】
なお、第１回路部４１－１から画像表示領域ＡＲ１に含まれる画素１１のそれぞれにシフト制御電圧Ｖｉｎｉが配分されるようにするための表示パネル１０における配線構造については特に限定されない。同様に、第２回路部４１－２から画像非表示領域ＡＲ２に含まれる画素１１のそれぞれにシフト制御電圧Ｖｉｎｉを配分するための表示パネル１０における配線構造については特に限定されない。
【0027】
図７（Ａ）を参照して、図６の構成の表示装置１が全領域表示を行う場合の画素１１の動作例について説明する。
全領域表示においては、ゲートスキャン回路２０は、全領域に対応する画素１１を対象として、図２および図３のシーケンスにより、各ゲート信号（初期化信号ＳＣＡＮ［ｎ－１］、書込制御信号ＳＣＡＮ［ｎ］、発光制御信号ＥＭ［ｎ］）を出力し、トランジスタＴ１～Ｔ５を駆動する。
また、全領域表示においては、データ駆動回路３０－１～３０－６のそれぞれがアクティブとされて、表示に応じた所定のタイミングでデータ信号ＶＤＡＴＡを出力する。
全領域表示においては、ゲートスキャン回路２０は、全領域に対応する画素１１を対象として、図２および図３のシーケンスにより、各ゲート信号（初期化信号ＳＣＡＮ［ｎ－１］、書込制御信号ＳＣＡＮ［ｎ］、発光制御信号ＥＭ［ｎ］）を出力し、トランジスタＴ１～Ｔ５を駆動する。
また、全領域表示においては、データ駆動回路３０－１～３０－６のそれぞれがアクティブとされて、表示に応じた所定のタイミングでデータ信号ＶＤＡＴＡを出力する。
【0028】
また、シフト制御電圧回路４０は、第１回路部４１－１と第２回路部４１－２とのそれぞれから、所定の電圧値のシフト制御電圧Ｖｉｎｉ－１を出力する。シフト制御電圧Ｖｉｎｉ－１の電圧値は、トランジスタＴ１がオンとなったときに、データ信号ＶＤＡＴＡに応じた画素駆動電流Ｉｏを流すことが可能なトランジスタＴ１のゲート電圧が得られるように設定される。
【0029】
図７（Ａ）においては、データ信号ＶＤＡＴＡの最大電圧値ＶＤＡＴＡ＿ＭＡＸが示されている。同図では、最大電圧値ＶＤＡＴＡ＿ＭＡＸが５Ｖである場合を例に挙げている。
また、同図では、期間ｔｍ１（図２）において出力される初期化信号ＳＣＡＮ［ｎ－１］により初期化されるトランジスタＴ１のゲート閾値電圧Ｖｔｈが示される。同図では、ゲート閾値電圧Ｖｔｈが２Ｖである場合を例に挙げている。
また、同図では、シフト制御電圧Ｖｉｎｉ－１として０Ｖとした場合が示されている。なお、シフト制御電圧Ｖｉｎｉ－１は、例えば必要に応じて０Ｖより大きい所定の電圧値が設定されてよい。
また、同図では、期間ｔｍ１（図２）において出力される初期化信号ＳＣＡＮ［ｎ－１］により初期化されるトランジスタＴ１のゲート閾値電圧Ｖｔｈが示される。同図では、ゲート閾値電圧Ｖｔｈが２Ｖである場合を例に挙げている。
また、同図では、シフト制御電圧Ｖｉｎｉ－１として０Ｖとした場合が示されている。なお、シフト制御電圧Ｖｉｎｉ－１は、例えば必要に応じて０Ｖより大きい所定の電圧値が設定されてよい。
【0030】
全領域表示において、上記のように０Ｖのシフト制御電圧Ｖｉｎｉ－１が表示パネル１０における全画素１１に出力されることで、期間ｔｍ１が経過して初期化信号ＳＣＡＮ［ｎ－１］の出力が反転し、トランジスタＴ２、Ｔ５がオフとなったタイミングでは、トランジスタＴ１のゲート電圧は、ゲート閾値電圧ＶｔｈにトランジスタＴ５（電圧シフト回路１１２）により印加されるシフト制御電圧Ｖｉｎｉ－１が加わった電圧値となる。この場合、ゲート閾値電圧Ｖｔｈが２Ｖでシフト制御電圧Ｖｉｎｉ－１が０Ｖであることから、トランジスタＴ１のゲート電圧は、電圧値Ｖｇｓ１－１として示すように２Ｖ（＝２Ｖ＋０Ｖ）となる。
【0031】
次に、期間ｔｍ２（図２）においてゲート書込信号ＳＣＡＮ［ｎ］が出力されたとき、データ信号ＶＤＡＴＡの最大電圧値ＶＤＡＴＡ＿ＭＡＸが供給されている場合には、トランジスタＴ１のゲート電圧は、同図の電圧値Ｖｇｓ１－２として示すように、電圧値Ｖｇｓ１－１に最大電圧値ＶＤＡＴＡ＿ＭＡＸが加わることで７Ｖ（２Ｖ＋５Ｖ）となる。
【0032】
次に、期間ｔｍ３（図２）において、発光制御信号ＥＭ［ｎ］が出力されてトランジスタＴ４がオンになる（導通する）と、トランジスタＴ１には、電圧値Ｖｇｓ１－２からゲート閾値電圧Ｖｔｈを差し引いた５Ｖの電圧値Ｖｇｓ１－３に応じた画素駆動電流Ｉｏが流れる。つまり、この場合には、トランジスタＴ３に入力されたデータ信号ＶＤＡＴＡの電圧値に応じた画素駆動電流Ｉｏが流れることになる。これにより、発光素子Ｄ１は、トランジスタＴ３に入力されたデータ信号ＶＤＡＴＡの電圧値に応じて発光する。同図では、トランジスタＴ３に入力されたデータ信号ＶＤＡＴＡの電圧値が最大電圧値ＶＤＡＴＡ＿ＭＡＸ（５Ｖ）とされていることで、電圧値Ｖｇｓ１－３も５Ｖとである例が示されている。
【0033】
全領域表示においては、図７のようにデータ信号ＶＤＡＴＡの電圧値に応じて発光素子Ｄ１を発光させる動作が表示パネル１０における各画素１１において行われる。この結果、表示パネル１０の表示面の全領域において画像が表示される。
【0034】
部分領域表示においては、ゲートスキャン回路２０は、全領域に対応する画素１１を対象として、図２および図３のシーケンスにより、各ゲート信号（ＳＣＡＮ［ｎ－１］、ＳＣＡＮ［ｎ］、ＥＭ［ｎ］）を出力し、トランジスタＴ１～Ｔ５を駆動する。
また、部分領域表示においては、データ駆動回路３０－１～３０－６のうち、画像表示領域ＡＲ１に対応するデータ駆動回路３０－１、３０－２がアクティブとされて、表示に応じた所定のタイミングでデータ信号ＶＤＡＴＡを出力する。一方、画像非表示領域ＡＲ２に対応するデータ駆動回路３０－２～３０－６は非アクティブとされてデータ信号ＶＤＡＴＡを出力しない。
また、部分領域表示においては、データ駆動回路３０－１～３０－６のうち、画像表示領域ＡＲ１に対応するデータ駆動回路３０－１、３０－２がアクティブとされて、表示に応じた所定のタイミングでデータ信号ＶＤＡＴＡを出力する。一方、画像非表示領域ＡＲ２に対応するデータ駆動回路３０－２～３０－６は非アクティブとされてデータ信号ＶＤＡＴＡを出力しない。
【0035】
また、部分領域表示におけるシフト制御電圧回路４０は、第１回路部４１－１が全領域表示の場合と同じように設定されたシフト制御電圧Ｖｉｎｉ－１を出力し、第２回路部４１－２は、シフト制御電圧Ｖｉｎｉ－１と異なる電圧値によるシフト制御電圧Ｖｉｎｉ－２を出力するように動作を切り替える。
【0036】
図７（Ｂ）を参照して、部分領域表示での画像非表示領域ＡＲ２に対応する画素１１の動作について説明する。
部分領域表示の場合においては、画素１１にデータ信号ＶＤＡＴＡは印加されないことから、画素１１のキャパシタＣ１にて保持される電圧（ホールド電圧）が不定な状態で発生している。この際、キャパシタＣ１にて保持される不定のホールド電圧は、０Ｖからデータ信号ＶＤＡＴＡの最大電圧値ＶＤＡＴＡ＿ＭＡＸの範囲となる。図７（Ｂ）では、ホールド電圧Ｖｈｏｌが最大電圧値ＶＤＡＴＡ＿ＭＡＸと等しい５Ｖである場合を示している。
部分領域表示の場合においては、画素１１にデータ信号ＶＤＡＴＡは印加されないことから、画素１１のキャパシタＣ１にて保持される電圧（ホールド電圧）が不定な状態で発生している。この際、キャパシタＣ１にて保持される不定のホールド電圧は、０Ｖからデータ信号ＶＤＡＴＡの最大電圧値ＶＤＡＴＡ＿ＭＡＸの範囲となる。図７（Ｂ）では、ホールド電圧Ｖｈｏｌが最大電圧値ＶＤＡＴＡ＿ＭＡＸと等しい５Ｖである場合を示している。
【0037】
部分領域表示の場合にも、画像非表示領域ＡＲ２に対応する画素１１に対しては、各ゲート信号（ＳＣＡＮ［ｎ－１］、ＳＣＡＮ［ｎ］、ＥＭ［ｎ］）が出力される。
期間ｔｍ１（図２）において初期化信号ＳＣＡＮ［ｎ－１］が出力されることで、トランジスタＴ１のゲート閾値電圧Ｖｔｈが所定値となるように初期化される。同図においても、図７（Ａ）と同様にゲート閾値電圧Ｖｔｈは２Ｖとされた例を示している。
期間ｔｍ１（図２）において初期化信号ＳＣＡＮ［ｎ－１］が出力されることで、トランジスタＴ１のゲート閾値電圧Ｖｔｈが所定値となるように初期化される。同図においても、図７（Ａ）と同様にゲート閾値電圧Ｖｔｈは２Ｖとされた例を示している。
【0038】
また、部分領域表示の場合、画像非表示領域ＡＲ２に対応する画素１１のトランジスタＴ５（電圧シフト回路１１２）には、シフト制御電圧Ｖｉｎｉ－２が印加される。シフト制御電圧Ｖｉｎｉ－２は、ホールド電圧Ｖｈｏｌｄが最大であってもトランジスタＴ１をオンしないことが可能な電圧値が設定される。具体的には、シフト制御電圧Ｖｉｎｉ－２は、データ信号ＶＤＡＴＡの最大電圧値ＶＤＡＴＡ＿ＭＡＸ（すなわち、ホールド電圧Ｖｈｏｌｄが取り得る最大値）より大きければよい。図７（Ｂ）では、シフト制御電圧Ｖｉｎｉ－２が６Ｖとされた例が示される。
【0039】
この場合、期間ｔｍ１が経過してトランジスタＴ２、Ｔ５がオフとなったタイミングでは、トランジスタＴ１のゲート電圧は、ゲート閾値電圧ＶｔｈにトランジスタＴ５から印加されるシフト制御電圧Ｖｉｎｉ－２が加わった電圧値となる。この場合、ゲート閾値電圧Ｖｔｈが２Ｖでシフト制御電圧Ｖｉｎｉ－２が６Ｖであることから、トランジスタＴ１のゲート電圧は、電圧値Ｖｇｓ１－１として示すように－４Ｖ（＝２Ｖ－６Ｖ）となる。
【0040】
次に、期間ｔｍ２（図２）においては、ゲート書込信号ＳＣＡＮ［ｎ］が出力されてトランジスタＴ３がオンになるが、データ信号ＶＤＡＴＡは供給されていない。この場合、キャパシタＣ１のホールド電圧Ｖｈｏｌｄは不定の状態にある。
ホールド電圧Ｖｈｏｌｄが最大値の５Ｖである場合、トランジスタＴ１のゲート電圧は、同図の電圧値Ｖｇｓ１－２として示すように、－４Ｖの電圧値Ｖｇｓ１－１に５Ｖのホールド電圧Ｖｈｏｌｄが加わることで１Ｖ（＝－４Ｖ＋５Ｖ）となる。
ホールド電圧Ｖｈｏｌｄが最大値の５Ｖである場合、トランジスタＴ１のゲート電圧は、同図の電圧値Ｖｇｓ１－２として示すように、－４Ｖの電圧値Ｖｇｓ１－１に５Ｖのホールド電圧Ｖｈｏｌｄが加わることで１Ｖ（＝－４Ｖ＋５Ｖ）となる。
【0041】
次に、期間ｔｍ３（図２）において、発光制御信号ＥＭ［ｎ］が出力されてトランジスタＴ４がオンとなる（導通する）。しかし、このときのトランジスタＴ１のゲート電圧は、電圧値Ｖｇｓ１－２として示すように１Ｖであって、ゲート閾値電圧Ｖｔｈの２Ｖより小さい。このため、トランジスタＴ１はオンとならずにオフである。
このようにトランジスタＴ４がオンとなってもトランジスタＴ１がオフであれば、発光素子Ｄ１には画素駆動電流Ｉｏが流れないことから、発光素子Ｄ１は発光しないようにすることができる。つまり、部分領域表示の場合には、画像非表示領域ＡＲ２における画素１１の発光素子Ｄ１が発光しないようにされる。
このようにトランジスタＴ４がオンとなってもトランジスタＴ１がオフであれば、発光素子Ｄ１には画素駆動電流Ｉｏが流れないことから、発光素子Ｄ１は発光しないようにすることができる。つまり、部分領域表示の場合には、画像非表示領域ＡＲ２における画素１１の発光素子Ｄ１が発光しないようにされる。
【0042】
このようにして、部分領域表示では、画像表示領域ＡＲ１にて画像を表示し、画像非表示領域ＡＲ２においては画像を表示しないようにすることができる。この場合、画像非表示領域ＡＲ２に対応する各画素にてデータ信号ＶＤＡＴＡの出力が停止され、画素駆動電流Ｉｏが流れないことによる消費電力の低減が図られる。また、画像非表示領域ＡＲ２において発光素子Ｄ１が発光しないようにされることから、画像非表示領域ＡＲ２における画像非表示の状態としては輝度むら等のない黒色とすることが可能となる。
【0043】
なお、部分領域表示にあたり、表示パネル１０の表示面において画像表示領域ＡＲ１と画像非表示領域ＡＲ２とが占有する比率は任意に変更可能とされてよい。
この場合、シフト制御電圧回路４０は、例えば、表示パネル１０において垂直方向に沿って配列される画素列ごとに個別にシフト制御電圧を供給するようにされたうえで、画素列ごとに、シフト制御電圧Ｖｉｎｉ－１、Ｖｉｎｉ－２で切り替えが可能なように構成されてよい。そのうえで、シフト制御電圧回路４０は、表示パネル１０において、画像表示領域ＡＲ１として設定された領域の画素列にはシフト制御電圧Ｖｉｎｉ－１を出力し、画像非表示領域ＡＲ２として設定された領域の画素列にはシフト制御電圧Ｖｉｎｉ－２を出力する可能なように構成されてよい。
この場合、シフト制御電圧回路４０は、例えば、表示パネル１０において垂直方向に沿って配列される画素列ごとに個別にシフト制御電圧を供給するようにされたうえで、画素列ごとに、シフト制御電圧Ｖｉｎｉ－１、Ｖｉｎｉ－２で切り替えが可能なように構成されてよい。そのうえで、シフト制御電圧回路４０は、表示パネル１０において、画像表示領域ＡＲ１として設定された領域の画素列にはシフト制御電圧Ｖｉｎｉ－１を出力し、画像非表示領域ＡＲ２として設定された領域の画素列にはシフト制御電圧Ｖｉｎｉ－２を出力する可能なように構成されてよい。
【0044】
なお、表示パネル１０の表示面において、画像表示領域ＡＲ１と画像非表示領域ＡＲ２との少なくともいずれか一方が複数存在するように設定されてよい。
【符号の説明】
【0045】
１ 表示装置、１０ 表示パネル、１１ 画素、２０ ゲートスキャン回路、２１ 発光制御信号出力回路、２２ ゲート回路、２３ 信号出力制御回路、３０ データ駆動回路、４０ シフト制御電圧回路、４１－１ 第１回路部、４１－２ 第２回路部、１１１ 電流出力回路、１１２ 電圧シフト回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】