(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024151105
(43)【公開日】2024-10-24
(54)【発明の名称】半導体装置
(51)【国際特許分類】
G01R 31/26 20200101AFI20241017BHJP
H01L 23/12 20060101ALI20241017BHJP
H01L 21/60 20060101ALI20241017BHJP
H01L 23/29 20060101ALI20241017BHJP
【ＦＩ】
G01R31/26 G
H01L23/12 L
H01L21/60 311S
H01L23/30 R
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2023064244
(22)【出願日】2023-04-11
(71)【出願人】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】110003199
【氏名又は名称】弁理士法人高田・高橋国際特許事務所
(72)【発明者】
【氏名】茶木 伸
【テーマコード（参考）】
2G003
4M109
5F044
【Ｆターム（参考）】
2G003AA07
2G003AB18
2G003AH05
4M109AA01
4M109BA03
4M109DB02
5F044KK07
5F044KK09
5F044KK17
5F044LL13
5F044RR18
(57)【要約】
【課題】実装基板と半導体チップのコンタクト不良を非破壊で検出することができる半導体装置を得る。
【解決手段】半導体チップ５が、多層基板１にフリップチップ実装され、内部回路を有する。複数のパッド６が半導体チップ５の表面に形成されている。複数のピラー７が複数のパッド６に形成されている。複数の上面電極２が多層基板１の上面に形成されている。複数の下面電極３が多層基板１の下面に形成され、それぞれスルーホール４を介して複数の上面電極２に接続されている。複数のピラー７はそれぞれ複数の上面電極２にはんだ８により接続されている。複数のパッド６は、内部回路１２に接続された電極パッド６ａ～６ｅと、内部回路１２に接続されず半導体チップ５の表面の四隅のうちの少なくとも３か所に形成された複数の検査パッド６１ａ～６１ｃを有する。隣接する検査パッド６１ａ～６１ｃは線路１３により互いに接続されている。
【選択図】図３
【解決手段】半導体チップ５が、多層基板１にフリップチップ実装され、内部回路を有する。複数のパッド６が半導体チップ５の表面に形成されている。複数のピラー７が複数のパッド６に形成されている。複数の上面電極２が多層基板１の上面に形成されている。複数の下面電極３が多層基板１の下面に形成され、それぞれスルーホール４を介して複数の上面電極２に接続されている。複数のピラー７はそれぞれ複数の上面電極２にはんだ８により接続されている。複数のパッド６は、内部回路１２に接続された電極パッド６ａ～６ｅと、内部回路１２に接続されず半導体チップ５の表面の四隅のうちの少なくとも３か所に形成された複数の検査パッド６１ａ～６１ｃを有する。隣接する検査パッド６１ａ～６１ｃは線路１３により互いに接続されている。
【選択図】図３
【特許請求の範囲】
【請求項1】
多層基板と、
前記多層基板にフリップチップ実装され、内部回路を有する半導体チップとを備え、
複数のパッドが前記半導体チップの表面に形成され、
複数のピラーが前記複数のパッドに形成され、
複数の上面電極が前記多層基板の上面に形成され、
複数の下面電極が前記多層基板の下面に形成され、それぞれスルーホールを介して前記複数の上面電極に接続され、
前記複数のピラーはそれぞれ前記複数の上面電極にはんだにより接続され、
前記複数のパッドは、前記内部回路に接続された電極パッドと、前記内部回路に接続されず前記半導体チップの表面の四隅のうちの少なくとも３か所に形成された複数の検査パッドを有し、
隣接する検査パッドは線路により互いに接続されていることを特徴とする半導体装置。
前記多層基板にフリップチップ実装され、内部回路を有する半導体チップとを備え、
複数のパッドが前記半導体チップの表面に形成され、
複数のピラーが前記複数のパッドに形成され、
複数の上面電極が前記多層基板の上面に形成され、
複数の下面電極が前記多層基板の下面に形成され、それぞれスルーホールを介して前記複数の上面電極に接続され、
前記複数のピラーはそれぞれ前記複数の上面電極にはんだにより接続され、
前記複数のパッドは、前記内部回路に接続された電極パッドと、前記内部回路に接続されず前記半導体チップの表面の四隅のうちの少なくとも３か所に形成された複数の検査パッドを有し、
隣接する検査パッドは線路により互いに接続されていることを特徴とする半導体装置。
【請求項2】
前記複数の検査パッドは、前記半導体チップの表面の四隅に形成された第１から第４の検査パッドを有することを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記複数の検査パッドは、前記半導体チップの中央部に形成された第５の検査パッドを有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項4】
隣接する検査パッドの間に抵抗が接続されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項5】
前記多層基板が実装されたプリント基板を更に備え、
前記線路は、前記半導体チップの表面の外周に沿って形成され、
前記複数の検査パッドの何れかに接続された前記下面電極は前記プリント基板のＧＮＤ端子に接続されていることを特徴とする請求項２に記載の半導体装置。
前記線路は、前記半導体チップの表面の外周に沿って形成され、
前記複数の検査パッドの何れかに接続された前記下面電極は前記プリント基板のＧＮＤ端子に接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項6】
多層基板と、
前記多層基板にフリップチップ実装され、内部回路とトランジスタを有する半導体チップとを備え、
複数のパッドが前記半導体チップの表面に形成され、
複数のピラーが前記複数のパッドに形成され、
複数の上面電極が前記多層基板の上面に形成され、
複数の下面電極が前記多層基板の下面に形成され、それぞれスルーホールを介して前記複数の上面電極に接続され、
前記複数のピラーはそれぞれ前記複数の上面電極にはんだにより接続され、
前記複数のパッドは、前記トランジスタを介して前記内部回路に接続された電極パッドと、前記電極パッドに接続された検査パッドと、前記トランジスタの制御端子に接続された制御パッドとを有することを特徴とする半導体装置。
前記多層基板にフリップチップ実装され、内部回路とトランジスタを有する半導体チップとを備え、
複数のパッドが前記半導体チップの表面に形成され、
複数のピラーが前記複数のパッドに形成され、
複数の上面電極が前記多層基板の上面に形成され、
複数の下面電極が前記多層基板の下面に形成され、それぞれスルーホールを介して前記複数の上面電極に接続され、
前記複数のピラーはそれぞれ前記複数の上面電極にはんだにより接続され、
前記複数のパッドは、前記トランジスタを介して前記内部回路に接続された電極パッドと、前記電極パッドに接続された検査パッドと、前記トランジスタの制御端子に接続された制御パッドとを有することを特徴とする半導体装置。
【請求項7】
多層基板と、
前記多層基板にフリップチップ実装された半導体チップとを備え、
複数のパッドが前記半導体チップの表面に形成され、
複数のピラーが前記複数のパッドに形成され、
複数の上面電極が前記多層基板の上面に形成され、
複数の下面電極が前記多層基板の下面に形成され、それぞれスルーホールを介して前記複数の上面電極に接続され、
前記複数のピラーはそれぞれ前記複数の上面電極にはんだにより接続され、
前記複数のパッドは、第１のパッドと、前記第１のパッドに接続された第２のパッドを有し、
前記複数の上面電極は、前記第１のパッドに形成された前記ピラーに前記はんだにより接続された第１の上面電極と、前記第２のパッドに形成された前記ピラーに前記はんだにより接続された第２の上面電極とを有し、
前記複数の下面電極は、前記第１の上面電極にそれぞれ個別に接続された第１及び第２の下面電極と、前記第２の上面電極にそれぞれ個別に接続された第３及び第４の下面電極とを有することを特徴とする半導体装置。
前記多層基板にフリップチップ実装された半導体チップとを備え、
複数のパッドが前記半導体チップの表面に形成され、
複数のピラーが前記複数のパッドに形成され、
複数の上面電極が前記多層基板の上面に形成され、
複数の下面電極が前記多層基板の下面に形成され、それぞれスルーホールを介して前記複数の上面電極に接続され、
前記複数のピラーはそれぞれ前記複数の上面電極にはんだにより接続され、
前記複数のパッドは、第１のパッドと、前記第１のパッドに接続された第２のパッドを有し、
前記複数の上面電極は、前記第１のパッドに形成された前記ピラーに前記はんだにより接続された第１の上面電極と、前記第２のパッドに形成された前記ピラーに前記はんだにより接続された第２の上面電極とを有し、
前記複数の下面電極は、前記第１の上面電極にそれぞれ個別に接続された第１及び第２の下面電極と、前記第２の上面電極にそれぞれ個別に接続された第３及び第４の下面電極とを有することを特徴とする半導体装置。
【請求項8】
前記半導体チップは内部回路を有し、
前記第１のパッドは前記内部回路に接続されていることを特徴とする請求項７に記載の半導体装置。
前記第１のパッドは前記内部回路に接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項9】
前記半導体チップは内部回路を有し、
前記第１及び第２のパッドは、前記内部回路に接続されず前記半導体チップの表面の四隅のうちの少なくとも３か所に形成されていることを特徴とする請求項７に記載の半導体装置。
前記第１及び第２のパッドは、前記内部回路に接続されず前記半導体チップの表面の四隅のうちの少なくとも３か所に形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項10】
前記第１及び第２のパッドは、前記半導体チップの表面の四隅に形成されていることを特徴とする請求項９に記載の半導体装置。
【請求項11】
前記第１及び第２のパッドは、前記半導体チップの中央部に形成されていることを特徴とする請求項９又は１０に記載の半導体装置。
【請求項12】
前記半導体チップの裏面にダイボンドされたヒートシンクと、
前記多層基板、前記半導体チップ及び前記ヒートシンクを封止するモールド樹脂とを備え、
前記ヒートシンクの上面は前記モールド樹脂から露出していることを特徴とする請求項１，２，５～１０の何れか１項に記載の半導体装置。
前記多層基板、前記半導体チップ及び前記ヒートシンクを封止するモールド樹脂とを備え、
前記ヒートシンクの上面は前記モールド樹脂から露出していることを特徴とする請求項１，２，５～１０の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
半導体チップをフリップチップ実装した半導体装置が用いられている（例えば、特許文献１参照）。半導体チップを多層基板にフリップチップ実装する場合、半導体チップの電極にピラーを形成し、半導体チップを裏返して、多層基板の電極と半導体チップのピラーをはんだでコンタクトさせて実装する。半導体チップの裏面にヒートシンクをダイボンドする。これらをモールド封止した後、バックグラインド等の手法でヒートシンクを露出させる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平１１－０２６６４２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
フリップチップ実装時に半導体チップが傾く場合がある。また、モールド封止時の流圧、バックグラインド時の横応力、製品として稼働している間に生じる不可抗力等により半導体チップが傾く場合もある。半導体チップが傾いて多層基板の電極と半導体チップのピラーのコンタクトが正常になされず、オープン状態になる場合があった。また、半導体チップの電極からピラーが外れたり、はんだ不足等によりコンタクト不良が発生したりすることもあった。
【0005】
本開示は、上述のような課題を解決するためになされたもので、その目的は多層基板と半導体チップのコンタクト不良を非破壊で検出することができる半導体装置を得るものである。
【課題を解決するための手段】
【0006】
本開示に係る半導体装置は、多層基板と、前記多層基板にフリップチップ実装され、内部回路を有する半導体チップとを備え、複数のパッドが前記半導体チップの表面に形成され、複数のピラーが前記複数のパッドに形成され、複数の上面電極が前記多層基板の上面に形成され、複数の下面電極が前記多層基板の下面に形成され、それぞれスルーホールを介して前記複数の上面電極に接続され、前記複数のピラーはそれぞれ前記複数の上面電極にはんだにより接続され、前記複数のパッドは、前記内部回路に接続された電極パッドと、前記内部回路に接続されず前記半導体チップの表面の四隅のうちの少なくとも３か所に形成された複数の検査パッドを有し、隣接する検査パッドは線路により互いに接続されていることを特徴とする。
【発明の効果】
【0007】
本開示では、検査パッドが半導体チップの表面の四隅のうちの少なくとも３か所に形成され、隣接する検査パッドは線路により互いに接続されている。それぞれの検査パッドについてコンタクトをチェックして、全てのコンタクトがショートの場合、半導体チップが平坦に実装されていると判断できる。この場合、電極パッドについてもコンタクトしていると判断できる。よって、多層基板と半導体チップのコンタクト不良を非破壊で検出することができる。
【図面の簡単な説明】
【0008】
【図1】実施の形態１に係る半導体装置を示す断面図である。
【図2】半導体チップが傾いて実装された状態を示す断面図である。
【図3】実施の形態１に係る半導体チップの表面を示す図である。
【図4】実施の形態１に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。
【図5】実施の形態１に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。
【図6】実施の形態２に係る半導体チップの表面を示す図である。
【図7】実施の形態２に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。
【図8】実施の形態３に係る半導体チップの表面を示す図である。
【図9】実施の形態３に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。
【図10】実施の形態４に係る半導体チップの表面を示す図である。
【図11】実施の形態５に係る半導体チップの表面を示す図である。
【図12】実施の形態５に係る半導体装置を示す平面図である。
【図13】実施の形態６に係る半導体チップの表面を示す図である。
【図14】実施の形態６に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。
【図15】実施の形態６に係る半導体装置の１ポートＳパラメータ測定の結果を示す図である。
【図16】実施の形態６に係る半導体装置の測定１を示す図である。
【図17】実施の形態６に係る半導体装置の測定１を示す図である。
【図18】比較例に係る測定を示す図である。
【図19】実施の形態６に係る半導体装置の測定３を示す図である。
【図20】実施の形態７に係る半導体チップの表面を示す図である。
【図21】実施の形態７に係る多層基板の上面を示す図である。
【図22】実施の形態７に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。
【図23】実施の形態８に係る半導体チップの表面を示す図である。
【図24】実施の形態８に係る多層基板の上面を示す図である。
【図25】実施の形態８に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。
【発明を実施するための形態】
【0009】
実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【0010】
実施の形態１．
図１は、実施の形態１に係る半導体装置を示す断面図である。多層基板１の上面に複数の上面電極２が形成されている。多層基板１の下面に複数の下面電極３が形成され、それぞれ多層基板１を上下に貫通するスルーホール４を介して複数の上面電極２に接続されている。多層基板１の上面側に半導体チップ５がフリップチップ実装されている。半導体チップ５は増幅器ＭＭＩＣ（Monolithic Microwave Integrated Circuit）である。半導体チップ５の表面に複数のパッド６が形成されている。複数のパッド６にそれぞれピラー７が形成されている。裏返した半導体チップ５の複数のピラー７がそれぞれ多層基板１の複数の上面電極２にはんだ８で個別に接合されている。
図１は、実施の形態１に係る半導体装置を示す断面図である。多層基板１の上面に複数の上面電極２が形成されている。多層基板１の下面に複数の下面電極３が形成され、それぞれ多層基板１を上下に貫通するスルーホール４を介して複数の上面電極２に接続されている。多層基板１の上面側に半導体チップ５がフリップチップ実装されている。半導体チップ５は増幅器ＭＭＩＣ（Monolithic Microwave Integrated Circuit）である。半導体チップ５の表面に複数のパッド６が形成されている。複数のパッド６にそれぞれピラー７が形成されている。裏返した半導体チップ５の複数のピラー７がそれぞれ多層基板１の複数の上面電極２にはんだ８で個別に接合されている。
【0011】
導電性樹脂等の接着剤９を用いて半導体チップ５の裏面にヒートシンク１０がダイボンドされている。多層基板１、半導体チップ５及びヒートシンク１０がモールド樹脂１１によって封止されている。バックグラインド等の手法でヒートシンク１０の上面がモールド樹脂１１から露出されている。半導体チップ５で発生した熱はヒートシンク１０の上面側から放熱される。多層基板１の下面電極３はモールド樹脂１１から露出され、外部との信号の入出力に用いられる。
【0012】
このようなモールド製品ではフリップチップ実装した半導体チップ５の外観が見えない。このため、特性不良となった時に原因究明と対策決定に時間を要することがある。迅速な原因究明のためには、不良モードが回路起因か、組立起因かを分離することが重要である。組立起因不良の代表的なモードに多層基板１の上面電極２と半導体チップ５のピラー７のコンタクト不良がある。
【0013】
フリップチップ実装時、モールド封止時流圧、バックグラインド時の横応力、製品として稼働している間に生じる不可抗力等などにより、半導体チップ５が傾いて実装される場合がある。図２は、半導体チップが傾いて実装された状態を示す断面図である。この場合、多層基板１の上面電極２と半導体チップ５のピラー７がオープン不良となる。また、はんだ不足等によるコンタクト不良もあり、半導体チップ５のパッド６からピラー７が外れることもある。これらコンタクト不良を非破壊で検査する手法の実現は、半導体チップ５をフリップチップ実装したモールド製品を生産する上で重要な技術の一つである。
【0014】
図３は、実施の形態１に係る半導体チップの表面を示す図である。半導体チップ５は内部回路１２を有する。半導体チップ５の表面には、パッド６として、電極パッド６ａ～６ｆと検査パッド６１ａ～６１ｃが形成されている。電極パッド６ａ～６ｆは、内部回路１２に接続されたＤＣ供給用パッド又はＲＦ電極パッドである。検査パッド６１ａ～６１ｃは、半導体チップ５の四角形の表面の四隅のうちの３か所に形成され、半導体チップ５の内部回路１２に接続されていない。線路１３が半導体チップ５の２辺に沿って形成されている。半導体チップ５の短辺に沿って形成された線路１３は隣接する検査パッド６１ａ，６１ｂを互いに接続する。半導体チップ５の長辺に沿って形成された線路１３は隣接する検査パッド６１ｂ，６１ｃを互いに接続する。
【0015】
図４及び図５は、実施の形態１に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。図４は図３のＩ－ＩＩに沿った断面図に対応する。図５は図３のＩＩＩ－ＩＶに沿った断面図に対応する。
【0016】
多層基板１の上面には、上面電極２として、上面電極２１ａ，２１ｂ，２１ｃが形成されている。多層基板１の下面には、下面電極３として、下面電極３１ａ，３１ｂ，３１ｃが形成され、それぞれ多層基板１を上下に貫通するスルーホール４を介して上面電極２１ａ，２１ｂ，２１ｃに接続されている。検査パッド６１ａ～６１ｃに形成されたピラー７がそれぞれ上面電極２１ａ，２１ｂ，２１ｃにはんだ８により個別に接続されている。
【0017】
下面電極３１ａ，３１ｂ間の抵抗値、下面電極３１ｂ，３１ｃ間の抵抗値、下面電極３１ｃ，３１ａ間の抵抗値をそれぞれ測定し、それぞれの検査パッドについてコンタクトがオープンかショートかをチェックする（オープン／ショートチェック）。抵抗値が十分に小さい場合はショートと判定される。全てのコンタクトがショートの場合、半導体チップ５が平坦に実装されていると判断できる。この場合、電極パッド６ａ～６ｆについてもコンタクトしていると判断できる。よって、多層基板１と半導体チップ５のコンタクト不良を非破壊で検出することができる。
【0018】
実施の形態２．
図６は、実施の形態２に係る半導体チップの表面を示す図である。図７は、実施の形態２に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。図７は図６のＩ－ＩＩに沿った断面図に対応する。半導体チップ５の四隅に検査パッド６１ａ～６１ｄが形成されている。検査パッド６１ａ～６１ｄは、半導体チップ５の内部回路１２に接続されていない。線路１３が半導体チップ５の３辺に沿って形成されている。線路１３は検査パッド６１ｃ，６１ｄを接続する。上面電極２１ｄはスルーホール４を介して多層基板１の下面の下面電極３１ｄに接続されている。検査パッド６１ｄに形成されたピラー７が多層基板１の上面電極２１ｄにはんだ８により接続されている。その他の構成は実施の形態１と同様である。
図６は、実施の形態２に係る半導体チップの表面を示す図である。図７は、実施の形態２に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。図７は図６のＩ－ＩＩに沿った断面図に対応する。半導体チップ５の四隅に検査パッド６１ａ～６１ｄが形成されている。検査パッド６１ａ～６１ｄは、半導体チップ５の内部回路１２に接続されていない。線路１３が半導体チップ５の３辺に沿って形成されている。線路１３は検査パッド６１ｃ，６１ｄを接続する。上面電極２１ｄはスルーホール４を介して多層基板１の下面の下面電極３１ｄに接続されている。検査パッド６１ｄに形成されたピラー７が多層基板１の上面電極２１ｄにはんだ８により接続されている。その他の構成は実施の形態１と同様である。
【0019】
半導体チップ５の厚みが５０ｕｍ以下の場合にチップ表面を上にしたときに凸状にチップが反る場合がある。その場合、表裏反転した時に半導体チップ５の四隅のうちの３か所のコンタクト確認では不十分であり、４か所のコンタクト確認が必要になる。
【0020】
例えば、下面電極３１ｂ，３１ｃ間のオープン／ショートチェックを行い、ショートの場合は検査パッド６１ｂ，６１ｃ間に配置された電極パッド６ａ，６ｂのピラー７が多層基板１の上面電極２にコンタクトしていると判断できる。同様に、下面電極３１ａ，３１ｂ間のオープン／ショートチェックを行い、ショートの場合は検査パッド６１ａ，６１ｂ間に配置された電極パッド６ｅのピラー７が多層基板１の上面電極２にコンタクトしていると判断できる。下面電極３１ｃ，３１ｄ間のオープン／ショートチェックを行い、ショートの場合は検査パッド６１ｃ，６１ｄ間に配置された電極パッド６ｆのピラー７が多層基板１の上面電極２にコンタクトしていると判断できる。
【0021】
実施の形態３．
図８は、実施の形態３に係る半導体チップの表面を示す図である。図９は、実施の形態３に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。図９は図８のＩ－ＩＩに沿った断面図に対応する。
図８は、実施の形態３に係る半導体チップの表面を示す図である。図９は、実施の形態３に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。図９は図８のＩ－ＩＩに沿った断面図に対応する。
【0022】
検査パッド６１ｅが半導体チップ５の表面の中央部に形成され、検査パッド６１ａに線路１３により接続されている。検査パッド６１ｅは、半導体チップ５の内部回路１２に接続されていない。上面電極２１ｅはスルーホール４を介して多層基板１の下面の下面電極３１ｅに接続されている。検査パッド６１ｅに形成されたピラー７は上面電極２１ｅにはんだ８により接続されている。その他の構成は実施の形態２と同様である。
【0023】
半導体チップ５の厚みが５０ｕｍ以下の場合にチップ表面を上にしたときに凹状にチップが反る場合がある。その場合、表裏反転した時に半導体チップ５の四隅のコンタクト確認では不十分でチップ中央部のコンタクト確認が必要になる。例えば、下面電極３１ａ，３１ｅ間のオープン／ショートチェックを行い、ショートの場合は検査パッド６１ｅ周辺に配置された電極パッド６ｇのピラー７が多層基板１の上面電極２にコンタクトしていると判断できる。
【0024】
実施の形態４．
図１０は、実施の形態４に係る半導体チップの表面を示す図である。隣接する検査パッド６１ａ，６１ｂの間に抵抗Ｒ１が接続されている。隣接する検査パッド６１ｂ，６１ｃの間に抵抗Ｒ２が接続されている。隣接する検査パッド６１ｃ，６１ｄの間に抵抗Ｒ３が接続されている。隣接する検査パッド６１ａ，６１ｅの間に抵抗Ｒ４が接続されている。抵抗Ｒ１～Ｒ４の抵抗値は例えば１０Ωである。コンタクト性の確認のために各パッド間で抵抗を測定し、１０、２０、３０、４０Ω以外の抵抗値である場合はコンタクト不良があると判断できる。その他の構成及び効果は実施の形態３と同様である。
図１０は、実施の形態４に係る半導体チップの表面を示す図である。隣接する検査パッド６１ａ，６１ｂの間に抵抗Ｒ１が接続されている。隣接する検査パッド６１ｂ，６１ｃの間に抵抗Ｒ２が接続されている。隣接する検査パッド６１ｃ，６１ｄの間に抵抗Ｒ３が接続されている。隣接する検査パッド６１ａ，６１ｅの間に抵抗Ｒ４が接続されている。抵抗Ｒ１～Ｒ４の抵抗値は例えば１０Ωである。コンタクト性の確認のために各パッド間で抵抗を測定し、１０、２０、３０、４０Ω以外の抵抗値である場合はコンタクト不良があると判断できる。その他の構成及び効果は実施の形態３と同様である。
【0025】
実施の形態５．
図１１は、実施の形態５に係る半導体チップの表面を示す図である。線路１３は、検査パッド６１ａ，６１ｄも接続しており、半導体チップ５の表面の外周に沿って形成されている。
図１１は、実施の形態５に係る半導体チップの表面を示す図である。線路１３は、検査パッド６１ａ，６１ｄも接続しており、半導体チップ５の表面の外周に沿って形成されている。
【0026】
図１２は、実施の形態５に係る半導体装置を示す平面図である。多層基板１がプリント基板１４に実装されている。検査用の下面電極３１ａ～３１ｄがそれぞれプリント基板１４の端子１４ａ～１４ｄに接続されている。端子１４ｂはＧＮＤ端子である。これにより、半導体チップ５の表面の外周に沿って形成された線路１３がＧＮＤ接続される。従って、半導体チップ５にガードリングが形成され、耐湿性の向上を図ることができる。
【0027】
実施の形態６．
図１３は、実施の形態６に係る半導体チップの表面を示す図である。半導体チップ５は内部回路１２とトランジスタ１５を有する。半導体チップ５の表面には、パッド６として、電極パッド６２ａ、検査パッド６２ｂ，６２ｃ、制御パッド６２ｄが形成されている。トランジスタ１５のソース電極とドレイン電極がそれぞれ電極パッド６２ａと内部回路１２に接続されている。即ち、電極パッド６２ａはトランジスタ１５を介して内部回路１２に接続されている。検査パッド６２ｂ，６２ｃはそれぞれ線路１３により電極パッド６２ａに接続されている。制御パッド６２ｄはトランジスタ１５の制御端子であるゲート電極に接続されている。これらのパッドにはそれぞれピラー７が形成されている。
図１３は、実施の形態６に係る半導体チップの表面を示す図である。半導体チップ５は内部回路１２とトランジスタ１５を有する。半導体チップ５の表面には、パッド６として、電極パッド６２ａ、検査パッド６２ｂ，６２ｃ、制御パッド６２ｄが形成されている。トランジスタ１５のソース電極とドレイン電極がそれぞれ電極パッド６２ａと内部回路１２に接続されている。即ち、電極パッド６２ａはトランジスタ１５を介して内部回路１２に接続されている。検査パッド６２ｂ，６２ｃはそれぞれ線路１３により電極パッド６２ａに接続されている。制御パッド６２ｄはトランジスタ１５の制御端子であるゲート電極に接続されている。これらのパッドにはそれぞれピラー７が形成されている。
【0028】
図１４は、実施の形態６に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。図１４は図１３のＩ－ＩＩに沿った断面図に対応する。上面電極２として上面電極２２ａ，２２ｂ，２２ｃが多層基板１の上面に形成されている。下面電極３として下面電極３２ａ，３２ｂ，３２ｃが多層基板１の下面に形成され、それぞれスルーホール４を介して上面電極２２ａ，２２ｂ，２２ｃに個別に接続されている。電極パッド６２ａに形成されたピラー７が上面電極２２ａにはんだ８により接続されている。検査パッド６２ｂ，６２ｃに形成されたピラー７がそれぞれ上面電極２２ｂにはんだ８により個別に接続されている。制御パッド６２ｄに形成されたピラー７が上面電極２２ｃにはんだ８により接続されている。その他の構成は実施の形態１と同様である。
【0029】
通常動作時は下面電極３２ｃに印加する電圧Ｖｃを０Ｖにしてトランジスタ１５をオンにする。コンタクト確認時は下面電極３２ｃに印加する電圧Ｖｃを－５Ｖにしてトランジスタ１５をオフにする。
【0030】
図１５は、実施の形態６に係る半導体装置の測定１の結果を示す図である。図１６及び図１７は、実施の形態６に係る半導体装置の測定１を示す図である。測定１では、下面電極３２ａを接地し、下面電極３２ｃに電圧Ｖｃ＝－５Ｖを印加してトランジスタ１５をオフにし、下面電極３２ｂに信号を入力して１ポートＳパラメータ測定を実施する。１ポートＳパラメータ測定では、下面電極３２ｂから入射した波が自身に反射してくる反射電力の振幅と位相（Ｓパラメータ）を測定する。１ＧＨｚ以下の低周波信号を入力した場合はトランジスタ１５のオフ容量と内部回路１２は見えない。図１６は検査パッド６２ｂ，６２ｃが正常に接続されている場合を示し、図１７は両者がｏｐｅｎの場合を示している。
【0031】
例えば、電極パッド６２ａのピラー７と上面電極２２ａが接続されていない場合、Ｓパラメータはｏｐｅｎの位置ａになる。正常に接続されている場合、Ｓパラメータはショートの位置ｂになる。もし接続が不完全で抵抗が大きい場合は、Ｓパラメータはショートの位置よりも抵抗が大きく見えることで内側の位置ｂ’に移動する。
【0032】
なお、検査パッド６２ｂ，６２ｃを２個設けている。このため、検査パッド６２ｂ，６２ｃの一方がコンタクト不良になっても、電極パッド６２ａのコンタクトを検査することができる。検査パッド６２ｂ，６２ｃの両方がコンタクト不良の場合は、電極パッド６２ａの接続状態に関わらず不良と判定することもできる。
【0033】
ここで、接続が不完全な状態とは、接合されていないが、外力等によって接触はしている状態である。その場合の接触抵抗値は数Ωを想定している。例えば、電極パッド６２ａ、検査パッド６２ｂ，６２ｃについて、接続が正常な場合の抵抗を０Ω、不完全な場合の抵抗を２Ωと仮定して、下面電極３２ａと下面電極３２ｃの間の抵抗値を測定する。各パッドのコンタクト状態と電極間の抵抗値の関係を表１に示す。電極パッド６２ａのコンタクトが正常な場合の抵抗値は０又は１Ωとなり、不完全な場合の抵抗値は２又は３Ωとなる。
【0034】
【表1】
【0035】
図１８は、比較例に係る測定を示す図である。比較例に係る測定では、電極パッド６２ａに接続される下面電極３２ａから直接に１ポートＳパラメータ測定を行う。正常なコンタクトの場合、理論上は内部回路１２のインピーダンスＺ１に直列接続されたトランジスタ１５のオフ容量が見える。しかし、実際には内部回路１２のインピーダンスＺ１にばらつきが有るため、接続が不完全の場合の変動と区別がつかない。従って、比較例では、コンタクト不良時のｏｐｅｎは検出できるが、接続が不完全で抵抗が大きい場合の検出ができない。
【0036】
測定１で低周波信号を入力してｓｈｏｒｔと判定された場合は電極パッド６２ａのコンタクトが正常と判定する。そうでない場合は測定２を実施する。測定２でｏｐｅｎと判定された場合は測定３を実施する。この様子を表２にまとめている。
【0037】
【表2】
【0038】
測定２では、下面電極３２ｂを接地し、下面電極３２ｃの電圧Ｖｃを０Ｖとしてトランジスタ１５をオンにし、下面電極３２ｂに高周波信号を入力して１ポートＳパラメータ測定を実施する。検査パッド６２ｂ，６２ｃの何れかのコンタクトが正常であれば測定２で内部回路１２の特性が測定される。従って、測定１と測定２でＳパラメータが変化することで電極パッド６２ａのｏｐｅｎが確定する。検査パッド６２ｂ，６２ｃの両方がｏｐｅｎの場合は測定２でｏｐｅｎと測定されるため、測定３を実施する。
【0039】
図１９は、実施の形態６に係る半導体装置の測定３を示す図である。測定３では、下面電極３２ｂを接地し、下面電極３２ｃの印加電圧Ｖｃを－５Ｖと０Ｖで切り替え、下面電極３２ａに高周波信号を入力して１ポートＳパラメータ測定を実施する。電極パッド６２ａのコンタクトがｏｐｅｎの場合は測定３でｏｐｅｎと判定される。
【0040】
電極パッド６２ａが接続されている場合は測定３で内部回路１２の特性が測定される。下面電極３２ｃの印加電圧Ｖｃが－５Ｖの場合と０Ｖの場合について、電極パッド６２ａの接続が正常な場合と不完全な場合のＳパラメータの違いを事前に実験又はシミュレーションで把握しておく。これにより測定３の測定結果により電極パッド６２ａの接続が正常か不完全かを判定することができる。
【0041】
以上説明したように、本実施の形態では、半導体チップ５の表面に、パッド６として、電極パッド６２ａ、検査パッド６２ｂ，６２ｃ、制御パッド６２ｄが形成されている。電極パッド６２ａはトランジスタ１５を介して内部回路１２に接続されている。検査パッド６２ｂ，６２ｃはそれぞれ線路１３により電極パッド６２ａに接続されている。制御パッド６２ｄはトランジスタ１５の制御端子に接続されている。これにより、多層基板１と半導体チップ５のコンタクト不良を非破壊で検出することができる。
【0042】
実施の形態７．
図２０は、実施の形態７に係る半導体チップの表面を示す図である。図２１は、実施の形態７に係る多層基板の上面を示す図である。図２２は、実施の形態７に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。図２２は図２０及び図２１のＩ－ＩＩに沿った断面図に対応する。
図２０は、実施の形態７に係る半導体チップの表面を示す図である。図２１は、実施の形態７に係る多層基板の上面を示す図である。図２２は、実施の形態７に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。図２２は図２０及び図２１のＩ－ＩＩに沿った断面図に対応する。
【0043】
半導体チップ５の表面には、パッド６として、パッド６３ａと、パッド６３ａに線路１３により接続されたパッド６３ｂ，６３ｃとが形成されている。パッド６３ａは、内部回路１２に接続されたＤＣ供給用パッド又はＲＦ電極パッドである。
【0044】
多層基板１の上面には、上面電極２として、パッド６３ａに形成されたピラー７にはんだ８により接続された上面電極２３ａと、パッド６３ｂ，６３ｃに形成されたピラー７にはんだ８により個別に接続された上面電極２３ｂとが形成されている。
【0045】
多層基板１の下面には、下面電極３として、スルーホール４により上面電極２３ａにそれぞれ個別に接続された下面電極３３ａ，３３ｂと、スルーホール４により上面電極２３ｂにそれぞれ個別に接続された下面電極３３ｃ，３３ｄとが形成されている。その他の構成は実施の形態１と同様である。
【0046】
例えば、電流を流すフォース端子として外側の下面電極３３ｃ，３３ｂを用い、電圧を測定するセンス端子として内側の下面電極３３ａ，３３ｄを用いて、４端子抵抗測定を実施する。コンタクト不良時はｏｐｅｎとなり、コンタクト正常時はｓｈｏｒｔとなる。よって、多層基板１と半導体チップ５のコンタクト不良を非破壊で検出することができる。
【0047】
パッドのはんだ接続が正常な場合と不完全な場合の抵抗値の違いは軽微であるため、検査装置と下面電極の間のコンタクト抵抗が検査の障害となる。これに対して、センス端子には電流を流さないため、コンタクト抵抗を無視できる。このため、両者の抵抗値の違いを読み取ることで、接続が正常か不完全かを判別することができる。
【0048】
実施の形態８．
図２３は、実施の形態８に係る半導体チップの表面を示す図である。図２４は、実施の形態８に係る多層基板の上面を示す図である。図２５は、実施の形態８に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。図２５は図２３及び図２４のＩ－ＩＩに沿った断面図に対応する。
図２３は、実施の形態８に係る半導体チップの表面を示す図である。図２４は、実施の形態８に係る多層基板の上面を示す図である。図２５は、実施の形態８に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。図２５は図２３及び図２４のＩ－ＩＩに沿った断面図に対応する。
【0049】
実施の形態７との相違点として、パッド６３ａ，６３ｂ，６３ｃは、内部回路１２に接続されず、半導体チップ５の表面の四隅のうちの少なくとも３か所に形成された検査パッドである。その他の構成は実施の形態１，７と同様である。
【0050】
それぞれの箇所の検査パッドについてコンタクトがオープンかショートかをチェックし、全てのコンタクトがショートの場合、半導体チップ５が平坦に実装されていると判断できる。この場合、電極パッドについてもコンタクトしていると判断できる。よって、多層基板１と半導体チップ５のコンタクト不良を非破壊で検出することができる。なお、パッド６３ａ，６３ｂ，６３ｃを半導体チップ５の表面の四隅に形成してもよいし、半導体チップ５の中央部に形成してもよい。
【0051】
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。以下、本開示の諸態様を付記としてまとめて記載する。
（付記１）
多層基板と、
前記多層基板にフリップチップ実装され、内部回路を有する半導体チップとを備え、
複数のパッドが前記半導体チップの表面に形成され、
複数のピラーが前記複数のパッドに形成され、
複数の上面電極が前記多層基板の上面に形成され、
複数の下面電極が前記多層基板の下面に形成され、それぞれスルーホールを介して前記複数の上面電極に接続され、
前記複数のピラーはそれぞれ前記複数の上面電極にはんだにより接続され、
前記複数のパッドは、前記内部回路に接続された電極パッドと、前記内部回路に接続されず前記半導体チップの表面の四隅のうちの少なくとも３か所に形成された複数の検査パッドを有し、
隣接する検査パッドは線路により互いに接続されていることを特徴とする半導体装置。
（付記２）
前記複数の検査パッドは、前記半導体チップの表面の四隅に形成された第１から第４の検査パッドを有することを特徴とする付記１に記載の半導体装置。
（付記３）
前記複数の検査パッドは、前記半導体チップの中央部に形成された第５の検査パッドを有することを特徴とする付記１又は２に記載の半導体装置。
（付記４）
隣接する検査パッドの間に抵抗が接続されていることを特徴とする付記１～３の何れか１項に記載の半導体装置。
（付記５）
前記多層基板が実装されたプリント基板を更に備え、
前記線路は、前記半導体チップの表面の外周に沿って形成され、
前記複数の検査パッドの何れかに接続された前記下面電極は前記プリント基板のＧＮＤ端子に接続されていることを特徴とする付記２に記載の半導体装置。
（付記６）
多層基板と、
前記多層基板にフリップチップ実装され、内部回路とトランジスタを有する半導体チップとを備え、
複数のパッドが前記半導体チップの表面に形成され、
複数のピラーが前記複数のパッドに形成され、
複数の上面電極が前記多層基板の上面に形成され、
複数の下面電極が前記多層基板の下面に形成され、それぞれスルーホールを介して前記複数の上面電極に接続され、
前記複数のピラーはそれぞれ前記複数の上面電極にはんだにより接続され、
前記複数のパッドは、前記トランジスタを介して前記内部回路に接続された電極パッドと、前記電極パッドに接続された検査パッドと、前記トランジスタの制御端子に接続された制御パッドとを有することを特徴とする半導体装置。
（付記７）
多層基板と、
前記多層基板にフリップチップ実装された半導体チップとを備え、
複数のパッドが前記半導体チップの表面に形成され、
複数のピラーが前記複数のパッドに形成され、
複数の上面電極が前記多層基板の上面に形成され、
複数の下面電極が前記多層基板の下面に形成され、それぞれスルーホールを介して前記複数の上面電極に接続され、
前記複数のピラーはそれぞれ前記複数の上面電極にはんだにより接続され、
前記複数のパッドは、第１のパッドと、前記第１のパッドに接続された第２のパッドを有し、
前記複数の上面電極は、前記第１のパッドに形成された前記ピラーに前記はんだにより接続された第１の上面電極と、前記第２のパッドに形成された前記ピラーに前記はんだにより接続された第２の上面電極とを有し、
前記複数の下面電極は、前記第１の上面電極にそれぞれ個別に接続された第１及び第２の下面電極と、前記第２の上面電極にそれぞれ個別に接続された第３及び第４の下面電極とを有することを特徴とする半導体装置。
（付記８）
前記半導体チップは内部回路を有し、
前記第１のパッドは前記内部回路に接続されていることを特徴とする付記７に記載の半導体装置。
（付記９）
前記半導体チップは内部回路を有し、
前記第１及び第２のパッドは、前記内部回路に接続されず前記半導体チップの表面の四隅のうちの少なくとも３か所に形成されていることを特徴とする付記７に記載の半導体装置。
（付記１０）
前記第１及び第２のパッドは、前記半導体チップの表面の四隅に形成されていることを特徴とする付記９に記載の半導体装置。
（付記１１）
前記第１及び第２のパッドは、前記半導体チップの中央部に形成されていることを特徴とする付記９又は１０に記載の半導体装置。
（付記１２）
前記半導体チップの裏面にダイボンドされたヒートシンクと、
前記多層基板、前記半導体チップ及び前記ヒートシンクを封止するモールド樹脂とを備え、
前記ヒートシンクの上面は前記モールド樹脂から露出していることを特徴とする付記１～１１の何れか１項に記載の半導体装置。
（付記１）
多層基板と、
前記多層基板にフリップチップ実装され、内部回路を有する半導体チップとを備え、
複数のパッドが前記半導体チップの表面に形成され、
複数のピラーが前記複数のパッドに形成され、
複数の上面電極が前記多層基板の上面に形成され、
複数の下面電極が前記多層基板の下面に形成され、それぞれスルーホールを介して前記複数の上面電極に接続され、
前記複数のピラーはそれぞれ前記複数の上面電極にはんだにより接続され、
前記複数のパッドは、前記内部回路に接続された電極パッドと、前記内部回路に接続されず前記半導体チップの表面の四隅のうちの少なくとも３か所に形成された複数の検査パッドを有し、
隣接する検査パッドは線路により互いに接続されていることを特徴とする半導体装置。
（付記２）
前記複数の検査パッドは、前記半導体チップの表面の四隅に形成された第１から第４の検査パッドを有することを特徴とする付記１に記載の半導体装置。
（付記３）
前記複数の検査パッドは、前記半導体チップの中央部に形成された第５の検査パッドを有することを特徴とする付記１又は２に記載の半導体装置。
（付記４）
隣接する検査パッドの間に抵抗が接続されていることを特徴とする付記１～３の何れか１項に記載の半導体装置。
（付記５）
前記多層基板が実装されたプリント基板を更に備え、
前記線路は、前記半導体チップの表面の外周に沿って形成され、
前記複数の検査パッドの何れかに接続された前記下面電極は前記プリント基板のＧＮＤ端子に接続されていることを特徴とする付記２に記載の半導体装置。
（付記６）
多層基板と、
前記多層基板にフリップチップ実装され、内部回路とトランジスタを有する半導体チップとを備え、
複数のパッドが前記半導体チップの表面に形成され、
複数のピラーが前記複数のパッドに形成され、
複数の上面電極が前記多層基板の上面に形成され、
複数の下面電極が前記多層基板の下面に形成され、それぞれスルーホールを介して前記複数の上面電極に接続され、
前記複数のピラーはそれぞれ前記複数の上面電極にはんだにより接続され、
前記複数のパッドは、前記トランジスタを介して前記内部回路に接続された電極パッドと、前記電極パッドに接続された検査パッドと、前記トランジスタの制御端子に接続された制御パッドとを有することを特徴とする半導体装置。
（付記７）
多層基板と、
前記多層基板にフリップチップ実装された半導体チップとを備え、
複数のパッドが前記半導体チップの表面に形成され、
複数のピラーが前記複数のパッドに形成され、
複数の上面電極が前記多層基板の上面に形成され、
複数の下面電極が前記多層基板の下面に形成され、それぞれスルーホールを介して前記複数の上面電極に接続され、
前記複数のピラーはそれぞれ前記複数の上面電極にはんだにより接続され、
前記複数のパッドは、第１のパッドと、前記第１のパッドに接続された第２のパッドを有し、
前記複数の上面電極は、前記第１のパッドに形成された前記ピラーに前記はんだにより接続された第１の上面電極と、前記第２のパッドに形成された前記ピラーに前記はんだにより接続された第２の上面電極とを有し、
前記複数の下面電極は、前記第１の上面電極にそれぞれ個別に接続された第１及び第２の下面電極と、前記第２の上面電極にそれぞれ個別に接続された第３及び第４の下面電極とを有することを特徴とする半導体装置。
（付記８）
前記半導体チップは内部回路を有し、
前記第１のパッドは前記内部回路に接続されていることを特徴とする付記７に記載の半導体装置。
（付記９）
前記半導体チップは内部回路を有し、
前記第１及び第２のパッドは、前記内部回路に接続されず前記半導体チップの表面の四隅のうちの少なくとも３か所に形成されていることを特徴とする付記７に記載の半導体装置。
（付記１０）
前記第１及び第２のパッドは、前記半導体チップの表面の四隅に形成されていることを特徴とする付記９に記載の半導体装置。
（付記１１）
前記第１及び第２のパッドは、前記半導体チップの中央部に形成されていることを特徴とする付記９又は１０に記載の半導体装置。
（付記１２）
前記半導体チップの裏面にダイボンドされたヒートシンクと、
前記多層基板、前記半導体チップ及び前記ヒートシンクを封止するモールド樹脂とを備え、
前記ヒートシンクの上面は前記モールド樹脂から露出していることを特徴とする付記１～１１の何れか１項に記載の半導体装置。
【符号の説明】
【0052】
１ 多層基板、２，２１ａ～２１ｅ，２２ａ～２２ｃ，２３ａ，２３ｂ 上面電極、３，３１ａ～３１ｅ，３２ａ～３２ｃ，３３ａ～３３ｄ 下面電極、４ スルーホール、５ 半導体チップ、６，６３ａ，６３ｂ，６３ｃ パッド、６ａ～６ｇ，６２ａ 電極パッド、６１ａ～６１ｅ，６２ｂ，６２ｃ 検査パッド、６２ｄ 制御パッド、７ ピラー、８ はんだ、１０ ヒートシンク、１１ モールド樹脂、１２ 内部回路、１３ 線路、１４ プリント基板、１５ トランジスタ、Ｒ１～Ｒ４ 抵抗
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】