(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024151119
(43)【公開日】2024-10-24
(54)【発明の名称】半導体装置、および、電子回路
(51)【国際特許分類】
H03K 17/687 20060101AFI20241017BHJP
【ＦＩ】
H03K17/687 G
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023064262
(22)【出願日】2023-04-11
(71)【出願人】
【識別番号】000233273
【氏名又は名称】ミネベアパワーデバイス株式会社
(74)【代理人】
【識別番号】110001807
【氏名又は名称】弁理士法人磯野国際特許商標事務所
(72)【発明者】
【氏名】山下 史哲
【テーマコード（参考）】
5J055
【Ｆターム（参考）】
5J055AX02
5J055BX05
5J055DX12
5J055DX13
5J055DX22
5J055GX01
5J055GX02
(57)【要約】
【課題】スイッチを高速動作させる。
【解決手段】高耐圧アナログスイッチ集積回路１は、信号入出力端子１２１，１２２の間を導通または非導通とするスイッチ回路１２と、電源に接続されてスイッチ回路１２を駆動する駆動回路１１と、ソース端子が電源の負極性端子に接続され、ドレイン端子が信号入出力端子１２１に接続され、スイッチ回路１２が非導通状態の場合にオンし、スイッチ回路１２が導通状態の場合にオフするＮ型電界効果トランジスタＱ１と、を備える。
【選択図】図１
【解決手段】高耐圧アナログスイッチ集積回路１は、信号入出力端子１２１，１２２の間を導通または非導通とするスイッチ回路１２と、電源に接続されてスイッチ回路１２を駆動する駆動回路１１と、ソース端子が電源の負極性端子に接続され、ドレイン端子が信号入出力端子１２１に接続され、スイッチ回路１２が非導通状態の場合にオンし、スイッチ回路１２が導通状態の場合にオフするＮ型電界効果トランジスタＱ１と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１、第２の信号入出力端子の間を導通または非導通とするスイッチ回路と、
電源に接続されて前記スイッチ回路を駆動する駆動回路と、
前記スイッチ回路が非導通状態の場合にオンして前記第１の信号入出力端子と前記電源の負極性端子とを接続し、前記スイッチ回路が導通状態の場合にオフして前記第１の信号入出力端子と前記電源の負極性端子とを遮断する第１の電界効果トランジスタと、
を備えることを特徴とする半導体装置。
電源に接続されて前記スイッチ回路を駆動する駆動回路と、
前記スイッチ回路が非導通状態の場合にオンして前記第１の信号入出力端子と前記電源の負極性端子とを接続し、前記スイッチ回路が導通状態の場合にオフして前記第１の信号入出力端子と前記電源の負極性端子とを遮断する第１の電界効果トランジスタと、
を備えることを特徴とする半導体装置。
【請求項2】
前記第１の電界効果トランジスタは、Ｎ型であり、ソース端子が前記電源の負極性端子に接続され、ドレイン端子が前記第１の信号入出力端子に接続され、ゲート端子には前記駆動回路の駆動信号が反転して入力される、
ことを特徴とする請求項１に記載の半導体装置。
ことを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記駆動回路の駆動信号を反転して前記第１の電界効果トランジスタのゲート端子に出力するインバータ、
を備えることを特徴とする請求項１に記載の半導体装置。
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項4】
前記第１の電界効果トランジスタは、Ｐ型であり、ドレイン端子が前記電源の負極性端子に接続され、ソース端子が前記第１の信号入出力端子に接続され、ゲート端子には前記駆動回路の駆動信号が入力される、
ことを特徴とする請求項１に記載の半導体装置。
ことを特徴とする請求項１に記載の半導体装置。
【請求項5】
前記スイッチ回路は、第２及び第３の電界効果トランジスタのソース端子を接続し、前記第２及び前記第３の電界効果トランジスタのドレイン端子をそれぞれ前記第１及び前記第２の信号入出力端子に接続して構成される、
ことを特徴とする請求項１に記載の半導体装置。
ことを特徴とする請求項１に記載の半導体装置。
【請求項6】
前記スイッチ回路の前記第２及び前記第３のＮ型電界効果トランジスタのソース端子にドレイン端子が接続され、ソース端子が前記電源の負極性端子に接続されている第４のＮ型電界効果トランジスタ、
を更に備えることを特徴とする請求項５に記載の半導体装置。
を更に備えることを特徴とする請求項５に記載の半導体装置。
【請求項7】
前記第４のＮ型電界効果トランジスタは、前記スイッチ回路が前記第１及び前記第２の信号入出力端子の間に電気信号を伝送する場合にオフし、前記スイッチ回路が前記第１及び前記第２の信号入出力端子の間に電気信号を遮断する場合にオンする、
ことを特徴とする請求項６に記載の半導体装置。
ことを特徴とする請求項６に記載の半導体装置。
【請求項8】
前記第４のＮ型電界効果トランジスタのゲート端子には、前記駆動回路の駆動信号が反転して入力される、
ことを特徴とする請求項７に記載の半導体装置。
ことを特徴とする請求項７に記載の半導体装置。
【請求項9】
第１、第２の信号入出力端子の間を導通または非導通とするスイッチ回路と、
電源に接続されて前記スイッチ回路を駆動する駆動回路と、
前記スイッチ回路が非導通状態の場合にオンして前記第１の信号入出力端子と前記電源の負極性端子とを接続し、前記スイッチ回路が導通状態の場合にオフして前記第１の信号入出力端子と前記電源の負極性端子とを遮断する第１の電界効果トランジスタと、
を備えることを特徴とする電子回路。
電源に接続されて前記スイッチ回路を駆動する駆動回路と、
前記スイッチ回路が非導通状態の場合にオンして前記第１の信号入出力端子と前記電源の負極性端子とを接続し、前記スイッチ回路が導通状態の場合にオフして前記第１の信号入出力端子と前記電源の負極性端子とを遮断する第１の電界効果トランジスタと、
を備えることを特徴とする電子回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、および、電子回路に関する。
【背景技術】
【0002】
図４は、従来の超音波診断装置用の高耐圧アナログスイッチ集積回路１Ａの回路図である。
高耐圧アナログスイッチ集積回路１Ａは、駆動回路１１と、スイッチ回路１２と、インバータ１４と、Ｎ型電界効果トランジスタＱ４と、ブリーダ抵抗１５１，１５２とを備えている。高耐圧アナログスイッチ集積回路１Ａは、ロジック回路２などの入力信号に基づいて、スイッチ回路１２の導通と非導通とを切り替える。これにより、送信回路３または受信回路４が接続される信号入出力端子１２２と、超音波振動子６が接続される信号入出力端子１２１との間の導通と非導通が切り替わる。
高耐圧アナログスイッチ集積回路１Ａは、駆動回路１１と、スイッチ回路１２と、インバータ１４と、Ｎ型電界効果トランジスタＱ４と、ブリーダ抵抗１５１，１５２とを備えている。高耐圧アナログスイッチ集積回路１Ａは、ロジック回路２などの入力信号に基づいて、スイッチ回路１２の導通と非導通とを切り替える。これにより、送信回路３または受信回路４が接続される信号入出力端子１２２と、超音波振動子６が接続される信号入出力端子１２１との間の導通と非導通が切り替わる。
【0003】
なお、第２の信号入出力端子である信号入出力端子１２２と送信回路３との間にはスイッチ３１が接続されている。信号入出力端子１２２と受信回路４との間にはスイッチ４１が接続されている。これにより、送信回路３と受信回路４とを選択的に信号入出力端子１２２に接続可能である。
第１の信号入出力端子である信号入出力端子１２１には、容量性負荷である超音波振動子６が接続される。
第１の信号入出力端子である信号入出力端子１２１には、容量性負荷である超音波振動子６が接続される。
【0004】
駆動回路１１には、正極性端子１１２と負極性端子１１１とが接続されて動作する。正極性端子１１２には電源５１が接続されており、正電圧が印加される。負極性端子１１１には電源５３が接続されており、負電圧が印加される。
【0005】
ロジック回路２には、電源端子２１１が接続されて動作する。この電源端子２１１には電源５２が接続されており、正電圧が印加される。駆動回路１１には、ロジック回路２からの信号が入力され、この信号に基づきスイッチ回路１２に駆動信号を出力して導通と非導通とを切り替える。
【0006】
オフアイソレーション回路のＮ型電界効果トランジスタＱ４のソース端子は、内部の負極性の電源端子に接続され、ドレイン端子はＮ型電界効果トランジスタＱ２，Ｑ３のソース端子に接続される。第４のＮ型電界効果トランジスタであるＮ型電界効果トランジスタＱ４のゲート端子には、インバータ１４で反転した電圧信号が印加されて、スイッチ回路１２とは相補的にオンオフを切り替える。
【0007】
高耐圧アナログスイッチ集積回路１Ａにはオフアイソレーション回路を必ずしも具備する必要はない。しかし、オフアイソレーション回路において、Ｎ型電界効果トランジスタＱ２，Ｑ３からなるスイッチ回路１２にオフアイソレーション用のＮ型電界効果トランジスタＱ４を接続することで、スイッチ回路１２が遮断状態のときに外部から信号入出力端子１２２，１２１に入力される信号の遮断性能を向上することができる。
【0008】
高耐圧アナログスイッチ集積回路１Ａは、容量性負荷である超音波振動子６の残留電荷を放電する目的で、信号入出力端子１２１，１２２とグランド間にブリーダ抵抗１５１，１５２を備えている。ブリーダ抵抗１５１の一端は信号入出力端子１２１のノードに接続され、他端は端子１５３を介してグランドに接続される。ブリーダ抵抗１５２の一端は信号入出力端子１２１のノードに接続され、他端は端子１５３を介してグランドに接続される。
【0009】
駆動回路１１は、ロジック回路２などの入力信号に基づいて、スイッチ回路１２の導通と非導通とを切り替えるための駆動信号を生成する。スイッチ回路１２は、Ｎ型電界効果トランジスタＱ２，Ｑ３のソース端子同士を接続し、Ｎ型電界効果トランジスタＱ２のドレイン端子を信号入出力端子１２１に接続し、Ｎ型電界効果トランジスタＱ３のドレイン端子を信号入出力端子１２２に接続して構成される。
【0010】
Ｎ型電界効果トランジスタＱ２，Ｑ３のゲート端子にＨレベルの電圧を印加すると、信号入出力端子１２１，１２２の間は導通する。これにより、超音波信号の送信時には送信回路３の信号を超音波振動子６に出力し、超音波信号の受信時には超音波振動子６が受信した信号を受信回路４に出力する。
【0011】
Ｎ型電界効果トランジスタＱ２，Ｑ３のゲート端子にＬレベルの電圧を印加すると、信号入出力端子１２１，１２２の間は非導通となる。
信号入出力端子１２１，１２２の間を信号が通過するときに、ブリーダ抵抗１５１，１５２を介してグランドにも信号が通過する。そのため、ブリーダ抵抗１５１，１５２の抵抗値が低い場合、超音波振動子６に印加される信号電圧が低下し、超音波エネルギーが減衰する。超音波エネルギーの減衰を抑えるため、ブリーダ抵抗１５１，１５２は高抵抗とする必要がある。
信号入出力端子１２１，１２２の間を信号が通過するときに、ブリーダ抵抗１５１，１５２を介してグランドにも信号が通過する。そのため、ブリーダ抵抗１５１，１５２の抵抗値が低い場合、超音波振動子６に印加される信号電圧が低下し、超音波エネルギーが減衰する。超音波エネルギーの減衰を抑えるため、ブリーダ抵抗１５１，１５２は高抵抗とする必要がある。
【0012】
ブリーダ抵抗１５１，１５２の高抵抗化により、容量性負荷である超音波振動子６の残留電荷の放電時間が長くなり、スイッチ回路１２のオンオフ周期が制限される。これは、超音波振動子６の残留電荷を放電し切るまでオンできないためである。
特許文献１には、超音波エラストグラフィプローブで使用するための改良されたアナログスイッチが示されている。これにより、熱放散を低減できる。
特許文献１には、超音波エラストグラフィプローブで使用するための改良されたアナログスイッチが示されている。これにより、熱放散を低減できる。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】特表２０１８－５３５５９２号公報
【発明の概要】
【発明が解決しようとする課題】
【0014】
従来の高耐圧アナログスイッチ集積回路では、容量性負荷の残留電荷放電を目的とした抵抗を信号入出力端子とグランド間に設けている。しかし、抵抗での損失を低減するため高抵抗である必要があり、放電時間が長い。つまり、ブリーダ抵抗は、スイッチのオンオフ周期を制限し、動作速度を制約していた。
そこで、本発明は、スイッチを高速動作させることを課題とする。
そこで、本発明は、スイッチを高速動作させることを課題とする。
【課題を解決するための手段】
【0015】
前記した課題を解決するため、本発明の半導体装置は、第１、第２の信号入出力端子の間を導通または非導通とするスイッチ回路と、電源に接続されて前記スイッチ回路を駆動する駆動回路と、前記スイッチ回路が非導通状態の場合にオンして前記第１の信号入出力端子と前記電源の負極性端子とを接続し、前記スイッチ回路が導通状態の場合にオフして前記第１の信号入出力端子と前記電源の負極性端子とを遮断する第１の電界効果トランジスタと、を備えることを特徴とする。
【0016】
本発明の電子回路は、第１、第２の信号入出力端子の間を導通または非導通とするスイッチ回路と、電源に接続されて前記スイッチ回路を駆動する駆動回路と、前記スイッチ回路が非導通状態の場合にオンして前記第１の信号入出力端子と前記電源の負極性端子とを接続し、前記スイッチ回路が導通状態の場合にオフして前記第１の信号入出力端子と前記電源の負極性端子とを遮断する第１の電界効果トランジスタと、を備えることを特徴とする。
その他の手段については、発明を実施するための形態のなかで説明する。
その他の手段については、発明を実施するための形態のなかで説明する。
【発明の効果】
【0017】
本発明によれば、スイッチを高速動作させることが可能となる。
【図面の簡単な説明】
【0018】
【図1】第１実施形態の高耐圧アナログスイッチ集積回路を示す図である。
【図2】第２実施形態の高耐圧アナログスイッチ集積回路を示す図である。
【図3】第３実施形態の高耐圧アナログスイッチ集積回路を示す図である。
【図4】従来の高耐圧アナログスイッチ集積回路を示す図である。
【発明を実施するための形態】
【0019】
以降、本発明を実施するための形態を、各図を参照して詳細に説明する。
図１は、第１実施形態の高耐圧アナログスイッチ集積回路１を示す図である。
高耐圧アナログスイッチ集積回路１は、駆動回路１１と、スイッチ回路１２と、インバータ１４と、Ｎ型電界効果トランジスタＱ４とを備えている。高耐圧アナログスイッチ集積回路１は、シリコンチップに回路が集積された半導体装置である。
図１は、第１実施形態の高耐圧アナログスイッチ集積回路１を示す図である。
高耐圧アナログスイッチ集積回路１は、駆動回路１１と、スイッチ回路１２と、インバータ１４と、Ｎ型電界効果トランジスタＱ４とを備えている。高耐圧アナログスイッチ集積回路１は、シリコンチップに回路が集積された半導体装置である。
【0020】
高耐圧アナログスイッチ集積回路１には、ロジック回路２などの入力信号に基づいて、スイッチ回路１２の導通と非導通とを切り替える。これにより、送信回路３または受信回路４が接続される信号入出力端子１２２と、超音波振動子６が接続される信号入出力端子１２１との間の導通と非導通が切り替わる。つまりスイッチ回路１２は、第１の信号入出力端子である信号入出力端子１２１と、第２の信号入出力端子である信号入出力端子１２２の間を導通または非導通とする。
駆動回路１１は、電源５１と電源５３に接続されてスイッチ回路１２を駆動する。
駆動回路１１は、電源５１と電源５３に接続されてスイッチ回路１２を駆動する。
【0021】
更に高耐圧アナログスイッチ集積回路１は、従来回路の課題に対し、図４に示したブリーダ抵抗を廃してＮ型電界効果トランジスタＱ１を追加している。追加のＮ型電界効果トランジスタＱ１のソース端子は、内部の負極性の電源端子に接続する。Ｎ型電界効果トランジスタＱ１のドレイン端子は、端子１３に接続されている。この端子１３を、高耐圧アナログスイッチ集積回路１の外側で信号入出力端子１２１に接続することで、Ｎ型電界効果トランジスタＱ１がオンしたときに、超音波振動子６の残留電荷を放電する。追加のＮ型電界効果トランジスタＱ１は、スイッチ回路１２が非導通状態の場合にオンし、スイッチ回路１２が導通状態の場合にオフする第１の電界効果トランジスタである。Ｎ型電界効果トランジスタＱ１がオンすると、信号入出力端子１２１と負極性端子１１１とを接続する。Ｎ型電界効果トランジスタＱ１がオフすると、信号入出力端子１２１と負極性端子１１１とを遮断する。
【0022】
スイッチ回路１２は、第２の電界効果トランジスタであるＮ型電界効果トランジスタＱ２のソース端子と、第３の電界効果トランジスタであるＮ型電界効果トランジスタＱ３のソース端子を接続して構成される。スイッチ回路１２は更に、第２の電界効果トランジスタであるＮ型電界効果トランジスタＱ２のドレイン端子を信号入出力端子１２１に接続し、第３の電界効果トランジスタであるＮ型電界効果トランジスタＱ３のドレイン端子を信号入出力端子１２２に接続して構成される。
【0023】
Ｎ型電界効果トランジスタＱ１のゲート端子には、インバータ１４の出力信号が入力される。追加のＮ型電界効果トランジスタＱ１は、信号入出力端子１２１，１２２の間が導通状態ときにオフし、信号入出力端子１２１，１２２の間が非導通状態のときにオンする。これにより、追加のＮ型電界効果トランジスタＱ１は、スイッチ回路１２のＮ型電界効果トランジスタＱ２，Ｑ３に対して相補動作する。
【0024】
追加のＮ型電界効果トランジスタＱ１のドレイン端子は、端子１３を介して信号入出力端子１２２に接続されている。信号入出力端子１２２に容量性負荷である超音波振動子６を接続することで、好適に超音波振動子６の残留電荷を放電できる。
【0025】
送信回路３および受信回路４、ならびに負荷を接続する信号入出力端子１２１，１２２と、残留電荷を放電する端子１３の間の接続に制限はなく、ユーザが任意に選択可能である。
【0026】
《本提案回路のメリット》
（１）信号入出力端子１２１，１２２の間を信号が通過するとき、追加のＮ型電界効果トランジスタＱ１はオフ状態のため、従来のブリーダ抵抗１５１，１５２のような信号の通過による信号エネルギーの減衰が生じない。
（１）信号入出力端子１２１，１２２の間を信号が通過するとき、追加のＮ型電界効果トランジスタＱ１はオフ状態のため、従来のブリーダ抵抗１５１，１５２のような信号の通過による信号エネルギーの減衰が生じない。
【0027】
（２）信号エネルギーの減衰が生じないので、追加のＮ型電界効果トランジスタＱ１のオン抵抗は、ブリーダ抵抗１５１と比較して低くしてよい。これにより、容量性負荷の残留電荷の放電速度が向上し、放電が完了してからスイッチ回路１２をオンさせるまでの時間を短くすることができ、スイッチ回路１２の高速動作が可能となる。
【0028】
（３）高耐圧アナログスイッチ集積回路１に高抵抗のブリーダ抵抗１５１，１５２を形成する必要が無く、製造工程を削減でき、製造コストを低減できる。
【0029】
図２は、第２実施形態の高耐圧アナログスイッチ集積回路１Ｂを示す図である。
高耐圧アナログスイッチ集積回路１は、駆動回路１１と、スイッチ回路１２と、インバータ１４と、Ｐ型電界効果トランジスタＱ５とを備えている。高耐圧アナログスイッチ集積回路１Ｂは、シリコンチップに回路が集積された半導体装置である。
高耐圧アナログスイッチ集積回路１は、駆動回路１１と、スイッチ回路１２と、インバータ１４と、Ｐ型電界効果トランジスタＱ５とを備えている。高耐圧アナログスイッチ集積回路１Ｂは、シリコンチップに回路が集積された半導体装置である。
【0030】
高耐圧アナログスイッチ集積回路１Ｂは、従来回路の課題に対し、図４に示したブリーダ抵抗を廃してＰ型電界効果トランジスタＱ５を追加している。追加のＰ型電界効果トランジスタＱ５のドレイン端子は、内部の負極性の電源端子に接続する。Ｐ型電界効果トランジスタＱ５のソース端子は、端子１３に接続されている。この端子１３を、高耐圧アナログスイッチ集積回路１の外側で信号入出力端子１２１に接続することで、Ｐ型電界効果トランジスタＱ５がオンしたときに、超音波振動子６の残留電荷を放電する。追加のＰ型電界効果トランジスタＱ５は、スイッチ回路１２が非導通状態の場合にオンし、スイッチ回路１２が導通状態の場合にオフする第１の電界効果トランジスタである。
【0031】
《本提案回路のメリット》
（１）信号入出力端子１２１，１２２の間を信号が通過するとき、追加のＰ型電界効果トランジスタＱ５はオフ状態のため、従来のブリーダ抵抗１５１，１５２のような信号の通過による信号エネルギーの減衰が生じない。
（１）信号入出力端子１２１，１２２の間を信号が通過するとき、追加のＰ型電界効果トランジスタＱ５はオフ状態のため、従来のブリーダ抵抗１５１，１５２のような信号の通過による信号エネルギーの減衰が生じない。
【0032】
（２）信号エネルギーの減衰が生じないので、追加のＰ型電界効果トランジスタＱ５のオン抵抗は、ブリーダ抵抗１５１と比較して低くしてよい。これにより、容量性負荷の残留電荷の放電速度が向上し、放電が完了してからスイッチ回路１２をオンさせるまでの時間を短くすることができ、スイッチ回路１２の高速動作が可能となる。
【0033】
（３）高耐圧アナログスイッチ集積回路１に高抵抗のブリーダ抵抗１５１を形成する必要が無く、製造工程を削減でき、製造コストを低減できる。
【0034】
（４）オフアイソレーション回路のＮ型電界効果トランジスタＱ４を省略する場合、第１実施形態のインバータ１４が不要となり、製造工程を削減でき、製造コストを低減できる。
【0035】
図３は、第３実施形態の高耐圧アナログスイッチ集積回路１Ｃを示す図である。
高耐圧アナログスイッチ集積回路１Ｃは、駆動回路１１と、第１の実施形態とは異なるスイッチ回路１２ａと、インバータ１４と、Ｎ型電界効果トランジスタＱ１，Ｑ４とを備えている。高耐圧アナログスイッチ集積回路１Ｃは、シリコンチップに回路が集積された半導体装置である。
高耐圧アナログスイッチ集積回路１Ｃは、駆動回路１１と、第１の実施形態とは異なるスイッチ回路１２ａと、インバータ１４と、Ｎ型電界効果トランジスタＱ１，Ｑ４とを備えている。高耐圧アナログスイッチ集積回路１Ｃは、シリコンチップに回路が集積された半導体装置である。
【0036】
スイッチ回路１２ａは、第２の電界効果トランジスタであるＰ型電界効果トランジスタＱ６のドレイン端子と、第３の電界効果トランジスタであるＰ型電界効果トランジスタＱ７のドレイン端子を接続して構成される。スイッチ回路１２は更に、第２の電界効果トランジスタであるＰ型電界効果トランジスタＱ６のソース端子を信号入出力端子１２１に接続し、第３の電界効果トランジスタであるＰ型電界効果トランジスタＱ７のソース端子を信号入出力端子１２２に接続して構成される。このように、アナログスイッチの回路構成は任意のものであってもよく、限定されない。
【0037】
（変形例）
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば上記した実施形態は、本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることも可能である。
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば上記した実施形態は、本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることも可能である。
【0038】
各実施形態に於いて、制御線や情報線は、説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には、殆ど全ての構成が相互に接続されていると考えてもよい。
【符号の説明】
【0039】
１Ａ，１，１Ｂ，１Ｃ 高耐圧アナログスイッチ集積回路 （半導体装置）
１１ 駆動回路
１１１ 負極性端子
１１２ 正極性端子
１２，１２ａ スイッチ回路
１２１ 信号入出力端子 （第１の信号入出力端子）
１２２ 信号入出力端子 （第２の信号入出力端子）
１３ 端子
１４ インバータ
１５１ ブリーダ抵抗
１５２ ブリーダ抵抗
１５３ 端子
２ ロジック回路
２１１ 電源端子
３ 送信回路
４ 受信回路
５１～５３ 電源
６ 超音波振動子
Ｑ１ Ｎ型電界効果トランジスタ （第１の電界効果トランジスタ）
Ｑ２ Ｎ型電界効果トランジスタ （第２の電界効果トランジスタ）
Ｑ３ Ｎ型電界効果トランジスタ （第３の電界効果トランジスタ）
Ｑ４ Ｎ型電界効果トランジスタ （第４のＮ型電界効果トランジスタ）
Ｑ５ Ｐ型電界効果トランジスタ （第１の電界効果トランジスタ）
Ｑ６ Ｐ型電界効果トランジスタ （第２の電界効果トランジスタ）
Ｑ７ Ｐ型電界効果トランジスタ （第３の電界効果トランジスタ）
１１ 駆動回路
１１１ 負極性端子
１１２ 正極性端子
１２，１２ａ スイッチ回路
１２１ 信号入出力端子 （第１の信号入出力端子）
１２２ 信号入出力端子 （第２の信号入出力端子）
１３ 端子
１４ インバータ
１５１ ブリーダ抵抗
１５２ ブリーダ抵抗
１５３ 端子
２ ロジック回路
２１１ 電源端子
３ 送信回路
４ 受信回路
５１～５３ 電源
６ 超音波振動子
Ｑ１ Ｎ型電界効果トランジスタ （第１の電界効果トランジスタ）
Ｑ２ Ｎ型電界効果トランジスタ （第２の電界効果トランジスタ）
Ｑ３ Ｎ型電界効果トランジスタ （第３の電界効果トランジスタ）
Ｑ４ Ｎ型電界効果トランジスタ （第４のＮ型電界効果トランジスタ）
Ｑ５ Ｐ型電界効果トランジスタ （第１の電界効果トランジスタ）
Ｑ６ Ｐ型電界効果トランジスタ （第２の電界効果トランジスタ）
Ｑ７ Ｐ型電界効果トランジスタ （第３の電界効果トランジスタ）
【図1】
【図2】
【図3】
【図4】