(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024151123
(43)【公開日】2024-10-24
(54)【発明の名称】情報処理システム
(51)【国際特許分類】
G06F 12/0868 20160101AFI20241017BHJP
【ＦＩ】
G06F12/0868 110
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023064266
(22)【出願日】2023-04-11
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】佐野 伸太郎
(72)【発明者】
【氏名】鈴木 智哉
(72)【発明者】
【氏名】梶原 裕嗣
(72)【発明者】
【氏名】檜田 和浩
【テーマコード（参考）】
5B205
【Ｆターム（参考）】
5B205MM11
5B205NN92
(57)【要約】
【課題】読み出し性能を向上させることが可能な情報処理システムを提供することにある。
【解決手段】実施形態に係る情報処理システムは、プロセッサと、第１メモリデバイスと、不揮発性メモリを含み、ロード／ストアコマンドによって不揮発性メモリにアクセスされる第２メモリデバイスとを具備する。プロセッサは、不揮発性メモリに格納されているデータをロードするためのロードコマンドを発行する前に、データのプリフェッチを指示するリクエストを第１メモリデバイスに書き込む。第２メモリデバイスは、第１メモリデバイスに書き込まれたリクエストに基づいて不揮発性メモリに格納されているデータのプリフェッチを行う制御部を含む。
【選択図】図１
【解決手段】実施形態に係る情報処理システムは、プロセッサと、第１メモリデバイスと、不揮発性メモリを含み、ロード／ストアコマンドによって不揮発性メモリにアクセスされる第２メモリデバイスとを具備する。プロセッサは、不揮発性メモリに格納されているデータをロードするためのロードコマンドを発行する前に、データのプリフェッチを指示するリクエストを第１メモリデバイスに書き込む。第２メモリデバイスは、第１メモリデバイスに書き込まれたリクエストに基づいて不揮発性メモリに格納されているデータのプリフェッチを行う制御部を含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
プロセッサと、
第１メモリデバイスと、
不揮発性メモリを含み、ロード／ストアコマンドによって前記不揮発性メモリにアクセスされる第２メモリデバイスと
を具備し、
前記プロセッサは、前記不揮発性メモリに格納されているデータをロードするためのロードコマンドを発行する前に、前記データのプリフェッチを指示するリクエストを前記第１メモリデバイスに書き込み、
前記第２メモリデバイスは、前記第１メモリデバイスに書き込まれたリクエストに基づいて前記不揮発性メモリに格納されているデータのプリフェッチを行う制御部を含む
情報処理システム。
第１メモリデバイスと、
不揮発性メモリを含み、ロード／ストアコマンドによって前記不揮発性メモリにアクセスされる第２メモリデバイスと
を具備し、
前記プロセッサは、前記不揮発性メモリに格納されているデータをロードするためのロードコマンドを発行する前に、前記データのプリフェッチを指示するリクエストを前記第１メモリデバイスに書き込み、
前記第２メモリデバイスは、前記第１メモリデバイスに書き込まれたリクエストに基づいて前記不揮発性メモリに格納されているデータのプリフェッチを行う制御部を含む
情報処理システム。
【請求項2】
前記プリフェッチが行われたデータは、前記リクエストが前記第１メモリデバイスに書き込まれた後に前記プロセッサによって発行されたロードコマンドに基づいてロードされる請求項１記載の情報処理システム。
【請求項3】
前記第２メモリデバイスは、前記不揮発性メモリよりも高速にアクセス可能なキャッシュメモリを含み、
前記制御部は、前記データを前記不揮発性メモリから読み出し、前記読み出されたデータを前記キャッシュメモリに書き込むことによって、前記データのプリフェッチを行う
請求項１記載の情報処理システム。
前記制御部は、前記データを前記不揮発性メモリから読み出し、前記読み出されたデータを前記キャッシュメモリに書き込むことによって、前記データのプリフェッチを行う
請求項１記載の情報処理システム。
【請求項4】
前記ロードコマンドに基づいて前記不揮発性メモリに格納されているデータをロードするのに必要な前記プロセッサの第１処理時間は、前記データのプリフェッチを行うのに必要な前記プロセッサの第２処理時間と前記プリフェッチが行われることによって前記キャッシュメモリに書き込まれたデータをロードするのに必要な前記プロセッサの第３処理時間との合計値よりも大きい請求項３記載の情報処理システム。
【請求項5】
前記キャッシュメモリは、ＳＲＡＭまたはＤＲＡＭで構成される請求項３記載の情報処理システム。
【請求項6】
前記制御部は、前記データを前記不揮発性メモリから読み出し、前記読み出されたデータを前記第１メモリデバイスに書き込むことによって、前記データのプリフェッチを行う請求項１記載の情報処理システム。
【請求項7】
前記プロセッサは、前記リクエストが前記第１メモリデバイスに書き込まれたことを前記制御部に通知し、
前記制御部は、前記プロセッサからの通知が検知された場合に、前記リクエストに基づいて前記データのプリフェッチを行う
請求項１記載の情報処理システム。
前記制御部は、前記プロセッサからの通知が検知された場合に、前記リクエストに基づいて前記データのプリフェッチを行う
請求項１記載の情報処理システム。
【請求項8】
前記制御部は、前記第１メモリデバイスを定期的に監視することによって前記リクエストが前記第１メモリデバイスに書き込まれたことが検知された場合に、前記リクエストに基づいて前記データのプリフェッチを行う請求項１記載の情報処理システム。
【請求項9】
前記リクエストは、前記不揮発性メモリに格納されているデータにアクセスするための仮想アドレスを含み、
前記制御部は、前記仮想アドレスをメモリアドレスに変換するための変換テーブルを含み、前記変換テーブルを参照して前記仮想アドレスから変換された物理アドレスを使用して前記データのプリフェッチを行う
請求項１記載の情報処理システム。
前記制御部は、前記仮想アドレスをメモリアドレスに変換するための変換テーブルを含み、前記変換テーブルを参照して前記仮想アドレスから変換された物理アドレスを使用して前記データのプリフェッチを行う
請求項１記載の情報処理システム。
【請求項10】
前記リクエストは、プリフェッチが行われるデータのサイズを示すサイズ情報を含み、
前記制御部は、前記リクエストに含まれるサイズ情報に基づいて、前記データのプリフェッチを行う
請求項１記載の情報処理システム。
前記制御部は、前記リクエストに含まれるサイズ情報に基づいて、前記データのプリフェッチを行う
請求項１記載の情報処理システム。
【請求項11】
前記制御部は、前記データのプリフェッチが完了した場合に、前記リクエストに対するレスポンスを前記第１メモリデバイスに書き込み、
前記プロセッサは、前記レスポンスが前記第１メモリデバイスに書き込まれたことが検知された場合に、前記ロードコマンドを発行する
請求項１記載の情報処理システム。
前記プロセッサは、前記レスポンスが前記第１メモリデバイスに書き込まれたことが検知された場合に、前記ロードコマンドを発行する
請求項１記載の情報処理システム。
【請求項12】
前記制御部は、前記リクエストに対するレスポンスを前記第１メモリデバイスに書き込み、
前記レスポンスは、前記データのプリフェッチを行う際に生じる第１レイテンシを示すレイテンシ情報を含み、
前記プロセッサは、前記第１メモリデバイスに書き込まれたレスポンスに含まれるレイテンシ情報によって示される第１レイテンシに基づいて前記ロードコマンドを発行する
請求項１記載の情報処理システム。
前記レスポンスは、前記データのプリフェッチを行う際に生じる第１レイテンシを示すレイテンシ情報を含み、
前記プロセッサは、前記第１メモリデバイスに書き込まれたレスポンスに含まれるレイテンシ情報によって示される第１レイテンシに基づいて前記ロードコマンドを発行する
請求項１記載の情報処理システム。
【請求項13】
前記レスポンスは、前記データのプリフェッチが行われる前に前記第１メモリデバイスに書き込まれる請求項１２記載の情報処理システム。
【請求項14】
前記制御部は、前記第１レイテンシ及び前記プロセッサにおいて指定された第２レイテンシに基づいて前記レスポンスを前記第１メモリデバイスに書き込むか否かを判定し、
前記プロセッサは、前記レスポンスが前記第１メモリデバイスに書き込まれていない場合、前記第２レイテンシに相当する時間が経過した後に前記ロードコマンドを発行する
請求項１２記載の情報処理システム。
前記プロセッサは、前記レスポンスが前記第１メモリデバイスに書き込まれていない場合、前記第２レイテンシに相当する時間が経過した後に前記ロードコマンドを発行する
請求項１２記載の情報処理システム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、情報処理システムに関する。
【背景技術】
【0002】
近年では、不揮発性メモリ（例えば、ＮＡＮＤ型フラッシュメモリ）を備えるメモリデバイスが知られており、このようなメモリデバイスをＤＲＡＭ（Dynamic Random Access Memory）等で構成されるメインメモリ（主記憶装置）の一部として用いられることが検討されている。
【0003】
しかしながら、上記したメモリデバイスはＤＲＡＭよりも低コストであるという利点がある一方で、当該ＤＲＡＭよりもデータの読み出しレイテンシが長い。したがって、メモリデバイスの読み出し性能を向上させることが求められている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２１－０８１８５８号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
そこで、本発明が解決しようとする課題は、メモリデバイスの読み出し性能を向上させることが可能な情報処理システムを提供することにある。
【課題を解決するための手段】
【0006】
実施形態に係る情報処理システムは、プロセッサと、第１メモリデバイスと、不揮発性メモリを含み、ロード／ストアコマンドによって前記不揮発性メモリにアクセスされる第２メモリデバイスとを具備する。前記プロセッサは、前記不揮発性メモリに格納されているデータをロードするためのロードコマンドを発行する前に、前記データのプリフェッチを指示するリクエストを前記第１メモリデバイスに書き込む。前記第２メモリデバイスは、前記第１メモリデバイスに書き込まれたリクエストに基づいて前記不揮発性メモリに格納されているデータのプリフェッチを行う制御部を含む。
【図面の簡単な説明】
【0007】
【図1】第１実施形態に係る情報処理システムの構成の一例を示すブロック図。
【図2】第１実施形態に係る情報処理システムの処理手順の一例を示すシーケンスチャート。
【図3】第１実施形態におけるプリフェッチリクエストキューについて説明するための図。
【図4】第１実施形態におけるＣＸＬデバイスの読み出し性能について説明するための図。
【図5】第２実施形態に係る情報処理システムの構成の一例を示すブロック図。
【図6】第２実施形態に係る情報処理システムの処理手順の一例を示すシーケンスチャート。
【図7】第２実施形態において実行されるポーリングの概要について説明するための図。
【図8】第３実施形態に係る情報処理システムの構成の一例を示すブロック図。
【図9】第３実施形態に係る情報処理システムの処理手順の一例を示すシーケンスチャート。
【図10】第３実施形態におけるアドレス変換テーブルのデータ構造の一例を示す図。
【図11】第３実施形態におけるアドレス変換テーブルのデータ構造の他の例を示す図。
【図12】第４実施形態に係る情報処理システムの構成の一例を示すブロック図。
【図13】第４実施形態に係る情報処理システムの処理手順の一例を示すシーケンスチャート。
【図14】第４実施形態に係る情報処理システムの動作の概要について説明するための図。
【図15】第４実施形態においてコンプリーションキューの代わりにコンプリーションマップが使用される場合の情報処理システムの動作の概要について説明するための図。
【図16】第４実施形態の第１変形例に係る情報処理システムの処理手順の一例を示すシーケンスチャート。
【図17】第４実施形態の第１変形例に係る情報処理システムの他の構成を示すブロック図。
【図18】第４実施形態の第１変形例に係る情報処理システムの更に別の構成を示すブロック図。
【図19】第４実施形態の第２変形例に係る情報処理システムの処理手順の一例を示すシーケンスチャート。
【図20】第４実施形態の第２変形例におけるコンプリーション通知判定処理の処理手順の一例を示すフローチャート。
【発明を実施するための形態】
【0008】
以下、図面を参照して、各実施形態について説明する。
（第１実施形態）
まず、第１実施形態について説明する。図１は、本実施形態に係る情報処理システムの構成の一例を示すブロック図である。図１に示すように、情報処理システム１は、ＣＰＵ１０、ＤＲＡＭ（Dynamic Random Access Memory）２０及びＣＸＬデバイス３０を備える。なお、情報処理システム１において、ＣＰＵ１０、ＤＲＡＭ２０及びＣＸＬデバイス３０は互いにバスを介して接続されている。
（第１実施形態）
まず、第１実施形態について説明する。図１は、本実施形態に係る情報処理システムの構成の一例を示すブロック図である。図１に示すように、情報処理システム１は、ＣＰＵ１０、ＤＲＡＭ（Dynamic Random Access Memory）２０及びＣＸＬデバイス３０を備える。なお、情報処理システム１において、ＣＰＵ１０、ＤＲＡＭ２０及びＣＸＬデバイス３０は互いにバスを介して接続されている。
【0009】
ＣＰＵ１０は、ホストとして動作する情報処理装置に備えられるプロセッサであり、ＤＲＡＭ２０及びＣＸＬデバイス３０にアクセス可能に構成されている。なお、ＣＰＵ１０は、例えばマルチコアプロセッサであり、複数のプログラム（アプリケーションプログラム）を並列に実行するように構成されている。
【0010】
ＤＲＡＭ２０は、情報処理システム１におけるメインメモリを構成するメモリデバイスである。
【0011】
ここで、本実施形態においては、メインメモリの大容量化のために、ＣＸＬデバイス３０を更にメインメモリ（の一部）として動作させるものとする。
【0012】
ＣＸＬデバイス３０は、例えばアプリケーションプログラムを実行するＣＰＵ１０によってアクセス（ロード／ストア）される各種データを格納するメモリデバイスである。なお、ＣＰＵ１０及びＣＸＬデバイス３０を接続するバス（メモリバス）は、例えばＣＸＬ（Ｃｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ ＬｉｎｋＴＭ）規格に準拠したＣＸＬバスである。
ＣＸＬは、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）をベースに、ＣＸＬ．ｉｏ、ＣＸＬ．ｃａｃｈｅ及びＣＸＬ．ｍｅｍという３つの独立したプロトコルによって構成された規格である。ＣＸＬデバイス３０は、ＣＰＵ１０からのロード／ストアコマンドによってメディア（不揮発性メモリ）にアクセス可能なＣＸＬ．ｍｅｍプロトコルによるインターフェースを備える。また、ＣＸＬデバイス３０は、ＣＸＬ．ｉｏプロトコルによるインターフェースを備えていてもよい。ＣＸＬ．ｉｏは、主にＣＸＬデバイス内のレジスタアクセスに使用される。同様に、ＣＸＬデバイス３０は、ＣＸＬ．ｃａｃｈｅプロトコルによるインターフェースを備えていてもよい。ＣＸＬ．ｃａｃｈｅは、メディア（不揮発性メモリ）へのアクセスを含み、ホストメモリやキャッシュに対してコヒーレント制御可能なプロトコルとして使用される。以降、本実施形態において特に明記されない限りは、ＣＸＬデバイス３０へのアクセスにはＣＸＬ．ｍｅｍが使用されるものとする。なお、ＣＸＬデバイス３０は、メモリシステムと称されてもよい。
ＣＸＬは、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）をベースに、ＣＸＬ．ｉｏ、ＣＸＬ．ｃａｃｈｅ及びＣＸＬ．ｍｅｍという３つの独立したプロトコルによって構成された規格である。ＣＸＬデバイス３０は、ＣＰＵ１０からのロード／ストアコマンドによってメディア（不揮発性メモリ）にアクセス可能なＣＸＬ．ｍｅｍプロトコルによるインターフェースを備える。また、ＣＸＬデバイス３０は、ＣＸＬ．ｉｏプロトコルによるインターフェースを備えていてもよい。ＣＸＬ．ｉｏは、主にＣＸＬデバイス内のレジスタアクセスに使用される。同様に、ＣＸＬデバイス３０は、ＣＸＬ．ｃａｃｈｅプロトコルによるインターフェースを備えていてもよい。ＣＸＬ．ｃａｃｈｅは、メディア（不揮発性メモリ）へのアクセスを含み、ホストメモリやキャッシュに対してコヒーレント制御可能なプロトコルとして使用される。以降、本実施形態において特に明記されない限りは、ＣＸＬデバイス３０へのアクセスにはＣＸＬ．ｍｅｍが使用されるものとする。なお、ＣＸＬデバイス３０は、メモリシステムと称されてもよい。
【0013】
なお、本実施形態においてはＣＸＬバスを介してＣＰＵ１０と接続されるＣＸＬデバイス３０について主に説明するが、当該ＣＸＬデバイス３０は、他の規格に準拠したバスを介してＣＰＵ１０と接続される他のメモリデバイスであってもよい。
【0014】
ところで、ＣＸＬデバイス３０は、後述するように不揮発性メモリを有し、ＤＲＡＭ２０とストレージ装置（例えば、ＳＳＤ等）との中間的な性能を有する。具体的には、ＣＸＬデバイス３０の記憶容量はＤＲＡＭ２０よりも大きく、ＣＸＬデバイス３０に対するアクセス速度はストレージ装置よりも高速である。本実施形態においては、このようなＣＸＬデバイス３０を用いることによって、実質的にメインメモリの大容量化を実現することができる。
【0015】
しかしながら、ＣＸＬデバイス３０はＤＲＡＭ２０と比較して不揮発性メモリからデータを読み出す際のレイテンシ（遅延時間）が長いため、当該ＣＸＬデバイス３０の読み出し性能を向上させる仕組みが必要である。
【0016】
ここで、図１に示すように、ＣＸＬデバイス３０は、ＮＡＮＤ型フラッシュメモリ（メモリ部）３１及びキャッシュメモリ（キャッシュ部）３２を含む。
【0017】
ＮＡＮＤ型フラッシュメモリ３１は、上記した不揮発性メモリに相当する。ＮＡＮＤ型フラッシュメモリ３１は、例えば３次元構造のフラッシュメモリである。ＮＡＮＤ型フラッシュメモリ３１は、複数のブロックを有する。複数のブロックの各々は、データ消去動作の単位である。また、複数のブロックの各々は、複数の物理ページを含む。複数の物理ページの各々は、同一ワード線に接続された複数のメモリセルを含む。複数の物理ページの各々は、データ書き込み動作及びデータ読み出し動作の単位である。
【0018】
キャッシュメモリ３２は、ＮＡＮＤ型フラッシュメモリ３１に対してキャッシュメモリとして動作する揮発性メモリであり、ＣＰＵ１０からのストアデータ及び当該ＮＡＮＤ型フラッシュメモリ３１から読み出されるデータをキャッシュするように動作する。キャッシュメモリ３２は、例えばダイレクトマップ方式やマルチウェイセットアソシアティブ方式によって制御される。本実施形態においては、キャッシュメモリ３２が例えばＣＸＬデバイス３０に備えられるＳＲＡＭ（Static Random Access Memory）で構成される場合を想定しているが、当該キャッシュメモリ３２は、当該ＣＸＬデバイス３０に備えられるＤＲＡＭで構成されても構わない。
【0019】
ここで、上記したＮＡＮＤ型フラッシュメモリ３１及びキャッシュメモリ３２の動作について簡単に説明する。
【0020】
例えばＣＰＵ１０がＣＸＬデバイス３０からデータをロードする（読み出す）場合には、当該ＣＰＵ１０は、当該データを要求するロードコマンド（ＭｅｍＲｄ Ｒｅｑｕｅｓｔ）を発行する。このようにＣＰＵ１０によって発行されたロードコマンドにおいて要求されたデータがキャッシュメモリ３２に格納されている場合には、ＣＸＬデバイス３０は、当該データをキャッシュメモリ３２から読み出し、当該データをＣＰＵ１０に返す。
【0021】
一方、ロードコマンドにおいて要求されたデータがキャッシュメモリ３２に格納されていない場合には、ＣＸＬデバイス３０は、当該データをＮＡＮＤ型フラッシュメモリ３１から読み出し、当該データをＣＰＵ１０に返す。なお、このタイミングでＮＡＮＤ型フラッシュメモリ３１から読み出されたデータをキャッシュメモリ３２に格納しておくことで、当該データへの後続のロードコマンドに対しては、キャッシュメモリ３２から当該データを読み出してＣＰＵ１０に返すことが可能となる。
【0022】
キャッシュメモリ３２（例えば、ＳＲＡＭ）はＮＡＮＤ型フラッシュメモリ３１よりも高速にデータを読み出すことが可能であるため、ロードコマンドにおいて要求されたデータがキャッシュメモリ３２に格納されている場合には、ＣＸＬデバイス３０の読み出し性能を向上させることができる。一方、ロードコマンドにおいて要求されたデータがキャッシュメモリ３２に格納されていない場合には、ＣＸＬデバイス３０の読み出し性能を向上させることができない。
【0023】
このため、本実施形態に係る情報処理システム１においては、ＣＰＵ１０がロードコマンドを発行する前にＮＡＮＤ型フラッシュメモリ３１に格納されている当該ロードコマンドに基づいてロードされる予定のデータ（以下、対象データと表記）のプリフェッチを行うことにより、当該ＣＸＬデバイス３０（ＮＡＮＤ型フラッシュメモリ３１）からデータを読み出す際のレイテンシを隠蔽するものとする。
【0024】
この場合、本実施形態におけるＤＲＡＭ２０は、プリフェッチリクエストキュー２１を含む。プリフェッチリクエストキュー２１には、ＣＸＬデバイス３０（ＮＡＮＤ型フラッシュメモリ３１）に格納されている対象データのプリフェッチを指示するリクエスト（以下、プリフェッチリクエストと表記）が書き込まれる。
【0025】
更に、本実施形態におけるＣＸＬデバイス３０は、上記したＮＡＮＤ型フラッシュメモリ３１及びキャッシュメモリ３２に加えて、プリフェッチ制御部３３を含む。また、プリフェッチ制御部３３は、ドアベルレジスタ３３１を含む。
【0026】
本実施形態において、プリフェッチ制御部３３は、ハードウェア及びソフトウェアのいずれか一方で実現されることが可能であるし、ハードウェア及びソフトウェアの両方を組み合わせたもので実現されることも可能である。また、ＣＸＬデバイス３０が、ＮＡＮＤ型フラッシュメモリ３１に対するデータの書き込み及び読み出しを制御するコントローラを備え、当該コントローラがプリフェッチ制御部３３を含むように構成されてもよい。ここで、このコントローラは、Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ（ＳｏＣ）のような制御回路であり、キャッシュメモリ３２に対するデータの書き込み及び読み出しも制御するように構成される。
【0027】
ドアベルレジスタ３３１には、プリフェッチリクエストキュー２１にプリフェッチリクエストが書き込まれたこと（つまり、プリフェッチリクエストキュー２１の現在の書き込みポインタ位置）が通知される。プリフェッチ制御部３３は、ドアベルレジスタ３３１におけるプリフェッチリクエストキュー２１の書き込みポインタ位置が更新されたことが検知された場合にプリフェッチリクエストキュー２１に書き込まれたプリフェッチリクエストを当該プリフェッチリクエストキュー２１から読み出し、当該読み出されたプリフェッチリクエストに基づいて対象データのプリフェッチを行う。
【0028】
なお、本実施形態においてプリフェッチとは、例えばＮＡＮＤ型フラッシュメモリ３１から対象データを読み出し、当該対象データをキャッシュメモリ３２に書き込む（格納する）ことをいう。すなわち、上記したプリフェッチリクエストは、ＮＡＮＤ型フラッシュメモリ３１からキャッシュメモリ３２への対象データの転送命令であるということができる。
【0029】
以下、図２のシーケンスチャートを参照して、本実施形態に係る情報処理システム１の処理手順の一例について説明する。
【0030】
ここで、上記したようにＣＰＵ１０を備える情報処理装置（ホスト）において所定のアプリケーションプログラムが実行されることにより、当該ＣＰＵ１０がＣＸＬデバイス３０に格納されているデータをロードする場合、ＣＰＵ１０は、当該データを要求するロードコマンドを発行してＣＸＬデバイス３０にアクセスする必要がある。
【0031】
しかしながら、本実施形態においてＣＰＵ１０は、ロードコマンドを発行する前にプリフェッチリクエストを発行し、ＤＲＡＭ２０に含まれるプリフェッチリクエストキュー２１に当該プリフェッチリクエストを書き込む（ステップＳ１）。なお、図２のシーケンスチャートにおいてステップＳ１等のＣＰＵ１０の処理に対応づけて示されている矩形のブロックは、当該ＣＰＵ１０の処理時間を表している。以下において説明するシーケンスチャートにおいても同様である。
【0032】
本実施形態においてプリフェッチリクエストキュー２１に書き込まれるプリフェッチリクエストには、上記した対象データ（ロードコマンドに基づいてロードされる予定のデータ）に割り当てられているアドレスが含まれる。プリフェチリクエストに含まれるアドレスは、例えばシステムによってＣＸＬデバイス３０に割り当てられたメモリアドレス（物理アドレス）を含む。
【0033】
ここで、図３を参照して、プリフェッチリクエストキュー２１について説明する。図３に示すように、プリフェッチリクエストキュー２１は、リングキュー（リングバッファ）として実現されており、複数のプリフェッチリクエストを積むことができる。
【0034】
プリフェッチリクエストキュー２１においては、図３に示す矢印２１ａの方向に沿って順にプリフェッチリクエストが格納される。また、プリフェッチリクエストキュー２１に格納されるプリフェッチリクエストは、読み出しポインタ（Ｈｅａｄポインタ）及び書き込みポインタ（Ｔａｉｌポインタ）を用いて管理される。読み出しポインタは、次に読み出されるべきプリフェッチリクエストが格納されている位置を示すポインタであり、プリフェッチ制御部３３内で管理される。書き込みポインタは、最後に書き込まれたプリフェッチリクエストが格納されている位置を示すポインタであり、ホスト（ＣＰＵ１０）側で管理される。
【0035】
再び図２に戻ると、ＣＰＵ１０は、ステップＳ１においてプリフェッチリクエストキュー２１にプリフェッチリクエストが書き込まれたことを通知するために、プリフェッチリクエストキュー２１のドアベルレジスタを更新する（ステップＳ２）。具体的には、ＣＰＵ１０は、ＣＸＬデバイス３０に含まれるプリフェッチ制御部３３のドアベルレジスタ３３１に書き込みポインタ位置を書き込む。また、上記したようにＣＸＬデバイス３０はＣＸＬバスを介してＣＰＵ１０と接続されているが、ステップＳ２の処理は、例えばＣＸＬ．ｉｏに従って実行されることを想定している。
【0036】
ここで、プリフェッチ制御部３３は、ステップＳ２の処理が実行されることによってドアベルレジスタ３３１に書き込まれた書き込みポインタ位置が更新されたこと（つまり、ＣＰＵ１０からの通知）を検知した場合、ＤＲＡＭ２０にアクセスし、当該書き込みポインタ位置に従ってプリフェッチリクエストキュー２１からプリフェッチリクエストを読み出す（ステップＳ３）。
【0037】
ステップＳ３の処理が実行されると、プリフェッチ制御部３３は、当該ステップＳ３において読み出されたプリフェッチリクエストに基づいて対象データのプリフェッチを行う（ステップＳ４）。この場合、プリフェッチ制御部３３は、プリフェッチリクエストに含まれるアドレスに基づいてＮＡＮＤ型フラッシュメモリ３１から対象データを読み出し、当該読み出された対象データをキャッシュメモリ３２に書き込む処理を実行する。
【0038】
ここで、上記したステップＳ１～Ｓ５の処理が実行された後にＣＰＵ１０によって対象データをロードするためのロードコマンド（ＭｅｍＲｄ Ｒｅｑｕｅｓｔ）が発行されたものとする（ステップＳ５）。この場合、上記したステップＳ４の処理が実行されていることによって対象データがキャッシュメモリ３２に格納されているため、ＣＰＵ１０は、当該キャッシュメモリ３２から対象データをロードする（読み出す）ことができる（ステップＳ６）。
【0039】
上記したように本実施形態において、ＣＰＵ１０（プロセッサ）は、ロードコマンドを発行する前に、ＣＸＬデバイス３０（第２メモリデバイス）に含まれるＮＡＮＤ型フラッシュメモリ３１（不揮発性メモリ）に格納されている対象データのプリフェッチを指示するプリフェッチリクエストをＤＲＡＭ２０（第１メモリデバイス）に書き込む。また、本実施形態において、ＣＸＬデバイス３０に含まれるプリフェッチ制御部３３は、ＤＲＡＭ２０に書き込まれたプリフェッチリクエストを当該ＤＲＡＭ２０から読み出し、当該読み出されたプリフェッチリクエストに基づいて対象データのプリフェッチを行う。
【0040】
本実施形態においては、このような構成により、ＣＰＵ１０はプリフェッチリクエストに基づいてプリフェッチが行われた対象データ（つまり、キャッシュメモリ３２に格納されている対象データ）をロードすることができるため、ＮＡＮＤ型フラッシュメモリ３１から対象データを読み出す際のレイテンシを隠蔽し、ＣＸＬデバイス３０の読み出し性能を向上させることができる。
【0041】
なお、本実施形態におけるプリフェッチリクエストキュー２１は、ＤＲＡＭ２０内に複数構成してもよい。また、各プリフェッチリクエストキューの深さは、ＣＸＬデバイス３０が制御可能な範囲で任意の深さに設定してもよい。
【0042】
ここで、本実施形態の比較例として、ＣＸＬ規格上のＭｅｍＳｐｅｃＲｄ（ｓｐｅｃｕｌａｔｉｖｅ＿ｒｅａｄ）を使用して対象データのプリフェッチを行う構成を考える。
【0043】
このような本実施形態の比較例であれば、ＮＡＮＤ型フラッシュメモリから対象データを読み出す際のレイテンシを隠蔽することが可能であるが、ＭｅｍＳｐｅｃＲｄの発行可能数についてはＣＰＵにおいて制約がある可能性がある。
【0044】
具体的には、上記したようにＣＰＵがマルチコアプロセッサであり、複数のアプリケーションプログラムを並列に実行するような場合において、ＣＸＬデバイスがＭｅｍＳｐｅｃＲｄを処理（実行）している間にＣＰＵが他の処理を実行するためには、同時にＭｅｍＳｐｅｃＲｄ（つまり、プリフェッチリクエスト）を発行することができる数（ｏｕｔｓｔａｎｄｉｎｇ数）が数百～数千程度であると好ましいと考えられる。しかしながら、ＣＰＵのハードウェアではこのような数百～数千程度のＭｅｍＳｐｅｃＲｄの発行可能数を実現することができない可能性が高い。
【0045】
すなわち、上記した本実施形態の比較例においては、ＭｅｍＳｐｅｃＲｄ（プリフェッチリクエスト）の発行可能数に限りがあり、ＣＰＵの効率的な処理を実現することができない。
【0046】
これに対して、本実施形態におけるプリフェッチリクエストキュー２１はＤＲＡＭ２０上に構成されているソフトウェアのキューに相当し、複数のプリフェッチリクエストキュー２１を構成することも、各プリフェッチリクエストキュー２１の深さを深くすることも可能である。したがって、本実施形態においてプリフェッチリクエストキュー２１にプリフェッチリクエストを書き込むことができる数（ｏｕｔｓｔａｎｄｉｎｇ数）には上限がないため、ＣＰＵ１０の効率的な処理を実現することが可能である。なお、本実施形態においては、例えばｏｕｔｓｔａｎｄｉｎｇ数が１０００以上のプリフェッチリクエストを発行可能なシステムを想定している。
【0047】
また、本実施形態においては、プリフェッチリクエストがＤＲＡＭ２０に書き込まれたことをＣＰＵ１０がプリフェッチ制御部３３に通知し、当該ＣＰＵ１０からの通知（つまり、ドアベルレジスタ３３１に書き込まれた書き込みポインタ位置が更新されたこと）が検知された場合にプリフェッチ制御部３３がプリフェッチリクエストに基づいて対象データのプリフェッチを行う。本実施形態においては、このような構成により、ＣＰＵ１０から発行されたプリフェッチリクエストを適切に検知して対象データのプリフェッチを行うことが可能となる。
【0048】
なお、本実施形態においては対象データに割り当てられているアドレスがプリフェッチリクエストに含まれるが、当該対象データは、当該アドレスに基づいてＮＡＮＤ型フラッシュメモリ３１から読み出されるキャッシュラインサイズ（例えば、６４バイト）のデータである。換言すれば、本実施形態においては、キャッシュライン単位でプリフェッチリクエストキュー２１にプリフェッチリクエストが書き込まれる場合を想定している。
【0049】
しかしながら、このような構成においては、対象データが複数のキャッシュラインサイズに相当するデータである場合には、複数のプリフェッチリクエストをプリフェッチリクエストキュー２１に書き込む（プリフェッチを複数回行う）必要があり、当該プリフェッチリクエスト数が多くなる（ｏｕｔｓｔａｎｄｉｎｇ数を多く消費してしまう）。
【0050】
このため、本実施形態は、アドレスに加えてデータサイズ（プリフェッチが行われるデータのサイズを示すサイズ情報）を含むプリフェッチリクエストがプリフェッチリクエストキュー２１に書き込まれ、当該データサイズに基づいて対象データのプリフェッチが行われる構成としてもよい。このような構成においては、対象データが複数のキャッシュラインサイズに相当するデータであっても、１つのプリフェッチリクエストに基づいて当該対象データのプリフェッチを行うことが可能であるため、効率的なプリフェッチを実現することができる。
【0051】
また、本実施形態においてはプリフェッチが行われた対象データがＣＰＵ１０によって発行されたロードコマンドに基づいてロード（アクセス）されるものとして説明したが、当該対象データは必ずしもロードされる必要はない。すなわち、本実施形態は、ＤＲＡＭ２０に書き込まれたプリフェッチリクエストに基づいて対象データのプリフェッチを行う構成であればよく、当該プリフェッチされた対象データがロードコマンドに基づいてロードされることなくキャッシュメモリ３２から破棄されるような場合も想定され得る。
【0052】
また、本実施形態においては、対象データをＮＡＮＤ型フラッシュメモリ３１から読み出し、当該読み出されたデータをキャッシュメモリ３２に書き込むことによって、対象データのプリフェッチを行うものとして説明したが、ＮＡＮＤ型フラッシュメモリ３１は不揮発性メモリの一例であり、当該キャッシュメモリ３２の一例はＳＲＡＭである。なお、本実施形態において不揮発性メモリとキャッシュメモリ３２とはメモリ素子が異なり、キャッシュメモリ３２は不揮発性メモリよりも高速にアクセス可能なメモリデバイスで構成されていればよい。具体的には、本実施形態においては、例えばデータの読み出しレイテンシが１μｓ以上の不揮発性メモリ及びデータの読み出しレイテンシが１μｓ未満であるキャッシュメモリ３２を使用することを想定している。
【0053】
なお、本実施形態においては主にキャッシュメモリ３２がＳＲＡＭで構成されている場合を想定しているが、当該キャッシュメモリ３２は、例えばＤＲＡＭで構成されていてもよい。また、キャッシュメモリ３２は、例えば他のメモリデバイスによって実現されてもよい。
【0054】
また、不揮発性メモリの一例がＮＡＮＤ型フラッシュメモリ３１であるものとして説明したが、当該不揮発性メモリは、ＮＡＮＤ型フラッシュメモリ３１以外のメモリであってもよい。更に、上記したキャッシュメモリ３２がＳＲＡＭで構成される場合には、本実施形態は、不揮発性メモリをＤＲＡＭに置き換えたような構成であってもよい。
【0055】
更に、本実施形態においてはＮＡＮＤ型フラッシュメモリ３１から読み出された対象データがキャッシュメモリ３２に書き込まれるものとして説明したが、当該対象データは、キャッシュメモリ３２ではなく、例えばＤＲＡＭ２０に格納されてもよい。また、対象データは、ＣＸＬデバイス３０の外部に設けられているＤＲＡＭ２０以外のメモリデバイス（ＮＡＮＤ型フラッシュメモリ３１よりも高速にアクセスすることが可能なメモリデバイス）に格納されてもよい。
【0056】
ここで、図４に示すように、ＣＰＵ１０によって発行されたロードコマンドに基づいてＮＡＮＤ型フラッシュメモリ３１に格納されているデータをロードするのに必要なＣＰＵ１０の処理時間（第１処理時間）を処理時間Ａと定義する。一方、図２に示すように、データのプリフェッチを行うのに必要なＣＰＵ１０の処理時間（第２処理時間）を処理時間Ｂ、当該プリフェッチが行われることによってキャッシュメモリ３２に書き込まれたデータをロードするのに必要なＣＰＵ１０の処理時間（第３処理時間）を処理時間Ｃと定義する。この場合、処理時間Ａが処理時間Ｂと処理時間Ｃとの合計値よりも大きいという関係（つまり、Ｂ＋Ｃ＜Ａの関係）を満たすのであれば、本実施形態の構成により、ＣＸＬデバイス３０の読み出し性能の向上を達成することができる。
【0057】
なお、本実施形態においてはキャッシュメモリ３２が対象データのプリフェッチに用いられるものとして主に説明したが、当該キャッシュメモリ３２は、例えばプリフェッチが行われていないデータ（ロードコマンドに基づいてＮＡＮＤ型フラッシュメモリ３１からロードされたデータまたはストアコマンドに基づいてＮＡＮＤ型フラッシュメモリ３１にストアされたデータ）をキャッシュするために用いられても構わない。
【0058】
（第２実施形態）
次に、第２実施形態について説明する。前述した第１実施形態においてはプリフェッチリクエストがプリフェッチリクエストキューに書き込まれた場合にＣＰＵがドアベルレジスタを更新するものとして説明したが、本実施形態は、ＣＸＬデバイスが当該プリフェッチリクエストキューに対するポーリング（定期的にデータを読み出して監視する動作のこと）を実行する。
次に、第２実施形態について説明する。前述した第１実施形態においてはプリフェッチリクエストがプリフェッチリクエストキューに書き込まれた場合にＣＰＵがドアベルレジスタを更新するものとして説明したが、本実施形態は、ＣＸＬデバイスが当該プリフェッチリクエストキューに対するポーリング（定期的にデータを読み出して監視する動作のこと）を実行する。
【0059】
図５は、本実施形態に係る情報処理システムの構成の一例を示すブロック図である。図５においては、前述した図１と同様の部分に同一参照符号を付して、その詳しい説明を省略する。ここでは、図１と異なる部分について主に述べる。
【0060】
図５に示すように、本実施形態におけるプリフェッチ制御部３３は、キュー監視部３３２を含む。
【0061】
キュー監視部３３２は、ＤＲＡＭ２０（に含まれるプリフェッチリクエストキュー２１）をポーリングするように動作する。
【0062】
以下、図６のシーケンスチャートを参照して、本実施形態に係る情報処理システム１の処理手順の一例について説明する。
【0063】
本実施形態において、プリフェッチ制御部３３に含まれるキュー監視部３３２は、プリフェッチリクエストキュー２１に対するポーリングを実行する（ステップＳ１１）。
【0064】
ここで、前述した図２に示すステップＳ１の処理に相当するステップＳ１２の処理が実行された後にポーリングが実行された場合を想定する（ステップＳ１３）。
【0065】
この場合、キュー監視部３３２は、ポーリングが実行されることによってプリフェッチリクエストがプリフェッチリクエストキュー２１に書き込まれたことを検知し、当該プリフェッチリクエストに基づいて対象データのプリフェッチを行う（ステップＳ１４）。なお、このステップＳ１４の処理は、前述した図２に示すステップＳ４の処理と同様の処理である。
【0066】
ステップＳ１４の処理が実行されると、前述した図２に示すステップＳ５及びＳ６の処理が実行される。
【0067】
ここで、図７を参照して、本実施形態において実行されるポーリングの概要について説明する。
【0068】
前述した第１実施形態においてはプリフェッチリクエストに対象データ（ロードコマンドに基づいてロードされる予定のデータ）に割り当てられているアドレスが含まれるものとして説明したが、本実施形態におけるプリフェッチリクエストには、当該アドレスに加えて、当該プリフェッチリクエストがＣＸＬデバイス３０によって未だ処理されていない新たに発行されたプリフェッチリクエスト（以下、新規のプリフェッチリクエストと表記）であるか否かを示すフラグが含まれるものとする。
【0069】
ポーリングにおいて、キュー監視部３３２は、ＤＲＡＭ２０にアクセスし、プリフェッチリクエストキュー２１からプリフェッチリクエストを読み出す。具体的には、キュー監視部３３２は、前述した読み出しポインタに基づいて所定の数のプリフェッチリクエスト（エントリ）をプリフェッチリクエストキュー２１から読み出す。図７に示す例では、８つのプリフェッチリクエストが読み出される例が示されている。
【0070】
次に、キュー監視部３３２は、プリフェッチリクエストキュー２１から読み出されたプリフェッチリクエストの各々に含まれるフラグを参照し、新規のプリフェッチリクエストを特定する。図７に示す例では、フラグ４０１が「１」である４つのプリフェッチリクエストが新規のプリフェッチリクエストであり、当該プリフェッチリクエストに基づいて対象データ（当該プリフェッチリクエストに含まれるアドレスが割り当てられているデータ）のプリフェッチが行われる。一方、フラグ４０１が「０」である４つのプリフェッチリクエストは、破棄される。
【0071】
このようなポーリングによれば、新規のプリフェッチリクエストがプリフェッチリクエストキュー２１に書き込まれていることを検知することができる。
【0072】
上記したポーリングにおいては一度に複数のプリフェッチリクエストが読み出されるため、ＤＲＡＭ２０及びＣＸＬデバイス３０間の通信の回数を削減することができ、当該ＤＲＡＭ２０及びＣＸＬデバイス３０を接続するバスのトランザクション数を低減することができる。
【0073】
なお、上記したポーリングが実行された場合、プリフェッチリクエストキュー２１から読み出されたプリフェッチリクエストのうちフラグ４０１が有効なプリフェッチリクエストの数に基づいてプリフェッチ制御部３３内の読み出しポインタが更新される。
【0074】
ところで、本実施形態においてはプリフェッチリクエストに含まれるフラグに基づいて新規のプリフェッチリクエストがプリフェッチリクエストキュー２１に書き込まれていることを検知するが、「１（Ｈｉｇｈ）」を有効なフラグとして定義した場合、当該プリフェッチリクエストの読み出し処理あるいはプリフェッチ処理が完了した時点でフラグを「０（Ｌｏｗ）」に戻すクリア処理を行う必要がある。
【0075】
しかしながら、クリア処理は、プリフェッチリクエストキュー２１からプリフェッチリクエストを読み出す処理を阻害する要因となり得る。
【0076】
そこで、ここでは上記したクリア処理を不要とするフラグの管理方法の一例について説明する。
【0077】
前述した第１実施形態と同様にプリフェッチリクエストキュー２１がリングキュー（リングバッファ）として実現されている場合、本実施形態におけるフラグの管理方法としては、当該プリフェッチリクエストキュー２１の周回毎にフラグを反転して書き込むフェーズビット方式が適用され得る。
【0078】
フェーズビット方式において、ＣＰＵ１０は、プリフェッチリクエストキュー２１内のプリフェッチリクエストに含まれるフラグ（のフィールド）を例えば「０（Ｌｏｗ）」で初期化する。
【0079】
ＣＰＵ１０は、奇数周回時において書き込みポインタに基づいてプリフェッチリクエストキュー２１にプリフェッチリクエストを書き込む場合、当該プリフェッチリクエストに含まれるフラグを「１（Ｈｉｇｈ）」にセットする。
【0080】
この場合、キュー監視部３３２は、奇数周回時にプリフェッチリクエストキュー２１内のプリフェッチリクエストに含まれるフラグが「１」である場合には当該プリフェッチリクエストが新規のプリフェッチリクエストであることを認識し、当該フラグが「０」である場合には当該プリフェッチリクエストが新規のプリフェッチリクエストでないことを認識することができる。
【0081】
一方、ＣＰＵ１０は、偶数周回時において書き込みポインタに基づいてプリフェッチリクエストキュー２１にプリフェッチリクエストを書き込む場合、当該プリフェッチリクエストに含まれるフラグを「０」にセットする。
【0082】
この場合、キュー監視部３３２は、偶数周回時にプリフェッチリクエストキュー２１内のプリフェッチリクエストに含まれるフラグが「０」である場合には当該プリフェッチリクエストが新規のプリフェッチリクエストであることを認識し、当該フラグが「１」である場合には当該プリフェッチリクエストが新規のプリフェッチリクエストでないことを認識することができる。
【0083】
すなわち、上記したフェーズビット方式において、新規のプリフェッチリクエストであるか否かを示すフラグは、プリフェッチリクエストキュー２１の周回に従って反転する。この場合、キュー監視部３３２は、プリフェッチリクエストキュー２１の周回に従って、新規のプリフェッチリクエストであるか否かを認識する基準を反転するように動作する。
【0084】
このようなフェーズビット方式によれば、新規のプリフェッチリクエストに基づいて対象データのプリフェッチが行われた場合に当該プリフェッチリクエストに含まれるフラグを変更するクリア処理を実行する必要がないため、当該クリア処理によってプリフェッチリクエストキュー２１からプリフェッチリクエストを読み出す処理が阻害されることはない。
【0085】
上記したように本実施形態においては、ＤＲＡＭ２０を定期的に監視する（つまり、ポーリングを実行する）ことによってプリフェッチリクエストが当該ＤＲＡＭ２０（プリフェッチリクエストキュー２１）に書き込まれたことが検知された場合に、当該プリフェッチリクエストに基づいて対象データのプリフェッチを行う。
【0086】
本実施形態においては、前述した第１実施形態と比較して、ＣＰＵ１０はドアベルレジスタ３３１を更新する（ドアベルレジスタ３３１に書き込みポインタ位置を書き込む）必要がないため、当該ＣＰＵ１０の負荷を低減することができる。
【0087】
（第３実施形態）
次に、第３実施形態について説明する。前述した第１実施形態においてはプリフェッチリクエストに例えばシステムによってＣＸＬデバイス３０に割り当てられたメモリアドレス（物理アドレス）が含まれるものとして主に説明したが、本実施形態は、当該プリフェッチリクエストに仮想アドレスが含まれ、ＣＸＬデバイス側で当該仮想アドレスをメモリアドレス（物理アドレス）に変換する。
次に、第３実施形態について説明する。前述した第１実施形態においてはプリフェッチリクエストに例えばシステムによってＣＸＬデバイス３０に割り当てられたメモリアドレス（物理アドレス）が含まれるものとして主に説明したが、本実施形態は、当該プリフェッチリクエストに仮想アドレスが含まれ、ＣＸＬデバイス側で当該仮想アドレスをメモリアドレス（物理アドレス）に変換する。
【0088】
なお、仮想アドレスとは、アプリケーション毎に割り当てられたアドレスを指す。すなわち、このような仮想アドレスにおいては、例えばアプリケーション１の仮想アドレス０ｘ０が物理アドレス０ｘ１０００を示し、アプリケーション２の仮想アドレス０ｘ０が物理アドレス０ｘ２０００を示すような場合があり得る。
【0089】
図８は、本実施形態に係る情報処理システムの構成の一例を示すブロック図である。図８においては、前述した図１と同様の部分に同一参照符号を付して、その詳しい説明を省略する。ここでは、図１と異なる部分について主に述べる。
【0090】
図８に示すように、本実施形態におけるプリフェッチ制御部３３は、アドレス変換部３３３を含む。
【0091】
ここで、本実施形態においてＣＰＵ１０がプリフェッチリクエストキュー２１に書き込むプリフェッチリクエストには、対象データ（ロードコマンドに基づいてロードされる予定のデータ）にアクセスするための仮想アドレスが含まれる。
【0092】
アドレス変換部３３３は、アドレス変換テーブルを含む。アドレス変換部３３３は、アドレス変換テーブルを参照して、プリフェッチリクエストに含まれる仮想アドレスをメモリアドレス（物理アドレス）に変換する。
【0093】
本実施形態においては、このようにアドレス変換部３３３によって仮想アドレスから変換された物理アドレスを使用して対象データのプリフェッチが行われる。
【0094】
以下、図９のシーケンスチャートを参照して、本実施形態に係る情報処理システム１の処理手順の一例について説明する。
【0095】
まず、前述した図２に示すステップＳ１～Ｓ３の処理に相当するステップＳ２１～Ｓ２３の処理が実行される。なお、ステップＳ２１においてプリフェッチリクエストキュー２１に書き込まれたプリフェッチリクエスト（つまり、ステップＳ２３においてプリフェッチリクエストキュー２１から読み出されたプリフェッチリクエスト）には、上記したように仮想アドレスが含まれているものとする。
【0096】
この場合、プリフェッチ制御部３３に含まれるアドレス変換部３３３は、アドレス変換テーブルを参照して、プリフェッチリクエストに含まれる仮想アドレスをメモリアドレス（物理アドレス）に変換する（ステップＳ２５）。
【0097】
【0098】
図１０に示す例では、アドレス変換テーブルには、仮想アドレス０及び物理アドレス０が対応づけて格納されている。これによれば、例えばプリフェッチリクエストに仮想アドレス０が含まれている場合、アドレス変換部３３３は、当該仮想アドレス０を物理アドレス０に変換することができる。
【0099】
同様に、アドレス変換テーブルには、仮想アドレス１及び物理アドレス１が対応づけて格納されている。これによれば、例えばプリフェッチリクエストに仮想アドレス１が含まれている場合、アドレス変換部３３３は、当該仮想アドレス１を物理アドレス１に変換することができる。
【0100】
更に、アドレス変換テーブルには、仮想アドレス２及び物理アドレス２が対応づけて格納されている。これによれば、例えばプリフェッチリクエストに仮想アドレス２が含まれている場合、アドレス変換部３３３は、当該仮想アドレス２を物理アドレス２に変換することができる。
【0101】
ここでは仮想アドレス０～２がそれぞれ物理アドレス０～２に変換される場合について説明したが、プリフェッチリクエストに他の仮想アドレスが含まれている場合であっても同様にアドレス変換テーブルを参照して当該仮想アドレスを物理アドレスに変換することができる。
【0102】
なお、図１０に示すアドレス変換テーブルは、例えばＣＰＵ１０によってアドレス変換部３３３に予め設定されているものとする。
【0103】
再び図９に戻ると、図２に示すステップＳ４～Ｓ６の処理に相当するステップＳ２５～Ｓ２７の処理が実行される。なお、ステップＳ２５において、プリフェッチ制御部３３は、ステップＳ２４において仮想アドレスから変換された物理アドレスに基づいてＮＡＮＤ型フラッシュメモリ３１から対象データを読み出し、当該読み出された対象データをキャッシュメモリ３２に書き込む処理を実行する。
【0104】
上記したように本実施形態においては、プリフェッチリクエストが対象データにアクセスするための仮想アドレスを含み、アドレス変換テーブルを参照して当該仮想アドレスから変換された物理アドレスを使用して対象データのプリフェッチを行う。
【0105】
本実施形態においては、このような構成により、ＣＰＵ１０は仮想アドレスを使用してプリフェッチを指示することができるため、当該ＣＰＵ１０（を備える情報処理装置）において実行されるアプリケーションプログラムを開発する容易性が向上する。
【0106】
また、通常、アプリケーションは仮想アドレスのみで記憶領域を管理しており、仮想アドレスから物理アドレスへの変換はシステムが行う。このため、プリフェッチリクエスト内に物理アドレスを指定するためには、システムが行う変換と同じ処理をアプリケーションが行わなければならず、アプリケーション処理の負荷が増大する要因となる。本実施形態においては、この仮想アドレスから物理アドレスへの変換をＣＸＬデバイス３０が行うことで、アプリケーションは仮想アドレスのみで記憶領域を管理することが可能となり、アドレス変換にかかる負荷の増大を回避することができる。
【0107】
なお、本実施形態においては図１０に示す仮想アドレス及び物理アドレスを対応づけて格納するアドレス変換テーブルについて説明したが、当該アドレス変換テーブルは、図１１に示すように仮想アドレス範囲及び物理アドレス範囲を対応づけて格納するように構成されていてもよい。仮想アドレス範囲とは、複数の仮想アドレスから構成される範囲である。同様に、物理アドレス範囲とは、複数の物理アドレスから構成される範囲である。なお、仮想アドレス範囲及び物理アドレス範囲は、それぞれ開始アドレス及びサイズで表されてもよい。
【0108】
このようなアドレス変換テーブルによれば、例えばプリフェッチリクエストに仮想アドレス範囲が含まれている場合に、当該仮想アドレス範囲を物理アドレス範囲に変換し、当該物アドレス範囲を構成する複数の物理アドレスを使用して対象データのプリフェッチを行うことが可能となる。このような構成においては、仮想アドレス毎にプリフェッチリクエストを発行する（プリフェッチリクエストキュー２１に書き込む）必要がないため、効率的なプリフェッチを実現することが可能となる。
【0109】
また、本実施形態においてはプリフェッチリクエストに仮想アドレスが含まれるものとして説明したが、当該仮想アドレスは、ＮＡＮＤ型フラッシュメモリ３１内の物理アドレスに変換することが可能な他の情報であってもよい。具体的には、例えば情報処理装置（ＣＰＵ１０）側でメモリ領域を分割して管理しているような場合には、対象データが格納されているメモリ領域を識別するためのメモリ領域ＩＤ及び当該メモリ領域内における対象データの位置に相当するオフセット（領域内ｏｆｆｓｅｔ）の組み合わせを仮想アドレスの代わりに使用してもよい。この場合、アドレス変換テーブルには、メモリ領域ＩＤ及びオフセットの組と当該メモリ領域ＩＤ及びオフセットの組から変換される物理アドレスとが対応づけて格納されていればよい。すなわち、本実施形態における仮想アドレスは、情報処理装置におけるデータの管理方法に応じて変更されても構わない。
【0110】
なお、本実施形態においては前述した第１実施形態において説明したプリフェッチ制御部３３にアドレス変換部３３３が追加された構成について説明したが、本実施形態は、前述した第２実施形態に適用されても構わない。具体的には、本実施形態は、前述した図５に示すプリフェッチ制御部３３にアドレス変換部３３３が追加された構成であってもよい。
【0111】
（第４実施形態）
次に、第４実施形態について説明する。前述した第１実施形態においては単にプリフェッチリクエストがプリフェッチリクエストキューに書き込まれた後にロードコマンドが発行されるものとして説明したが、本実施形態は、プリフェッチリクエストに基づくプリフェッチの完了を示すレスポンス（以下、コンプリーション通知と表記）に基づいてロードコマンドを発行する。
次に、第４実施形態について説明する。前述した第１実施形態においては単にプリフェッチリクエストがプリフェッチリクエストキューに書き込まれた後にロードコマンドが発行されるものとして説明したが、本実施形態は、プリフェッチリクエストに基づくプリフェッチの完了を示すレスポンス（以下、コンプリーション通知と表記）に基づいてロードコマンドを発行する。
【0112】
図１２は、本実施形態に係る情報処理システムの構成の一例を示すブロック図である。図１２においては、前述した図１と同様の部分に同一参照符号を付して、その詳しい説明を省略する。ここでは、図１と異なる部分について主に述べる。
【0113】
図１２に示すように、本実施形態におけるＤＲＡＭ２０は、コンプリーションキュー２２（コンプリーション領域）を含む。コンプリーションキュー２２には、プリフェッチリクエストキュー２１に書き込まれたプリフェッチリクエストに基づいて対象データのプリフェッチが完了した場合に、上記したコンプリーション通知が書き込まれる。
【0114】
本実施形態において、ＣＰＵ１０は、コンプリーション通知がコンプリーションキュー２２に書き込まれたことが検知された場合に、ロードコマンドを発行する。
【0115】
以下、図１３のシーケンスチャートを参照して、本実施形態に係る情報処理システム１の処理手順の一例について説明する。
【0116】
まず、前述した図２に示すステップＳ１～Ｓ４の処理に相当するステップＳ３１～Ｓ３４の処理が実行される。
【0117】
ここで、本実施形態においてはプリフェッチリクエストに基づいて対象データのプリフェッチが完了した場合にコンプリーションキュー２２にコンプリーション通知が書き込まれるが、ＣＰＵ１０は、上記したステップＳ３２の処理が実行された後に、当該コンプリーション通知がコンプリーションキュー２２に書き込まれたことを検知するためのポーリングを実行する（ステップＳ３５）。
【0118】
上記したステップＳ３４における対象データのプリフェッチが完了した場合、プリフェッチ制御部３３は、コンプリーション通知をコンプリーションキュー２２に書き込む（ステップＳ３６）。
【0119】
次に、ステップＳ３６の処理が実行された後にＣＰＵ１０によるポーリングが実行された場合を想定する（ステップＳ３７）。この場合、コンプリーションキュー２２にコンプリーション通知が書き込まれたことがＣＰＵ１０において検知され、前述した図２に示すステップＳ５及びＳ６の処理に相当するステップＳ３８及びＳ３９の処理が実行される。
【0120】
ここで、図１４を参照して、本実施形態に係る情報処理システム１の動作の概要について説明する。
【0121】
図１４に示すように、本実施形態におけるコンプリーションキュー２２は、プリフェッチリクエストキュー２１と同様にリングキュー（リングバッファ）として実現されているものとする。
【0122】
また、プリフェッチ制御部３３によって読み出しポインタに基づいてプリフェッチリクエストキュー２１からプリフェッチリクエストが読み出され、当該プリフェッチリクエストに基づいて対象データのプリフェッチが完了した場合を想定する。
【0123】
この場合、プリフェッチ制御部３３は、コンプリーションキュー２２にコンプリーション通知を書き込む。なお、コンプリーション通知は、例えばプリフェッチリクエスト（が読み出されたプリフェッチリクエストキュー２１の領域）に対応するコンプリーションキュー２２の領域に書き込まれる。
【0124】
ＣＰＵ１０は、このようなコンプリーションキュー２２に対するポーリングを実行することによって、上記したように対象データのプリフェッチが完了したプリフェッチリクエストに対応するコンプリーション通知がコンプリーションキュー２２に書き込まれたことを検知し、当該対象データを要求するロードコマンドを発行することができる。
【0125】
ここではコンプリーションキュー２２にコンプリーション通知が書き込まれるものとして説明したが、コンプリーション通知は、図１５に示すようなコンプリーションマップ２３に書き込まれてもよい。なお、コンプリーションマップ２３によるコンプリーション通知は、ＣＰＵ１０がプリフェッチリクエストに対応するコンプリーション通知の格納位置（インデックス）をプリフェッチリクエスト内のフィールドで指定する方式によって実現される。ＣＰＵ１０は、プリフェッチリクエストで指定したインデックス位置を監視してコンプリーション通知が書き込まれていることを検知することによって、当該プリフェッチリクエストの処理が完了したことを判別する。このようにプリフェッチリクエストの処理が完了したことが判別された（つまり、プリフェッチの完了が検知された）場合、ＣＰＵ１０は、対象データを要求するロードコマンドを発行することができる。この方式によれば、コンプリーションキュー２２にかかる制御負荷を削減することが可能となり、ＣＰＵ１０の負荷が軽減される。
【0126】
上記したように本実施形態においては、コンプリーション通知（プリフェッチリクエストに対するレスポンス）がＤＲＡＭ２０に書き込まれたことが検知された場合にロードコマンドが発行される構成により、ＣＰＵ１０は、対象データのプリフェッチが完了していないにもかかわらずロードコマンドを発行することを回避する（つまり、プリフェッチ対象データのプリフェッチが完了したことを確認してロードコマンドを発行する）ことが可能となる。
【0127】
ところで、本実施形態においては図１３に示す処理が実行されるものとして説明したが、当該図１３に示す処理においては、対象データのプリフェッチにおいてＮＡＮＤ型フラッシュメモリ３１から対象データを読み出す際のレイテンシに加えて、対象データのプリフェッチが完了してからＣＰＵ１０がロードコマンドを発行するまでのレイテンシが更に発生する。
【0128】
以下、図１６のシーケンスチャートを参照して、上記した対象データのプリフェッチが完了してからＣＰＵ１０がロードコマンドを発行するまでに発生するレイテンシを低減する情報処理システム１（以下、本実施形態の第１変形例と表記）の処理手順の一例について説明する。
【0129】
まず、上記した図１３に示すステップＳ３１～Ｓ３３の処理に相当するステップＳ４１～Ｓ４３の処理が実行される。
【0130】
また、ＣＰＵ１０は、ステップＳ４２処理が実行された後に、コンプリーション通知がコンプリーションキュー２２に書き込まれたことを検知するためのポーリングを実行する（ステップＳ４４）。
【0131】
ここで、本変形例において、プリフェッチ制御部３３は、ステップＳ４３においてプリフェッチリクエストキュー２１から読み出されたプリフェッチリクエストに基づいて対象データのプリフェッチを行う前に、コンプリーション通知をコンプリーションキュー２２に書き込む（ステップＳ４５）。
【0132】
なお、本変形例においてコンプリーションキュー２２に書き込まれるコンプリーション通知には、対象データのプリフェッチを行う（つまり、対象データをＮＡＮＤ型フラッシュメモリ３１から読み出し、当該読み出された対象データをキャッシュメモリ３２に書き込む）際に発生するレイテンシを示すレイテンシ情報が含まれる。このレイテンシ情報は、例えば予めＣＸＬデバイス３０（プリフェッチ制御部３３）において管理（設定）されていればよい。
【0133】
ステップＳ４５の処理が実行されると、上記した図１３に示すステップＳ３４の処理に相当するステップＳ４６の処理が実行される。
【0134】
次に、ステップＳ４５の処理が実行された後にＣＰＵ１０によるポーリングが実行された場合を想定する（ステップＳ４７）。この場合、ＣＰＵ１０は、コンプリーションキュー２２にコンプリーション通知が書き込まれたことを検知し、当該コンプリーションキュー２２に書き込まれたコンプリーション通知に含まれるレイテンシ情報によって示されるレイテンシに相当する時間（以下、待機時間と表記）が経過するまで待機する（ステップＳ４８）。なお、ステップＳ４８においてはＣＰＵ１０が待機するものとして説明したが、当該ステップＳ４８においてＣＰＵ１０は待機時間が経過するまでの間に他の処理を実行しても構わない。
【0135】
ステップＳ４８の処理が実行されると、上記した図１３に示すステップＳ３８及びＳ３９の処理に相当するステップＳ４９及びＳ５０の処理が実行される。なお、ステップＳ４９及びＳ５０の処理は、待機時間が経過した後の任意のタイミングで実行されればよい。
【0136】
上記した本変形例においては、ＣＸＬデバイス３０からコンプリーションキュー２２に書き込まれるコンプリーション通知に含まれるレイテンシ情報（つまり、ＣＸＬデバイス３０から通知されるレイテンシ）に基づいてＣＰＵ１０がロードコマンドを発行する構成により、対象データのプリフェッチが完了してからＣＰＵ１０がロードコマンドを発行するまでに発生するレイテンシを低減することができる。
【0137】
なお、ここでは対象データがＮＡＮＤ型フラッシュメモリ３１に格納されている（つまり、キャッシュメモリ３２には格納されていない）ことを想定しているが、対象データが既にキャッシュメモリ３２に格納されている場合がある。この場合、ＣＰＵ１０は、上記した待機時間が経過するまで待機することなく、ロードコマンドを発行することができる。
【0138】
このため、本変形例においては、図１７に示すように、プリフェッチ制御部３３がレイテンシ決定部３３４を含む構成であってもよい。
【0139】
レイテンシ決定部３３４は、ＣＸＬデバイス３０内のデータが格納されているメディア（ＮＡＮＤ型フラッシュメモリ３１またはキャッシュメモリ３２）を示すメディア情報を含み、当該メディア情報に基づいてＣＰＵ１０に通知するレイテンシを決定する。
【0140】
具体的には、例えばメディア情報によって対象データがＮＡＮＤ型フラッシュメモリ３１に格納されていることが示される場合、レイテンシ決定部３３４は、対象データをＮＡＮＤ型フラッシュメモリ３１から読み出し、当該読み出された対象データをキャッシュメモリ３２に書き込む際のレイテンシ（以下、ＮＡＮＤ型フラッシュメモリ３１用のレイテンシと表記）を、ＣＰＵ１０に通知するレイテンシとして決定する。
【0141】
一方、例えばメディア情報によって対象データがキャッシュメモリ３２に格納されていることが示される場合、対象データのプリフェッチを行う必要がないため、レイテンシ決定部３３４は、少なくとも上記したＮＡＮＤ型フラッシュメモリ３１用のレイテンシよりも短いレイテンシ（以下、キャッシュメモリ３２用のレイテンシと表記）を、ＣＰＵ１０に通知するレイテンシとして決定することができる。なお、キャッシュメモリ３２用のレイテンシは０であってもよい。
【0142】
この場合、上記したようにレイテンシ決定部３３４によって決定されたレイテンシを示すレイテンシ情報を含むコンプリーション通知がコンプリーションキュー２２に書き込まれる。
【0143】
なお、対象データが格納されているメディアとレイテンシとの対応関係（つまり、メディア情報に基づいてレイテンシを決定するために用いられる情報）は、予めレイテンシ決定部３３４において管理（設定）されているものとする。
【0144】
ここでは対象データがＮＡＮＤ型フラッシュメモリ３１またはキャッシュメモリ３２（例えば、ＳＲＡＭ）に格納されている場合について説明したが、図１８に示すように、キャッシュメモリ３２はＳＲＡＭ３２１に加えてＤＲＡＭ３２２を備えた多段キャッシュを構成していてもよい。このような構成において、プリフェッチリクエストの対象データがＤＲＡＭ３２２に存在する場合は、当該ＤＲＡＭ３２２から対象データを読み出してＳＲＡＭ３２１に書き込みを行う。つまり、レイテンシ決定部３３４は、ＤＲＡＭ３２２から対象データを読み出し、当該対象データをＳＲＡＭ３２１に書き込む際に発生するレイテンシをＣＰＵ１０に通知するレイテンシとして決定する。
【0145】
このように、階層化されたメモリ構成においては、対象データが存在するメモリの読み出しレイテンシからプリフェッチ先のメモリへの書き込みレイテンシを、ＣＰＵ１０に通知するレイテンシ（情報）として決定する。なお、階層化されたメモリ構成においては、ＳＲＡＭ３２１とＮＡＮＤ型フラッシュメモリ３１との中間の性能を有するメモリ素子としてのＤＲＡＭ３２２や磁気メモリ等を用いることが考えられるが、例えばＮＡＮＤ型フラッシュメモリ３１よりも低速でアクセスされるメモリ素子やＳＳＤのようなストレージ装置を下位の記憶領域として用いることも考えられる。いずれの構成においても、前述したＢ＋Ｃ＜Ａの関係を満たすのであれば、ＣＸＬデバイス３０の読み出し性能の向上を達成することができる。
【0146】
上記したように本変形例においては、対象データが格納されているメディア（を示すメディア情報）に応じて異なるレイテンシを示すレイテンシ情報を含むコンプリーション通知をコンプリーションキュー２２に書き込む構成により、ＣＰＵ１０が必要以上に待機してしまうような状況（ＣＰＵ１０の非効率的な動作）を回避することが可能となる。
【0147】
なお、例えば対象データのプリフェッチを行う際に発生するレイテンシは、ＮＡＮＤ型フラッシュメモリ３１に対する他のデータの書き込み処理（ストアコマンド）や読み出し処理（ロードコマンド）等の影響を受けると考えられる。このため、上記したコンプリーション通知に含まれるレイテンシ情報は、既に発行されているコマンド（ストアコマンド及びロードコマンド）の数等に応じて変更されても構わない。
【0148】
ところで、上記した本実施形態の第１変形例においてはプリフェッチ制御部３３がコンプリーション通知をコンプリーションキュー２２に書き込み（つまり、ＣＸＬデバイス３０がコンプリーション通知をＤＲＡＭ２０に送信し）、かつ、ＣＰＵ１０がポーリングを実行する（コンプリーション通知を複数回読み出す）必要があり、情報処理システム１の負荷が大きくなる可能性がある。
【0149】
以下、図１９のシーケンスチャートを参照して、上記した負荷を低減する情報処理システム１（以下、本実施形態の第２変形例と表記）の処理手順の一例について説明する。以下の説明においては、上記した本実施形態の第１変形例において説明したレイテンシ情報によって示されるレイテンシを、便宜的に、第１レイテンシと称する。
【0150】
まず、本変形例においては、ＣＰＵ１０において想定されているレイテンシ（以下、第２レイテンシと表記）が当該ＣＰＵ１０からＣＸＬデバイス３０に通知されるものとする（ステップＳ６１）。第２レイテンシは、ＣＰＵ１０において指定される値であればよいが、例えば情報処理装置（ＣＰＵ１０）において実行されるアプリケーションプログラムに従って決定される。具体的には、第２レイテンシは、例えばプリフェッチ後の別の処理にかかる時間に従って決定され得る。また、情報処理装置において複数のアプリケーションプログラムの処理を切り替えて実行するような場合には、第２レイテンシは、例えば当該処理を切り替える間隔等に従って決定され得る。
【0151】
次に、上記した図１６に示すステップＳ４１～Ｓ４３の処理に相当するステップＳ６２～Ｓ６４の処理が実行される。
【0152】
ステップＳ６４の処理が実行されると、プリフェッチ制御部３３は、上記した第１レイテンシ及びステップＳ６１においてＣＰＵ１０からＣＸＬデバイス３０に通知された第２レイテンシに基づいて、コンプリーション通知をコンプリーションキュー２２に書き込むか否かを判定する処理（以下、コンプリーション通知判定処理と表記）を実行する（ステップＳ６５）。
【0153】
なお、コンプリーション通知判定処理の詳細については後述するが、ここではコンプリーション通知をコンプリーションキュー２２に書き込まないと判定された場合を想定する。この場合、図１９に示すように、コンプリーション通知は、コンプリーションキュー２２に書き込まれない。
【0154】
ステップＳ６５の処理が実行されると、図１６に示すステップＳ４６の処理に相当するステップＳ６６の処理が実行される。
【0155】
一方、ステップＳ６３の処理が実行されると、ＣＰＵ１０は、第２レイテンシに相当する時間が経過するまで待機する（ステップＳ６７）。なお、ステップＳ６７において、ＣＰＵ１０は、第２レイテンシに相当する時間が経過するまでの間に他の処理を実行してもよい。
【0156】
ステップＳ６７の処理が実行されると、ＣＰＵ１０は、ＤＲＡＭ２０にアクセスし、コンプリーションキュー２２からコンプリーション通知を読み出す（ステップＳ６８）。
【0157】
しかしながら、ここでは上記したようにコンプリーション通知がコンプリーションキュー２２に書き込まれていないため、ＣＰＵ１０は、コンプリーション通知を読み出すことができない。この場合、図１６に示すステップＳ４９及びＳ５０の処理に相当するステップＳ６９及びＳ７０の処理が実行される。
【0158】
次に、図２０のフローチャートを参照して、上記したコンプリーション通知判定処理の処理手順の一例について説明する。
【0159】
まず、プリフェッチ制御部３３は、上記した第１レイテンシを示すレイテンシ情報を取得する（ステップＳ６５１）。なお、ステップＳ６５１において取得されるレイテンシ情報によって示される第１レイテンシは、対象データがＮＡＮＤ型フラッシュメモリ３１に格納されていることを前提とするのであれば、当該対象データのプリフェッチを行う際に生じるレイテンシである。また、ステップＳ６５１において取得されるレイテンシ情報によって示される第１レイテンシは、上記したように対象データが格納されているメディアを示すメディア情報に基づいて決定されたレイテンシであってもよい。
【0160】
次に、プリフェッチ制御部３３は、ステップＳ６５１において取得されたレイテンシ情報によって示される第１レイテンシが図１９に示すステップＳ６１においてＣＰＵ１０からＣＸＬデバイス３０に通知された第２レイテンシ未満であるか否かを判定する（ステップＳ６５２）。
【0161】
第１レイテンシが第２レイテンシ未満であると判定された場合（ステップＳ６５２のＹＥＳ）、プリフェッチ制御部３３は、コンプリーションキュー２２にコンプリーション通知を書き込まないと判定する（ステップＳ６５３）。
【0162】
この場合、コンプリーション通知はコンプリーションキュー２２には書き込まれず、上記した図１９に示すステップＳ６６以降の処理が実行される。すなわち、本変形例においては、例えば対象データがキャッシュメモリ３２に格納されていることによって上記した第１レイテンシが第２レイテンシ未満であるような場合には、コンプリーション通知の書き込みを省略し、第２レイテンシに相当する時間が経過したタイミングでロードコマンドを発行することができる。
【0163】
一方、第１レイテンシが第２レイテンシ未満でないと判定された場合（ステップＳ６５２のＮＯ）、プリフェッチ制御部３３は、コンプリーションキュー２２にコンプリーション通知を書き込むと判定する（ステップＳ６５４）。
【0164】
この場合、上記したステップＳ６５１において取得されたレイテンシ情報を含むコンプリーション通知がコンプリーションキュー２２に書き込まれる。これによれば、ＣＰＵ１０は、図１９に示すステップＳ６８においてＣＰＵ１０はコンプリーション通知をコンプリーションキュー２２から読み出すことができる。この場合、図示されていないが、ＣＰＵ１０は、例えばステップＳ６７の処理が開始された時刻を基準として第１レイテンシ（つまり、コンプリーションキュー２２から読み出されたコンプリーション通知に含まれるレイテンシ情報によって示されるレイテンシ）に相当する時間が経過するまで待機した後に、ステップＳ６９の処理を実行する。すなわち、本変形例においては、上記した第１レイテンシが第２レイテンシを超える（つまり、第２レイテンシに相当する時間が経過したタイミングでは対象データのプリフェッチが完了していないと推測される）場合には、当該レイテンシ情報を含むコンプリーション通知をコンプリーションキュー２２に書き込むことによって、ＣＰＵ１０は、当該レイテンシ情報に基づく適切なタイミングでロードコマンドを発行することができる。
【0165】
上記したように本変形例において、プリフェッチ制御部３３は、対象データのプリフェッチを行う際に生じる第１レイテンシ及びＣＰＵ１０において指定された第２レイテンシに基づいてコンプリーション通知をコンプリーションキュー２２に書き込むか否かを判定する。また、本変形例において、コンプリーション通知がコンプリーションキュー２２に書き込まれていない場合、第２レイテンシに相当する時間が経過した後にロードコマンドを発行する。
【0166】
本変形例においては、このような構成により、第１及び第２レイテンシに基づいてコンプリーションキュー２２に対するコンプリーション通知の書き込みを省略する（コンプリーション通知の送信を削減する）ことができるとともに、ＣＰＵ１０はポーリングを実行する必要がない（つまり、コンプリーションキュー２２に対する読み込みの回数を最小化することができる）ため、情報処理システム１の負荷を低減することが可能となる。
【0167】
なお、上記した本実施形態の第１及び第２変形例においてはＤＲＡＭ２０がコンプリーションキュー２２を有するものとして説明したが、当該第１及び第２変形例は、ＤＲＡＭ２０がコンプリーションキュー２２に代えてコンプリーションマップ２３を含む構成に適用されても構わない。
【0168】
また、本実施形態においては前述した第１実施形態において説明したＤＲＡＭ２０にコンプリーションキュー２２が追加された構成について説明したが、本実施形態は、前述した第２実施形態に適用されても構わない。具体的には、本実施形態は、図５に示すＤＲＡＭ２０にコンプリーションキュー２２が追加された構成であってもよい。更に、本実施形態は、前述した第３実施形態と組み合わせても構わない。本実施形態の第１及び第２変形例についても同様である。
【0169】
以上述べた少なくとも１つの実施形態によれば、読み出し性能を向上させることが可能な情報処理システムを提供することができる。
【0170】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0171】
１…情報処理システム、１０…ＣＰＵ（プロセッサ）、２０…ＤＲＡＭ（第１メモリデバイス）、２１…プリフェッチリクエストキュー、２２…コンプリーションキュー、２３…コンプリーションマップ、３０…ＣＸＬデバイス（第２メモリデバイス）、３１…ＮＡＮＤ型フラッシュメモリ（不揮発性メモリ）、３２…キャッシュメモリ、３３…プリフェッチ制御部、３３１…ドアベルレジスタ、３３２…キュー監視部、３３３…アドレス変換部、３３４…レイテンシ決定部。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】