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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024151296
(43)【公開日】2024-10-24
(54)【発明の名称】半導体素子及びその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20241017BHJP
H01L 21/8238 20060101ALI20241017BHJP
【ＦＩ】
H01L29/78 301X
H01L29/78 301P
H01L27/092 A
H01L27/092 E
H01L27/092 D
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2024002505
(22)【出願日】2024-01-11
(31)【優先権主張番号】10-2023-0047429
(32)【優先日】2023-04-11
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】朴 俊模
(72)【発明者】
【氏名】金 徳煥
(72)【発明者】
【氏名】孔 俊秀
(72)【発明者】
【氏名】朴 ▲よん▼皓
(72)【発明者】
【氏名】朴 亨鎭
(72)【発明者】
【氏名】李 秀鎭
(72)【発明者】
【氏名】李 晋碩
【テーマコード（参考）】
5F048
5F140
【Ｆターム（参考）】
5F048AA01
5F048AA07
5F048AB03
5F048AB04
5F048AC03
5F048BA01
5F048BA14
5F048BB01
5F048BB09
5F048BB11
5F048BB12
5F048BC01
5F048BC15
5F048BD06
5F048BF02
5F048BF06
5F048BF07
5F048BF15
5F048BF16
5F048BF17
5F048BG13
5F048DA27
5F048DA30
5F140AA24
5F140AA39
5F140AB03
5F140AB04
5F140AC33
5F140BA01
5F140BA03
5F140BA05
5F140BB05
5F140BC15
5F140BD11
5F140BD13
5F140BF10
5F140BF15
5F140BF17
5F140BG05
5F140BG09
5F140BG12
5F140BG14
5F140BG17
5F140BH06
5F140BH27
5F140BJ08
5F140BJ15
5F140BJ17
5F140BJ20
5F140BJ27
5F140BK09
5F140BK18
5F140BK27
5F140CB04
5F140CC03
(57)【要約】
【課題】電気的特性が向上された半導体素子及びその製造方法を提供する。
【解決手段】半導体素子は、活性パターンを含む基板、前記活性パターン上で互いに垂直に離隔された第１及び第２半導体パターン、前記第１及び第２半導体パターンに連結されたソースドレーンパターン、前記第１及び第２半導体パターンの間のゲート電極、及び前記ゲート電極を囲むゲート絶縁パターンを含む。前記ゲート絶縁パターンは、前記ゲート電極を囲む高誘電パターン、前記高誘電パターンと前記ソースドレーンパターンとの間の内側スペーサー、及び前記高誘電パターンと前記内側スペーサーとの間のマスク絶縁パターンを含む。前記マスク絶縁パターンは前記内側スペーサーに対してエッチング選択比を有する。
【選択図】図６Ａ
【解決手段】半導体素子は、活性パターンを含む基板、前記活性パターン上で互いに垂直に離隔された第１及び第２半導体パターン、前記第１及び第２半導体パターンに連結されたソースドレーンパターン、前記第１及び第２半導体パターンの間のゲート電極、及び前記ゲート電極を囲むゲート絶縁パターンを含む。前記ゲート絶縁パターンは、前記ゲート電極を囲む高誘電パターン、前記高誘電パターンと前記ソースドレーンパターンとの間の内側スペーサー、及び前記高誘電パターンと前記内側スペーサーとの間のマスク絶縁パターンを含む。前記マスク絶縁パターンは前記内側スペーサーに対してエッチング選択比を有する。
【選択図】図６Ａ
【特許請求の範囲】
【請求項1】
活性パターンを含む基板と、
前記活性パターン上で互いに垂直に離隔された第１半導体パターンと及び第２半導体パターンと、
前記第１半導体パターンと及び前記第２半導体パターンに連結されたソースドレーンパターンと、
前記第１半導体パターンと及び前記第２半導体パターンの間のゲート電極と、
前記ゲート電極を囲むゲート絶縁パターンと、を含み、
前記ゲート絶縁パターンは、
前記ゲート電極を囲む高誘電パターンと、
前記高誘電パターンと前記ソースドレーンパターンとの間の内側スペーサーと、
前記高誘電パターンと前記内側スペーサーとの間のマスク絶縁パターンと、を含み、
前記マスク絶縁パターンは、前記内側スペーサーに対してエッチング選択比を有する、
半導体素子。
前記活性パターン上で互いに垂直に離隔された第１半導体パターンと及び第２半導体パターンと、
前記第１半導体パターンと及び前記第２半導体パターンに連結されたソースドレーンパターンと、
前記第１半導体パターンと及び前記第２半導体パターンの間のゲート電極と、
前記ゲート電極を囲むゲート絶縁パターンと、を含み、
前記ゲート絶縁パターンは、
前記ゲート電極を囲む高誘電パターンと、
前記高誘電パターンと前記ソースドレーンパターンとの間の内側スペーサーと、
前記高誘電パターンと前記内側スペーサーとの間のマスク絶縁パターンと、を含み、
前記マスク絶縁パターンは、前記内側スペーサーに対してエッチング選択比を有する、
半導体素子。
【請求項2】
前記マスク絶縁パターンは、前記内側スペーサーに向かう一側壁を有し、
前記マスク絶縁パターンの前記一側壁は、前記ゲート電極に向かって凹んだプロファイルを有する、請求項１に記載の半導体素子。
前記マスク絶縁パターンの前記一側壁は、前記ゲート電極に向かって凹んだプロファイルを有する、請求項１に記載の半導体素子。
【請求項3】
前記マスク絶縁パターンは、前記第１半導体パターンから離隔される請求項１に記載の半導体素子。
【請求項4】
前記マスク絶縁パターンは、シリコン窒化物、シリコン酸窒化物、シリコン炭窒化物、シリコン炭酸窒化物、アルミニウム酸化物、ランタン酸化物、及びチタニウム酸化物の中で少なくとも１つを含む、請求項１に記載の半導体素子。
【請求項5】
前記マスク絶縁パターンの少なくとも一部が前記内側スペーサーの内に埋め込まれている、請求項１に記載の半導体素子。
【請求項6】
前記内側スペーサーは、前記マスク絶縁パターンの上面及び下面のうちの少なくとも１つを覆っている、請求項１に記載の半導体素子。
【請求項7】
前記内側スペーサーは、前記ゲート電極に向かう外側壁を有し、
前記マスク絶縁パターンは、前記内側スペーサーの前記外側壁から前記ゲート電極に向かって突出している、請求項１に記載の半導体素子。
前記マスク絶縁パターンは、前記内側スペーサーの前記外側壁から前記ゲート電極に向かって突出している、請求項１に記載の半導体素子。
【請求項8】
前記高誘電パターンと前記第１半導体パターンとの間の水平絶縁パターンをさらに含み、
前記水平絶縁パターンは、前記第１半導体パターンと前記内側スペーサーとの間に延在している、請求項１に記載の半導体素子。
前記水平絶縁パターンは、前記第１半導体パターンと前記内側スペーサーとの間に延在している、請求項１に記載の半導体素子。
【請求項9】
前記水平絶縁パターンは、前記内側スペーサーと前記ソースドレーンパターンとの間にさらに延在している、請求項８に記載の半導体素子。
【請求項10】
前記水平絶縁パターンは、その内部にエアギャップを有する、請求項８に記載の半導体素子。
【請求項11】
活性パターンを含む基板と、
前記活性パターン上で互いに垂直に離隔された第１半導体パターン及び第２半導体パターンと、
前記第１半導体パターン及び前記第２半導体パターンに連結されたソースドレーンパターンと、
前記第１半導体パターン及び前記第２半導体パターンの間のゲート電極と、
前記ゲート電極を囲むゲート絶縁パターンと、を含み、
前記ゲート絶縁パターンは、
前記ゲート電極を囲む高誘電パターンと、
前記高誘電パターンと前記ソースドレーンパターンとの間の内側スペーサーと、
前記高誘電パターンと前記内側スペーサーとの間のマスク絶縁パターンと、を含み、
前記マスク絶縁パターンは、前記第１半導体パターンから離隔されている、
半導体素子。
前記活性パターン上で互いに垂直に離隔された第１半導体パターン及び第２半導体パターンと、
前記第１半導体パターン及び前記第２半導体パターンに連結されたソースドレーンパターンと、
前記第１半導体パターン及び前記第２半導体パターンの間のゲート電極と、
前記ゲート電極を囲むゲート絶縁パターンと、を含み、
前記ゲート絶縁パターンは、
前記ゲート電極を囲む高誘電パターンと、
前記高誘電パターンと前記ソースドレーンパターンとの間の内側スペーサーと、
前記高誘電パターンと前記内側スペーサーとの間のマスク絶縁パターンと、を含み、
前記マスク絶縁パターンは、前記第１半導体パターンから離隔されている、
半導体素子。
【請求項12】
前記マスク絶縁パターンは、シリコン窒化物、シリコン酸窒化物、シリコン炭窒化物、シリコン炭酸窒化物、アルミニウム酸化物、ランタン酸化物、及びチタニウム酸化物の中で少なくとも１つを含む、請求項１１に記載の半導体素子。
【請求項13】
前記内側スペーサーは、前記ゲート電極に向かう外側壁を有し、
前記マスク絶縁パターンは、前記内側スペーサーの前記外側壁から前記ゲート電極に向かって突出している、請求項１１に記載の半導体素子。
前記マスク絶縁パターンは、前記内側スペーサーの前記外側壁から前記ゲート電極に向かって突出している、請求項１１に記載の半導体素子。
【請求項14】
前記高誘電パターンと前記第１半導体パターンとの間の水平絶縁パターンをさらに含み、
前記水平絶縁パターンは、前記第１半導体パターンと前記内側スペーサーとの間に延在している、請求項１１に記載の半導体素子。
前記水平絶縁パターンは、前記第１半導体パターンと前記内側スペーサーとの間に延在している、請求項１１に記載の半導体素子。
【請求項15】
前記水平絶縁パターンは、その内部にエアギャップを有する、請求項１４に記載の半導体素子。
【請求項16】
活性パターンを含む基板と、
前記活性パターン上で互いに垂直に離隔されて積層された複数の半導体パターンと、
前記複数の半導体パターンに連結されたソースドレーンパターンと、
前記複数の半導体パターンの中で第１半導体パターン及び第２半導体パターンの間のゲート電極と、
前記ゲート電極を囲むゲート絶縁パターンと、を含み、
前記ゲート絶縁パターンは、
前記ゲート電極を囲む高誘電パターンと、
前記高誘電パターンと前記ソースドレーンパターンとの間の内側スペーサーと、
前記高誘電パターンと前記内側スペーサーとの間のマスク絶縁パターンと、
前記高誘電パターンと前記第１半導体パターンとの間の水平絶縁パターンと、を含み、
前記水平絶縁パターンは、前記第１半導体パターンと前記内側スペーサーとの間に延在している、
半導体素子。
前記活性パターン上で互いに垂直に離隔されて積層された複数の半導体パターンと、
前記複数の半導体パターンに連結されたソースドレーンパターンと、
前記複数の半導体パターンの中で第１半導体パターン及び第２半導体パターンの間のゲート電極と、
前記ゲート電極を囲むゲート絶縁パターンと、を含み、
前記ゲート絶縁パターンは、
前記ゲート電極を囲む高誘電パターンと、
前記高誘電パターンと前記ソースドレーンパターンとの間の内側スペーサーと、
前記高誘電パターンと前記内側スペーサーとの間のマスク絶縁パターンと、
前記高誘電パターンと前記第１半導体パターンとの間の水平絶縁パターンと、を含み、
前記水平絶縁パターンは、前記第１半導体パターンと前記内側スペーサーとの間に延在している、
半導体素子。
【請求項17】
前記水平絶縁パターンは、前記マスク絶縁パターンと前記第１半導体パターンとの間に介在している、請求項１６に記載の半導体素子。
【請求項18】
前記水平絶縁パターンは、前記ゲート電極と前記第１半導体パターンとの間で水平にさらに延在している、請求項１６に記載の半導体素子。
【請求項19】
前記ゲート電極は、前記複数の半導体パターンの中で最上層の半導体パターン上の上部ゲート電極を含み、
前記ゲート絶縁パターンは、前記最上層の半導体パターンと前記上部ゲート電極との間の上部ゲート絶縁パターンを含み、
前記上部ゲート絶縁パターンは、前記マスク絶縁パターンと同一の物質を含まない、請求項１６に記載の半導体素子。
前記ゲート絶縁パターンは、前記最上層の半導体パターンと前記上部ゲート電極との間の上部ゲート絶縁パターンを含み、
前記上部ゲート絶縁パターンは、前記マスク絶縁パターンと同一の物質を含まない、請求項１６に記載の半導体素子。
【請求項20】
前記水平絶縁パターンは、第１水平絶縁パターンであり、
前記高誘電パターンと前記第２半導体パターンとの間の第２水平絶縁パターンをさらに含み、
前記第１水平絶縁パターンと前記第２水平絶縁パターンは、互いに離隔されている、請求項１６に記載の半導体素子。
前記高誘電パターンと前記第２半導体パターンとの間の第２水平絶縁パターンをさらに含み、
前記第１水平絶縁パターンと前記第２水平絶縁パターンは、互いに離隔されている、請求項１６に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体素子及びその製造方法に関し、さらに詳細には電界効果トランジスタを含む半導体素子及びその製造方法に関するものである。
【背景技術】
【0002】
半導体素子はＭＯＳ電界効果トランジスタ（ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） ＦＥＴ）で構成された集積回路を含む。半導体素子のサイズ及びデザインルール（Ｄｅｓｉｇｎ ｒｕｌｅ）がだんだん縮小されることにつれ、ＭＯＳ電界効果トランジスタのサイズ縮小（ｓｃａｌｅ ｄｏｗｎ）もますます加速化されている。ＭＯＳ電界効果トランジスタのサイズ縮小に応じて半導体素子の動作特性が低下されることができる。したがって、半導体素子の高集積化による限界を克服しながら、より優れた性能の半導体素子を形成するための様々な方法が研究されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許１１，０６９，７９３ Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が達成しようとする一技術的課題は電気的特性が向上された半導体素子及びその製造方法を提供することにある。
【0005】
本発明が解決しようとする課題は以上で言及された課題に制限されなく、言及されないその他の課題は下の記載から該当技術分野で通常の知識を有する者に明確に理解されるべきである。
【課題を解決するための手段】
【0006】
本発明による半導体素子は、活性パターンを含む基板、活性パターン上で互いに垂直に離隔された第１及び第２半導体パターン、第１及び第２半導体パターンに連結されたソースドレーンパターン、第１及び第２半導体パターンの間のゲート電極、及びゲート電極を囲むゲート絶縁パターンを含むことができる。前記ゲート絶縁パターンは、ゲート電極を囲む高誘電パターン、高誘電パターンと前記ソースドレーンパターンとの間の内側スペーサー、及び高誘電パターンと内側スペーサーとの間のマスク絶縁パターンを含むことができる。マスク絶縁パターンは内側スペーサーに対してエッチング選択比を有することができる。
【0007】
本発明による半導体素子は、活性パターンを含む基板、活性パターン上で互いに垂直に離隔された第１及び第２半導体パターン、第１及び第２半導体パターンに連結されたソースドレーンパターン、第１及び第２半導体パターンの間のゲート電極、及びゲート電極を囲むゲート絶縁パターンを含むことができる。ゲート絶縁パターンは、ゲート電極を囲む高誘電パターン、高誘電パターンとソースドレーンパターンとの間の内側スペーサー、及び高誘電パターンと前記内側スペーサーとの間のマスク絶縁パターンを含むことができる。マスク絶縁パターンは第１半導体パターンから離隔されることができる。
【0008】
本発明による半導体素子は、活性パターンを含む基板、活性パターン上で互いに垂直に離隔されて積層された複数の半導体パターン、複数の半導体パターンに連結されたソースドレーンパターン、複数の半導体パターンの中で第１及び第２半導体パターンの間のゲート電極、及びゲート電極を囲むゲート絶縁パターンを含むことができる。ゲート絶縁パターンは、ゲート電極を囲む高誘電パターン、高誘電パターンとソースドレーンパターンとの間の内側スペーサー、高誘電パターンと内側スペーサーとの間のマスク絶縁パターン、及び高誘電パターンと第１半導体パターンとの間の水平絶縁パターンを含むことができる。水平絶縁パターンは第１半導体パターンと内側スペーサーとの間に延在することができる。
【0009】
本発明による半導体素子の製造方法は、互いに交互に積層された活性層及び犠牲層を含む積層パターンを形成すること、積層パターン上に犠牲パターンを形成すること、犠牲パターンをマスクで積層パターンをエッチングして、犠牲パターンの両側に一対のリセスを形成し、活性層の残部から互いに垂直に離隔された第１半導体パターン及び第２半導体パターンを形成すること、一対のリセス内に一対のソースドレーンパターンを形成すること、犠牲パターン及び犠牲層を除去して、第１及び第２半導体パターンを露出すること、及び第１及び第２半導体パターンの露出された面上にゲート絶縁パターン及びゲート電極を順次的に形成することを含むことができる。一対のソースドレーンパターンの間、及び第１及び第２半導体パターンの間で内側領域が定義されることができる。ゲート絶縁パターンを形成することは、内側領域の内壁を覆う内側スペーサー膜を形成すること、内側領域内で内側スペーサー膜を覆うマスク絶縁膜を形成すること、及びマスク絶縁膜をエッチングマスクで内側スペーサー膜をエッチングして内側スペーサーを形成し、マスク絶縁膜の残部からマスク絶縁パターンを形成することを含むことができる。
【発明の効果】
【0010】
本発明の概念によれば、高誘電パターンは水平絶縁パターンとマスク絶縁パターンが会う領域で相対的にラウンドにならない角を有することができる。その結果、水平である方向に沿って移動しても、ゲート電極と半導体パターンとの間の垂直になる方向への距離（即ち、ゲート絶縁パターンの厚さ）が一定に維持されることができ、半導体素子の電気的特性及び信頼性が向上されることができる。
【0011】
また、マスク絶縁パターンが内側スペーサーの形成のためのエッチングマスクとして利用されることによって、内側スペーサーがソースドレーンパターン上で相対的に厚い厚さを有することができる。結果的に、トランジスタの漏洩電流が減少することができ、半導体素子の電気的特性及び信頼性が向上されることができる。
【図面の簡単な説明】
【0012】
【図1】本発明の一部の実施形態による半導体素子のロジックセルを説明するための概念図である。
【図2】本発明の一部の実施形態による半導体素子のロジックセルを説明するための概念図である。
【図3】本発明の一部の実施形態による半導体素子のロジックセルを説明するための概念図である。
【図4】本発明の一部の実施形態による半導体素子を説明するための平面図である。
【図9A】本発明の一部の実施形態による半導体素子の製造方法を示す断面図である。
【図9B】本発明の一部の実施形態による半導体素子の製造方法を示す断面図である。
【図10A】本発明の一部の実施形態による半導体素子の製造方法を示す断面図である。
【図10B】本発明の一部の実施形態による半導体素子の製造方法を示す断面図である。
【図11A】本発明の一部の実施形態による半導体素子の製造方法を示す断面図である。
【図11B】本発明の一部の実施形態による半導体素子の製造方法を示す断面図である。
【図11C】本発明の一部の実施形態による半導体素子の製造方法を示す断面図である。
【図12A】本発明の一部の実施形態による半導体素子の製造方法を示す断面図である。
【図12B】本発明の一部の実施形態による半導体素子の製造方法を示す断面図である。
【図12C】本発明の一部の実施形態による半導体素子の製造方法を示す断面図である。
【図13A】本発明の一部の実施形態による半導体素子の製造方法を示す断面図である。
【図13B】本発明の一部の実施形態による半導体素子の製造方法を示す断面図である。
【図13C】本発明の一部の実施形態による半導体素子の製造方法を示す断面図である。
【発明を実施するための形態】
【0013】
以下、本発明をより具体的に説明するために本発明による実施形態を、添付図面を参照しながら、より詳細に説明する。
【0014】
【0015】
図１を参照すれば、シングルハイトセル（Ｓｉｎｇｌｅ Ｈｅｉｇｈｔ Ｃｅｌｌ、ＳＨＣ）が提供されることができる。具体的に、基板１００上に第１パワー配線Ｍ１＿Ｒ１及び第２パワー配線Ｍ１＿Ｒ２が提供されることができる。第１パワー配線Ｍ１＿Ｒ１はソース電圧ＶＳＳ、一例として接地電圧が提供される通路であり得る。第２パワー配線Ｍ１＿Ｒ２はドレーン電圧ＶＤＤ、一例としてパワー電圧が提供される通路であり得る。
【0016】
第１パワー配線Ｍ１＿Ｒ１及び第２パワー配線Ｍ１＿Ｒ２の間にシングルハイトセルＳＨＣが定義されることができる。シングルハイトセルＳＨＣは１つの第１活性領域ＡＲ１及び１つの第２活性領域ＡＲ２を含むことができる。第１及び第２活性領域ＡＲ１、ＡＲ２の中でいずれか１つはＰＭＯＳＦＥＴ領域であり、第１及び第２活性領域ＡＲ１、ＡＲ２の中で他の１つはＮＭＯＳＦＥＴ領域であり得る。再び言えば、シングルハイトセルＳＨＣは第１パワー配線Ｍ１＿Ｒ１及び第２パワー配線Ｍ１＿Ｒ２の間に提供されたＣＭＯＳ構造を有することができる。
【0017】
第１及び第２活性領域ＡＲ１、ＡＲ２の各々は第１方向Ｄ１に第１幅Ｗ１を有することができる。シングルハイトセルＳＨＣの第１方向Ｄ１への長さは第１高さＨＥ１として定義されることができる。第１高さＨＥ１は、第１パワー配線Ｍ１＿Ｒ１と第２パワー配線Ｍ１＿Ｒ２との間の距離（例えば、ピッチ）と実質的に同一であることができる。
【0018】
シングルハイトセルＳＨＣは１つのロジックセルを構成することができる。本明細書で、ロジックセルは特定機能を遂行する論理素子（例えば、ＡＮＤ、ＯＲ、ＸＯＲ、ＸＮＯＲ、ｉｎｖｅｒｔｅｒ等）を意味することができる。即ち、ロジックセルは論理素子を構成するためのトランジスタ及びトランジスタを互いに連結する配線を含むことができる。
【0019】
図２を参照すれば、ダブルハイトセル（Ｄｏｕｂｌｅ Ｈｅｉｇｈｔ Ｃｅｌｌ、ＤＨＣ）が提供されることができる。具体的に、基板１００上に第１パワー配線Ｍ１＿Ｒ１、第２パワー配線Ｍ１＿Ｒ２、及び第３パワー配線Ｍ１＿Ｒ３が提供されることができる。第１パワー配線Ｍ１＿Ｒ１は、第２パワー配線Ｍ１＿Ｒ２と第３パワー配線Ｍ１＿Ｒ３との間に配置されることができる。第３パワー配線Ｍ１＿Ｒ３はソース電圧ＶＳＳが提供される通路であり得る。
【0020】
第２パワー配線Ｍ１＿Ｒ２と第３パワー配線Ｍ１＿Ｒ３との間にダブルハイトセルＤＨＣが定義されることができる。ダブルハイトセルＤＨＣは２つの第１活性領域ＡＲ１及び２つの第２活性領域ＡＲ２を含むことができる。
【0021】
２つの第２活性領域ＡＲ２の中で１つは第２パワー配線Ｍ１＿Ｒ２に隣接することができる。２つの第２活性領域ＡＲ２の中で他の１つは第３パワー配線Ｍ１＿Ｒ３に隣接することができる。２つの第１活性領域ＡＲ１は第１パワー配線Ｍ１＿Ｒ１に隣接することができる。平面視において、第１パワー配線Ｍ１＿Ｒ１は２つの第１活性領域ＡＲ１の間に配置されることができる。
【0022】
ダブルハイトセルＤＨＣの第１方向Ｄ１への長さは第２高さＨＥ２として定義されることができる。第２高さＨＥ２は図１の第１高さＨＥ１の約２倍であり得る。ダブルハイトセルＤＨＣの２つの第１活性領域ＡＲ１は束ねられて１つの活性領域として動作することができる。
【0023】
本発明において、図２に示したダブルハイトセルＤＨＣはマルチハイトセルとして定義されることができる。図示されずが、マルチハイトセルは、セル高さがシングルハイトセルＳＨＣの約３倍であるトリプルハイトセルを含むことができる。
【0024】
図３を参照すれば、基板１００上に第１シングルハイトセルＳＨＣ１、第２シングルハイトセルＳＨＣ２、及びダブルハイトセルＤＨＣが二次元的に配置されることができる。第１シングルハイトセルＳＨＣ１は第１及び第２パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２の間に配置されることができる。第２シングルハイトセルＳＨＣ２は第１及び第３パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ３の間に配置されることができる。第２シングルハイトセルＳＨＣ２は第１シングルハイトセルＳＨＣ１と第１方向Ｄ１に隣接することができる。
【0025】
ダブルハイトセルＤＨＣは第２及び第３パワー配線Ｍ１＿Ｒ２、Ｍ１＿Ｒ３の間に配置されることができる。ダブルハイトセルＤＨＣは第１及び第２シングルハイトセルＳＨＣ１、ＳＨＣ２と第２方向Ｄ２に隣接することができる。
第１シングルハイトセルＳＨＣ１とダブルハイトセルＤＨＣとの間、及び第２シングルハイトセルＳＨＣ２とダブルハイトセルＤＨＣとの間に分離構造体ＤＢが提供されることができる。分離構造体ＤＢによって、ダブルハイトセルＤＨＣの活性領域は、第１及び第２シングルハイトセルＳＨＣ１、ＳＨＣ２の各々の活性領域から電気的に分離されることができる。
第１シングルハイトセルＳＨＣ１とダブルハイトセルＤＨＣとの間、及び第２シングルハイトセルＳＨＣ２とダブルハイトセルＤＨＣとの間に分離構造体ＤＢが提供されることができる。分離構造体ＤＢによって、ダブルハイトセルＤＨＣの活性領域は、第１及び第２シングルハイトセルＳＨＣ１、ＳＨＣ２の各々の活性領域から電気的に分離されることができる。
【0026】
【0027】
図４及び図５Ａ乃至図５Ｄに図示された半導体素子は、図１のシングルハイトセルＳＨＣをより具体的に示した一例である。図４乃至図５Ｄを参照すれば、基板１００上にシングルハイトセルＳＨＣが提供されることができる。シングルハイトセルＳＨＣ上にはロジック回路を構成するロジックトランジスタが配置されることができる。基板１００はシリコン、ゲルマニウム、シリコン－ゲルマニウム等を含む半導体基板であるか、或いは化合物半導体基板であり得る。一例として、基板１００はシリコン基板であり得る。
【0028】
基板１００は第１活性領域ＡＲ１及び第２活性領域ＡＲ２を含むことができる。第１及び第２活性領域ＡＲ１、ＡＲ２の各々は第２方向Ｄ２に延在することができる。第１活性領域ＡＲ１はＮＭＯＳＦＥＴ領域及びＰＭＯＳＦＥＴ領域の中で１つであり、第２活性領域ＡＲ２はＮＭＯＳＦＥＴ領域及びＰＭＯＳＦＥＴ領域の中で他の１つであり得る。一実施形態として、第１活性領域ＡＲ１はＮＭＯＳＦＥＴ領域であり、第２活性領域ＡＲ２はＰＭＯＳＦＥＴ領域であり得る。
【0029】
基板１００の上部に形成されたトレンチＴＲによって第１活性パターンＡＰ１及び第２活性パターンＡＰ２が定義されることができる。第１活性パターンＡＰ１は第１活性領域ＡＲ１上に提供されることができ、第２活性パターンＡＰ２は第２活性領域ＡＲ２上に提供されることができる。第１及び第２活性パターンＡＰ１、ＡＰ２は第２方向Ｄ２に延在することができる。第１及び第２活性パターンＡＰ１、ＡＰ２は基板１００の一部として、垂直に突出された部分であり得る。
【0030】
基板１００上に素子分離膜ＳＴが提供されることができる。素子分離膜ＳＴはトレンチＴＲを満たすことができる。素子分離膜ＳＴはシリコン酸化物を含むことができる。素子分離膜ＳＴは後述する第１及び第２チャンネルパターンＣＨ１、ＣＨ２を覆わないことができる。
【0031】
第１活性パターンＡＰ１上に第１チャンネルパターンＣＨ１が提供されることができる。第２活性パターンＡＰ２上に第２チャンネルパターンＣＨ２が提供されることができる。第１チャンネルパターンＣＨ１及び第２チャンネルパターンＣＨ２の各々は、順次的に積層された第１半導体パターンＳＰ１、第２半導体パターンＳＰ２、及び第３半導体パターンＳＰ３を含むことができる。第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３は垂直方向（即ち、第３方向Ｄ３）に互いに離隔されることができる。
第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々はシリコン（Ｓｉ）、ゲルマニウムＧＥ、及びシリコン－ゲルマニウム（ＳｉＧｅ）の中で少なくとも１つを含むことができる。例えば、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々は結晶質シリコン（ｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）を含むことができる。
第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々はシリコン（Ｓｉ）、ゲルマニウムＧＥ、及びシリコン－ゲルマニウム（ＳｉＧｅ）の中で少なくとも１つを含むことができる。例えば、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々は結晶質シリコン（ｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）を含むことができる。
【0032】
第１活性パターンＡＰ１上に複数の第１ソースドレーンパターンＳＤ１が提供されることができる。第１活性パターンＡＰ１の上部に複数の第１リセスＲＳ１が形成されることができる。第１ソースドレーンパターンＳＤ１は第１リセスＲＳ１内に各々提供されることができる。第１ソースドレーンパターンＳＤ１は第１導電形の不純物領域であり得る。一対の第１ソースドレーンパターンＳＤ１の間に第１チャンネルパターンＣＨ１が介在されることができる。再び言えば、積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３が一対の第１ソースドレーンパターンＳＤ１を互いに連結することができる。
【0033】
第２活性パターンＡＰ２上に複数の第２ソースドレーンパターンＳＤ２が提供されることができる。第２活性パターンＡＰ２の上部に複数の第２リセスＲＳ２が形成されることができる。第２ソースドレーンパターンＳＤ２は第２リセスＲＳ２内に各々提供されることができる。第２ソースドレーンパターンＳＤ２は第２導電形の不純物領域であり得る。一対の第２ソースドレーンパターンＳＤ２の間に第２チャンネルパターンＣＨ２が介在されることができる。再び言えば、積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３が一対の第２ソースドレーンパターンＳＤ２を互いに連結することができる。
【0034】
第１ソースドレーンパターンＳＤ１の第１導電形はｎ形とｐ形の中でいずれか１つであり、第２ソースドレーンパターンＳＤ２の第２導電形はｎ形とｐ形の中で他の１つであり得る。一実施形態として、第１導電形はｎ形であり、第２導電形はｐ形であり得る。
【0035】
第１及び第２ソースドレーンパターンＳＤ１、ＳＤ２は選択的エピタキシアル成長（ＳＥＧ）工程で形成されたエピタキシアルパターンであり得る。一例として、第１及び第２ソースドレーンパターンＳＤ１、ＳＤ２の各々の上面は、第３半導体パターンＳＰ３の上面より高いことができる。他の例として、第１及び第２ソースドレーンパターンＳＤ１、ＳＤ２の中で少なくとも１つの上面は、第３半導体パターンＳＰ３の上面と実質的に同一なレベルに位置することができる。
【0036】
本発明の一実施形態として、第１ソースドレーンパターンＳＤ１は基板１００と同一な半導体元素（例えば、Ｓｉ）を含むことができる。第２ソースドレーンパターンＳＤ２は基板１００の半導体元素の格子常数より大きい格子常数を有する半導体元素（例えば、ＳｉＧｅ）を含むことができる。したがって、一対の第２ソースドレーンパターンＳＤ２は、それらの間の第２チャンネルパターンＣＨ２に圧縮応力（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒｅｓｓ）を提供することができる。
【0037】
第１及び第２ソースドレーンパターンＳＤ１、ＳＤ２の各々の側壁は凸凹のエンボッシング形状を有することができる。再び言えば、第１及び第２ソースドレーンパターンＳＤ１、ＳＤ２の各々の側壁は波形状のプロファイルを有することができる。第１及び第２ソースドレーンパターンＳＤ１、ＳＤ２の各々の側壁は後述するゲート電極ＧＥの第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３に向かって突出されることができる。
【0038】
第１及び第２チャンネルパターンＣＨ１、ＣＨ２を横切り、第１方向Ｄ１に延在するゲート電極ＧＥが提供されることができる。ゲート電極ＧＥは第１ピッチに応じて第２方向Ｄ２に配列されることができる。各々のゲート電極ＧＥは第１及び第２チャンネルパターンＣＨ１、ＣＨ２と垂直に重畳されることができる。
【0039】
ゲート電極ＧＥは、活性パターンＡＰ１又はＡＰ２と第１半導体パターンＳＰ１との間の第１内側電極ＰＯ１、第１半導体パターンＳＰ１と第２半導体パターンＳＰ２との間の第２内側電極ＰＯ２、第２半導体パターンＳＰ２と第３半導体パターンＳＰ３との間の第３内側電極ＰＯ３、及び第３半導体パターンＳＰ３上の外側電極ＰＯ４を含むことができる。
【0040】
図５Ｄを参照すれば、ゲート電極ＧＥは第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々の上面ＴＳ、底面ＢＳ、及び両側壁ＳＷ上に提供されることができる。再び言えば、本実施形態によるトランジスタは、ゲート電極ＧＥがチャンネルを３次元的に囲む３次元電界効果トランジスタ（例えば、ＭＢＣＦＥＴ又はＧＡＡＦＥＴ）であり得る。
【0041】
図４乃至図５Ｄを再び参照すれば、ゲート電極ＧＥの外側電極ＰＯ４の両側壁上に一対のゲートスペーサーＧＳが各々配置されることができる。ゲートスペーサーＧＳはゲート電極ＧＥに沿って第１方向Ｄ１に延在することができる。ゲートスペーサーＧＳの上面はゲート電極ＧＥの上面より高いことができる。一実施形態として、ゲートスペーサーＧＳはシリコン炭窒化物（ＳｉＣＮ）、シリコン炭酸窒化物（ＳｉＣＯＮ）、及びシリコン窒化物（ＳｉＮ）の中で少なくとも１つを含むことができる。他の実施形態として、ゲートスペーサーＧＳはシリコン炭窒化物（ＳｉＣＮ）、シリコン炭酸窒化物（ＳｉＣＯＮ）、及びシリコン窒化物（ＳｉＮ）の中で少なくとも２つで成された多重膜（ｍｕｌｔｉ－ｌａｙｅｒ）を含むことができる。
【0042】
ゲート電極ＧＥ上にゲートキャッピングパターンＧＰが提供されることができる。ゲートキャッピングパターンＧＰはゲート電極ＧＥに沿って第１の方向Ｄ１に延在することができる。ゲートキャッピングパターンＧＰは後述する第１及び第２層間絶縁膜１１０、１２０に対してエッチング選択性がある物質を含むことができる。具体的に、ゲートキャッピングパターンＧＰはシリコン酸窒化物（ＳｉＯＮ）、シリコン炭窒化物（ＳｉＣＮ）、シリコン炭酸窒化物（ＳｉＣＯＮ）、及びシリコン窒化物（ＳｉＮ）の中で少なくとも１つを含むことができる。
ゲート電極ＧＥと第１チャンネルパターンＣＨ１との間及びゲート電極ＧＥと第２チャンネルパターンＣＨ２との間にゲート絶縁パターンＧＩが介在されることができる。ゲート絶縁パターンＧＩは、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々の上面ＴＳ、底面ＢＳ、及び両側壁ＳＷを直接覆うことができる。ゲート絶縁パターンＧＩは、ゲート電極ＧＥ下の素子分離膜ＳＴの上面を覆うことができる。
ゲート電極ＧＥと第１チャンネルパターンＣＨ１との間及びゲート電極ＧＥと第２チャンネルパターンＣＨ２との間にゲート絶縁パターンＧＩが介在されることができる。ゲート絶縁パターンＧＩは、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々の上面ＴＳ、底面ＢＳ、及び両側壁ＳＷを直接覆うことができる。ゲート絶縁パターンＧＩは、ゲート電極ＧＥ下の素子分離膜ＳＴの上面を覆うことができる。
【0043】
ゲート電極ＧＥは、第１金属パターン、及び第１金属パターン上の第２金属パターンを含むことができる。第１金属パターンはゲート絶縁パターンＧＩ上に提供されて、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３に隣接することができる。第１金属パターンはトランジスタの閾値電圧を調節する仕事関数金属を含むことができる。第１金属パターンの厚さ及び組成を調節して、トランジスタの目的とする閾値電圧を達成することができる。例えば、ゲート電極ＧＥの第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３は仕事関数金属である第１金属パターンで構成されることができる。
【0044】
第１金属パターンは金属窒化物を含むことができる。例えば、第１金属パターンはチタニウム（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）で成された群から選択された少なくとも１つの金属及び窒素（Ｎ）を含むことができる。さらに、第１金属パターンは炭素（Ｃ）をさらに含んでもよい。第１金属パターンは、積層された複数の仕事関数金属膜を含むことができる。
【0045】
第２金属パターンは第１金属パターンに比べて抵抗が低い金属を含むことができる。例えば、第２金属パターンはタングステン（Ｗ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、及びタンタル（Ｔａ）で成された群から選択された少なくとも１つの金属を含むことができる。例えば、ゲート電極ＧＥの外側電極ＰＯ４は第１金属パターン及び第１金属パターン上の第２金属パターンを含むことができる。
【0046】
基板１００上に第１層間絶縁膜１１０が提供されることができる。第１層間絶縁膜１１０はゲートスペーサーＧＳ及び第１及び第２ソースドレーンパターンＳＤ１、ＳＤ２を覆うことができる。第１層間絶縁膜１１０の上面は、ゲートキャッピングパターンＧＰの上面及びゲートスペーサーＧＳの上面と実質的に共面をなすことができる。第１層間絶縁膜１１０上に、ゲートキャッピングパターンＧＰを覆う第２層間絶縁膜１２０が配置されることができる。第２層間絶縁膜１２０上に第３層間絶縁膜１３０が提供されることができる。第３層間絶縁膜１３０上に第４層間絶縁膜１４０が提供されることができる。一例として、第１乃至第４層間絶縁膜１１０、１２０、１３０、１４０はシリコン酸化物を含むことができる。
【0047】
シングルハイトセルＳＨＣは第２方向Ｄ２に互いに対向する第１境界ＢＤ１及び第２境界ＢＤ２を有することができる。第１及び第２境界ＢＤ１、ＢＤ２は第１方向Ｄ１に延在することができる。シングルハイトセルＳＨＣは第１方向Ｄ１に互いに対向する第３境界ＢＤ３及び第４境界ＢＤ４を有することができる。第３及び第４境界ＢＤ３、ＢＤ４は第２方向Ｄ２に延在することができる。
【0048】
シングルハイトセルＳＨＣの両側に第２方向Ｄ２に互いに対向する一対の分離構造体ＤＢが提供されることができる。例えば、一対の分離構造体ＤＢはシングルハイトセルＳＨＣの第１及び第２境界ＢＤ１、ＢＤ２上に各々提供されることができる。分離構造体ＤＢは第１方向Ｄ１にゲート電極ＧＥと平行に延在することができる。分離構造体ＤＢとそれに隣接するゲート電極ＧＥとの間のピッチは第１ピッチと同一であることができる。
【0049】
分離構造体ＤＢはゲートキャッピングパターンＧＰ及びゲート電極ＧＥを貫通して、第１及び第２活性パターンＡＰ１、ＡＰ２の内部に延在することができる。分離構造体ＤＢは第１及び第２活性パターンＡＰ１、ＡＰ２の各々の上部を貫通することができる。分離構造体ＤＢは、シングルハイトセルＳＨＣの活性領域を隣接する他のセルの活性領域から電気的に分離させることができる。
【0050】
第１及び第２層間絶縁膜１１０、１２０を貫通して第１及び第２ソースドレーンパターンＳＤ１、ＳＤ２と各々電気的に連結される活性コンタクトＡＣが提供されることができる。一対の活性コンタクトＡＣが、ゲート電極ＧＥの両側に各々提供されることができる。平面視において、活性コンタクトＡＣは第１方向Ｄ１に延在するバー形状を有することができる。
【0051】
活性コンタクトＡＣは自己整列されたコンタクト（ｓｅｌｆ－ａｌｉｇｎｅｄ ｃｏｎａｔａｃｔ）であり得る。再び言えば、活性コンタクトＡＣはゲートキャッピングパターンＧＰ及びゲートスペーサーＧＳを利用して自己整列的に形成されることができる。例えば、活性コンタクトＡＣはゲートスペーサーＧＳの側壁の少なくとも一部を覆うことができる。図示されなかったが、活性コンタクトＡＣは、ゲートキャッピングパターンＧＰの上面の一部を覆うことができる。
【0052】
活性コンタクトＡＣと第１ソースドレーンパターンＳＤ１との間、及び活性コンタクトＡＣと第２ソースドレーンパターンＳＤ２との間の各々に金属－半導体化合物層ＳＣ、例えばシリサイド層が各々介在されることができる。活性コンタクトＡＣは、金属－半導体化合物層ＳＣを通じてソースドレーンパターンＳＤ１、ＳＤ２と電気的に連結されることができる。例えば、金属－半導体化合物層ＳＣはチタニウム－シリサイド、タンタル－シリサイド、タングステン－シリサイド、ニッケル－シリサイド、及びコバルト－シリサイドの中で少なくとも１つを含むことができる。
【0053】
第２層間絶縁膜１２０及びゲートキャッピングパターンＧＰを貫通してゲート電極ＧＥと各々電気的に連結されるゲートコンタクトＧＣが提供されることができる。平面視において、ゲートコンタクトＧＣは、第１活性領域ＡＲ１及び第２活性領域ＡＲ２に各々重畳されるように配置されることができる。一例として、ゲートコンタクトＧＣが第２活性パターンＡＰ２上に提供されることができる（図５Ｂ参照）。
【0054】
本発明の一実施形態として、図５Ｂを参照すれば、ゲートコンタクトＧＣに隣接する活性コンタクトＡＣの上部は上部絶縁パターンＵＩＰで満たされることができる。上部絶縁パターンＵＩＰの底面はゲートコンタクトＧＣの底面より低いことができる。再び言えば、ゲートコンタクトＧＣに隣接する活性コンタクトＡＣの上面は、上部絶縁パターンＵＩＰによってゲートコンタクトＧＣの底面より低く下がることができる。したがって、ゲートコンタクトＧＣがそれと隣接する活性コンタクトＡＣと接触してショートが発生する問題を防止することができる。
【0055】
活性コンタクトＡＣ及びゲートコンタクトＧＣの各々は、導電パターンＦＭ、及び導電パターンＦＭを囲むバリアーパターンＢＭを含むことができる。例えば、導電パターンＦＭはアルミニウム、銅、タングステン、モリブデニウム、及びコバルトの中で少なくとも１つの金属を含むことができる。バリアーパターンＢＭは導電パターンＦＭの側壁及び底面を覆うことができる。バリアーパターンＢＭは金属膜／金属窒化膜を含むことができる。金属膜はチタニウム、タンタル、タングステン、ニッケル、コバルト、及び白金の中で少なくとも１つを含むことができる。金属窒化膜はチタニウム窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、ニッケル窒化膜（ＮｉＮ）、コバルト窒化膜（ＣｏＮ）、及び白金窒化膜（ＰｔＮ）の中で少なくとも１つを含むことができる。
【0056】
第３層間絶縁膜１３０内に第１金属層Ｍ１が提供されることができる。例えば、第１金属層Ｍ１は第１パワー配線Ｍ１＿Ｒ１、第２パワー配線Ｍ１＿Ｒ２、及び第１配線Ｍ１＿Ｉを含むことができる。第１金属層Ｍ１の配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２、Ｍ１＿Ｉの各々は第２方向Ｄ２に互いに平行に延在することができる。
【0057】
具体的に、第１及び第２パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２はシングルハイトセルＳＨＣの第３及び第４境界ＢＤ３、ＢＤ４上に各々提供されることができる。第１パワー配線Ｍ１＿Ｒ１は第３境界ＢＤ３に沿って第２方向Ｄ２に延在することができる。第２パワー配線Ｍ１＿Ｒ２は第４境界ＢＤ４に沿って第２方向Ｄ２に延在することができる。
【0058】
第１金属層Ｍ１の第１配線Ｍ１＿Ｉは第１及び第２パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２の間に配置されることができる。第１金属層Ｍ１の第１配線Ｍ１＿Ｉは第２ピッチで第１方向Ｄ１に沿って配列されることができる。第２ピッチは第１ピッチより小さいことができる。第１配線Ｍ１＿Ｉの各々の線幅は、第１及び第２パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２の各々の線幅より小さいことができる。
【0059】
第１金属層Ｍ１は、第１ビアＶＩ１をさらに含むことができる。第１ビアＶＩ１は第１金属層Ｍ１の配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２、Ｍ１＿Ｉ下に各々提供されることができる。第１ビアＶＩ１を通じて活性コンタクトＡＣと第１金属層Ｍ１の配線が互いに電気的に連結されることができる。第１ビアＶＩ１を通じてゲートコンタクトＧＣと第１金属層Ｍ１の配線が互いに電気的に連結されることができる。
【0060】
第１金属層Ｍ１の配線とその下の第１ビアＶＩ１は互いに各々別の工程で形成されることができる。再び言えば、第１金属層Ｍ１の配線及び第１ビアＶＩ１の各々はシングルダマシン工程で形成されることができる。本実施形態による半導体素子は、２０ｎｍ未満の工程を利用して形成されたことであり得る。
【0061】
第４層間絶縁膜１４０内に第２金属層Ｍ２が提供されることができる。第２金属層Ｍ２は複数の第２配線Ｍ２＿Ｉを含むことができる。第２金属層Ｍ２の第２配線Ｍ２＿Ｉの各々は第１方向Ｄ１に延在するライン形状又はバー形状を有することができる。再び言えば、第２配線Ｍ２＿Ｉは第１方向Ｄ１に互いに平行に延在することができる。
第２金属層Ｍ２は、第２配線Ｍ２＿Ｉ下に各々提供された第２ビアＶＩ２をさらに含むことができる。第２ビアＶＩ２を通じて第１金属層Ｍ１の配線と第２金属層Ｍ２の配線が互いに電気的に連結されることができる。一例として、第２金属層Ｍ２の配線とその下の第２ビアＶＩ２はデュアルダマシン工程で共に形成されることができる。
第１金属層Ｍ１の配線と第２金属層Ｍ２の配線は互いに同一であるか、或いは異なる導電物質を含むことができる。例えば、第１金属層Ｍ１の配線と第２金属層Ｍ２の配線は、アルミニウム、銅、タングステン、モリブデニウム、ルテニウム、及びコバルトの中で選択された少なくとも１つの金属物質を含むことができる。図示されずが、第４層間絶縁膜１４０上に積層された金属層（例えば、Ｍ３、Ｍ４、Ｍ５．．．）が追加に配置されることができる。積層された金属層の各々はセル間のルーティングのための配線を含むことができる。
第２金属層Ｍ２は、第２配線Ｍ２＿Ｉ下に各々提供された第２ビアＶＩ２をさらに含むことができる。第２ビアＶＩ２を通じて第１金属層Ｍ１の配線と第２金属層Ｍ２の配線が互いに電気的に連結されることができる。一例として、第２金属層Ｍ２の配線とその下の第２ビアＶＩ２はデュアルダマシン工程で共に形成されることができる。
第１金属層Ｍ１の配線と第２金属層Ｍ２の配線は互いに同一であるか、或いは異なる導電物質を含むことができる。例えば、第１金属層Ｍ１の配線と第２金属層Ｍ２の配線は、アルミニウム、銅、タングステン、モリブデニウム、ルテニウム、及びコバルトの中で選択された少なくとも１つの金属物質を含むことができる。図示されずが、第４層間絶縁膜１４０上に積層された金属層（例えば、Ｍ３、Ｍ４、Ｍ５．．．）が追加に配置されることができる。積層された金属層の各々はセル間のルーティングのための配線を含むことができる。
【0062】
図６Ａ、図７Ａ、及び図８Ａは各々図５ＡのＭ１部分に対応する拡大図である。図６Ｂ、図７Ｂ、及び図８Ｂは各々図６Ａ、図７Ａ、及び図８ＡのＭ２部分に対応する拡大図である。以下では図６Ａ乃至図８Ｂを参照して、本発明の例示的な実施形態によるゲート絶縁パターンＧＩに対してさらに詳細に説明する。説明の簡易化のために、前述した内容と重複される説明は省略する。
【0063】
図６Ａ乃至図８Ｂを参照すれば、内側領域ＩＲＧが一対の第１ソースドレーンパターンＳＤ１の間及び第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の間で定義されることができる。ゲート電極ＧＥが内側領域ＩＲＧ内に提供されることができる。ゲート絶縁パターンＧＩが内側領域ＩＲＧ内でゲート電極ＧＥを囲むことができる。ゲート絶縁パターンＧＩはゲート電極ＧＥと一対の第１ソースドレーンパターンＳＤ１の間、及びゲート電極ＧＥと第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の間に介在されることができる。
【0064】
ゲート絶縁パターンＧＩは高誘電パターンＨＫ、内側スペーサーＩＳ、マスク絶縁パターンＭＩ、及び水平絶縁パターンＨＩを含むことができる。高誘電パターンＨＫは内側領域ＩＲＧ内でゲート電極ＧＥを囲むことができる。高誘電パターンＨＫはゲート電極ＧＥと一対の第１ソースドレーンパターンＳＤ１の間、及びゲート電極ＧＥと第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の間に介在されることができる。
【0065】
高誘電パターンＨＫはシリコン酸化物より誘電常数が高い高誘電率物質を含むことができる。一例として、高誘電パターンＨＫはハフニウム酸化物、ハフニウムシリコン酸化物、ハフニウムジルコニウム酸化物、ハフニウムタンタル酸化物、ランタン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタニウム酸化物、バリウムストロンチウムチタニウム酸化物、バリウムチタニウム酸化物、ストロンチウムチタニウム酸化物、リチウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、及び鉛亜鉛ニオブ酸塩の中で少なくとも１つを含むことができる。
【0066】
内側スペーサーＩＳは第１ソースドレーンパターンＳＤ１の一側壁ＳＤｃ上に提供されることができる。一例として、内側スペーサーＩＳは内側領域ＩＲＧ内で第１ソースドレーンパターンＳＤ１の一側壁ＳＤｃの少なくとも一部を覆うことができる。一例として、一対の内側スペーサーＩＳが内側領域ＩＲＧ内で提供されることができ、これらの各々は一対の第１ソースドレーンパターンＳＤ１の中で対応する１つの一側壁ＳＤｃ上に提供されることができる。内側スペーサーＩＳは第１ソースドレーンパターンＳＤ１の一側壁ＳＤｃに沿って延在することができる。内側スペーサーＩＳは第１ソースドレーンパターンＳＤ１と高誘電パターンＨＫとの間に介在されることができ、これらを離隔させることができる。内側スペーサーＩＳはシリコン（Ｓｉ）を含有する絶縁材料を含むことができる。一例として、内側スペーサーＩＳはシリコン酸化物（ＳｉＯ）、シリコン酸窒化物（ＳｉＯＮ）、及びシリコン窒化物（ＳｉＮ）を含むことができる。
【0067】
マスク絶縁パターンＭＩは内側スペーサーＩＳの一側壁上に提供されることができる。一例として、図６Ｂに図示されたように、マスク絶縁パターンＭＩは内側スペーサーＩＳの内側壁上に提供されることができる。他の例として、図７Ｂ又は図８Ｂに図示されたように、マスク絶縁パターンＭＩは内側スペーサーＩＳの外側壁ＩＳｃ上に提供されることができる。マスク絶縁パターンＭＩは内側領域ＩＲＧ内で内側スペーサーＩＳの一側壁の少なくとも一部を覆うことができる。マスク絶縁パターンＭＩは内側スペーサーＩＳの一側壁に沿って延在することができる。マスク絶縁パターンＭＩは高誘電パターンＨＫと内側スペーサーＩＳとの間に介在されることができる。マスク絶縁パターンＭＩは高誘電パターンＨＫと内側スペーサーＩＳの各々に接することができる。
【0068】
マスク絶縁パターンＭＩは内側スペーサーＩＳによって第１ソースドレーンパターンＳＤ１から離隔されることができる。一例として、一対のマスク絶縁パターンＭＩが内側領域ＩＲＧ内で提供されることができ、これらの各々は一対の第１ソースドレーンパターンＳＤ１の中で対応する１つから離隔されることができる。マスク絶縁パターンＭＩは水平絶縁パターンＨＩによって第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３から離隔されることができる。一例として、マスク絶縁パターンＭＩは一対の水平絶縁パターンＨＩの中でいずれか１つによって第１半導体パターンＳＰ１から離隔されることができ、他の１つによって第２半導体パターンＳＰ２から離隔されることができる。
【0069】
マスク絶縁パターンＭＩは内側スペーサーＩＳに対してエッチング選択比を有することができる。一例として、マスク絶縁パターンＭＩは内側スペーサーＩＳが含む物質に対してエッチング選択比を有する物質を含むことができる。一例として、マスク絶縁パターンＭＩはシリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン炭窒化物（ＳｉＣＮ）、シリコン炭酸窒化物（ＳｉＣＯＮ）、アルミニウム酸化物（ＡｌＯ）、ランタン酸化物（ＬａＯ）、及びチタニウム酸化物（ＴｉＯ）の中で少なくとも１つを含むことができる。一例として、エッチング選択比は湿式エッチングに対する選択比であり得る。
【0070】
水平絶縁パターンＨＩは高誘電パターンＨＫと第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３との間に介在されることができる。一例として、一対の水平絶縁パターンＨＩが内側領域ＩＲＧ内に提供されることができる。一対の水平絶縁パターンＨＩの中で１つは第１半導体パターンＳＰ１の上面と高誘電パターンＨＫとの間に介在されることができ、他の１つは第２半導体パターンＳＰ２の下面と高誘電パターンＨＫとの間に介在されることができる。一対の水平絶縁パターンＨＩはゲート電極ＧＥを介して互いに離隔されることができる。
【0071】
水平絶縁パターンＨＩは高誘電パターンＨＫと対応する半導体パターンＳＰ１、ＳＰ２、ＳＰ３との間で延在する水平部ＨＰ及び内側スペーサーＩＳと対応する半導体パターンＳＰ１、ＳＰ２、ＳＰ３との間で延在する突出部ＰＲを含むことができる。一例として、１つの水平絶縁パターンＨＩは２つの突出部ＰＲ及びこれらの間の水平部ＨＰを含むことができる。
内側突出領域ＩＰＲが高誘電パターンＨＫより第１ソースドレーンパターンＳＤ１に隣接する領域で定義されることができ、内側スペーサーＩＳと第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々の間で定義されることができる。内側突出領域ＩＰＲは後述する製造方法で内側スペーサーＩＳの形成のための湿式エッチング工程を通じて形成される領域であり得る。水平絶縁パターンＨＩの突出部ＰＲは内側突出領域ＩＰＲを満たすことができる。
内側突出領域ＩＰＲが高誘電パターンＨＫより第１ソースドレーンパターンＳＤ１に隣接する領域で定義されることができ、内側スペーサーＩＳと第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々の間で定義されることができる。内側突出領域ＩＰＲは後述する製造方法で内側スペーサーＩＳの形成のための湿式エッチング工程を通じて形成される領域であり得る。水平絶縁パターンＨＩの突出部ＰＲは内側突出領域ＩＰＲを満たすことができる。
【0072】
水平絶縁パターンＨＩはシリコン（Ｓｉ）を含有する絶縁材料を含むことができる。一例として、水平絶縁パターンＨＩはシリコン酸化物（ＳｉＯ）、シリコン酸窒化物（ＳｉＯＮ）、及びシリコン窒化物（ＳｉＮ）を含むことができる。一例として、水平絶縁パターンＨＩは内側スペーサーＩＳと同一な物質を含むことができ、この場合、これらの間に境界が存在しないことがあり得る。他の例として、水平絶縁パターンＨＩは内側スペーサーＩＳと異なる物質を含むことができ、この場合、これらの間に境界が確認されることができる。
【0073】
ゲート絶縁パターンＧＩは上部ゲート絶縁パターンＧＩ’を含むことができ、上部ゲート絶縁パターンＧＩ’は最上層の半導体パターン（例えば、第３半導体パターンＳＰ３）上に提供されることができる。上部ゲート絶縁パターンＧＩ’は上部水平絶縁パターンＨＩ’及び上部高誘電パターンＨＫ’を含むことができる。上部水平絶縁パターンＨＩ’は最上層の半導体パターンを覆うことができる。上部高誘電パターンＨＫ’は上部水平絶縁パターンＨＩ’及びゲートスペーサーＧＳの側面を覆うことができる。一例として、上部ゲート絶縁パターンＧＩ’はマスク絶縁パターンＭＩと同一な物質を含まないことがあり得る。
【0074】
一対の第１ソースドレーンパターンＳＤ１は第１チャンネルパターンＣＨ１を介して離隔されることができる。第１ソースドレーンパターンＳＤ１はゲート電極ＧＥの第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３に向かって各々突出された一側壁ＳＤｃを有することができる。第１ソースドレーンパターンＳＤ１の一側壁ＳＤｃは第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３の中で対応する部分に向かって膨らんでいるプロファイルを有することができる。マスク絶縁パターンＭＩは第１ソースドレーンパターンＳＤ１に向かう一側壁ＭＩｃを有することができる。一例として、マスク絶縁パターンＭＩの一側壁ＭＩｃは第１ソースドレーンパターンＳＤ１の一側壁ＳＤｃに対応してゲート電極ＧＥの第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３に向かって凹んだプロファイルを有することができる。
【0075】
第１ソースドレーンパターンＳＤ１は第１半導体層ＳＥＬ１及び第１半導体層ＳＥＬ１上の第２半導体層ＳＥＬ２を含むことができる。一例として、第１ソースドレーンパターンＳＤ１がｎ形を有する場合、第１半導体層ＳＥＬ１は第２半導体層ＳＥＬ２と同一な半導体物質、例えばシリコン（Ｓｉ）を含むことができる。但し、第２半導体層ＳＥＬ２のｎ形不純物（例えば、リン又はヒ素）の濃度は第１半導体層ＳＥＬ１のｎ形不純物の濃度より大きいことができる。
【0076】
他の例として、第１ソースドレーンパターンＳＤ１がｐ形を有する場合、第１半導体層ＳＥＬ１は第２半導体層ＳＥＬ２と同一な半導体物質、例えばシリコン－ゲルマニウム（ＳｉＧｅ）を含むことができる。但し、第２半導体層ＳＥＬ２のゲルマニウム濃度は第１半導体層ＳＥＬ１のゲルマニウム濃度より大きいことができる。また、第２半導体層ＳＥＬ２のｐ形不純物（例えば、ボロン）の濃度は第１半導体層ＳＥＬ１のｐ形不純物の濃度より大きいことができる。
【0077】
本発明の概念によれば、内側スペーサーＩＳ、マスク絶縁パターンＭＩ、及び水平絶縁パターンＨＩの構造は多様に変形されることができる。以下では、内側スペーサーＩＳ、マスク絶縁パターンＭＩ、及び水平絶縁パターンＨＩの構造に関して、各実施形態別に分けてより詳細に説明する。
【0078】
図６Ａ及び図６Ｂを参照すれば、マスク絶縁パターンＭＩは下面ＭＩａ及び上面ＭＩｂを有することができる。内側スペーサーＩＳはマスク絶縁パターンＭＩの下面ＭＩａ又は上面ＭＩｂを覆うキャッピング部ＭＣ及びマスク絶縁パターンＭＩの一側壁ＭＩｃを覆う延長部ＥＰを含むことができる。一例として、内側スペーサーＩＳはマスク絶縁パターンＭＩの下面ＭＩａ及び上面ＭＩｂの中で対応することの少なくとも一部を覆うことができる。一例として、内側スペーサーＩＳはマスク絶縁パターンＭＩの下面ＭＩａ及び上面ＭＩｂを各々覆う一対のキャッピング部ＭＣを含むことができる。他の例として、内側スペーサーＩＳはマスク絶縁パターンＭＩの下面ＭＩａ及び上面ＭＩｂの中でいずれか１つのみを覆う１つのキャッピング部ＭＣを含むことができる。
【0079】
マスク絶縁パターンＭＩは内側スペーサーＩＳ内に埋め込まれることができる。一例として、マスク絶縁パターンＭＩは内側スペーサーＩＳ内に水平である方向（言い換えれば、第２方向Ｄ２）に埋め込まれることができる。マスク絶縁パターンＭＩは内側スペーサーＩＳの外側壁ＩＳｃから内側スペーサーＩＳの内部に向かって埋め込まれることができる。マスク絶縁パターンＭＩの一側壁ＭＩｃは内側スペーサーＩＳの内部に接することができる。
【0080】
一例として、図６Ｂに図示されたように、内側スペーサーＩＳは第１及び第２半導体パターンＳＰ１、ＳＰ２の各々に接することができる。一例として、内側スペーサーＩＳの下面ＩＳａは第１半導体パターンＳＰ１に接することができ、上面ＩＳｂは第２半導体パターンＳＰ２に接することができる。他の例として、図示されなかったが、内側スペーサーＩＳは第１及び第２半導体パターンＳＰ１、ＳＰ２の中で少なくとも１つと離隔されることができる。
【0081】
図７Ａ及び図７Ｂを参照すれば、マスク絶縁パターンＭＩが内側スペーサーＩＳの外側壁ＩＳｃからゲート電極ＧＥに向かって突出されることができる。マスク絶縁パターンＭＩは内側スペーサーＩＳの外側壁ＩＳｃを覆うことができる。内側スペーサーＩＳはキャッピング部ＭＣを含まないことがあり得る。したがって、マスク絶縁パターンＭＩの下面ＭＩａ及び上面ＭＩｂは内側スペーサーＩＳによって覆わないことがあり得る。
【0082】
水平絶縁パターンＨＩの突出部ＰＲは内側突出領域ＩＰＲを満たすことができる。水平絶縁パターンＨＩの突出部ＰＲは半導体パターンＳＰ１、ＳＰ２、ＳＰ３とマスク絶縁パターンＭＩとの間で半導体パターンＳＰ１、ＳＰ２、ＳＰ３と内側スペーサーＩＳとの間に延在することができる。水平絶縁パターンＨＩはマスク絶縁パターンＭＩの下面ＭＩａ及び上面ＭＩｂを覆うことができる。一例として、水平絶縁パターンＨＩは内側スペーサーＩＳの下面ＩＳａ及び上面ＩＳｂの中で対応する１つの少なくとも一部をさらに覆うことができる。
【0083】
図８Ａ及び図８Ｂを参照すれば、マスク絶縁パターンＭＩが内側スペーサーＩＳの外側壁ＩＳｃからゲート電極ＧＥに向かって突出されることができる。マスク絶縁パターンＭＩは内側スペーサーＩＳの外側壁ＩＳｃを覆うことができる。内側スペーサーＩＳはキャッピング部ＭＣを含まないことがあり得る。したがって、マスク絶縁パターンＭＩの下面ＭＩａ及び上面ＭＩｂは内側スペーサーＩＳによって覆わないことがあり得る。
【0084】
水平絶縁パターンＨＩの突出部ＰＲは第１部分ＰＲ１及び第２部分ＰＲ２を含むことができる。第１部分ＰＲ１は内側スペーサーＩＳと第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々の間で定義される内側突出領域ＩＰＲ内に提供されることができる。第２部分ＰＲ２は第１部分ＰＲ１から内側スペーサーＩＳと第１ソースドレーンパターンＳＤ１との間に延在することができる。
【0085】
一例として、図８Ａ及び図８Ｂに図示されたように、水平絶縁パターンＨＩはその内部にエアギャップＡＧを含むことができる。エアギャップＡＧは半導体パターンＳＰ１、ＳＰ２、ＳＰ３、第１ソースドレーンパターンＳＤ１及び内側スペーサーＩＳと離隔されて提供されることができる。一例として、エアギャップＡＧは水平絶縁パターンＨＩの第２部分ＰＲ２の内部に提供されることができる。
【0086】
他の例として、図示されなかったが、水平絶縁パターンＨＩは内側突出領域ＩＰＲを完全に満たすことができる。一例として、水平絶縁パターンＨＩはその内部にエアギャップＡＧを含まないことがあり得る。
【0087】
本発明の概念によれば、水平絶縁パターンＨＩの突出部ＰＲが水平部ＨＰから内側突出領域ＩＰＲに向かって延在することができるが、高誘電パターンＨＫと第１ソースドレーンパターンＳＤ１との間には延在しなくともよい。したがって、高誘電パターンＨＫは水平絶縁パターンＨＩとマスク絶縁パターンＭＩが会う領域で相対的にラウンドにならない角を有することができる。その結果、水平である方向（例えば、第２方向Ｄ２）に沿って移動しなくとも、ゲート電極ＧＥと半導体パターンＳＰ１、ＳＰ２、ＳＰ３との間の垂直になる方向（第３方向Ｄ３）への距離（即ち、ゲート絶縁パターンＧＩの厚さ）が一定に維持されることができ、半導体素子の電気的特性及び信頼性が向上されることができる。
【0088】
図９Ａ乃至図１３Ｃは本発明の一部の実施形態による半導体素子の製造方法を示す断面図である。具体的に、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、及び図１３Ａは図４のＡ－Ａ’線に対応する断面図である。図１１Ｂ、図１２Ｂ、及び図１３Ｂは図４のＣ－Ｃ’線に対応する断面図である。図９Ｂ、図１０Ｂ、図１１Ｃ、図１２Ｃ、及び図１３Ｃは図４のＤ－Ｄ’線に対応する断面図である。以下では図９Ａ乃至図１３Ｃを参照して、本発明の一部の実施形態による半導体素子の製造方法に関して説明する。説明の簡易化のために、前述した内容と重複される説明は省略する。
【0089】
図９Ａ及び図９Ｂを参照すれば、第１及び第２活性領域ＡＲ１、ＡＲ２を含む基板１００が提供されることができる。基板１００上に互いに交互に積層された活性層ＡＣＬ及び犠牲層ＳＡＬが形成されることができる。活性層ＡＣＬはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及びシリコン－ゲルマニウム（ＳｉＧｅ）の中で１つを含むことができ、犠牲層ＳＡＬはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及びシリコン－ゲルマニウム（ＳｉＧｅ）の中で他の１つを含むことができる。
【0090】
犠牲層ＳＡＬは活性層ＡＣＬに対してエッチング選択比を有することができる物質を含むことができる。例えば、活性層ＡＣＬはシリコン（Ｓｉ）を含むことができ、犠牲層ＳＡＬはシリコン－ゲルマニウム（ＳｉＧｅ）を含むことができる。犠牲層ＳＡＬの各々のゲルマニウム（Ｇｅ）の濃度は１０ａｔ％乃至３０ａｔ％であり得る。
【0091】
基板１００の第１及び第２活性領域ＡＲ１、ＡＲ２上にマスクパターンが各々形成されることができる。マスクパターンは第２方向Ｄ２に延在するライン形状又はバー（ｂａｒ）形状を有することができる。
【0092】
マスクパターンをエッチングマスクとしてパターニング工程を遂行して、第１活性パターンＡＰ１及び第２活性パターンＡＰ２を定義するトレンチＴＲが形成されることができる。第１活性パターンＡＰ１は第１活性領域ＡＲ１上に形成されることができる。第２活性パターンＡＰ２は第２活性領域ＡＲ２上に形成されることができる。
【0093】
各々の第１及び第２活性パターンＡＰ１、ＡＰ２上に積層パターンＳＴＰが形成されることができる。積層パターンＳＴＰは互いに交互に積層された活性層ＡＣＬ及び犠牲層ＳＡＬを含むことができる。積層パターンＳＴＰはパターニング工程の間に第１及び第２活性パターンＡＰ１、ＡＰ２と共に形成されることができる。
【0094】
トレンチＴＲを満たす素子分離膜ＳＴが形成されることができる。具体的に、基板１００の前面上に第１及び第２活性パターンＡＰ１、ＡＰ２及び積層パターンＳＴＰを覆う絶縁膜が形成されることができる。積層パターンＳＴＰが露出される時まで絶縁膜をリセスして、素子分離膜ＳＴが形成されることができる。
【0095】
素子分離膜ＳＴは、シリコン酸化物のような絶縁材料を含むことができる。積層パターンＳＴＰは素子分離膜ＳＴ上に露出されることができる。再び言えば、積層パターンＳＴＰは素子分離膜ＳＴ上に垂直に突出されることができる。
【0096】
図１０Ａ及び図１０Ｂを参照すれば、基板１００上に積層パターンＳＴＰを横切る犠牲パターンＰＰが形成されることができる。各々の犠牲パターンＰＰは第１方向Ｄ１に延在するライン形状（ｌｉｎｅ ｓｈａｐｅ）又はバー形状（ｂａｒ ｓｈａｐｅ）で形成されることができる。犠牲パターンＰＰは第１ピッチで第２方向Ｄ２に沿って配列されることができる。
具体的に、犠牲パターンＰＰを形成することは、基板１００の前面上に犠牲膜を形成すること、犠牲膜上にハードマスクパターンＭＰを形成すること、ハードマスクパターンＭＰをエッチングマスクとして犠牲膜をパターニングすることを含むことができる。犠牲膜はポリシリコンを含むことができる。
具体的に、犠牲パターンＰＰを形成することは、基板１００の前面上に犠牲膜を形成すること、犠牲膜上にハードマスクパターンＭＰを形成すること、ハードマスクパターンＭＰをエッチングマスクとして犠牲膜をパターニングすることを含むことができる。犠牲膜はポリシリコンを含むことができる。
【0097】
犠牲パターンＰＰの各々の両側壁上に一対のゲートスペーサーＧＳが形成されることができる。ゲートスペーサーＧＳを形成することは、基板１００の前面上にゲートスペーサー膜をコンフォーマルに形成すること、ゲートスペーサー膜を異方性エッチングすることを含むことができる。本発明の一実施形態として、ゲートスペーサーＧＳは少なくとも２つの膜を含む多重膜であり得る。
【0098】
図１１Ａ乃至図１１Ｃを参照すれば、第１活性パターンＡＰ１上の積層パターンＳＴＰ内に第１リセスＲＳ１が形成されることができる。第２活性パターンＡＰ２上の積層パターンＳＴＰ内に第２リセスＲＳ２が形成されることができる。第１及び第２リセスＲＳ１、ＲＳ２を形成する間に、第１及び第２活性パターンＡＰ１、ＡＰ２の各々の両側上の素子分離膜ＳＴがさらにリセスされることができる（図１１Ｂ参照）。
【0099】
具体的に、ハードマスクパターンＭＰ及びゲートスペーサーＧＳをエッチングマスクで第１活性パターンＡＰ１上の積層パターンＳＴＰをエッチングして、第１リセスＲＳ１が形成されることができる。第１リセスＲＳ１は、一対の犠牲パターンＰＰの間に形成されることができる。
【0100】
本発明の一実施形態として、第１リセスＲＳ１を形成することは、露出された犠牲層ＳＡＬに対する選択的エッチング工程を追加に遂行することを含むことができる。選択的エッチング工程によって各々の犠牲層ＳＡＬはインデント（ｉｎｄｅｎｔｅｄ）されて、インデント領域ＩＤＥが形成されることができる。したがって、第１リセスＲＳ１は波形状の内側壁を有することができる。第２活性パターンＡＰ２上の積層パターンＳＴＰ内の第２リセスＲＳ２は、第１リセスＲＳ１を形成することと同一な方法で形成されることができる。
【0101】
活性層ＡＣＬから、互いに隣接する第１リセスＲＳ１の間に順次的に積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３が各々形成されることができる。互いに隣接する第１リセスＲＳ１の間の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３は、第１チャンネルパターンＣＨ１を構成することができる。互いに隣接する第２リセスＲＳ２の間の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３は、第２チャンネルパターンＣＨ２を構成することができる。
【0102】
図１２Ａ乃至図１２Ｃを参照すれば、第１リセスＲＳ１内に第１ソースドレーンパターンＳＤ１が各々形成されることができる。具体的に、第１リセスＲＳ１の内側壁をシード層（ｓｅｅｄ ｌａｙｅｒ）とするＳＥＧ工程を遂行して、第１リセスＲＳ１を満たすエピタキシアル層が形成されることができる。エピタキシアル層は、第１リセスＲＳ１によって露出された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３及び基板１００をシードとして成長されることができる。一例として、ＳＥＧ工程は化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）工程又は分子ビームエピタキシー（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）工程を含むことができる。
【0103】
本発明の一実施形態として、第１ソースドレーンパターンＳＤ１は基板１００と同一な半導体元素（例えば、Ｓｉ）を含むことができる。第１ソースドレーンパターンＳＤ１が形成される間に、第１ソースドレーンパターンＳＤ１がｎ形を有するようにする不純物（例えば、リン、ヒ素、又はアンチモン）がインシチュー（ｉｎ－ｓｉｔｕ）に注入されることができる。他の例として、第１ソースドレーンパターンＳＤ１が形成された後、第１ソースドレーンパターンＳＤ１に不純物が注入されることができる。
【0104】
第２リセスＲＳ２内に第２ソースドレーンパターンＳＤ２が各々形成されることができる。具体的に、第２ソースドレーンパターンＳＤ２は第２リセスＲＳ２の内側壁をシード層とするＳＥＧ工程を遂行して形成されることができる。
【0105】
本発明の一実施形態として、第２ソースドレーンパターンＳＤ２は基板１００の半導体元素の格子常数より大きい格子常数を有する半導体元素（例えば、ＳｉＧｅ）を含むことができる。第２ソースドレーンパターンＳＤ２が形成される間に、第２ソースドレーンパターンＳＤ２がｐ形を有するようにする不純物（例えば、ボロン、ガリウム、又はインジウム）がインシチュー（ｉｎ－ｓｉｔｕ）に注入されることができる。他の例として、第２ソースドレーンパターンＳＤ２が形成された後、第２ソースドレーンパターンＳＤ２に不純物が注入されることができる。
【0106】
図１３Ａ乃至図１３Ｃを参照すれば、第１及び第２ソースドレーンパターンＳＤ１、ＳＤ２、ハードマスクパターンＭＰ、及びゲートスペーサーＧＳを覆う第１層間絶縁膜１１０が形成されることができる。一例として、第１層間絶縁膜１１０はシリコン酸化物を含むことができる。
【0107】
犠牲パターンＰＰの上面が露出される時まで第１層間絶縁膜１１０が平坦化されることができる。第１層間絶縁膜１１０の平坦化はエッチバック（Ｅｔｃｈ Ｂａｃｋ）又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を利用して遂行されることができる。平坦化工程の間に、ハードマスクパターンＭＰは全て除去されることができる。結果的に、第１層間絶縁膜１１０の上面は犠牲パターンＰＰの上面及びゲートスペーサーＧＳの上面と共面をなすことができる。
【0108】
露出された犠牲パターンＰＰが選択的に除去されることができる。犠牲パターンＰＰが除去されることによって、第１及び第２チャンネルパターンＣＨ１、ＣＨ２を露出する外側領域ＯＲＧが形成されることができる（図１３Ｃ参照）。犠牲パターンＰＰを除去することは、ポリシリコンを選択的にエッチングするエッチング液を利用した湿式エッチングを含むことができる。
【0109】
外側領域ＯＲＧを通じて露出された犠牲層ＳＡＬが選択的に除去されて、内側領域ＩＲＧが形成されることができる（図１３Ｃ参照）。具体的に、犠牲層ＳＡＬを選択的にエッチングするエッチング工程を遂行して、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３はそのまま残留させたまま犠牲層ＳＡＬのみを除去することができる。エッチング工程は、相対的に高いゲルマニウム濃度を有するシリコン－ゲルマニウムに対して高いエッチング率を有することができる。例えば、エッチング工程はゲルマニウム濃度が１０ａｔ％より大きいシリコン－ゲルマニウムに対して高いエッチング率を有することができる。
【0110】
エッチング工程の間に第１及び第２活性領域ＡＲ１、ＡＲ２上の犠牲層ＳＡＬが除去されることができる。エッチング工程は湿式エッチングであり得る。エッチング工程に使用されるエッチング物質は相対的に高いゲルマニウム濃度を有する犠牲層ＳＡＬを早く除去することができる。
【0111】
図１３Ｃを再び参照すれば、犠牲層ＳＡＬが選択的に除去されることによって、各々の第１及び第２活性パターンＡＰ１、ＡＰ２上には積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３のみが残留することができる。犠牲層ＳＡＬが除去された領域を通じて第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３が各々形成されることができる。具体的に、活性パターンＡＰ１又はＡＰ２と第１半導体パターンＳＰ１との間に第１内側領域ＩＲＧ１が形成され、第１半導体パターンＳＰ１と第２半導体パターンＳＰ２との間に第２内側領域ＩＲＧ２が形成され、第２半導体パターンＳＰ２と第３半導体パターンＳＰ３との間に第３内側領域ＩＲＧ３が形成されることができる。
【0112】
図１３Ａ乃至図１３Ｃを再び参照すれば、露出された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３上にゲート絶縁パターンＧＩが形成されることができる。ゲート絶縁パターンＧＩは各々の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３を囲むように形成されることができる。各々の第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３内にゲート絶縁パターンＧＩが形成されることができる。外側領域ＯＲＧ内にゲート絶縁パターンＧＩが形成されることができる。
【0113】
図５Ａ乃至図５Ｄを再び参照すれば、ゲート絶縁パターンＧＩ上にゲート電極ＧＥが形成されることができる。ゲート電極ＧＥは、第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３内に各々形成される第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３及び外側領域ＯＲＧ内に形成される外側電極ＰＯ４を含むことができる。ゲート電極ＧＥがリセスされて、その高さが減少されることができる。リセスされたゲート電極ＧＥ上にゲートキャッピングパターンＧＰが形成されることができる。
【0114】
第１層間絶縁膜１１０上に第２層間絶縁膜１２０が形成されることができる。第２層間絶縁膜１２０はシリコン酸化物を含むことができる。第２層間絶縁膜１２０及び第１層間絶縁膜１１０を貫通して第１及び第２ソースドレーンパターンＳＤ１、ＳＤ２と電気的に連結される活性コンタクトＡＣが形成されることができる。第２層間絶縁膜１２０及びゲートキャッピングパターンＧＰを貫通してゲート電極ＧＥと電気的に連結されるゲートコンタクトＧＣが形成されることができる。
【0115】
各々の活性コンタクトＡＣ及びゲートコンタクトＧＣを形成することは、バリアーパターンＢＭを形成すること及びバリアーパターンＢＭ上に導電パターンＦＭを形成することを含むことができる。バリアーパターンＢＭはコンフォーマルに形成されることができ、金属膜／金属窒化物を含むことができる。導電パターンＦＭは低抵抗金属を含むことができる。
【0116】
シングルハイトセルＳＨＣの第１境界ＢＤ１及び第２境界ＢＤ２に分離構造体ＤＢが各々形成されることができる。分離構造体ＤＢは、ゲートキャッピングパターンＧＰ及びゲート電極ＧＥを貫通して活性パターンＡＰ１又はＡＰ２の内部に延在することができる。分離構造体ＤＢはシリコン酸化物又はシリコン窒化物のような絶縁材料を含むことができる。
【0117】
活性コンタクトＡＣ及びゲートコンタクトＧＣ上に第３層間絶縁膜１３０が形成されることができる。第３層間絶縁膜１３０内に第１金属層Ｍ１が形成されることができる。第３層間絶縁膜１３０上に第４層間絶縁膜１４０が形成されることができる。第４層間絶縁膜１４０内に第２金属層Ｍ２が形成されることができる。
【0118】
【0119】
【0120】
図１４Ａ及び図１４Ｂを参照すれば、上述したように犠牲層ＳＡＬが選択的に除去されることができ、内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３、及び外側領域ＯＲＧが形成されることができる。図１１Ａに示したインデント領域ＩＤＥによって第１ソースドレーンパターンＳＤ１の一側壁ＳＤｃは内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３の各々に向かって突出されたプロファイルを有することができる。
【0121】
第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３及び外側領域ＯＲＧ上に内側スペーサー膜ＩＳＬが形成されることができる。内側スペーサー膜ＩＳＬを形成することは、内側スペーサー膜ＩＳＬを第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３及び外側領域ＯＲＧの内壁上に蒸着することを含むことができる。内側スペーサー膜ＩＳＬはＡＬＤ又はＣＶＤのような蒸着工程を通じて形成されることができる。内側スペーサー膜ＩＳＬは内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３を完全に満たさなく、部分的に満たすように形成されることができる。内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３の縦横比によって、内側スペーサー膜ＩＳＬの厚さは位置にしたがって異なりに形成されることができる。一例として、内側スペーサー膜ＩＳＬの第１ソースドレーンパターンＳＤ１上で水平である方向（例えば、第２方向Ｄ２）に沿う厚さは、半導体パターンＳＰ１、ＳＰ２、ＳＰ３上で垂直になる方向（例えば、第３方向Ｄ３）に沿う厚さより厚く形成されることができる。例えば、内側スペーサー膜ＩＳＬはシリコン酸化物、シリコン酸化窒化物、又はシリコン窒化物を含むことができる。
【0122】
その後、第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３及び外側領域ＯＲＧ上にマスク絶縁膜ＭＩＬが形成されることができる。マスク絶縁膜ＭＩＬを形成することは、マスク絶縁膜ＭＩＬを第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３及び外側領域ＯＲＧの内壁上に蒸着することを含むことができる。マスク絶縁膜ＭＩＬは内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３及び外側領域ＯＲＧ内で内側スペーサー膜ＩＳＬを覆うように形成されることができる。マスク絶縁膜ＭＩＬは内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３を完全に満たさなく、部分的に満たすように形成されることができる。内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３の縦横比によって、マスク絶縁膜ＭＩＬの厚さは位置にしたがって異なりに形成されることができる。一例として、マスク絶縁膜ＭＩＬの第１ソースドレーンパターンＳＤ１上で水平である方向（例えば、第２方向Ｄ２）に沿う厚さは、半導体パターンＳＰ１、ＳＰ２、ＳＰ３上で垂直になる方向（例えば、第３方向Ｄ３）に沿う厚さより厚く形成されることができる。
【0123】
マスク絶縁膜ＭＩＬは内側スペーサー膜ＩＳＬに対してエッチング選択比を有することができる。一例として、マスク絶縁膜ＭＩＬは内側スペーサー膜ＩＳＬが含む物質に対してエッチング選択比を有する物質を含むことができる。一例として、内側スペーサー膜ＩＳＬがシリコン酸化物（ＳｉＯ）を含むことができ、この時、マスク絶縁膜ＭＩＬはシリコン酸化物に対するエッチング選択比を有するシリコン窒化物（ＳｉＮ）及びシリコン酸窒化物（ＳｉＯＮ）のような物質の中で少なくとも１つを含むことができる。一例として、エッチング選択比は湿式エッチングに対する選択比であり得る。
【0124】
図１５Ａ及び図１５Ｂを参照すれば、マスク絶縁膜ＭＩＬをエッチングマスクとして利用して内側スペーサー膜ＩＳＬに対するエッチング工程が進行されることができる。エッチング工程は乾式エッチング工程を含むことができる。
【0125】
上述したように、マスク絶縁膜ＭＩＬ及び内側スペーサー膜ＩＳＬの厚さは位置に応じて異なることができる。したがって、半導体パターンＳＰ１、ＳＰ２、ＳＰ３上のマスク絶縁膜ＭＩＬ及び内側スペーサー膜ＩＳＬが除去されることができるが、第１ソースドレーンパターンＳＤ１上のマスク絶縁膜ＭＩＬ及び内側スペーサー膜ＩＳＬは残留することができる。マスク絶縁膜ＭＩＬの残部及び内側スペーサー膜ＩＳＬの残部は各々マスク絶縁パターンＭＩ及び内側スペーサーＩＳを構成することができる。エッチング工程によって、半導体パターンＳＰ１、ＳＰ２、ＳＰ３が内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３上で露出されることができる。
【0126】
内側スペーサーＩＳ及びマスク絶縁パターンＭＩの相対的な構造及びプロファイルは２つの構成の間のエッチング選択比及びエッチング量に応じて変わることができる。一例として、内側スペーサー膜ＩＳＬのエッチング量が相対的に少ない場合、図１５Ｂに図示されたように、内側スペーサーＩＳはキャッピング部ＭＣを含むことができる。マスク絶縁パターンＭＩは内側スペーサーＩＳの内部に埋め込まれることができる。マスク絶縁パターンＭＩがエッチングマスクとして使用されることによって、内側スペーサーＩＳがマスク絶縁パターンＭＩと半導体パターンＳＰ１、ＳＰ２、ＳＰ３との間で選択的にエッチングされることができ、内側突出領域ＩＰＲが形成されることができる。
【0127】
外側領域ＯＲＧ内のマスク絶縁膜ＭＩＬ及び内側スペーサー膜ＩＳＬは内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３内のマスク絶縁膜ＭＩＬ及び内側スペーサー膜ＩＳＬに比べて相対的にエッチング工程の影響を多く受けることができる。したがって、外側領域ＯＲＧ内のマスク絶縁膜ＭＩＬ及び内側スペーサー膜ＩＳＬはエッチング工程によって完全に除去されることができる。最上層の半導体パターン（例えば、第３半導体パターンＳＰ３）の上面が外側領域ＯＲＧで露出されることができる。
【0128】
図１６Ａ及び図１６Ｂを参照すれば、水平絶縁パターンＨＩが内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３及び外側領域ＯＲＧ上に形成されることができる。水平絶縁パターンＨＩを形成することは、水平絶縁パターンＨＩを選択的に蒸着させることを含むことができる。一例として、水平絶縁パターンＨＩは半導体パターンＳＰ１、ＳＰ２、ＳＰ３及び内側スペーサーＩＳの露出された面上で選択的に蒸着されることができる。一例として、水平絶縁パターンＨＩはマスク絶縁パターンＭＩの露出された面上で蒸着されなくともよい。但し、蒸着工程が進行されることによって、半導体パターンＳＰ１、ＳＰ２、ＳＰ３及び内側スペーサーＩＳの露出された面上で蒸着された水平絶縁パターンＨＩがマスク絶縁パターンＭＩの一部を覆うことができる。一例として、水平絶縁パターンＨＩはゲートスペーサーＧＳ上で形成されないことができるが、これに制限されることではない。
【0129】
外側領域ＯＲＧ及び内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３内に高誘電パターンＨＫが形成されることができる。本発明の一実施形態として、高誘電パターンＨＫはコンフォーマルに形成されることができる。再び言えば、高誘電パターンＨＫの第２方向Ｄ２への厚さは第３方向Ｄ３への厚さと実質的に同一であることができる。
【0130】
その後、上述した製造方法を利用して半導体素子が最終的に形成されることができる。
【0131】
本発明の概念によれば、マスク絶縁パターンＭＩが内側スペーサーＩＳの形成のためのエッチング工程の時エッチングマスクとして利用されることができる。したがって、エッチング工程の後にも内側スペーサーＩＳは第１ソースドレーンパターンＳＤ１上で相対的に厚い厚さを有することができる。結果的に、トランジスタの漏洩電流が減少することができ、半導体素子の電気的特性及び信頼性が向上されることができる。
【0132】
【0133】
図１７Ａ及び図１７Ｂを参照すれば、マスク絶縁パターンＭＩ及び内側スペーサーＩＳを形成するためのエッチング工程の進行の時、内側スペーサーＩＳが図１５Ａ及び図１５Ｂを参照して説明した場合よりさらに多くエッチングされることができる。したがって、内側突出領域ＩＰＲが第１ソースドレーンパターンＳＤ１にさらに隣接する領域まで形成されることができる。マスク絶縁パターンＭＩは内側スペーサーＩＳの外側壁ＩＳｃから突出されて形成されることができる。マスク絶縁パターンＭＩの下面ＭＩａ及び上面ＭＩｂが外部に露出されることができる。
【0134】
図１８Ａ及び図１８Ｂを参照すれば、水平絶縁パターンＨＩが内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３及び外側領域ＯＲＧ上に形成されることができる。一例として、水平絶縁パターンＨＩはマスク絶縁パターンＭＩの露出された面上で蒸着されなくともよい。但し、最終的に水平絶縁パターンＨＩはマスク絶縁パターンＭＩの露出された下面ＭＩａ及び上面ＭＩｂを覆うことができる。
【0135】
その後、上述した製造方法を利用して半導体素子が最終的に形成されることができる。
図１９Ａ乃至図２０Ｂは図８Ａ及び図８Ｂにしたがう半導体素子の製造方法を示す図面であって、図１３ＡのＭ１部分に対応する拡大図である。
図１９Ａ乃至図２０Ｂは図８Ａ及び図８Ｂにしたがう半導体素子の製造方法を示す図面であって、図１３ＡのＭ１部分に対応する拡大図である。
【0136】
図１９Ａ及び図１９Ｂを参照すれば、マスク絶縁パターンＭＩ及び内側スペーサーＩＳを形成するためのエッチング工程進行する時、内側スペーサーＩＳが図１７Ａ及び図１７Ｂを参照して説明した場合よりさらに多くエッチングされることができる。したがって、内側突出領域ＩＰＲが内側スペーサーＩＳと第１ソースドレーンパターンＳＤ１との間まで形成されることができる。マスク絶縁パターンＭＩは内側スペーサーＩＳの外側壁ＩＳｃから突出されて形成されることができる。マスク絶縁パターンＭＩの下面ＭＩａ及び上面ＭＩｂが外部に露出されることができる。
【0137】
図２０Ａ及び図２０Ｂを参照すれば、水平絶縁パターンＨＩが内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３及び外側領域ＯＲＧ上に形成されることができる。水平絶縁パターンＨＩは半導体パターンＳＰ１、ＳＰ２、ＳＰ３、内側スペーサーＩＳ及び第１ソースドレーンパターンＳＤ１の各々の露出された面上で選択的に蒸着されることができる。水平絶縁パターンＨＩを選択的に蒸着することは、選択的蒸着工程を反復的に遂行することによって水平絶縁パターンＨＩを成長させることを含むことができる。選択的蒸着工程が反復されることによって、水平絶縁パターンＨＩは半導体パターンＳＰ１、ＳＰ２、ＳＰ３とマスク絶縁パターンＭＩとの間を満たすことができる。この時、相対的に広い体積を有する内側スペーサーＩＳと第１ソースドレーンパターンＳＤ１との間の領域は水平絶縁パターンＨＩによって完全に満たさないことがあり得る。したがって、水平絶縁パターンＨＩはその内部にエアギャップＡＧを有することができる。但し、本発明はこれに制限されることではなく、水平絶縁パターンＨＩが内側スペーサーＩＳと第１ソースドレーンパターンＳＤ１との間に形成されても、エアギャップＡＧは形成されなくともよい。
【0138】
その後、上述した製造方法を利用して半導体素子が最終的に形成されることができる。
本発明の実施形態に対する以上の説明は本発明を説明するための例示を提供する。したがって、本発明は以上の実施形態に限定されなく、本発明の技術的思想内で当該技術分野の通常の知識を有する者によって前記実施形態を組み合わせて実施する等様々な多い修正及び変更が可能であるのは明らかである。
本発明の実施形態に対する以上の説明は本発明を説明するための例示を提供する。したがって、本発明は以上の実施形態に限定されなく、本発明の技術的思想内で当該技術分野の通常の知識を有する者によって前記実施形態を組み合わせて実施する等様々な多い修正及び変更が可能であるのは明らかである。
【符号の説明】
【0139】
ＡＲ１、ＡＲ２ 第１及び第２活性領域
ＣＨ１、ＣＨ２ 第１及び第２チャンネルパターン
ＳＰ１、ＳＰ２、ＳＰ３ 第１乃至第３半導体パターン
ＳＤ１、ＳＤ２ 第１及び第２ソースドレーンパターン
ＧＥ ゲート電極
ＧＩ ゲート絶縁パターン
ＩＳ 内側スペーサー
ＭＩ マスク絶縁パターン
ＨＩ 水平絶縁パターン
ＨＫ 高誘電パターン
ＣＨ１、ＣＨ２ 第１及び第２チャンネルパターン
ＳＰ１、ＳＰ２、ＳＰ３ 第１乃至第３半導体パターン
ＳＤ１、ＳＤ２ 第１及び第２ソースドレーンパターン
ＧＥ ゲート電極
ＧＩ ゲート絶縁パターン
ＩＳ 内側スペーサー
ＭＩ マスク絶縁パターン
ＨＩ 水平絶縁パターン
ＨＫ 高誘電パターン
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図12C】
【図13A】
【図13B】
【図13C】
【図14A】
【図14B】
【図15A】
【図15B】
【図16A】
【図16B】
【図17A】
【図17B】
【図18A】
【図18B】
【図19A】
【図19B】
【図20A】
【図20B】