特開 2024-151454 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024151454

(43)【公開日】2024-10-25

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   G06F 12/00 20060101AFI20241018BHJP

   G11C 11/54 20060101ALI20241018BHJP

   G06N 3/065 20230101ALI20241018BHJP

   G06G 7/60 20060101ALI20241018BHJP

   G06F 12/06 20060101ALI20241018BHJP

【ＦＩ】

G06F12/00 560F

G11C11/54

G06N3/065

G06G7/60

G06F12/06 525C

【審査請求】有

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2023064783

(22)【出願日】2023-04-12

(71)【出願人】

【識別番号】511062254

【氏名又は名称】ウィンボンド エレクトロニクス コーポレーション

(74)【代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】矢野 勝

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160CA18

5B160CB03

5B160MM20

(57)【要約】

【課題】 ＡＩ学習等の演算能力や処理効率を向上させることができる半導体装置を提供する。
【解決手段】 本発明のフラッシュメモリ１００は、ＮＡＮＤ型またはＮＯＲ型のメモリセルアレイ１１０と、演算処理部１９０とを含む。演算処理部１９０は、ビット線電流検出部２００と、検出した電流に対応する電圧を保持する電圧保持部２１０と、電圧保持部２１０で保持された電圧を加算する加算部２２０と、加算部２２０の加算結果をＡ／Ｄ変換するＡ／Ｄ変換部２３０とを含む。演算処理部１９０は、メモリセルアレイの読出し時にビット線を流れる電流の行方向および／または列方向の総和を算出することを可能にする。
【選択図】 図２

【特許請求の範囲】

【請求項1】

ＮＯＲ型またはＮＡＮＤ型のメモリセルアレイを含む半導体装置における演算方法であって、
前記メモリセルアレイの複数行の読出しにおいて、各行の読出し時にビット線に流れる列方向の電流の総和を算出する、演算方法。

【請求項2】

演算方法はさらに、複数のビット線の列方向の電流の総和の行方向の総和を算出する、請求項１に記載の演算方法。

【請求項3】

演算方法は、複数行×複数列のメモリセルに記憶されたデータに対応する行列方向の電流の総和を算出する、請求項２に記載の演算方法。

【請求項4】

演算方法は、列方向の電流の総和または行列方向の電流の総和をＡ／Ｄ変換して複数ビットのデータを生成することを含む、請求項１に記載の演算方法。

【請求項5】

演算方法はさらに、前記複数ビットのデータを前記メモリセルアレイのメモリセルに書込むことを含む、請求項４に記載の演算方法。

【請求項6】

前記メモリセルアレイは、第１および第２のメモリプレーンを含み、
第１のメモリプレーンの読出しにおいてビット線に流れる行列方向の電流の総和を算出し、前記複数ビットのデータを第２のメモリプレーンに書込む、請求項５に記載の演算方法。

【請求項7】

演算方法は、第１のグループのビット線を流れる列方向の第１の電流の総和と、第２のグループのビット線に流れる列方向の第２の電流の総和とを算出し、第１の電流の総和と第２の電流の総和の差分を算出する、請求項１に記載の演算方法。

【請求項8】

第１の電流の総和は、正の係数を表し、第２の電流は、負の係数を表す、請求項７に記載の演算方法。

【請求項9】

複数の行線、複数のビット線および複数のメモリセルを含むＮＯＲ型またはＮＡＮＤ型のメモリセルアレイと、
前記メモリセルアレイの読出しを行う読出し手段と、
前記メモリセルアレイの書込みを行う書込み手段と、
前記読出し手段によって複数行の読出しが行われるとき、各行の読出し時にビット線に流れる列方向の電流の総和を算出する演算手段と、
を含む半導体装置。

【請求項10】

前記演算手段はさらに、複数のビット線の列方向の電流の総和の行方向の総和を算出する、請求項９に記載の半導体装置。

【請求項11】

前記演算手段は、複数行×複数列のメモリセルに記憶されたデータに対応する行列方向の電流の総和を算出する、請求項１０に記載の半導体装置。

【請求項12】

前記演算手段は、列方向の電流の総和または行列方向の電流の総和をＡ／Ｄ変換して複数ビットのデータを生成するＡ／Ｄ変換手段を含む、請求項９に記載の半導体装置。

【請求項13】

前記書込み手段は、前記複数ビットのデータを前記メモリセルアレイのメモリセルに書込む、請求項１２に記載の半導体装置。

【請求項14】

前記メモリセルアレイは、第１および第２のメモリプレーンを含み、
前記演算手段は、第１のメモリプレーンの読出しにおいてビット線に流れる行列方向の電流の総和を算出し、前記書込み手段は、前記複数ビットのデータを第２のメモリプレーンに書込む、請求項１３に記載の半導体装置。

【請求項15】

前記演算手段は、第１のグループのビット線を流れる列方向の第１の電流の総和と、第２のグループのビット線に流れる列方向の第２の電流の総和とを算出し、第１の電流の総和と第２の電流の総和の差分を算出する、請求項１０に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＮＯＲ型またはＮＡＮＤ型のメモリセルアレイを含む半導体装置に関し、特にニューロモルフィックデバイスとして利用可能な半導体装置に関する。

【背景技術】

【0002】

シナプスおよびニューロンを構造的にシミュレートするＡＩ（人工知能）ハードウエアとして可変抵抗素子を用いたクロスバーアレイが実用化されつつある（例えば、特許文献１）。クロスバーアレイは、行ラインと列ラインとの交差部に可変抵抗素子を含み、可変抵抗素子は、電圧または電流を加えることで異なる抵抗値（コンダクタンス）を記憶する。可変抵抗素子に所望の抵抗値を書込むことで、例えば、行ラインに印加された入力信号が可変抵抗素子の抵抗値によって重み付けされ、列ラインから出力される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第６８１８１１６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

図１は、従来の学習機能を備えたシナプスアレイ装置の構成を示すブロック図である。シナプスアレイ装置１０は、学習用データを格納するフラッシュメモリ２０と、クロスバーアレイ３０と、コントローラ４０とを含む。コントローラ４０は、フラッシュメモリ２０から学習用データを読出し、読み出した学習用データをクロスバーアレイ３０に書込み、可変抵抗素子の抵抗を変調させ、データの学習を行う。また、コントローラ４０は、クロスバーアレイ３０で学習したデータを読出し、読み出したデータをフラッシュメモリ２０に書き込む。

【0005】

従来のシナプスアレイ装置１０では、フラッシュメモリ２０がデータ演算機能を搭載していないため、ＡＩ学習等に必要な行列の演算を行うことができない。それ故、データ転送効率が低く、結果としてＡＩの学習処理に時間がかかってしまうという課題がある。

【0006】

本発明は、このような従来の課題を解決し、ＡＩ学習等の演算能力や処理効率を向上させることができる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明に係る半導体装置の演算方法は、ＮＯＲ型またはＮＡＮＤ型のメモリセルアレイを含むものであって、前記メモリセルアレイの複数行の読出しにおいて、各行の読出し時にビット線に流れる列方向の電流の総和を算出する。

【0008】

ある態様では、演算方法はさらに、複数のビット線の列方向の電流の総和の行方向の総和を算出する。ある態様では、演算方法は、複数行×複数列のメモリセルに記憶されたデータに対応する行列方向の電流の総和を算出する。ある態様では、演算方法は、列方向の電流の総和または行列方向の電流の総和をＡ／Ｄ変換して複数ビットのデータを生成することを含む。ある態様では、演算方法はさらに、前記複数ビットのデータを前記メモリセルアレイのメモリセルに書込むことを含む。ある態様では、前記メモリセルアレイは、第１および第２のメモリプレーンを含み、第１のメモリプレーンの読出しにおいてビット線に流れる行列方向の電流の総和を算出し、前記複数ビットのデータを第２のメモリプレーンに書込む。ある態様では、演算方法は、第１のグループのビット線を流れる列方向の第１の電流の総和と、第２のグループのビット線に流れる列方向の第２の電流の総和とを算出し、第１の電流の総和と第２の電流の総和の差分を算出する。ある態様では、第１の電流の総和は、正の係数を表し、第２の電流は、負の係数を表す。

【0009】

本発明に係る半導体装置は、複数の行線、複数のビット線および複数のメモリセルを含むＮＯＲ型またはＮＡＮＤ型のメモリセルアレイと、前記メモリセルアレイの読出しを行う読出し手段と、前記メモリセルアレイの書込みを行う書込み手段と、前記読出し手段によって複数行の読出しが行われるとき、各行の読出し時にビット線に流れる列方向の電流の総和を算出する演算手段とを含む。

【0010】

ある態様では、前記演算手段はさらに、複数のビット線の列方向の電流の総和の行方向の総和を算出する。ある態様では、前記演算手段は、複数行×複数列のメモリセルに記憶されたデータに対応する行列方向の電流の総和を算出する。ある態様では、前記演算手段は、列方向の電流の総和または行列方向の電流の総和をＡ／Ｄ変換して複数ビットのデータを生成するＡ／Ｄ変換手段を含む。ある態様では、前記書込み手段は、前記複数ビットのデータを前記メモリセルアレイのメモリセルに書込む。ある態様では、前記メモリセルアレイは、第１および第２のメモリプレーンを含み、前記演算手段は、第１のメモリプレーンの読出しにおいてビット線に流れる行列方向の電流の総和を算出し、前記書込み手段は、前記複数ビットのデータを第２のメモリプレーンに書込む。ある態様では、前記演算手段は、第１のグループのビット線を流れる列方向の第１の電流の総和と、第２のグループのビット線に流れる列方向の第２の電流の総和とを算出し、第１の電流の総和と第２の電流の総和の差分を算出する。

【発明の効果】

【0011】

本発明によれば、ＮＯＲ型またはＮＡＮＤ型のメモリセルアレイを有する半導体装置において、ビット線に流れる電流の総和を算出する演算機能を設けたことにより、ＡＩ学習等の演算能力や処理効率を向上させることができる。これにより、ニューロモルフィックデバイスに適した半導体装置を提供することができる。

【図面の簡単な説明】

【0012】

【図1】従来のシナプスアレイ装置の構成を示すブロック図である。

【図2】本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。

【図3】メモリセルアレイのブロックの構成を示す図である。

【図4】ページバッファ／センス回路の構成例を示す図である。

【図5】本実施例のフラッシュメモリの演算処理部の構成を示すブロック図である。

【図6】図５に示す演算処理部の機能的な構成を示す図である。

【図7】本実施例の行列演算のフローを示す図である。

【図8】本実施例の行列演算を説明する模式図である。

【図9】本実施例の行方向の演算のフローを示す図である。

【図10】本実施例の行方向の演算を説明する模式図である。

【図11】本実施例の列方向の演算のフローを示す図である。

【図12】本実施例の列方向の演算を説明する模式図である。

【図13】本実施例の行列演算結果の書込みを説明する図である。

【図14】本実施例のプレーン間の読み書き動作例を示す図である。

【図15】本実施例のフラッシュメモリをオードエンコーダに適用した例を示す図である。

【図16】本発明の他の実施例に係る演算処理部の構成を示すブロック図である。

【発明を実施するための形態】

【0013】

本発明に係る半導体装置は、ＮＯＲ型またはＮＡＮＤ型のメモリセルアレイを含むフラッシュメモリに関する。ある態様では、フラッシュメモリは、ビット線に流れる電流を検出する機能を含み、複数行の読出しにおいて、複数ビット線上の列方向の複数のメモリセルのデータの応じた電流の総和を演算することを可能にする。また、ある態様では、フラッシュメモリは、複数のメモリプレーンを含み、あるメモリプレーンから読み出したデータの行列演算結果を他のメモリプレーンに書込むことを可能にする。フラッシュメモリは、メモリセルアレイから読み出されたデータの行列演算を行うことで、学習機能を備えたＡＩメモリまたはニューロモルフィックデバイスとして機能することができる。以下の説明では、行列演算機能を備えたＮＡＮＤ型フラッシュメモリを例示する。

【実施例0014】

次に、本発明の実施例について図面を参照して説明する。図２は、本実施例に係るＮＡＮＤ型フラッシュメモリの構成を示す図であり、フラッシュメモリ１００は、複数のメモリセルが行列状に配列されたＮＡＮＤ型のメモリアレイ１１０と、外部入出力端子に接続され、かつ読出しデータを外部に出力したりあるいは外部から入力されるデータを取り込む入出力回路１２０と、プログラムすべきデータの誤り訂正符号の生成や当該誤り訂正符号に基づき読み出されたデータの誤り検出訂正を行うＥＣＣ回路１３０と、入出力回路１２０を介してアドレスデータを受け取るアドレスレジスタ１４０と、入出力回路１２０を介して受け取った命令（コマンド）や制御端子に印加された制御信号に基づき各部を制御するコントローラ１５０と、アドレスレジスタ１４０から行アドレス情報Ａｘのデコード結果に基づきブロックの選択やワード線の選択等を行うワード線選択回路１６０と、メモリセルアレイ１１０の選択ページから読み出されたデータを保持したり、選択ページへプログラムするデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１４０から列アドレス情報Ａｙのデコード結果に基づき列の選択等を行う列選択回路１８０と、メモリセルアレイ１１０の行方向および／または列方向の演算処理を行う演算処理部１９０とを含む。なお、ここには図示しないがフラッシュメモリ１００は、データの読出し、プログラム（書き込み）および消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Vers等を生成する内部電圧発生回路を含む。また、ＮＡＮＤ型フラッシュメモリ１００は、ＮＯＲ型フラッシュメモリとの動作の互換性を図るためＳＰＩを搭載するものであってもよい。

【0015】

ある態様では、メモリセルアレイ１１０は、特に限定されないが、２つのメモリプレーンＰ０、Ｐ１を含む。メモリプレーンＰ０、Ｐ１は、例えば、それぞれ分離されたＰウエル内に形成される。例えば、メモリプレーンＰ０は、１０２４個の偶数番号のブロック（ＢＬＫ０、２、・・・、２０４４、２０４６）を含み、メモリプレーンＰ１は、１０２４個の奇数番号のブロック（ＢＬＫ１、３、・・・、２０４５、２０４７）を含む。

【0016】

１つのブロックには、図３に示すように、複数のＮＡＮＤストリングが形成される。１つのＮＡＮＤストリングは、複数のメモリセルと（この例では、６４個のメモリセル）、ビット線側選択トランジスタと、ソース線側選択トランジスタとを含む。ＮＡＮＤストリングは、基板表面に２次元アレイ状に形成されてもよいし、基板上に３次元アレイ状に形成されてもよい。また、メモリセルは、１ビットを記憶するＳＬＣタイプでもよいし、多ビットを記憶するタイプであってもよい。

【0017】

ワード線選択駆動回路１６０は、行アドレスＡｘに基づきプレーンＰ０のブロックおよび／またはプレーンＰ１のブロックを選択し、さらに選択したブロックのワード線を選択する。ここで留意すべきは、ワード線選択駆動回路１６０は、プレーンＰ０とプレーンＰ１を同時に動作させる場合には、プレーンＰ０とプレーンＰ１のブロックをそれぞれ個別に選択し、つまり、プレーンＰ０に関するアドレスに基づきプレーンＰ０のブロックを選択し、プレーンＰ１に関するアドレスに基づきプレーンＰ１のブロックを選択する。さらにワード線選択駆動回路１６０は、プレーンＰ０とプレーンＰ１を同時に動作させる場合には、プレーンＰ０の動作に応じた選択信号ＳＧＳ／ＳＧＤをビット線側選択トランジスタ／ソース線側選択トランジスタに出力し、プレーンＰ１の動作に応じた選択信号ＳＧＳ／ＳＧＤをビット線側選択トランジスタ／ソース線側選択トランジスタに出力する。

【0018】

ＥＣＣ回路１３０は、プログラムすべきデータまたは読み出されたデータの誤り検出および訂正を行う。ＥＣＣの演算は、例えば、ハミングコードやリード・ソロモンなどの公知の手法によって行われ、入力されたｋビットまたはｋバイトの入力データＤｉをｐ＝ｋ＋ｑに変換する。「ｑ」は、データの誤り検出訂正に必要な誤り訂正符号またはパリティビットである。

【0019】

メモリプレーンＰ０、Ｐ１には、ページバッファ／センス回路１７０、列選択回路１８０および演算処理部１９０がそれぞれ用意される。図４は、１つのページバッファ／センス回路とこれに接続されるビット線選択回路を示している。ページバッファ／センス回路１７０＿０は、ビット線上に読み出されたデータを感知したり、あるいはプログラムすべきデータに応じた電圧をセットするセンス回路１７２＿０と、感知したデータを保持したりプログラムすべきデータを保持するラッチ回路１７４＿０と、ビット線選択回路１７６＿０とを含む。

【0020】

センス回路１７２＿０は、電圧供給ノードＶ１とセンスノードＳＮＳとの間に接続されプリチャージ用トランジスタＢＬＰＲＥ、ノードＴＯＢＬにクランプ電圧を生成するトランジスタＢＬＣＬＡＭＰ、ノードＴＯＢＬとビット線選択回路１７６＿０のノードＢＬＳとの間に接続されたトランジスタＢＬＣＮを含む。センスノードＳＮＳは、図示しない電荷転送用トランジスタを介してラッチ回路１７４＿０に接続される。

【0021】

ビット線選択回路１７６＿０は、偶数ビット線ＢＬｅを選択するためのトランジスタＢＬＳｅ、奇数ビット線ＢＬｏを選択するためのトランジスタＢＬＳｏ、仮想電源ＶＩＲＰＷＲを偶数ビット線ＢＬｅに接続するためのトランジスタＹＢＬｅ、仮想電源ＶＩＲＰＷＲを奇数ビット線ＢＬｏに接続するためのトランジスタＹＢＬｏを含んで構成される。

【0022】

ある態様では、ページバッファ１７０は、１ページ分のデータを保持可能な第１のラッチＬ１と、第１のラッチＬ１との間でデータ転送が可能な第２のラッチＬ２とを含む。ページバッファ／センス回路１７０のラッチＬ２は、内部バスを介して入出力バッファ１１０、ＥＣＣ回路１３０等に接続される。また、ある態様では、ラッチＬ１、Ｌ２は、それぞれ１／２ページ単位でデータを保持する第１のキャッシュＣ０と第２のキャッシュＣ１とを含み、第１のキャッシュＣ０は、第２のキャッシュＣ１から独立してデータを転送できるように構成される。

【0023】

各メモリプレーンの読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る読み出し電圧（例えば０Ｖ）を印加し、非選択ワード線に読み出しパス電圧Ｖｐａｓｓを印加し、選択信号ＳＧＤ／ＳＧＳによりビット線側選択トランジスタおよびソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧Ｖｐｇを印加し、非選択ワード線に中間電位を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、プログラムデータに応じた電圧をビット線に印加する。消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに消去電圧Ｖｅｒｓを印加し、ブロック単位でデータを消去する。

【0024】

演算処理部１９０は、メモリセルアレイ１１０から読み出されたデータの行列演算をする機能を有する。より具体的には、メモリセルアレイ１１０の複数行の読出しにおいて、各行（ページ）の読出し時にビット線に流れる電流を検出し、検出した電流の総和を算出したり、算出した電流の総和をＡ／Ｄ変換する。Ａ／Ｄ変換されたデータは、再びメモリセルアレイに書込まれる。

【0025】

演算処理部１９０は、図５に示すように、ビット線電流検出部２００、電圧保持部２１０、加算部２２０、およびＡ／Ｄ変換部２３０を含んで構成される。選択ページの読出し時、選択メモリセルにデータ「１」が記憶されている場合、選択メモリセルがオンし、ビット線ＢＬにプリチャージされていた電荷はＮＡＮＤストリングを介してソース線ＳＬに放電される。他方、選択メモリセルにデータ「０」が記憶されている場合、選択メモリセルがオフし、ビット線ＢＬにプリチャージされていた電荷はソース線ＳＬにほとんど放電されない。ビット線電流検出部２００は、読出し時のビット線ＢＬからソース線ＳＬに流れる電流を検出する。ビット線電流検出部２００は、その構成を特に限定するものではないが、例えば、ビット線にシャント抵抗を直列に接続し、シャント抵抗の電圧降下を検出するものや、シャント抵抗とオペアンプとを組み合わせた電流センスアンプであってもよい。

【0026】

図６は、ページバッファ／センス回路１７０と演算処理部１９０との接続関係を示す図である。ビット線電流検出部２００＿０～２００＿ｑは、ページバッファ／センス回路１７０＿０～１７０＿ｑの各々に接続され、ビット線選択回路によって選択された偶数ビット線ＢＬｅまたは奇数ビット線ＢＬｏに流れる電流をそれぞれ検出する。ビット線電流検出部２００＿０～２００＿ｑの検出結果は、それぞれ電圧保持部２１０＿０～２１０＿ｑによって保持される。電圧保持部２１０は、その構成を特に限定するものではないが、例えば、ダイオードまたはスイッチとコンデンサとを用いてコンデンサに電荷を充電させる充電回路と、コンデンサに充電した電荷を放電させるリセット回路とを含んで構成される。

【0027】

電圧保持部２１０は、複数ページの読出しが行われる場合、ページ毎にコンデンサを充電し、ページ単位で充電した電圧を加算部２２０に提供するようにしてもよいし（この場合、ページ単位でコンデンサがリセットされる）、あるいは、複数ページの電圧をコンデンサに充電し、複数ページの読出し後に充電した電圧を加算部２２０に提供するようにしてもよい（この場合、複数ページの読出し後にコンデンサがリセットされる）。例えば、８ページの読出しが連続的に行われる場合、電圧保持部２１０は、１ページの読出しが終了する毎にコンデンサに充電した電圧を加算部２２０に出力してもよいし、あるいは、８ページの読出しが終了したときに８ページ分の読出しでコンデンサに充電された電圧を加算部２２０に出力するようにしてもよい。

【0028】

加算部２２０は、ビット線の列方向の電圧を加算する列加算部２２０＿０～２００＿ｑと、複数のビット線の行方向の電圧を加算する行加算部２２２とを含む。加算部２２２は、特にその構成を限定されないが、例えば、複数の入力電圧を加算するオペアンプを用いて構成される。図６に示すように、列加算部２２０＿０～２２０＿ｑは、電圧保持部２１０＿０～２１０＿ｑに接続され、電圧保持部２１０＿０～２１０ｑで保持された電圧を入力し、これらの入力電圧を加算する。行加算部２２２は、列加算部２２０＿０～２２０＿ｑから出力された電圧を入力し、これらの入力電圧を加算する。

【0029】

Ａ／Ｄ変換部２３０は、加算部２２０から出力されたアナログ電圧を入力し、このアナログ電圧を予め決められた複数ビットのデジタルデータに変換する。Ａ／Ｄ変換部２３０によって変換されたデジタルデータは、再び、メモリセルアレイの選択されたブロック内の選択ページに書込まれる（プログラムされる）。

【0030】

コントローラ１５０は、例えば、ＲＯＭ／ＲＡＭを含むマイクロコントローラ、あるいはステートマシンによって構成される。本実施例では、コントローラ１５０は、例えば、新規なコマンドによって読出し動作時や書込み時における演算処理部１９０を制御する。ある態様では、メモリプレーンＰ０またはＰ１の読出し時にビット線を流れる電流を検出し、検出した電流の行列演算を行い、行列演算されたアナログデータをＡ／Ｄ変換部２３０によるデジタルデータに変換し、変換されたデジタルデータを別のメモリプレーンＰ１またはＰ０に書込む制御を行う。

【0031】

次に、本実施例のフラッシュメモリ１００の行列演算について説明する。図７は、行列演算の一例を示すフロー、図８は、図７に示す行列演算を説明するための模式図である。ここでの行列演算は、例えば、メモリプレーンＰ０の選択ブロック内のｋ番目のページからｎ番目のページ（複数のページ）の連続読出しが行われるときに実施される。

【0032】

コントローラ１５０は、ホスト側のシステムから行列演算のためのコマンド、アドレスを受け取ると、当該コマンドに従い複数ページの連続読出しを開始させる。メモリプレーンＰ０のｋ番目のページ（行）の読出しが行われると（Ｓ１００）、選択ページの選択メモリセルに記憶されたデータに応じて各ビット線にプリチャージされた電流がソース線に流れる。選択メモリセルがオンすれば、当該ビット線の電荷がソース線に放電され、選択メモリセルがオフであれば、当該ビット線の電荷はほとんど変化しない。ビット線電流検出部２００は、ビット線ＢＬ０、ＢＬ１、・・・、ＢＬｍを流れる電流ｉＢＬ０、ｉＢＬ１、・・・、ｉＢＬｍを検出する（Ｓ１１０）。図８を参照すると、ワード線ＷＬｋの選択時に、ビット線ＢＬ０～ＢＬｍの各々に流れる電流ｉＢＬ０＿ｋ～ｉＢＬｍ＿ｋが検出され、この検出結果が電圧保持部２１０に保持される（Ｓ１２０）。

【0033】

ｋ番目のページからｎ番目のページまでの連続読出しの間、それぞれの読出し時においてビット線ＢＬ０～ＢＬｍを流れる電流が検出され、それらの電流に応じた電圧が電圧保持部２１０に保持される。図８を参照すると、ワード線ＷＬｋ＋１の選択時に、ビット線ＢＬ０～ＢＬｍの各々に流れる電流ｉＢＬ０＿ｋ＋１～ｉＢＬｍ＿ｋ＋１が検出され、以後同様の検出が行われ、ワード線ＷＬｎの選択時に、ビット線ＢＬ０～ＢＬｍの各々に流れる電流ｉＢＬ０＿ｎ～ｉＢＬｍ＿ｎが検出される。

【0034】

次に、列加算部２２０＿０～２２０＿ｑは、各ビット線ＢＬ０～ＢＬｍの電流の総和ΣｉＢＬ０～ΣｉＢＬｍを算出する（Ｓ１４０）。電圧保持部２１０が、ｋページからｎページまでのビット線の電流の総和を保持している場合には、列加算部２２０＿０～２２０＿ｑは、電圧保持部２１０に保持された電圧と等しい電圧を算出することになる。他方、電圧保持部２１０が各ページの読出し時のビット線の電流を保持する場合には、列加算部２２０＿０～２２０＿ｑは、各ページの読出し毎に電圧保持部２１０によって保持した電圧を順次加算する。

【0035】

次に、行加算部２２２は、列加算部２２０＿０～２２０＿ｑによって加算された電圧を入力し、これらの入力電圧を加算する（Ｓ１４０）。こうして、ｋページからｎページまでの読出し時にビット線を流れる電流に対応する電圧の総和が算出される。その後、電圧の総和は、Ａ／Ｄ変換部２３０によって複数ビットのデジタルデータに変換され、メモリプレーンＰ１の選択ブロックの選択ページに書込まれる。この書込みについては後述する。

【0036】

ある態様では、コントローラ１５０は、新規なコマンドに応じて、演算処理部１９０による行方向の演算を可能にする。図９は、行方向の演算の一例を示すフロー、図１０は、図９に示す行方向の演算を説明するための模式図である。

【0037】

コントローラ１５０は、ホスト側のシステムから行方向の演算のためのコマンド、アドレスを受け取ると、当該コマンドに従いｋ番目のページの読出しを開始させる。メモリプレーンＰ０のｋ番目のページ（行）の読出しが行われると（Ｓ２００）、図１０に示すように、ビット線ＢＬ０～ＢＬｍからソース線には、選択メモリセルのデータに応じた電流が流れ、この電流ｉＢＬ０、ｉＢＬ１、・・・、ｉＢＬｍがビット線電流検出部２００によって検出される（Ｓ２１０）。

【0038】

電圧保持部２１０は、ビット線電流検出部２１０によって検出されたビット線の電流に応じた電圧を保持し（Ｓ２２０）、次いで、行加算部２２２は、ｍビット分の行方向の電流ｉＢＬ０＿ｋ＋ｉＢＬ１＿ｋ、・・・ｉＢＬｍ＿ｋの総和を算出する（２３０）。

【0039】

別な態様では、コントローラ１５０は、新規なコマンドに応じて、演算処理部１９０による列方向の演算を可能にする。図１１は、列方向の演算の一例を示すフロー、図１２は、図１１に示す列方向の演算を説明するための模式図である。

【0040】

コントローラ１５０は、ホスト側のシステムから行列演算のためのコマンド、アドレスを受け取ると、当該コマンドに従い複数ページの連続読出しを開始させる。メモリプレーンＰ０のｋ番目のページ（行）の読出しが行われると（Ｓ３００）、例えば、ビット線ＢＬ２に流れる電流ｉＢＬ２＿ｋがビット線電流検出部２１０によって検出され（Ｓ３１０）、検出した電流ｉＢＬ２に対応する電圧が電圧保持部２２０によって保持される（Ｓ３２０）。

【0041】

ｋ番目のページからｎ番目のページまでの連続読出しの間、それぞれの読出し時においてビット線ＢＬ２を流れる電流が検出され、それらの電流に応じた電圧が電圧保持部２１０に保持される（Ｓ３３０）。次いで、列加算部２２０＿２は、列方向の電流ｉＢＬ２＿ｋ～ｉＢＬ２＿ｎの総和に対応する電圧を算出する（Ｓ３４０）。

【0042】

上記実施例では、ビット線電流検出部２００＿０～２００＿ｑによって各ビット線に流れる電流をそれぞれ検出するようにしたが、これは一例であり、複数のビット線に流れる電流の総和を検出するようにしてもよい。この場合、複数のビット線を１ユニット（単位）とし、ビット線電流検出部２００は、各ユニットの複数のビット線に流れる電流の総和を検出する。例えば、１ユニットが１６本のビット線から構成される場合、ビット線電流検出部２００は、１６本のビット線に流れる電流の総和を検出する。例えば、ビット線電流検出部２００は、１６本のビット線に接続されたシャント抵抗を流れる電流の総和を検出し、この検出された電圧が電圧保持部２１０に提供される。同一行で読み出された複数のビット線に流れる電流の総和を検出することは、先の実施例で説明した行方向の電流のビット線に流れる電流の加算処理（図９、図１０）と等価である。

【0043】

また、別の態様では、ユニット単位の複数のビット線をソース線に共通に接続し、ビット線電流検出部２００は、ユニット単位の共通ソース線に流れる電流をビット線電流検出部２００によって検出するようにしてもよい。つまり、ユニット単位の共通ソース線には、ユニット単位の複数のビット線に流れる電流の総和が流れ、この電流の総和がビット線電流検出部２００によって検出される。

【0044】

さらに別の態様では、ＮＯＲ型フラッシュメモリのように、センス回路の電圧供給部からビット線に読出し電圧を印加し、ソース線の電圧または電流をセンスする構成である場合、ビット線電流検出部２００は、電流供給部から複数のビット線（ユニット単位）に供給される電流を検出するようにしてもよい。電圧供給部からユニットを構成する複数のビット線の各々に読出し電圧が供給され、ビット線からソース線に向けてメモリセルに記憶されたデータに応じた電流が流れる。電圧供給部からユニットを構成する複数のビット線に供給される電流は、各ビット線からソース線に流れる電流の総和に等しい。

【0045】

このように、ビット線電流検出部２００によってユニットを構成する複数のビット線に流れる電流の総和を検出することにより、ビット線電流検出部２００、電圧保持部２１０および加算部２２０の回路数を減少させ、回路に必要なスペースを削減することができる。

【0046】

次に、行列演算の結果を他のブロックに書込む例について説明する。コントローラ１５０は、ある態様では、メモリプレーンＰ０の読出し時に得られた行列演算の結果をメモリプレーンＰ１に書込むが、これは一例であり、同一のメモリプレーン内に演算結果を書込むことも可能である。

【0047】

図１３（Ａ）は、ブロックＡのワード線ＷＬ０～ＷＬ１６のページ読出しを行ったときの行列演算の結果を示し、図１３（Ｂ）は、その演算結果をブロックＢのワード線ＷＬ０の選択ページに書込む例を示している。行列演算は、１６行×ｍ列のメモリセルに記憶されたデータを反映したデータである。仮に、メモリセルが２値データを記憶し、Ａ／Ｄ変換部２３０が行列演算の結果をｍビットのデジタルデータに変換するならば、１６行×ｍ列のメモリセルのデータが１／１６に圧縮されることになる。つまり、行列演算の結果をどの程度に圧縮するかによってＡ／Ｄ変換部２３０の分解能（ビット数）が決定される。

【0048】

上記の例は、行列演算の結果を圧縮して書込む例を示したが、例えば、図９、図１０に示す行方向の演算結果を圧縮して他のブロックに書込むことも可能であるし、図１１、図１２に示す列方向の演算結果を圧縮して他のブロックに書込むことも可能である。その場合にも、Ａ／Ｄ変換部２３０によって圧縮する割合が決定される。

【0049】

図１４は、メモリプレーン間における行列演算果の書込みの例を模式的に示している。先ず、メモリプレーンＰ０のブロックＢＬＫ０の読出しにおいて行列演算が行われ、その演算結果を圧縮したデータがメモリプレーンＰ１のブロックＢＬＫ１に書込まれる（矢印Ａで示す）。この処理によって、メモリプレーンＰ１のブロックＢＬＫ１には、メモリプレーンＰ０の読出しで行われた行列演算の結果が蓄積されていく。

【0050】

メモリプレーンＰ１のブロックＢＬＫ１にデータが蓄積された所で、ブロックＢＬＫ１の読出しにおいて行列演算が行われ、その演算結果を圧縮したデータがメモリプレーンＰ０のブロックＢＬＫ０に書込まれる（矢印Ｂで示す）。メモリプレーンＰ０、Ｐ１間で読出しと書込みを交互に繰り替えることで、複数のメモリセルに格納されたデータの行列演算をフラッシュメモリにおいて実現することができる。また、フラッシュメモリから演算処理を外部に読出し出力したり、あるいは外部から演算処理結果を入力して書込むことなく、フラッシュメモリの内部処理において行列演算とその結果の書込みを行うことができるため、行列演算の処理を効率化し、処理時間の短縮を図ることができる。

【0051】

本実施例のような行列演算機能を備えたフラッシュメモリは、抵抗変化型メモリを有するクロスバーアレイと同様に、ニューロモルフィックデバイスに適用することが可能である。

【0052】

図１５にニューラルネットワークを利用したオートエンコーダの一例を示す。オートエンコーダは、入力と出力との間に、複数のエンコーダのレイヤと複数のデコーダのレイヤとを含み、エンコーダおよびデコーダの重み付けまたは符号は学習よって調整される。フラッシュメモリ１００は、入力と出力との間で、エンコーダおよびデコーダの各レイヤの処理を行う。

【0053】

フラッシュメモリ１００の各メモリセルは、ＡＩ学習のための重み付けまたは符号を格納し、例えば、ｉ番目のレイヤから読み出したデータを行列演算処理し、その結果を次のｉ＋１番目のレイヤに書込み、ｉ＋１番目のレイヤから読み出したデータを行列演算処理し、その結果を次のｉ＋２番目のレイヤに書込むような処理を順次繰り返す。

【0054】

例えば、ｉ番目のレイヤのノードｄ１、ｄ３、ｄ３、ｄ４、ｄ５は、読み出されるときの各ページに対応し、ｉ＋１番目のレイヤのノードｅ１は、ノードｄ１、ｄ２、ｄ３、ｄ４、ｄ５の読出し時のビット線を流れる電流ｉｄ１＿ＷＬ１、iｄ２＿ＷＬ２、ｉｄ３＿ＷＬ３、ｉｄ４＿ＷＬ４、ｉｄ５＿ＷＬ５の総和をＡ／Ｄ変換したデータに対応する。ノードｅ２は、ノードｄ１、ｄ２、ｄ３、ｄ４、ｄ５の読出し時のビット線を流れる電流ｉｄ１＿ＷＬ６、iｄ２＿ＷＬ７、ｉｄ３＿ＷＬ８、ｉｄ４＿ＷＬ９、ｉｄ５＿ＷＬ１０の総和をＡ／Ｄ変換したデータに対応する。ここで留意すべきは、ノードｅ１にデータを書込むときに読み出されるノードｄ１～ｄ５のページと、ノードｅ２にデータを書込むときに読み出されるノードｄ１～ｄ５のページとは異なるものである。Ａ／Ｄ変換されたデータは、ＷＬ電圧に化けて次の隠されたレイヤｉ＋２に移行され、読出しは、隠されたレイヤ中のノード数分だけ繰り返される。

【0055】

こうして、フラッシュメモリ１００は、行列演算処理によって特徴を圧縮した学習データを保持し、外部のコントローラは、フラッシュメモリ１００の学習データを用いて種々の処理（例えば、画像処理、予測処理、自然言語処理など）を実施することができる。

【0056】

このように本実施例によれば、行列演算機能を備えたフラッシュメモリを構成することで、フラッシュメモリをＡＩ学習機能を有するニューロモルフィックチップとして利用することが可能となる。

【0057】

次に、本発明の別の実施例について説明する。ＡＩ学習における行列演算では、重み付け係数または符号は、正の方向または負の方向に増減される。つまり、シナプスの結合強度が強まるとき、重み係数が正の方向に増加し、結合強度が低下するとき、重み係数は負の方向に減少する。

【0058】

本実施例では、重み係数の増減を実現するため、ｍビットの半分のメモリセルが正のデータを格納し、残りの半分のメモリセルが負のデータを格納するものとする。例えば、偶数ビット線に接続されたメモリセルのデータを正の重み係数に割り当て、奇数ビット線に接続されたメモリセルのデータを負の係数に割り当てる。シナプス間の結合強度が強いとき、偶数ビット線のメモリセルによって表されるデータが大きくなり、結合強度が低くなるとき、奇数ビット線のメモリセルで表されるデータが大きくなる。

【0059】

図１６は、本実施例の演算処理部の構成を示すブロック図である。本実施例の演算処理部１９０Ａは、ビット線電流検出部２００、電圧保持部２１０、正加算部３００、負加算部３１０、差分算出部３２０、Ａ／Ｄ変換部２３０を含む。このうち、ビット線電流検出部２００、電圧保持部２１０、Ａ／Ｄ変換部２３０は、先の実施例と同様に構成されるので、説明を省略する。

【0060】

正加算部３００は、正の重み付け係数が割り当てられたビット線、例えば、偶数ビット線を流れる電流の総和を加算し、負加算部３１０は、負の重み付け係数が割り当てられたビット線、例えば、奇数ビット線を流れる電流の総和を加算する。差分算出部３２０は、正加算部３００の加算結果と、負加算部３１０の加算結果とを比較し、その差分を算出し、この差分をＡ／Ｄ変換部２３０に提供する。Ａ／Ｄ変換部２３０は、差分を複数ビットのデータに変換する。

【0061】

ここで留意すべきは、差分算出部３２０は、正加算部３００と負加算部３１０のいずれが大きいかを識別する。コントローラ１５０は、正加算部３００の加算結果が負加算部３１０の加算結果よりも大きい場合には、Ａ／Ｄ変換したデータを正の重み付け係数が割り当てられたメモリセルに書込むように制御し、負加算部３１０の加算結果が正加算部３００の加算結果よりも大きい場合には、Ａ／Ｄ変換したデータを負の重み付け係数が割り当てられたメモリセルに書込むように制御する。

【0062】

このように本実施例によれば、正の重み係数が割り当てられたビット線を流れる電流の総和と負の重み係数が割り当てられたビット線を流れる電流の総和との差分を算出するようにしたので、ＡＩ学習における重み係数の増減による変調を容易に行うことができる。

【0063】

上記実施例では、ＮＡＮＤ型のフラッシュメモリを例示したが、本発明は、ＮＯＲ型のフラッシュメモリであってもよい。ＮＯＲ型のフラッシュメモリは、ＮＡＮＤ型フラッシュメモリのように１ページ分のデータをセンスする回路を搭載していないが、例えば、演算処理部を備えたセンス回路とビット線との間の接続を順次切り替えて、複数のビット線に流れる電流をそれぞれ検出することが可能である。

【0064】

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0065】

１００：フラッシュメモリ １１０：メモリセルアレイ
１２０：アドレスバッファ １３０：入出力回路
１４０：ＥＣＣ回路 １５０：コントローラ
１６０：ワード線選択回路 １７０：ページバッファ／センス回路
１８０：列選択回路 １９０：演算処理部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【手続補正書】

【提出日】2024-06-14

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【請求項1】

ＮＯＲ型またはＮＡＮＤ型のメモリセルアレイを含む半導体装置における演算方法であって、
前記メモリセルアレイの第１のメモリプレーンの１つまたは複数行の読出しにおいて、読出し時にビット線に流れる列方向の電流の総和を算出し、
算出した結果を前記メモリセルアレイの第２のメモリプレーンに書込む、演算方法。

【請求項2】

前記メモリセルアレイの第２のメモリプレーンの１つまたは複数行の読出しにおいて、読出し時にビット線に流れる列方向の電流の総和を算出し、
算出した結果を前記メモリセルアレイの第１のメモリプレーンに書込む、請求項１に記載の演算方法。

【請求項3】

演算方法はさらに、複数のビット線の列方向の電流の総和の行方向の総和を算出する、請求項１または２に記載の演算方法。

【請求項4】

演算方法は、列方向の電流の総和または行列方向の電流の総和をＡ／Ｄ変換して複数ビットのデータを生成することを含む、請求項１または２に記載の演算方法。

【請求項5】

演算方法はさらに、前記複数ビットのデータを前記メモリセルアレイのメモリセルに書込むことを含む、請求項４に記載の演算方法。

【請求項6】

第１のメモリプレーンの第１のブロックの複数のページから読み出されたデータの行列演算結果を第２のメモリプレーンの第２のブロックの選択ページに書き込む、請求項１に記載の演算方法。

【請求項7】

演算方法は、第１のグループのビット線を流れる列方向の第１の電流の総和と、第２のグループのビット線に流れる列方向の第２の電流の総和とを算出し、第１の電流の総和と第２の電流の総和の差分を算出する、請求項１に記載の演算方法。

【請求項8】

第１の電流の総和は、正の重み係数に割り当てられた電流を表し、第２の電流は、負の重み係数に割り当てられた電流を表す、請求項７に記載の演算方法。

【請求項9】

複数の行線、複数のビット線および複数のメモリセルを含むＮＯＲ型またはＮＡＮＤ型のメモリセルアレイであって、当該メモリセルアレイは第１および第２のメモリプレーンを含む、前記メモリセルアレイと、
前記メモリセルアレイの読出しを行う読出し手段と、
前記メモリセルアレイの書込みを行う書込み手段と、
前記読出し手段によって１つまたは複数行の読出しが行われるとき、読出し時にビット線に流れる列方向の電流の総和を算出する演算手段とを含み、
前記演算手段は、第１のメモリプレーンの読出しにおいてビット線に流れる行列方向の電流の総和を算出し、前記書込み手段は、算出された行列演算結果を第２のメモリプレーンに書込む、半導体装置。

【請求項10】

前記演算手段は、第２のメモリプレーンの読出しにおいてビット線に流れる行列方向の電流の総和を算出し、前記書込み手段は、算出された行列演算結果を第１のメモリプレーンに書込む、請求項９に記載の半導体装置。

【請求項11】

前記演算手段はさらに、複数のビット線の列方向の電流の総和の行方向の総和を算出する、請求項９に記載の半導体装置。

【請求項12】

前記演算手段は、列方向の電流の総和または行列方向の電流の総和をＡ／Ｄ変換して複数ビットのデータを生成するＡ／Ｄ変換手段を含む、請求項９または１０に記載の半導体装置。

【請求項13】

前記書込み手段は、前記複数ビットのデータを前記メモリセルアレイのメモリセルに書込む、請求項１２に記載の半導体装置。

【請求項14】

前記書き込み手段は、第１のメモリプレーンの第１のブロックの複数のページから読み出されたデータの行列演算結果を第２のメモリプレーンの第２のブロックの選択ページに書き込む、請求項９に記載の半導体装置。

【請求項15】

前記演算手段は、第１のグループのビット線を流れる列方向の第１の電流の総和と、第２のグループのビット線に流れる列方向の第２の電流の総和とを算出し、第１の電流の総和と第２の電流の総和の差分を算出する、請求項９に記載の半導体装置。