特開 2024-151473 デジタルアナログ変換器、データドライバ及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024151473

(43)【公開日】2024-10-25

(54)【発明の名称】デジタルアナログ変換器、データドライバ及び表示装置

(51)【国際特許分類】

   G09G 3/20 20060101AFI20241018BHJP

   G09G 3/36 20060101ALI20241018BHJP

   G09G 3/3275 20160101ALI20241018BHJP

   H03M 1/66 20060101ALI20241018BHJP

   H03M 1/74 20060101ALI20241018BHJP

【ＦＩ】

G09G3/20 623F

G09G3/36

G09G3/3275

G09G3/20 611H

G09G3/20 623B

G09G3/20 623R

G09G3/20 612F

G09G3/20 641Q

H03M1/66 C

H03M1/74

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023064830

(22)【出願日】2023-04-12

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】土 弘

【テーマコード（参考）】

5C006

5C080

5C380

5J022

【Ｆターム（参考）】

5C006AA16

5C006AF82

5C006BC11

5C006BF24

5C006BF25

5C006BF31

5C006BF43

5C080AA06

5C080AA10

5C080JJ03

5C080JJ04

5C080JJ05

5C380BA21

5C380CA04

5C380CA12

5C380CE07

5C380CF28

5C380CF48

5C380CF51

5C380CF52

5C380CF64

5C380DA06

5J022AB06

5J022BA03

5J022CF02

5J022CF04

5J022CF07

(57)【要約】

【課題】
オフセットキャンセル駆動を効果的に行って出力ばらつきの減少を図ることができるデジタルアナログ変換器を提供する。
【解決手段】
Ｋビットのデジタルデータ信号、第１及び第２の電圧を受け入れ、デジタルデータ信号に応じて各々が第１又は第２の電圧を示す２のＫ乗個の電圧を生成するデコーダと、２のＫ乗個の電圧に応じて第１及び第２の電圧の電圧間を２のＫ乗個に分割した２のＫ乗個の電圧レベルのうちの１の電圧レベルを有する出力電圧を出力する差動増幅器と、を備え、差動増幅器は、２のＫ乗個の電圧を受け入れるＭＵＸと、２のＫ乗個の差動対と、２のＫ乗個の差動対の出力が供給される増幅段とを有し、差動対の各々で第１の状態に一方の入力端への入力電圧と、それに続く第２の状態に他方の入力端への入力電圧とが異なることが積極的に生じるようにＭＵＸが差動対の各々の入力端への電圧供給を行う。
【選択図】 図１

【特許請求の範囲】

【請求項1】

Ｋビット(Ｋは２以上の正数)のデジタルデータ信号、第１の電圧及び前記第１の電圧とは異なる電圧レベルの第２の電圧を受け入れ、前記デジタルデータ信号に応じて各々が前記第１の電圧又は前記第２の電圧を示す２のＫ乗個の電圧を生成する第１デコーダと、
前記２のＫ乗個の電圧に応じて前記第１の電圧と前記第２の電圧との電圧間を２のＫ乗個に分割した２のＫ乗個の電圧レベルのうちの１の電圧レベルを有する出力電圧を出力する差動増幅器と、を備えるデジタルアナログ変換器であって、
前記差動増幅器は、
各々が第１及び第２差動入力端と第１及び第２差動出力端を有し、前記第１差動出力端同士が第１のノードに接続され、前記第２差動出力端同士が第２のノードに接続された２のＫ乗個の差動対と、
非反転入力端及び反転入力端を有し、第１の状態では前記非反転入力端が前記第１のノードに接続されかつ前記反転入力端が前記第２のノードに接続され、第２の状態では前記非反転入力端が前記第２のノードに接続されかつ前記反転入力端が前記第１のノードに接続され、前記非反転入力端及び前記反転入力端各々への入力電圧に応じて前記出力電圧を出力する増幅段と、
前記第１デコーダから前記２のＫ乗個の電圧を受け入れる２のＫ乗個の入力端を有し、前記第１の状態では前記２のＫ乗個の入力端を同数で２群の入力端に分けたうちの一方の群の入力端の電圧を、前記２のＫ乗個の差動対を同数で２群の差動対に分けたうちの一方の群の差動対の前記第１差動入力端に各々供給し、前記２群の入力端のうちの他方の群の入力端の電圧を前記２群の差動対のうちの他方の群の差動対の前記第１差動入力端に各々供給し、かつ前記出力電圧を前記２のＫ乗個の差動対全ての前記第２差動入力端に供給し、前記第２の状態では前記一方の群の入力端の電圧を前記他方の群の差動対の前記第２差動入力端に各々供給し、前記他方の群の入力端の電圧を前記一方の群の差動対の前記第２差動入力端に各々供給し、かつ前記出力電圧を前記２のＫ乗個の差動対全ての前記第１差動入力端に供給するマルチプレクサと、を含むことを特徴とするデジタルアナログ変換器。

【請求項2】

前記増幅段及び前記マルチプレクサは制御信号に応じて前記第１の状態と前記第２の状態を切り替えることを特徴とする請求項１記載のデジタルアナログ変換器。

【請求項3】

前記制御信号は、所定の周期で交互に切り替えを行う第１の期間と第２の期間を有し、前記第１の期間に亘って前記第１の状態を指定し、前記第２の期間に亘って前記第２の状態を指定することを特徴とする請求項２記載のデジタルアナログ変換器。

【請求項4】

前記マルチプレクサは、
前記制御信号に応じて前記第１の状態で各々オンとなり、前記一方の群の入力端の電圧を前記一方の群の差動対の前記第２差動入力端に各々供給し、前記他方の群の入力端の電圧を前記他方の群の差動対の前記第２差動入力端に各々供給し、かつ前記出力電圧を前記２のＫ乗個の差動対全ての前記第２差動入力端に供給する前記２のＫ乗個の２倍の数の第１スイッチ群と、
前記制御信号に応じて前記第２の状態で各々オンとなり、前記一方の群の入力端の電圧を前記他方の群の差動対の前記第２差動入力端に各々供給し、前記他方の群の入力端の電圧を前記一方の群の差動対の前記第２差動入力端に各々供給し、かつ前記出力電圧を前記２のＫ乗個の差動対全ての前記第１差動入力端に供給する前記２のＫ乗個の２倍の数の第２スイッチ群と、を含むことを特徴とする請求項２又は３記載のデジタルアナログ変換器。

【請求項5】

前記マルチプレクサは、前記第１の状態及び前記第２の状態の夫々で、前記２のＫ乗個の入力端から前記２のＫ乗個の差動対の第１差動入力端及び第２差動入力端に夫々供給される電圧が前記Ｋビットのデジタルデータ信号に依らずそれぞれ同一となる複数の端子を有する場合、前記２のＫ乗個の入力端のうちの前記複数の端子に対応する端子同士を共通化し、前記２のＫ乗個の差動対の第１差動入力端のうちの前記複数の端子に対応する端子同士を共通化し、前記２のＫ乗個の差動対の第２差動入力端のうちの前記複数の端子に対応する端子同士を共通化し、更に、前記２のＫ乗個の２倍の数のスイッチを有する前記第１のスイッチ群及び前記第２のスイッチ群のうち、共通化した端子同士の間に接続される複数のスイッチも共通化されることを特徴とする請求項２又は３記載のデジタルアナログ変換器。

【請求項6】

Ｍビット(ＭはＫより大きい正数)のデジタルデータ信号のうちの上位（Ｍ－Ｋ）ビットのデジタル値に基づき、互いに異なる電圧レベルの複数の参照電圧のうちから隣接する２つの参照電圧を選択し各々を前記第１の電圧及び前記第２の電圧として前記第１のデコーダに供給する第２のデコーダと、を更に含むことを特徴とする請求項１に記載のデジタルアナログ変換器。

【請求項7】

前記複数の参照電圧を生成する参照電圧群生成部を更に含むことを特徴とする請求項６記載のデジタルアナログ変換器。

【請求項8】

前記参照電圧群生成部は、
両端に所定の電源電圧が与えられ、抵抗分割により複数のガンマ参照電圧を生成する第１のラダー抵抗と、
前記複数のガンマ参照電圧を受け、ガンマ設定デジタルコードに基づき、前記複数のガンマ参照電圧のうちから隣接する２つのガンマ参照電圧を選択し、前記２つのガンマ参照電圧のうちの一方又は他方を複数のガンマ入力電圧として振り分ける第３デコーダと、
各々が複数の入力端を有し、前記複数の入力端で受けた前記ガンマ入力電圧の加重平均電圧をガンマ電源電圧として夫々が出力する複数のガンマアンプと、
前記複数のガンマアンプから夫々出力された前記ガンマ電源電圧を複数のタップに受け、前記複数のタップ間の抵抗分割により前記複数の参照電圧を生成する第２のラダー抵抗と、を含むことを特徴とする請求項７記載のデジタルアナログ変換器。

【請求項9】

前記第３デコーダには、前記デジタルデータ信号として前記ガンマ設定デジタルコードが入力され、前記第１の電圧及び前記第２の電圧として前記２つのガンマ参照電圧が入力される前記第１デコーダが適用され、前記複数のガンマアンプの各々には前記差動増幅器が適用されることを特徴とする請求項８記載のデジタルアナログ変換器。

【請求項10】

請求項１乃至３のいずれか１に記載の前記デジタルアナログ変換器を複数含み、
画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換器により、各々がアナログの電圧レベルを有する複数の前記出力電圧に変換し、前記複数の出力電圧を各々が有する複数の駆動信号を表示パネルの複数のデータ線に各々供給することを特徴とするデータドライバ。

【請求項11】

複数の表示セルが夫々に接続されている複数のデータ線を有する表示パネルと、
請求項１乃至３のいずれか１に記載の前記デジタルアナログ変換器を複数含み、各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換器により、各々がアナログの電圧レベルを有する複数の前記出力電圧に変換し、前記複数の出力電圧を各々が有する複数の駆動信号を前記表示パネルの前記複数のデータ線に各々供給するデータドライバと、を有することを特徴とする表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、デジタルアナログ変換器、及び当該デジタルアナログ変換器を含むデータドライバ、及び当該データドライバを含む表示装置に関する。

【背景技術】

【0002】

現在、アクティブマトリクス型の表示装置として、液晶表示装置、或いは有機ＥＬ表示装置等が主流となっている。このような表示装置には、複数のデータ線と複数の走査線が交差状に配線され、複数のデータ線に画素スイッチを介して接続されている表示セルがマトリクス状に配列された表示パネルと共に、表示パネルの複数のデータ線へ階調レベルに対応したアナログ電圧信号を供給するデータドライバと、表示パネルの複数の走査線へ各画素スイッチのオン、オフを制御する走査信号を供給する走査ドライバが搭載されている。データドライバには、映像デジタル信号を輝度レベルに対応したアナログの電圧に変換し、これを増幅した電圧信号を表示パネルの各データ線に供給するデジタルアナログ変換部が含まれている。

【0003】

以下に、データドライバの概略構成について説明する。

【0004】

データドライバは、例えばシフトレジスタ、データレジスタラッチ、レベルシフタ、デジタルアナログ変換部を含む。

【0005】

シフトレジスタは、表示コントローラから供給されたスタートパルスに応じて、クロック信号に同期してラッチの選択を行う為の複数のラッチタイミング信号を生成し、データレジスタラッチに供給する。データレジスタラッチは、シフトレジスタから供給されたラッチタイミング信号の各々に基づき、表示コントローラから供給された映像デジタルデータを所定のＳ個（Ｓは２以上の整数）毎に取り込み、Ｓ個の映像デジタルデータ信号をレベルシフタに供給する。レベルシフタは、データレジスタラッチから供給されたＳ個の映像デジタルデータ信号の各々に対して、その信号振幅を増加するレベルシフト処理を施して得たＳ個のレベルシフト後の映像デジタルデータ信号をデジタルアナログ変換部に供給する。

【0006】

デジタルアナログ変換部は、参照電圧群生成部、デコーダ部及び増幅部を含む。

【0007】

参照電圧群生成部は、互いに電圧値が異なる複数の参照電圧を生成してデコーダ部に供給する。例えば、参照電圧群生成部は、少なくとも２つの基準電源電圧との間をラダー抵抗で分圧した複数の分圧電圧を参照電圧群とし、その参照電圧群の参照電圧の各々をデコーダ部に供給する。尚、参照電圧群のうちの一部の参照電圧は、表示デバイス（液晶、有機ＥＬ）のガンマ特性に応じて電圧値が調整可能とされ、差動増幅器からなるガンマバッファの出力電圧としてラダー抵抗に供給されている。

【0008】

デコーダ部は、データドライバの各出力に夫々対応して設けられているＳ個のデコーダを有する。デコーダの各々は、参照電圧群生成部で生成された複数の参照電圧が供給されるとともに、レベルシフタから供給された映像デジタルデータ信号を受け、この映像デジタルデータ信号に対応した参照電圧を、複数の参照電圧から選択し、選択した参照電圧を増幅部に供給する。

【0009】

増幅部は、デコーダ部の各デコーダで選択された参照電圧を個別に増幅して出力するＳ個の差動増幅器を有する。

【0010】

デジタルアナログ変換部では、高画質表示のため、増幅部の各出力毎の差動増幅器は、同一階調出力時の出力間の電圧ばらつきを十分小さく抑えることが求められる。また複数チップを用いた表示装置では、上述したガンマバッファの差動増幅器は、同一階調出力時のチップ間の電圧ばらつきを十分小さく抑えることが求められる。

【0011】

差動増幅器では、半導体製造プロセス等に起因する素子特性のばらつきを抑えるため、接続切替により出力ばらつきの正負を時間平均することで出力ばらつきを低減するオフセットキャンセル（chopping）駆動が知られている。

【0012】

また、かかる差動増幅器としては、多階調に対する面積削減のため、複数の差動対を並列接続した差動分割アンプが用いられている。並列接続された複数の差動対を有する差動増幅器において、最少２状態の切替により出力ばらつきを低減するオフセットキャンセル駆動方法として、差動対の非反転/反転の入力を入れ替える方法がある。また、非反転/反転の入力入替と同時に、複数の差動対間の入力を入れ替える方法も提案されている。

【0013】

例えば、特許文献１には、２つの等価差動段である第１及び第２の差動対を有する差動増幅器において、２つの電圧Ｖ(T1)、Ｖ(T2)のうちの一方の電圧Ｖ(T1)を第１の差動対の非反転入力端へ入力し、他方の電圧Ｖ(T2)を第２の差動対の非反転入力端へ入力しかつ出力電圧を第１及び第２の差動対の反転入力端に共通入力する第１の状態と、一方の電圧Ｖ(T1)を第２の差動対の反転入力端へ入力し、他方の電圧Ｖ(T2)を第１の差動対の反転入力端へ入力しかつ出力電圧を第１及び第２の差動対の非反転入力端に共通入力する第２の状態と、を周期的に切り替える構成が開示されている。

【0014】

特許文献２には、３つ以上の差動対を有する増幅器に対して、反転入力側と非反転入力側のミスマッチと差動対相互のミスマッチを、少ない接続状態の切替をもってキャンセル可能とし、省面積、出力間相互の電圧ばらつきを縮減可能とする出力回路が開示されている。

【先行技術文献】

【特許文献】

【0015】

【特許文献1】特開２００６－３１０９５９号公報

【特許文献2】特開２００８－１２２４５５号公報

【発明の概要】

【発明が解決しようとする課題】

【0016】

しかしながら、特許文献１に開示された差動増幅器では、反転入力側と非反転入力側の入替、且つ、差動対間の入替は一義的に決まる２個の等価差動段構成で、複数の入替が可能な２のＭ乗個(Ｍ≧２)の等価差動段を有する差動増幅器には単純に適用できないという課題があった。

【0017】

特許文献２に開示された差動増幅器では、（２^Ｍ－１）の差動対が備えられ、差動対毎に２つの入力電圧を第１の接続状態と第２の接続状態とで入れ替える仕様が固定されているので、最適な差動対間の入替方法になるとは限らないという課題があった。

【0018】

そこで、本発明の目的は、２のＫ（Ｋは２以上の整数）乗個の差動対を含む差動増幅器を備え、オフセットキャンセル駆動を効果的に行って出力ばらつきの減少を図ることができるデジタルアナログ変換器、当該デジタルアナログ変換器を備えたデータドライバ、及び当該データドライバを備えた表示装置を提供することである。

【課題を解決するための手段】

【0019】

本発明のデジタルアナログ変換器は、Ｋビット(Ｋは２以上の正数)のデジタルデータ信号、第１の電圧及び前記第１の電圧とは異なる電圧レベルの第２の電圧を受け入れ、前記デジタルデータ信号に応じて各々が前記第１の電圧又は前記第２の電圧を示す２のＫ乗個の電圧を生成する第１デコーダと、前記２のＫ乗個の電圧に応じて前記第１の電圧と前記第２の電圧との電圧間を２のＫ乗個に分割した２のＫ乗個の電圧レベルのうちの１の電圧レベルを有する出力電圧を出力する差動増幅器と、を備えるデジタルアナログ変換器であって、前記差動増幅器は、各々が第１及び第２差動入力端と第１及び第２差動出力端を有し、前記第１差動出力端同士が第１のノードに接続され、前記第２差動出力端同士が第２のノードに接続された２のＫ乗個の差動対と、非反転入力端及び反転入力端を有し、第１の状態では前記非反転入力端が前記第１のノードに接続されかつ前記反転入力端が前記第２のノードに接続され、第２の状態では前記非反転入力端が前記第２のノードに接続されかつ前記反転入力端が前記第１のノードに接続され、前記非反転入力端及び前記反転入力端各々への入力電圧に応じて前記出力電圧を出力する増幅段と、前記第１デコーダから前記２のＫ乗個の電圧を受け入れる２のＫ乗個の入力端を有し、前記第１の状態では前記２のＫ乗個の入力端を同数で２群の入力端に分けたうちの一方の群の入力端の電圧を、前記２のＫ乗個の差動対を同数で２群の差動対に分けたうちの一方の群の差動対の前記第１差動入力端に各々供給し、前記２群の入力端のうちの他方の群の入力端の電圧を前記２群の差動対のうちの他方の群の差動対の前記第１差動入力端に各々供給し、かつ前記出力電圧を前記２のＫ乗個の差動対全ての前記第２差動入力端に供給し、前記第２の状態では前記一方の群の入力端の電圧を前記他方の群の差動対の前記第２差動入力端に各々供給し、前記他方の群の入力端の電圧を前記一方の群の差動対の前記第２差動入力端に各々供給し、かつ前記出力電圧を前記２のＫ乗個の差動対全ての前記第１差動入力端に供給するマルチプレクサと、を含むことを特徴としている。

【0020】

本発明のデータドライバは、上述したデジタルアナログ変換器を複数含み、各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換器により、各々がアナログの電圧レベルを有する複数の前記出力電圧に変換し、前記複数の出力電圧を各々が有する複数の駆動信号を表示パネルの複数のデータ線に各々供給することを特徴としている。

【0021】

本発明の表示装置は、複数の表示セルが夫々に接続されている複数のデータ線を有する表示パネルと、上述したデジタルアナログ変換器を複数含み、各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換器により、各々がアナログの電圧レベルを有する複数の前記出力電圧に変換し、前記複数の出力電圧を各々が有する複数の駆動信号を前記表示パネルの前記複数のデータ線に各々供給するデータドライバと、を有することを特徴としている。

【発明の効果】

【0022】

本発明のデジタルアナログ変換器、データドライバ及び表示装置によれば、２のＫ乗個の差動対の各々で第１の状態でマルチプレクサからの第１差動入力端への入力電圧と、それに続く第２の状態のマルチプレクサからの第２差動入力端への入力電圧とが互いに異なる関係を持つ状況が積極的に作り出されているので、オフセットキャンセル駆動が効果的に行われ、これにより出力ばらつきの減少を図ることができる。

【図面の簡単な説明】

【0023】

【図1】本発明によるデジタルアナログ変換器の構成を示す回路図である。

【図2】図１のデジタルアナログ変換器における第１の状態の第１の期間と第２の状態の第２の期間との関係を示す図である。

【図3】Ｋ＝２の場合の図１のデジタルアナログ変換器内のマルチプレクサ（ＭＵＸ）の構成を示す回路図である。

【図4A】図３のＭＵＸの場合の第１及び第２の状態における第１乃至第４差動対各々への入力電圧を示す図である。

【図4B】図３のＭＵＸの場合の第１及び第２の状態における第１乃至第４差動対各々への入力電圧と電圧Ｖ＜１＞～Ｖ＜４＞との電圧レベルの対応関係を示す図である。

【図4C】図４Ｂの対応関係において電圧レベルがＶＡ＝０、ＶＢ＝４の場合の第１及び第２の状態における各差動対への入力電圧レベルを示す図である。

【図5】電圧レベルがＶＡ＝０、ＶＢ＝４の場合の出力電圧のばらつきをモンテカルロシミュレーションにより推定した結果の特性を示す図である。

【図6】電圧レベルがＶＡ＝０、ＶＢ＝４の場合の第１及び第２の状態における各差動対への入力電圧レベルの他の例を示す図である。

【図7】Ｋ＝２の場合のＭＵＸの他の構成を示す回路図である。

【図8A】図７のＭＵＸの場合の第１及び第２の状態における第１乃至第４差動対各々への入力電圧を示す図である。

【図8B】図７のＭＵＸの場合の第１及び第２の状態における第１乃至第４差動対各々への入力電圧と電圧Ｖ＜１＞～Ｖ＜４＞との電圧レベルの対応関係を示す図である。

【図8C】図４Ｂの対応関係において電圧レベルがＶＡ＝０、ＶＢ＝４の場合の第１及び第２の状態における第１乃至第４差動対各々への入力電圧レベルを示す図である。

【図9】電圧レベルがＶＡ＝０、ＶＢ＝４の場合の第１及び第２の状態における各差動対への入力電圧レベルの他の例を示す図である。

【図10】Ｋ＝３の場合の図１のデジタルアナログ変換器内のＭＵＸの構成を示す回路図である。

【図11A】図１０のＭＵＸの場合の第１及び第２の状態における第１乃至第８差動対各々への入力電圧と電圧Ｖ＜１＞～Ｖ＜８＞との電圧レベルの対応関係を示す図である。

【図11B】図１１Ａの対応関係において電圧レベルがＶＡ＝０、ＶＢ＝８の場合の第１及び第２の状態における第１乃至第８差動対各々への入力電圧レベルを示す図である。

【図12】電圧レベルがＶＡ＝０、ＶＢ＝８の場合の出力電圧のばらつきをモンテカルロシミュレーションにより推定した結果の特性を示す図である。

【図13A】１及び第２の状態における第１乃至第８差動対各々への入力電圧と電圧Ｖ＜１＞～Ｖ＜８＞との電圧レベルの対応関係の他の例を示す図である。

【図13B】図１１Ａの対応関係において電圧レベルがＶＡ＝０、ＶＢ＝８の場合の第１及び第２の状態における第１乃至第８差動対各々への入力電圧レベルを示す図である。

【図14】本発明によるデジタルアナログ変換器の他の構成を示す回路図である。

【図15A】Ｋ＝２の場合の上位（Ｍ－Ｋ）ビットによるＶＡ、ＶＢの選択電圧と出力電圧Ｖｏｕｔとの電圧レベルの対応関係を示す図である。

【図15B】Ｋ＝３の場合の上位（Ｍ－Ｋ）ビットによるＶＡ、ＶＢの選択電圧と出力電圧Ｖｏｕｔとの電圧レベルの対応関係を示す図である。

【図16】本発明によるデジタルアナログ変換器が適用された表示装置の構成を示すブロック図である。

【図17】本発明によるデジタルアナログ変換器が適用された参照電圧群生成部の構成を示すブロック図である。

【発明を実施するための形態】

【0024】

以下、本発明の実施例を、図面を参照しつつ詳細に説明する。

【実施例0025】

図１は本発明によるデジタルアナログ変換器の概略構成を示している。図１において、このデジタルアナログ変換器は、符号１００で示されている。デジタルアナログ変換器１００は、デコーダ５０と、同一導電型の２のＫ（Ｋは２以上の整数）乗個の差動対を含む差動増幅器１０と、を有し、Ｋビットのデジタルデータ信号ＤＴを、アナログの電圧レベルを有する出力電圧Ｖｏｕｔに変換する。

【0026】

デコーダ５０は、デジタルデータ信号ＤＴ、及び互いに異なる電圧値からなる２つの電圧ＶＡ及びＶＢを受ける。デジタルデータ信号ＤＴが示すデジタル値（Ｋ＝２の場合、Ｄ１、Ｄ０）は所定のサンプリング周期（１データ期間）で変化することができる。デコーダ５０は、デジタルデータ信号ＤＴのデジタル値に基づき、電圧ＶＡ及びＶＢを用いた２のＫ乗個の電圧からなる組み合わせ電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞を生成し、その生成した電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞を差動増幅器１０に供給する。例えば、デコーダ５０は、Ｋ＝２の場合には、デジタル値（Ｄ１、Ｄ０）を電圧ＶＡ及びＶＢを用いた４つの選択電圧Ｖ＜１＞～Ｖ＜４＞を生成する。また、Ｋ＝３の場合には、デジタル値（Ｄ２、Ｄ１、Ｄ０）を電圧ＶＡ及びＶＢを用いた８つの選択電圧Ｖ＜１＞～Ｖ＜８＞を生成する。

【0027】

差動増幅器１０は、デコーダ５０に接続され、デコーダ５０から供給される２のＫ乗個の電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞の平均値となる電圧レベルを増幅し、その増幅結果を出力電圧信号Ｖｏｕｔとして出力する。すなわち、２のＫ乗個の電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞を受けると、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝(Ｖ＜１＞＋Ｖ＜２＞＋・・・＋Ｖ＜２^Ｋ＞)／Ｋ ・・・（１）
となる。

【0028】

尚、電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞の各々は電圧ＶＡ及び電圧ＶＢの一方が選択されるので、上式（１）の出力電圧Ｖｏｕｔは、電圧ＶＡ及びＶＢを所定の割合で分割する加重平均電圧でもある。したがって、Ｋビットのデジタルデータ信号ＤＴのデジタル値に基づき、電圧ＶＡ又はＶＢが適切に選択された電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞の２のＫ乗個の組合せをデコーダ５０より差動増幅器１０へ供給することにより、電圧ＶＡ及びＶＢとの電圧間を２のＫ乗個に分割した２のＫ乗個の電圧レベルを出力電圧Ｖｏｕｔとして取り出すことができる。

【0029】

差動増幅器１０は、２のＫ乗個の同一導電型の第１乃至第２^Ｋ差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）と、電流源１３－１～１３－２^Ｋと、増幅段３０と、ＭＵＸ（マルチプレクサ）４０とを含んでいる。差動増幅器１０には、デコーダ５０から供給される２のＫ乗個の電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞の他に入力信号として制御信号ＣＰ１、ＣＰ２が供給される。例えば、図２に示すように、制御信号ＣＰ１は第１の期間に高レベルＨとなり、第２の期間に低レベルＬとなるように生成され、制御信号ＣＰ２は第２の期間に高レベルＨとなり、第１の期間に低レベルＬとなるように生成される。第１の期間と第２の期間とは同じ時間長であり、例えば、表示パネルの１画面分の表示データを更新するフレーム周期等の所定の周期で繰り返される。第１の期間と第２の期間とでデジタル値Ｄ１、Ｄ０は同じである。

【0030】

差動増幅器１０には後述する２つの接続状態があり、制御信号ＣＰ１、ＣＰ２はその２つの接続状態のうちのいずれか一方を選択するために増幅段３０及びＭＵＸ４０に供給される信号である。制御信号ＣＰ１が供給される第１の期間に第１の状態が生じ、制御信号ＣＰ２が供給される第２の期間に第２の状態が生じる。

【0031】

差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）の各々は２つのＮチャネル型トランジスタ１１＿１、１２＿１～１１＿２^Ｋ、１２＿２^Ｋによって構成されている。差動対（１１＿１、１２＿１）の一方のＮチャネル型トランジスタ１１＿１のドレインはノードｎ１１に接続され、一方のＮチャネル型トランジスタ１２＿１のドレインはノードｎ１２に接続されている。トランジスタ１１＿１、１２＿１のソースは共通接続されると共に電流源１３－１を介して低位電源電圧ＶＳＳＡの供給ラインに接続されている。差動対（１１＿１、１２＿１）の非反転入力端又は反転入力端となるトランジスタ１１＿１、１２＿１のゲートは個別にＭＵＸ４０に接続されている。第２乃至第２^Ｋ差動対（１１＿２、１２＿２）～（１１＿２^Ｋ、１２＿２^Ｋ）についても第１差動対（１１＿１、１２＿１）と同様に接続されている。

【0032】

尚、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）を構成する一方のトランジスタ１１＿１～１１＿２^Ｋのゲートが第１差動入力端であり、他方のトランジスタ１２＿１～１２＿２^Ｋのゲートが第２差動入力端である。また、トランジスタ１１＿１～１１＿２^Ｋのドレインが第１差動出力端であり、他方のトランジスタ１２＿１～１２＿２^Ｋのドレインが第２差動出力端である。

【0033】

尚、以降、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々を構成する差動対トランジスタが等価な特性を有するものとして動作を説明する。つまり、実際の構成では、例えば入力が共通な複数の差動対を差動対トランジスタのサイズを変更した一つの差動対に置き換えるケースもあるが、説明の便宜上、各差動対の差動対トランジスタの特性は同一とし、それと等価な構成も本発明に含むものとする。最もシンプルな具体例として、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）の各差動対トランジスタは全て同一サイズとする。

【0034】

また、差動増幅器１０に含まれる差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）としては、図１に示すＮチャネル型の差動対に代えて、Ｐチャネル型の差動対や、Ｎチャネル型のトランジスタ及びＰチャネル型のトランジスタで対を為す両導電型の差動対を採用しても良い。

【0035】

増幅段３０は２つの入力端を有する差動増幅器からなり、２つの入力端の一方はノードｎ１１に接続され、他方はノードｎ１２に接続されている。増幅段３０には高位電源電圧ＶＤＤＡと低位電源電圧ＶＳＳＡとが印加される。また、上述したように増幅段３０には制御信号ＣＰ１、ＣＰ２が供給される。制御信号ＣＰ１が供給される第１の状態ではノードｎ１１に接続された一方の入力端が非反転入力端（＋）となり、ノードｎ１２に接続された他方の入力端が反転入力端（－）となる。制御信号ＣＰ２が供給される第２の状態ではノードｎ１１に接続された一方の入力端が反転入力端（－）となり、ノードｎ１２に接続された他方の入力端が非反転入力端（＋）となる。このように第１及び第２の状態の各々においては非反転入力端（＋）と反転入力端（－）とが逆になった状態で増幅段３０は増幅動作を行い、出力電圧Ｖｏｕｔを生成する。出力電圧Ｖｏｕｔは帰還電圧ＦＢとしてＭＵＸ４０に供給される。

【0036】

ＭＵＸ４０は、差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）各々の２つのＮチャネル型トランジスタ１１＿１、１２＿１～１１＿２^Ｋ、１２＿２^Ｋ各々のゲートに接続されている。ＭＵＸ４０は、デコーダ５０から供給される２のＫ乗個の電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞を受ける。また、上述したようにＭＵＸ４０には制御信号ＣＰ１、ＣＰ２が供給される。

【0037】

ＭＵＸ４０は、制御信号ＣＰ１、ＣＰ２に応じて電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞のいずれか又は帰還電圧ＦＢをトランジスタ１１＿１、１２＿１～１１＿２^Ｋ、１２＿２^Ｋ各々のゲートに供給する。ＭＵＸ４０からは差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）の一方のトランジスタ１１＿１～１１＿２^Ｋのゲートには電圧Ｖ（ＴＬ１）～Ｖ（ＴＬ２^Ｋ）が供給され、他方のトランジスタ１２＿１～１２＿２^Ｋのゲートには電圧Ｖ（ＴＲ１）～Ｖ（ＴＲ２^Ｋ）が供給される。制御信号ＣＰ１が供給される第１の状態では電圧Ｖ（ＴＬ１）～Ｖ（ＴＬ２^Ｋ）の各々は電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞のいずれか１の電圧となり、電圧Ｖ（ＴＲ１）～Ｖ（ＴＲ２^Ｋ）の各々は帰還電圧ＦＢとなる。制御信号ＣＰ２が供給される第２の状態では電圧Ｖ（ＴＬ１）～Ｖ（ＴＬ２^Ｋ）の各々は帰還電圧ＦＢとなり、電圧Ｖ（ＴＲ１）～Ｖ（ＴＲ２^Ｋ）の各々は電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞のいずれか１の電圧となる。

【0038】

尚、ＭＵＸ４０において、デコーダ５０から供給される２のＫ乗個の電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞及び２のＫ乗個の差動対（１１＿１、１２＿１）～（１１＿２^Ｋ、１２＿２^Ｋ）は夫々同数の２群に分けられる。そして制御信号ＣＰ１が供給される第１の状態では、２群に分けられた電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞のうちの一方の群の電圧が、２のＫ乗個の差動対の第１差動入力端（トランジスタ１１＿１～１１＿２^Ｋのゲート）のうち２群に分けられた差動対の一方の群の第１差動入力端に各々供給され、２群に分られけた電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞のうちの他方の群の電圧が、２のＫ乗個の差動対の第１差動入力端（トランジスタ１１＿１～１１＿２^Ｋのゲート）のうち２群に分けられた差動対の他方の群の第１差動入力端に各々供給される。また第１の状態では、帰還電圧ＦＢが、２のＫ乗個の差動対の第２差動入力端（トランジスタ１２＿１～１２＿２^Ｋのゲート）の全てに供給される。制御信号ＣＰ２が供給される第２の状態では、２群に分けられた電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞のうちの一方の群の電圧が、２のＫ乗個の差動対の第２差動入力端（トランジスタ１２＿１～１２＿２^Ｋのゲート）のうち２群に分けられた差動対の他方の群の第２差動入力端に各々供給され、２群に分けられた電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞のうちの他方の群の電圧が、２のＫ乗個の差動対の第２差動入力端（トランジスタ１１＿１～１１＿２^Ｋのゲート）のうち２群に分けられた差動対の一方の群の第２差動入力端に各々供給される。また第２の状態では、帰還電圧ＦＢが、２のＫ乗個の差動対の第１差動入力端（トランジスタ１１＿１～１１＿２^Ｋのゲート）の全てに供給される。すなわち、第１の状態と第２の状態とでは各差動対には同じ番号の電圧Ｖ＜１＞～Ｖ＜２^Ｋ＞は供給されない。例えば、第１の状態で、２群に分けられた一方の群に属する第１差動対（１１＿１、１２＿１）のトランジスタ１１＿１のゲートに、２群に分けられた一方の群の電圧Ｖ＜１＞が電圧Ｖ（ＴＬ１）として供給されると、第２の状態で、差動対（１１＿１、１２＿１）のトランジスタ１２＿１のゲートには、電圧Ｖ＜１＞以外の２群に分けられた他方の群の電圧が電圧Ｖ（ＴＲ１）として供給される。このことは他の第２乃至第２^Ｋ差動対（１１＿２、１２＿２）～（１１＿２^Ｋ、１２＿２^Ｋ）についても同様である。

【0039】

そして所定の周期で切り替えを行う第１の期間と第２の期間を設け、第１の期間では第１の状態とし、第２の期間では第２の状態として時間平均化を図ることにより差動対のバラツキによって出力電圧Ｖｏｕｔに生じるオフセット電圧をキャンセルすることができる。

【0040】

図３は、かかる構成のデジタルアナログ変換器１００の差動増幅器１０において、Ｋ＝２とした場合のＭＵＸ４０の内部構成例を示している。

【0041】

図３において、ＭＵＸ４０は、デコーダ５０から供給される電圧Ｖ＜１＞～Ｖ＜４＞を個別に受け入れる４つの入力端ＩＮ１～ＩＮ４（第１入力端～第４入力端）を有している。また、ＭＵＸ４０は、２つのスイッチ群４１、４２を有している。スイッチ群４１を構成する各スイッチ４１Ｌ１～４１Ｌ４及び４１Ｒ１～４１Ｒ４は、制御信号ＣＰ１に応答して第１の期間においてオンとなり、第２の期間にオフとなる。スイッチ群４２を構成する各スイッチ４２Ｌ１～４２Ｌ４及び４２Ｒ１～４２Ｒ４は、制御信号ＣＰ２に応答して第２の期間においてオンとなり、第１の期間にオフとなる。

【0042】

スイッチ群４１のオン時には、デコーダ５０から入力端ＩＮ１～ＩＮ４に供給される電圧Ｖ＜１＞～Ｖ＜４＞はスイッチ４１Ｌ１～４１Ｌ４を介して電圧Ｖ（ＴＬ１）～Ｖ（ＴＬ４）として出力され、出力電圧Ｖｏｕｔである帰還電圧ＦＢはスイッチ４１Ｒ１～４１Ｒ４を介して電圧Ｖ（ＴＲ１）～Ｖ（ＴＲ４）として出力される。一方、スイッチ群４２のオン時には、デコーダ５０から供給される電圧Ｖ＜１＞～Ｖ＜４＞のうちの電圧Ｖ＜１＞は４２Ｒ３を介して電圧Ｖ（ＴＲ３）として出力され、電圧Ｖ＜２＞は４２Ｒ４を介して電圧Ｖ（ＴＲ４）として出力され、電圧Ｖ＜３＞は４２Ｒ１を介して電圧Ｖ（ＴＲ１）として出力され、電圧Ｖ＜４＞は４２Ｒ２を介して電圧Ｖ（ＴＲ２）として出力され、帰還電圧ＦＢはスイッチ４２Ｌ１～４２Ｌ４を介して電圧Ｖ（ＴＬ１）～Ｖ（ＴＬ４）として出力される。

【0043】

次に、図３に示した内部構成のＭＵＸ４０の場合の第１及び第２の状態について説明する。

【0044】

第１の状態では、スイッチ群４１がオンとなり、スイッチ群４２がオフとなり、ＭＵＸ４０の入力端ＩＮ１～ＩＮ４のうちの一方の群の入力端ＩＮ１、ＩＮ２の電圧Ｖ＜１＞、Ｖ＜２＞が第１乃至第４差動対（１１＿１、１２＿１）～（１１＿４、１２＿４）のうちの一方の群の差動対である第１及び第２差動対（１１＿１、１２＿１）、（１１＿２、１２＿２）のトランジスタ１１＿１、１１＿２のゲート（第１差動入力端）に各々供給され、他方の群の入力端ＩＮ３、ＩＮ４の電圧Ｖ＜３＞、Ｖ＜４＞が他方の群の差動対である第３及び第４差動対（１１＿３、１２＿３）、（１１＿４、１２＿４）のトランジスタ１１＿３、１１＿４のゲート（第１差動入力端）に各々供給され、かつ出力電圧Ｖｏｕｔである帰還電圧ＦＢが第１乃至第４差動対（１１＿１、１２＿１）～（１１＿４、１２＿４）のトランジスタ１２＿１～１２＿４のゲート（第２差動入力端）に各々供給される。

【0045】

第２の状態では、スイッチ群４１がオフとなり、スイッチ群４２がオンとなり、一方の群の入力端ＩＮ１、ＩＮ２の電圧Ｖ＜１＞、Ｖ＜２＞が他方の群の差動対である第３及び第４差動対（１１＿３、１２＿３）、（１１＿４、１２＿４）のトランジスタ１２＿３～１２＿４のゲート（第２差動入力端）に各々供給され、他の群の入力端ＩＮ３、ＩＮ４の電圧Ｖ＜３＞、Ｖ＜４＞が一方の群の差動対である第１及び第２差動対（１１＿１、１２＿１）、（１１＿２、１２＿２）のトランジスタ１２＿１～１２＿２のゲート（第２差動入力端）に各々供給され、帰還電圧ＦＢが第１乃至第４差動対（１１＿１、１２＿１）～（１１＿４、１２＿４）のトランジスタ１１＿１～１１＿４のゲート（第１差動入力端）に各々供給される。

【0046】

具体的には、図４Ａに示すように、第１の状態（ＣＰ１）では、第１差動対（１１＿１、１２＿１）のトランジスタ１１＿１のゲートに電圧Ｖ＜１＞が電圧Ｖ（ＴＬ１）として供給され、第２差動対（１１＿２、１２＿２）のトランジスタ１１＿２のゲートに電圧Ｖ＜２＞が電圧Ｖ（ＴＬ２）として供給され、第３差動対（１１＿３、１２＿３）のトランジスタ１１＿３のゲートに電圧Ｖ＜３＞が電圧Ｖ（ＴＬ３）として供給され、第４差動対（１１＿４、１２＿４）のトランジスタ１１＿４のゲートに電圧Ｖ＜４＞が電圧Ｖ（ＴＬ４）が供給される。同時に第１乃至第４差動対（１１＿１、１２＿１）～（１１＿４、１２＿４）のトランジスタ１２＿１～１２＿４各々のゲートに帰還電圧ＦＢが電圧Ｖ（ＴＲ１）～Ｖ（ＴＲ４）として供給される。

【0047】

第１の状態は第１の期間に亘って生じる。第１の期間の経過後の第２の期間では第２の状態が生じる。第２の状態（ＣＰ２）では、第１乃至第４差動対（１１＿１、１２＿１）～（１１＿４、１２＿４）のトランジスタ１１＿１～１１＿４各々のゲートに帰還電圧ＦＢが電圧Ｖ（ＴＬ１）～Ｖ（ＴＬ４）として供給される。同時に第１差動対（１１＿１、１２＿１）のトランジスタ１２＿１のゲートに電圧Ｖ＜３＞が電圧Ｖ（ＴＲ１）として供給され、第２差動対（１１＿２、１２＿２）のトランジスタ１２＿２のゲートに電圧Ｖ＜４＞が電圧Ｖ（ＴＲ２）として供給され、第３差動対（１１＿３、１２＿３）のトランジスタ１２＿３のゲートに電圧Ｖ＜１＞が電圧Ｖ（ＴＲ３）として供給され、第４差動対（１１＿４、１２＿４）のトランジスタ１２＿４のゲートに電圧Ｖ＜２＞が電圧Ｖ（ＴＲ４）として供給される。

【0048】

図４Ｂは、第１乃至第４差動対（１１＿１、１２＿１）～（１１＿４、１２＿４）の入力電圧である、第１の状態（ＣＰ１）の電圧Ｖ（ＴＬ１）～Ｖ（ＴＬ４）及び第２の状態（ＣＰ２）の電圧Ｖ（ＴＲ１）～Ｖ（ＴＲ４）と電圧Ｖ＜１＞～Ｖ＜４＞との対応関係を示している。尚、図４Ｂにおいて、本発明のデジタルアナログ変換器の特性の傾向を示すため、電圧Ｖ＜１＞～Ｖ＜４＞は具体的な電圧値ではなく相対的な電圧レベルを用いて示す。

【0049】

ここで、電圧ＶＡ及びＶＢの電圧レベルをＶＡ＝０、ＶＢ＝４とした場合には電圧Ｖ＜１＞～Ｖ＜４＞の各々には電圧レベル０又は４が割り当てられる。デジタルデータ信号ＤＴが示すデジタル値（Ｄ１、Ｄ０）は（０、０）、（０、１）、（１、０）、（１、１）の４値を示すので、その４値の各々で第１の状態の電圧Ｖ（ＴＬ１）～Ｖ（ＴＬ４）及び第２の状態の電圧Ｖ（ＴＲ１）～Ｖ（ＴＲ４）に対して電圧レベル０又は４が設定される。

【0050】

デジタル値（Ｄ１、Ｄ０）が（０、０）である時のデコーダ５０の選択電圧の電圧レベルはＶ＜１＞＝４、Ｖ＜２＞＝Ｖ＜３＞＝Ｖ＜４＞＝０となり、デジタル値（Ｄ１、Ｄ０）が（０、１）である時のデコーダ５０の選択電圧の電圧レベルはＶ＜１＞＝Ｖ＜２＞＝４、Ｖ＜３＞＝Ｖ＜４＞＝０となり、デジタル値（Ｄ１、Ｄ０）が（１、０）である時のデコーダ５０の選択電圧の電圧レベルはＶ＜１＞＝Ｖ＜２＞＝Ｖ＜３＞＝４、Ｖ＜４＞＝０となり、デジタル値（Ｄ１、Ｄ０）が（１、１）である時のデコーダ５０の選択電圧の電圧レベルはＶ＜１＞＝Ｖ＜２＞＝Ｖ＜３＞＝Ｖ＜４＞＝４となる。

【0051】

図４Ｃに示すように、デジタル値（Ｄ１、Ｄ０）が（０、０）である時の第１の状態（ＣＰ１）では、第１差動対（１１＿１、１２＿１）のトランジスタ１１＿１のゲートに電圧レベル４のＶ（ＴＬ１）が供給され、第２乃至第４差動対（１１＿２、１２＿２）～（１１＿４、１２＿４）のトランジスタ１１＿２～１１＿４のゲートに電圧レベル０のＶ（ＴＬ２）～Ｖ（ＴＬ４）が各々供給される。デジタル値（Ｄ１、Ｄ０）が（０、０）である時の第２の状態（ＣＰ２）では、第３差動対（１１＿３、１２＿３）のトランジスタ１２＿３のゲートに電圧レベル４のＶ（ＴＲ３）が供給され、第１、第２及び第４差動対（１１＿１、１２＿１）、（１１＿２、１２＿２）、（１１＿４、１２＿４）のトランジスタ１２＿１、１２＿２、１１＿４のゲートに電圧レベル０のＶ（ＴＲ１）、Ｖ（ＴＲ２）、Ｖ（ＴＲ４）が供給される。この第１及び第２の状態において出力電圧Ｖｏｕｔは電圧レベル１となる。

【0052】

デジタル値（Ｄ１、Ｄ０）が（０、１）である時の第１の状態（ＣＰ１）では、第１及び第２差動対（１１＿１、１２＿１）、（１１＿２、１２＿２）のトランジスタ１１＿１、１１＿２のゲートに電圧レベル４のＶ（ＴＬ１）、Ｖ（ＴＬ２）が各々供給され、第３及び第４差動対（１１＿３、１２＿３）、（１１＿４、１２＿４）のトランジスタ１１＿３、１１＿４のゲートに電圧レベル０のＶ（ＴＬ３）、Ｖ（ＴＬ４）が供給される。デジタル値（Ｄ１、Ｄ０）が（０、１）である時の第２の状態（ＣＰ２）では、第１及び第２差動対（１１＿１、１２＿１）、（１１＿２、１２＿２）のトランジスタ１２＿１、１２＿２のゲートに電圧レベル０のＶ（ＴＲ１）、Ｖ（ＴＲ２）が各々供給され、第３及び第４差動対（１１＿３、１２＿３）、（１１＿４、１２＿４）のトランジスタ１２＿３、１２＿４各々のゲートに電圧レベル４のＶ（ＴＲ３）、Ｖ（ＴＲ４）が各々供給される。この第１及び第２の状態において出力電圧Ｖｏｕｔは電圧レベル２となる。

【0053】

デジタル値（Ｄ１、Ｄ０）が（１、０）である時の第１の状態（ＣＰ１）では、第１乃至第３差動対（１１＿１、１２＿１）～（１１＿３、１２＿３）のトランジスタ１１＿１～１１＿３のゲートに電圧レベル４のＶ（ＴＬ１）～Ｖ（ＴＬ３）が各々供給され、第４差動対（１１＿４、１２＿４）のトランジスタ１１＿４のゲートに電圧レベル０のＶ（ＴＬ４）が供給される。デジタル値（Ｄ１、Ｄ０）が（１、０）である時の第２の状態（ＣＰ２）では、第１、第３及び第４差動対（１１＿１、１２＿１）、（１１＿３、１２＿３）、（１１＿４、１２＿４）のトランジスタ１２＿１、１２＿３、１２＿４のゲートに電圧レベル４のＶ（ＴＲ１）、Ｖ（ＴＲ３）、Ｖ（ＴＲ４）が各々供給され、第２差動対（１１＿２、１２＿２）のトランジスタ１２＿２のゲートに電圧レベル０のＶ（ＴＲ２）が供給される。この第１及び第２の状態において出力電圧Ｖｏｕｔは電圧レベル３となる。

【0054】

デジタル値（Ｄ１、Ｄ０）が（１、１）である時の第１の状態（ＣＰ１）では、第１乃至第４差動対（１１＿１、１２＿１）～（１１＿４、１２＿４）のトランジスタ１１＿１～１１＿４のゲートに電圧レベル４のＶ（ＴＬ１）～Ｖ（ＴＬ４）が各々供給される。デジタル値（Ｄ１、Ｄ０）が（１、１）である時の第２の状態（ＣＰ２）では、第１乃至第４差動対（１１＿１、１２＿１）～（１１＿４、１２＿４）のトランジスタ１２＿１～１２＿４のゲートに電圧レベル４のＶ（ＴＲ１）～Ｖ（ＴＲ４）が各々供給される。この第１及び第２の状態において出力電圧Ｖｏｕｔは電圧レベル４となる。

【0055】

実施例１の第１乃至第４差動対（１１＿１、１２＿１）～（１１＿４、１２＿４）の各々においては、第１の状態（第１の期間）にＭＵＸ４０からの一方のトランジスタのゲートへの入力電圧と、それに続く第２の状態（第２の期間）にＭＵＸ４０からの他方のトランジスタのゲートへの入力電圧とが互いに異なる関係を持つ状況が積極的に作り出されている。その互いに異なる電圧関係としては、具体的には、第１の状態（第１の期間）のＭＵＸ４０からの差動対の一方のトランジスタのゲートへの入力電圧レベルが０であれば、第２の状態（第２の期間）のＭＵＸ４０からの差動対の他方のトランジスタのゲートへの入力電圧レベルが４になる場合と、逆に第１の状態（第１の期間）のＭＵＸ４０からの差動対の一方のトランジスタのゲートへの入力電圧レベルが４であれば、第２の状態（第２の期間）のＭＵＸ４０からの差動対の他方のトランジスタのゲートへの入力電圧レベルが０になる場合とがある。その互いに異なる電圧関係は図４Ｃから分かるように、デジタル値（Ｄ１、Ｄ０）が（０、０）と（１、０）である時には２つの差動対で生じ、デジタル値（Ｄ１、Ｄ０）が（０、１）である時には４つの差動対で生じている。

【0056】

上述した電圧ＶＡ及びＶＢの電圧レベルをＶＡ＝０、ＶＢ＝４とした場合の出力電圧Ｖｏｕｔの電圧レベル１、２、３、４の各々の出力ばらつきをモンテカルロシミュレーションにより推定すると、図５に実線Ａで示す特性が得られた。図５において破線Ｂは、実線Ａで示す特性の比較対象としての特性である。破線Ｂで示す特性は、差動対毎に２つのトランジスタのゲート間で第１の状態（第１の期間）と第２の状態（第２の期間）とで入力信号を切り替える従来技術の場合の出力ばらつきである。この２つの特性を比較すると本実施例１ではデジタル値（Ｄ１、Ｄ０）が（０、０）、（１、０）、（０、１）である時に対応する出力電圧Ｖｏｕｔの電圧レベル１、２、３で出力ばらつきの減少を図ることができた。特に、全ての差動対において上述した互いに異なる電圧関係が生じている出力電圧Ｖｏｕｔが電圧ＶＡ、ＶＢの中間の電圧レベル２の場合に、出力ばらつきの低減効果が大きいことが分かった。このモンテカルロシミュレーションの結果から実施例１のデジタルアナログ変換器１００では高精度のオフセットキャンセルを実行することができると考えられる。

【0057】

尚、実施例１において、デジタル値（Ｄ１、Ｄ０）が（１、０）である時のデコーダ５０の選択電圧の電圧レベルはＶ＜１＞＝Ｖ＜３＞＝Ｖ＜４＞＝４、Ｖ＜２＞＝０となるようにすれば、図５Ｃに示したデジタル値毎の第１及び第２の状態における各差動対に供給される電圧Ｖ（ＴＬ１）～Ｖ（ＴＬ４）及びＶ（ＴＲ１）～Ｖ（ＴＲ４）の電圧値は図６に示す通りである。図６においては、デジタル値（Ｄ１、Ｄ０）が（１、０）である時の電圧Ｖ（ＴＬ１）～Ｖ（ＴＬ４）及びＶ（ＴＲ１）～Ｖ（ＴＲ４）の供給電圧が図４Ｃに示した場合とは異なる。すなわち、第１の状態（ＣＰ１）では、第１、第３及び第４差動対（１１＿１、１２＿１）、（１１＿３、１２＿３）、（１１＿４、１２＿４）のトランジスタ１１＿１、１１＿３、１１＿４のゲートに電圧レベル４のＶ（ＴＬ１）、Ｖ（ＴＬ３）、Ｖ（ＴＬ４）が各々供給され、第２差動対（１１＿２、１２＿２）のトランジスタ１１＿２のゲートに電圧レベル０のＶ（ＴＬ２）が供給される。一方、デジタル値（Ｄ１、Ｄ０）が（１、０）である時の第２の状態（ＣＰ２）では、第１乃至第３差動対（１１＿１、１２＿１）～（１１＿３、１２＿３）のトランジスタ１２＿１～１２＿３のゲートに電圧レベル４のＶ（ＴＲ１）～Ｖ（ＴＲ３）が各々供給され、第４差動対（１１＿４、１２＿４）のトランジスタ１２＿４のゲートに電圧レベル０のＶ（ＴＲ４）が供給される。この第１及び第２の状態においても出力電圧Ｖｏｕｔは電圧レベル３となる。

【0058】

尚、実施例１の図４Ｃでは、電圧ＶＡ及びＶＢ間を４個に分割した電圧レベルのうち、デジタル値（Ｄ１、Ｄ０）を電圧ＶＡ（電圧レベル０）を除いた電圧ＶＢまでの４個の電圧レベル１～４に割り当てた仕様例で説明したが、デジタル値（Ｄ１、Ｄ０）の（０、０）～（１、１）を電圧ＶＡを含み電圧ＶＢを除く４個の電圧レベル０～４に割り当てた仕様に置き換えることも可能である。その場合、図５Ｃの出力電圧レベル０の出力ばらつきの特性は出力電圧レベル４と同等となる。上記のような仕様変更は容易に可能であるので詳細は省略する。したがって以下の各実施例においても、Ｋビットのデジタル値を電圧ＶＡを除いた電圧ＶＢまでの２のＫ乗個の出力電圧レベル１～２^Ｋに割り当てた仕様例で説明する。

【実施例0059】

図７は実施例２として図１に示した構成のデジタルアナログ変換器１００の差動増幅器１０において、Ｋ＝２とした場合のＭＵＸ４０の他の内部構成例を示している。

【0060】

図７において、ＭＵＸ４０は、図３に示したものと同様に、２つのスイッチ群４１、４２を有している。スイッチ群４１を構成する各スイッチ４１Ｌ１～４１Ｌ４及び４１Ｒ１～４１Ｒ４は、制御信号ＣＰ１に応答して第１の期間においてオンとなり、第２の期間にオフとなる。スイッチ群４２を構成する各スイッチ４２Ｌ１～４２Ｌ４及び４２Ｒ１～４２Ｒ４は、制御信号ＣＰ２に応答して第２の期間においてオンとなり、第１の期間にオフとなる。

【0061】

スイッチ群４１のオン時には、デコーダ５０から供給される電圧Ｖ＜１＞～Ｖ＜４＞はスイッチ４１Ｌ１～４１Ｌ４を介して電圧Ｖ（ＴＬ１）～Ｖ（ＴＬ４）として出力され、出力電圧Ｖｏｕｔである帰還電圧ＦＢはスイッチ４１Ｒ１～４１Ｒ４を介して電圧Ｖ（ＴＲ１）～Ｖ（ＴＲ４）として出力される。一方、スイッチ群４２のオン時には、デコーダ５０から供給される電圧Ｖ＜１＞～Ｖ＜４＞のうちの電圧Ｖ＜１＞は４２Ｒ４を介して電圧Ｖ（ＴＲ４）として出力され、電圧Ｖ＜２＞は４２Ｒ３を介して電圧Ｖ（ＴＲ３）として出力され、電圧Ｖ＜３＞は４２Ｒ２を介して電圧Ｖ（ＴＲ２）として出力され、電圧Ｖ＜４＞は４２Ｒ１を介して電圧Ｖ（ＴＲ１）として出力され、帰還電圧ＦＢはスイッチ４２Ｌ１～４２Ｌ４を介して電圧Ｖ（ＴＬ１）～Ｖ（ＴＬ４）として出力される。

【0062】

次に、図７に示した内部構成のＭＵＸ４０の場合の第１及び第２の状態について説明する。図３と同様に、ＭＵＸ４０において、電圧Ｖ＜１＞、Ｖ＜２＞を受ける入力端ＩＮ１、ＩＮ２の群と電圧Ｖ＜３＞、Ｖ＜４＞を受ける入力端ＩＮ３、ＩＮ４の群とに分けられ、第１及び第２差動対（１１＿１、１２＿１）、（１１＿２、１２＿２）の群と第３及び第４差動対（１１＿３、１２＿３）、（１１＿４、１２＿４）の群とに分けられている。

【0063】

図８Ａに示すように、第１の状態（ＣＰ１）では、第１差動対（１１＿１、１２＿１）のトランジスタ１１＿１のゲートに電圧Ｖ＜１＞が電圧Ｖ（ＴＬ１）として供給され、第２差動対（１１＿２、１２＿２）のトランジスタ１１＿２のゲートに電圧Ｖ＜２＞が電圧Ｖ（ＴＬ２）として供給され、第３差動対（１１＿３、１２＿３）のトランジスタ１１＿３のゲートに電圧Ｖ＜３＞が電圧Ｖ（ＴＬ３）として供給され、第４差動対（１１＿４、１２＿４）のトランジスタ１１＿４のゲートに電圧Ｖ＜４＞が電圧Ｖ（ＴＬ４）が供給される。同時に第１乃至第４差動対（１１＿１、１２＿１）～（１１＿４、１２＿４）のトランジスタ１２＿１～１２＿４各々のゲートに帰還電圧ＦＢが電圧Ｖ（ＴＲ１）～Ｖ（ＴＲ４）として供給される。

【0064】

第１の状態（ＣＰ１）は第１の期間に亘って生じる。第１の期間の経過後の第２の期間では第２の状態が生じる。第２の状態（ＣＰ２）では、第１乃至第４差動対（１１＿１、１２＿１）～（１１＿４、１２＿４）のトランジスタ１１＿１～１１＿４各々のゲートに帰還電圧ＦＢが電圧Ｖ（ＴＬ１）～Ｖ（ＴＬ４）として供給される。同時に第１差動対（１１＿１、１２＿１）のトランジスタ１２＿１のゲートに電圧Ｖ＜４＞が電圧Ｖ（ＴＲ１）として供給され、第２差動対（１１＿２、１２＿２）のトランジスタ１２＿２のゲートに電圧Ｖ＜３＞が電圧Ｖ（ＴＲ２）として供給され、第３差動対（１１＿３、１２＿３）のトランジスタ１２＿３のゲートに電圧Ｖ＜２＞が電圧Ｖ（ＴＲ３）として供給され、第４差動対（１１＿４、１２＿４）のトランジスタ１２＿４のゲートに電圧Ｖ＜１＞が電圧Ｖ（ＴＲ４）として供給される。

【0065】

図８Ｂは上述した図８Ａの第１の状態（ＣＰ１）の電圧Ｖ（ＴＬ１）～Ｖ（ＴＬ４）と第２の状態（ＣＰ２）の電圧Ｖ（ＴＲ１）～Ｖ（ＴＲ４）とに対する電圧Ｖ＜１＞～Ｖ＜４＞の割り当てを示している。

【0066】

ここで、電圧ＶＡ及びＶＢの電圧レベルをＶＡ＝０、ＶＢ＝４とした場合には電圧Ｖ＜１＞～Ｖ＜４＞には電圧レベル０又は４が割り当てられる。デジタルデータ信号ＤＴが示すデジタル値（Ｄ１、Ｄ０）は（０、０）、（０、１）、（１、０）、（１、１）の４値を示すので、その４値の各々で第１の状態の電圧Ｖ（ＴＬ１）～Ｖ（ＴＬ４）及び第２の状態の電圧Ｖ（ＴＲ１）～Ｖ（ＴＲ４）に対して電圧レベル０又は４が設定される。

【0067】

デジタル値（Ｄ１、Ｄ０）が（０、０）である時のデコーダ５０の選択電圧の電圧レベルはＶ＜１＞＝４、Ｖ＜２＞～Ｖ＜４＞＝０となり、デジタル値（Ｄ１、Ｄ０）が（０、１）である時のデコーダ５０の選択電圧の電圧レベルはＶ＜１＞＝Ｖ＜２＞＝４、Ｖ＜３＞＝Ｖ＜４＞＝０となり、デジタル値（Ｄ１、Ｄ０）が（１、０）である時のデコーダ５０の選択電圧の電圧レベルはＶ＜１＞～Ｖ＜３＞＝４、Ｖ＜４＞＝０となり、デジタル値（Ｄ１、Ｄ０）が（１、１）である時のデコーダ５０の選択電圧の電圧レベルはＶ＜１＞～Ｖ＜４＞＝４となる。

【0068】

図８Ｃに示すように、デジタル値（Ｄ１、Ｄ０）が（０、０）である時の第１の状態（ＣＰ１）では、第１差動対（１１＿１、１２＿１）のトランジスタ１１＿１のゲートに電圧レベル４のＶ（ＴＬ１）が供給され、第２乃至第４差動対（１１＿２、１２＿２）～（１１＿４、１２＿４）のトランジスタ１１＿２～１１＿４のゲートに電圧レベル０のＶ（ＴＬ２）～Ｖ（ＴＬ４）が各々供給される。デジタル値（Ｄ１、Ｄ０）が（０、０）である時の第２の状態（ＣＰ２）では、第４差動対（１１＿４、１２＿４）のトランジスタ１２＿４のゲートに電圧レベル４のＶ（ＴＲ４）が供給され、第１乃至第３差動対（１１＿１、１２＿１）、～（１１＿３、１２＿３）のトランジスタ１２＿１～１１＿３のゲートに電圧レベル０のＶ（ＴＲ１）～Ｖ（ＴＲ３）が供給される。この第１及び第２の状態において出力電圧Ｖｏｕｔは電圧レベル１となる。

【0069】

デジタル値（Ｄ１、Ｄ０）が（０、１）である時の第１の状態（ＣＰ１）では、第１及び第２差動対（１１＿１、１２＿１）、（１１＿２、１２＿２）のトランジスタ１１＿１、１１＿２のゲートに電圧レベル４のＶ（ＴＬ１）、Ｖ（ＴＬ２）が各々供給され、第３及び第４差動対（１１＿３、１２＿３）、（１１＿４、１２＿４）のトランジスタ１１＿３、１１＿４のゲートに電圧レベル０のＶ（ＴＬ３）、Ｖ（ＴＬ４）が供給される。デジタル値（Ｄ１、Ｄ０）が（０、１）である時の第２の状態（ＣＰ２）では、第１及び第２差動対（１１＿１、１２＿１）、（１１＿２、１２＿２）のトランジスタ１２＿１、１２＿２のゲートに電圧レベル０のＶ（ＴＲ１）、Ｖ（ＴＲ２）が各々供給され、第３及び第４差動対（１１＿３、１２＿３）、（１１＿４、１２＿４）のトランジスタ１２＿３、１２＿４各々のゲートに電圧レベル４のＶ（ＴＲ３）、Ｖ（ＴＲ４）が各々供給される。この第１及び第２の状態において出力電圧Ｖｏｕｔは電圧レベル２となる。

【0070】

デジタル値（Ｄ１、Ｄ０）が（１、０）である時の第１の状態（ＣＰ１）では、第１乃至第３差動対（１１＿１、１２＿１）～（１１＿３、１２＿３）のトランジスタ１１＿１～１１＿３のゲートに電圧レベル４のＶ（ＴＬ１）～Ｖ（ＴＬ３）が各々供給され、第４差動対（１１＿４、１２＿４）のトランジスタ１１＿４のゲートに電圧レベル０のＶ（ＴＬ４）が供給される。デジタル値（Ｄ１、Ｄ０）が（１、０）である時の第２の状態（ＣＰ２）では、第１差動対（１１＿１、１２＿１）のトランジスタ１２＿１のゲートに電圧レベル０のＶ（ＴＲ１）が供給され、第２乃至第４差動対（１１＿２、１２＿２）～（１１＿４、１２＿４）のトランジスタ１２＿２～１２＿４のゲートに電圧レベル４のＶ（ＴＲ２）～Ｖ（ＴＲ４）が各々供給される。この第１及び第２の状態において出力電圧Ｖｏｕｔは電圧レベル３となる。

【0071】

デジタル値（Ｄ１、Ｄ０）が（１、１）である時の第１の状態（ＣＰ１）では、第１乃至第４差動対（１１＿１、１２＿１）～（１１＿４、１２＿４）のトランジスタ１１＿１～１１＿４のゲートに電圧レベル４のＶ（ＴＬ１）～Ｖ（ＴＬ４）が各々供給される。デジタル値（Ｄ１、Ｄ０）が（１、１）である時の第２の状態（ＣＰ２）では、第１乃至第４差動対（１１＿１、１２＿１）～（１１＿４、１２＿４）のトランジスタ１２＿１～１２＿４のゲートに電圧レベル４のＶ（ＴＲ１）～Ｖ（ＴＲ４）が各々供給される。この第１及び第２の状態において出力電圧Ｖｏｕｔは電圧レベル４となる。

【0072】

実施例２の第１乃至第４差動対（１１＿１、１２＿１）～（１１＿４、１２＿４）の各々においては、実施例１と同様に、第１の状態（第１の期間）のＭＵＸ４０からの一方のトランジスタのゲートへの入力電圧とそれに続く第２の状態（第２の期間）のＭＵＸ４０からの他方のトランジスタのゲートへの入力電圧とが互いに異なる関係を持つ状況が積極的に作り出されている。その互いに異なる電圧関係は図８Ｃから分かるように、デジタル値（Ｄ１、Ｄ０）が（０、０）と（１、０）である時には２つの差動対で生じ、デジタル値（Ｄ１、Ｄ０）が（０、１）である時には４つの差動対で生じているので、実施例１と同様に、出力電圧Ｖｏｕｔの電圧レベル１、２、３で出力ばらつきの減少を図ることができたと考えられる。よって、実施例２のデジタルアナログ変換器１００でも高精度のオフセットキャンセルを実行することができると考えられる。

【0073】

尚、実施例２において、デジタル値（Ｄ１、Ｄ０）が（１、０）である時のデコーダ５０の選択電圧の電圧レベルはＶ＜１＞＝Ｖ＜３＞＝Ｖ＜４＞＝４、Ｖ＜２＞＝０となるようにすれば、図８Ｃに示したデジタル値毎の第１及び第２の状態における各差動対に供給される電圧Ｖ（ＴＬ１）～Ｖ（ＴＬ４）及びＶ（ＴＲ１）～Ｖ（ＴＲ４）の電圧値は図９に示す通りである。図９においては、デジタル値（Ｄ１、Ｄ０）が（１、０）である時の電圧Ｖ（ＴＬ１）～Ｖ（ＴＬ４）及びＶ（ＴＲ１）～Ｖ（ＴＲ４）の供給電圧が図８Ｃに示した場合とは異なる。すなわち、第１の状態（ＣＰ１）では、第１、第３及び第４差動対（１１＿１、１２＿１）、（１１＿３、１２＿３）、（１１＿４、１２＿４）のトランジスタ１１＿１、１１＿３、１１＿４のゲートに電圧レベル４のＶ（ＴＬ１）、Ｖ（ＴＬ３）、Ｖ（ＴＬ４）が各々供給され、第２差動対（１１＿２、１２＿２）のトランジスタ１１＿２のゲートに電圧レベル０のＶ（ＴＬ２）が供給される。一方、デジタル値（Ｄ１、Ｄ０）が（１、０）である時の第２の状態（ＣＰ２）では、第１、第２及び第４差動対（１１＿１、１２＿１）、（１１＿２、１２＿２）、（１１＿４、１２＿４）のトランジスタ１２＿１、１２＿２、１２＿４のゲートに電圧レベル４のＶ（ＴＲ１）、Ｖ（ＴＲ２）、Ｖ（ＴＲ４）が各々供給され、第３差動対（１１＿３、１２＿３）のトランジスタ１２＿３のゲートに電圧レベル０のＶ（ＴＲ３）が供給される。この第１及び第２の状態においても出力電圧Ｖｏｕｔは電圧レベル３となる。