特開 2024-151483 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024151483

(43)【公開日】2024-10-25

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241018BHJP

   H01L 29/739 20060101ALI20241018BHJP

   H01L 29/861 20060101ALI20241018BHJP

【ＦＩ】

H01L29/78 657D

H01L29/78 653A

H01L29/78 652J

H01L29/78 655B

H01L29/78 655D

H01L29/78 652C

H01L29/91 C

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023064852

(22)【出願日】2023-04-12

(71)【出願人】

【識別番号】000233273

【氏名又は名称】ミネベアパワーデバイス株式会社

(74)【代理人】

【識別番号】110000925

【氏名又は名称】弁理士法人信友国際特許事務所

(72)【発明者】

【氏名】生井 正輝

(72)【発明者】

【氏名】白石 正樹

(57)【要約】      （修正有）

【課題】逆バイアス安全動作領域（Reverse Bias Safe Operating Area：ＲＢＳＯＡ）の拡大を図れるＲＣ－ＩＧＢＴ構成の半導体装置を提供する。
【解決手段】ｎ－型のドリフト層１００、ｐ型のボディ層１０１、ｎ＋型の第１拡散層１０及びｐ型コレクタ層１０４を備え、ＩＧＢＴ素子１ｔｒを配置したトランジスタ領域１０ｔｒと、ｐ型のボディ層１０１’、ドリフト層及びｎ＋型の第２拡散層１０６で構成されたＦＷＤ（還流ダイオード）素子１ｄを配置したダイオード領域１０ｄと、を同一の半導体基板に設けた半導体装置１であって、ダイオード領域は、ボディ層とドリフト層との間に、ドリフト層よりも不純物濃度の高い第１導電型のバリア層１０３’を有し、ダイオード領域内におけるトランジスタ領域との境界領域１０ｄｂは、ボディ層とドリフト層とが接する面積が、ダイオード領域内の他のダイオード領域１０ｄａよりも広い。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１導電型のドリフト層と、
前記ドリフト層の一主面側の表面層に形成された第２導電型のボディ層と、
前記ボディ層の一主面側の表面層に部分的に形成された第１導電型の第１拡散層と、
前記ドリフト層の他主面側の表面層に分配して形成された第２導電型のコレクタ層および前記ドリフト層よりも不純物濃度の高い第１導電型の第２拡散層とを備え、
前記第１拡散層、前記ボディ層、前記ドリフト層、および前記コレクタ層で構成されたＩＧＢＴ素子を配置したトランジスタ領域と、前記ボディ層、前記ドリフト層、および前記第２拡散層で構成されたＦＷＤ素子を配置したダイオード領域とを同一の半導体基板に設けた半導体装置であって、
前記ダイオード領域は、前記ボディ層と前記ドリフト層との間に、前記ドリフト層よりも不純物濃度の高い第１導電型のバリア層を有し、
前記ダイオード領域内における前記トランジスタ領域との境界領域は、前記ボディ層と前記ドリフト層とが接する面積が、前記ダイオード領域内の他の領域よりも広い
半導体装置。

【請求項2】

前記ダイオード領域内において、前記境界領域以外の領域のみに前記バリア層が設けられている
請求項１に記載の半導体装置。

【請求項3】

前記境界領域は、前記トランジスタ領域から１００μｍまでの範囲の領域である
請求項１に記載の半導体装置。

【請求項4】

前記トランジスタ領域は、前記ボディ層と前記ドリフト層との間に前記バリア層を有する
請求項１に記載の半導体装置。

【請求項5】

前記境界領域は、前記ボディ層の深さが、他の領域よりも深い
請求項１に記載の半導体装置。

【請求項6】

前記半導体基板の一主面側には、トレンチと、前記トレンチ内に絶縁膜を介して埋め込まれた電極パターンとを有し、
前記ボディ層の深さは、前記境界領域において前記トレンチよりも深く、他の領域において前記トレンチよりも浅い
請求項１に記載の半導体装置。

【請求項7】

前記境界領域においては、前記ボディ層が前記トレンチの底面を覆って設けられている
請求項６に記載の半導体装置。

【請求項8】

前記トランジスタ領域において前記第１拡散層は、前記トレンチ内の絶縁膜に接して設けられ、
前記バリア層は、前記トレンチ間に配置されている
請求項６に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）と還流ダイオードとを同一の基板に設けたＲＣ－ＩＧＢＴ構成の半導体装置に関する技術として、下記特許文献１に開示の技術がある。この特許文献１には、「半導体基板において、ＩＧＢＴ領域及びダイオード領域が形成されている素子領域を取り囲む外周領域に、ダイオード領域のアノード層と同電位の電圧が印加される第２導電型のガードリングが形成される。カソード層とガードリングとは、半導体基板の表面に平行な面へ投影した場合のカソード層とガードリングとの間の距離の最小値をＬとし、半導体基板の厚みをｄとしたとき、Ｌ／ｄ≧１．５を満たす位置に形成される。これにより、ガードリングからドリフト層に多量のキャリアが注入されることが抑制され、ダイオード領域が逆方向バイアスに切り替わった時に、アノード層に多量のホールが流れ込むことを抑制できる。その結果、ダイオードのリカバリ耐量の一層の向上を図ることができる。」と記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１７－２２４６８５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、上述した構成の半導体装置では、ＩＧＢＴをオン動作させた場合に、ＩＧＢＴ領域に少数キャリアを蓄積させることで得られる伝導度変調により、高耐圧でありながらもオン抵抗を低く抑える他動作が可能となっている。しかしながら、ＩＧＢＴのターンオフ動作においては、ＩＧＢＴ領域に蓄積されたキャリアが、スイッチング損失の増大による素子の熱破壊を招く要因となり、逆バイアス安全動作領域（Reverse Bias Safe Operating Area：ＲＢＳＯＡ）を狭めている。

【0005】

そこで本発明は、逆バイアス安全動作領域（Reverse Bias Safe Operating Area：ＲＢＳＯＡ）の拡大を図ることが可能なＲＣ－ＩＧＢＴ構成の半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記課題を解決するために、例えば特許請求の範囲に記載の構成を採用する。
本願は上記課題を解決する手段を複数含んでいるが、その一例を挙げるならば、第１導電型のドリフト層と、前記ドリフト層の一主面側の表面層に形成された第２導電型のボディ層と、前記ボディ層の一主面側の表面層に部分的に形成された第１導電型の第１拡散層と、前記ドリフト層の他主面側の表面層に分配して形成された第２導電型のコレクタ層および前記ドリフト層よりも不純物濃度の高い第１導電型の第２拡散層とを備え、前記第１拡散層、前記ボディ層、前記ドリフト層、および前記コレクタ層で構成されたＩＧＢＴ素子を配置したトランジスタ領域と、前記ボディ層、前記ドリフト層、および前記第２拡散層で構成されたＦＷＤ素子を配置したダイオード領域とを同一の半導体基板に設けた半導体装置であって、前記ダイオード領域は、前記ボディ層と前記ドリフト層との間に、前記ドリフト層よりも不純物濃度の高い第１導電型のバリア層を有し、前記ダイオード領域内における前記トランジスタ領域との境界領域は、前記ボディ層と前記ドリフト層とが接する面積が、前記ダイオード領域内の他の領域よりも広い半導体装置である。

【発明の効果】

【0007】

本発明により、逆バイアス安全動作領域（Reverse Bias Safe Operating Area：ＲＢＳＯＡ）の拡大を図ることが可能なＲＣ－ＩＧＢＴ構成の半導体装置を提供することができる。

【図面の簡単な説明】

【0008】

【図1】第１実施形態に係る半導体装置の断面模式図（その１）である。

【図2】第１実施形態に係る半導体装置の断面模式図（その２）である。

【図3】第２実施形態に係る半導体装置の断面模式図である。

【発明を実施するための形態】

【0009】

以下、本発明を適用した各実施の形態を図面に基づいて詳細に説明する。なお、以下に説明する各実施の形態においては、同一構成要素には同一の符号を付し、重複する説明は省略する。また、以下においては、第１導電型をｎ型、第２導電型をｐ型として説明を行うが、導電型は逆であってもよい。

【0010】

≪第１実施形態≫
図１は、第１実施形態に係る半導体装置１の断面模式図（その１）である。この図に示す半導体装置１は、同一の半導体基板１０に、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下ＩＧＢＴ素子１ｔｒと記す）と、還流ダイオード（Free Wheeling Diode：以下ＦＷＤ素子１ｄと記す）とを設けた逆導通型ＩＧＢＴ（ＲＣ－ＩＧＢＴ）である。以下、この半導体装置１について、半導体基板１０を平面視的に見た場合の領域構成、半導体基板１０を断面から見た場合の断面構成の順に説明する。

【0011】

＜領域構成＞
先ず、半導体装置１の領域構成を説明する。半導体装置１が設けられた半導体基板１０は、複数のＩＧＢＴ素子１ｔｒが配置されたトランジスタ領域１０ｔｒと、複数のＦＷＤ素子１ｄが配置されたダイオード領域１０ｄとを有する。ここでは、トランジスタ領域１０ｔｒとダイオード領域１０ｄとは、例えば一つの配列方向［ｘ］に沿って交互に配置されていることとするが、これに限定されることはなく、トランジスタ領域１０ｔｒの中に島状にダイオード領域１０ｄが配置された構成であってもよい。

【0012】

ダイオード領域１０ｄは、トランジスタ領域１０ｔｒに隣接する領域を境界領域１０ｄｂとしている。このような境界領域１０ｄｂは、トランジスタ領域１０ｔｒの境界から１００μｍ程度の領域であり、以降に説明するようにトランジスタ領域１０ｔｒのキャリアに対して、ダイオード領域１０ｄの拡散層が影響を及ぼすことが可能な範囲であることとする。

【0013】

このような境界領域１０ｄｂには、ダイオード領域１０ｄ内における他のダイオード領域１０ｄａに設けられているＦＷＤ素子１ｄａとは異なる構成の境界領域ＦＷＤ素子１ｄｂが設けられている。以降、境界領域１０ｄｂを含むダイオード領域１０ｄのうち、境界領域１０ｄｂ以外の領域を、単にダイオード領域１０ｄａと称する。また、境界領域１０ｄｂ以外のダイオード領域１０ｄａに設けられたＦＷＤ素子１ｄを、境界領域ＦＷＤ素子１ｄｂに対して、単にＦＷＤ素子１ｄａと称して説明を行う。

【0014】

図１は、トランジスタ領域１０ｔｒ－境界領域１０ｄｂ－ダイオード領域１０ｄａ間にわたる配列方向［ｘ］の断面構造を示しており、３素子分のＩＧＢＴ素子１ｔｒと、２素子分の境界領域ＦＷＤ素子１ｄｂと、３素子部のＦＷＤ素子１ｄａの断面を示している。なお、図１においては、境界領域１０ｄｂの配列方向［ｘ］に、２つの境界領域ＦＷＤ素子１ｄｂが配置された例を示しているが、これに限定されることはない。配列方向［ｘ］に対する境界領域ＦＷＤ素子１ｄｂの配置数は、１００μｍ程度の幅を有する境界領域１０ｄｂ内に配置される１以上の数であればよい。

【0015】

＜断面構成＞
次に、半導体装置１の断面構成を説明する。半導体装置１が設けられた半導体基板１０は、第１導電型の不純物濃度が比較的薄い基板であって、ここではｎ－基板である。この半導体基板１０は、一主面（ここでは表面と称する）側に複数のトレンチ１０ａを有する。各トレンチ１０ａは、配列方向［ｘ］に対して垂直方向（図面上の奥行方向）に延設されており、配列方向［ｘ］に対しては、各素子、すなわち各ＩＧＢＴ素子１ｔｒ、および各ＦＷＤ素子１ｄに対応して設けられている。これらのトレンチ１０ａは、同一工程で形成されたものであって、同一の深さを有していてよい。

【0016】

各トレンチ１０ａ内には、トレンチ１０ａの内壁に設けられた絶縁膜１１を介して、電極パターン１２で埋め込まれている。絶縁膜１１は、トレンチ１０ａの内壁に成膜したものであってもよいし、酸化または窒化によりトレンチ１０ａの内壁から半導体基板１０内に成長させた膜であってもよい。

【0017】

このような絶縁膜１１のうち、特にトランジスタ領域１０ｔｒの絶縁膜１１はゲート絶縁膜１１ｇとして機能する。また、電極パターン１２のうちトランジスタ領域１０ｔｒの電極パターン１２は、ゲート電極１２ｇとして用いられる。一方、ダイオード領域１０ｄの電極パターン１２は、以降に説明するエミッタ電極１４に接続されていることする。

【0018】

また半導体基板１０の表面上には、電極パターン１２を覆う状態で層間絶縁膜１３がパターン形成されている。この層間絶縁膜１３は、電極パターン１２を覆うとともに、トレンチ１０ａ間において半導体基板１０を露出する形状にパターニングされている。またさらに、半導体基板１０の一主面上には、層間絶縁膜１３を介してエミッタ電極１４がパターン形成されている。エミッタ電極１４は、層間絶縁膜１３によって、トレンチ１０ａ内の電極パターン１２とは絶縁状態に保たれる一方、層間絶縁膜１３間において半導体基板１０に接続された状態となっている。

【0019】

これに対し、半導体基板１０の他主面（ここでは裏面と称する）上には、コレクタ電極１５がパターン形成されている。

【0020】

次に、トランジスタ領域１０ｔｒ、ダイオード領域１０ｄａ、および境界領域１０ｄｂにおける半導体基板１０内部の拡散層構造を説明する。拡散層は、ｎ－の半導体基板１０に対してｎ型不純物またはｐ型不純物を導入することによって形成された各導電型を有する層である。以下においては、不純物導入による拡散層の形成で残された半導体基板１０におけるｎ－領域を、特にｎ－ドリフト層１００と称して説明を行う。

【0021】

［トランジスタ領域１０ｔｒ］
トランジスタ領域１０ｔｒにおいて、トレンチ１０ａが設けられている半導体基板１０の表面側は、ｐ型の拡散層（ｐ型ボディ層１０１と称する）で覆われている。このｐ型ボディ層１０１は、先に説明したトレンチ１０ａよりも浅く形成されていることとする。

【0022】

ｐ型ボディ層１０１の表面側には、ゲート絶縁膜１１ｇに接する位置において、層間絶縁膜１３から露出する幅を有するｎ＋拡散層１０２が設けられている。ｎ＋拡散層１０２は、ｎ型（第１導電型）の第１拡散層として設けられたものである。ｎ＋拡散層１０２は、隣り合って配置されているトレンチ１０ａ間において隙間を有して設けられており、この隙間においてｐ型ボディ層１０１が半導体基板１０の表面に露出した状態となっている。これにより、ｐ型ボディ層１０１とｎ＋拡散層１０２とは、トレンチ１０ａ間において、エミッタ電極１４に接続した状態となっている。

【0023】

また、ｐ型ボディ層１０１とｎ－ドリフト層１００との間には、半導体基板１０よりもｎ型不純物の濃度が高いｎ型の拡散層からなるｎ型バリア層１０３が設けられている。ｎ型バリア層１０３は、トレンチ１０ａよりも浅い位置に形成されており、トレンチ１０ａ間に配置されていることとする。なお、図面においては、トレンチ１０ａ間を塞ぐようにｎ型バリア層１０３を設けた構成を示したが、ｎ型バリア層１０３は、トレンチ１０ａ間の中央に配置されていて、ゲート絶縁膜１１ｇに対して離間して設けられていてもよい。

【0024】

以上の構成により、トランジスタ領域１０ｔｒにおける半導体基板１０の表面側は、ｎ＋拡散層１０２をドレイン、ｎ型バリア層１０３およびｎ－ドリフト層１００をソースとしたＭＯＳ型トランジスタが配置された状態となっている。

【0025】

一方、トランジスタ領域１０ｔｒにおいて、半導体基板１０の裏面側は、最外面がｐ型拡散層からなるｐ型コレクタ層１０４が設けられている。また半導体基板１０において、ｐ型コレクタ層１０４とｎ－ドリフト層１００との間には、ｎ型拡散層からなるｎ型バッファ層１０５が設けられている。なお、このｎ型バッファ層１０５は、必要に応じて設けられていればよく、設けられていなくてもよい。

【0026】

以上の構成により、トランジスタ領域１０ｔｒには、ｐ型ボディ層１０１と、ｐ型コレクタ層１０４との間に、ｎ型バリア層１０３、ｎ－ドリフト層１００、およびｎ型バッファ層１０５が挟持されたＰＮＰバイポーラトランジスタが配置された状態となっている。そして、このトランジスタ領域１０ｔｒには、半導体基板１０の表面側に配置されたＭＯＳ型トランジスタを、ＰＮＰバイポーラトランジスタのスイッチング素子として用いたＩＧＢＴ素子１ｔｒが配置された状態となっている。

【0027】

このＩＧＢＴ素子１ｔｒは、エミッタ電極１４に対して正の電圧をゲート電極１２ｇに印加することにより、電流導通状態となる。この場合、ｐ型ボディ層１０１のゲート電極１２ｇに沿った位置に電子が集まり、ｎ型に反転したチャネルが形成されることにより、ＰＮＰバイポーラトランジスタにベース電流が流れる。そして、エミッタ電極１４から供給された電子は、ｎ＋拡散層１０２、ｎ型のチャネル、ｎ型バリア層１０３、ｎ－ドリフト層１００、ｎ型バッファ層１０５、およびｐ型コレクタ層１０４の経路でコレクタ電極１５に達する。またコレクタ電極１５から供給された正孔は、電子と逆の経路でエミッタ電極１４に到達する。

【0028】

この際、ｎ型バリア層１０３を設けたことにより、ｎ－ドリフト層１００からｐ型ボディ層１０１への正孔の移動が防止され、ｎ－ドリフト層１００に効果的に正孔を溜めることができる。これにより、ＩＧＢＴ素子１ｔｒの伝導度変調効果を確実とし、オン抵抗の上昇を抑えることが可能な構成となっている。

【0029】

［ダイオード領域１０ｄａ］
ダイオード領域１０ｄａにおいて、トレンチ１０ａが設けられている半導体基板１０の表面側は、ｐ型ボディ層１０１からなるアノード層１０１’で覆われている。このアノード層１０１’は、先に説明したトレンチ１０ａよりも浅く形成されている。またアノード層１０１’は、トレンチ１０ａ間において、エミッタ電極１４に接続した状態となっている。

【0030】

アノード層１０１’とｎ－ドリフト層１００との間に、半導体基板１０よりもｎ型不純物の濃度が高いｎ型拡散層からなるｎ型バリア層１０３’が設けられている。このｎ型バリア層１０３’は、トランジスタ領域１０ｔｒのｎ型バリア層１０３と同一構成のものであって、同一工程で形成された層であってよい。したがって、ｎ型バリア層１０３’は、トレンチ１０ａよりも浅い位置に形成されており、トレンチ１０ａ間に配置されていることとする。また、ｎ型バリア層１０３’は、トレンチ１０ａ間の中央に配置されていて、トレンチ１０ａの内壁の絶縁膜１１に対して離間して設けられていてもよい。

【0031】

一方、ダイオード領域１０ｄにおいて、半導体基板１０の裏面側には、ドリフト層よりも不純物濃度の高い第１導電型（ｎ型）の第２拡散層が、カソード層１０６として設けられている。半導体基板１０の裏面側は、ｎ＋拡散層からなるカソード層１０６で覆われている。このカソード層１０６は、コレクタ電極１５に接して設けられ、コレクタ電極１５に接続された状態となっている。このようなカソード層１０６は、例えばトランジスタ領域１０ｔｒのｐ型コレクタ層１０４と同程度の深さを有していてよい。

【0032】

またカソード層１０６とｎ－ドリフト層１００との間には、トランジスタ領域１０ｔｒから延設されたｎ型拡散層からなるｎ型バッファ層１０５が設けられている。ｎ型バッファ層１０５のｎ型不純物濃度は、ｎ－ドリフト層１００よりも高く、カソード層１０６よりも低い。なお、このｎ型バッファ層１０５は、必要に応じて設けられていればよく、設けられていなくてもよい。

【0033】

以上のような構成により、ダイオード領域１０ｄａには、アノード層１０１’がエミッタ電極１４に接続され、カソード層１０６がコレクタ電極１５に接続されたことで、トランジスタ領域１０ｔｒに配置されたＩＧＢＴ素子１ｔｒに対して逆並列に接続されたＦＷＤ素子１ｄａが配置された状態となっている。

【0034】

このＦＷＤ素子１ｄａは、ＩＧＢＴ素子１ｔｒに対して逆並列に接続されているため、ＩＧＢＴ素子１ｔｒを導通状態とした状態においては、アノード層１０１’とカソード層１０６には逆方向バイアスが印加されることになり、電流は流れない。一方、ＦＷＤ素子１ｄａは、ＩＧＢＴ素子１ｔｒが導通状態からターンオフした場合に、ターンオフしたＩＧＢＴ素子１ｔｒに生じる還流電流を逃がす経路となり、ＩＧＢＴ素子１ｔｒの破損を防止する。

【0035】

また、上記の還流電流が流れることでることによってＦＷＤ素子１ｄａが順方向の導通状態となった場合、アノード層１０１’に接して設けたｎ型バリア層１０３’により、アノード層１０１’からｎ－ドリフト層１００への正孔の移動を防止することができる。

【0036】

［境界領域１０ｄｂ］
境界領域１０ｄｂにおける半導体基板１０の拡散層構造は、ダイオード領域１０ｄａにおける拡散層構造に対して、ｎ型バリア層１０３’を設けていないことのみが異なる。すなわち、境界領域１０ｄｂにおける境界領域ＦＷＤ素子１ｄｂは、ダイオード領域１０ｄａに設けたＦＷＤ素子１ｄａからｎ型バリア層１０３’を除いた構成となっている。

【0037】

この境界領域ＦＷＤ素子１ｄｂは、ＩＧＢＴ素子１ｔｒに対して逆並列に接続されているため、ＩＧＢＴ素子１ｔｒを導通状態とした状態においては、アノード層１０１’とカソード層１０６には逆方向バイアスが印加されることになり、電流は流れない。また、ＦＷＤ素子１ｄは、ＩＧＢＴ素子１ｔｒが導通状態からターンオフした場合に、ターンオフしたＩＧＢＴ素子１ｔｒに生じる還流電流を逃がす経路となり、ＩＧＢＴ素子１ｔｒの破損を防止することは、ＦＷＤ素子１ｄａと同様である。

【0038】

＜第１実施形態の効果＞
以上説明した第１実施形態の半導体装置１は、境界領域１０ｄｂを除いたダイオード領域１０ｄａのみに、ｎ型バリア層１０３’を配置した構成である。これにより、境界領域１０ｄｂには、ｐ型のアノード層１０１’とｎ－ドリフト層１００との間に、ｎ－ドリフト層１００よりもｎ型不純物の濃度が高い領域が存在せず、アノード層１０１’とｎ－ドリフト層１００とが広い面積で接する構成となっている。このような構成により、次のような効果を得ることができる。

【0039】

図２は、第１実施形態に係る半導体装置の断面模式図（その２）であり、ＩＧＢＴ素子１ｔｒを導通状態からオフ状態に切り替えたターンオフ時の模式図である。図２に示すように、ＩＧＢＴ素子１ｔｒをターンオフした状態においては、トランジスタ領域１０ｔｒのｎ－ドリフト層１００に少数キャリアである正孔が溜まった状態となっている。この際、境界領域１０ｄｂは、ｎ型不純物の濃度が高いｎ型バリア層１０３’が存在せず、領域ｐ型のアノード層１０１’が露出した状態となっているため、ｎ－ドリフト層１００の正孔が、ｐ型のアノード層１０１’から排出され易くなっている。

【0040】

これにより、ターンオフしたＩＧＢＴ素子１ｔｒのｐ型ボディ層１０１－ｎ型バリア層１０３の接合部のダイナミックアバランシェによって排出されるキャリア（正孔）の総量を減らすことができる。そして、ＩＧＢＴ素子１ｔｒに内在するｐｎｐｎ型寄生サイリスタへ供給されるベース電流が低減し、ＩＧＢＴ素子１ｔｒのラッチアップ破壊を防止できる。この結果、ＲＣ－ＩＧＢＴ構成の半導体装置１における逆バイアス安全動作領域の拡大を図ることが可能となる。

【0041】

なお、以上の第１実施形態においては、境界領域１０ｄｂにｎ型バリア層１０３’を設けない構成とした。しかしながら、境界領域１０ｄｂは、トランジスタ領域１ｄａよりも縮小した形状のｎ型バリア層１０３’を設けることで、アノード層１０１’とｎ－ドリフト層１００とが接する面積を、トランジスタ領域１ｄａよりも広くした構成であってもよい。このような構成であっても、上述したような逆バイアス安全動作領域の拡大を図る効果を得ることができる。

【0042】

≪第２実施形態≫
図３は、第２実施形態に係る半導体装置２の断面模式図である。この図に示す第２実施形態の半導体装置２が、先に図１、図２を用いて説明した第１実施形態の半導体装置１と異なるところは、境界領域１０ｄｂに設けた境界領域ＦＷＤ素子１ｄｂ”のアノード層１０１”の深さにあり、他の構成は同様である。

【0043】

境界領域ＦＷＤ素子１ｄｂ”のアノード層１０１”は、ダイオード領域１０ｄａのアノード層１０１’よりも深く形成されている。アノード層１０１”の深さは、ダイオード領域１０ｄａのアノード層１０１’よりも深ければよいが、さらにトレンチ１０ａよりも深いことが好ましい。

【0044】

また、図３に示したように、アノード層１０１”は、トレンチ１０ａの底面を覆う形状であることが、さらに好ましい。このようなアノード層１０１”は、トレンチ１０ａを形成する前に、トレンチ１０ａの形成予定深さよりも深くｐ型不純物を半導体基板１０に導入することにより形成することができる。なお、酸化または窒化によりトレンチ１０ａの内壁から半導体基板１０内に絶縁膜１１を成長させる場合、絶縁膜１１の膜厚を考慮した深さでアノード層１０１”を形成すればよい。

【0045】

＜第２実施形態の効果＞
以上のような第２実施形態の半導体装置２によれば、境界領域１０ｄｂのアノード層１０１”を、ダイオード領域１０ｄａのアノード層１０１’よりも深いものとした。これにより、第１実施形態の構成よりも、境界領域１０ｄｂにおけるｐ型のアノード層１０１”とｎ－ドリフト層１００との界面が、トランジスタ領域１０ｔｒのｎ－ドリフト層１００に近くなる。このため、第１実施形態の構成よりも、さらに、ＩＧＢＴ素子１ｔｒのターンオフ動作に際し、ｎ－ドリフト層１００に溜まった正孔を境界領域１０ｄｂのアノード層１０１”から排出され易くなる。

【0046】

また、境界領域１０ｄｂのアノード層１０１”の形状を、トレンチ１０ａの底面を覆う形状とすることにより、境界領域１０ｄｂにおけるｐ型のアノード層１０１”とｎ－ドリフト層１００との界面が拡大される。これにより、ターンオフに際しての、ｎ－ドリフト層１００からの正孔の排出効果を、さらに効果的に得ることが可能となる。

【0047】

なお、上述した各実施形態においては、第１導電型をｎ型、第２導電型をｐ型として説明を行うが、導電型は逆であってもよく、この場合、各実施形態の記載において、ｎ型をｐ型に、ｐ型をｎ型に、アノードをカソードに、電子を正孔に、正孔を電子に置き換えればよい。

【0048】

なお、本発明は上記した実施形態および変形例に限定されるものではなく、さらに様々な変形例が含まれる。例えば、上記した実施形態は本発明をわかりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

【符号の説明】

【0049】

１，２…半導体装置
１ｔｒ…ＩＧＢＴ素子
１ｄ…ＦＷＤ素子
１ｄｂ，１ｄｂ”…境界領域ＦＷＤ素子
１０…半導体基板
１０ａ…トレンチ
１０ｂｄ…境界領域
１０ｔｒ…トランジスタ領域
１０ｄ…ダイオード領域
１１…絶縁膜
１２…電極パターン
１００…ｎ－ドリフト層
１０１…ｐ型ボディ層
１０１’，１０１”…アノード層（ｐ型ボディ層）
１０２…ｎ＋拡散層（第１導電型の第１拡散層）
１０３，１０３’…ｎ型バリア層
１０４…ｐ型コレクタ層
１０６…カソード層（第１導電型の第２拡散層）

【図1】

【図2】

【図3】