(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024151812
(43)【公開日】2024-10-25
(54)【発明の名称】周波数変換回路
(51)【国際特許分類】
H03L 7/08 20060101AFI20241018BHJP
H03B 28/00 20060101ALI20241018BHJP
【ＦＩ】
H03L7/08 220
H03B28/00 A
【審査請求】未請求
【請求項の数】3
【出願形態】ＯＬ
(21)【出願番号】P 2023065534
(22)【出願日】2023-04-13
(71)【出願人】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】100109612
【弁理士】
【氏名又は名称】倉谷 泰孝
(74)【代理人】
【識別番号】100116643
【弁理士】
【氏名又は名称】伊達 研郎
(74)【代理人】
【識別番号】100184022
【弁理士】
【氏名又は名称】前田 美保
(72)【発明者】
【氏名】面 充徳
【テーマコード（参考）】
5J106
【Ｆターム（参考）】
5J106AA04
5J106BB10
5J106CC39
5J106FF07
5J106GG01
5J106GG06
5J106JJ04
5J106KK39
(57)【要約】 （修正有）
【課題】基準信号を逓倍した２つの周波数の和を生成する周波数変換回路を小型化することを目的とする。
【解決手段】周波数変換回路１は、基準信号を出力する基準信号発生器１１と、基準信号を入力信号とした出力信号との位相の同期を取る第１のＰＬＬ１２と、事前に設定した周波数と前記基準信号を入力信号とした入力周波数の逓倍の複数の周波数を出力するＤＤＳ１３と、ＤＤＳ１３から出力される複数の周波数から所望の周波数を出力するＢＰＦ１４と、を有する。
【選択図】図１
【解決手段】周波数変換回路１は、基準信号を出力する基準信号発生器１１と、基準信号を入力信号とした出力信号との位相の同期を取る第１のＰＬＬ１２と、事前に設定した周波数と前記基準信号を入力信号とした入力周波数の逓倍の複数の周波数を出力するＤＤＳ１３と、ＤＤＳ１３から出力される複数の周波数から所望の周波数を出力するＢＰＦ１４と、を有する。
【選択図】図１
【特許請求の範囲】
【請求項1】
基準信号発生器から出力される基準信号を入力信号とした出力信号との位相の同期を取るＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）と、
事前に設定した周波数と前記基準信号を入力信号とした入力周波数の逓倍の複数の周波数を出力するＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ）と、
前記ＤＤＳから出力される複数の周波数から所望の周波数を出力するＢＰＦ（ＢａｎｄＰａｓｓ Ｆｉｌｔｅｒ）と、
を備えることを特徴とする周波数変換回路。
事前に設定した周波数と前記基準信号を入力信号とした入力周波数の逓倍の複数の周波数を出力するＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ）と、
前記ＤＤＳから出力される複数の周波数から所望の周波数を出力するＢＰＦ（ＢａｎｄＰａｓｓ Ｆｉｌｔｅｒ）と、
を備えることを特徴とする周波数変換回路。
【請求項2】
前記ＤＤＳの入力周波数の逓倍を表す０以上の整数Ｎ及び前記ＰＬＬの周波数逓倍数であり正の数のＭ及び前記基準信号の設定周波数ｆｒを乗算したＮ×Ｍ×ｆｒに、前記ＤＤＳに事前に設定した周波数ｆＤＤＳの和であるｆＤＤＳ＋Ｎ×Ｍ×ｆｒとなる周波数を所望波として、取り出すＢＰＦと、
を備えることを特徴とする請求項１記載の周波数変換回路。
を備えることを特徴とする請求項１記載の周波数変換回路。
【請求項3】
前記ＤＤＳの入力周波数逓倍数Ｍと前記基準信号の設定周波数ｆｒを乗算したＭ×ｆｒを、２より大きい整数Ｋで除算したＭ×ｆｒ／Ｋを、前記ＤＤＳに事前に設定した周波数ｆＤＤＳとして、前記ＤＤＳに設定することを特徴とする請求項２記載の周波数変換回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、例えば、レーダシステム、無線通信システム等の送信機に用いられる周波数変換回路に関するものである。
【背景技術】
【0002】
レーダシステム、無線通信システム等に用いられる送信機では、送信周波数を生成するため、送信機内部の構成品である基準信号発生器の出力信号を任意の逓倍数で周波数逓倍し、この周波数逓倍された２つの異なる信号を使用して、両者の周波数の和を周波数とする新たな信号を生成して使用している。
【0003】
例えば、特許文献１に示すように、このような２つの信号の周波数の和を周波数とする信号の生成は、一般的には、周波数変換部にミキサを使用し、その入力部に逓倍回路、出力部にフィルタを追加して実現している。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００７－２８３０３
【発明の概要】
【発明が解決しようとする課題】
【0005】
上述したような、従来の周波数変換回路では、基準信号を逓倍して生成した異なる２つの信号をミキサに入力するために、ミキサの入力部にフェーズロックループ（ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ））回路が２つ必要となる課題がある。また、ミキサの出力には、目的の周波数の信号の他に、ミキサに入力した周波数が混変調して生成された複数の異なる周波数の信号が含まれるため、目的の周波数の信号を取り出すためにバンドパスフィルタ（ＢＰＦ（Ｂａｎｄ Ｐａｓｓ Ｆｉｌｔｅｒ））が必要となり、混変調により生成された周波数が目的の周波数の近くに発生するため、急峻な抑圧特性のＢＰＦが必要となることから、ミキサ出力部のＢＰＦが大きくなるといった問題があった。
【0006】
本開示は、上記のような問題点を解決するためになされたものであり、基準信号を逓倍した２つの周波数の和を生成する周波数変換回路を小型化することを目的とする。
【課題を解決するための手段】
【0007】
上記課題を解決するために、本開示の周波数変換回路は、基準信号を出力する基準信号発生器１１と、基準信号を入力信号とした出力信号との位相の同期を取る第１のＰＬＬ１２と、事前に設定した周波数と前記基準信号を入力信号とした入力周波数の逓倍の複数の周波数を出力するＤＤＳ１３と、ＤＤＳ１３から出力される複数の周波数から所望の周波数を出力するＢＰＦ１４と、を備えることを特徴とする。
【発明の効果】
【0008】
本開示による周波数変換回路によれば、ミキサの代わりにダイレクトディジタルシンセサイザ（ＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ））を周波数変化部として用いることで、ミキサを周波数変化部として使用した場合に比べ、周波数変換部の入力部を小型化することができるため、２つの信号の周波数の和を周波数とする信号を生成する周波数変換回路の小型化が可能となる。
【図面の簡単な説明】
【0009】
【図1】実施の形態１に係る周波数変換回路のブロック図である。
【図2】従来および実施の形態１に係る周波数変換回路のＤＤＳの出力周波数を示す図である。
【図3】実施の形態１に係る周波数変換回路のＢＰＦの出力周波数を示す図である。
【図4】異なる２つの周波数の和を生成する一般的な周波数変換回路を示すブロック図である。
【図5】一般的な周波数変換回路のミキサの出力周波数を示す図である。
【図6】一般的な周波数変換回路の出力に現れる周波数を示す図である。
【発明を実施するための形態】
【0010】
以下、本開示の実施の形態について図面を参照して説明する。各図では、同一又は相当する部分に同一の符号を付している。重複する説明は、適宜簡略化あるいは省略する。な
お、以下に説明される実施の形態により本開示が限定されるものではない。
お、以下に説明される実施の形態により本開示が限定されるものではない。
【0011】
【0012】
周波数変換回路１は、基準信号発生器１１、第１のＰＬＬ１２、ＤＤＳ１３、ＢＰＦ１４、を有する。ここで、基準信号発生器１１は、周波数変換回路１の中に含まれても良い。
【0013】
図１において、基準信号発生器１１は、設定周波数ｆｒを出力する。第１のＰＬＬ１２は、基準発生器から入力される信号の周波数をＭ倍して出力する。ＤＤＳ１３は、周波数変換部であり、第１のＰＬＬ１２から入力される信号をクロックとして使用し、外部制御により設定した周波数を出力する。ＢＰＦ１４は、ＤＤＳ１３の出力信号に含まれる複数の周波数から、所望の周波数を選択する。ここで、ＭはＤＤＳ１３前段の第１のＰＬＬ１２の周波数逓倍数であり、正の数である。
【0014】
まず、本開示の実施の形態１に係る周波数変換部であるＤＤＳ１３の説明のため、従来のＤＤＳの説明をする。従来のＤＤＳは外部制御により、従来のＤＤＳに入力されるクロック周波数の１／２以下の周波数を従来のＤＤＳの出力周波数として設定し、従来のＤＤＳの後段に配置するフィルタにて不要波を除去して、設定した周波数を取り出す。
一方、本開示の実施の形態１に係るＤＤＳ１３では外部制御により設定した周波数ではなく、設定に伴い付随して出力される周波数を取り出して使用することを特徴とする。
一方、本開示の実施の形態１に係るＤＤＳ１３では外部制御により設定した周波数ではなく、設定に伴い付随して出力される周波数を取り出して使用することを特徴とする。
【0015】
【0016】
図２は、横軸が周波数、縦軸は電力を表す。ＤＤＳの出力周波数には、周波数１０１～１０５の複数の周波数が出現することを表している。周波数１０１はｆＤＤＳの値を持つ周波数、周波数１０２はＭ×ｆｒ－ｆＤＤＳの値を持つ周波数、周波数１０３はＭ×ｆｒ＋ｆＤＤＳを持つ周波数、周波数１０４はＮ×Ｍ×ｆｒ―ｆＤＤＳの値を持つ周波数、周波数１０５はＮ×Ｍ×ｆｒ＋ｆＤＤＳを持つ周波数、である。ｆＤＤＳは、ＤＤＳの設定周波数である。ここで、ＮはＤＤＳ１３の入力周波数の逓倍数を表す０以上の整数である。
【0017】
従来のＤＤＳを用いた周波数変換回路では、図２における周波数１０１～１０５の内、ＤＤＳの設定周波数であるｆＤＤＳ、つまり周波数１０１をフィルタで取り出す。
【0018】
一方、実施の形態１に係る周波数変換回路１では、図２におけるＤＤＳ１３で出力した周波数１０１～１０５の内、ＢＰＦ１４により、周波数１０５を取り出す。
【0019】
【0020】
図３において、１０６はＢＰＦにより周波数を選択する周波数選択ウインドウである。そして、周波数１０１～１０４は選択されなかった周波数として点線で表し、周波数１０５は、周波数選択ウインドウ１０６により選択された周波数として実線で表す。
【0021】
ＢＰＦ１４では、図３に示す周波数１０５、つまり、式（１）に示す周波数を取り出す。式（１）において、ＮはＤＤＳ１３の入力周波数の逓倍数を表す整数、ＭはＤＤＳ１３前段の第１のＰＬＬ１２の周波数逓倍数、ｆｒは基準信号発生器１１の出力周波数である。
【0022】
ｆＤＤＳ＋Ｎ×Ｍ×ｆｒ 式（１）
【0023】
ここで、式（１）におけるＤＤＳの設定周波数ｆＤＤＳは、ＤＤＳ１３の入力周波数Ｍ×ｆｒと２より大きいＫを使用して、式（２）と表すことができる。
【0024】
ｆＤＤＳ＝Ｍ×ｆｒ／Ｋ 式（２）
【0025】
さらに、式（１）と式（２）から、本開示の実施の形態１における所望波として取り出す周波数は、式（３）と表すことができる。
【0026】
Ｍ×ｆｒ／Ｋ＋Ｎ×Ｍ×ｆｒ 式（３）
【0027】
【0028】
図４は、異なる２つの周波数の和を生成する一般的な周波数変換回路を示すブロック図、図５は、一般的な周波数変換回路のミキサの出力周波数を示す図、図６は、一般的な周波数変換回路の出力に現れる周波数を示す図、である。
【0029】
図４において、一般的な周波数変換回路２は、基準信号発生器１１、第２のＰＬＬ２１、第３のＰＬＬ２２、ミキサ２３、ＢＰＦ１４、を有する。
【0030】
一般的な周波数変換回路２を図４により説明する。図４において、基準信号発生器１１は、周波数ｆｒを出力する。第２のＰＬＬ２１は、基準信号発生器１１から入力される信号の周波数をＡ倍して出力する。第３のＰＬＬ２２は、基準信号発生器から入力される信号の周波数をＢ倍して出力する。ミキサ２３は、第２のＰＬＬ２１と第３のＰＬＬ２２から入力される周波数の和の周波数を生成する。ＢＰＦ１４は、ミキサ２３の出力信号に含まれる複数の周波数から、所望の周波数を選択する。
【0031】
ミキサ２３が出力する周波数について、図５により説明する。図５において、横軸は周波数、縦軸は電力を表す。ミキサ２３の出力には、周波数２０１～２０５の複数の周波数が出現することを表している。周波数２０１はＢ×ｆｒ－２×Ａ×ｆｒの値を持つ周波数、周波数２０２はＢ×ｆｒ―Ａ×ｆｒの値を持つ周波数、周波数２０３はＢ×ｆｒを持つ周波数、周波数２０４はＢ×ｆｒ＋Ａ×ｆｒの値を持つ周波数、周波数２０５はＢ×ｆｒ＋２×Ａ×ｆｒを持つ周波数、である。つまり、ミキサ２３の出力には図５に示す周波数２０１～２０５が含まれている。ここで、Ａは第２のＰＬＬ２１の周波数逓倍数、Ｂは第３のＰＬＬ２２の周波数の逓倍数、である。
【0032】
ＢＰＦ１４の動作を図６により説明する。図６において、２０６はＢＰＦにより周波数を選択するウインドウである。そして、周波数２０１～２０３、２０５は選択されなかった周波数として点線で表し、周波数２０４は、ウインドウ２０６により選択された周波数として実線で表す。
【0033】
ＢＰＦ１４では、図６に示す周波数２０４、つまり、式（４）に示す周波数を取り出す。式（４）において、Ａは第２のＰＬＬ２１の周波数逓倍数、Ｂは第３のＰＬＬ２２の周波数逓倍数、ｆｒは基準信号発生器２１の出力周波数である。
【0034】
Ｂ×ｆｒ＋Ａ×ｆｒ 式（４）
【0035】
実施の形態における所望波である式（３）とミキサを使用し２つの信号の周波数の和として取り出した信号の周波数である式（４）は、どちらもｆｒを逓倍した２つの信号の周波数の加算を表している。実施の形態におけるＭとＫは式（５）及び式（６）と表すことができる。
【0036】
Ｍ＝Ｂ／Ｎ 式（５）
【0037】
Ｋ＝Ｂ／（Ａ×Ｎ） ただし、Ｋ＞２ 式（６）
【0038】
したがって、本開示の実施の形態１における周波数の生成方法は、ミキサ２３を使用して周波数の和を生成する方法と等価であることがわかる。
【0039】
【0040】
また、実施の形態１に係る周波数変換回路１における所望波である周波数１０５と隣接する不要波の周波数１０４の周波数差は、図３から、２×ｆＤＤＳである。式（２）を適用すると式（７）となる。さらに、式（７）に式（５）と式（６）を適用すると、式（８）となる。
【0041】
２×ｆＤＤＳ＝２×Ｍ×ｆｒ／Ｋ 式（７）
【0042】
２×ｆＤＤＳ＝２×Ｍ×ｆｒ／Ｋ＝２×Ａ×ｆｒ 式（８）
【0043】
一方、従来の一般的な周波数変換回路２における所望はである周波数２０４と隣接する不要波の周波数２０３の周波数差は、図５から、Ａ×ｆｒである。つまり、実施の形態１に係る周波数変換回路１における所望波と隣接する不要波の周波数差は式（８）より、２×Ａ×ｆｒであるのに対し、従来の一般的な周波数変換回路２における所望波と隣接する不要波の周波数差はＡ×ｆｒである。
【0044】
すなわち、実施の形態１に係る周波数変換回路１における隣接する不要波の周波数差の方が。従来の一般的な周波数変換回路２に係る周波数変換回路１における隣接する不要波の周波数差よりも大きいことから、不要波を抑圧するＢＰＦの性能を緩和でき、ＢＰＦを小型化できる。
【0045】
以上のように実施の形態１では、周波数変換回路の入力部を小型化することができるため、周波数変換回路の小型化が可能となる。
【0046】
本開示による周波数変換回路によれば、ミキサの代わりにダイレクトディジタルシンセサイザ（ＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ））を周波数変化部として用いることで、ミキサを周波数変換部として使用した場合に比べ、周波数変換部の入力部を小型化することができるため、２つの信号の周波数の和を周波数とする信号を生成する周波数変換回路の小型化が可能となる。
【符号の説明】
【0047】
１ 周波数変換回路
１１ 基準信号発生器
１２ 第１のＰＬＬ
１３ ＤＤＳ
１４ ＢＰＦ
１０１～１０５ 周波数
１０６ 周波数選択ウインドウ
２ 周波数変換回路
２１ 第２のＰＬＬ
２２ 第３のＰＬＬ
２３ ミキサ
２０１～２０５ 周波数
２０６ 周波数選択ウインドウ
１１ 基準信号発生器
１２ 第１のＰＬＬ
１３ ＤＤＳ
１４ ＢＰＦ
１０１～１０５ 周波数
１０６ 周波数選択ウインドウ
２ 周波数変換回路
２１ 第２のＰＬＬ
２２ 第３のＰＬＬ
２３ ミキサ
２０１～２０５ 周波数
２０６ 周波数選択ウインドウ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
