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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024151826
(43)【公開日】2024-10-25
(54)【発明の名称】回路装置及び発振器
(51)【国際特許分類】
H03B 5/32 20060101AFI20241018BHJP
H01L 21/822 20060101ALI20241018BHJP
【ＦＩ】
H03B5/32 Z
H01L27/04 T
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2023065552
(22)【出願日】2023-04-13
(71)【出願人】
【識別番号】000002369
【氏名又は名称】セイコーエプソン株式会社
(74)【代理人】
【識別番号】100090387
【弁理士】
【氏名又は名称】布施 行夫
(74)【代理人】
【識別番号】100090398
【弁理士】
【氏名又は名称】大渕 美千栄
(74)【代理人】
【識別番号】100148323
【弁理士】
【氏名又は名称】川▲崎▼ 通
(74)【代理人】
【識別番号】100168860
【弁理士】
【氏名又は名称】松本 充史
(72)【発明者】
【氏名】松崎 賞
(72)【発明者】
【氏名】樋口 哲平
(72)【発明者】
【氏名】鳥海 裕一
(72)【発明者】
【氏名】臼田 俊也
【テーマコード（参考）】
5F038
5J079
【Ｆターム（参考）】
5F038BG02
5F038DT02
5F038EZ20
5J079AA04
5J079BA53
5J079FA04
5J079FA15
5J079FA16
5J079FA21
5J079FB09
5J079GA05
5J079GA09
5J079JA01
5J079JA06
(57)【要約】
【課題】検査装置が振動子のＣＩ値の検査を簡易に行うことを可能にする回路装置を提供すること。
【解決手段】振動子から入力される信号を増幅して前記振動子に出力する増幅回路と、前記増幅回路からの信号が入力され、ＰＭＯＳトランジスター及びＮＭＯＳトランジスターを有するバッファー回路と、可変の電流に対応して、前記バッファー回路の前記ＮＭＯＳトランジスターのゲート電圧を制御する振幅制御回路と、を備え、前記バッファー回路は、前記ＰＭＯＳトランジスターと並列に設けられた第１オプショントランジスターと、前記第１オプショントランジスターと直列に設けられた第１スイッチと、を有する、回路装置。
【選択図】図５
【解決手段】振動子から入力される信号を増幅して前記振動子に出力する増幅回路と、前記増幅回路からの信号が入力され、ＰＭＯＳトランジスター及びＮＭＯＳトランジスターを有するバッファー回路と、可変の電流に対応して、前記バッファー回路の前記ＮＭＯＳトランジスターのゲート電圧を制御する振幅制御回路と、を備え、前記バッファー回路は、前記ＰＭＯＳトランジスターと並列に設けられた第１オプショントランジスターと、前記第１オプショントランジスターと直列に設けられた第１スイッチと、を有する、回路装置。
【選択図】図５
【特許請求の範囲】
【請求項1】
振動子から入力される信号を増幅して前記振動子に出力する増幅回路と、
前記増幅回路からの信号が入力され、ＰＭＯＳトランジスター及びＮＭＯＳトランジスターを有するバッファー回路と、
可変の電流に対応して、前記バッファー回路の前記ＮＭＯＳトランジスターのゲート電圧を制御する振幅制御回路と、を備え、
前記バッファー回路は、
前記ＰＭＯＳトランジスターと並列に設けられた第１オプショントランジスターと、
前記第１オプショントランジスターと直列に設けられた第１スイッチと、を有する、回路装置。
前記増幅回路からの信号が入力され、ＰＭＯＳトランジスター及びＮＭＯＳトランジスターを有するバッファー回路と、
可変の電流に対応して、前記バッファー回路の前記ＮＭＯＳトランジスターのゲート電圧を制御する振幅制御回路と、を備え、
前記バッファー回路は、
前記ＰＭＯＳトランジスターと並列に設けられた第１オプショントランジスターと、
前記第１オプショントランジスターと直列に設けられた第１スイッチと、を有する、回路装置。
【請求項2】
請求項１において、
第１モードでは前記第１スイッチがオフとなるとともに前記可変の電流が第１の電流量に設定され、第２モードでは前記第１スイッチがオンとなるとともに前記可変の電流が前記第１の電流量よりも小さい第２の電流量に設定される、回路装置。
第１モードでは前記第１スイッチがオフとなるとともに前記可変の電流が第１の電流量に設定され、第２モードでは前記第１スイッチがオンとなるとともに前記可変の電流が前記第１の電流量よりも小さい第２の電流量に設定される、回路装置。
【請求項3】
請求項１において、
前記バッファー回路は、前記ＰＭＯＳトランジスターと並列に設けられた第２オプショントランジスターと、前記第２オプショントランジスターと直列に設けられた第２スイッチと、を有する、回路装置。
前記バッファー回路は、前記ＰＭＯＳトランジスターと並列に設けられた第２オプショントランジスターと、前記第２オプショントランジスターと直列に設けられた第２スイッチと、を有する、回路装置。
【請求項4】
請求項３において、
前記第２オプショントランジスターのＷ／Ｌ比は、前記ＰＭＯＳトランジスターのＷ／Ｌ比よりも大きい、回路装置。
前記第２オプショントランジスターのＷ／Ｌ比は、前記ＰＭＯＳトランジスターのＷ／Ｌ比よりも大きい、回路装置。
【請求項5】
請求項２において、
前記振動子と接続される可変容量回路を備え、
前記第２モードにおける前記可変容量回路の容量値は、前記第１モードにおける前記可変容量回路の容量値よりも大きい、回路装置。
前記振動子と接続される可変容量回路を備え、
前記第２モードにおける前記可変容量回路の容量値は、前記第１モードにおける前記可変容量回路の容量値よりも大きい、回路装置。
【請求項6】
振動子と、
前記振動子に接続された回路装置と、
前記振動子及び前記回路装置を収容する容器と、を備え、
前記回路装置は、
前記振動子から入力される信号を増幅して前記振動子に出力する増幅回路と、
前記増幅回路からの信号が入力され、ＰＭＯＳトランジスター及びＮＭＯＳトランジスターを有するバッファー回路と、
可変の電流に対応して、前記バッファー回路の前記ＮＭＯＳトランジスターのゲート電圧を制御する振幅制御回路と、を備え、
前記バッファー回路は、
前記ＰＭＯＳトランジスターと並列に設けられた第１オプショントランジスターと、
前記第１オプショントランジスターと直列に設けられた第１スイッチと、を有する、発振器。
前記振動子に接続された回路装置と、
前記振動子及び前記回路装置を収容する容器と、を備え、
前記回路装置は、
前記振動子から入力される信号を増幅して前記振動子に出力する増幅回路と、
前記増幅回路からの信号が入力され、ＰＭＯＳトランジスター及びＮＭＯＳトランジスターを有するバッファー回路と、
可変の電流に対応して、前記バッファー回路の前記ＮＭＯＳトランジスターのゲート電圧を制御する振幅制御回路と、を備え、
前記バッファー回路は、
前記ＰＭＯＳトランジスターと並列に設けられた第１オプショントランジスターと、
前記第１オプショントランジスターと直列に設けられた第１スイッチと、を有する、発振器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、回路装置及び発振器に関する。
【背景技術】
【0002】
特許文献１には、水晶振動子と積分回路との間にＡＧＣ増幅回路を備えた水晶発振回路を用いて、ＡＧＣ増幅回路への直流入力電圧を水晶振動子のＣＩとして測定する測定方法が記載されている。特許文献１に記載の水晶振動子のＣＩの測定方法によれば、広帯域の発振周波数や広範囲のＣＩ値を有する様々な水晶振動子のＣＩを測定することができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平１０－３３９７５５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、特許文献１に記載の測定方法を適用するためには、水晶発振回路に、ＡＧＣ増幅回路への直流入力電圧を測定するための内部回路や、直流入力電圧を出力するための外部端子を設ける必要があり、ＣＩ値の検査を簡易に行うことができない。
【課題を解決するための手段】
【0005】
本発明に係る回路装置の一態様は、
振動子から入力される信号を増幅して前記振動子に出力する増幅回路と、
前記増幅回路からの信号が入力され、ＰＭＯＳトランジスター及びＮＭＯＳトランジスターを有するバッファー回路と、
可変の電流に対応して、前記バッファー回路の前記ＮＭＯＳトランジスターのゲート電圧を制御する振幅制御回路と、を備え、
前記バッファー回路は、
前記ＰＭＯＳトランジスターと並列に設けられた第１オプショントランジスターと、
前記第１オプショントランジスターと直列に設けられた第１スイッチと、を有する。
振動子から入力される信号を増幅して前記振動子に出力する増幅回路と、
前記増幅回路からの信号が入力され、ＰＭＯＳトランジスター及びＮＭＯＳトランジスターを有するバッファー回路と、
可変の電流に対応して、前記バッファー回路の前記ＮＭＯＳトランジスターのゲート電圧を制御する振幅制御回路と、を備え、
前記バッファー回路は、
前記ＰＭＯＳトランジスターと並列に設けられた第１オプショントランジスターと、
前記第１オプショントランジスターと直列に設けられた第１スイッチと、を有する。
【0006】
本発明に係る発振器の一態様は、
振動子と、
前記振動子に接続された回路装置と、
前記振動子及び前記回路装置を収容する容器と、を備え、
前記回路装置は、
前記振動子から入力される信号を増幅して前記振動子に出力する増幅回路と、
前記増幅回路からの信号が入力され、ＰＭＯＳトランジスター及びＮＭＯＳトランジスターを有するバッファー回路と、
可変の電流に対応して、前記バッファー回路の前記ＮＭＯＳトランジスターのゲート電圧を制御する振幅制御回路と、を備え、
前記バッファー回路は、
前記ＰＭＯＳトランジスターと並列に設けられた第１オプショントランジスターと、
前記第１オプショントランジスターと直列に設けられた第１スイッチと、を有する。
振動子と、
前記振動子に接続された回路装置と、
前記振動子及び前記回路装置を収容する容器と、を備え、
前記回路装置は、
前記振動子から入力される信号を増幅して前記振動子に出力する増幅回路と、
前記増幅回路からの信号が入力され、ＰＭＯＳトランジスター及びＮＭＯＳトランジスターを有するバッファー回路と、
可変の電流に対応して、前記バッファー回路の前記ＮＭＯＳトランジスターのゲート電圧を制御する振幅制御回路と、を備え、
前記バッファー回路は、
前記ＰＭＯＳトランジスターと並列に設けられた第１オプショントランジスターと、
前記第１オプショントランジスターと直列に設けられた第１スイッチと、を有する。
【図面の簡単な説明】
【0007】
【図1】本実施形態の発振器の斜視図。
【図2】本実施形態の発振器の断面図。
【図3】本実施形態の発振器の他の断面図。
【図4】本実施形態の発振器の底面図。
【図5】第１実施形態の発振器の機能ブロック図。
【図6】第１実施形態における発振回路及び定電流回路の構成例を示す図。
【図7】通常動作モードにおける各種の発振信号の波形の一例を示す図。
【図8】検査モードにおける各種の発振信号の波形の一例を示す図。
【図9】振動子のＣＩ値と発振信号のデューティーとの関係の一例を示す図。
【図10】発振器に検査装置が接続された検査システムの構成を示す図。
【図11】検査装置によるＣＩ値の検査方法の手順の一例を示すフローチャート図。
【図12】検査装置がＣＩ値の検査を行うときの各端子及び各信号の電圧波形の一例を示す図。
【図13】第２実施形態の発振器の機能ブロック図。
【図14】第２実施形態における発振回路及び定電流回路の構成例を示す図。
【発明を実施するための形態】
【0008】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【0009】
１．第１実施形態
１－１．発振器の構成
図１～図４は、本実施形態の発振器１の構造の一例を示す図である。図１は、発振器１の斜視図であり、図２は、図１のＡ－Ａ断面図の一例である。図３は、図１のＡ－Ａ断面図の他の一例であり、図４は、発振器１の底面図である。
１－１．発振器の構成
図１～図４は、本実施形態の発振器１の構造の一例を示す図である。図１は、発振器１の斜視図であり、図２は、図１のＡ－Ａ断面図の一例である。図３は、図１のＡ－Ａ断面図の他の一例であり、図４は、発振器１の底面図である。
【0010】
図１～図３に示すように、発振器１は、回路装置２、振動子３、パッケージ４、リッド５及び複数の外部端子６を含む。本実施形態では、振動子３は、基板材料として水晶を用いた水晶振動子であり、例えば、ＡＴカット水晶振動子や音叉型水晶振動子等である。振動子３は、ＳＡＷ共振子であってもよい。ＳＡＷはSurface Acoustic Waveの略である。また、振動子３の基板材料としては、水晶の他、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料等を用いることができる。振動子３の励振手段としては、圧電効果によるものを用いてもよい。また、本実施形態では、回路装置２は１チップの集積回路で実現されている。ただし、回路装置２は、少なくとも一部がディスクリート部品で構成されていてもよい。
【0011】
図２に示す発振器１は、シングルシール構造の発振器であり、パッケージ４は、回路装置２と振動子３とを同一空間内に収容する容器である。具体的には、パッケージ４には、凹部が設けられており、リッド５で凹部を覆うことによって収容室７となる。また、図３に示す発振器１は、Ｈ型構造の発振器であり、パッケージ４は、回路装置２と振動子３とを別空間内に収容する容器である。具体的には、パッケージ４には、対向する面に２つの凹部が設けられており、リッド５で一方の凹部を覆うことによって収容室７ａとなり、封止部材８で他方の凹部を覆うことによって収容室７ｂとなる。収容室７ａには振動子３が収容され、収容室７ｂには回路装置２が収容されている。
【0012】
振動子３は、その表面及び裏面にそれぞれ金属の励振電極３ａ，３ｂを有しており、励振電極３ａ，３ｂを含む振動子３の形状や質量に応じた所望の周波数で発振する。パッケージ４の内部又は凹部の表面には、回路装置２の２つの端子、具体的には、後述する図５のＴ１端子及びＴ２端子と、振動子３の２つの励振電極３ａ，３ｂとをそれぞれ電気的に接続するための不図示の配線が設けられている。また、パッケージ４の内部又は凹部の表面には、回路装置２の各端子とパッケージ４の底面に設けられた各外部端子６とを電気的
に接続するための不図示の配線が設けられている。
に接続するための不図示の配線が設けられている。
【0013】
図４に示すように、本実施形態の発振器１は、底面であるパッケージ４の裏面に、電源電圧Ｖｄｄが供給される電源端子であるＶＤＤ端子、グラウンド電圧Ｖｓｓが供給されるグラウンド端子であるＶＳＳ端子、出力端子であるＯＵＴ端子及び出力イネーブル端子であるＯＥ端子の４個の外部端子６が設けられている。すなわち、本実施形態では、パッケージ４は、ＶＤＤ端子、ＶＳＳ端子、ＯＵＴ端子及びＯＥ端子の４個の外部端子６を有する。
【0014】
図５は、本実施形態の発振器１の機能ブロック図である。図５に示すように、本実施形態の発振器１は、回路装置２と振動子３とを含む。回路装置２は、外部接続端子として、Ｔ１端子、Ｔ２端子、Ｔ３端子、Ｔ４端子、Ｔ５端子及びＴ６端子を有している。Ｔ１端子は振動子３の一端と電気的に接続され、Ｔ２端子は振動子３の他端と電気的に接続されている。Ｔ３端子、Ｔ４端子、Ｔ５端子及びＴ６端子は、図４に示した発振器１の複数の外部端子６であるＯＥ端子、ＯＵＴ端子、ＶＤＤ端子及びＶＳＳ端子とそれぞれ電気的に接続されている。
【0015】
本実施形態では、回路装置２は、発振回路１０、出力バッファー２０、第１入出力回路３０、第２入出力回路４０、制御回路５０、パワーオンリセット回路６０、定電圧回路７０及び定電流回路８０を備える。なお、回路装置２は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。
【0016】
発振回路１０は、Ｔ１端子及びＴ２端子と接続され、振動子３を発振させて発振信号を生成する。発振回路１０は、Ｔ１端子からの信号を増幅してＴ２端子に出力する増幅回路や負荷容量となる可変容量回路を含む。具体的には、発振回路１０は、振動子３から出力される信号がＴ１端子を介して入力され、増幅回路により当該信号を増幅してＴ２端子を介して振動子３に供給する。本実施形態では、発振回路１０には、テスト信号ＴＥＳＴと２ビットの選択信号ＳＥＬ［１：０］が入力される。発振回路１０は、テスト信号ＴＥＳＴがハイレベルのときは、振動子３からＴ１端子を介して入力される発振信号を増幅した発振信号ＯＳＣＯを出力し、テスト信号ＴＥＳＴがハイレベルのときは発振信号ＯＳＣＯをハイレベルに固定する。また、発振回路１０は、選択信号ＳＥＬ［１：０］の論理レベルに応じて、発振信号ＯＳＣＯの立ち上がり時間やデューティーを変化させる。
【0017】
出力バッファー２０は、発振回路１０から出力される発振信号ＯＳＣＯが入力されてクロック信号ＣＫを出力する。具体的には、出力バッファー２０は、発振信号ＯＳＣＯをバッファリングし、制御端子に入力される信号がハイレベルのときに出力端子からクロック信号ＣＫを出力する。出力バッファー２０は、制御端子に入力される信号がローレベルのときは、出力端子からグラウンド電圧Ｖｓｓを出力する。
【0018】
定電圧回路７０は、ＶＤＤ端子及びＴ５端子を介して発振器１の外部から供給される電源電圧Ｖｄｄと、ＶＳＳ端子及びＴ６端子を介して発振器１の外部から供給されるグラウンド電圧Ｖｓｓとに基づいて、電源電圧Ｖｄｄよりも低い一定電圧である電圧Ｖｏｓｃを生成する。例えば、定電圧回路７０は、バンドギャップリファレンス回路の出力電圧に基づいて一定電圧を生成する。電圧Ｖｏｓｃは、発振回路１０に供給される。
【0019】
定電流回路８０は、発振回路１０と接続され、電源電圧Ｖｄｄとグラウンド電圧Ｖｓｓとに基づいて、発振回路１０に一定電流である電流Ｉｏｓｃを流すための回路である。
【0020】
制御回路５０は、各回路の動作を制御する。具体的には、制御回路５０は、電流Ｉｏｓｃの値や発振回路１０の負荷容量値を制御する。また、制御回路５０は、テスト信号ＴＥ
ＳＴや選択信号ＳＥＬ［１：０］を出力する。また、制御回路５０は、回路装置２の動作モードを、通常動作モード、外部通信モード及び検査モードを含む複数のモードのうちの１つに設定する。通常動作モードは、選択信号ＳＥＬ［１：０］が”１１”であり、かつ、テスト信号ＴＥＳＴがハイレベルであり、発振回路１０が発振動作を行い、ＯＥ端子から入力される制御信号に応じて、ＯＵＴ端子からクロック信号ＣＫが出力されるか否かが制御される動作モードである。また、外部通信モードは、制御回路５０がＯＥ端子とＯＵＴ端子を介して不図示の外部装置と通信する動作モードである。検査モードは、選択信号ＳＥＬ［１：０］が”１０”，”０１”，”００”のいずれかであり、かつ、テスト信号ＴＥＳＴがハイレベルであり、発振回路１０が発振動作を行う動作モードである。また、検査モードでは、通常動作モードと比較して、電流Ｉｏｓｃの値が小さくなり、発振回路１０の負荷容量値が大きくなる。なお、前述の通り、テスト信号ＴＥＳＴがローレベルのときは、発振信号ＯＳＣＯがハイレベルに固定されるので、制御回路５０は、回路装置２の動作モードを、発振信号ＯＳＣＯが供給される回路のテストモードに設定してもよい。本実施形態では、図５に示すように、制御回路５０は、シリアルインターフェース回路５１及びレジスター５２を含む。
ＳＴや選択信号ＳＥＬ［１：０］を出力する。また、制御回路５０は、回路装置２の動作モードを、通常動作モード、外部通信モード及び検査モードを含む複数のモードのうちの１つに設定する。通常動作モードは、選択信号ＳＥＬ［１：０］が”１１”であり、かつ、テスト信号ＴＥＳＴがハイレベルであり、発振回路１０が発振動作を行い、ＯＥ端子から入力される制御信号に応じて、ＯＵＴ端子からクロック信号ＣＫが出力されるか否かが制御される動作モードである。また、外部通信モードは、制御回路５０がＯＥ端子とＯＵＴ端子を介して不図示の外部装置と通信する動作モードである。検査モードは、選択信号ＳＥＬ［１：０］が”１０”，”０１”，”００”のいずれかであり、かつ、テスト信号ＴＥＳＴがハイレベルであり、発振回路１０が発振動作を行う動作モードである。また、検査モードでは、通常動作モードと比較して、電流Ｉｏｓｃの値が小さくなり、発振回路１０の負荷容量値が大きくなる。なお、前述の通り、テスト信号ＴＥＳＴがローレベルのときは、発振信号ＯＳＣＯがハイレベルに固定されるので、制御回路５０は、回路装置２の動作モードを、発振信号ＯＳＣＯが供給される回路のテストモードに設定してもよい。本実施形態では、図５に示すように、制御回路５０は、シリアルインターフェース回路５１及びレジスター５２を含む。
【0021】
シリアルインターフェース回路５１は、ＶＤＤ端子への電源電圧Ｖｄｄの供給が開始してから所定期間内に、ＯＥ端子から所定のパターンの制御信号が入力された場合には、当該所定期間の経過後に動作モードを外部通信モードに設定する。また、シリアルインターフェース回路５１は、電源電圧Ｖｄｄの供給が開始してから所定期間内に、ＯＥ端子から所定のパターンの制御信号が入力されない場合には、当該所定期間の経過後に動作モードを外部通信モードに設定せずに、通常動作モードに設定する。例えば、シリアルインターフェース回路５１は、電源電圧Ｖｄｄの供給により振動子３が発振を開始して発振が安定したことを検出するまでの期間を当該所定期間としてもよいし、クロック信号ＣＫのパルス数をカウントし、カウント値が所定の値に到達したら当該所定期間が経過したと判断してもよい。また、例えば、シリアルインターフェース回路５１は、電源電圧Ｖｄｄの供給により動作を開始するＲＣ時定数回路の出力信号に基づいて当該所定期間を計測してもよい。
【0022】
外部通信モードでは、シリアルインターフェース回路５１は、第１入出力回路３０を介してＯＥ端子と電気的に接続され、第２入出力回路４０を介してＯＵＴ端子と電気的に接続され、ＯＥ端子及びＯＵＴ端子を介して不図示の外部装置とデータ通信を行うことができる。本実施形態では、外部通信モードにおいて、ＯＥ端子及びＴ３端子がシリアルデータ端子となり、ＯＵＴ端子及びＴ４端子がシリアルクロック端子となる。そして、外部装置は、所定の通信規格に従い、ＯＵＴ端子にシリアルクロック信号を出力し、シリアルクロック信号に同期して、ＯＥ端子にシリアルデータ信号を出力し、あるいは、シリアルインターフェース回路５１からＯＥ端子に出力される信号を取得する。シリアルインターフェース回路５１は、外部通信モードにおいて、例えばＩ２Ｃバスの規格に準じて、シリアルクロック信号のエッジ毎に、各種のコマンドとしてのシリアルデータ信号をサンプリングする。Ｉ２Ｃは、Inter-Integrated Circuitの略である。そして、シリアルインターフェース回路５１は、サンプリングしたコマンドに基づいて、動作モードの設定や、レジスター５２に対するデータの読み出しや書き込み等の処理を行う。なお、本実施形態では、シリアルインターフェース回路５１は、例えば、Ｉ２Ｃバス等の２線式バスの通信規格で外部装置と通信を行うが、ＳＰＩバス等の３線式バスあるいは４線式バスの通信規格で外部装置と通信を行ってもよい。ＳＰＩは、Serial Peripheral Interfaceの略である。
【0023】
例えば、シリアルインターフェース回路５１は、レジスター設定コマンドをサンプリングした場合、レジスター設定コマンドで指定されたレジスター５２のアドレスに、指定されたデータを書き込む。レジスター５２は、複数ビットのデータを保持し、電流Ｉｏｓｃの値や可変容量回路１１，１２の容量値を制御する信号を出力する。また、レジスター５
２は、テスト信号ＴＥＳＴや選択信号ＳＥＬ［１：０］を出力する。
２は、テスト信号ＴＥＳＴや選択信号ＳＥＬ［１：０］を出力する。
【0024】
外部装置は、外部通信モードにおいて、ＯＥ端子及びＯＵＴ端子を介して、シリアルインターフェース回路５１にレジスター設定コマンドを送信することにより、電流Ｉｏｓｃの値や発振回路１０の負荷容量値、テスト信号ＴＥＳＴや選択信号ＳＥＬ［１：０］の論理レベルを設定することができる。外部装置は、テスト信号ＴＥＳＴをハイレベルに設定し、選択信号ＳＥＬ［１：０］を”１０”，”０１”，”００”のいずれかに設定した後、通信を終了させると、動作モードが外部通信モードから検査モードに移行する。また、外部装置は、テスト信号ＴＥＳＴをハイレベルに設定し、選択信号ＳＥＬ［１：０］を”１１”に設定した後、通信を終了させると、動作モードが外部通信モードから通常動作モードに移行する。
【0025】
第１入出力回路３０は、Ｔ３端子とレジスター５２との間の信号経路上に設けられている。第１入出力回路３０は、Ｔ３端子と出力バッファー２０との間の信号経路上に設けられている。通常動作モード及び検査モードでは、第１入出力回路３０を介して、Ｔ３端子と出力バッファー２０の制御端子とが電気的に接続され、Ｔ３端子とレジスター５２とが電気的に切断される。また、外部通信モードでは、第１入出力回路３０及びシリアルインターフェース回路５１を介してＴ３端子とレジスター５２とが電気的に接続され、Ｔ３端子と出力バッファー２０の制御端子とが電気的に切断される。
【0026】
第２入出力回路４０は、出力バッファー２０とＴ４端子との間の信号経路上に設けられている。また、第２入出力回路４０は、Ｔ４端子とレジスター５２との間の信号経路上に設けられている。通常動作モード及び検査モードでは、第２入出力回路４０を介して、出力バッファー２０の出力端子とＴ４端子とが電気的に接続され、Ｔ４端子とレジスター５２とが電気的に切断される。また、外部通信モードでは、第２入出力回路４０及びシリアルインターフェース回路５１を介してＴ４端子とレジスター５２とが電気的に接続され、出力バッファー２０の出力端子とＴ４端子とが電気的に切断される。
【0027】
パワーオンリセット回路６０は、ＶＤＤ端子への電源電圧Ｖｄｄの供給が開始すると、所定期間ハイレベルとなるリセット信号ＲＳＴを出力する。リセット信号ＲＳＴによってレジスター５２がリセットされ、電流Ｉｏｓｃや発振回路１０の負荷容量が所定の値に初期化され、テスト信号ＴＥＳＴがハイレベルに初期化され、選択信号ＳＥＬ［１：０］が”１１”に初期化される。その後、所定期間が経過すると、回路装置２の動作モードが通常動作モードに初期化される。すなわち、回路装置２は、電源投入時に設定されるレジスター５２の初期値により、通常動作モードに設定される。
【0028】
１－２．発振回路及び定電流回路の構成
図６は、第１実施形態における発振回路１０及び定電流回路８０の構成例を示す図である。図６に示すように、発振回路１０は、可変容量回路１１，１２、増幅回路１３、振幅制御回路１４、バッファー回路１５及び２入力ＮＡＮＤ回路１６を含む。
図６は、第１実施形態における発振回路１０及び定電流回路８０の構成例を示す図である。図６に示すように、発振回路１０は、可変容量回路１１，１２、増幅回路１３、振幅制御回路１４、バッファー回路１５及び２入力ＮＡＮＤ回路１６を含む。
【0029】
可変容量回路１１の一端はＴ１端子と接続され、可変容量回路１２の一端はＴ２端子と接続されている。可変容量回路１１，１２の各他端にはグラウンド電圧Ｖｓｓが供給される。可変容量回路１１，１２は、負荷容量として機能する。なお、図５に示したレジスター５２の設定により、可変容量回路１１，１２の容量値は可変である。すなわち、発振回路１０の負荷容量は可変である。
【0030】
増幅回路１３は、容量素子１３１，１３２，１３３、抵抗１３４，１３５、ＰＭＯＳトランジスター１３６及びＮＭＯＳトランジスター１３７を含む。容量素子１３１，１３２，１３３の各一端は、Ｔ１端子と接続されている。容量素子１３１の他端は、抵抗１３５
の一端及びＰＭＯＳトランジスター１３６のゲート端子と接続されている。容量素子１３３の他端は、ＮＭＯＳトランジスター１３７のゲート端子と接続されている。抵抗１３４の一端は、Ｔ２端子と接続されている。抵抗１３４の他端は、抵抗１３５の他端、ＰＭＯＳトランジスター１３６のドレイン端子及びＮＭＯＳトランジスター１３７のドレイン端子と接続されている。ＰＭＯＳトランジスター１３６のソース端子には電圧Ｖｏｓｃが供給され、ＮＭＯＳトランジスター１３７のソース端子にはグラウンド電圧Ｖｓｓが供給される。このように構成されている増幅回路１３は、ＰＭＯＳトランジスター１３６とＮＭＯＳトランジスター１３７とで構成される論理反転回路により、振動子３からＴ１端子を介して入力される信号を増幅してＴ２端子を介して振動子３に出力する。
の一端及びＰＭＯＳトランジスター１３６のゲート端子と接続されている。容量素子１３３の他端は、ＮＭＯＳトランジスター１３７のゲート端子と接続されている。抵抗１３４の一端は、Ｔ２端子と接続されている。抵抗１３４の他端は、抵抗１３５の他端、ＰＭＯＳトランジスター１３６のドレイン端子及びＮＭＯＳトランジスター１３７のドレイン端子と接続されている。ＰＭＯＳトランジスター１３６のソース端子には電圧Ｖｏｓｃが供給され、ＮＭＯＳトランジスター１３７のソース端子にはグラウンド電圧Ｖｓｓが供給される。このように構成されている増幅回路１３は、ＰＭＯＳトランジスター１３６とＮＭＯＳトランジスター１３７とで構成される論理反転回路により、振動子３からＴ１端子を介して入力される信号を増幅してＴ２端子を介して振動子３に出力する。
【0031】
振幅制御回路１４は、抵抗１４１、容量素子１４２，１４３、ＰＭＯＳトランジスター１４４，１４５及びＮＭＯＳトランジスター１４６を含む。抵抗１４１の一端は、容量素子１３２の他端及びＰＭＯＳトランジスター１４４のゲート端子と接続されている。抵抗１４１の他端は、ＰＭＯＳトランジスター１４４のドレイン端子、ＰＭＯＳトランジスター１４５のゲート端子及び容量素子１４３の一端と接続されている。容量素子１４３の他端は、ＰＭＯＳトランジスター１４５のドレイン端子並びにＮＭＯＳトランジスター１４６のドレイン端子及びゲート端子と接続されている。容量素子１４２の一端は、抵抗１４１の他端、ＰＭＯＳトランジスター１４４のドレイン端子、ＰＭＯＳトランジスター１４５のゲート端子及び容量素子１４３の一端と接続されている。容量素子１４２の他端及びＰＭＯＳトランジスター１４４，１４５の各ソース端子には、電圧Ｖｏｓｃが供給される。ＮＭＯＳトランジスター１４６のソース端子には、グラウンド電圧Ｖｓｓが供給される。
【0032】
バッファー回路１５は、ＰＭＯＳトランジスター１５１，１５３，１５４，１５５，１５６及びＮＭＯＳトランジスター１５２を含む。ＰＭＯＳトランジスター１５１，１５３，１５４の各ゲート端子は、容量素子１３１の他端、抵抗１３５の一端及びＰＭＯＳトランジスター１３６のゲート端子と接続されている。ＰＭＯＳトランジスター１５１，１５５，１５６の各ドレイン端子は、ＮＭＯＳトランジスター１５２のドレイン端子と接続されている。ＰＭＯＳトランジスター１５１，１５３，１５４の各ソース端子には、電圧Ｖｏｓｃが供給される。ＰＭＯＳトランジスター１５３のドレイン端子とＰＭＯＳトランジスター１５５のソース端子とが接続され、ＰＭＯＳトランジスター１５４のドレイン端子とＰＭＯＳトランジスター１５６のソース端子とが接続されている。このように、ＰＭＯＳトランジスター１５３は、ＰＭＯＳトランジスター１５１と並列に設けられており、ＰＭＯＳトランジスター１５５は、ＰＭＯＳトランジスター１５３と直列に設けられている。同様に、ＰＭＯＳトランジスター１５４は、ＰＭＯＳトランジスター１５１と並列に設けられており、ＰＭＯＳトランジスター１５６は、ＰＭＯＳトランジスター１５４と直列に設けられている。
【0033】
ＰＭＯＳトランジスター１５５のゲート端子には２ビットの選択信号ＳＥＬの下位ビットの信号ＳＥＬ［０］が入力され、ＰＭＯＳトランジスター１５６のゲート端子には２ビットの選択信号ＳＥＬの上位ビットの信号ＳＥＬ［１］が入力される。ＮＭＯＳトランジスター１５２のゲート端子は、容量素子１３３の他端、ＮＭＯＳトランジスター１３７のゲート端子、容量素子１４３の他端、ＰＭＯＳトランジスター１４５のドレイン端子並びにＮＭＯＳトランジスター１４６のゲート端子及びドレイン端子と接続されている。ＮＭＯＳトランジスター１５２のソース端子には、グラウンド電圧Ｖｓｓが供給される。
【0034】
選択信号ＳＥＬ［１：０］が”１１”のときは、ＰＭＯＳトランジスター１５５，１５６がともにオフとなり、ＰＭＯＳトランジスター１５１とＮＭＯＳトランジスター１５２とによる論理反転回路が構成される。また、選択信号ＳＥＬ［１：０］が”１０”のときは、ＰＭＯＳトランジスター１５５がオンとなり、かつ、ＰＭＯＳトランジスター１５６
がオフとなり、ＰＭＯＳトランジスター１５１，１５３とＮＭＯＳトランジスター１５２とによる論理反転回路が構成される。また、選択信号ＳＥＬ［１：０］が”０１”のときは、ＰＭＯＳトランジスター１５５がオフとなり、かつ、ＰＭＯＳトランジスター１５６がオンとなり、ＰＭＯＳトランジスター１５１，１５４とＮＭＯＳトランジスター１５２とによる論理反転回路が構成される。また、選択信号ＳＥＬ［１：０］が”００”のときは、ＰＭＯＳトランジスター１５５，１５６がともにオンとなり、ＰＭＯＳトランジスター１５１，１５３，１５４とＮＭＯＳトランジスター１５２とによる論理反転回路が構成される。
がオフとなり、ＰＭＯＳトランジスター１５１，１５３とＮＭＯＳトランジスター１５２とによる論理反転回路が構成される。また、選択信号ＳＥＬ［１：０］が”０１”のときは、ＰＭＯＳトランジスター１５５がオフとなり、かつ、ＰＭＯＳトランジスター１５６がオンとなり、ＰＭＯＳトランジスター１５１，１５４とＮＭＯＳトランジスター１５２とによる論理反転回路が構成される。また、選択信号ＳＥＬ［１：０］が”００”のときは、ＰＭＯＳトランジスター１５５，１５６がともにオンとなり、ＰＭＯＳトランジスター１５１，１５３，１５４とＮＭＯＳトランジスター１５２とによる論理反転回路が構成される。
【0035】
これらの論理反転回路は、いずれも、発振信号ＧＰ，ＧＮの論理レベルを反転し、電圧Ｖｏｓｃ付近の電圧をハイレベル、グラウンド電圧Ｖｓｓ付近の電圧をローレベルとする発振信号ＢＵＦＯを出力する。すなわち、バッファー回路１５は、増幅回路１３から発振信号ＧＰ，ＧＮが入力され、発振信号ＧＰ，ＧＮの論理レベルを反転して増幅した発振信号ＢＵＦＯを出力する。
【0036】
選択信号ＳＥＬ［１：０］が”１１”のときは、電源と発振信号ＢＵＦＯの出力ノードとの間にＰＭＯＳトランジスター１５１が接続される。これに対して、選択信号ＳＥＬ［１：０］が”１０”又は”０１”のときは、電源と発振信号ＢＵＦＯの出力ノードとの間に、ＰＭＯＳトランジスター１５１に対してＰＭＯＳトランジスター１５３又はＰＭＯＳトランジスター１５４が並列に接続されるので、選択信号ＳＥＬ［１：０］が”１１”のときと比較して、高電位側の駆動能力が大きく、発振信号ＢＵＦＯの立ち上がりが急峻になる。また、選択信号ＳＥＬ［１：０］が”００のときは、電源と発振信号ＢＵＦＯの出力ノードとの間に、ＰＭＯＳトランジスター１５１に対してＰＭＯＳトランジスター１５３，１５４が並列に接続されるので、選択信号ＳＥＬ［１：０］が”１１”，”１０”，
”０１”のときと比較して、高電位側の駆動能力が大きく、発振信号ＢＵＦＯの立ち上がりがさらに急峻になる。
”０１”のときと比較して、高電位側の駆動能力が大きく、発振信号ＢＵＦＯの立ち上がりがさらに急峻になる。
【0037】
なお、本実施形態では、ＰＭＯＳトランジスター１５４のＷ／Ｌ比は、ＰＭＯＳトランジスター１５３のＷ／Ｌ比よりも大きい。そのため、選択信号ＳＥＬ［１：０］が”０１”のときは、選択信号ＳＥＬ［１：０］が”１０”のときと比較して、高電位側の駆動能力が大きく、発振信号ＢＵＦＯの立ち上がりが急峻になる。なお、ＷはＰＭＯＳトランジスターのゲート幅であり、ＬはＰＭＯＳトランジスターのゲート長である。
【0038】
また、本実施形態では、ＰＭＯＳトランジスター１５４のＷ／Ｌ比は、ＰＭＯＳトランジスター１５１のＷ／Ｌ比よりも大きい。したがって、選択信号ＳＥＬ［１：０］が”００”のときは、選択信号ＳＥＬ［１：０］が”１１”のときと比較して、高電位側の駆動能力が２倍よりも大きく、発振信号ＢＵＦＯの立ち上がりが非常に急峻になる。
【0039】
２入力ＮＡＮＤ回路１６は、ＰＭＯＳトランジスター１６１，１６２及びＮＭＯＳトランジスター１６３，１６４を含む。ＰＭＯＳトランジスター１６１のゲート端子は、ＰＭＯＳトランジスター１５１，１５５，１５６の各ドレイン端子、ＮＭＯＳトランジスター１５２のドレイン端子及びＮＭＯＳトランジスター１６３のゲート端子と接続されている。ＰＭＯＳトランジスター１６１のドレイン端子は、ＰＭＯＳトランジスター１６２のドレイン端子及びＮＭＯＳトランジスター１６３のドレイン端子と接続されている。ＰＭＯＳトランジスター１６１，１６２の各ソース端子には、電圧Ｖｏｓｃが供給される。ＮＭＯＳトランジスター１６３のソース端子とＮＭＯＳトランジスター１６４のドレイン端子とが接続され、ＮＭＯＳトランジスター１６４のソース端子には、グラウンド電圧Ｖｓｓが供給される。ＰＭＯＳトランジスター１６２のゲート端子及びＮＭＯＳトランジスター１６４のゲート端子には、テスト信号ＴＥＳＴが入力される。このように構成されている２入力ＮＡＮＤ回路１６は、ＰＭＯＳトランジスター１５１のドレイン端子とＮＭＯＳト
ランジスター１５２のドレイン端子との接続ノードの信号である発振信号ＢＵＦＯとテスト信号ＴＥＳＴとが入力され、ＰＭＯＳトランジスター１６２のドレイン端子とＮＭＯＳトランジスター１６３のドレイン端子との接続ノードから発振信号ＯＳＣＯを出力する。２入力ＮＡＮＤ回路１６は、テスト信号ＴＥＳＴがハイレベルのときは、発振信号ＢＵＦＯの論理レベルを反転した発振信号ＯＳＣＯを出力し、テスト信号ＴＥＳＴがローレベルのときは、ハイレベルの発振信号ＯＳＣＯを出力する。
ランジスター１５２のドレイン端子との接続ノードの信号である発振信号ＢＵＦＯとテスト信号ＴＥＳＴとが入力され、ＰＭＯＳトランジスター１６２のドレイン端子とＮＭＯＳトランジスター１６３のドレイン端子との接続ノードから発振信号ＯＳＣＯを出力する。２入力ＮＡＮＤ回路１６は、テスト信号ＴＥＳＴがハイレベルのときは、発振信号ＢＵＦＯの論理レベルを反転した発振信号ＯＳＣＯを出力し、テスト信号ＴＥＳＴがローレベルのときは、ハイレベルの発振信号ＯＳＣＯを出力する。
【0040】
定電流回路８０は、電流源８１、ＰＭＯＳトランジスター８２，８３及びＮＭＯＳトランジスター８４，８５を含む。電流源８１の一端は、ＰＭＯＳトランジスター８２，８３の各ゲート端子及びＰＭＯＳトランジスター８２のドレイン端子と接続されている。ＰＭＯＳトランジスター８２，８３の各ソース端子には電源電圧Ｖｄｄが供給され、電流源８１の他端及びＮＭＯＳトランジスター８４，８５のソース端子にはグラウンド電圧Ｖｓｓが供給される。ＰＭＯＳトランジスター８３のドレインは、ＮＭＯＳトランジスター８４，８５の各ゲート端子及びＮＭＯＳトランジスター８４のドレイン端子と接続されている。ＮＭＯＳトランジスター８５のドレイン端子は、ＰＭＯＳトランジスター１４４のドレイン端子と接続されている。ＰＭＯＳトランジスター８２，８３によって構成されるカレントミラー回路の機能とＮＭＯＳトランジスター８４，８５によって構成されるカレントミラー回路の機能とにより、電流源８１に流れる基準電流Ｉｒｅｆに応じた電流Ｉｏｓｃが、ＰＭＯＳトランジスター１４５のドレイン端子からＮＭＯＳトランジスター８５を介してグラウンドへと流れる。なお、図５に示したレジスター５２の設定により、電流源８１に流れる基準電流Ｉｒｅｆ及びＰＭＯＳトランジスター８３、ＮＭＯＳトランジスター８４，８５のトランジスターサイズは可変である。また、基準電流Ｉｒｅｆ、及びＰＭＯＳトランジスター８３、ＮＭＯＳトランジスター８４，８５のトランジスターサイズの調整に応じて、電流Ｉｏｓｃも可変である。
【0041】
次に、発振回路１０の動作について詳細に説明する。発振器１のＶＤＤ端子に電源電圧Ｖｄｄが供給されると、回路装置２の動作モードが通常動作モードに設定され、発振回路１０により振動子３が発振を開始する。振動子３からＴ１端子を介して入力される発振信号は、容量素子１３１，１３３によってＤＣ成分がカットされ、発振信号ＧＰ，ＧＮとなる。発振信号ＧＰはＰＭＯＳトランジスター１３６のゲート端子に入力され、発振信号ＧＮはＮＭＯＳトランジスター１３７のゲート端子に入力される。発振信号ＧＰ，ＧＮは、ＰＭＯＳトランジスター１３６及びＮＭＯＳトランジスター１３７によって構成される論理反転回路によって増幅される。この増幅された発振信号は、Ｔ２端子を介して振動子３に出力されるとともに、帰還抵抗である抵抗１３５によってフィードバックされる。そして、ＰＭＯＳトランジスター１３６のゲート端子に入力される発振信号とフィードバックされた信号との位相差が、可変容量回路１１，１２及び抵抗１３４によって補正され、振動子３が発振を継続する。
【0042】
その一方で、Ｔ１端子から入力される発振信号は、容量素子１３２によってＤＣ成分がカットされて発振信号ＧＡとなり、ＰＭＯＳトランジスター１４４のゲート端子に入力される。また、発振信号ＧＡは、抵抗１４１を介してＰＭＯＳトランジスター１４５のゲート端子に入力される。その結果、発振信号ＧＡの振幅レベルに応じて、発振信号ＧＢ，ＧＮの振幅レベルが調整され、Ｔ２端子及びＴ１端子にフィードバックがかかる。
【0043】
具体的には、発振信号ＧＡの振幅がある程度大きくなると、ＰＭＯＳトランジスター１４５のゲート端子に入力される発振信号ＧＢの電位が上がり、ＰＭＯＳトランジスター１４５のドレイン端子の電位が下がる。ＰＭＯＳトランジスター１４５のドレイン端子の電位が下がると、ＮＭＯＳトランジスター１３７のゲート端子に入力される発振信号ＧＮの振幅レベルが下がり、ＮＭＯＳトランジスター１３７のドレイン端子の電位が上がり、抵抗１３４を介してＴ２端子に出力される発振信号の振幅レベルが上がる。
【0044】
Ｔ２端子に出力される発振信号の振幅レベルが上がると、振動子３からＴ１端子を介して入力される発振信号の振幅レベルが上がり、発振信号ＧＰ，ＧＡの振幅レベルも上がる。ＰＭＯＳトランジスター１４４のゲート端子に入力される発振信号ＧＡの振幅レベルが上がると、ＰＭＯＳトランジスター１４４のオン抵抗が上がり、当該オン抵抗と電流Ｉｏｓｃの値とに応じた電圧降下が大きくなる。その結果、ＰＭＯＳトランジスター１４４のドレイン端子の電位が下がり、ＰＭＯＳトランジスター１４５のゲート端子に入力される発振信号ＧＢの電位が下がる。発振信号ＧＢの電位が下がると、ＰＭＯＳトランジスター１４５のドレイン端子の電位が上がる。ＰＭＯＳトランジスター１４５のドレイン端子の電位が上がると、ＮＭＯＳトランジスター１３７のゲート端子に入力される発振信号ＧＮの振幅レベルが上がり、ＮＭＯＳトランジスター１３７のドレイン端子の電位が下がり、抵抗１３４を介してＴ２端子に出力される発振信号の振幅レベルが下がる。
【0045】
Ｔ２端子に出力される発振信号の振幅レベルが下がると、振動子３からＴ１端子を介して入力される発振信号の振幅レベルが下がり、発振信号ＧＰ，ＧＡの振幅レベルも下がる。ＰＭＯＳトランジスター１４４のゲート端子に入力される発振信号ＧＡの振幅レベルが下がると、ＰＭＯＳトランジスター１４４のオン抵抗が下がり、当該オン抵抗と電流Ｉｏｓｃの値とに応じた電圧降下が小さくなる。その結果、ＰＭＯＳトランジスター１４４のドレイン端子の電位が上がり、ＰＭＯＳトランジスター１４５のゲート端子に入力される発振信号ＧＢの電位が上がる。このように、振幅制御回路１４により、発振信号ＧＡ，ＧＢ，ＧＰ，ＧＮの振幅レベルが一定になるように制御されながら、振動子３の発振が継続する。
【0046】
発振信号ＧＰ，ＧＮは、ＰＭＯＳトランジスター１５１及びＮＭＯＳトランジスター１５２にそれぞれ入力される。通常動作モードでは、選択信号ＳＥＬ［１：０］が”１１”であるので、バッファー回路１５において、ＰＭＯＳトランジスター１５５，１５６がともにオフとなり、ＰＭＯＳトランジスター１５１とＮＭＯＳトランジスター１５２とによる論理反転回路が構成される。この論理反転回路から出力される発振信号ＢＵＦＯは、デューティーが５０％となるように、ＰＭＯＳトランジスター１５１やＮＭＯＳトランジスター１５２のサイズ、電流Ｉｏｓｃなどが調整されている。そして、通常動作モードでは、テスト信号ＴＥＳＴがハイレベルであるので、発振信号ＢＵＦＯの論理レベルが反転された発振信号ＯＳＣＯが出力される。すなわち、発振回路１０は、通常動作モードでは、デューティーが５０％の発振信号ＯＳＣＯを出力する。図７に、通常動作モードにおける発振信号ＧＰ，ＧＮ，ＧＢ，ＢＵＦＯ，ＯＳＣＯの波形の一例を示す。
【0047】
検査モードにおける発振回路１０の基本的な動作は通常動作モードと同じである。したがって、通常動作モードと検査モードにいずれにおいても、振幅制御回路１４は、Ｔ２端子に出力される発振信号の振幅レベルに応じて、ＰＭＯＳトランジスター１４５のドレイン端子の電位を制御することで、発振信号ＧＡ，ＧＢ，ＧＰ，ＧＮの振幅レベルが一定になるように制御する。この発振信号ＧＡ，ＧＢ，ＧＰ，ＧＮの振幅レベルは、電流Ｉｏｓｃの値に応じて変化する。そして、発振信号ＧＮはバッファー回路１５のＮＭＯＳトランジスター１５２のゲート端子に入力されるので、振幅制御回路１４は、可変の電流Ｉｏｓｃに応じて、バッファー回路１５のＮＭＯＳトランジスター１５２のゲート電圧を制御する。
【0048】
ただし、検査モードでは、通常動作モードと比較して、電流Ｉｏｓｃが小さくなるように、レジスター５２の設定値が変更される。例えば、電流Ｉｏｓｃは設定可能な最小値となってもよい。すなわち、通常動作モードでは電流Ｉｏｓｃが第１の電流量に設定され、検査モードでは電流Ｉｏｓｃが第１の電流量よりも小さい第２の電流量に設定される。検査モードでは、通常動作モードと比較して、電流Ｉｏｓｃが小さくなるので、ＰＭＯＳト
ランジスター１４４のドレイン端子の電位が上がり、ＰＭＯＳトランジスター１４５のゲート端子に入力される発振信号ＧＢの振幅レベルが上がる。発振信号ＧＢの電位が上がると、ＰＭＯＳトランジスター１４５のドレイン端子の電位が下がる。ＰＭＯＳトランジスター１４５のドレイン端子の電位が下がると、ＮＭＯＳトランジスター１５２のゲート端子に入力される発振信号ＧＮの振幅レベルが下がる。
ランジスター１４４のドレイン端子の電位が上がり、ＰＭＯＳトランジスター１４５のゲート端子に入力される発振信号ＧＢの振幅レベルが上がる。発振信号ＧＢの電位が上がると、ＰＭＯＳトランジスター１４５のドレイン端子の電位が下がる。ＰＭＯＳトランジスター１４５のドレイン端子の電位が下がると、ＮＭＯＳトランジスター１５２のゲート端子に入力される発振信号ＧＮの振幅レベルが下がる。
【0049】
また、検査モードでは、通常動作モードと比較して、発振回路１０の負荷容量として機能する可変容量回路１１，１２の各容量値が大きくなるように、レジスター５２の設定値が変更される。例えば、可変容量回路１１，１２の各容量値は設定可能な最大値となってもよい。すなわち、検査モードにおける発振回路１０の負荷容量は、通常動作モードにおける発振回路１０の負荷容量よりも大きい。そのため、振動子３の発振振幅が小さくなり、振動子３からＴ１端子を介して入力される発振信号の振幅が小さくなるので、発振信号ＧＰの振幅も小さくなる。
【0050】
このように、検査モードでは、通常動作モードと比較して、発振信号ＧＢの振幅レベルが上がり、発振信号ＧＮの振幅レベルが下がり、発振信号ＧＰの振幅が小さくなることにより、発振信号ＢＵＦＯのローレベルの期間が短くなるとともにハイレベルの期間が長くなる。検査モードでは、さらに、選択信号ＳＥＬ［１：０］が”１０”，”０１”，”００”のいずれかに設定され、通常動作モードと比較して、発振信号ＢＵＦＯの立ち上がりが急峻になる。その結果、発振信号ＯＳＣＯのハイレベルの期間が短くなるとともに、ローレベルの期間が長くなり、発振信号ＯＳＣＯのデューティーが５０％よりも小さくなる。図８に、検査モードにおける発振信号ＧＰ，ＧＮ，ＧＢ，ＢＵＦＯ，ＯＳＣＯの波形の一例を実線で示す。図８では、図７に示した通常動作モードにおける発振信号ＧＰ，ＧＮ，ＧＢ，ＢＵＦＯ，ＯＳＣＯの波形も破線で示されている。
【0051】
なお、本実施形態では、ＰＭＯＳトランジスター１５３は第１オプショントランジスターの一例であり、ＰＭＯＳトランジスター１５５は第１スイッチの一例である。また、ＰＭＯＳトランジスター１５４は第２オプショントランジスターの一例であり、ＰＭＯＳトランジスター１５６は第２スイッチの一例である。また、通常動作モードは第１モードの一例であり、検査モードは第２モードの一例である。
【0052】
１－３．ＣＩ値の検査方法
振動子３を収容する空間の真空度の低下や振動子３の経時変化により振動子３のＣＩ値が上昇すると、振動子３の発振振幅が小さくなり、振動子３からＴ１端子を介して入力される発振信号の振幅も小さくなる。そうすると、発振回路１０の前述の動作により、発振信号ＧＢの振幅レベルが上がり、発振信号ＧＮの振幅レベルが下がり、発振信号ＧＰの振幅が小さくなることにより、発振信号ＢＵＦＯのローレベルの期間が短くなるとともにハイレベルの期間が長くなる。その結果、発振信号ＯＳＣＯのデューティーが小さくなる。前述の通り、検査モードでは、選択信号ＳＥＬ［１：０］が”１０”，”０１”，”００”のいずれかに設定されることにより、通常動作モードと比較して、高電位側の駆動能力が大きくなる。そのため、振動子３のＣＩ値の変化量に対する発振信号ＯＳＣＯのデューティーの変化量が大きくなる。ＣＩは、Crystal Impedanceの略である。以下では、振動子３のＣＩ値の変化量に対する発振信号ＯＳＣＯのデューティーの変化量を「デューティー感度」と称し、振動子３のＣＩ値の変化量に対する発振信号ＯＳＣＯのデューティーの変化量が大きいことを「デューティー感度が高い」と称する。
振動子３を収容する空間の真空度の低下や振動子３の経時変化により振動子３のＣＩ値が上昇すると、振動子３の発振振幅が小さくなり、振動子３からＴ１端子を介して入力される発振信号の振幅も小さくなる。そうすると、発振回路１０の前述の動作により、発振信号ＧＢの振幅レベルが上がり、発振信号ＧＮの振幅レベルが下がり、発振信号ＧＰの振幅が小さくなることにより、発振信号ＢＵＦＯのローレベルの期間が短くなるとともにハイレベルの期間が長くなる。その結果、発振信号ＯＳＣＯのデューティーが小さくなる。前述の通り、検査モードでは、選択信号ＳＥＬ［１：０］が”１０”，”０１”，”００”のいずれかに設定されることにより、通常動作モードと比較して、高電位側の駆動能力が大きくなる。そのため、振動子３のＣＩ値の変化量に対する発振信号ＯＳＣＯのデューティーの変化量が大きくなる。ＣＩは、Crystal Impedanceの略である。以下では、振動子３のＣＩ値の変化量に対する発振信号ＯＳＣＯのデューティーの変化量を「デューティー感度」と称し、振動子３のＣＩ値の変化量に対する発振信号ＯＳＣＯのデューティーの変化量が大きいことを「デューティー感度が高い」と称する。
【0053】
図９は、振動子３のＣＩ値と発振信号ＯＳＣＯのデューティーとの関係の一例を示す図である。図９に示すように、デューティー感度は、選択信号ＳＥＬ［１：０］が”１１”のときが最も低く、選択信号ＳＥＬ［１：０］が”００”のときが最も高い。例えば、選択信号ＳＥＬ［１：０］が”１１”に設定されている通常動作モードでは、ＣＩ値が基準
値の５０ｋΩから７５ｋΩに上昇したときの発振信号ＯＳＣＯのデューティーの変化量は１％程度である。これに対して、検査モードにおいて、選択信号ＳＥＬ［１：０］が”００”に設定されている場合、ＣＩ値が基準値の５０ｋΩから７５ｋΩに上昇したときの発振信号ＯＳＣＯのデューティーの変化量は９％程度である。
値の５０ｋΩから７５ｋΩに上昇したときの発振信号ＯＳＣＯのデューティーの変化量は１％程度である。これに対して、検査モードにおいて、選択信号ＳＥＬ［１：０］が”００”に設定されている場合、ＣＩ値が基準値の５０ｋΩから７５ｋΩに上昇したときの発振信号ＯＳＣＯのデューティーの変化量は９％程度である。
【0054】
前述の通り、発振器１のＯＵＴ端子から、発振信号ＯＳＣＯがバッファリングされたクロック信号ＣＫが出力可能である。したがって、外部装置である検査装置は、検査モードにおいて、振動子３のＣＩ値が基準値のときにＯＵＴ端子から出力されるクロック信号ＣＫのデューティーを基準デューティーとして、クロック信号ＣＫのデューティーと基準デューティーとの差分を測定することにより、振動子３のＣＩ値を検査することができる。
【0055】
図１０は、発振器１に検査装置１００が接続された検査システムの構成を示す図である。図１０に示すように、検査装置１００は、発振器１のＶＤＤ端子、ＶＳＳ端子、ＯＥ端子及びＯＵＴ端子と接続されている。発振器１のグラウンドと検査装置１００のグラウンドは共通である。
【0056】
図１１は、図１０の検査システムにおいて、検査装置１００によるＣＩ値の検査方法の手順の一例を示すフローチャート図である。また、図１２は、図１１のフローチャートによってＣＩ値の検査を行うときの各端子及び各信号の電圧波形の一例を示す図である。
【0057】
図１１の例では、まず、工程Ｓ１において、検査装置１００は、発振器１のＶＤＤ端子に電源電圧Ｖｄｄを供給する。工程Ｓ１により、図１２に示すように、ＶＤＤ端子がグラウンド電圧Ｖｓｓから所望の電圧まで上昇する。これにより、所定期間ハイレベルとなるリセット信号ＲＳＴが発生し、レジスター５２の各ビットが初期化される。その結果、電流Ｉｏｓｃや発振回路１０の負荷容量が所定の値に初期化され、テスト信号ＴＥＳＴがハイレベルに初期化され、選択信号ＳＥＬ［１：０］が”１１”に初期化される。
【0058】
次に、工程Ｓ２において、検査装置１００は、発振器１のＯＥ端子に制御信号を供給し、発振器１を外部通信モードに設定する。すなわち、図１２に示すように、検査装置１００は、ＶＤＤ端子に電源電圧Ｖｄｄを供給してから所定期間内に、発振器１のＯＥ端子に予め決められた所定のパターンの信号を供給し、発振器１を外部通信モードに設定する。
【0059】
次に、工程Ｓ３において、検査装置１００は、発振器１のＯＵＴ端子及びＯＥ端子に制御信号を供給し、レジスター５２にＣＩ値の検査用の設定値を書き込むためのコマンドを送信する。すなわち、図１２に示すように、検査装置１００は、ＯＥ端子の論理レベルをハイレベルに固定し、かつ、ＯＵＴ端子の論理レベルをハイレベルからローレベルに変化させることにより、スタートコンディションを成立させて通信を開始する。そして、検査装置１００は、ＯＥ端子からシリアルクロック信号を入力し、ＯＵＴ端子からシリアルデータ信号を入力して、レジスター５２の各ビットに所望の値を書き込むためのコマンドを送信する。
【0060】
次に、工程Ｓ４において、検査装置１００は、ＯＥ端子及びＯＵＴ端子を用いた通信を終了し、発振器１を検査モードに設定する。すなわち、図１２に示すように、検査装置１００は、ＯＥ端子の論理レベルをハイレベルに固定し、かつ、ＯＵＴ端子の論理レベルをローレベルからハイレベルに変化させることにより、ストップコンディションを成立させて通信を終了する。これにより、シリアルインターフェース回路５１が、レジスター５２に所望の設定値を書き込み、外部通信モードが終了し、発振器１が検査モードに設定される。図１２の例では、選択信号ＳＥＬ［１：０］の各ビットがローレベルに設定されている。
【0061】
最後に、工程Ｓ５において、検査装置１００は、ＯＵＴ端子から出力されるクロック信号ＣＫのデューティーを測定し、ＣＩ値を検査する。例えば、検査装置１００は、測定したクロック信号ＣＫのデューティーと基準デューティーとの差分を算出し、当該差分が閾値以下の場合は合格と判定し、当該差分が閾値よりも大きい場合は不合格と判定してもよい。
【0062】
１－４．作用効果
以上に説明したように、第１実施形態の発振器１では、回路装置２において、振動子３のＣＩ値が変化すると、振動子３から入力される信号の振幅が変化し、その結果、振幅制御回路１４の制御によりＮＭＯＳトランジスター１５２のゲート電圧が変化し、バッファー回路１５から出力される発振信号ＢＵＦＯのデューティーが変化する。また、ＰＭＯＳトランジスター１５５をオンさせることにより、ＰＭＯＳトランジスター１５１とＰＭＯＳトランジスター１５３とが並列に接続されて高電位側の駆動能力が上がり、バッファー回路１５から出力される発振信号ＢＵＦＯのデューティー感度が高くなる。また、ＰＭＯＳトランジスター１５５，１５６をともにオンさせることにより、ＰＭＯＳトランジスター１５１とＰＭＯＳトランジスター１５３，１５４とが並列に接続されて高電位側の駆動能力がさらに上がり、発振信号ＢＵＦＯのデューティー感度がさらに高くなる。また、検査モードにおいて、電流Ｉｏｓｃが小さくなり、可変容量回路１１，１２の容量値が大きくなることにより、発振信号ＢＵＦＯのデューティー感度がさらに高くなる。したがって、第１実施形態の発振器１によれば、検査装置１００は、検査モードにおいて、ＰＭＯＳトランジスター１５５，１５６の少なくとも一方をオンさせた状態で、発振信号ＢＵＦＯに基づくクロック信号ＣＫのデューティーを測定し、基準値からのデューティーの変化量に基づいて、振動子３のＣＩ値を高精度に検査することができる。
以上に説明したように、第１実施形態の発振器１では、回路装置２において、振動子３のＣＩ値が変化すると、振動子３から入力される信号の振幅が変化し、その結果、振幅制御回路１４の制御によりＮＭＯＳトランジスター１５２のゲート電圧が変化し、バッファー回路１５から出力される発振信号ＢＵＦＯのデューティーが変化する。また、ＰＭＯＳトランジスター１５５をオンさせることにより、ＰＭＯＳトランジスター１５１とＰＭＯＳトランジスター１５３とが並列に接続されて高電位側の駆動能力が上がり、バッファー回路１５から出力される発振信号ＢＵＦＯのデューティー感度が高くなる。また、ＰＭＯＳトランジスター１５５，１５６をともにオンさせることにより、ＰＭＯＳトランジスター１５１とＰＭＯＳトランジスター１５３，１５４とが並列に接続されて高電位側の駆動能力がさらに上がり、発振信号ＢＵＦＯのデューティー感度がさらに高くなる。また、検査モードにおいて、電流Ｉｏｓｃが小さくなり、可変容量回路１１，１２の容量値が大きくなることにより、発振信号ＢＵＦＯのデューティー感度がさらに高くなる。したがって、第１実施形態の発振器１によれば、検査装置１００は、検査モードにおいて、ＰＭＯＳトランジスター１５５，１５６の少なくとも一方をオンさせた状態で、発振信号ＢＵＦＯに基づくクロック信号ＣＫのデューティーを測定し、基準値からのデューティーの変化量に基づいて、振動子３のＣＩ値を高精度に検査することができる。
【0063】
また、第１実施形態の発振器１では、通常動作モードにおいてＰＭＯＳトランジスター１５５，１５６をともにオフした状態と、検査モードにおいてＰＭＯＳトランジスター１５５，１５６の少なくとも一方をオンした状態で、クロック信号ＣＫを外部に出力するＯＵＴ端子を兼用することができるので、検査専用の外部端子を必要としない。さらに、検査装置１００が、検査モードにおいてＯＵＴ端子から出力されるクロック信号ＣＫをモニターしてデューティーを測定することができるので、回路装置２の内部にデューティー測定回路を設ける必要もない。したがって、第１実施形態の発振器１によれば、検査装置１００が振動子３のＣＩ値の検査を簡易に行うことができる。
【0064】
２．第２実施形態
以下、第２実施形態について、第１実施形態と同様の構成については同じ符号を付し、第１実施形態と同様の説明は省略又は簡略し、主として第１実施形態と異なる内容について説明する。
以下、第２実施形態について、第１実施形態と同様の構成については同じ符号を付し、第１実施形態と同様の説明は省略又は簡略し、主として第１実施形態と異なる内容について説明する。
【0065】
第２実施形態の発振器１の構造は、図１～図４と同様であるため、その図示及び説明を省略する。図１３は、第２実施形態の発振器１の機能ブロック図である。図１３に示すように、第２実施形態の発振器１では、発振回路１０には、レジスター５２から出力されるテスト信号ＴＥＳＴ１，ＴＥＳＴ２と２ビットの選択信号ＳＥＬ［１：０］が入力される。発振回路１０は、テスト信号ＴＥＳＴ１がハイレベルのときは、振動子３からＴ１端子を介して入力される発振信号を増幅した発振信号ＯＳＣＯを出力し、テスト信号ＴＥＳＴ１がローレベルのときは発振信号ＯＳＣＯをハイレベルに固定する。また、発振回路１０は、テスト信号ＴＥＳＴ２がハイレベルのときは、振動子３からＴ１端子を介して入力される発振信号を増幅した発振信号ＯＳＣＯ２を出力し、テスト信号ＴＥＳＴ２がローレベルのときは発振信号ＯＳＣＯ２をハイレベルに固定する。発振回路１０は、選択信号ＳＥＬ［１：０］の論理レベルに応じて、発振信号ＯＳＣＯ２の立ち上がり時間やデューティーを変化させる。
【0066】
また、第２実施形態の発振器１は、出力バッファー２１を備え、制御回路５０内にあるレジスター５２の出力信号が第１入出力回路３０に入力されている。出力バッファー２１は、発振回路１０から出力される発振信号ＯＳＣＯ２が入力されてクロック信号ＣＫ２を出力する。制御回路５０は、クロック信号ＣＫ２の出力時は、レジスター５２の出力信号により、第１入出力回路３０を介して、出力バッファー２０の制御端子の入力信号をハイレベルに固定し、ＯＥ端子からクロック信号ＣＫ２が出力されるように制御する。
【0067】
また、第２実施形態の発振器１では、検査モードにおいて、第１入出力回路３０を介して、出力バッファー２１の出力端子とＴ３端子とが電気的に接続され、第２入出力回路４０を介して、出力バッファー２０の出力端子とＴ４端子とが電気的に接続される。また、検査モードにおいて、出力バッファー２０の制御端子の入力信号がハイレベルに固定される。すなわち、検査モードでは、発振器１のＯＵＴ端子からクロック信号ＣＫが出力されるとともに、発振器１のＯＥ端子からクロック信号ＣＫ２が出力される。
【0068】
図１４は、第２実施形態における発振回路１０及び定電流回路８０の構成例を示す図である。図１４に示すように、発振回路１０は、可変容量回路１１，１２、増幅回路１３、振幅制御回路１４、バッファー回路１５、２入力ＮＡＮＤ回路１６、バッファー回路１７及び２入力ＮＡＮＤ回路１８を含む。
【0069】
バッファー回路１５は、ＰＭＯＳトランジスター１５１及びＮＭＯＳトランジスター１５２を含む。ＰＭＯＳトランジスター１５１のゲート端子は、容量素子１３１の他端、抵抗１３５の一端及びＰＭＯＳトランジスター１３６のゲート端子と接続されている。ＰＭＯＳトランジスター１５１のドレイン端子は、ＮＭＯＳトランジスター１５２のドレイン端子と接続されている。ＰＭＯＳトランジスター１５１のソース端子には、電圧Ｖｏｓｃが供給される。ＮＭＯＳトランジスター１５２のソース端子には、グラウンド電圧Ｖｓｓが供給される。すなわち、ＰＭＯＳトランジスター１５１とＮＭＯＳトランジスター１５２とによる論理反転回路が構成されており、この論理反転回路は、発振信号ＧＰ，ＧＮの論理レベルを反転し、電圧Ｖｏｓｃ付近の電圧をハイレベル、グラウンド電圧Ｖｓｓ付近の電圧をローレベルとする発振信号ＢＵＦＯを出力する。すなわち、バッファー回路１５は、増幅回路１３から発振信号ＧＰ，ＧＮが入力され、発振信号ＧＰ，ＧＮの論理レベルを反転して増幅した発振信号ＢＵＦＯを出力する。
【0070】
２入力ＮＡＮＤ回路１６は、ＰＭＯＳトランジスター１６１，１６２及びＮＭＯＳトランジスター１６３，１６４を含む。ＰＭＯＳトランジスター１６１のゲート端子は、ＰＭＯＳトランジスター１５１，１５５，１５６の各ドレイン端子、ＮＭＯＳトランジスター１５２のドレイン端子及びＮＭＯＳトランジスター１６３のゲート端子と接続されている。ＰＭＯＳトランジスター１６１のドレイン端子は、ＰＭＯＳトランジスター１６２のドレイン端子及びＮＭＯＳトランジスター１６３のドレイン端子と接続されている。ＰＭＯＳトランジスター１６１，１６２の各ソース端子には、電圧Ｖｏｓｃが供給される。ＮＭＯＳトランジスター１６３のソース端子とＮＭＯＳトランジスター１６４のドレイン端子とが接続され、ＮＭＯＳトランジスター１６４のソース端子には、グラウンド電圧Ｖｓｓが供給される。ＰＭＯＳトランジスター１６２のゲート端子及びＮＭＯＳトランジスター１６４のゲート端子には、テスト信号ＴＥＳＴ１が入力される。このように構成されている２入力ＮＡＮＤ回路１６は、ＰＭＯＳトランジスター１５１のドレイン端子とＮＭＯＳトランジスター１５２のドレイン端子との接続ノードの信号である発振信号ＢＵＦＯとテスト信号ＴＥＳＴ１とが入力され、ＰＭＯＳトランジスター１６２のドレイン端子とＮＭＯＳトランジスター１６３のドレイン端子との接続ノードから発振信号ＯＳＣＯを出力する。２入力ＮＡＮＤ回路１６は、テスト信号ＴＥＳＴ１がハイレベルのときは、発振信号ＢＵＦＯの論理レベルを反転した発振信号ＯＳＣＯを出力し、テスト信号ＴＥＳＴ１がロ
ーレベルのときは、ハイレベルの発振信号ＯＳＣＯを出力する。
ーレベルのときは、ハイレベルの発振信号ＯＳＣＯを出力する。
【0071】
バッファー回路１７は、ＰＭＯＳトランジスター１７１，１７３，１７４，１７５，１７６及びＮＭＯＳトランジスター１７２を含む。ＰＭＯＳトランジスター１７１，１７３，１７４の各ゲート端子は、容量素子１３１の他端、抵抗１３５の一端及びＰＭＯＳトランジスター１３６のゲート端子と接続されている。ＰＭＯＳトランジスター１７１，１７５，１７６の各ドレイン端子は、ＮＭＯＳトランジスター１７２のドレイン端子と接続されている。ＰＭＯＳトランジスター１７１，１７３，１７４の各ソース端子には、電圧Ｖｏｓｃが供給される。ＰＭＯＳトランジスター１７３のドレイン端子とＰＭＯＳトランジスター１７５のソース端子とが接続され、ＰＭＯＳトランジスター１７４のドレイン端子とＰＭＯＳトランジスター１７６のソース端子とが接続されている。このように、ＰＭＯＳトランジスター１７３は、ＰＭＯＳトランジスター１７１と並列に設けられており、ＰＭＯＳトランジスター１７５は、ＰＭＯＳトランジスター１７３と直列に設けられている。同様に、ＰＭＯＳトランジスター１７４は、ＰＭＯＳトランジスター１７１と並列に設けられており、ＰＭＯＳトランジスター１７６は、ＰＭＯＳトランジスター１７４と直列に設けられている。
【0072】
ＰＭＯＳトランジスター１７５のゲート端子には２ビットの選択信号ＳＥＬの下位ビットの信号ＳＥＬ［０］が入力され、ＰＭＯＳトランジスター１７６のゲート端子には２ビットの選択信号ＳＥＬの上位ビットの信号ＳＥＬ［１］が入力される。ＮＭＯＳトランジスター１７２のゲート端子は、容量素子１３３の他端、ＮＭＯＳトランジスター１３７のゲート端子、容量素子１４３の他端、ＰＭＯＳトランジスター１４５のドレイン端子並びにＮＭＯＳトランジスター１４６のゲート端子及びドレイン端子と接続されている。ＮＭＯＳトランジスター１７２のソース端子には、グラウンド電圧Ｖｓｓが供給される。
【0073】
選択信号ＳＥＬ［１：０］が”１１”のときは、ＰＭＯＳトランジスター１７５，１７６がともにオフとなり、ＰＭＯＳトランジスター１７１とＮＭＯＳトランジスター１７２とによる論理反転回路が構成される。また、選択信号ＳＥＬ［１：０］が”１０”のときは、ＰＭＯＳトランジスター１７５がオンとなり、かつ、ＰＭＯＳトランジスター１７６がオフとなり、ＰＭＯＳトランジスター１７１，１７３とＮＭＯＳトランジスター１７２とによる論理反転回路が構成される。また、選択信号ＳＥＬ［１：０］が”０１”のときは、ＰＭＯＳトランジスター１７５がオフとなり、かつ、ＰＭＯＳトランジスター１７６がオンとなり、ＰＭＯＳトランジスター１７１，１７４とＮＭＯＳトランジスター１７２とによる論理反転回路が構成される。また、選択信号ＳＥＬ［１：０］が”００”のときは、ＰＭＯＳトランジスター１７５，１７６がともにオンとなり、ＰＭＯＳトランジスター１７１，１７３，１７４とＮＭＯＳトランジスター１７２とによる論理反転回路が構成される。
【0074】
これらの論理反転回路は、いずれも、発振信号ＧＰ，ＧＮの論理レベルを反転し、電圧Ｖｏｓｃ付近の電圧をハイレベル、グラウンド電圧Ｖｓｓ付近の電圧をローレベルとする発振信号ＢＵＦＯ２を出力する。すなわち、バッファー回路１７は、増幅回路１３から発振信号ＧＰ，ＧＮが入力され、発振信号ＧＰ，ＧＮの論理レベルを反転して増幅した発振信号ＢＵＦＯ２を出力する。
【0075】
選択信号ＳＥＬ［１：０］が”１１”のときは、電源と発振信号ＢＵＦＯ２の出力ノードとの間にＰＭＯＳトランジスター１７１が接続される。これに対して、選択信号ＳＥＬ［１：０］が”１０”又は”０１”のときは、電源と発振信号ＢＵＦＯ２の出力ノードとの間に、ＰＭＯＳトランジスター１７１に対してＰＭＯＳトランジスター１７３又はＰＭＯＳトランジスター１７４が並列に接続されるので、選択信号ＳＥＬ［１：０］が”１１”のときと比較して、高電位側の駆動能力が大きく、発振信号ＢＵＦＯ２の立ち上がりが
急峻になる。また、選択信号ＳＥＬ［１：０］が”００のときは、電源と発振信号ＢＵＦＯ２の出力ノードとの間に、ＰＭＯＳトランジスター１７１に対してＰＭＯＳトランジスター１７３，１７４が並列に接続されるので、選択信号ＳＥＬ［１：０］が”１１”，”１０”， ”０１”のときと比較して、高電位側の駆動能力が大きく、発振信号ＢＵＦＯ２の立ち上がりがさらに急峻になる。
急峻になる。また、選択信号ＳＥＬ［１：０］が”００のときは、電源と発振信号ＢＵＦＯ２の出力ノードとの間に、ＰＭＯＳトランジスター１７１に対してＰＭＯＳトランジスター１７３，１７４が並列に接続されるので、選択信号ＳＥＬ［１：０］が”１１”，”１０”， ”０１”のときと比較して、高電位側の駆動能力が大きく、発振信号ＢＵＦＯ２の立ち上がりがさらに急峻になる。
【0076】
なお、本実施形態では、ＰＭＯＳトランジスター１７４のＷ／Ｌ比は、ＰＭＯＳトランジスター１７３のＷ／Ｌ比よりも大きい。そのため、選択信号ＳＥＬ［１：０］が”０１”のときは、選択信号ＳＥＬ［１：０］が”１０”のときと比較して、高電位側の駆動能力が大きく、発振信号ＢＵＦＯ２の立ち上がりが急峻になる。なお、ＷはＰＭＯＳトランジスターのゲート幅であり、ＬはＰＭＯＳトランジスターのゲート長である。
【0077】
また、本実施形態では、ＰＭＯＳトランジスター１７４のＷ／Ｌ比は、ＰＭＯＳトランジスター１７１のＷ／Ｌ比よりも大きい。したがって、選択信号ＳＥＬ［１：０］が”００”のときは、選択信号ＳＥＬ［１：０］が”１１”のときと比較して、高電位側の駆動能力が２倍よりも大きく、発振信号ＢＵＦＯ２の立ち上がりが非常に急峻になる。
【0078】
２入力ＮＡＮＤ回路１８は、ＰＭＯＳトランジスター１８１，１８２及びＮＭＯＳトランジスター１８３，１８４を含む。ＰＭＯＳトランジスター１８１のゲート端子は、ＰＭＯＳトランジスター１７１，１７５，１７６の各ドレイン端子、ＮＭＯＳトランジスター１７２のドレイン端子及びＮＭＯＳトランジスター１８３のゲート端子と接続されている。ＰＭＯＳトランジスター１８１のドレイン端子は、ＰＭＯＳトランジスター１８２のドレイン端子及びＮＭＯＳトランジスター１８３のドレイン端子と接続されている。ＰＭＯＳトランジスター１８１，１８２の各ソース端子には、電圧Ｖｏｓｃが供給される。ＮＭＯＳトランジスター１８３のソース端子とＮＭＯＳトランジスター１８４のドレイン端子とが接続され、ＮＭＯＳトランジスター１８４のソース端子には、グラウンド電圧Ｖｓｓが供給される。ＰＭＯＳトランジスター１８２のゲート端子及びＮＭＯＳトランジスター１８４のゲート端子には、テスト信号ＴＥＳＴ２が入力される。このように構成されている２入力ＮＡＮＤ回路１８は、ＰＭＯＳトランジスター１７１のドレイン端子とＮＭＯＳトランジスター１７２のドレイン端子との接続ノードの信号である発振信号ＢＵＦＯ２とテスト信号ＴＥＳＴ２とが入力され、ＰＭＯＳトランジスター１８２のドレイン端子とＮＭＯＳトランジスター１８３のドレイン端子との接続ノードから発振信号ＯＳＣＯ２を出力する。２入力ＮＡＮＤ回路１８は、テスト信号ＴＥＳＴ２がハイレベルのときは、発振信号ＢＵＦＯ２の論理レベルを反転した発振信号ＯＳＣＯ２を出力し、テスト信号ＴＥＳＴ２がローレベルのときは、ハイレベルの発振信号ＯＳＣＯ２を出力する。
【0079】
第２実施形態の発振回路１０のその他の構成及び機能は、第１実施形態と同様であるため、その説明を省略する。また、第２実施形態における定電流回路８０の構成及び機能は、第１実施形態と同様であるため、その説明を省略する。また、第２実施形態の発振器１のその他の構成は、第１実施形態と同様であるため、その説明を省略する。なお、第２実施形態では、ＰＭＯＳトランジスター１７３は第１オプショントランジスターの一例であり、ＰＭＯＳトランジスター１７５は第１スイッチの一例である。また、ＰＭＯＳトランジスター１７４は第２オプショントランジスターの一例であり、ＰＭＯＳトランジスター１７６は第２スイッチの一例である。また、通常動作モードは第１モードの一例であり、検査モードは第２モードの一例である。
【0080】
第２実施形態の発振器１でも、第１実施形態と同様、検査モードでは、通常動作モードと比較して、電流Ｉｏｓｃが小さくなるように、レジスター５２の設定値が変更される。すなわち、通常動作モードでは電流Ｉｏｓｃが第１の電流量に設定され、検査モードでは電流Ｉｏｓｃが第１の電流量よりも小さい第２の電流量に設定される。また、検査モード
では、通常動作モードと比較して、発振回路１０の負荷容量として機能する可変容量回路１１，１２の各容量値が大きくなるように、レジスター５２の設定値が変更される。すなわち、検査モードにおける発振回路１０の負荷容量は、通常動作モードにおける発振回路１０の負荷容量よりも大きい。検査モードでは、さらに、選択信号ＳＥＬ［１：０］が”１０”，”０１”，”００”のいずれかに設定され、通常動作モードと比較して、発振信号ＢＵＦＯ２の立ち上がりが急峻になる。その結果、発振信号ＯＳＣＯ２のハイレベルの期間が短くなるとともに、ローレベルの期間が長くなり、発振信号ＯＳＣＯ２のデューティーが５０％よりも小さくなる。また、選択信号ＳＥＬ［１：０］が”１０”，”０１”，”００”のいずれかに設定されることにより、通常動作モードと比較して、高電位側の駆動能力が大きくなることにより、デューティー感度が高くなる。
では、通常動作モードと比較して、発振回路１０の負荷容量として機能する可変容量回路１１，１２の各容量値が大きくなるように、レジスター５２の設定値が変更される。すなわち、検査モードにおける発振回路１０の負荷容量は、通常動作モードにおける発振回路１０の負荷容量よりも大きい。検査モードでは、さらに、選択信号ＳＥＬ［１：０］が”１０”，”０１”，”００”のいずれかに設定され、通常動作モードと比較して、発振信号ＢＵＦＯ２の立ち上がりが急峻になる。その結果、発振信号ＯＳＣＯ２のハイレベルの期間が短くなるとともに、ローレベルの期間が長くなり、発振信号ＯＳＣＯ２のデューティーが５０％よりも小さくなる。また、選択信号ＳＥＬ［１：０］が”１０”，”０１”，”００”のいずれかに設定されることにより、通常動作モードと比較して、高電位側の駆動能力が大きくなることにより、デューティー感度が高くなる。
【0081】
前述の通り、検査モードでは、発振器１のＯＥ端子から、発振信号ＯＳＣＯ２がバッファリングされたクロック信号ＣＫ２が出力される。したがって、検査装置１００は、検査モードにおいて、振動子３のＣＩ値が基準値のときにＯＥ端子から出力されるクロック信号ＣＫ２のデューティーを基準デューティーとして、クロック信号ＣＫ２のデューティーと基準デューティーとの差分を測定することにより、振動子３のＣＩ値を検査することができる。さらに、検査モードでは、ＯＥ端子からクロック信号ＣＫ２が出力されるので、検査装置１００は、ＯＵＴ端子から通常動作時のクロック信号ＣＫをモニターしながら、ＯＥ端子から出力されるクロック信号ＣＫ２のデューティーを測定し、振動子３のＣＩ値を検査することができる。
【0082】
例えば、ＰＭＯＳトランジスター１７３，１７５の駆動能力を、第１実施形態におけるＰＭＯＳトランジスター１５３，１５５の駆動能力よりもさらに高くしてもよい。これにより、デューティー感度がさらに高くなるので、振動子３のＣＩ値の上昇により、発振信号ＯＳＣＯ２のデューティーが０％になるとＯＥ端子からのクロック信号ＣＫ２の出力が停止する。したがって、検査装置１００は、クロック信号ＣＫ２の出力が停止するか否かで振動子３のＣＩ値を検査することができる。なお、ＯＥ端子からのクロック信号ＣＫ２の出力が停止した場合、ＣＩ値の上昇以外の何らかの原因で振動子３の発振が停止したことも考えられる。これに対して、検査装置１００は、ＯＵＴ端子からクロック信号ＣＫが出力されるか否かによって、ＯＥ端子からのクロック信号ＣＫ２の出力が停止した原因が、ＣＩ値の上昇なのか否かを判断することができる。
【0083】
３．変形例
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【0084】
例えば、上記の実施形態の発振器１は、ＳＰＸＯ等のシンプルな発振器であるが、ＴＣＸＯ等の温度補償機能を有する発振器であってもよいし、ＶＣＸＯ等の周波数制御機能を有する発振器であってもよい。ＳＰＸＯはSimple Packaged Crystal Oscillatorの略である。ＴＣＸＯはTemperature Compensated Crystal Oscillatorの略である。ＶＣＸＯはVoltage Controlled Crystal Oscillatorの略である。また、発振器１は、ＶＣ－ＴＣＸＯ等の温度補償機能及び周波数制御機能を有する発振器であってもよいし、ＯＣＸＯ等の温度制御機能を有する発振器などであってもよい。ＶＣ－ＴＣＸＯはVoltage Controlled Temperature Compensated Crystal Oscillatorの略である。また、ＯＣＸＯは、Oven Controlled Crystal Oscillatorの略である。
【0085】
また、上記の実施形態では、Ｔ３端子に、出力バッファー２０の出力を制御する信号が入力されるが、これ以外の制御信号が入力されてもよい。例えば、Ｔ３端子には、発振器１をスタンバイモードに設定するための制御信号が入力されてもよいし、発振器１がＶＣＸＯ等の周波数制御機能を有する発振器であれば、クロック信号ＣＫの周波数を制御する
ための信号が入力されてもよい。
ための信号が入力されてもよい。
【0086】
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。
【0087】
本発明は、実施の形態で説明した構成と実質的に同一の構成、例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【0088】
上述した実施形態および変形例から以下の内容が導き出される。
【0089】
回路装置の一態様は、
振動子から入力される信号を増幅して前記振動子に出力する増幅回路と、
前記増幅回路からの信号が入力され、ＰＭＯＳトランジスター及びＮＭＯＳトランジスターを有するバッファー回路と、
可変の電流に対応して、前記バッファー回路の前記ＮＭＯＳトランジスターのゲート電圧を制御する振幅制御回路と、を備え、
前記バッファー回路は、
前記ＰＭＯＳトランジスターと並列に設けられた第１オプショントランジスターと、
前記第１オプショントランジスターと直列に設けられた第１スイッチと、を有する。
振動子から入力される信号を増幅して前記振動子に出力する増幅回路と、
前記増幅回路からの信号が入力され、ＰＭＯＳトランジスター及びＮＭＯＳトランジスターを有するバッファー回路と、
可変の電流に対応して、前記バッファー回路の前記ＮＭＯＳトランジスターのゲート電圧を制御する振幅制御回路と、を備え、
前記バッファー回路は、
前記ＰＭＯＳトランジスターと並列に設けられた第１オプショントランジスターと、
前記第１オプショントランジスターと直列に設けられた第１スイッチと、を有する。
【0090】
この回路装置では、振動子のＣＩ値が変化すると、振動子から入力される信号の振幅が変化し、その結果、振幅制御回路の制御によりＮＭＯＳトランジスターのゲート電圧が変化し、バッファー回路から出力される発振信号のデューティーが変化する。また、第１スイッチをオンさせることにより、ＰＭＯＳトランジスターと第１オプショントランジスターとが並列に接続されて高電位側の駆動能力が上がり、バッファー回路から出力される発振信号のデューティー感度が高くなる。したがって、この回路装置によれば、検査装置は、第１スイッチをオンさせた状態で、バッファー回路から出力される発振信号のデューティーを測定し、基準値からのデューティーの変化量に基づいて、振動子のＣＩ値を検査することができる。
【0091】
また、この回路装置では、第１スイッチをオフした状態とオンした状態で発振信号を外部に出力する外部端子を兼用することができるので、検査専用の外部端子を必要としない。さらに、検査装置が外部端子から出力される発振信号をモニターしてデューティーを測定することができるので、回路装置の内部にデューティー測定回路を設ける必要もない。したがって、この回路装置によれば、検査装置が振動子のＣＩ値の検査を簡易に行うことができる。
【0092】
前記回路装置の一態様において、
第１モードでは前記第１スイッチがオフとなるとともに前記可変の電流が第１の電流量に設定され、第２モードでは前記第１スイッチがオンとなるとともに前記可変の電流が前記第１の電流量よりも小さい第２の電流量に設定されてもよい。
第１モードでは前記第１スイッチがオフとなるとともに前記可変の電流が第１の電流量に設定され、第２モードでは前記第１スイッチがオンとなるとともに前記可変の電流が前記第１の電流量よりも小さい第２の電流量に設定されてもよい。
【0093】
この回路装置では、第２モードにおいて、第１スイッチがオンすることにより、第１モードよりも発振信号のデューティー感度が高くなり、可変の電流が小さくなることにより、デューティー感度がさらに高くなる。したがって、この回路装置によれば、検査装置による振動子のＣＩ値の検査精度を向上させることができる。
【0094】
前記回路装置の一態様において、
前記バッファー回路は、前記ＰＭＯＳトランジスターと並列に設けられた第２オプショントランジスターと、前記第２オプショントランジスターと直列に設けられた第２スイッチと、を有してもよい。
前記バッファー回路は、前記ＰＭＯＳトランジスターと並列に設けられた第２オプショントランジスターと、前記第２オプショントランジスターと直列に設けられた第２スイッチと、を有してもよい。
【0095】
この回路装置では、第１スイッチと第２スイッチとをともにオンさせることにより、ＰＭＯＳトランジスターと第１オプショントランジスターと第２オプショントランジスターとが並列に接続されて高電位側の駆動能力が上がり、バッファー回路から出力される発振信号のデューティー感度が高くなる。したがって、この回路装置によれば、検査装置による振動子のＣＩ値の検査精度を向上させることができる。
【0096】
前記回路装置の一態様において、
前記第２オプショントランジスターのＷ／Ｌ比は、前記ＰＭＯＳトランジスターのＷ／Ｌ比よりも大きくてもよい。
前記第２オプショントランジスターのＷ／Ｌ比は、前記ＰＭＯＳトランジスターのＷ／Ｌ比よりも大きくてもよい。
【0097】
この回路装置では、第２スイッチをオンさせることにより、第２スイッチがオフの状態と比較して高電位側の駆動能力が２倍よりも大きくなり、バッファー回路から出力される発振信号のデューティー感度が高くなる。したがって、この回路装置によれば、検査装置による振動子のＣＩ値の検査精度を向上させることができる。
【0098】
前記回路装置の一態様は、
前記振動子と接続される可変容量回路を備え、
前記第２モードにおける前記可変容量回路の容量値は、前記第１モードにおける前記可変容量回路の容量値よりも大きくてもよい。
前記振動子と接続される可変容量回路を備え、
前記第２モードにおける前記可変容量回路の容量値は、前記第１モードにおける前記可変容量回路の容量値よりも大きくてもよい。
【0099】
この回路装置では、第２モードにおいて、振動子と接続される可変容量回路の容量値が第１モードよりも大きくなることにより、発振信号のデューティー感度が高くなる。したがって、この回路装置によれば、検査装置による振動子のＣＩ値の検査精度を向上させることができる。
【0100】
発振器の一態様は、
振動子と、
前記振動子に接続された回路装置と、
前記振動子及び前記回路装置を収容する容器と、を備え、
前記回路装置は、
前記振動子から入力される信号を増幅して前記振動子に出力する増幅回路と、
前記増幅回路からの信号が入力され、ＰＭＯＳトランジスター及びＮＭＯＳトランジスターを有するバッファー回路と、
可変の電流に対応して、前記バッファー回路の前記ＮＭＯＳトランジスターのゲート電圧を制御する振幅制御回路と、を備え、
前記バッファー回路は、
前記ＰＭＯＳトランジスターと並列に設けられた第１オプショントランジスターと、
前記第１オプショントランジスターと直列に設けられた第１スイッチと、を有する。
振動子と、
前記振動子に接続された回路装置と、
前記振動子及び前記回路装置を収容する容器と、を備え、
前記回路装置は、
前記振動子から入力される信号を増幅して前記振動子に出力する増幅回路と、
前記増幅回路からの信号が入力され、ＰＭＯＳトランジスター及びＮＭＯＳトランジスターを有するバッファー回路と、
可変の電流に対応して、前記バッファー回路の前記ＮＭＯＳトランジスターのゲート電圧を制御する振幅制御回路と、を備え、
前記バッファー回路は、
前記ＰＭＯＳトランジスターと並列に設けられた第１オプショントランジスターと、
前記第１オプショントランジスターと直列に設けられた第１スイッチと、を有する。
【0101】
この発振器では、回路装置において、振動子のＣＩ値が変化すると、振動子から入力される信号の振幅が変化し、その結果、振幅制御回路の制御によりＮＭＯＳトランジスターのゲート電圧が変化し、バッファー回路から出力される発振信号のデューティーが変化する。また、第１スイッチをオンさせることにより、ＰＭＯＳトランジスターと第１オプショントランジスターとが並列に接続されて高電位側の駆動能力が上がり、バッファー回路
から出力される発振信号のデューティー感度が高くなる。したがって、この発振器によれば、検査装置は、第１スイッチをオンさせた状態で、バッファー回路から出力される発振信号のデューティーを測定し、基準値からのデューティーの変化量に基づいて、振動子のＣＩ値を検査することができる。
から出力される発振信号のデューティー感度が高くなる。したがって、この発振器によれば、検査装置は、第１スイッチをオンさせた状態で、バッファー回路から出力される発振信号のデューティーを測定し、基準値からのデューティーの変化量に基づいて、振動子のＣＩ値を検査することができる。
【0102】
また、この発振器では、第１スイッチをオフした状態とオンした状態で発振信号を外部に出力する外部端子を兼用することができるので、検査専用の外部端子を必要としない。さらに、検査装置が外部端子から出力される発振信号をモニターしてデューティーを測定することができるので、回路装置の内部にデューティー測定回路を設ける必要もない。したがって、この発振器によれば、検査装置が振動子のＣＩ値の検査を簡易に行うことができる。
【符号の説明】
【0103】
１…発振器、２…回路装置、３…振動子、３ａ…励振電極、３ｂ…励振電極、４…パッケージ、５…リッド、６…外部端子、７，７ａ，７ｂ…収容室、８…封止部材、１０…発振回路、１１，１２…可変容量回路、１３…増幅回路、１４…振幅制御回路、１５…バッファー回路、１６…２入力ＮＡＮＤ回路、１７…バッファー回路、１８…２入力ＮＡＮＤ回路、２０…出力バッファー、２１…出力バッファー、３０…第１入出力回路、４０…第２入出力回路、５０…制御回路、５１…シリアルインターフェース回路、５２…レジスター、６０…パワーオンリセット回路、７０…定電圧回路、８０…定電流回路、８１…電流源、８２，８３…ＰＭＯＳトランジスター、８４，８５…ＮＭＯＳトランジスター、１００…検査装置、１３１，１３２，１３３…容量素子、１３４，１３５…抵抗、１３６…ＰＭＯＳトランジスター、１３７…ＮＭＯＳトランジスター、１４１…抵抗、１４２，１４３…容量素子、１４４，１４５…ＰＭＯＳトランジスター、１４６…ＮＭＯＳトランジスター、１５１…ＰＭＯＳトランジスター、１５２…ＮＭＯＳトランジスター、１５３，１５４，１５５，１５６…ＰＭＯＳトランジスター、１６１，１６２…ＰＭＯＳトランジスター、１６３，１６４…ＮＭＯＳトランジスター、１７１…ＰＭＯＳトランジスター、１７２…ＮＭＯＳトランジスター、１７３，１７４，１７５，１７６…ＰＭＯＳトランジスター、１８１，１８２…ＰＭＯＳトランジスター、１８３，１８４…ＮＭＯＳトランジスター
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】