特開 2024-151876 車両用変速機の制御装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024151876

(43)【公開日】2024-10-25

(54)【発明の名称】車両用変速機の制御装置

(51)【国際特許分類】

   F16H 61/12 20100101AFI20241018BHJP

【ＦＩ】

F16H61/12

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023065643

(22)【出願日】2023-04-13

(71)【出願人】

【識別番号】509186579

【氏名又は名称】日立Ａｓｔｅｍｏ株式会社

(74)【代理人】

【識別番号】110001829

【氏名又は名称】弁理士法人開知

(72)【発明者】

【氏名】岡部 靖宏

【テーマコード（参考）】

3J552

【Ｆターム（参考）】

3J552MA07

3J552NA01

3J552NB01

3J552PA51

3J552PB04

3J552PB10

3J552QA24A

3J552QC08

3J552TA10

3J552TB13

(57)【要約】

【課題】車両用変速機のソレノイドコイルのリレー制御処理の信頼性を向上することができる車両用変速機の制御装置を提供する。
【解決手段】車両用変速機の制御装置（ＡＴＣＵ１０１）は、車両用変速機の複数の制御処理を記憶する不揮発性メモリ（ＲＯＭ制御部１０４）と、制御処理の一時的なデータを記憶する揮発性メモリ（ＲＡＭ１１９）と、制御処理を実行するプロセッサ（マイクロプロセッサ１０２）と、を備える。複数の制御処理のうち、少なくとも車両用変速機のソレノイドコイルのリレー制御処理（ソレノイドリレー制御１０８）が二重化されて不揮発性メモリに記憶される（ソレノイドリレー代替制御１０９）。リレー制御処理の一時的なデータ（ソレノイドリレー制御用ＲＡＭ１２０）が二重化されて揮発性メモリに記憶される（ソレノイドリレー代替制御用ＲＡＭ１２１）。
【選択図】図２

【特許請求の範囲】

【請求項1】

車両用変速機の複数の制御処理を記憶する不揮発性メモリと、
前記制御処理の一時的なデータを記憶する揮発性メモリと、
前記制御処理を実行するプロセッサと、を備え、
複数の前記制御処理のうち、少なくとも前記車両用変速機のソレノイドコイルのリレー制御処理が二重化されて前記不揮発性メモリに記憶され、
前記リレー制御処理の一時的なデータが二重化されて前記揮発性メモリに記憶される車両用変速機の制御装置。

【請求項2】

請求項１に記載の車両用変速機の制御装置であって、
前記プロセッサは、
前記リレー制御処理の制御周期ごとに、前記リレー制御処理の一時的なデータを二重化して前記揮発性メモリに記憶する
ことを特徴とする車両用変速機の制御装置。

【請求項3】

請求項１に記載の車両用変速機の制御装置であって、
前記プロセッサは、
二重化された前記リレー制御処理の一方が記憶される前記不揮発性メモリの領域が故障した場合、又は二重化された前記リレー制御処理の一時的なデータの一方が記憶される前記揮発性メモリの領域が故障した場合、二重化された前記リレー制御処理の一時的なデータの他方を利用し、二重化された前記リレー制御処理の他方を実行する
ことを特徴とする車両用変速機の制御装置。

【請求項4】

請求項３に記載の車両用変速機の制御装置であって、
前記プロセッサは、
二重化された前記リレー制御処理の他方が記憶される前記不揮発性メモリの領域が故障した場合、又は二重化された前記リレー制御処理の一時的なデータの他方が記憶される前記揮発性メモリの領域が故障した場合、前記リレー制御処理を停止する
ことを特徴とする車両用変速機の制御装置。

【請求項5】

請求項４に記載の車両用変速機の制御装置であって、
前記不揮発性メモリと前記揮発性メモリの故障アドレスが記憶されるレジスタと、
二重化された前記リレー制御処理のそれぞれが記憶される前記不揮発性メモリの領域の開始アドレスと終了アドレスを格納し、かつ二重化された前記リレー制御処理の一時的なデータのそれぞれが記憶される前記揮発性メモリの領域の開始アドレスと終了アドレスを格納するテーブルと、を備える
ことを特徴とする車両用変速機の制御装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、車両用変速機の制御装置に関する。

【背景技術】

【0002】

機能安全に関する国際標準としてＩＥＣ６１５０８やＩＳＯ２６２６２等が制定され、自動車の安全性能へのニーズが高まっている。

【0003】

安全性能へのニーズに対応すべく、車両用変速機に搭載されているマイクロプロセッサでは、ＲＯＭ(Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ)やＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の故障検出機能の高性能化等、安全状態を常時監視できる機能が備わってきている。一方で、マイクロプロセッサの技術向上によりＲＯＭやＲＡＭの容量が急増しており、ＲＯＭやＲＡＭの故障率は高くなる傾向がある。

【0004】

ＲＯＭやＲＡＭの故障を含む車両用変速機の制御装置の故障が発生した場合、フェールセーフ状態へ移行する技術が公開されている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開2009-41602号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

特許文献１では、ＲＯＭ故障時に車両の安全状態を確保するため、車両用変速機の機能を制限することなく、ドライバビリティ低下を避ける方法を提供している。一方ＲＡＭ故障時は車両の安全状態を確保するため、車両用変速機の機能を制限し、ドライバビリティが著しく低下してしまう問題点があった。

【0007】

本発明の目的は、車両用変速機のソレノイドコイルのリレー制御処理の信頼性を向上することができる車両用変速機の制御装置を提供することにある。

【課題を解決するための手段】

【0008】

上記目的を達成するために、本発明の車両用変速機の制御装置は、車両用変速機の複数の制御処理を記憶する不揮発性メモリと、前記制御処理の一時的なデータを記憶する揮発性メモリと、前記制御処理を実行するプロセッサと、を備え、複数の前記制御処理のうち、少なくとも前記車両用変速機のソレノイドコイルのリレー制御処理が二重化されて前記不揮発性メモリに記憶され、前記リレー制御処理の一時的なデータが二重化されて前記揮発性メモリに記憶される。

【発明の効果】

【0009】

本発明によれば、車両用変速機のソレノイドコイルのリレー制御処理の信頼性を向上することができる。上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

【図面の簡単な説明】

【0010】

【図1】車両用変速機の制御装置に関するシステム概要の一例を示す。

【図2】ソレノイドリレー制御に関する本発明の実施形態の一例を示す。

【図3】ソレノイドリレー制御に関するＲＯＭ、ＲＡＭ故障部位を検出する制御のフローチャートである。

【図4】ソレノイドリレー制御に関するＲＯＭ、ＲＡＭ故障部位を回避する制御のフローチャートである。

【発明を実施するための形態】

【0011】

以下、本発明の実施形態を図面に基づき詳細に説明する。本実施形態の目的は、ＲＡＭ故障を検出した場合において、車両用変速機の機能を制限することなく、車両用変速機の安全状態を確保し、ドライバビリティ低下を避ける方法を提供することにある。

【0012】

図１を用いて、車両用変速機の制御装置に関するシステム概要の一例について説明する。

【0013】

車両用変速機は、エンジン００８からの駆動力を受けるプライマリプーリー００２、ファイナルギア００９へ駆動力を出力するセカンダリプーリー００４、プライマリプーリー００２とセカンダリプーリー００４を接続するベルト００３を備える。プライマリプーリー００２とセカンダリプーリー００４は、油圧により溝幅を変化させ、変速比を変えることができる。

【0014】

また、車両用変速機は、プライマリプーリー００２とセカンダリプーリー００４へ油を供給するオイルポンプ００５、油の供給量を調整するプライマリソレノイドバルブ００６、セカンダリソレノイドバルブ００７を備える。

【0015】

車両用変速機の制御装置であるＡＴＣＵ(Ａｕｔｏｍａｔｉｃ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）００１は、プライマリソレノイドバルブ００６、セカンダリソレノイドバルブ００７を開閉することで、プライマリプーリー００２とセカンダリプーリー００４の油圧を制御し、結果として車両用変速機の変速比を制御している。

【0016】

図２から４を用いて本発明の実施形態について説明する。

【0017】

図２は、ソレノイドリレー制御に関する本実施形態を示す。ＡＴＣＵ１０１内には、マイクロプロセッサ１０２、マイクロプロセッサ１０２からの目標電流値を受けソレノイドバルブ１１６を制御するソレノイド制御ＩＣ１１４、バッテリ１１５からソレノイド制御ＩＣ１１４への電源供給を制御するソレノイドリレー回路１１３を備える。

【0018】

マイクロプロセッサ１０２内には、データを記憶するＲＯＭデータ記憶部１０５、ソフトウェアプログラムを記憶するＲＯＭ制御部１０４、ソフトウェアプログラムの演算に使用するＲＡＭ１１９、ＲＯＭ・ＲＡＭ故障アドレスを検出できるＲＯＭ・ＲＡＭ故障検出器１０３を備える。

【0019】

ＲＯＭ・ＲＡＭ故障検出器１０３内には、ＲＯＭ・ＲＡＭ故障発生有無の情報を格納するＲＯＭ・ＲＡＭ故障通知レジスタ１１７、ＲＯＭ・ＲＡＭ故障発生したアドレスｎ個を格納するＲＯＭ・ＲＡＭ故障アドレス格納レジスタ１１８を備える。ＲＯＭ・ＲＡＭ故障検出器１０３はマイクロプロセッサ１０２に搭載されている機能であり、マイクロプロセッサが起動してから停止するまでの間、ＲＯＭ・ＲＡＭ故障を監視する。

【0020】

ＲＯＭ制御部１０４内には、ＲＯＭ・ＲＡＭ故障検出器１０３から取得したＲＯＭ・ＲＡＭ故障通知レジスタ１１７とＲＯＭ・ＲＡＭ故障アドレス格納レジスタ１１８の情報により制御部の故障部位を特定するソフトウェアプログラムであるＲＯＭ・ＲＡＭ故障部位検出制御１０６を有する。ＲＯＭ・ＲＡＭ故障部位回避制御１０７は、ＲＯＭ・ＲＡＭ故障部位検出制御１０６により特定された制御部の故障部位を回避するためのソフトウェアプログラムである。ソレノイドリレー制御１０８は、ソレノイドリレー回路１１３のＯＮ／ＯＦＦを制御するソフトウェアプログラムである。ソレノイド制御１１１は、ソレノイド制御ＩＣ１１４へ目標指示電流を与えるソフトウェアプログラムである。ソレノイドリレー代替制御１０９は、ＲＯＭ・ＲＡＭ故障時に行う代替制御としてソレノイドリレー制御１０８と同じ内容のソフトウェアプログラムである。ＲＯＭ・ＲＡＭ故障時制御１１０は、ソレノイドリレー制御１０８とソレノイドリレー代替制御１０９の両方でＲＯＭ・ＲＡＭ故障となった場合に行われる。

【0021】

ＲＯＭデータ記憶部１０５内には、ＲＯＭ・ＲＡＭ故障部位を特定するための故障部位判定用データテーブル１１２を備える。故障部位判定用データテーブル１１２には、ソレノイドリレー制御１０８、およびソレノイドリレー代替制御１０９のＲＯＭ、ＲＡＭの先頭アドレスと終了アドレスを備える。

【0022】

ＲＡＭ１１９内には、ソレノイドリレー制御１０８の演算で使用するソレノイドリレー制御用ＲＡＭ１２０と、ソレノイドリレー代替制御１０９の演算で使用するソレノイドリレー代替制御用ＲＡＭ１２１を有する。ソレノイドリレー代替制御用ＲＡＭ１２１は、ＲＯＭ・ＲＡＭ故障時に行う代替制御用ＲＡＭとしてソレノイドリレー制御用ＲＡＭ１２０と同じ内容で構成される。

【0023】

図３、図４は、ソレノイドリレー制御に関する本実施形態のソフトウェア処理の一例を示す。マイクロプロセッサ１０２が起動してから終了するまでの間、一定周期（制御周期）で図３、図４の順に繰返しソフトウェア処理を行う。

【0024】

図３は、ソレノイドリレー制御１０８に関するＲＯＭ・ＲＡＭ故障部位を検出する制御のフローチャートである。ＲＯＭ・ＲＡＭ故障検出器１０３のＲＯＭ・ＲＡＭ故障通知レジスタ１１７に格納されるＲＯＭ・ＲＡＭ故障発生有無を示す情報（例えば、フラグ）から、ＲＯＭ・ＲＡＭ故障の発生有無を判定する（２０１）。ＲＯＭ・ＲＡＭ故障と判定した場合、ＲＯＭ・ＲＡＭ故障検出器１０３のＲＯＭ・ＲＡＭ故障アドレス格納レジスタ１１８よりＲＯＭ・ＲＡＭ故障アドレス情報を取得する（２０２）。故障アドレス情報（２０２）と、故障部位判定用データテーブル１１２に備えられているソレノイドリレー制御１０８のＲＯＭ・ＲＡＭ先頭アドレスまたは終了アドレスとを比較する（２０３）。この時、故障アドレス情報（２０２）が、ソレノイドリレー制御のＲＯＭ・ＲＡＭ先頭アドレスから終了アドレス内にある場合は、ソレノイドリレー制御のＲＯＭ・ＲＡＭ故障と判定する。（２０４）。

【0025】

次に、故障アドレス情報（２０２）と、故障部位判定用データテーブル１１２に備えられているソレノイドリレー代替制御のＲＯＭ・ＲＡＭ先頭アドレスまたは終了アドレスとを比較する（２０５）。この時、故障アドレス情報（２０２）が、ソレノイドリレー代替制御のＲＯＭ・ＲＡＭ先頭アドレスから終了アドレス内にある場合は、ソレノイドリレー代替制御のＲＯＭ・ＲＡＭ故障と判定する（２０６）。

【0026】

ソレノイドリレー制御１０８のＲＯＭ・ＲＡＭ故障有無、あるいはソレノイドリレー代替制御１０９のＲＯＭ・ＲＡＭ故障有無の情報は、ＲＯＭ・ＲＡＭ故障部位回避制御１０７にて参照され、ＲＯＭ・ＲＡＭ故障部位の回避制御が行われる。

【0027】

図４は、ソレノイドリレー制御１０８に関するＲＯＭ・ＲＡＭ故障部位を回避する制御のフローチャートである。ＲＯＭ・ＲＡＭ故障部位検出制御１０６のソレノイドリレー制御ＲＯＭ・ＲＡＭ故障判定（２０４）により、ソレノイドリレー制御を回避するか否かを判定する（３０１）。ソレノイドリレー制御のＲＯＭ・ＲＡＭ故障と判定されていない場合は、ソレノイドリレー制御を実行する(３０２)。また、ソレノイドリレー制御用ＲＡＭ１２０の値をソレノイドリレー代替制御用ＲＡＭ１２１へのコピー処理を実施する(３０６)。ソレノイドリレー制御にてＲＯＭ・ＲＡＭ故障が発生した場合、ソレノイドリレー代替制御用ＲＡＭへ切り替えるが、前周期の演算結果がソレノイドリレー代替制御用ＲＡＭへ設定されていないとソレノイドリレー制御自体が初期化されドライバビリティが一時的に低下する。ＲＡＭコピー処理(３０６)は、ドライバビリティの一時的な低下を回避する。

【0028】

ソレノイドリレー制御のＲＯＭ・ＲＡＭ故障と判定している場合は、ＲＯＭ・ＲＡＭ故障部位検出制御１０６のソレノイドリレー代替制御ＲＯＭ・ＲＡＭ故障判定（２０６）により、ソレノイドリレー代替制御を回避するか否かを判定する（３０３）。ソレノイドリレー代替制御のＲＯＭ・ＲＡＭ故障と判定されていない場合は、ソレノイドリレー代替制御（３０４）を行う。

【0029】

ソレノイドリレー制御とソレノイドリレー代替制御の両方がＲＯＭ・ＲＡＭ故障と判定された場合は、ＲＯＭ・ＲＡＭ故障時制御１１０（３０５）を行う。

【0030】

例えば、ＲＯＭ・ＲＡＭ故障時制御１１０を実施した場合、ソフトウェアでは車両用変速機の各アクチュエータの制御を止める。この場合、車両用変速機のハードウェア的な制御により変速比を固定とし安全を確保しているが、ドライバビリティを著しく低下させる。

【0031】

従来の車両用変速機の制御装置では、ソレノイドリレー制御でＲＯＭ故障と判定された場合、ＲＯＭ・ＲＡＭ故障時制御１１０を実施していたが、本実施形態によれば、ソレノイドリレー代替制御を行うことで、ＲＯＭ・ＲＡＭ故障時制御１１０を回避することができ、結果としてドライバビリティの低下を回避できる。

【0032】

以上に説明したように本実施形態の車両用変速機の制御装置は、データを記憶するＲＯＭデータ記憶部１０５と、ＲＯＭデータ記憶部１０５が格納しているデータを用いて処理を実施するＲＯＭ制御部１０４と、ＲＡＭ１１９を備える。そして、ＲＯＭ制御部１０４には車両用変速機の複数の制御処理が記憶され、また、ＲＡＭ１１９には複数の制御処理を演算するための領域が確保され、複数の制御処理のうち、その制御処理を行えなくなった場合に車両用変速機の制御不能を招く制御処理について二重化して記憶および確保されるものである。

【0033】

ここでいう車両用変速機の制御不能を招く制御処理とは、上記したソレノイドコイルのリレー制御処理などが考えられる。これらはＲＯＭ故障時にＡＴＣＵ１０１として最低限制御しなければならないアクチュエータに関する。逆に、ＲＯＭ・ＲＡＭ故障時に制御しなくても良いアクチュエータであればソフトウェアプログラムを二重化しなくても問題はないが、これに限らない。

【0034】

すなわち、ＲＯＭ制御部１０４に記憶される全ての制御処理について二重化すれば、ある制御処理についての記憶領域に故障が生じた場合に、二重化された制御処理で代替制御が可能となる。しかしながら、全ての制御処理について二重化するのは、ＲＯＭ制御部１０４の記憶容量、およびＲＡＭ１１９の容量の問題から現実的でない。

【0035】

そこで、本実施形態においては、特定の制御処理に絞ってＲＯＭ制御部１０４およびＲＡＭ１１９に二重化するようにしたものである。上記したソレノイドコイルのリレー制御処理を記憶した記憶領域において故障が生じた場合、仮に二重化していなかったとすると、制御装置としては、変速機の制御をすることができないと判断する。しかしながら、この場合、車両用変速機の変速比を固定とすることで安全を確保することになるため、ドライバビリティを著しく低下させることになる。

【0036】

これに対して本実施形態においては、たとえば、ソレノイドコイルのリレー制御処理等の車両用変速機の制御不能を招く制御処理について、ＲＯＭ制御部１０４に二重化して記憶し、ＲＡＭ１１９に二重化して制御用ＲＡＭを確保している。これによりソレノイドコイルのリレー制御処理の記憶領域に故障が生じた場合であっても、ＲＯＭ制御部１０４は、二重化して記憶した制御内容、および二重化して確保したＲＡＭにより代替制御を行うことができ、通常の制御を継続して行うことが可能となる。

【0037】

したがって、ＲＯＭ制御部１０４、ＲＡＭ１１９の容量を極めて大きくする必要がなく、コストの増加を抑制しつつ、かつ、車両用変速機の変速比を固定とすることでドライバビリティの著しい低下を抑制することが可能となる。

【0038】

本実施形態の主な特徴は、次のようにまとめることもできる。

【0039】

図２に示すように、車両用変速機の制御装置（ＡＴＣＵ１０１）は、車両用変速機の複数の制御処理を記憶する不揮発性メモリ（ＲＯＭ制御部１０４）と、制御処理の一時的なデータを記憶する揮発性メモリ（ＲＡＭ１１９）と、制御処理を実行するプロセッサ（マイクロプロセッサ１０２）と、を備える。複数の制御処理のうち、少なくとも車両用変速機のソレノイドコイルのリレー制御処理（ソレノイドリレー制御１０８）が二重化されて不揮発性メモリに記憶される（ソレノイドリレー代替制御１０９）。また、リレー制御処理の一時的なデータ（ソレノイドリレー制御用ＲＡＭ１２０）が二重化されて揮発性メモリに記憶される（ソレノイドリレー代替制御用ＲＡＭ１２１）。

【0040】

車両用変速機のソレノイドコイルのリレー制御処理（ソレノイドリレー制御１０８）が二重化されることに加え、リレー制御処理の一時的なデータ（ソレノイドリレー制御用ＲＡＭ１２０）が二重化されることで、車両用変速機のソレノイドコイルのリレー制御処理の信頼性を向上することができる。特に、ソレノイドリレー制御用ＲＡＭ１２０が故障してもソレノイドリレー代替制御用ＲＡＭ１２１を用いることで、ドライバビリティ低下を避けることができる。

【0041】

プロセッサ（マイクロプロセッサ１０２）は、リレー制御処理の制御周期ごとに、リレー制御処理の一時的なデータを二重化して揮発性メモリに記憶する（図４の３０６）。これにより、リレー制御処理の一時的なデータ（ソレノイドリレー制御用ＲＡＭ１２０）が故障しても、前の制御周期のリレー制御処理の一時的なデータ（ソレノイドリレー代替制御用ＲＡＭ１２１）を利用することができる。

【0042】

プロセッサ（マイクロプロセッサ１０２）は、二重化されたリレー制御処理の一方（ソレノイドリレー制御１０８）が記憶される不揮発性メモリの領域が故障した場合、又は二重化されたリレー制御処理の一時的なデータの一方（ソレノイドリレー制御用ＲＡＭ１２０）が記憶される揮発性メモリの領域が故障した場合、二重化されたリレー制御処理の一時的なデータの他方（ソレノイドリレー代替制御用ＲＡＭ１２１）を利用し、二重化されたリレー制御処理の他方（ソレノイドリレー代替制御１０９）を実行する（図４の３０４、３０６）。

【0043】

ソレノイドリレー代替制御１０９へ制御を切り替えたときに、ソレノイドリレー代替制御用ＲＡＭ１２１を利用してリレー制御処理を継続することで、ドライバビリティ低下を避けることができる。

【0044】

プロセッサ（マイクロプロセッサ１０２）は、二重化されたリレー制御処理の他方（ソレノイドリレー代替制御１０９）が記憶される不揮発性メモリの領域が故障した場合、又は二重化されたリレー制御処理の一時的なデータの他方（ソレノイドリレー代替制御用ＲＡＭ１２１）が記憶される揮発性メモリの領域が故障した場合、リレー制御処理を停止する（図４の３０５）。

【0045】

ソレノイドリレー代替制御１０９又はソレノイドリレー代替制御用ＲＡＭ１２１が故障した場合、リレー制御処理が停止され、車両用変速機の変速比がハードウェア的に所定の値に固定される。これにより、フェールセーフを確保することができる。

【0046】

図２に示すように、車両用変速機の制御装置（ＡＴＣＵ１０１）は、不揮発性メモリ（ＲＯＭ制御部１０４、ＲＯＭデータ記憶部１０５）と揮発性メモリ（ＲＡＭ１１９）の故障アドレスが記憶されるレジスタ（ＲＯＭ・ＲＡＭ故障アドレス格納レジスタ１１８）と、二重化されたリレー制御処理のそれぞれが記憶される不揮発性メモリの領域の開始アドレス（Xa1、Xb1）と終了アドレス（Xa2、Xb2）を格納し、かつ二重化されたリレー制御処理の一時的なデータのそれぞれが記憶される揮発性メモリの領域の開始アドレス（Ya1、Yb1）と終了アドレス（Ya2、Yb2）を格納するテーブル（故障部位判定用データテーブル１１２）と、を備える。

【0047】

例えば、故障アドレスが対をなす開始アドレスと終了アドレスの間の範囲に含まれる場合にその範囲に対応する制御の実行を回避することで、制御の暴走を回避することができる。

【0048】

なお、本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、上述した実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

【0049】

また、上記の各構成、機能等は、それらの一部又は全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行することによりソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、SSD（Solid State Drive）等の記録装置、または、ICカード、SDカード、DVD等の記録媒体に置くことができる。

【0050】

なお、本発明の実施形態は、以下の態様であってもよい。

【0051】

（１）．データを記憶する記憶部と、前記記憶部が格納しているデータを用いて処理を実施する制御部と、前記制御部が演算で使用するＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と、を備えた車両用変速機の制御装置において、前記記憶部には前記車両用変速機の複数の制御処理が記憶され、前記複数の制御処理のうち、少なくともソレノイドコイルのリレー制御処理が二重化して記憶され、ソレノイドコイルのリレー制御処理が演算で使用するＲＡＭが二重化して確保されることを特徴とする車両用変速機の制御装置。

【0052】

（２）．（１）に記載の車両用変速機の制御装置において、二重化したＲＡＭを制御制御周期毎に複写することを特徴とする制御装置。

【0053】

（３）．（１）又は（２）に記載の車両用変速機の制御装置において、前記制御部は、前記ソレノイドコイルのリレー制御処理に対応する前記記憶部、又はソレノイドコイルのリレー制御処理が演算で使用するＲＡＭの異常アドレスを検出した場合に、前記記憶部に二重化して記憶、確保された同一の内容により、前記ソレノイドコイルのリレー制御処理を行うことを特徴とする車両用変速機の制御装置。

【0054】

（１）－（３）によれば、ＲＡＭ故障が発生しても、代替制御を行うことにより、車両用変速機の制御を制限する必要はなく、ドライバビリティ低下を避けることができる。

【符号の説明】

【0055】

００１…ＡＴＣＵ
００２…プライマリプーリー
００３…ベルト
００４…セカンダリプーリー
００５…オイルポンプ
００６…プライマリソレノイドバルブ
００７…セカンダリソレノイドバルブ
００８…エンジン
００９…ファイナルギア
１０２…マイクロプロセッサ
１０３…ＲＯＭ・ＲＡＭ故障検出器
１０４…ＲＯＭ制御部
１０５…ＲＯＭデータ記憶部
１０６…ＲＯＭ・ＲＡＭ故障部位検出制御
１０７…ＲＯＭ・ＲＡＭ故障部位回避制御
１０８…ソレノイドリレー制御
１０９…ソレノイドリレー代替制御
１１０…ＲＯＭ・ＲＡＭ故障時制御
１１１…ソレノイド制御
１１２…故障部位判定用データテーブル
１１３…ソレノイドリレー回路
１１５…バッテリ
１１６…ソレノイドバルブ
１１７…ＲＯＭ・ＲＡＭ故障通知レジスタ
１１８…ＲＯＭ・ＲＡＭ故障アドレス格納レジスタ

【図1】

【図2】

【図3】

【図4】