特開 2024-151889 表示装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024151889

(43)【公開日】2024-10-25

(54)【発明の名称】表示装置およびその製造方法

(51)【国際特許分類】

   G09F 9/33 20060101AFI20241018BHJP

   G09F 9/00 20060101ALI20241018BHJP

   G09F 9/30 20060101ALI20241018BHJP

   H01L 33/62 20100101ALI20241018BHJP

【ＦＩ】

G09F9/33

G09F9/00 338

G09F9/30 338

H01L33/62

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023065679

(22)【出願日】2023-04-13

(71)【出願人】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】今関 佳克

(72)【発明者】

【氏名】上條 陽一

(72)【発明者】

【氏名】宮坂 光一

(72)【発明者】

【氏名】大澤 修一

(72)【発明者】

【氏名】亀井 義史

【テーマコード（参考）】

5C094

5F142

5G435

【Ｆターム（参考）】

5C094AA10

5C094AA25

5C094AA43

5C094BA25

5C094DA13

5C094DB01

5C094DB04

5F142CA11

5F142CB23

5F142CD02

5F142CD43

5F142CD49

5F142DB24

5F142GA02

5G435BB04

5G435KK05

(57)【要約】

【課題】表示装置の性能を向上させる。
【解決手段】表示装置ＤＳＰ１は、ＬＥＤ素子２０とダイオード素子４０とを有している。ダイオード素子４０のアノード電極４０ＥＡは、端子パターンＴＰ２およびバンプ電極３１を介してＬＥＤ素子２０のカソード電極２０ＥＣに接続されている。ダイオード素子４０のカソード電極４０ＥＣは、端子パターンＴＰ１およびバンプ電極３０を介してＬＥＤ素子２０のアノード電極２０ＥＡに接続されている。
【選択図】図４

【特許請求の範囲】

【請求項1】

第１アノード電極、および第１カソード電極を備え、無機発光ダイオード素子である第１ダイオード素子と、
前記第１ダイオード素子が搭載された基板構造体と、
を有し、
前記基板構造体は、
前記第１アノード電極に接続されている第１端子と、
前記第１カソード電極に接続されている第２端子と、
前記第１端子および前記第２端子のそれぞれと電気的に接続されている第２ダイオード素子と、
前記第１端子上に形成され、前記第１端子と前記第１アノード電極のそれぞれに接合されている第１バンプ電極と、
前記第２端子上に形成され、前記第２端子と前記第１カソード電極のそれぞれに接合されている第２バンプ電極と、
を有し、
前記第２ダイオード素子は、
前記第１端子に接続されている第２カソード電極と、
前記第２端子に接続されている第２アノード電極と、
を有している、表示装置。

【請求項2】

請求項１において、
前記第１バンプ電極および前記第２バンプ電極のそれぞれは、複数の金属膜の積層膜から成る、表示装置。

【請求項3】

請求項１において、
前記基板構造体は、第１配線層を含む複数の配線層、および第１絶縁層を含む複数の絶縁層を有し、
前記第１端子および前記第２端子は、前記第１絶縁層上に配置されている第１配線層に形成され、
前記第２ダイオード素子は、前記第１配線層とは異なる配線層に形成されている、表示装置。

【請求項4】

請求項３において、
前記基板構造体の厚さ方向において、前記第２ダイオード素子は、前記第１ダイオード素子と重なる位置に配置されている、表示装置。

【請求項5】

請求項１において、
前記第１端子および前記第２端子は、第１絶縁層上に配置され、
前記第２ダイオード素子は、前記第１絶縁層上に形成されている、表示装置。

【請求項6】

請求項１において、
前記第２ダイオード素子は、
前記第２カソード電極である第１金属層と、
前記第１金属層を覆う金属酸化物層と、
前記第２アノード電極であり、前記金属酸化物層を介して前記第１金属層を覆う第２金属層と、
を有する積層膜である、表示装置。

【請求項7】

請求項１において、
前記第２ダイオード素子は、半導体層を有している、表示装置。

【請求項8】

（ａ）第１端子および第２端子を有する基板構造体を準備する工程、
（ｂ）前記第１端子上に第１バンプ電極を形成し、かつ前記第２端子上に第２バンプ電極を形成する工程、
（ｃ）第１アノード電極、および第１カソード電極を備え、無機発光ダイオード素子である第１ダイオード素子を準備して、前記第１アノード電極と第１バンプ電極とを接続し、かつ、前記第１カソード電極と第２バンプ電極とを接続する工程、
を有し、
前記基板構造体は、前記第１端子および前記第２端子のそれぞれと電気的に接続されている第２ダイオード素子、
を有し、
前記第２ダイオード素子は、
前記第１端子に接続されている第２カソード電極と、
前記第２端子に接続されている第２アノード電極と、
を有し、
前記（ｂ）工程は、電気メッキ法により前記第１バンプ電極および前記第２バンプ電極を形成する工程を含んでいる、表示装置の製造方法。

【請求項9】

請求項８において、
前記（ｂ）工程は、
（ｂ１）前記第１端子上および前記第２端子上に第１金属膜を電気メッキ法により選択的に形成する工程と、
（ｂ２）前記第１金属膜上に電気メッキ法により第２金属膜を形成する工程と、
を含んでいる、表示装置の製造方法。

【請求項10】

請求項８において、
前記（ｃ）工程では、
前記第１ダイオード素子は、前記基板構造体の厚さ方向において、前記第２ダイオード素子と重なる位置に搭載される、表示装置の製造方法。

【請求項11】

請求項８において、
前記第２ダイオード素子は、
前記第２カソード電極である第１金属層と、
前記第１金属層を覆う金属酸化物層と、
前記第２アノード電極であり、前記金属酸化物層を介して前記第１金属層を覆う第２金属層と、
を有する積層膜である、表示装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置およびその製造方法に関する。

【背景技術】

【0002】

表示装置として、基板上に、自発光素子である発光ダイオード素子が行列上に配列されたＬＥＤ（Light Emitting Diode）表示装置がある。例えば、特開２０２０－６７６２６号公報（特許文献１）には、複数のマイクロＬＥＤが基板上に配列された表示装置が記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２０－６７６２６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＬＥＤ表示装置は、基板上に実装された多数のＬＥＤ素子の動作を、スイッチング素子を用いて制御することにより表示画像を形成する。スイッチング素子としては、薄膜トランジスタが用いられるが、ＬＥＤ素子から出射された光がスイッチング素子に照射されると、スイッチング素子においてリーク電流が発生し、輝度低下の原因になる場合がある。一方、設計の自由度を考慮すると、平面視におけるスイッチング素子およびＬＥＤ素子の位置に関しては阻害要因が少ない方が好ましい。

【課題を解決するための手段】

【0005】

一実施態様である表示装置は、第１アノード電極、および第１カソード電極を備え、無機発光ダイオード素子である第１ダイオード素子と、前記第１ダイオード素子が搭載された基板構造体と、を有している。前記基板構造体は、前記第１アノード電極に接続されている第１端子と、前記第１カソード電極に接続されている第２端子と、前記第１端子および前記第２端子のそれぞれと電気的に接続されている第２ダイオード素子と、前記第１端子上に形成され、前記第１端子と前記第１アノード電極のそれぞれに接合されている第１バンプ電極と、前記第２端子上に形成され、前記第２端子と前記第１カソード電極のそれぞれに接合されている第２バンプ電極と、を有している。前記第２ダイオード素子は、前記第１端子に接続されている第２カソード電極と、前記第２端子に接続されている第２アノード電極と、を有している。

【0006】

他の実施態様である表示装置の製造方法は、（ａ）第１端子および第２端子を有する基板構造体を準備する工程と、（ｂ）前記第１端子上に第１バンプ電極を形成し、かつ前記第２端子上に第２バンプ電極を形成する工程と、（ｃ）第１アノード電極、および第１カソード電極を備え、無機発光ダイオード素子である第１ダイオード素子を準備して、前記第１アノード電極と第１バンプ電極とを接続し、かつ、前記第１カソード電極と第２バンプ電極とを接続する工程と、を有している。前記基板構造体は、前記第１端子および前記第２端子のそれぞれと電気的に接続されている第２ダイオード素子を有している。前記第２ダイオード素子は、前記第１端子に接続されている第２カソード電極と、前記第２端子に接続されている第２アノード電極と、を有している。前記（ｂ）工程は、電気メッキ法により前記第１バンプ電極および前記第２バンプ電極を形成する工程を含んでいる。

【図面の簡単な説明】

【0007】

【図1】一実施形態である表示装置の構成例を示す平面図である。

【図2】図１に示す画素周辺の回路の構成例を示す回路図である。

【図3】図１に示す表示装置の複数の画素のそれぞれに配置されるＬＥＤ素子の周辺構造の一例を示す透過拡大平面図である。

【図4】図３のＡ－Ａ線に沿った拡大断面図である。

【図5】図４に示すバンプ電極の詳細な構造例を示す拡大断面図である。

【図6】図５に示す端子パターン上に第１層目の金属膜を形成する工程を示す拡大断面図である。

【図7】図５に示す端子パターン上に第２層目の金属膜を形成する工程を示す拡大断面図である。

【図8】図５に示す端子パターン上に第３層目の金属膜を形成する工程を示す拡大断面図である。

【図9】図３に対する変形例である表示装置が有する一つの画素を示す透過平面図である。

【図10】図９のＢ－Ｂ線に沿った拡大断面図である。

【図11】図９に示すダイオード素子に対する変形例を示す透過平面図である。

【図12】図１１のＣ－Ｃ線に沿った拡大断面図である。

【図13】表示装置の製造方法の一例を示すフロー図である。

【発明を実施するための形態】

【0008】

以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一または関連する符号を付して、詳細な説明を適宜省略することがある。

【0009】

以下の実施の形態では、複数の無機発光素子を用いた表示装置の例として、複数のマイクロＬＥＤ素子を備えるマイクロＬＥＤ表示装置を取り上げて説明する。マイクロＬＥＤ素子は、一般的なＬＥＤ素子と比較して素子のサイズ（外径寸法）が小さいので、高精細な画像を表示できるというメリットがある。

【0010】

なお、自発光素子である発光ダイオード素子として、有機発光ダイオード素子（ＯＬＥＤ：Organic Light-Emitting Diode）がある。以下の実施の形態で説明する無機発光ダイオード素子（マイクロＬＥＤ素子）は、有機発光ダイオード素子とは区別される。無機発光ダイオード素子を用いた表示装置の場合、有機発光ダイオード素子を用いた表示装置と比較してＬＥＤ素子の信頼性が高いので、高輝度化が要求される用途での利用が期待されている。

【0011】

＜表示装置＞
まず、本実施の形態の表示装置であるマイクロＬＥＤ表示装置の構成例について説明する。図１は、一実施形態である表示装置の構成例を示す平面図である。図１では、表示領域ＤＡと周辺領域ＰＦＡとの境界、制御回路５、駆動回路６、および複数の画素ＰＩＸのそれぞれを二点鎖線で示している。図２は、図１に示す画素周辺の回路の構成例を示す回路図である。なお、図２に示す画素回路ＰＣは、図１に示す一つの画素ＰＩＸに対応する等価回路の一例を示している。

【0012】

図１には、Ｘ方向およびＹ方向が示されている。Ｘ方向およびＹ方向は、互いに交差している。以下で説明する例においては、Ｘ方向はＹ方向に直交する。以下では、Ｘ方向およびＹ方向を含むＸ－Ｙ平面を表示装置の表示面に対して平行な面として説明する。以下の説明において、特に異なる意味で解釈すべきことを明示した場合を除き、「平面視」とは、Ｘ－Ｙ平面に平行な面を視た場合を意味する。また、後述するように、Ｘ－Ｙ平面に対する法線方向のことを「Ｚ方向」または厚さ方向として説明する。Ｘ方向、Ｙ方向およびＺ方向は、互いに交差する方向であり、より特定的には互いに直交する方向である。

【0013】

本明細書の説明において、「Ａ」が「Ｂ」に「覆われている」と記載する場合がある。「ＡがＢに覆われている」とは、上記したＸ－Ｙ平面を視た平面視においてＡの全体がＢと重なっていることを意味する。また、「ＡがＢに覆われている」とは、上記した「厚さ方向（Ｚ方向）において、Ａの全体がＢと重なっている」と言い換えることもできる。

【0014】

図１に示すように、本実施の形態の表示装置ＤＳＰ１は、表示領域ＤＡと、表示領域ＤＡの周囲を枠状に囲む周辺領域ＰＦＡと、表示領域ＤＡ内に行列上に配列された複数の画素ＰＩＸと、を有している。また、表示装置ＤＳＰ１は、基板１０と、基板１０上に形成された制御回路５と、基板１０上に形成された駆動回路６と、を有している。

【0015】

制御回路５は、表示装置ＤＳＰ１の表示機能の駆動を制御する制御回路である。例えば、制御回路５は、基板１０上に実装されたドライバＩＣ（Integrated Circuit）である。図１に示す例では、制御回路５は、基板１０が備える４辺のうち、一つの短辺に沿って配置されている。また、本実施の形態の例では、制御回路５は、複数の画素ＰＩＸに接続される映像信号線ＶＬ（図２参照）を駆動する信号線駆動回路（映像ドライバ）を含んでいる。ただし、制御回路５の位置および構成例は、図１に示す例には限定されず、種々の変形例がある。例えば、図１において、制御回路５として示す位置に、フレキシブル基板などの回路基板が接続され、上記したドライバＩＣは、回路基板上に搭載されている場合がある。また例えば、映像信号線ＶＬを駆動する信号線駆動回路は、制御回路５とは別に形成されている場合がある。

【0016】

駆動回路（走査ドライバ）６は、複数の画素ＰＩＸのうち、走査信号線ＧＬＢ，ＧＬＲ，ＧＬＳ（図２参照）を駆動する回路である。駆動回路６は、制御回路５からの制御信号に基づいて、複数の走査信号線ＧＬを駆動する。図１に示す例では、駆動回路６は、基板１０が備える４辺のうち、二つの長辺のそれぞれに沿って配置されている。図１に示す例では、平面視において、表示領域ＤＡは、二つの駆動回路６の間に配置されている。ただし、駆動回路６の位置および構成例は、図１に示す例には限定されず、種々の変形例がある。例えば、図１において、制御回路５として示す位置に、フレキシブル基板などの回路基板が接続され、上記した駆動回路６が回路基板上に搭載されている場合がある。

【0017】

次に、図２を用いて図１に示す画素ＰＩＸを駆動する画素回路ＰＣの構成例について説明する。なお、図２では、一つの画素を駆動する一つの画素回路ＰＣを代表的に取り上げて図示している。図１に示す複数の画素ＰＩＸのそれぞれが、図２に示す画素回路ＰＣと同様の回路を備えている。画素回路ＰＣは、制御回路５（図１参照）から供給される映像信号Ｖｓｇに応じてＬＥＤ素子（無機発光ダイオード素子、ダイオード素子）２０の発光状態を制御する電圧信号方式の回路である。

【0018】

図２に示すように、画素ＰＩＸは、ＬＥＤ素子２０を備えている。ＬＥＤ素子２０は、上記したマイクロ発光ダイオードである。ＬＥＤ素子２０はアノード電極２０ＥＡ（後述する図３参照）およびカソード電極２０ＥＣ（後述する図３参照）を有している。

【0019】

表示装置ＤＳＰ１は、表示領域ＤＡにおいて複数種類の配線を備えている。これら配線は、複数の走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢと、複数の映像信号線ＶＬと、複数の電源線ＰＬ１と、複数の電源線ＰＬ２と、複数のリセット配線ＲＳＬとを含む。

【0020】

走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢは、Ｘ方向に延びており、駆動回路６に接続されている。例えば、図１に示すように、Ｙ方向に並ぶ画素ＰＩＸのうち、偶数番目の画素ＰＩＸを駆動するための走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢが一方の駆動回路６に接続され、奇数番目の画素ＰＩＸを駆動するための走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢが他方の駆動回路６に接続されている。他の例として、例えば走査信号線ＧＬＳ，ＧＬＲが全て一方の駆動回路６に接続されるとともに走査信号線ＧＬＢが全て他方の駆動回路６に接続されるなど、走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢのいずれかが一方の駆動回路６に接続され、残りが他方の駆動回路６に接続されている場合もある。

【0021】

映像信号線ＶＬ、電源線ＰＬ１，ＰＬ２およびリセット配線ＲＳＬは、Ｙ方向に延びている。映像信号線ＶＬは、制御回路５（図１参照）に接続されている。映像信号線ＶＬには、制御回路５から映像信号Ｖｓｇと初期化信号が供給される。電源線ＰＬ１には、制御回路５から高電位Ｐｖｄｄが供給される。電源線ＰＬ２には、制御回路５から高電位Ｐｖｄｄよりも低い低電位Ｐｖｓｓが供給される。リセット配線ＲＳＬには、制御回路５からリセット信号Ｖｒｓが供給される。

【0022】

制御回路５は、駆動回路６に図示しないスタートパルス信号やクロック信号を出力する。駆動回路６は複数のシフトレジスタ回路を含んでおり、クロック信号に応じてスタートパルス信号を次段のシフトレジスタ回路に順次転送し、各走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢに走査信号を順次供給する。

【0023】

画素回路ＰＣは、映像信号線ＶＬに供給される映像信号Ｖｓｇに応じてＬＥＤ素子２０を制御する。このような制御を実現するために、本実施形態における画素回路ＰＣは、リセットトランジスタ（スイッチング素子）ＲＳＴ、画素選択トランジスタ（スイッチング素子）ＳＳＴ、出力トランジスタ（スイッチング素子）ＢＣＴ、駆動トランジスタ（スイッチング素子）ＤＲＴ、保持容量Ｃｓおよび補助容量Ｃａｄを有している。補助容量Ｃａｄは発光電流量を調整するために設けられる素子であり、場合によっては不要となることもある。

【0024】

リセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴおよび駆動トランジスタＤＲＴは、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）から成るスイッチング素子である。薄膜トランジスタの導電型は特に限定されず、例えば、全てのトランジスタがＮチャネル型のＴＦＴにより構成されている場合もあるし、これらの少なくとも１つがＰチャネル型のＴＦＴにより構成されている場合もある。

【0025】

本実施形態において、リセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴおよび駆動トランジスタＤＲＴは、同一工程かつ同一層構造で形成され、半導体層に多結晶シリコンを用いたボトムゲート構造を有している。他の例として、リセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴおよび駆動トランジスタＤＲＴは、トップゲート構造を有してもよい。なお、半導体層としては、酸化物半導体や多結晶ＧａＮ半導体などを用いる場合がある。

【0026】

リセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴおよび駆動トランジスタＤＲＴは、ソース電極、ドレイン電極、およびゲート電極を有している。各トランジスタが備えているゲート電極は制御電極と言い換えることができる。また、各トランジスタが備えているソース電極およびドレイン電極は、単に電極と言い換えることができる。

【0027】

駆動トランジスタＤＲＴおよび出力トランジスタＢＣＴは、電源線ＰＬ１と電源線ＰＬ２の間でＬＥＤ素子２０と直列に接続されている。電源線ＰＬ１に供給される高電位Ｐｖｄｄは例えば１０Ｖに設定され、電源線ＰＬ２に供給される低電位Ｐｖｓｓは例えば１．５Ｖに設定されている。

【0028】

出力トランジスタＢＣＴのドレイン電極は、電源線ＰＬ１に接続されている。出力トランジスタＢＣＴのソース電極は、駆動トランジスタＤＲＴのドレイン電極に接続されている。出力トランジスタＢＣＴのゲート電極は、走査信号線ＧＬＢに接続されている。出力トランジスタＢＣＴは、走査信号線ＧＬＢに与えられる制御信号Ｇｓｂによりオン、オフされる。ここで、オンは導通状態を表し、オフは非導通状態を表す。出力トランジスタＢＣＴは、制御信号Ｇｓｂに基づきＬＥＤ素子２０の発光時間を制御する。

【0029】

駆動トランジスタＤＲＴのソース電極は、ＬＥＤ素子２０の一方の電極（ここではアノード電極２０ＥＡ）に接続されている。ＬＥＤ素子２０の他方の電極（ここではカソード電極２０ＥＣ）は、電源線ＰＬ２に接続されている。駆動トランジスタＤＲＴは、映像信号Ｖｓｇに応じた駆動電流をＬＥＤ素子２０に出力する。

【0030】

画素選択トランジスタＳＳＴのソース電極は、映像信号線ＶＬに接続されている。画素選択トランジスタＳＳＴのドレイン電極は、駆動トランジスタＤＲＴのゲート電極に接続されている。画素選択トランジスタＳＳＴのゲート電極は、信号書き込み制御用のゲート配線として機能する走査信号線ＧＬＳに接続されている。画素選択トランジスタＳＳＴは、走査信号線ＧＬＳから供給される制御信号Ｇｓｓによりオン、オフされ、画素回路ＰＣと映像信号線ＶＬの接続および非接続を切り替える。すなわち、画素選択トランジスタＳＳＴがオンされることにより、映像信号線ＶＬの映像信号Ｖｓｇまたは初期化信号が駆動トランジスタＤＲＴのゲート電極に供給される。

【0031】

リセットトランジスタＲＳＴのソース電極は、リセット配線ＲＳＬに接続されている。リセットトランジスタＲＳＴのドレイン電極は、駆動トランジスタＤＲＴのソース電極およびＬＥＤ素子２０の陽極に接続されている。リセットトランジスタＲＳＴのゲート電極は、リセット制御用ゲート配線として機能する走査信号線ＧＬＲに接続されている。リセットトランジスタＲＳＴは、走査信号線ＧＬＲから供給される制御信号Ｇｒｓによりオン、オフされる。リセットトランジスタＲＳＴがオンに切り替えられることにより、駆動トランジスタＤＲＴのソース電極およびＬＥＤ素子２０の陽極の電位をリセット配線ＲＳＬのリセット信号Ｖｒｓによりリセットすることができる。すなわち、リセット配線ＲＳＬは、ＬＥＤ素子２０の電圧をリセットするための配線である。

【0032】

保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート電極とソース電極の間に接続されている。補助容量Ｃａｄは、駆動トランジスタＤＲＴのソース電極と電源線ＰＬ２の間に接続されている。

【0033】

制御信号Ｇｓｓ，Ｇｒｓ，Ｇｓｂは、駆動回路６が上述のスタートパルス信号およびクロック信号に基づいて、各ライン（Ｘ方向に並ぶ一連の画素ＰＩＸ）の走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢに対し順次供給される。また、図２に示した制御回路５から供給される信号に基づいて、制御回路５が各映像信号線ＶＬに映像信号Ｖｓｇおよび初期化信号を順次供給する。映像信号Ｖｓｇの供給に伴い保持容量Ｃｓに保持された電荷は、初期化信号の供給に伴い初期化される。

【0034】

以上のような構成においては、走査信号線ＧＬＳ，ＧＬＲ，ＧＬＢに供給される制御信号Ｇｓｓ，Ｇｒｓ，Ｇｓｂによって画素回路ＰＣが駆動され、映像信号線ＶＬの映像信号Ｖｓｇに応じた輝度でＬＥＤ素子２０が発光する。

【0035】

ところで、本実施の形態の場合、ＬＥＤ素子２０の他に、ダイオード素子４０を備えている。ダイオード素子４０は、順方向に電圧が印加された時に、逆方向に電圧が印加された時と比較して電流が流れやすくなる整流素子である。ダイオード素子４０は、発光素子ではない。ダイオード素子４０の詳細な構造例や特性は後述する。

【0036】

＜ＬＥＤ素子の周辺構造＞
次に、図１に示す画素ＰＩＸに配置されるＬＥＤ素子の周辺構造について説明する。図３は、図１に示す表示装置の複数の画素のそれぞれに配置されるＬＥＤ素子の周辺構造の一例を示す透過拡大平面図である。図４は、図３のＡ－Ａ線に沿った拡大断面図である。

【0037】

図３では、図４に示す配線層ＷＬ４に配置された導体パターンを実線で示し、配線層ＷＬ３に配置されたダイオード素子４０およびダイオード素子４０に接続されている導体パターンを点線で示し、ＬＥＤ素子２０およびＬＥＤ素子２０が備えている電極の輪郭を二点鎖線で示している。また、図３に示す画素ＰＩＸＡ、画素ＰＩＸＢ、および画素ＰＩＸＣのそれぞれは同じ構造を有している。このため、図４では、代表例として画素ＰＩＸＡ（図３参照）の構造を示しているが、図３に示す、画素ＰＩＸＢ、および画素ＰＩＸＣも同様の断面構造を備えている。

【0038】

以下の説明において、端子パターンＴＰ１、端子パターンＴＰ２という用語を用いて説明するが、「端子パターン」は、外部機器を電気的に接続するための端子部を含む導体パターンの意味であり、「端子」と読みかえて適用することができる。

【0039】

また、図２に示す画素回路ＰＣは、図３に示す画素ＰＩＸＡ、画素ＰＩＸＢ、および画素ＰＩＸＣのそれぞれに対応した回路である。したがって、図３に示す画素ＰＩＸＡ、画素ＰＩＸＢ、および画素ＰＩＸＣのそれぞれは、図２を用いて説明したリセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴおよび駆動トランジスタＤＲＴを備えている。同様に、図３に示す画素ＰＩＸＡ、画素ＰＩＸＢ、および画素ＰＩＸＣのそれぞれは、図２を用いて説明した保持容量Ｃｓおよび補助容量Ｃａｄを有している。

【0040】

図４に示すように、表示装置ＤＳＰ１は、基板構造体ＳＵＢ１と、基板構造体ＳＵＢ１の上に搭載されたＬＥＤ素子（無機発光ダイオード素子）２０と、を有している。表示装置ＤＳＰ１の基板構造体ＳＵＢ１は、複数の配線層の間に配置された複数の絶縁層を有している。ＬＥＤ素子２０は、複数の配線層のうち、最上層に配置されている配線層ＷＬ４の上に搭載されている。また、表示装置ＤＳＰ１の基板構造体ＳＵＢ１は、スイッチング素子としてのトランジスタを有している。図４では、基板１０の上に配置されたスイッチング素子の例として、駆動トランジスタＤＲＴを図示している。ただし、基板１０の上（詳しくは絶縁層１１の上）には、図２を用いて説明したリセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴ、および駆動トランジスタＤＲＴのそれぞれが配置されている。図２に示す、リセットトランジスタＲＳＴ、画素選択トランジスタＳＳＴ、出力トランジスタＢＣＴ、および駆動トランジスタＤＲＴのそれぞれは、後述する図４に示す駆動トランジスタＤＲＴと同様な構造になっている。

【0041】

図３に示すように表示装置ＤＳＰ１は複数のＬＥＤ素子２０を有している。図３では、表示装置が有する複数のＬＥＤ素子２０のうち、ＬＥＤ素子２０Ａと、ＬＥＤ素子２０Ａの隣に配置されているＬＥＤ素子２０Ｂと、ＬＥＤ素子２０Ｂの隣に配置されているＬＥＤ素子２０Ｃと、を図示している。

【0042】

図４に示すように、ＬＥＤ素子２０は、面２０ｆおよび面２０ｆの反対側の面２０ｂを備える。また、ＬＥＤ素子２０は、面２０ｆに配列された複数の（図３では２個の）電極を備えている。複数の電極は、アノード電極２０ＥＡおよびカソード電極２０ＥＣを含む。アノード電極２０ＥＡは、バンプ電極３０を介して端子パターンＴＰ１と電気的に接続されている。カソード電極２０ＥＣは、バンプ電極３１を介して端子パターンＴＰ２と電気的に接続されている。

【0043】

端子パターンＴＰ１および端子パターンＴＰ２は、基板構造体ＳＵＢ１が備える導体パターンのうち、ＬＥＤ素子２０と基板構造体ＳＵＢ１とを電気的に接続するための「端子」として機能する部分を含む導体パターンである。

【0044】

表示装置ＤＳＰ１は、基板構造体ＳＵＢ１上に搭載された複数のＬＥＤ素子２０のそれぞれを駆動することにより、画像を表示する。ＬＥＤ素子２０から出射される光は、面２０ｆ、面２０ｂ、および４つの側面から全方向に出射される。

【0045】

基板１０は、面１０ｆおよび面１０ｆの反対側の面１０ｂを有する。複数の配線層および複数の絶縁層は、基板１０の面１０ｆ上に積層されている。基板１０は、例えばガラスから成るガラス基板である。ただし、基板１０を構成する材料には種々の変形例があり、例えば、樹脂からなる樹脂基板を用いる場合もある。

【0046】

図４に示す例の場合、表示装置ＤＳＰ１が備えている複数の配線層は、配線層ＷＬ４から基板１０に向かって順に積層された、配線層ＷＬ４、配線層ＷＬ３、配線層ＷＬ２、および配線層ＷＬ１を有している。また、表示装置ＤＳＰ１が備えている複数の絶縁層は、基板１０の面１０ｆ上から順に積層された絶縁層１１，１２，１３，１４，１５，１６を有している。

【0047】

絶縁層１１は薄膜トランジスタの下地層であり、無機材料から成る無機絶縁層である。配線層ＷＬ１は、絶縁層１１上に配置され、絶縁層１２に覆われている。配線層ＷＬ１に形成された導体パターンは、図４に示すゲート電極ＥＧや、図２を用いて説明した走査信号線ＧＬＢ，ＧＬＳ，ＧＬＲなどを含んでいる。絶縁層１２も無機材料から成る無機絶縁層である。絶縁層１２のうち、トランジスタのゲート電極ＥＧと半導体層５０との間に配置されている部分は、ゲート絶縁膜として機能する。

【0048】

ゲート電極ＥＧを含む駆動トランジスタＤＲＴは、半導体層５０、ゲート電極ＥＧ、ソース電極ＥＳ、およびドレイン電極ＥＤを有している。図４に示す例では、ボトムゲート構造の薄膜トランジスタを一例として示しているが、上記したようにトップゲート構造とする場合もある。ゲート電極ＥＧは、絶縁層１１上に配置されている。半導体層５０は、絶縁層１２上に配置されている。半導体層５０の一部分はソース領域に相当し、ソース領域にはソース電極ＥＳが接続されている。半導体層５０の他の一部分はドレイン領域に相当し、ドレイン領域にはドレイン電極ＥＤが接続されている。ソース領域とドレイン領域との間の領域は、チャネル領域として機能する。

【0049】

配線層ＷＬ２は、駆動トランジスタＤＲＴを覆う絶縁層１３上に配置されている。絶縁層１３は無機材料から成る無機絶縁層である。配線層ＷＬ２に形成された導体パターンは、複数のトランジスタのそれぞれに接続された配線を含んでいる。例えば、図４に示すように、駆動トランジスタＤＲＴのソース電極ＥＳに接続された配線パターンＭＷ１は、配線層ＷＬ２に含まれる。また、配線層ＷＬ２に形成された導体パターンは、図２に示す映像信号線ＶＬと、電源線ＰＬ１と、電源線ＰＬ２と、リセット配線ＲＳＬとを含んでいる。

【0050】

配線層ＷＬ２は、絶縁層１４に形成されたコンタクトホールＣＨ３を介して導体パターンＭＰ１と電気的に接続され、かつ、駆動トランジスタＤＲＴの電極（ソース電極ＥＳ）と電気的に接続された配線パターンＭＷ１を含んでいる。

【0051】

配線層ＷＬ２を覆う絶縁層１４、および絶縁層１４上に積層されている絶縁層１５のそれぞれは、有機材料から成る有機絶縁膜である。絶縁層１４は配線層ＷＬ２と配線層ＷＬ３との間に配置された絶縁層である。絶縁層１５は、配線層ＷＬ３と配線層ＷＬ４との間に配置された絶縁層である。図４に示すように配線層ＷＬ２と配線層ＷＬ３との電気的な接続、および配線層ＷＬ３と配線層ＷＬ４との電気的な接続には、コンタクトホールが用いられる。有機絶縁層は、無機絶縁層と比較した開口部（例えばコンタクトホール）に対する埋め込み特性が優れている。言い換えれば、有機絶縁層の場合、下地に開口部があった場合でも、上面を平坦化し易い。このため、多数のコンタクトホールが形成されている絶縁層１４および絶縁層１５のそれぞれは有機材料から成る。

【0052】

図４では、基板構造体ＳＵＢ１が備えている多数のコンタクトホールのうち、コンタクトホールＣＨ１，ＣＨ２，ＣＨ３を示している。コンタクトホールＣＨ１は、端子パターンＴＰ１と配線層ＷＬ３の導体パターンＭＰ１とを接続する開口部である。コンタクトホールＣＨ２は端子パターンＴＰ２と配線層ＷＬ３の導体パターンＭＰ２とを接続する開口部である。コンタクトホールＣＨ３は、配線層ＷＬ３の導体パターンＭＰ１と配線層ＷＬ２の配線パターンＭＷ１とを接続するための開口部である。

【0053】

配線層ＷＬ３は、絶縁層１５に形成されたコンタクトホールＣＨ１を介して端子パターンＴＰ１と電気的に接続された導体パターンＭＰ１と、導体パターンＭＰ１と同じ金属から成り、絶縁層１５に形成されたコンタクトホールＣＨ２を介して端子パターンＴＰ２と電気的に接続された導体パターンＭＰ２と、を含んでいる。

【0054】

導体パターンＭＰ１は、コンタクトホールＣＨ１の底面において、端子パターンＴＰ１に接続されている平坦部分と、コンタクトホールＣＨ３に埋め込まれ、配線層ＷＬ２に接続されたコンタクト部分と、を有している。図３に示すように、導体パターンＭＰ２は、複数の画素ＰＩＸに跨って広がる大面積パターンである。

【0055】

図４に示す配線パターンＭＷ１、導体パターンＭＰ１、導体パターンＭＰ２、端子パターンＴＰ１、および端子パターンＴＰ２のそれぞれは、例えば同じ金属材料から成る。一例として、チタンから成るチタン層、アルミニウムから成るアルミニウム層、およびチタンから成るチタン層の積層膜であるＴＡＴ構造を例示することができる。ただし、配線パターンＭＷ１、導体パターンＭＰ１、導体パターンＭＰ２、端子パターンＴＰ１、および端子パターンＴＰ２を構成する金属材料には種々の変形例がある。例えば、チタン層とアルミニウム層との積層膜とする場合もある。

【0056】

また、本実施の形態の場合、配線層ＷＬ３は、ダイオード素子４０を構成する金属層４１と、金属層４１を覆う金属酸化物層４２と、金属酸化物層４２を介して金属層４１を覆う金属層４３と、を含んでいる。ダイオード素子４０は、カソード電極４０ＥＣである金属層４１と、金属層４１を覆う金属酸化物層４２と、アノード電極４０ＥＡであり、金属酸化物層４２を介して金属層４１を覆う金属層４３と、を有する積層膜である。
ダイオード素子４０は、金属層４１および金属層４３の間に金属酸化物層４２が挟まれたＭＩＭ（Metal-Insulator-Metal）構造のダイオードである。ＭＩＭ構造のダイオードは、金属層４１を構成する金属材料と、金属層４３を構成する金属材料が互いに異なっている。本実施の形態の場合、例えば、金属層４１はタンタル（Ｔａ）から成り、金属層４３は、クロム（Ｃｒ）から成る。また金属酸化物層４２は、金属酸化膜（例えば酸化タンタル）であり、金属層４１の表面を陽極酸化させることにより形成することができる。

【0057】

ＭＩＭ構造のダイオードであるダイオード素子４０は、金属層４１を構成する金属の仕事関数と、金属層４３を構成する金属の仕事関数の差を利用する。金属層４１と金属層４３との間にバイアスを加えるとトンネル効果によって電子が移動する。金属層４１を構成する金属と金属層４３を構成する金属の仕事関数に差があるため、トンネル障壁の形状が非対称となり、順バイアスと逆バイアスでトンネル障壁に差が生じる。すなわち、ダイオード素子４０は、トンネルダイオードとしてふるまう。

【0058】

ＭＩＭ構造のダイオードの場合、相対的に高い仕事関数の金属から成る金属層がアノードとして機能する。例えば、本実施の形態の例では、金属層４３を構成するクロムの仕事関数は、金属層４１を構成するタンタルの仕事関数よりも高いので、金属層４３がアノード電極４０ＥＡに相当し、金属層４１が、カソード電極４０ＥＣに相当する。

【0059】

ＭＩＭ構造のダイオード素子４０は、変形例として後述する半導体層を備えたダイオード素子と比較して、製造工程を簡略化することができる。

【0060】

図４に示すように、ダイオード素子４０のアノード電極４０ＥＡである金属層４３は、導体パターンＭＰ２を介して端子パターンＴＰ２に接続されている。言い換えれば、ダイオード素子４０のアノード電極４０ＥＡと、ＬＥＤ素子２０のカソード電極２０ＥＣとは、導体パターンＭＰ２および端子パターンＴＰ２を介して電気的に接続されている。

【0061】

また、ダイオード素子４０のカソード電極４０ＥＣである金属層４１は、導体パターンＭＰ１を介して端子パターンＴＰ１に接続されている。言い換えれば、ダイオード素子４０のカソード電極４０ＥＣと、ＬＥＤ素子２０のアノード電極２０ＥＡとは、導体パターンＭＰ１および端子パターンＴＰ１を介して電気的に接続されている。

【0062】

なお、図４は図３に示すＡ－Ａ線に沿った拡大断面なので、導体パターンＭＰ１と金属層４１とが接触する部分が図示されていない。ただし、図３に示すように、導体パターンＭＰ１の一部分は金属層４１の一部分と重なるように形成されている。図４では、導体パターンＭＰ１と金属層４１とが電気的に接続されていることを明示的に示すため、導体パターンＭＰ１と金属層４１とを接続する二点鎖線を模式的に示している。

【0063】

詳細は後述するが、ダイオード素子４０は、図４に示すバンプ電極３０およびバンプ電極３１を形成する工程において、電気メッキ法を利用する際に機能を発揮する。なお、表示装置ＤＳＰ１を使用する際には、ダイオード素子４０の順バイアスの方向に電圧が印加されない限りは、駆動回路として機能しない。したがって、表示装置ＤＳＰ１を使用する際に、ダイオード素子４０が存在した場合でも、ダイオード素子４０の存在により駆動回路が誤作動することはない。

【0064】

配線層ＷＬ４は、複数の配線層のうち、最上層に配置された配線層である。配線層ＷＬ４は、無機材料から成る無機絶縁層である絶縁層１６に覆われている。ただし、絶縁層１６には部分的に開口部が形成されており、配線層ＷＬ４は絶縁層１６に形成された開口部において、バンプ電極３０またはバンプ電極３１と電気的に接続されている。配線層ＷＬ４は、ＬＥＤ素子２０Ａのアノード電極２０ＥＡと電気的に接続された端子パターン（端子、導体パターン）ＴＰ１と、ＬＥＤ素子２０Ａのカソード電極２０ＥＣと電気的に接続された端子パターン（端子、導体パターン）ＴＰ２と、を含んでいる。

【0065】

端子パターンＴＰ１は、絶縁層１６の開口部においてバンプ電極３０に接続されている端子部分（平坦部分とも言える）と、コンタクトホールＣＨ１に埋め込まれ、配線層ＷＬ３に接続されたコンタクト部分と、を有している。コンタクト部分は、絶縁層１６に覆われている。同様に、端子パターンＴＰ２は、絶縁層１６の開口部においてバンプ電極３１に接続されている端子部分と、コンタクトホールＣＨ２に埋め込まれ、配線層ＷＬ３に接続されたコンタクト部分と、を有している。コンタクト部分は、絶縁層１６に覆われている。端子パターンＴＰ１，ＴＰ２のそれぞれは、基板構造体ＳＵＢ１の外部端子である。

【0066】

＜バンプ電極について＞
図５は、図４に示すバンプ電極の詳細な構造例を示す拡大断面図である。図６は、図５に示す端子パターン上に第１層目の金属膜を形成する工程を示す拡大断面図である。図７は、図５に示す端子パターン上に第２層目の金属膜を形成する工程を示す拡大断面図である。図８は、図５に示す端子パターン上に第３層目の金属膜を形成する工程を示す拡大断面図である。

【0067】

なお、図５では、図４に示すバンプ電極３０および３１に、ＬＥＤ素子２０が搭載される前の状態を示している。図５に示すように、バンプ電極３０およびバンプ電極３１のそれぞれは、例えば複数の金属膜の積層膜から成る。図５に示す例では、端子パターンＴＰ１側から順に金属膜ＭＦ１、金属膜ＭＦ２、および金属膜ＭＦ３が積層された３層構造の積層膜である。金属膜ＭＦ１は例えば銅膜、金属膜ＭＦ２は例えばニッケル膜、および金属膜ＭＦ３は例えば錫膜である。

【0068】

表示装置ＤＳＰ１（図４参照）の製造工程において、金属膜ＭＦ１、金属膜ＭＦ２、および金属膜ＭＦ３のそれぞれは、電気メッキ法により形成される。電気メッキ法を利用するバンプ電極の形成工程では、例えば以下のように複数の金属膜を形成する。

【0069】

まず、後述する図１３に示す第１金属膜形成工程では。図６に示すように、端子パターンＴＰ１および端子パターンＴＰ２のそれぞれに電位を供給した状態で、金属膜ＭＦ１（図５参照）を構成する金属イオン（例えば銅イオン）を含むメッキ液ＰＳ１に、端子パターンＴＰ１および端子パターンＴＰ２のそれぞれを接触させる。詳しくは、端子パターンＴＰ１および端子パターンＴＰ２のうち、絶縁層１６に形成された開口部１６Ｈ１，１６Ｈ２において絶縁層１６から露出している部分とメッキ液ＰＳ１とを接触させる。

【0070】

メッキ液ＰＳ１には、陰極部材ＣＥ１が浸漬されており、陽極として機能する端子パターンＴＰ１および端子パターンＴＰ２と、陰極部材ＣＥ１との間に電流が流れる。これにより、端子パターンＴＰ１および端子パターンＴＰ２のそれぞれの表面に金属（銅）が析出し、金属膜ＭＦ１（図７参照）が形成される。

【0071】

次に、金属膜ＭＦ２を形成する工程（後述する図１３に示す第２金属膜形成工程）では、図７に示すように、端子パターンＴＰ１および端子パターンＴＰ２のそれぞれに電位を供給した状態で、金属膜ＭＦ２（図５参照）を構成する金属イオン（例えばニッケルイオン）を含むメッキ液ＰＳ２に、端子パターンＴＰ１上の金属膜ＭＦ１および端子パターンＴＰ２上の金属膜ＭＦ１のそれぞれを接触させる。

【0072】

メッキ液ＰＳ２には、陰極部材ＣＥ２が浸漬されており、陽極として機能する端子パターンＴＰ１上の金属膜ＭＦ１および端子パターンＴＰ２上の金属膜ＭＦ１と、陰極部材ＣＥ２との間に電流が流れる。これにより、端子パターンＴＰ１上の金属膜ＭＦ１および端子パターンＴＰ２上の金属膜ＭＦ１のそれぞれの表面に金属（ニッケル）が析出し、金属膜ＭＦ２（図８参照）が形成される。

【0073】

次に、金属膜ＭＦ３を形成する工程（後述する図１３に示す第３金属膜形成工程）では、図８に示すように、端子パターンＴＰ１および端子パターンＴＰ２のそれぞれに電位を供給した状態で、金属膜ＭＦ３（図５参照）を構成する金属イオン（例えば錫イオン）を含むメッキ液ＰＳ３に、端子パターンＴＰ１上の金属膜ＭＦ２および端子パターンＴＰ２上の金属膜ＭＦ２のそれぞれを接触させる。

【0074】

メッキ液ＰＳ３には、陰極部材ＣＥ３が浸漬されており、陽極として機能する端子パターンＴＰ１上の金属膜ＭＦ２および端子パターンＴＰ２上の金属膜ＭＦ２と、陰極部材とＣＥ３の間に電流が流れる。これにより、端子パターンＴＰ１上の金属膜ＭＦ２および端子パターンＴＰ２上の金属膜ＭＦ２のそれぞれの表面に金属（錫）が析出し、金属膜ＭＦ３（図５参照）が形成される。

【0075】

このように、電気メッキ法によりバンプ電極３０およびバンプ電極３１を形成する場合、端子パターンＴＰ１および端子パターンＴＰ２のそれぞれに電位を供給する必要がある。ここで、図５に示すように、端子パターンＴＰ１と端子パターンＴＰ２とがダイオード素子４０を介して電気的に接続されている場合、アノード電極４０ＥＡに接続されている端子パターンＴＰ２に電位を供給すれば、カソード電極４０ＥＣに接続されている端子パターンＴＰ１にも同じ電位が供給される。なお、厳密には、ダイオード素子４０のインピーダンス成分により、端子パターンＴＰ１に供給される電位は端子パターンＴＰ２に供給される電位よりも小さくなるが、その差は電気メッキを実施する上では実質的には同電位と見なせる程度に小さい。

【0076】

このように、本実施の形態によれば、端子パターンＴＰ１と端子パターンＴＰ２とがダイオード素子４０を介して電気的に接続されているので、バンプ電極３０およびバンプ電極３１を電気メッキ法により形成する工程において、端子パターンＴＰ１および端子パターンＴＰ２のそれぞれに容易に電位を供給することができる。

【0077】

また、上記したように、端子パターンＴＰ１および端子パターンＴＰ２を電気的に接続する経路にはダイオード素子４０が介在している。図２を用いて説明したように、ダイオード素子４０のアノード電極４０ＥＡは、ＬＥＤ素子２０のカソード電極２０ＥＣに接続され、ダイオード素子４０のカソード電極４０ＥＣは、ＬＥＤ素子２０のアノード電極２０ＥＡに接続されている。したがって、バンプ電極３０およびバンプ電極３１を形成した後、ダイオード素子４０を除去しない場合でも、表示装置ＤＳＰ１の駆動には影響を及ぼさない。

【0078】

図５～図８では、バンプ電極３０およびバンプ電極３１のそれぞれが、３層構造の金属膜から成る実施態様について説明した。バンプ電極３０およびバンプ電極３１のそれぞれが、ニッケルや錫と比較して電気伝導度が高い銅から成る金属膜ＭＦ１を有している場合、バンプ電極３０およびバンプ電極３１の電気的特性を向上させることができる。

【0079】

また、バンプ電極３０およびバンプ電極３１のそれぞれの金属膜ＭＦ１がニッケルから成る金属膜ＭＦ２に覆われていることにより、金属膜ＭＦ１の表面の酸化を抑制することができる。

【0080】

また、バンプ電極３０およびバンプ電極３１のそれぞれが、錫から成る金属膜ＭＦ３を有している場合、バンプ電極３０およびバンプ電極３１のそれぞれは、半田バンプとしての特性を得る。このため、図４に示すバンプ電極３０とＬＥＤ素子２０のアノード電極２０ＥＡとの接続部分、およびバンプ電極３１とＬＥＤ素子２０のカソード電極２０ＥＣとの接続部分、の接続を容易に行うことができる。

【0081】

ただし、バンプ電極３０およびバンプ電極３１の構造には種々の変形例が適用可能である。例えば、バンプ電極３０およびバンプ電極３１のそれぞれは、錫から成る金属膜ＭＦ３のみの単一層構造である場合がある。

【0082】

あるいは、バンプ電極３０およびバンプ電極３１のそれぞれは、銅から成る金属膜ＭＦ１と、金属膜ＭＦ１を覆うように形成された金属膜ＭＦ３との２層構造から成る場合がある。

【0083】

図４に示すように、基板構造体ＳＵＢ１は、配線層ＷＬ４を含む複数の配線層、および絶縁層１５を含む複数の絶縁層を有している。端子パターンＴＰ１および端子パターンＴＰ２は、絶縁層１５上に配置されている配線層ＷＬ４に形成されている。ダイオード素子４０は、配線層ＷＬ４とは異なる配線層（図４に示す例では配線層ＷＬ３）に形成されている。

【0084】

基板構造体ＳＵＢ１の最上層に位置する配線層ＷＬ４とは異なる配線層にダイオード素子４０が形成されている場合、ダイオード素子４０が形成されることに伴う基板構造体ＳＵＢ１の表面の平坦度を向上させることができる。

【0085】

また、図４に示すように、基板構造体ＳＵＢ１の厚さ方向（Ｚ方向）において、ダイオード素子４０は、ＬＥＤ素子２０と重なる位置に配置されている。言い換えれば、図３に示すように、透過平面視において、ダイオード素子４０は、ＬＥＤ素子２０と重なっている。

【0086】

ＬＥＤ素子２０と重なる位置にダイオード素子４０が配置されている場合、平面視においてダイオード素子４０を設けることによるスペースのロスを低減することができる。

【0087】

＜変形例＞
次に、変形例について説明する。図９は、図３に対する変形例である表示装置が有する一つの画素を示す透過平面図である。図１０は、図９のＢ－Ｂ線に沿った拡大断面図である。図９では、図３と同様に、図１０に示す配線層ＷＬ４に配置された導体パターンを実線で示し、配線層ＷＬ３に配置された導体パターンＭＰ１を点線で示し、ＬＥＤ素子２０およびＬＥＤ素子２０が備えている電極の輪郭を二点鎖線で示している。ただし、配線層ＷＬ４に配置された金属層４１のうち、金属酸化物層４２または端子パターンＴＰ１に覆われている部分、金属酸化物層４２のうち、金属層４３に覆われている部分、および金属層４３のうち、端子パターンＴＰ２に覆われている部分は点線で図示している。また、図９では、図３に示す画素ＰＩＸＡ、画素ＰＩＸＢ、および画素ＰＩＸＣのうち、画素ＰＩＸＡに対応する部分のみを代表的に示している。

【0088】

図９および図１０に示す表示装置ＤＳＰ２は、ダイオード素子４０が、端子パターンＴＰ１，ＴＰ２と同層の配線層ＷＬ４に形成されている点で図３および図４に示す表示装置ＤＳＰ１と相違する。

【0089】

表示装置ＤＳＰ２の構造は以下のように表現することができる。端子パターンＴＰ１および端子パターンＴＰ２は、絶縁層１５上に配置されている。ダイオード素子４０は、絶縁層１５上に形成されている。

【0090】

本変形例のように、端子パターンＴＰ１，ＴＰ２と同層にダイオード素子４０が配置されている場合、図４に示す表示装置ＤＳＰ１とは異なり、配線層ＷＬ３にダイオード素子４０が形成されていない。このため、絶縁層１５の厚さを表示装置ＤＳＰ１と比較して薄くすることができる。

【0091】

一方、表示装置ＤＳＰ２の場合、表示装置ＤＳＰ１のようにＬＥＤ素子２０とダイオード素子４０とが厚さ方向において重なるように配置することができない。したがって、一つの画素ＰＩＸのサイズは、表示装置ＤＳＰ１の方が小さくすることができる。

【0092】

図９および図１０に示す表示装置ＤＳＰ２は、上記した相違点を除き、図３および図４に示す表示装置ＤＳＰ１と同様である。このため、表示装置ＤＳＰ２に関し、表示装置ＤＳＰ１と重複する説明は省略する。

【0093】

図１１は、図９に示すダイオード素子に対する変形例を示す透過平面図である。図１２は、図１１のＣ－Ｃ線に沿った拡大断面図である。図１１では、図９と同様に、図１２に示す配線層ＷＬ４に配置された導体パターンを実線で示し、配線層ＷＬ３に配置された導体パターンＭＰ１を点線で示し、ＬＥＤ素子２０およびＬＥＤ素子２０が備えている電極の輪郭を二点鎖線で示している。ただし、配線層ＷＬ４に配置された半導体層４４の全部と、端子パターンＴＰ１および端子パターンＴＰ２のうち、金属層４６に覆われている部分と、は点線で図示している。また、図１１では、図３に示す画素ＰＩＸＡ、画素ＰＩＸＢ、および画素ＰＩＸＣのうち、画素ＰＩＸＡに対応する部分のみを代表的に示している。

【0094】

図１１および図１２に示す表示装置ＤＳＰ３は、ダイオード素子４０Ａの構造が、図９および図１０に示す表示装置ＤＳＰ２が有するダイオード素子４０と相違する。ダイオード素子４０Ａは、半導体層４４を有している点で、ＭＩＭ構造のダイオード素子４０と相違する。

【0095】

上記したダイオード素子４０と同様に、ダイオード素子４０Ａは、バンプ電極３０，３１（図４参照）を形成する工程において、電気メッキを容易に実施するために設けられた素子である。したがって、ダイオード素子４０Ａは、端子パターンＴＰ１に接続されているカソード電極４０ＥＣと、端子パターンＴＰ２に接続されているアノード電極４０ＥＡと、を有している。この条件を満たしていれば、ダイオード素子４０は、ＭＩＭ構造には限定されず、本変形例のように、半導体層４４を利用したダイオード素子４０Ａを用いることができる。

【0096】

半導体層４４を形成する場合、半導体層４４の下地には、酸化珪素や窒化珪素などの無機絶縁膜であることが好ましい。本変形例の場合、有機絶縁層である絶縁層１５上に無機絶縁層である絶縁層１７が配置され、半導体層４４、端子パターンＴＰ１、および端子パターンＴＰ２のそれぞれは、絶縁層１７上に形成されている。

【0097】

半導体層４４のうち、端子パターンＴＰ１に接続されている領域は、カソード電極４０ＥＣとして機能する。半導体層４４のうち、端子パターンＴＰ２に接続されている領域は、アノード電極４０ＥＡとして機能する。なお、図１２では、端子パターンＴＰ１および端子パターンＴＰ２のそれぞれが、直接的に半導体層４４に接続されている例を示している。本変形例に対する更なる変形例として、端子パターンＴＰ１および端子パターンＴＰ２のそれぞれと半導体層４４との間に電極として機能する金属膜が介在している場合がある。

【0098】

半導体層４４は、絶縁膜４５に覆われている。絶縁膜４５上には金属層４６が形成されている。ダイオード素子４０Ａは、ＴＦＴ（Thin Film Transistor）に似た構造を持っている。金属層４６は、ＴＦＴのゲート電極に対応し、絶縁膜４５は、ＴＦＴのゲート絶縁膜に対応する。半導体層４４のうち、端子パターンＴＰ１および端子パターンＴＰ２から露出している部分であり、かつ、絶縁膜４５を介して金属層４６と対向している部分は、順バイアスが印加された時にチャネルとして動作する。

【0099】

ダイオード素子４０Ａの場合、ゲート電極に相当する金属層４６が、端子パターンＴＰ２と電気的に接続されている。この点で、ダイオード素子４０ＡはＴＦＴとは異なっている。

【0100】

ダイオード素子４０Ａに順バイアスが印加された場合、言い換えれば、ダイオード素子４０Ａの端子パターンＴＰ２に電位が供給された場合、端子パターンＴＰ２を介して金属層４６にも電位が供給される。これにより、半導体層４４にチャネルが形成され、キャリア（電子またはホール）がアノード電極４０ＥＡからカソード電極４０ＥＣに向かって移動する。

【0101】

ダイオード素子４０Ａに逆バイアスが印加された場合、言い換えれば、ダイオード素子４０Ａの端子パターンＴＰ１に電位が供給された場合、金属層４６には電位が供給されず、半導体層４４にチャネルが形成されない。このため、端子パターンＴＰ２には電位が供給され難い。上記の通り、ダイオード素子４０Ａは、整流機能を備えたダイオードとして動作する。

【0102】

半導体層４４を備えたダイオード素子４０Ａは、図１０に示すＭＩＭ構造のダイオード素子４０と比較して応答速度が速い。

【0103】

一方、ＭＩＭ構造のダイオード素子４０は、ダイオード素子４０Ａよりも簡単に製造することができる。例えば、下地層として無機絶縁層である絶縁層１７（図１２参照）を設ける必要がないので、有機絶縁膜である絶縁層１５上あるいは絶縁層１４上に形成することができる。

【0104】

ダイオード素子４０Ａは例えば以下のように、形成される。なお、以下でまず、下地層となる絶縁層１７上に半導体層４４を形成する。半導体層４４は例えばＣＶＤ（Chemical Vapor Deposition）法により成膜することができる。次に、端子パターンＴＰ１，ＴＰ２を例えばＣＶＤ法により成膜した後、エッチングによりパターニングする。次に、端子パターンＴＰ１，ＴＰ２および半導体層４４を覆うように、絶縁膜４５を形成する。絶縁膜４５として例えば酸化珪素を用いる場合には、ＣＶＤ法によりシリコン膜を形成した後、熱酸化法により酸化させる方法が利用できる。次に、絶縁膜４５の一部に開口部を形成し、端子パターンＴＰ２の一部分を絶縁膜４５から露出させる。この開口部は、金属層４６と端子パターンＴＰ２とを電気的に接続するためのコンタクトホールとなる。次に、絶縁膜４５上に金属層４６を例えばＣＶＤ法により成膜する。

【0105】

図示は省略するが、ダイオード素子４０Ａは、図４に示すダイオード素子４０と同様に、配線層ＷＬ３（言い換えれば絶縁層１４上）に形成される場合がある。この場合、基板構造体ＳＵＢ１の厚さ方向において、ＬＥＤ素子２０とダイオード素子４０Ａとが重なるように形成することができる。ただし、絶縁層１４上にダイオード素子４０Ａを形成する場合には、絶縁層１４上に図１２に示す無機絶縁層である絶縁層１７が形成され、ダイオード素子４０Ａは絶縁層１７上に形成されていることが好ましい。

【0106】

また、スペース的な制約はあるが、図４に示す駆動トランジスタＤＲＴと同層にダイオード素子４０Ａが形成される場合がある。この場合、半導体層４４は無機絶縁層である絶縁層１２上に形成されるので、図１２に示す絶縁層１７は不要である。図４に示す例では、駆動トランジスタＤＲＴは、半導体層５０の下層にゲート電極ＥＧが配置されたボトムゲート方式になっている。このため、駆動トランジスタＤＲＴと同層にダイオード素子４０Ａを形成する場合、図１２に示す金属層４６は、図４に示すゲート電極ＥＧと同様に配線層ＷＬ１に形成される。あるいは、ゲート電極ＥＧおよび金属層４６のそれぞれが、半導体層５０，４４よりも上層に形成された、トップゲート構造が適用される場合がある。

【0107】

図１１および図１２に示す表示装置ＤＳＰ３は、上記した相違点を除き、図９および図１０に示す表示装置ＤＳＰ２と同様である。このため、表示装置ＤＳＰ３に関し、表示装置ＤＳＰ１または表示装置ＤＳＰ２と重複する説明は省略する。

【0108】

＜表示装置の製造方法＞
次に、既に説明したバンプ電極形成工程を含め、上記した表示装置の製造方法について説明する。図１３は、表示装置の製造方法の一例を示すフロー図である。図１３に示す表示装置の製造方法は、基板構造体準備工程、バンプ電極形成工程、およびＬＥＤ素子実装工程を含んでいる。

【0109】

図１３に示す基板構造体準備工程では、図４，図１０，または図１２に示す基板構造体ＳＵＢ１を準備する。基板構造体準備工程は、基板１０の面１０ｆ上に複数の配線層（配線層ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４）および複数の絶縁層（絶縁層１１，１２，１３，１４，１５）を積層する工程を有している。

【0110】

また、基板構造体準備工程は、図４、または図１０に示すダイオード素子４０、あるいは図１２に示すダイオード素子４０Ａを形成するダイオード素子形成工程を含んでいる。ダイオード素子形成工程は、例えば、絶縁層１４を形成した後、絶縁層１５を形成した後、あるいは、駆動トランジスタＤＲＴ（図４参照）を形成する工程と同時に実施される。ダイオード素子４０を形成する方法およびダイオード素子４０Ａを形成する方法は、既に説明したので重複する説明は省略する。

【0111】

また、基板構造体準備工程は、図３、図９、または図１１に示す端子パターンＴＰ１および端子パターンＴＰ２を形成する、端子パターン形成工程を含んでいる。

【0112】

次に、図１３に示すバンプ電極形成工程は、第１金属膜形成工程、第２金属膜形成工程、および第３金属膜形成工程を含んでいる。ただし、上記したように、図１３に対する変形例として、第１金属膜形成工程および第２金属膜形成工程のいずれかまたは両方が省略される場合がある。

【0113】

図５～図８のそれぞれを用いて説明したように図１３に示す金属膜形成工程では、電気メッキ法を利用して、端子パターンＴＰ１および端子パターンＴＰ２の両方に電流を流しながらメッキ処理を施すことにより、端子パターンＴＰ１および端子パターンＴＰ２に金属膜を成膜する。本工程で成膜される金属膜のうち、端子パターンＴＰ１上に成膜される金属膜は、図５に示すバンプ電極３０となり、端子パターンＴＰ２上に成膜される金属膜は、図５に示すバンプ電極３１となる。

【0114】

また、図５に示すように、バンプ電極３０は、端子パターンＴＰ１の一部に選択的に形成され、バンプ電極３１は、端子パターンＴＰ２の一部に選択的に形成される。端子パターンＴＰ１および端子パターンＴＰ２のそれぞれの一部分は、絶縁層１６の一部に設けられた開口部１６Ｈ１（図６参照）または開口部１６Ｈ２において、絶縁層１６から露出している。本工程では、絶縁層１６をマスクとしてバンプ電極３０，３１を選択的に形成する。

【0115】

図１３に示す第１金属膜形成工程では、端子パターンＴＰ１上および端子パターンＴＰ２上に金属膜ＭＦ１（図７参照）を電気メッキ法により選択的に形成する。第１金属膜形成工程の詳細は、図６を用いて既に説明したので重複する説明は省略する。

【0116】

第２金属膜形成工程では、金属膜ＭＦ１（図７参照）上に電気メッキ法により金属膜ＭＦ２（図８参照）を形成する。第２金属膜形成工程の詳細は、図７を用いて既に説明したので重複する説明は省略する。

【0117】

第３金属膜形成工程では、金属膜ＭＦ２（図８参照）上に電気メッキ法により金属膜ＭＦ３（図５参照）を形成する。第３金属膜形成工程の詳細は、図８を用いて既に説明したので重複する説明は省略する。

【0118】

次に、図１３に示すＬＥＤ素子搭載工程では、図４に示すＬＥＤ素子２０を準備して、アノード電極２０ＥＡとバンプ電極３０とを接続し、かつ、カソード電極２０ＥＣとバンプ電極３１とを接続する。本工程では、例えば図示しないレーザを照射することにより、バンプ電極３０とアノード電極２０ＥＡとの接触界面、およびバンプ電極３１とカソード電極２０ＥＣとの接触界面を加熱する。これにより、アノード電極２０ＥＡとバンプ電極３０とは電気的に接続され、かつ、カソード電極２０ＥＣとバンプ電極３１とは電気的に接続される。

【0119】

上記図３および図４を用いて説明した表示装置ＤＳＰ１の場合、ＬＥＤ素子搭載工程において、ＬＥＤ素子２０は基板構造体ＳＵＢ１の厚さ方向において、ダイオード素子４０と重なる位置に搭載される。

【0120】

以上、実施の形態および代表的な変形例について説明したが、上記した技術は、例示した変形例以外の種々の変形例に適用可能である。例えば、上記した変形例同士を組み合わせてもよい。

【0121】

本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、または、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

【産業上の利用可能性】

【0122】

本発明は、表示装置や表示装置が組み込まれた電子機器に利用可能である。

【符号の説明】

【0123】

５ 制御回路
６ 駆動回路（走査ドライバ）
１０ 基板
１０ｂ，１０ｆ，２０ｂ，２０ｆ 面
１１，１２，１３，１４，１５，１６，１７ 絶縁層
１６Ｈ１，１６Ｈ２ 開口部
２０，２０Ａ，２０Ｂ，２０Ｃ ＬＥＤ素子（無機発光ダイオード素子、ダイオード素子）
２０ＥＡ，４０ＥＡ アノード電極
２０ＥＣ，４０ＥＣ カソード電極
３０，３１ バンプ電極
４０，４０Ａ ダイオード素子
４１，４３，４６ 金属層
４２ 金属酸化物層
４４，５０ 半導体層
４５ 絶縁膜
ＢＣＴ 出力トランジスタ（スイッチング素子）
Ｃａｄ 補助容量
ＣＥ１，ＣＥ２，ＣＥ３ 陰極部材
ＣＨ１，ＣＨ２，ＣＨ３ コンタクトホール
Ｃｓ 保持容量
ＤＡ 表示領域
ＤＲＴ 駆動トランジスタ（スイッチング素子）
ＤＳＰ１，ＤＳＰ２，ＤＳＰ３ 表示装置
ＥＤ ドレイン電極
ＥＧ ゲート電極
ＥＳ ソース電極
ＧＬ，ＧＬＢ，ＧＬＲ，ＧＬＳ 走査信号線
Ｇｒｓ，Ｇｓｂ，Ｇｓｓ 制御信号
ＭＦ１，ＭＦ２，ＭＦ３ 金属膜
ＭＰ１，ＭＰ２ 導体パターン
ＭＷ１，ＭＷ２ 配線パターン
ＰＣ 画素回路
ＰＦＡ 周辺領域
ＰＩＸ，ＰＩＸＡ，ＰＩＸＢ，ＰＩＸＣ 画素
ＰＬ１，ＰＬ２ 電源線
ＰＳ１，ＰＳ２，ＰＳ３ メッキ液
Ｐｖｄｄ 高電位
Ｐｖｓｓ 低電位
ＲＳＬ リセット配線
ＲＳＴ リセットトランジスタ（スイッチング素子）
ＳＳＴ 画素選択トランジスタ（スイッチング素子）
ＳＵＢ１ 基板構造体
ＴＰ１，ＴＰ２ 端子パターン（端子、導体パターン）
ＶＬ 映像信号線
Ｖｒｓ リセット信号
Ｖｓｇ 映像信号
ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４ 配線層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】