2024-152328 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024152328

(43)【公開日】2024-10-25

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241018BHJP

   H01L 29/06 20060101ALI20241018BHJP

   H01L 29/12 20060101ALI20241018BHJP

【ＦＩ】

H01L29/78 652N

H01L29/78 652P

H01L29/78 653A

H01L29/06 301V

H01L29/06 301G

H01L29/78 652F

H01L29/78 652S

H01L29/78 652T

【審査請求】未請求

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2023066454

(22)【出願日】2023-04-14

(71)【出願人】

【識別番号】000003609

【氏名又は名称】株式会社豊田中央研究所

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】鈴木 隆司

(72)【発明者】

【氏名】斎藤 順

(57)【要約】

【課題】アバランシェ動作時に発生したキャリアをより効果的に排出するための技術を提供する。
【解決手段】半導体装置が備える半導体層は、素子領域と繋ぎ領域に亘って設けられているｐ型のボディ領域と、ボディ領域から離れてボディ領域の下方に配置されているとともに、素子領域と繋ぎ領域に亘って設けられているｐ型の埋込領域と、埋込領域の終端領域側の端部とボディ領域を接続するｐ型の接続領域と、を有している。上部電極は、繋ぎ領域に位置するボディ領域と接触するコンタクト部を有している。上部電極のコンタクト部は、半導体層を平面視したときに、接続領域の形成範囲の少なくとも一部を含むように配置されている。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体装置であって、
素子構造が形成されている素子領域と、前記素子領域の周囲に位置するとともに終端耐圧構造が形成されている終端領域と、前記素子領域と前記終端領域の間に位置する繋ぎ領域と、を有している半導体層と、
前記半導体層の下面に設けられている下部電極と、
前記半導体層の上面に設けられている上部電極と、
前記半導体層の前記素子領域に配置されている絶縁ゲートと、を備えており、
前記半導体層は、
前記素子領域と前記繋ぎ領域に亘って設けられているｐ型のボディ領域と、
前記ボディ領域から離れて前記ボディ領域の下方に配置されているとともに、前記素子領域と前記繋ぎ領域に亘って設けられているｐ型の埋込領域と、
前記埋込領域の前記終端領域側の端部と前記ボディ領域を接続するｐ型の接続領域と、を有しており、
前記上部電極は、前記繋ぎ領域に位置する前記ボディ領域と接触するコンタクト部を有しており、
前記上部電極の前記コンタクト部は、前記半導体層を平面視したときに、前記接続領域の形成範囲の少なくとも一部を含むように配置されている、半導体装置。

【請求項2】

前記半導体層上に設けられているゲートランナー配線、をさらに備えており、
前記ゲートランナー配線は、前記半導体層の前記繋ぎ領域の範囲に配置されており、
前記上部電極は、前記半導体層の前記素子領域に対応する範囲から前記コンタクト部に向けて延びているブリッジ部を有しており、
前記上部電極の前記ブリッジ部は、前記ゲートランナー配線を超えて延びている、請求項１に記載の半導体装置。

【請求項3】

前記ゲートランナー配線は、ポリシリコン配線層と、前記ポリシリコン配線層上に設けられている金属配線層と、を有している、請求項２に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書が開示する技術は、半導体装置に関する。

【0002】

パワーデバイスと称される種類の半導体装置は、例えばシリコン等の半導体層を用いて形成されている。半導体層は、素子構造（例えばＭＯＳＦＥＴ構造）が形成されている素子領域と、素子領域の周囲に位置するとともに終端耐圧構造（例えばガードリング）を含む終端領域と、素子領域と終端領域の間に位置する繋ぎ領域と、を有していることが多い。特許文献１は、素子領域と繋ぎ領域に亘って設けられているｐ型のボディ領域（又は、ベース領域ともいう）と、ボディ領域から離れてボディ領域の下方に配置されているとともに、素子領域と繋ぎ領域に亘って設けられているｐ型の埋込領域（又は、ディープ領域ともいう）と、を備えた半導体装置を開示する。

【0003】

このような半導体装置では、アバランシェ動作時に流れる電流による自己発熱を抑えるために、アバランシェ動作時に発生したキャリアを速やかに排出するための技術が必要である。特許文献１では、半導体層の繋ぎ領域においてボディ領域と埋込領域を接続するｐ型の接続領域を形成し、その接続領域の直上にソース配線を配設することにより、アバランシェ動作時に発生したキャリアを速やかにソース配線に排出するようにしている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２２－１８４４８４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

アバランシェ耐量をさらに改善するためには、アバランシェ動作時に発生したキャリアをより効果的に排出するための技術が必要である。

【課題を解決するための手段】

【0006】

本明細書が開示する半導体装置は、素子構造が形成されている素子領域と、前記素子領域の周囲に位置するとともに終端耐圧構造が形成されている終端領域と、前記素子領域と前記終端領域の間に位置する繋ぎ領域と、を有している半導体層と、前記半導体層の下面に設けられている下部電極と、前記半導体層の上面に設けられている上部電極と、前記半導体層の前記素子領域に配置されている絶縁ゲートと、を備えていてもよい。前記半導体層は、前記素子領域と前記繋ぎ領域に亘って設けられているｐ型のボディ領域と、前記ボディ領域から離れて前記ボディ領域の下方に配置されているとともに、前記素子領域と前記繋ぎ領域に亘って設けられているｐ型の埋込領域と、前記埋込領域の前記終端領域側の端部と前記ボディ領域を接続するｐ型の接続領域と、を有していてもよい。前記上部電極は、前記繋ぎ領域に位置する前記ボディ領域と接触するコンタクト部を有していてもよい。前記上部電極の前記コンタクト部は、前記半導体層を平面視したときに、前記接続領域の形成範囲の少なくとも一部を含むように配置されていてもよい。

【0007】

アバランシェ現象は、前記埋込領域の前記終端領域側の端部にあるコーナー部で発生することが多い。上記半導体装置では、前記埋込領域の端部と前記ボディ領域を接続する接続領域が形成されており、さらに、その接続領域の直上に前記上部電極の前記コンタクト部が設けられている。このため、前記埋込領域の端部にあるコーナー部においてアバランシェ現象で発生したキャリアは、短い距離で前記上部電極の前記コンタクト部に排出される。アバランシェ動作時に発生したキャリアをより効果的に排出することができるので、上記半導体装置は高いアバランシェ耐量を有することができる。

【0008】

上記半導体装置は、前記半導体層上に設けられているゲートランナー配線をさらに備えていてもよい。前記ゲートランナー配線は、前記半導体層の前記繋ぎ領域の範囲に配置されていてもよい。前記上部電極は、前記半導体層の前記素子領域に対応する範囲から前記コンタクト部に向けて延びているブリッジ部を有していてもよい。前記上部電極の前記ブリッジ部は、前記ゲートランナー配線を超えて延びていてもよい。

【0009】

上記半導体装置では、前記ゲートランナー配線が、ポリシリコン配線層と、前記ポリシリコン配線層上に設けられている金属配線層と、を有していてもよい。この半導体装置は、高いアバランシェ耐量を有しているので、高速スイッチングが必要とされる用途に適している。

【図面の簡単な説明】

【0010】

【図1】本実施形態の半導体装置の要部断面図であり、半導体層の素子領域の一部と繋ぎ領域と終端領域の一部を含む要部断面図を模式的に示す。

【図2】本実施形態の半導体装置の要部斜視断面図であり、半導体層の素子領域の一部と繋ぎ領域の一部を含む要部斜視断面図を模式的に示す。

【図3】本実施形態の半導体装置の要部断面図であり、接続領域の周辺を含む要部断面図を模式的に示す。

【発明を実施するための形態】

【0011】

以下、図面を参照して本実施形態の半導体装置１について説明する。図示明瞭化のために、各図において繰り返し配置されている構成要素についてはその１つのみに符号を付すことがある。

【0012】

図１及び図２に示されるように、半導体装置１は、半導体層１０を用いて形成されている。半導体層１０は、特に限定されるものではないが、例えばシリコンであってもよい。この例に代えて、半導体層１０は、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）又は酸化ガリウム（Ｇａ₂Ｏ₃）であってもよい。

【0013】

半導体層１０は、素子領域１０Ａと、繋ぎ領域１０Ｂと、終端領域１０Ｃと、を有している。素子領域１０Ａは、半導体層１０の上面に直交する方向から見たときに（以下、「半導体層１０を平面視したときに」という）、半導体層１０の中央部に配置されており、素子構造（この例ではＭＯＳＦＥＴ構造）が形成されている範囲として半導体層１０内に区画されている。具体的には、素子領域１０Ａは、後述するトレンチゲート３０がレイアウトされている範囲として半導体層１０内に区画されている。終端領域１０Ｃは、半導体層１０の周辺部であって素子領域１０Ａの周囲に配置されており、終端耐圧構造（この例では、後述する複数のガードリング１７）が形成されている範囲として半導体層１０内に区画されている。終端領域１０Ｃは、半導体層１０を平面視したときに、半導体層１０内に環状に区画されている。繋ぎ領域１０Ｂは、半導体層１０を平面視したときに、素子領域１０Ａと終端領域１０Ｃの間に位置しており、素子領域１０Ａの周囲に配置された範囲として半導体層１０内に区画されている。繋ぎ領域１０Ｂは、半導体層１０を平面視したときに、半導体層１０内に環状に区画されている。なお、図１及び図２では、素子領域１０Ａ及び終端領域１０Ｃについてはその一部のみが示されている。

【0014】

半導体装置１はさらに、半導体層１０の下面の全体を被覆するドレイン電極２２（下部電極の一例）と、半導体層１０の上面の一部を被覆するソース電極２４（上部電極の一例）と、半導体層１０の上層部の一部に形成されている複数のトレンチゲート３０（絶縁ゲートの一例）と、を備えている。このように、半導体装置１は縦型のＭＯＳＦＥＴと称される種類のパワーデバイスである。

【0015】

半導体層１０は、ｎ⁺型のドレイン領域１１と、ｎ型のドリフト領域１２と、複数のｐ型の埋込領域１３と、ｐ型のボディ領域１４と、複数のｎ⁺型のソース領域１５と、ｐ型の接続領域１６と、複数のｐ⁺型の複数のガードリング１７と、を有している。ガードリング１７は、ＦＬＲ（Field Limiting Ring）とも称される。

【0016】

ドレイン領域１１は、素子領域１０Ａと繋ぎ領域１０Ｂと終端領域１０Ｃに亘って半導体層１０の下層部に設けられており、半導体層１０の下面に露出する位置に配置されている。ドレイン領域１１は、ｎ型の不純物を高濃度に含んでおり、半導体層１０の下面を被膜するドレイン電極２２にオーミック接触している。

【0017】

ドリフト領域１２は、素子領域１０Ａと繋ぎ領域１０Ｂと終端領域１０Ｃに亘ってドレイン領域１１上に設けられている。ドリフト領域１２のｎ型の不純物濃度は、ドレイン領域１１のｎ型の不純物濃度よりも低い。

【0018】

複数の埋込領域１３の各々は、素子領域１０Ａと繋ぎ領域１０Ｂに亘ってドリフト領域１２内に埋設して設けられている。複数の埋込領域１３の各々は、ボディ領域１４から離れてボディ領域１４の下方に配置されている。複数の埋込領域１３の各々は、半導体層１０の面内の一方向に沿って延びており、その一方向に対して直交する方向に相互に間隔を置いて配置されている。即ち、複数の埋込領域１３は、半導体層１０を平面視したときに、ストライプ状にレイアウトされている。この例では、複数の埋込領域１３の各々は、トレンチゲート３０の長手方向に直交する方向に沿って延びており、トレンチゲート３０の長手方向に沿って相互に間隔を置いて配置されている。この例に代えて、複数の埋込領域１３の各々は、トレンチゲート３０の長手方向に沿って延びており、トレンチゲート３０の長手方向に対して直交する方向に沿って相互に間隔を置いて配置されていてもよい。複数の埋込領域１３の各々の間にはドリフト領域１２の一部が設けられている。複数の埋込領域１３は、それらの間に設けられたドリフト領域１２の一部とともにスーパージャンクション構造を構成している。図示省略されているが、半導体層１０の素子領域１０Ａには、トレンチゲート３０の底面の電界を緩和するためのｐ型の電界緩和領域が選択的に設けられている。例えば、電界緩和領域は、隣り合うトレンチゲート３０の間のボディ領域１４の底面から複数の埋込領域１３まで延びるように設けられていてもよい。電界緩和領域は、複数の埋込領域１３とボディ領域１４を接続する。これにより、複数の埋込領域１３の各々の電位は、ボディ領域１４の電位に固定されている。

【0019】

ボディ領域１４は、素子領域１０Ａと繋ぎ領域１０Ｂに亘ってドリフト領域１２上に設けられており、半導体層１０の上面に露出する位置に配置されている。ボディ領域１４は、ｐ型の不純物を高濃度に含むコンタクト領域（図示省略）を有しており、そのコンタクト領域を介して半導体層１０の上面を被膜するソース電極２４にオーミック接触している。

【0020】

複数のソース領域１５の各々は、素子領域１０Ａに位置するボディ領域１４上に設けられており、半導体層１０の上面に露出する位置に設けられている。複数のソース領域１５の各々は、ボディ領域１４によってドリフト領域１２から隔てられている。この例では、複数のソース領域１５は、トレンチゲート３０の長手方向に沿って相互に間隔を置いて配置されている。複数のソース領域１５のレイアウトは、この例に代えて様々なレイアウトを採用することができる。

【0021】

接続領域１６は、繋ぎ領域１０Ｂに位置する埋込領域１３とボディ領域１４の間に設けられており、下端が埋込領域１３に接しており、上端がボディ領域１４に接するように配置されている。接続領域１６は、埋込領域１３の終端領域１０Ｃ側の端部とボディ領域１４を接続するように配置されており、環状の繋ぎ領域１０Ｂに沿って素子領域１０Ａの周囲を一巡するように配置されている。換言すると、接続領域１６は、埋込領域１３の終端領域１０Ｃ側の端部に沿って繋ぎ領域１０Ｂ内を一巡するように配置されている。図３に示されるように、素子領域１０Ａ側から終端領域１０Ｃ側への方向で計測される接続領域１６の幅をＷ１とし、埋込領域１３の終端領域１０Ｃ側の側面と接続領域１６の終端領域１０Ｃ側の側面の間で計測される接続領域１６のオフセット幅をＷ２とし、半導体層１０の厚み方向で計測される埋込領域１３の厚みをＴ１とすると、Ｗ１＞Ｗ２が成立し、Ｔ１＞Ｗ２が成立する。このように、接続領域１６は、埋込領域１３の終端領域１０Ｃ側の端部に近接して配置されている。なお、Ｗ２＝０であってもよい。

【0022】

複数のガードリング１７の各々は、終端領域１０Ｃに位置するドリフト領域１２上に配置されており、半導体層１０の上面に露出する位置に設けられている。複数のガードリング１７の各々は、半導体層１０の上面から所定深さまでの範囲に設けられている。複数のガードリング１７の各々は、半導体層１０を平面視したときに、環状の終端領域１０Ｃに沿って素子領域１０Ａの周囲を一巡するように設けられており、他のガードリングに対して同心の相似形である。このように、複数のガードリング１７は、終端領域１０Ｃの内周側から外周側に向けて個々のガードリング１７が繰り返し現れるようにレイアウトされている。複数のガードリング１７の各々の電位はフローティングである。複数のガードリング１７は、終端耐圧構造の一例である。

【0023】

半導体装置１はさらに、複数のトレンチゲート３０と、ゲートランナー配線４０と、を有している。

【0024】

複数のトレンチゲート３０の各々は、半導体層１０の素子領域１０Ａの上層部に設けられている。複数のトレンチゲート３０の各々は、半導体層１０の面内の一方向に沿って延びており、その一方向に対して直交する方向に相互に間隔を置いて配置されている。即ち、複数のトレンチゲート３０は、半導体層１０を平面視したときにストライプ状にレイアウトされている。複数のトレンチゲート３０の各々は、半導体層１０の上面からボディ領域１４を貫通してドリフト領域１２に達するトレンチ内に設けられており、ポリシリコンのゲート電極３２及び酸化シリコンのゲート絶縁膜３４を有している。トレンチゲート３０のゲート電極３２は、ドリフト領域１２とソース領域１５を隔てる部分のボディ領域１４にゲート絶縁膜３４を介して対向している。これにより、ドリフト領域１２とソース領域１５を隔てる部分のボディ領域１４がチャネルとして機能することができる。このように、半導体層１０の素子領域１０Ａには、ドレイン領域１１とドリフト領域１２と埋込領域１３とボディ領域１４とソース領域１５とトレンチゲート３０で構成されるＭＯＳＦＥＴ構造が形成されている。

【0025】

ゲートランナー配線４０は、半導体層１０上の層間絶縁膜５２に埋設して設けられており、半導体層１０の繋ぎ領域１０Ｂに対応する範囲に配置されている。ゲートランナー配線４０は、半導体層１０上に設けられているゲート端子（図示省略）と複数のトレンチゲート３０の各々のゲート電極３２を接続するための配線である。ゲートランナー配線４０は、ポリシリコン配線層４２と、ポリシリコン配線層４２上に設けられている金属配線層４４と、を有している。このような積層構造を有するゲートランナー配線４０は、高速スイッチング動作に適している。

【0026】

ソース電極２４は、半導体層１０の素子領域１０Ａに対応する範囲から終端領域１０Ｃ側に向けて延びているブリッジ部２６を有している。ブリッジ部２６は、半導体層１０の繋ぎ領域１０Ｂに対応する範囲を延びており、ゲートランナー配線４０を超えて延びている。即ち、ソース電極２４は、半導体層１０を平面視したときに、素子領域１０Ａと繋ぎ領域１０Ｂの全体を含むように配置されている。半導体層１０上の層間絶縁膜５２の繋ぎ領域１０Ｂに対応する範囲の一部にコンタクト開口５４が形成されており、そのコンタクト開口５４内にソース電極２４の一部であるコンタクト部２８が設けられている。ソース電極２４のコンタクト部２８は、層間絶縁膜５２のコンタクト開口５４に露出するボディ領域１４に接している。ソース電極２４のコンタクト部２８は、半導体層１０を平面視したときに、接続領域１６の形成範囲の少なくとも一部、好ましくは、接続領域１６の形成範囲の全体を含むように配置されている。ソース電極２４のコンタクト部２８は、半導体層１０を平面視したときに、接続領域１６の形成範囲に沿って繋ぎ領域１０Ｂ内を一巡するように配置されている。このように、接続領域１６の直上にソース電極２４のコンタクト部２８が配置されている。

【0027】

次に、半導体装置１の動作について説明する。半導体装置１の動作時には、ドレイン電極２２の電位がソース電極２４の電位よりも高くなるような電圧がドレイン・ソース間に印加される。ゲート電極３２の電位が閾値よりも高くなると、ゲート絶縁膜３４に接する範囲のボディ領域１４にチャネルが形成される。すると、ソース電極２４から、ソース領域１５、チャネル、ドリフト領域１２及びドレイン領域１１を介してドレイン電極２２へ電子が流れる。一方、ゲート電極３２の電位が閾値以下になると、チャネルが消失し、電子の流れが停止する。このように、半導体装置１は、ゲート電極３２の電位に基づいてドレイン電極２２とソース電極２４の間を流れる電流をスイッチング制御することができる。

【0028】

半導体装置１がスイッチングするときに半導体層１０内に高電圧が印可されると、埋込領域１３の終端領域１０Ｃ側の端部にあるコーナー部１３ａ（図１参照）においてアバランシェ現象によって電子と正孔が発生する。電子は半導体層１０の下面に設けられているドレイン電極２２に排出される。ドレイン電極２２は半導体層１０の下面の全体に設けられているので、電子はドレイン電極２２に効率よく排出される。正孔は半導体層１０の上面に設けられているソース電極２４に排出される。ここで、仮に接続領域１６及びコンタクト部２８が設けられていない場合、アバランシェ現象によってコーナー部１３ａで発生した正孔は、繋ぎ領域１０Ｂにおいて埋込領域１３及びボディ領域１４内を面方向に流れて素子領域１０Ａのソース電極２４に排出される。半導体装置１では、ゲートランナー配線４０を配設するために繋ぎ領域１０Ｂの面方向の距離が長い。このため、接続領域１６及びコンタクト部２８が設けられていない場合、コーナー部１３ａで発生した正孔が抜けるまでの距離が長くなり、自己発熱による温度上昇が問題となる。一方、半導体装置１では、接続領域１６及びコンタクト部２８が設けられているので、コーナー部１３ａで発生した正孔は接続領域１６及びコンタクト部２８を介して効率よく排出される。特に、接続領域１６が埋込領域１３の終端領域１０Ｃ側の端部、即ち、コーナー部１３ａに近接して配置されており、さらに、その接続領域１６の直上にコンタクト部２８が設けられているので、コーナー部１３ａで発生した正孔は、短い距離でコンタクト部２８に排出される。アバランシェ動作時に発生した正孔を効果的に排出することができるので、半導体装置１は高いアバランシェ耐量を有することができる。

【0029】

また、半導体装置１は、積層構造のゲートランナー配線４０を備えている。このような半導体装置１は、高速スイッチングの用途で用いられるので、高いアバランシェ耐量が必要とされる。半導体装置１は、高いアバランシェ耐量を有しているので、高速スイッチングの用途に特に有用である。

【0030】

半導体装置１では、接続領域１６が埋込領域１３の終端領域１０Ｃ側の端部にのみ設けられていた。この例に代えて、埋込領域１３の終端領域１０Ｃ側の端部にある接続領域１６よりも素子領域１０Ａ側に追加の接続領域が設けられていてもよい。このような半導体装置はより高いアバランシェ耐量を有することができる。

【0031】

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

【符号の説明】

【0032】

１：半導体装置、 １０：半導体層、 １０Ａ：素子領域、 １０Ｂ：繋ぎ領域、 １０Ｃ：終端領域、 １１：ドレイン領域、 １２：ドリフト領域、 １３：埋込領域、 １３ａ：コーナー部、 １４：ボディ領域、 １５：ソース領域、 １６：接続領域、 １７：ガードリング、 ２２：ドレイン電極、 ２４：ソース電極、 ２６：ブリッジ部、 ２８：コンタクト部、 ３０：トレンチゲート、 ４０：ゲートランナー配線、 ４２：ポリシリコン配線層、 ４４：金属配線層、 ５２：層間絶縁膜、

【図1】

【図2】

【図3】