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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024152363
(43)【公開日】2024-10-25
(54)【発明の名称】表示パネル
(51)【国際特許分類】
G02F 1/1368 20060101AFI20241018BHJP
G02F 1/133 20060101ALI20241018BHJP
【ＦＩ】
G02F1/1368
G02F1/133 550
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2023066510
(22)【出願日】2023-04-14
(71)【出願人】
【識別番号】520487808
【氏名又は名称】シャープディスプレイテクノロジー株式会社
(74)【代理人】
【識別番号】110000914
【氏名又は名称】弁理士法人ＷｉｓｅＰｌｕｓ
(72)【発明者】
【氏名】冨永 真克
【テーマコード（参考）】
2H192
2H193
【Ｆターム（参考）】
2H192AA24
2H192BB13
2H192BB53
2H192BB73
2H192BC31
2H192CC14
2H192CC24
2H192CC33
2H192CC62
2H192DA12
2H192DA24
2H192EA22
2H192EA43
2H192FB02
2H192FB03
2H192FB05
2H192FB22
2H192FB42
2H192GA31
2H192GB33
2H192JA06
2H192JA13
2H192JA33
2H193ZA04
2H193ZC39
2H193ZE02
2H193ZJ02
2H193ZQ16
(57)【要約】 （修正有）
【課題】データ線の本数の削減及び残像感の抑制が可能であり、かつ、各画素の充電時間を充分に確保することができる表示パネルを提供する。
【解決手段】縦方向及び横方向に配置された複数の画素と、複数の画素電極と、共通電極と、上記横方向に延びる第１、第２、第３及び第４のゲート線と、上記縦方向に延びる第１、第２のデータ線及び共通線とを備え、上記複数の画素は、第１の画素電極を有する第１の画素と、上記第１の画素に対して上記横方向に隣接し、第２の画素電極を有する第２の画素とを含み、上記第３のゲート線は上記第１及び上記第２の画素電極に重畳して配置され、上記共通線は上記第１及び上記第２の画素電極の間に配置され、更に、上記第１の画素電極、上記共通線及び上記第３のゲート線に接続された第１のスイッチング素子と、上記第２の画素電極、上記共通線及び上記第３のゲート線に接続された第２のスイッチング素子と、を備える表示パネル。
【選択図】図１
【解決手段】縦方向及び横方向に配置された複数の画素と、複数の画素電極と、共通電極と、上記横方向に延びる第１、第２、第３及び第４のゲート線と、上記縦方向に延びる第１、第２のデータ線及び共通線とを備え、上記複数の画素は、第１の画素電極を有する第１の画素と、上記第１の画素に対して上記横方向に隣接し、第２の画素電極を有する第２の画素とを含み、上記第３のゲート線は上記第１及び上記第２の画素電極に重畳して配置され、上記共通線は上記第１及び上記第２の画素電極の間に配置され、更に、上記第１の画素電極、上記共通線及び上記第３のゲート線に接続された第１のスイッチング素子と、上記第２の画素電極、上記共通線及び上記第３のゲート線に接続された第２のスイッチング素子と、を備える表示パネル。
【選択図】図１
【特許請求の範囲】
【請求項1】
縦方向及び横方向にマトリクス状に配置された複数の画素と、
前記複数の画素にそれぞれ対応して設けられた複数の画素電極と、
前記複数の画素電極との間でそれぞれ電界を発生させる共通電極と、
前記横方向に延びる第１のゲート線、第２のゲート線、第３のゲート線及び第４のゲート線と、
前記縦方向に延びる第１のデータ線、第２のデータ線及び共通線と、を備え、
前記複数の画素は、第１の画素と、前記第１の画素に対して前記横方向に隣接する第２の画素と、を含み、
前記複数の画素電極は、前記第１の画素に対応する第１の画素電極と、前記第２の画素に対応する第２の画素電極と、を含み、
前記第１のゲート線及び前記第４のゲート線は、前記縦方向において前記第１の画素電極の一方の側に配置され、
前記第２のゲート線は、前記縦方向において前記第１の画素電極の他方の側に配置され、
前記第３のゲート線は、前記第１のゲート線と前記第２のゲート線との間において、前記第１の画素電極及び前記第２の画素電極に重畳して配置され、
前記共通線は、前記第１の画素電極と前記第２の画素電極との間に配置され、
前記第１のデータ線は、前記横方向において前記第１の画素電極に対して前記第２の画素電極とは反対側に隣接する画素電極と、前記第１の画素電極との間に配置され、
前記第２のデータ線は、前記横方向において前記第２の画素電極に対して前記第１の画素電極とは反対側に隣接する画素電極と、前記第２の画素電極との間に配置され、
更に、
前記第１の画素電極、前記共通線、及び、前記第３のゲート線に接続された第１のスイッチング素子と、
前記第２の画素電極、前記共通線、及び、前記第３のゲート線に接続された第２のスイッチング素子と、を備えることを特徴とする表示パネル。
前記複数の画素にそれぞれ対応して設けられた複数の画素電極と、
前記複数の画素電極との間でそれぞれ電界を発生させる共通電極と、
前記横方向に延びる第１のゲート線、第２のゲート線、第３のゲート線及び第４のゲート線と、
前記縦方向に延びる第１のデータ線、第２のデータ線及び共通線と、を備え、
前記複数の画素は、第１の画素と、前記第１の画素に対して前記横方向に隣接する第２の画素と、を含み、
前記複数の画素電極は、前記第１の画素に対応する第１の画素電極と、前記第２の画素に対応する第２の画素電極と、を含み、
前記第１のゲート線及び前記第４のゲート線は、前記縦方向において前記第１の画素電極の一方の側に配置され、
前記第２のゲート線は、前記縦方向において前記第１の画素電極の他方の側に配置され、
前記第３のゲート線は、前記第１のゲート線と前記第２のゲート線との間において、前記第１の画素電極及び前記第２の画素電極に重畳して配置され、
前記共通線は、前記第１の画素電極と前記第２の画素電極との間に配置され、
前記第１のデータ線は、前記横方向において前記第１の画素電極に対して前記第２の画素電極とは反対側に隣接する画素電極と、前記第１の画素電極との間に配置され、
前記第２のデータ線は、前記横方向において前記第２の画素電極に対して前記第１の画素電極とは反対側に隣接する画素電極と、前記第２の画素電極との間に配置され、
更に、
前記第１の画素電極、前記共通線、及び、前記第３のゲート線に接続された第１のスイッチング素子と、
前記第２の画素電極、前記共通線、及び、前記第３のゲート線に接続された第２のスイッチング素子と、を備えることを特徴とする表示パネル。
【請求項2】
前記第１の画素電極、前記第１のデータ線、及び、前記第１のゲート線に接続された第３のスイッチング素子と、
前記第２の画素電極、前記第２のデータ線、及び、前記第２のゲート線に接続された第４のスイッチング素子と、
を更に備えることを特徴とする請求項１に記載の表示パネル。
前記第２の画素電極、前記第２のデータ線、及び、前記第２のゲート線に接続された第４のスイッチング素子と、
を更に備えることを特徴とする請求項１に記載の表示パネル。
【請求項3】
前記第１のスイッチング素子の平面視の面積、及び、前記第２のスイッチング素子の平面視の面積は、それぞれ、
前記第３のスイッチング素子の平面視の面積、及び、前記第４のスイッチング素子の平面視の面積と同じ大きさ以下であることを特徴とする請求項２に記載の表示パネル。
前記第３のスイッチング素子の平面視の面積、及び、前記第４のスイッチング素子の平面視の面積と同じ大きさ以下であることを特徴とする請求項２に記載の表示パネル。
【請求項4】
前記第１のスイッチング素子の平面視の面積、及び、前記第２のスイッチング素子の平面視の面積は、それぞれ、
前記第３のスイッチング素子の平面視の面積、及び、前記第４のスイッチング素子の平面視の面積よりも小さいことを特徴とする請求項３に記載の表示パネル。
前記第３のスイッチング素子の平面視の面積、及び、前記第４のスイッチング素子の平面視の面積よりも小さいことを特徴とする請求項３に記載の表示パネル。
【請求項5】
前記第１のスイッチング素子のチャネル幅、及び、前記第２のスイッチング素子のチャネル幅は、それぞれ、
前記第３のスイッチング素子のチャネル幅、及び、前記第４のスイッチング素子のチャネル幅と同じ大きさ以下であることを特徴とする請求項２に記載の表示パネル。
前記第３のスイッチング素子のチャネル幅、及び、前記第４のスイッチング素子のチャネル幅と同じ大きさ以下であることを特徴とする請求項２に記載の表示パネル。
【請求項6】
前記第１のスイッチング素子のチャネル幅、及び、前記第２のスイッチング素子のチャネル幅は、それぞれ、
前記第３のスイッチング素子のチャネル幅、及び、前記第４のスイッチング素子のチャネル幅よりも小さいことを特徴とする請求項５に記載の表示パネル。
前記第３のスイッチング素子のチャネル幅、及び、前記第４のスイッチング素子のチャネル幅よりも小さいことを特徴とする請求項５に記載の表示パネル。
【請求項7】
前記第１のゲート線と前記第４のゲート線は、前記第１の画素電極の前記縦方向における前記一方の側に隣接する画素電極と、前記第１の画素電極との間に配置され、
前記第２のゲート線は、前記第１の画素電極の前記縦方向における前記他方の側に隣接する画素電極と、前記第１の画素電極との間に配置されることを特徴とする請求項１に記載の表示パネル。
前記第２のゲート線は、前記第１の画素電極の前記縦方向における前記他方の側に隣接する画素電極と、前記第１の画素電極との間に配置されることを特徴とする請求項１に記載の表示パネル。
【請求項8】
前記第１の画素電極と前記共通電極の少なくとも一方は屈曲部を含むスリットを備え、
平面視において、前記第３のゲート線は前記屈曲部と重畳することを特徴とする請求項１に記載の表示パネル。
平面視において、前記第３のゲート線は前記屈曲部と重畳することを特徴とする請求項１に記載の表示パネル。
【請求項9】
前記共通線は、グランド信号が供給されるグランド配線に接続されていることを特徴とする請求項１に記載の表示パネル。
【請求項10】
前記共通線は、前記共通電極と接続されていることを特徴とする請求項１に記載の表示パネル。
【請求項11】
更に、
前記共通電極が分割された電極であるタッチパネル電極を備え、
前記共通線は、前記タッチパネル電極に接続され、タッチパネル配線として機能することを特徴とする請求項１に記載の表示パネル。
前記共通電極が分割された電極であるタッチパネル電極を備え、
前記共通線は、前記タッチパネル電極に接続され、タッチパネル配線として機能することを特徴とする請求項１に記載の表示パネル。
【請求項12】
前記第１のゲート線及び前記第４のゲート線の間に、前記共通線と前記共通電極とが接続されるコンタクトホールを備えることを特徴とする請求項１に記載の表示パネル。
【請求項13】
前記縦方向における前記画素電極の長さをＤとするとき、
前記縦方向における、前記第３のゲート線、前記第１のスイッチング素子、及び、前記第２のスイッチング素子と、前記画素電極の端部との距離は、それぞれ、Ｄ／３以上、２Ｄ／３以下であることを特徴とする請求項１に記載の表示パネル。
前記縦方向における、前記第３のゲート線、前記第１のスイッチング素子、及び、前記第２のスイッチング素子と、前記画素電極の端部との距離は、それぞれ、Ｄ／３以上、２Ｄ／３以下であることを特徴とする請求項１に記載の表示パネル。
【請求項14】
前記第１のゲート線、前記第２のゲート線及び前記第４のゲート線を駆動する第１のゲートドライバと、
前記第３のゲート線を駆動する第２のゲートドライバと、を有し、
前記第１のゲートドライバは、前記横方向において一方の側に配置され、
前記第２のゲートドライバは、前記横方向において他方の側に配置されることを特徴とする請求項１に記載の表示パネル。
前記第３のゲート線を駆動する第２のゲートドライバと、を有し、
前記第１のゲートドライバは、前記横方向において一方の側に配置され、
前記第２のゲートドライバは、前記横方向において他方の側に配置されることを特徴とする請求項１に記載の表示パネル。
【請求項15】
前記横方向に延び、前記第１の画素電極の前記縦方向における前記一方の側に隣接する画素電極と重畳する第５のゲート線を備え、
前記第１のゲート線、前記第２のゲート線及び前記第４のゲート線を駆動する第１のゲートドライバと、
前記第３のゲート線及び前記第５のゲート線を駆動する第２のゲートドライバと、を有し、
前記第３のゲート線に対して前記第２のゲートドライバから入力される信号が高電位になる期間と、前記第５のゲート線に対して前記第２のゲートドライバから入力される信号が高電位になる期間とが、少なくとも一部の期間で重なっていることを特徴とする請求項１に記載の表示パネル。
前記第１のゲート線、前記第２のゲート線及び前記第４のゲート線を駆動する第１のゲートドライバと、
前記第３のゲート線及び前記第５のゲート線を駆動する第２のゲートドライバと、を有し、
前記第３のゲート線に対して前記第２のゲートドライバから入力される信号が高電位になる期間と、前記第５のゲート線に対して前記第２のゲートドライバから入力される信号が高電位になる期間とが、少なくとも一部の期間で重なっていることを特徴とする請求項１に記載の表示パネル。
【請求項16】
前記第３のゲート線に対して入力される前記信号と、前記第５のゲート線に対して入力される前記信号とは同じ信号であることを特徴とする請求項１５に記載の表示パネル。
【請求項17】
前記横方向に延び、前記第１の画素電極の前記縦方向における前記一方の側に隣接する画素電極と重畳する第５のゲート線を備え、
前記第１のゲート線、前記第２のゲート線及び前記第４のゲート線を駆動する第１のゲートドライバと、
前記第３のゲート線及び前記第５のゲート線を駆動する第２のゲートドライバと、を有し、
前記第３のゲート線に対して前記第２のゲートドライバから入力される信号が高電位になる期間と、前記第５のゲート線に対して前記第２のゲートドライバから入力される信号が高電位になる期間とは重ならないことを特徴とする請求項１に記載の表示パネル。
前記第１のゲート線、前記第２のゲート線及び前記第４のゲート線を駆動する第１のゲートドライバと、
前記第３のゲート線及び前記第５のゲート線を駆動する第２のゲートドライバと、を有し、
前記第３のゲート線に対して前記第２のゲートドライバから入力される信号が高電位になる期間と、前記第５のゲート線に対して前記第２のゲートドライバから入力される信号が高電位になる期間とは重ならないことを特徴とする請求項１に記載の表示パネル。
【請求項18】
更に、
前記第１のゲート線、前記第２のゲート線及び前記第４のゲート線を駆動する第１のゲートドライバと、
前記第３のゲート線を駆動する第２のゲートドライバと、を有し、
前記第１のゲートドライバは、１フレーム期間内の第１の期間において、前記第１のゲート線、前記第２のゲート線及び前記第４のゲート線を駆動し、各画素に対して、各画素の１／２以上の面積の画像信号を書き込み、
前記１フレーム期間の前記第１の期間に続く第２の期間において、前記第２のゲートドライバは、前記第３のゲート線を駆動し、各画素に対して、グランド信号又は共通電極信号を書き込むことを特徴とする請求項１に記載の表示パネル。
前記第１のゲート線、前記第２のゲート線及び前記第４のゲート線を駆動する第１のゲートドライバと、
前記第３のゲート線を駆動する第２のゲートドライバと、を有し、
前記第１のゲートドライバは、１フレーム期間内の第１の期間において、前記第１のゲート線、前記第２のゲート線及び前記第４のゲート線を駆動し、各画素に対して、各画素の１／２以上の面積の画像信号を書き込み、
前記１フレーム期間の前記第１の期間に続く第２の期間において、前記第２のゲートドライバは、前記第３のゲート線を駆動し、各画素に対して、グランド信号又は共通電極信号を書き込むことを特徴とする請求項１に記載の表示パネル。
【発明の詳細な説明】
【技術分野】
【0001】
以下の開示は、表示パネルに関する。
【背景技術】
【0002】
従来から、映像（動画像および静止画像）を表示する表示パネルとして、液晶パネルや有機エレクトロルミネッセンス（ＥＬ：Ｅｌｅｃｔｒｏ－Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネル等の様々な表示パネルが広く用いられている。
【0003】
例えば、液晶パネルは、表示のために液晶組成物を利用する表示パネルである。その代表的な表示方式は、スイッチング素子を備えるアレイ基板とカラーフィルタを備えるカラーフィルタ基板との間に液晶組成物を封入した液晶パネルに対してバックライトから光を照射し、液晶組成物に電圧を印加して液晶分子の配向を変化させることにより、液晶パネルを透過する光の量を制御するものである。このような液晶パネルは、薄型、軽量及び低消費電力といった特長を有することから、テレビジョン、スマートフォン、タブレット端末、カーナビゲーション等の電子機器に利用されている。液晶パネルに関する技術として、例えば、特許文献１～９が挙げられる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平９－１２７９１７号公報
【特許文献2】特開２００１－４２２８２号公報
【特許文献3】特開２００１－３３１１５６号公報
【特許文献4】特開２００３－１０８０８７号公報
【特許文献5】特開２００４－３１８０７２号公報
【特許文献6】特開２００５－３２６８０９号公報
【特許文献7】特開２００８－２０３６２７号公報
【特許文献8】特表２０１６－５３２１６０号公報
【特許文献9】特開２０１２－１０３３４３号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
図１６は、デュアルゲート構造を有する表示パネルの一例を示す平面模式図である。図１６に示すデュアルゲート構造を有する表示パネル１Ｒは、表示領域１ＡＡにおいて縦方向ＤＲ１及び横方向ＤＲ２にマトリクス状に配置された画素１Ｐと、縦方向ＤＲ１に隣接する画素１Ｐの間に配置され、横方向ＤＲ２に延びる第１のゲート線１００Ｇ１及び第２のゲート線１００Ｇ２と、横方向ＤＲ２に隣接する画素１Ｐの間に配置され、縦方向ＤＲ１に延びるデータ線１００Ｓと、を備える。データ線１００Ｓは、横方向ＤＲ２に隣接する２個の画素１Ｐ毎に１本ずつ配置されている。
【0006】
第１のゲート線１００Ｇ１及び第２のゲート線１００Ｇ２と、データ線１００Ｓとの交点には、それぞれ、スイッチング素子としての薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）１００Ｔが配置されている。なお、図１６には、表示パネル１Ｒが備えるブラックマトリクス層のパターンエッジ２Ｂが示されている。
【0007】
近年の集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）不足からＩＣの価格が高騰し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）チップのコストが上昇している。この対策として、パネル設計のレイアウトを図１６に示すデュアルゲート構造にすることが考えられる。デュアルゲート構造は、ある１つの画素行に対応して２本のゲート線が配置される構造であり、このような態様とすることにより、データ線の本数を１／２に削減することができ、パネルに搭載するＣＯＧチップ（ソースドライバ）の数を削減することができる。
【0008】
ここで、ゲートドライバの回路は、近年、アレイ基板の製造工程において、表示領域に配置される薄膜トランジスタと同じ製膜材料を用いて、基板上にモノリシックに形成される（このようなゲートドライバの回路をゲートドライバモノリシック（ＧＤＭ）回路と呼ぶ）。そのため、データ線の本数を少なくする方が、ドライバのＩＣ数削減の観点から、パネル原価低減には効果的である。一方で、ゲート線の本数が２倍になるため、各画素への書き込み時間は通常の構造（シングルゲート構造、すなわち、図１６において、縦方向ＤＲ１に隣接する画素１Ｐの間にゲート線が１本のみ配置される構造）の１／２程度になるという課題が生じる。
【0009】
ところで、ゲーミングモニターでは、動画表示がメインとなる。この動画を見る時に、人の目は今の画面と前の画面の両方を認識してしまい、残像感が生じる。この対策として、画像と画像の間に黒表示を挿入する技術がある。この技術を実施すると残像感（表示品位）が改善する。この技術では、パネル周波数が２倍となるため、各画素への書き込み時間が通常の構造（シングルゲート構造）１／２程度となる。
【0010】
ここで、上述したデータ線の本数の削減と残像感の両者を改善しようとすると、各画素への画像信号の書き込み時間は通常の構造（シングルゲート構造）の１／４程度となる。更に、近年、ゲーミングモニターでは１２０Ｈｚ、１６６Ｈｚ、２４０Ｈｚ等の高周波の仕様が要求される。そのため、各画素の充電時間を確保することが困難である。
【0011】
上記特許文献１～９には、データ線の本数の削減及び残像感の抑制が可能であり、かつ、各画素の充電時間を充分に確保することができる表示パネルは開示されていない。
【0012】
本発明は上記現状に鑑みてなされたものであり、データ線の本数の削減及び残像感の抑制が可能であり、かつ、各画素の充電時間を充分に確保することができる表示パネルを提供することを目的とするものである。
【課題を解決するための手段】
【0013】
（１）本発明の一実施形態は、縦方向及び横方向にマトリクス状に配置された複数の画素と、上記複数の画素にそれぞれ対応して設けられた複数の画素電極と、上記複数の画素電極との間でそれぞれ電界を発生させる共通電極と、上記横方向に延びる第１のゲート線、第２のゲート線、第３のゲート線及び第４のゲート線と、上記縦方向に延びる第１のデータ線、第２のデータ線及び共通線と、を備え、上記複数の画素は、第１の画素と、上記第１の画素に対して上記横方向に隣接する第２の画素と、を含み、上記複数の画素電極は、上記第１の画素に対応する第１の画素電極と、上記第２の画素に対応する第２の画素電極と、を含み、上記第１のゲート線及び上記第４のゲート線は、上記縦方向において上記第１の画素電極の一方の側に配置され、上記第２のゲート線は、上記縦方向において上記第１の画素電極の他方の側に配置され、上記第３のゲート線は、上記第１のゲート線と上記第２のゲート線との間において、上記第１の画素電極及び上記第２の画素電極に重畳して配置され、上記共通線は、上記第１の画素電極と上記第２の画素電極との間に配置され、上記第１のデータ線は、上記横方向において上記第１の画素電極に対して上記第２の画素電極とは反対側に隣接する画素電極と、上記第１の画素電極との間に配置され、上記第２のデータ線は、上記横方向において上記第２の画素電極に対して上記第１の画素電極とは反対側に隣接する画素電極と、上記第２の画素電極との間に配置され、更に、上記第１の画素電極、上記共通線、及び、上記第３のゲート線に接続された第１のスイッチング素子と、上記第２の画素電極、上記共通線、及び、上記第３のゲート線に接続された第２のスイッチング素子と、を備える表示パネル。
【0014】
（２）また、本発明のある実施形態は、上記（１）の構成に加え、上記第１の画素電極、上記第１のデータ線、及び、上記第１のゲート線に接続された第３のスイッチング素子と、上記第２の画素電極、上記第２のデータ線、及び、上記第２のゲート線に接続された第４のスイッチング素子と、を更に備える、表示パネル。
【0015】
（３）また、本発明のある実施形態は、上記（２）の構成に加え、上記第１のスイッチング素子の平面視の面積、及び、上記第２のスイッチング素子の平面視の面積は、それぞれ、上記第３のスイッチング素子の平面視の面積、及び、上記第４のスイッチング素子の平面視の面積と同じ大きさ以下である、表示パネル。
【0016】
（４）また、本発明のある実施形態は、上記（３）の構成に加え、上記第１のスイッチング素子の平面視の面積、及び、上記第２のスイッチング素子の平面視の面積は、それぞれ、上記第３のスイッチング素子の平面視の面積、及び、上記第４のスイッチング素子の平面視の面積よりも小さい、表示パネル。
【0017】
（５）また、本発明のある実施形態は、上記（２）の構成に加え、上記第１のスイッチング素子のチャネル幅、及び、上記第２のスイッチング素子のチャネル幅は、それぞれ、上記第３のスイッチング素子のチャネル幅、及び、上記第４のスイッチング素子のチャネル幅と同じ大きさ以下である、表示パネル。
【0018】
（６）また、本発明のある実施形態は、上記（５）の構成に加え、上記第１のスイッチング素子のチャネル幅、及び、上記第２のスイッチング素子のチャネル幅は、それぞれ、上記第３のスイッチング素子のチャネル幅、及び、上記第４のスイッチング素子のチャネル幅よりも小さい、表示パネル。
【0019】
（７）また、本発明のある実施形態は、上記（１）、上記（２）、上記（３）、上記（４）、上記（５）又は上記（６）の構成に加え、上記第１のゲート線と上記第４のゲート線は、上記第１の画素電極の上記縦方向における上記一方の側に隣接する画素電極と、上記第１の画素電極との間に配置され、上記第２のゲート線は、上記第１の画素電極の上記縦方向における上記他方の側に隣接する画素電極と、上記第１の画素電極との間に配置される、表示パネル。
【0020】
（８）また、本発明のある実施形態は、上記（１）、上記（２）、上記（３）、上記（４）、上記（５）、上記（６）又は上記（７）の構成に加え、上記第１の画素電極と上記共通電極の少なくとも一方は屈曲部を含むスリットを備え、平面視において、上記第３のゲート線は上記屈曲部と重畳する、表示パネル。
【0021】
（９）また、本発明のある実施形態は、上記（１）、上記（２）、上記（３）、上記（４）、上記（５）、上記（６）、上記（７）又は上記（８）の構成に加え、上記共通線は、グランド信号が供給されるグランド配線に接続されている、表示パネル。
【0022】
（１０）また、本発明のある実施形態は、上記（１）、上記（２）、上記（３）、上記（４）、上記（５）、上記（６）、上記（７）又は上記（８）の構成に加え、上記共通線は、上記共通電極と接続されている、表示パネル。
【0023】
（１１）また、本発明のある実施形態は、上記（１）、上記（２）、上記（３）、上記（４）、上記（５）、上記（６）、上記（７）、上記（８）、又は上記（１０）の構成に加え、更に、上記共通電極が分割された電極であるタッチパネル電極を備え、上記共通線は、上記タッチパネル電極に接続され、タッチパネル配線として機能する、表示パネル。
【0024】
（１２）また、本発明のある実施形態は、上記（１）、上記（２）、上記（３）、上記（４）、上記（５）、上記（６）、上記（７）、上記（８）、上記（１０）又は上記（１１）の構成に加え、上記第１のゲート線及び上記第４のゲート線の間に、上記共通線と上記共通電極とが接続されるコンタクトホールを備える、表示パネル。
【0025】
（１３）また、本発明のある実施形態は、上記（１）、上記（２）、上記（３）、上記（４）、上記（５）、上記（６）、上記（７）、上記（８）、上記（９）、上記（１０）、上記（１１）又は上記（１２）の構成に加え、上記縦方向における上記画素電極の長さをＤとするとき、上記縦方向における、上記第３のゲート線、上記第１のスイッチング素子、及び、上記第２のスイッチング素子と、上記画素電極の端部との距離は、それぞれ、Ｄ／３以上、２Ｄ／３以下である、表示パネル。
【0026】
（１４）また、本発明のある実施形態は、上記（１）、上記（２）、上記（３）、上記（４）、上記（５）、上記（６）、上記（７）、上記（８）、上記（９）、上記（１０）、上記（１１）、上記（１２）又は上記（１３）の構成に加え、上記第１のゲート線、上記第２のゲート線及び上記第４のゲート線を駆動する第１のゲートドライバと、上記第３のゲート線を駆動する第２のゲートドライバと、を有し、上記第１のゲートドライバは、上記横方向において一方の側に配置され、上記第２のゲートドライバは、上記横方向において他方の側に配置される、表示パネル
【0027】
（１５）また、本発明のある実施形態は、上記（１）、上記（２）、上記（３）、上記（４）、上記（５）、上記（６）、上記（７）、上記（８）、上記（９）、上記（１０）、上記（１１）、上記（１２）、上記（１３）又は上記（１４）の構成に加え、上記横方向に延び、上記第１の画素電極の上記縦方向における上記一方の側に隣接する画素電極と重畳する第５のゲート線を備え、上記第１のゲート線、上記第２のゲート線及び上記第４のゲート線を駆動する第１のゲートドライバと、上記第３のゲート線及び上記第５のゲート線を駆動する第２のゲートドライバと、を有し、上記第３のゲート線に対して上記第２のゲートドライバから入力される信号が高電位になる期間と、上記第５のゲート線に対して上記第２のゲートドライバから入力される信号が高電位になる期間とが、少なくとも一部の期間で重なっている、表示パネル。
【0028】
（１６）また、本発明のある実施形態は、上記（１５）の構成に加え、上記第３のゲート線に対して入力される上記信号と、上記第５のゲート線に対して入力される上記信号とは同じ信号である、表示パネル。
【0029】
（１７）また、本発明のある実施形態は、上記（１）、上記（２）、上記（３）、上記（４）、上記（５）、上記（６）、上記（７）、上記（８）、上記（９）、上記（１０）、上記（１１）、上記（１２）、上記（１３）又は上記（１４）の構成に加え、上記横方向に延び、上記第１の画素電極の上記縦方向における上記一方の側に隣接する画素電極と重畳する第５のゲート線を備え、上記第１のゲート線、上記第２のゲート線及び上記第４のゲート線を駆動する第１のゲートドライバと、上記第３のゲート線及び上記第５のゲート線を駆動する第２のゲートドライバと、を有し、上記第３のゲート線に対して上記第２のゲートドライバから入力される信号が高電位になる期間と、上記第５のゲート線に対して上記第２のゲートドライバから入力される信号が高電位になる期間とは重ならない、表示パネル。
【0030】
（１８）また、本発明のある実施形態は、上記（１）、上記（２）、上記（３）、上記（４）、上記（５）、上記（６）、上記（７）、上記（８）、上記（９）、上記（１０）、上記（１１）、上記（１２）、上記（１３）、上記（１４）、上記（１５）、上記（１６）又は上記（１７）の構成に加え、更に、上記第１のゲート線、上記第２のゲート線及び上記第４のゲート線を駆動する第１のゲートドライバと、上記第３のゲート線を駆動する第２のゲートドライバと、を有し、上記第１のゲートドライバは、１フレーム期間内の第１の期間において、上記第１のゲート線、上記第２のゲート線及び上記第４のゲート線を駆動し、各画素に対して、各画素の１／２以上の面積の画像信号を書き込み、上記１フレーム期間の上記第１の期間に続く第２の期間において、上記第２のゲートドライバは、上記第３のゲート線を駆動し、各画素に対して、グランド信号又は共通電極信号を書き込む、表示パネル。
【発明の効果】
【0031】
本発明によれば、データ線の本数の削減及び残像感の抑制が可能であり、かつ、各画素の充電時間を充分に確保することができる表示装置を提供することができる。
【図面の簡単な説明】
【0032】
【図1】実施形態１の表示パネルの平面模式図である。
【図2】実施形態１の表示パネルの回路図である。
【図3】実施形態１の表示パネル全体を示す平面模式図の一例である。
【図6】従来のデュアルゲート構造を有する表示パネルの表示方法について説明する図である。
【図7】実施形態１の表示パネルの表示方法について説明する図である。
【図8】実施形態１の表示パネルにおいて、互いに隣接する２本の第３のゲート線のＶｇｈのタイミングを重ねない場合について説明する模式図である。
【図9】互いに隣接する２本の第３のゲート線のＶｇｈのタイミングを重ねる場合について説明する模式図である。
【図10】互いに隣接する２本の第３のゲート線を同時に駆動する場合について説明する模式図である。
【図11】実施形態１の表示パネルが備える画素電極のパターンの一例を示す平面模式図である。
【図12】実施形態２の表示パネルの平面模式図である。
【図14】実施形態３の表示パネル全体を示す平面模式図の一例である。
【図15】実施形態３の表示パネルの平面模式図である。
【図16】デュアルゲート構造を有する表示パネルの一例を示す平面模式図である。
【発明を実施するための形態】
【0033】
［用語の定義］
本明細書中、縦方向及び横方向とは、単に表示パネルの画面（表示面）内の直交する二方向を区別するための便宜的な名称であり、表示パネルの使用状態における縦及び横とは直接関係しない。マトリクス状に配置された複数の画素が並ぶ一方の方向を縦方向とするとき、該方向に対して垂直な方向を横方向という。
本明細書中、縦方向及び横方向とは、単に表示パネルの画面（表示面）内の直交する二方向を区別するための便宜的な名称であり、表示パネルの使用状態における縦及び横とは直接関係しない。マトリクス状に配置された複数の画素が並ぶ一方の方向を縦方向とするとき、該方向に対して垂直な方向を横方向という。
【0034】
本明細書中、観察面側とは、表示パネルの画面（表示面）に対してより近い側を意味し、背面側とは、表示パネルの画面（表示面）に対してより遠い側を意味する。
【0035】
本明細書中、方位とは、対象となる方向を表示パネルの画面上に射影したときの方向を意味し、基準となる方位との間のなす角度（方位角）で表現される。ここで、基準となる方位（０°）は、表示パネルの画面の水平右方向に設定される。方位角は、反時計回りを正の角度、時計回りを負の角度とする。反時計回り及び時計回りは、いずれも表示パネルの画面を観察面側（正面）から見たときの回転方向を表す。また、角度は、表示パネルを平面視した状態で測定された値を表し、２つの直線（軸、方向及び稜線を含む）が互いに直交するとは、表示パネルを平面視した状態で直交することを意味する。
【0036】
本明細書中、２つの軸が直交するとは、両者のなす角度が９０°±３°であることを意味し、好ましくは９０°±１°、より好ましくは９０°±０．５°、特に好ましくは９０°（完全に直交）であることを意味する。２つの軸が平行であるとは、両者のなす角度が０°±３°であることを意味し、好ましくは０°±１°、より好ましくは０°±０．５°、特に好ましくは０°（完全に平行）であることを意味する。
【0037】
以下、本発明の実施形態について説明する。本発明は、以下の実施形態に記載された内容に限定されるものではなく、本発明の構成を充足する範囲内で、適宜設計変更を行うことが可能である。なお、以下の説明において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して適宜用い、その繰り返しの説明は適宜省略する。本発明の各態様は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
【0038】
（実施形態１）
図１は、実施形態１の表示パネルの平面模式図である。図２は、実施形態１の表示パネルの回路図である。本実施形態の表示パネル１は、図１及び図２に示すように、縦方向ＤＲ１及び横方向ＤＲ２にマトリクス状に配置された複数の画素１Ｐと、複数の画素１Ｐにそれぞれ対応して設けられた複数の画素電極１００ＰＸと、複数の画素電極１００ＰＸとの間でそれぞれ電界を発生させる共通電極１００ＣＭと、横方向ＤＲ２に延びる第１のゲート線１００Ｇ１、第２のゲート線１００Ｇ２及び第４のゲート線１００Ｇ４と、縦方向ＤＲ１に延びる第１のデータ線１００Ｓ１及び第２のデータ線１００Ｓ２と、を備える。複数の画素１Ｐは、第１の画素１Ｐ１と、第１の画素１Ｐ１に対して横方向ＤＲ２に隣接する第２の画素１Ｐ２と、を含む。複数の画素電極１００ＰＸは、第１の画素１Ｐ１に対応する第１の画素電極１００ＰＸ１と、第２の画素１Ｐ２に対応する第２の画素電極１００ＰＸ２と、を含む。第１のゲート線１００Ｇ１及び第４のゲート線１００Ｇ４は、縦方向ＤＲ１において第１の画素電極１００ＰＸ１の一方の側ＤＲ１１に配置され、第２のゲート線１００Ｇ２は、縦方向ＤＲ１において第１の画素電極１００ＰＸ１の他方の側ＤＲ１２に配置される。第１のデータ線１００Ｓ１は、横方向ＤＲ２において第１の画素電極１００ＰＸ１に対して第２の画素電極１００ＰＸ２とは反対側に隣接する画素電極１００ＰＸ１１と、第１の画素電極１００ＰＸ１との間に配置される。第２のデータ線１００Ｓ２は、横方向ＤＲ２において第２の画素電極１００ＰＸ２に対して第１の画素電極１００ＰＸ１とは反対側に隣接する画素電極１００ＰＸ２１と、第２の画素電極１００ＰＸ２との間に配置される。
図１は、実施形態１の表示パネルの平面模式図である。図２は、実施形態１の表示パネルの回路図である。本実施形態の表示パネル１は、図１及び図２に示すように、縦方向ＤＲ１及び横方向ＤＲ２にマトリクス状に配置された複数の画素１Ｐと、複数の画素１Ｐにそれぞれ対応して設けられた複数の画素電極１００ＰＸと、複数の画素電極１００ＰＸとの間でそれぞれ電界を発生させる共通電極１００ＣＭと、横方向ＤＲ２に延びる第１のゲート線１００Ｇ１、第２のゲート線１００Ｇ２及び第４のゲート線１００Ｇ４と、縦方向ＤＲ１に延びる第１のデータ線１００Ｓ１及び第２のデータ線１００Ｓ２と、を備える。複数の画素１Ｐは、第１の画素１Ｐ１と、第１の画素１Ｐ１に対して横方向ＤＲ２に隣接する第２の画素１Ｐ２と、を含む。複数の画素電極１００ＰＸは、第１の画素１Ｐ１に対応する第１の画素電極１００ＰＸ１と、第２の画素１Ｐ２に対応する第２の画素電極１００ＰＸ２と、を含む。第１のゲート線１００Ｇ１及び第４のゲート線１００Ｇ４は、縦方向ＤＲ１において第１の画素電極１００ＰＸ１の一方の側ＤＲ１１に配置され、第２のゲート線１００Ｇ２は、縦方向ＤＲ１において第１の画素電極１００ＰＸ１の他方の側ＤＲ１２に配置される。第１のデータ線１００Ｓ１は、横方向ＤＲ２において第１の画素電極１００ＰＸ１に対して第２の画素電極１００ＰＸ２とは反対側に隣接する画素電極１００ＰＸ１１と、第１の画素電極１００ＰＸ１との間に配置される。第２のデータ線１００Ｓ２は、横方向ＤＲ２において第２の画素電極１００ＰＸ２に対して第１の画素電極１００ＰＸ１とは反対側に隣接する画素電極１００ＰＸ２１と、第２の画素電極１００ＰＸ２との間に配置される。
【0039】
このような態様とすることにより、デュアルゲート構造を実現することが可能となり、データ線の本数を通常の構造（シングルゲート構造）の１／２に削減することができる。その結果、表示パネルに搭載するソースドライバのＣＯＧチップの数を削減することができ、コスト削減を実現することができる。なお、本明細書において「重畳するとは、平面視において重畳することをいう。また、表示領域１ＡＡは、画素部又は表示部ともいう。
【0040】
更に、本実施形態では、データ線の本数を削減することで、ＣＯＧチップを実装する部分や、データ線がＣＯＧチップから引き出されて表示領域に至るまでの部分を配置する面積を小さくすることができるため、表示パネルの外形を縮小することができる。
【0041】
近年のＩＣ不足からＩＣの価格が高騰し、ＣＯＧチップのコストが上昇している。この対策として、本実施形態では、パネル設計のレイアウトをデュアルゲート構造にすることにより、データ線１００Ｓの本数をシングルゲート構造の１／２にすることができ、パネルに搭載するＣＯＧチップ（ソースドライバ）の数の削減が可能となる。ここで、ゲートドライバについては、上記のＧＤＭ回路で形成しているので、データ線の本数を少なくする方が、ドライバＩＣ数削減の観点から、パネル原価低減には効果的である。
【0042】
ここで、ゲーミングモニターでは動画表示がメインとなる。この動画を見る際に、人の目は今の画面と前の画面の両方を認識してしまい、残像感が生じる。この対策として、画像と画像の間に黒表示を挿入する技術があり、これを実施すると残像感（表示品位）が改善する。当該技術では、パネル周波数が２倍となるため、各画素への書き込み時間が１／２程度となる。
【0043】
デュアルゲート構造によるデータ線の本数の削減と黒表示挿入による残像感の改善との両方を実施すると、各画素への画像信号書き込み時間が１／４程度になる。更に、近年、ゲーミング用モニターは、１２０Ｈｚ、１６６Ｈｚ、２４０Ｈｚ等の高周波の仕様が要求されるため、サブ画素の充電時間を確保することが困難になる。本実施形態の表示パネル１は、この課題を以下の通り改善することができる。
【0044】
すなわち、本実施形態の表示パネル１は、更に、横方向ＤＲ２に延びる第３のゲート線１００Ｇ３と、縦方向ＤＲ１に延びる共通線１００Ｃと、を備える。第３のゲート線１００Ｇ３は、第１のゲート線１００Ｇ１と第２のゲート線１００Ｇ２との間において、第１の画素電極１００ＰＸ１及び第２の画素電極１００ＰＸ２に重畳して配置される。共通線１００Ｃは、第１の画素電極１００ＰＸ１と第２の画素電極１００ＰＸ２との間に配置される。表示パネル１は、更に、第１の画素電極１００ＰＸ１、共通線１００Ｃ、及び、第３のゲート線１００Ｇ３に接続された第１のスイッチング素子１００Ｕ１と、第２の画素電極１００ＰＸ２、共通線１００Ｃ、及び、第３のゲート線１００Ｇ３に接続された第２のスイッチング素子１００Ｕ２と、を備える。なお、共通線１００Ｃは、例えば、グランド（ＧＮＤ）と接続されてグランド信号（ＧＮＤ信号）が入力される、又は、共通電極１００ＣＭと接続されて共通電極１００ＣＭに入力される信号（共通電極信号、ＣＯＭ信号ともいう。）と同一の信号が入力される。そのため、例えば、表示領域１ＡＡの外側の１本の幹配線に対して、並列にすべての共通線１００Ｃを接続できる。
【0045】
このような構成を有する本実施形態の表示パネル１を、例えば、次のように駆動することができる。画像信号については、従来の技術と同様に、本実施形態の表示パネル１に対してプログレッシブ方式で、例えば画面の一番上から下方向に向かって順次書き込んでいく。画面の１／２（上半分）もしくはそれ以上の領域の画像信号を書き込んだ時点から、第３のゲート線１００Ｇ３を駆動して、第１のスイッチング素子１００Ｕ１及び第２のスイッチング素子１００Ｕ２をオン状態とすることにより、画面の一番上から下方向に向かって画素１ＰにＧＮＤ又はＣＯＭ信号（以下、ＧＮＤ又はＣＯＭ信号を「黒信号」と総称する）を順次書き込んでいく。その結果、ノーマリーブラックの場合は、黒表示となるため、画面に黒を書き込むことができる。画像信号と黒信号の切り替えタイミングについては、第３のゲート線１００Ｇ３にＨｉｇｈ信号（Ｖｇｈ）を入力するタイミングを変えることで、適宜設定することができる。
【0046】
なお、図２における液晶容量Ｃｌｃは、画素電極１００ＰＸと、共通電極１００ＣＭとの間で、少なくとも液晶層を介して形成される容量を表す。補助容量Ｃｃｏｍ１（蓄積容量ともいう）は、画素電極１００ＰＸと、共通電極１００ＣＭとの間で、液晶層を介さずに、無機絶縁層等を介して形成される容量を表し、液晶容量Ｃｌｃと並列に配置される。補助容量Ｃｃｏｍ１は、第１のスイッチング素子１００Ｕ１や第２のスイッチング素子１００Ｕ２がオフ状態のときに、第１のスイッチング素子１００Ｕ１や第２のスイッチング素子１００Ｕ２からの電荷漏れ等に起因して画素電極１００ＰＸの電位が変動することを抑制するために設けられる。
【0047】
このような態様とすることにより、画像信号と黒信号とを１フレーム内で同時に書き込むことが可能となるため、各画素１Ｐへの書き込み時間は、デュアルゲート構造を採用した場合と同様、通常の構造（シングルゲート構造）の１／２程度を確保しつつ、残像感の改善をすることができる。
【0048】
一方、上記特許文献１では、画像信号書き込み用のゲート線、データ線、トランジスタに加えて、黒信号書込み用のゲート線、データ線、トランジスタを配置し、残像対策用の黒信号書込みを行う。パネル周波数は、デュアルゲート構造ではない通常のシングルゲート構造で黒信号書込みが無い場合の駆動と同じとなる。
【0049】
このように、特許文献１の液晶表示装置は、シングルゲート構造を有し、単純にゲート線及びデータ線を２倍にしている。そのため、表示領域内の配線本数が多い。より具体的には、黒信号書込み用のデータ線を各画素列につき１本ずつ配置している。また、デュアルゲート構造については開示されておらず、パネル原価や表示パネルの外形縮小についての課題がある。
【0050】
このように、特許文献１は、黒信号書込み用のデータ線（本実施形態の共通線１００Ｃに相当）を各画素列につき１本配置する構成を有している。仮に、この構成をデュアルゲート構造に、そのまま適用した場合、開口率低下やゲート線の負荷増加等の懸念がある。一方で、本実施形態の表示パネル１が備える共通線１００Ｃは、データ線（第１のデータ線１００Ｓ１及び第２のデータ線１００Ｓ２）の不在領域に、２画素列につき１本のみ配置しており、開口率低下等を抑制できる。
【0051】
なお、デュアルゲート構造については上記特許文献９に開示されている。特許文献９における共通信号配線５２が、本実施形態の共通線１００Ｃに相当すると考えられる。ここで、特許文献１は、１本のゲート線につき、黒信号書込み用のゲート線（本実施形態の第３のゲート線１００Ｇ３に相当）が１本配置された構成であると言える。この観点から、特許文献９（各画素行につき２本のゲート線が配置される構成）に対して、特許文献１を適用した場合、黒信号書込み用のゲート線が各画素行につき２本配置される構成となり得る。一方、本実施形態の第３のゲート線１００Ｇ３は、各画素行の中央部分に１本のみ配置されている。更に、当該第３のゲート線１００Ｇ３に対して、２つの黒信号書込み用のトランジスタ（第１のスイッチング素子１００Ｕ１及び第２のスイッチング素子１００Ｕ２）が隣接して配置される。そのため、本実施形態の表示パネル１は、特許文献１と特許文献９とを単純に組み合わせた構成とは異なる。以下、本実施形態の表示パネルについて詳細を説明する。
【0052】
図３は、実施形態１の表示パネル全体を示す平面模式図の一例である。図４は、図１中のＸ１－Ｘ２線に沿った実施形態１の表示パネルの断面模式図である。図５は、図１中のＹ１－Ｙ２線に沿った実施形態１の表示パネルの断面模式図である。
【0053】
図３～図５に示すように、本実施形態の表示パネル１は、第１の基板１００と、第１の基板１００に対向して配置された第２の基板２００と、第１の基板１００及び第２の基板２００に挟持された液晶層３００と、を備える。表示パネル１は、例えば、背面側から観察面側に向かって順に、第１の基板１００と、液晶層３００と、第２の基板２００と、を備える。
【0054】
第１の基板１００は、背面側から観察面側に向かって順に、支持基板１１０と、第１のゲート線１００Ｇ１、第２のゲート線１００Ｇ２、第３のゲート線１００Ｇ３及び第４のゲート線１００Ｇ４が配置されるゲート配線層１００ＧＬと、ゲート絶縁膜１２０と、第１のデータ線１００Ｓ１、第２のデータ線１００Ｓ２及び共通線１００Ｃが配置されるデータ配線層１００ＳＬと、第１の絶縁膜１３０と、第２の絶縁膜１４０と、共通電極１００ＣＭと、第３の絶縁膜１５０と、画素電極１００ＰＸと、を備える。ここで、第１のゲート線１００Ｇ１、第２のゲート線１００Ｇ２、第３のゲート線１００Ｇ３及び第４のゲート線１００Ｇ４は、単にゲート線１００Ｇともいう。また、第１のデータ線１００Ｓ１及び第２のデータ線１００Ｓ２は、単にデータ線１００Ｓともいう。
【0055】
図３～図５に示すように、第２の基板２００は、観察面側から背面側に向かって順に、支持基板２１０と、カラーフィルタ層２２１及びブラックマトリクス層２２２と、オーバーコート層２３０と、を順に備える。第２の基板２００は、カラーフィルタ（ＣＦ：Ｃｏｌｏｒ Ｆｉｌｔｅｒ）基板ともいう。
【0056】
液晶層３００は、液晶分子を含有する。第１の基板１００と液晶層３００との間には、第１の配向膜４１が設けられており、第２の基板２００と液晶層３００との間には、第２の配向膜４２が設けられている。
【0057】
更に、第１の基板１００の背面側には第１の偏光板１１ＰＬが配置され、第２の基板２００の観察面側には第２の偏光板１２ＰＬが配置される。
【0058】
支持基板１１０及び２１０は、透明基板であることが好ましく、例えば、ガラス基板、プラスチック基板等が挙げられる。
【0059】
ゲート配線層１００ＧＬ及びデータ配線層１００ＳＬは、例えば、銅、チタン、アルミニウム、モリブデン、タングステン等の金属、又は、それらの合金の、単層又は複数層である。第１のゲート線１００Ｇ１、第２のゲート線１００Ｇ２、第３のゲート線１００Ｇ３、第４のゲート線１００Ｇ４、第１のデータ線１００Ｓ１、第２のデータ線１００Ｓ２、共通線１００Ｃ、第１のスイッチング素子１００Ｕ１、第２のスイッチング素子１００Ｕ２、第３のスイッチング素子１００Ｔ１及び第４のスイッチング素子１００Ｔ２を構成する各種配線及び電極は、スパッタリング法等により、銅、チタン、アルミニウム、モリブデン、タングステン等の金属、又は、それらの合金を、単層又は複数層で成膜し、続いて、フォトリソグラフィ法等でパターニングを行うことで形成することができる。これら各種配線及び電極は、同じ層に形成されるものについては、それぞれ同じ材料を用いることで製造が効率化される。
【0060】
ゲート絶縁膜１２０は、例えば、無機絶縁膜である。無機絶縁膜としては、例えば、窒化珪素（ＳｉＮｘ）、酸化珪素（ＳｉＯ２）等の無機膜（比誘電率ε＝５～７）や、それらの積層膜を用いることができる。
【0061】
第１の絶縁膜１３０、第２の絶縁膜１４０及び第３の絶縁膜１５０は、例えば、無機絶縁膜、有機絶縁膜、又は、上記有機絶縁膜と無機絶縁膜との積層体である。無機絶縁膜としては、例えば、窒化珪素（ＳｉＮｘ）、酸化珪素（ＳｉＯ２）等の無機膜（比誘電率ε＝４～８）や、それらの積層膜を用いることができる。有機絶縁膜としては、例えば、感光性アクリル樹脂等の比誘電率の小さい有機膜（比誘電率ε＝２～４）や、それらの積層膜を用いることができる。
【0062】
第１の絶縁膜１３０及び第３の絶縁膜１５０は、無機絶縁膜であることが好ましい。第２の絶縁膜１４０は、有機絶縁膜であることが好ましく、第２の絶縁膜１４０の厚さは第３の絶縁膜１５０の厚さよりも厚いことが好ましい。
【0063】
共通電極１００ＣＭは、画素１Ｐの境界に関わらず、画素電極１００ＰＸとドレイン電極との接続部（コンタクトホール）等の特定部分を除いて、ほぼ一面に形成された電極である。共通電極１００ＣＭに対しては一定値に保たれた共通信号が供給され、共通電極１００ＣＭは一定の電位に保たれる。
【0064】
画素電極１００ＰＸは、画素１Ｐ毎に配置された電極である。画素電極１００ＰＸは、ＴＦＴが備える半導体層を介して対応するデータ線１００Ｓ及び共通線１００Ｃと電気的に接続されている。画素電極１００ＰＸは、対応するスイッチング素子（ＴＦＴ）を介して供給されるデータ信号又は黒信号に応じた電位に設定される。
【0065】
図４に示すように、画素電極１００ＰＸには、互いに平行な複数のスリット１００ＰＸＳが設けられている。スリット１００ＰＸＳは、液晶分子の初期配向方位に対して傾斜して設けられることが好ましい。液晶分子の初期配向方位に対して画素電極１００ＰＸに設けられたスリット１００ＰＸＳに角度を持たせることで、液晶分子を一定方向へ回転させることができ、電圧制御によって液晶分子の配向を制御することが可能となっている。
【0066】
共通電極１００ＣＭ及び画素電極１００ＰＸは、透明電極であることが好ましい。共通電極１００ＣＭ及び画素電極１００ＰＸの材料としては、例えば、酸化インジウム錫（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）等が挙げられる。
【0067】
カラーフィルタ層２２１は、赤色カラーフィルタ、緑色カラーフィルタ及び青色カラーフィルタが面内に並べられ、ブラックマトリクス層２２２で区画された構成を有する。赤色カラーフィルタ、緑色カラーフィルタ及び青色カラーフィルタは、例えば、顔料を含有する透明樹脂で構成されている。通常、すべての画素に赤色カラーフィルタ、緑色カラーフィルタ及び青色カラーフィルタの組み合わせが配置され、赤色カラーフィルタ、緑色カラーフィルタ及び青色カラーフィルタを透過する色光の量を制御しつつ混色させることで各画素において所望の色が得られる。なお、赤色カラーフィルタ、緑色カラーフィルタ及び青色カラーフィルタの厚さは同一でなくてもよい。すなわち、カラーフィルタ層２２１の液晶層３００側の表面は平坦でなくてもよい。
【0068】
ブラックマトリクス層２２２は、カラーフィルタ層２２１に設けられた各色カラーフィルタを区画するように格子状に配置されている。図１には、表示パネル１が備えるブラックマトリクス層２２２のパターンエッジ２Ｂが示されている。ブラックマトリクス層２２２の材料は、遮光性を有するものである限り特に限定されないが、黒色顔料を含有した樹脂材料、又は、遮光性を有する金属材料が好適に用いられる。ブラックマトリクス層２２２は、例えば、黒色顔料を含む感光性樹脂を塗布して成膜し、露光及び現像等を行うフォトリソグラフィ法により形成される。
【0069】
オーバーコート層２３０は、第２の基板２００の液晶層３００側の面を平坦化するものであり、例えば、有機膜（誘電率ε＝３～４）を用いることができる。オーバーコート層２３０は、例えば、光硬化性の樹脂を塗布し、紫外線照射及び焼成を行うことにより形成される。
【0070】
液晶層３００は、液晶分子を含有し、一対の電極を構成する共通電極１００ＣＭ及び画素電極１００ＰＸの間に印加された電圧により液晶層３００内に発生する電界に応じて液晶分子の配向が変化することにより、光の透過量を制御するものである。液晶層３００中の液晶分子は、一対の電極間に電圧が印加されていない状態（電圧無印加時）では第１の配向膜４１及び第２の配向膜４２の規制力によって配向し、一対の電極間に電圧が印加された状態（電圧印加時）では液晶層３００内に発生した電界に応じて回転する。
【0071】
上記液晶分子は、下記式で定義される誘電率異方性（Δε）が正の値を有するものであってもよく、負の値を有するものであってもよい。なお、正の誘電率異方性を有する液晶分子はポジ型液晶ともいい、負の誘電率異方性を有する液晶分子はネガ型液晶ともいう。なお、液晶分子の長軸方向が遅相軸の方向となる。
Δε＝（長軸方向の誘電率）－（短軸方向の誘電率）
Δε＝（長軸方向の誘電率）－（短軸方向の誘電率）
【0072】
第１の配向膜４１及び第２の配向膜４２は、液晶層３００における液晶分子の配向を制御する機能を有し、液晶層３００への印加電圧が閾値電圧未満（電圧無印加を含む）のときには、主に配向膜の働きによって液晶層中の液晶分子の配向が制御される。
【0073】
配向膜の材料としては、ポリイミドを主鎖に有するポリマー、ポリアミック酸を主鎖に有するポリマー、ポリシロキサンを主鎖に有するポリマー等の液晶表示パネルの分野で一般的な材料を用いることができる。配向膜は配向膜材料を塗布することによって形成することができ、上記塗布方法は特に限定されず、例えば、フレキソ印刷、インクジェット塗布等を用いることができる。
【0074】
配向膜は、液晶分子を膜面に対して略水平に配向させる水平配向膜である。また、配向膜は、光官能基を有し、かつ配向処理として光配向処理が施された光配向膜であってもよいし、配向処理としてラビング処理が施されたラビング配向膜であってもよい。
【0075】
水平配向膜は、液晶層への電圧無印加時（液晶層への印加電圧が閾値電圧未満である場合）に、画素領域において、液晶層中の液晶分子を水平配向膜の表面に対して水平方向に配向させる機能を有する。ここで、液晶分子が水平配向膜の表面に対して水平方向に配向するとは、液晶分子のプレチルト角が、水平配向膜の表面に対して０°以上、５°以下であることを意味し、好ましくは０°以上、２°以下、より好ましくは０°以上、１°以下であることを意味する。
【0076】
なお、配向膜に施される配向処理の方法としては、配向膜表面をローラー等で擦るラビング法が従来広く用いられてきた。これに対して、近年では、ラビング法に代わる配向処理の方法として、配向膜表面に光を照射する光配向法が広く展開されつつある。光配向法によれば、配向膜の表面に接触することなく配向処理を実施できるので、ラビング処理と異なり、配向処理中における汚れ、ごみ等の発生を抑制することができるという利点がある。
【0077】
第１の偏光板１１ＰＬ及び第２の偏光板１２ＰＬは直線偏光板であることが好ましい。第１の偏光板１１ＰＬ及び第２の偏光板１２ＰＬとしては、例えば、ポリビニルアルコール（ＰＶＡ）フィルムにヨウ素錯体（又は染料）等の異方性材料を、染色及び吸着させてから延伸配向させた偏光子（吸収型偏光板）等を用いることができる。なお、通常は、機械強度や耐湿熱性を確保するために、ＰＶＡフィルムの両側にトリアセチルセルロース（ＴＡＣ）フィルム等の保護フィルムをラミネートして実用に供される。
【0078】
第１の偏光板１１ＰＬの偏光軸と第２の偏光板１２ＰＬの偏光軸とは、直交することが好ましい。このような構成によれば、第１の偏光板１１ＰＬと第２の偏光板１２ＰＬとがクロスニコルに配置されるため、電圧無印加時に、良好な黒表示状態を実現することができる。
【0079】
表示パネル１は、更に、第２の基板２００と第２の偏光板１２ＰＬとの間に、導電層２０を備えていてもよい。
【0080】
導電層２０は、導電性を有する層である。導電層２０は、帯電防止の機能を有する。導電層２０のシート抵抗は、例えば１．０×１０２Ω／□以上、１．０×１０３Ω／□以下である。導電層２０の膜厚は例えば１５～３０ｎｍである。
【0081】
ここで、動作モードがＦＦＳ（ＩＰＳ）モードの場合、液晶層に電界を付与するための画素電極及び共通電極が共にアレイ基板（第１の基板）側に配置されていてＣＦ基板（第２の基板）側には配置されない構成となっている。このため、ＣＦ基板は、アレイ基板に比べると、表面に帯電（チャージアップ）が生じて電荷が溜まり易く、また溜まった電荷の影響によって液晶層の液晶分子の配向状態が乱され、結果として表示不良が生じる可能性がある。
【0082】
一方、本実施形態の表示パネル１は、ＣＦ基板（第２の基板２００）の外面側（観察面側）に導電層２０を有し、当該導電層２０は、所定の接続部材を介してグランドに電気的に接続されている。このような態様とすることにより、ＣＦ基板の表面にチャージされる電荷をグランドへ逃がすことができるため、表面に帯電が生じ難くなる。その結果、液晶層３００に含まれる液晶分子の配向状態に乱れが生じ難くなり、表示不良が生じ難くなる。
【0083】
導電層２０は、ＣＦ基板（第２の基板２００）の外面（観察面側の面）におけるほぼ全域にわたってベタ状に設けられている。第２の基板２００の外面（観察面側の面）におけるほぼ全域とは、第２の基板２００の外面の面積の９０％以上、１００％以下であることをいい、９５％以上、１００％以下であることが好ましい。
【0084】
導電層２０は、透明導電膜を含むことが好ましく、透明導電膜からなることがより好ましい。透明電極膜は、例えばＩＴＯなどの透明電極材料からなる。
【0085】
本実施形態の配向方式は、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードであり、横電界を利用して画面を表示する。本実施形態の表示パネル１は、面状の共通電極１００ＣＭ上に、第３の絶縁膜１５０を介して、スリット１００ＰＸＳが設けられた画素電極１００ＰＸを配置する態様について説明するが、共通電極１００ＣＭ及び画素電極１００ＰＸの配置は入れ替わっていてもよい。その場合、各画素領域を占めるように形成された面状の画素電極１００ＰＸ上に、第３の絶縁膜１５０を介して、スリットが設けられた共通電極１００ＣＭが配置される。
【0086】
表示パネル１の配向方式は、ＦＦＳモードに限定されない。表示パネル１の配向方式は、例えば、ＦＦＳモードと同様に横電界を利用して画面を表示するＩＰＳ（Ｉｎ－Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードであってもよい。表示パネル１がＩＰＳモードである場合、表示パネル１が備える画素電極１００ＰＸ及び共通電極１００ＣＭはそれぞれ櫛歯電極であり、櫛歯電極である画素電極１００ＰＸ及び櫛歯電極である共通電極１００ＣＭが、互いに櫛歯が嵌合し合うように、同一の電極層に設けられている。
【0087】
また、表示パネル１の配向方式は横電界を利用して画面を表示するモードに限定されず、例えば、縦電界を利用して画面を表示するＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モードであってもよい。表示パネル１がＶＡモード又はＴＮモードである場合、第１の基板１００は、各画素領域を占めるように形成された面状の画素電極１００ＰＸを備え、第２の基板２００は、面状の共通電極１００ＣＭを備える。
【0088】
表示パネル１がＶＡモードである場合、配向膜として、液晶分子を膜面に対して略垂直に配向させる垂直配向膜を用いる。垂直配向膜は、液晶層への電圧無印加時（液晶層への印加電圧が閾値電圧未満である場合）に、画素領域において、液晶層中の液晶分子を垂直配向膜の表面に対して垂直方向に配向させる機能を有する。ここで、液晶分子が垂直配向膜の表面に対して垂直方向に配向するとは、液晶分子のプレチルト角が、垂直配向膜の表面に対して８６°以上、９０°以下であることを意味し、好ましくは８７°以上、８９°以下、より好ましくは８７．５°以上、８９°以下であることを意味する。液晶分子のプレチルト角は、液晶層への電圧無印加時に、液晶分子の長軸が各基板の主面に対して傾斜する角度を意味する。
【0089】
以下、第１の基板１００についてより詳細に説明する。
【0090】
図１に示すように、第１のゲート線１００Ｇ１及び第４のゲート線１００Ｇ４は、縦方向ＤＲ１において第１の画素電極１００ＰＸ１の一方の側ＤＲ１１に配置され、第２のゲート線１００Ｇ２は、縦方向ＤＲ１において第１の画素電極１００ＰＸ１の他方の側ＤＲ１２に配置される。
【0091】
ここで、ゲート線が縦方向ＤＲ１において第１の画素電極１００ＰＸ１の一方の側ＤＲ１１に配置されるとは、平面視において、ゲート線が第１の画素電極１００ＰＸ１の縦方向ＤＲ１における一方の側ＤＲ１１であって、第１の画素電極１００ＰＸ１と重畳しない領域に配置される、又は、平面視において、ゲート線が第１の画素電極１００ＰＸ１の縦方向ＤＲ１における一方の側ＤＲ１１の端部領域と重畳することを意味する。第１の画素電極１００ＰＸ１の縦方向ＤＲ１における一方の側ＤＲ１１の端部領域とは、第１の画素電極１００ＰＸ１の縦方向ＤＲ１の長さをＤとしたとき、縦方向ＤＲ１において第１の画素電極の一方の側ＤＲ１１の端部から長さＤ／３までの領域をいう。
【0092】
同様に、ゲート線が縦方向において第１の画素電極１００ＰＸ１の他方の側ＤＲ１２に配置されるとは、平面視において、ゲート線が第１の画素電極１００ＰＸ１の縦方向ＤＲ１における他方の側ＤＲ１２であって、第１の画素電極１００ＰＸ１と重畳しない領域に配置される、又は、平面視において、ゲート線が第１の画素電極１００ＰＸ１の縦方向ＤＲ１における他方の側ＤＲ１２の端部領域と重畳することを意味する。第１の画素電極１００ＰＸ１の縦方向ＤＲ１における他方の側ＤＲ１２の端部領域とは、第１の画素電極１００ＰＸ１の縦方向ＤＲ１の長さをＤとしたとき、縦方向ＤＲ１において第１の画素電極の他方の側ＤＲ１２の端部から長さＤ／３までの領域をいう。
【0093】
ゲート線が縦方向において第１の画素電極１００ＰＸ１の一方（又は他方）の側に配置される場合、当該ゲート線は、平面視において、第１の画素電極１００ＰＸ１と重畳しなくてもよいし、当該ゲート線の縦方向ＤＲ１の幅の一部が第１の画素電極１００ＰＸ１の端部領域と重畳していてもよいし、当該ゲート線の縦方向ＤＲ１の幅全体が第１の画素電極１００ＰＸ１の端部領域と重畳していてもよい。
【0094】
第１のゲート線１００Ｇ１、第２のゲート線１００Ｇ２、及び、第４のゲート線１００Ｇ４の少なくとも１つは、平面視において、第１の画素電極１００ＰＸ１と重畳しない領域に配置されることが好ましい。このような態様とすることにより、液晶容量Ｃｌｃと補助容量Ｃｃｏｍ１とが大きくなることが抑制され、より短い充電時間でも良好な表示品位を得ることができる。更に、ゲート線と第１の画素電極１００ＰＸ１との間に他の電極が介在しない構成においては、ゲート線と画素電極との間で形成される寄生容量を小さくすることが可能となり、最適対向電圧のずれを小さくすることができる。
【0095】
液晶表示装置では、各画素電極に対して、正極性の画像信号と負極性の画像信号とを交互に書き込むが、スイッチング素子をオン状態（ゲート線にＶｇｈが入力された状態）にして各画像信号を書き込んだ後、スイッチング素子をオフ状態（ゲート線にＶｇｌが入力された状態）に変化するとき、スイッチング素子のゲート電極とドレイン電極との間で形成される寄生容量や、ゲート線と画素電極との間で形成される寄生容量に起因して、画素電極の電位が変動する。このとき、正極性の画像信号を書き込んだときの画素電極と共通電極との間の電位差（電圧）と、負極性の画像信号を書き込んだときの画素電極と共通電極との間の電位差（電圧）と、が異なると、正極性の書き込み時に液晶層に印加される電圧と、負極性の書き込み時に液晶層に印加される電圧と、が異なることによって、フリッカ等の表示不良が生じる場合がある。このような電圧差が大きくならないように、画像信号や共通電極の電位は、各画素の寄生容量を考慮して予め調整されており、電圧差が最も小さくなる（理想的には０Ｖになる）共通電極の電位を最適対向電圧と呼ぶ。最適対向電圧は、各画素の寄生容量の大きさ（例えば、ゲート線と画素電極との間で形成される寄生容量や液晶容量Ｃｌｃ等）やゲート線に供給される信号によって変動し、理想的な最適対向電圧に対して、実際の共通電極の電位とでは差（ずれ）が生じる場合がある。
【0096】
例えば、第１のゲート線１００Ｇ１と第４のゲート線１００Ｇ４は、第１の画素電極１００ＰＸ１の縦方向ＤＲ１における一方の側ＤＲ１１に隣接する画素電極１００ＰＸ１Ａと、第１の画素電極１００ＰＸ１との間に配置され、第２のゲート線１００Ｇ２は、第１の画素電極１００ＰＸ１の縦方向ＤＲ１における他方の側ＤＲ１２に隣接する画素電極１００ＰＸ１Ｂと、第１の画素電極１００ＰＸ１との間に配置される。このような態様とすることにより、寄生容量を効果的に小さくすることが可能となり、最適対向電圧のずれを効果的に小さくすることができる。また、液晶容量Ｃｌｃと補助容量Ｃｃｏｍ１とが大きくなることが抑制され、より短い充電時間でも良好な表示品位を得ることができる。ここで、ゲート線が２つの画素電極の間に配置されるとは、平面視において、ゲート線が当該２つの画素電極のいずれにも重畳しないことをいう。
【0097】
第１のゲート線１００Ｇ１及び第４のゲート線１００Ｇ４の少なくとも１つは、平面視において、第１の画素電極１００ＰＸ１の縦方向ＤＲ１における一方の側ＤＲ１１の端部領域と重畳することも好ましい。このような態様とすることにより、開口率（反射型表示パネルの場合は反射率）を高めることができる。
【0098】
第２のゲート線１００Ｇ２は、平面視において、第１の画素電極１００ＰＸ１の縦方向ＤＲ１における他方の側ＤＲ１２の端部領域と重畳することも好ましい。このような態様とすることにより、開口率（反射型表示パネルの場合は反射率）を高めることができる。
【0099】
第３のゲート線１００Ｇ３は、第１のゲート線１００Ｇ１と第２のゲート線１００Ｇ２との間において、第１の画素電極１００ＰＸ１及び第２の画素電極１００ＰＸ２に重畳して配置される。第３のゲート線１００Ｇ３は、第１のゲート線１００Ｇ１、第２のゲート線１００Ｇ２及び第４のゲート線１００Ｇ４から離間して配置されることが好ましい。具体的には、縦方向ＤＲ１における画素電極１００ＰＸの長さをＤとするとき、縦方向ＤＲ１における、第３のゲート線１００Ｇ３と画素電極１００ＰＸの端部との距離は、Ｄ／３以上、２Ｄ／３以下あることが好ましい。このような態様とすることにより、第１のゲート線１００Ｇ１、第２のゲート線１００Ｇ２及び第４のゲート線１００Ｇ４のいずれか一方のみが、第３のゲート線１００Ｇ３からの寄生容量の影響を大きく受けることが避けられ、良好な表示品位を得ることができる。
【0100】
第３のゲート線１００Ｇ３、第１のスイッチング素子１００Ｕ１、及び、第２のスイッチング素子１００Ｕ２は、それぞれ、第１のゲート線１００Ｇ１、第２のゲート線１００Ｇ２及び第４のゲート線１００Ｇ４から離間して配置されることが好ましい。具体的には、縦方向ＤＲ１における画素電極１００ＰＸの長さをＤとするとき、縦方向ＤＲ１における、第３のゲート線１００Ｇ３、第１のスイッチング素子１００Ｕ１、及び、第２のスイッチング素子１００Ｕ２と、画素電極１００ＰＸの端部との距離は、それぞれ、Ｄ／３以上、２Ｄ／３以下あることが好ましい。このような態様とすることにより、第１のゲート線１００Ｇ１、第２のゲート線１００Ｇ２及び第４のゲート線１００Ｇ４のいずれか一方のみが、第３のゲート線１００Ｇ３、第１のスイッチング素子１００Ｕ１、及び、第２のスイッチング素子１００Ｕ２からの寄生容量の影響を大きく受けることが避けられ、良好な表示品位を得ることができる。
【0101】
共通線１００Ｃは、第１の画素電極１００ＰＸ１と第２の画素電極１００ＰＸ２との間に配置される。共通線１００Ｃは、共通線１００Ｃと第１の画素電極１００ＰＸ１との間で生じる容量と、共通線１００Ｃと第２の画素電極１００ＰＸ２との間で生じる容量と、が略同じになるように配置されることが好ましい。具体的には、共通線１００Ｃの中心線から第１の画素電極１００ＰＸ１の横方向ＤＲ２の縁部までの距離と、共通線１００Ｃの中心線から第２の画素電極１００ＰＸ２の横方向ＤＲ２の縁部までの距離とが同じであることが好ましい。更に、製造工程での線幅や位置ずれが生じることを考慮すると、第１の画素電極１００ＰＸ１及び第２の画素電極１００ＰＸ２に重畳しないことが好ましい。
【0102】
第１のデータ線１００Ｓ１は、横方向ＤＲ２において第１の画素電極１００ＰＸ１に対して第２の画素電極１００ＰＸ２とは反対側に隣接する画素電極１００ＰＸ１１と、第１の画素電極１００ＰＸ１との間に配置される。第１のデータ線１００Ｓ１は、第１の画素電極１００ＰＸ１及び画素電極１００ＰＸ１１に重畳しないことが好ましい。
【0103】
第２のデータ線１００Ｓ２は、横方向ＤＲ２において第２の画素電極１００ＰＸ２に対して第１の画素電極１００ＰＸ１とは反対側に隣接する画素電極１００ＰＸ２１と、第２の画素電極１００ＰＸ２との間に配置される。第２のデータ線１００Ｓ２は、第２の画素電極１００ＰＸ２及び画素電極１００ＰＸ２１に重畳しないことが好ましい。
【0104】
図１に示すように、表示パネル１（具体的には、第１の基板１００）は、第１の画素電極１００ＰＸ１、第１のデータ線１００Ｓ１、及び、第１のゲート線１００Ｇ１に接続された第３のスイッチング素子１００Ｔ１と、第２の画素電極１００ＰＸ２、第２のデータ線１００Ｓ２、及び、第２のゲート線１００Ｇ２に接続された第４のスイッチング素子１００Ｔ２と、を更に備える。
【0105】
第１のスイッチング素子１００Ｕ１、第２のスイッチング素子１００Ｕ２、第３のスイッチング素子１００Ｔ１及び第４のスイッチング素子１００Ｔ２は、例えば、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）である。
【0106】
本実施形態の表示パネル１では、第３のスイッチング素子１００Ｔ１を介して第１のデータ線１００Ｓ１の信号を第１の画素電極１００ＰＸ１に充電し、第１の画素電極１００ＰＸ１と共通電極１００ＣＭとの間の電位差（電圧）を、液晶層３００に含まれる液晶分子に印加する。同様に、本実施形態の表示パネル１では、第４のスイッチング素子１００Ｔ２を介して第２のデータ線１００Ｓ２の信号を第２の画素電極１００ＰＸ２に充電し、第２の画素電極１００ＰＸ２と共通電極１００ＣＭとの間の電位差（電圧）を、液晶層３００に含まれる液晶分子に印加する。第１の基板１００は、ＴＦＴ基板ともいう。
【0107】
図５に示すように、第１のスイッチング素子１００Ｕ１及び第２のスイッチング素子１００Ｕ２は、半導体層３０Ａ、対応する共通線１００Ｃの一部であるソース電極３０Ｂ、対応する画素電極１００ＰＸと接続されたドレイン電極３０Ｃ、及び、対応する第３のゲート線１００Ｇ３の一部であるゲート電極３０Ｄからなる三端子スイッチである。
【0108】
第３のスイッチング素子１００Ｔ１及び第４のスイッチング素子１００Ｔ２は、半導体層３０Ａ、対応するデータ線１００Ｓの一部であるソース電極３０Ｂ、対応する画素電極１００ＰＸと接続されたドレイン電極３０Ｃ、及び、対応するゲート線１００Ｇの一部であるゲート電極３０Ｄからなる三端子スイッチである。
【0109】
第１のゲート線１００Ｇ１、第２のゲート線１００Ｇ２、第３のゲート線１００Ｇ３及び第４のゲート線１００Ｇ４は、第１の基板１００上であって、かつ、表示領域１ＡＡの周囲に設けられた額縁領域１ＮＡにモノリシックに形成された駆動回路（ゲートドライバモノリシック（ＧＭＤ）回路）から引き出されている。具体的には、図３に示すように、第１のゲート線１００Ｇ１、第２のゲート線１００Ｇ２及び第４のゲート線１００Ｇ４を駆動する第１のゲートドライバ１０Ｇ１と、第３のゲート線１００Ｇ３を駆動する第２のゲートドライバ１０Ｇ２と、を有し、第１のゲートドライバ１０Ｇ１は、横方向ＤＲ２において一方の側ＤＲ２１（画面に向かって右側）に配置され、第２のゲートドライバ１０Ｇ２は、横方向ＤＲ２において他方の側ＤＲ２２（画面に向かって左側）に配置される。このような態様とすることにより、額縁サイズを従来の技術と同等にすることができる。第１のゲートドライバ１０Ｇ１及び第２のゲートドライバ１０Ｇ２は、第１の基板１００上にモノリシックに形成された駆動回路（ゲートドライバモノリシック（ＧＤＭ）回路）で形成されている。
【0110】
表示パネル１は、第１のゲート線１００Ｇ１、第２のゲート線１００Ｇ２及び第４のゲート線１００Ｇ４を駆動する第１のゲートドライバ１０Ｇ１と、第３のゲート線１００Ｇ３を駆動する第２のゲートドライバ１０Ｇ２と、を有し、第１のゲートドライバ１０Ｇ１は、１フレーム期間内の第１の期間において、表示領域の一番上の画素行から一番下の画素行に向けて、第１のゲート線１００Ｇ１、第２のゲート線１００Ｇ２及び第４のゲート線１００Ｇ４を駆動し、表示領域１ＡＡの１／２以上の面積に対応する画素１Ｐに対して画像信号を書き込み、上記１フレーム期間の上記第１の期間に続く第２の期間において、第２のゲートドライバ１０Ｇ２は、第３のゲート線１００Ｇ３を表示領域の一番上の画素行から一番下の画素行に向けて駆動し、各画素１Ｐに対して、グランド信号又は共通電極信号を書き込む。このような態様とすることにより、黒表示を効果的に挿入することが可能となり、残像感をより抑制することができる。
【0111】
データ線（ソースライン）１００Ｓは、ＩＣドライバーチップ１０Ｓから引き出されている。ＩＣドライバーチップ１０Ｓは、第１の基板１００の端子領域１ＮＸに設けられ、かつ、フレキシブルプリント基板端子１０Ｆに接続されている。なお、端子領域１ＮＸは、額縁領域１ＮＡのうち、表示領域に対して縦方向ＤＲ１における他方の側ＤＲ１２（画面に向かって下側）に位置する部分である。
【0112】
表示パネル１は、共通電極１００ＣＭに接続された共通配線１００ＣＭＬを備える。共通配線１００ＣＭＬは、額縁領域１ＮＡに表示領域１ＡＡを囲むように配置されている。共通配線１００ＣＭＬは、具体的には、フレキシブルプリント基板端子１０Ｆに接続され、端子領域１ＮＸから表示領域１ＡＡの周辺（額縁領域１ＮＡ）まで、ゲート配線層１００ＧＬ又はデータ配線層１００ＳＬに設けられ、ここから、表示領域１ＡＡに向かって引き出されている。
【0113】
フレキシブルプリント基板端子１０Ｆには、フレキシブルプリント基板の一端が接続され、フレキシブルプリント基板の他端には回路基板が接続される。回路基板からフレキシブルプリント基板を介して、ＩＣドライバーチップ１０Ｓを制御する信号や共通信号等が第１の基板１００に供給される。
【0114】
共通線１００Ｃは、グランド信号が供給されるグランド配線に接続されていることが好ましい。すなわち、共通線１００Ｃは、グランド電位に設定されることが好ましい。このような態様とすることにより、黒表示を効果的に挿入することが可能となり、残像感をより抑制することができる。
【0115】
共通線１００Ｃは、共通電極１００ＣＭと接続されていることも好ましい。すなわち、共通線１００Ｃは、共通電極１００ＣＭと同電位に設定されることも好ましい。このような態様とすることにより、黒表示を効果的に挿入することが可能となり、残像感をより抑制することができる。
【0116】
共通線１００Ｃは、額縁領域１ＮＡに設けられた共通配線１００ＣＭＬから表示領域１ＡＡに向かって引き出された配線であることが好ましい。このような態様とすることにより、共通線１００Ｃを共通電極１００ＣＭと同電位に設定することが可能となり、黒表示を効果的に挿入することが可能となり、残像感をより抑制することができる。
【0117】
共通線１００ＣをＧＮＤとするか、ＣＯＭ信号とするかについては、データ線１００Ｓに入力される画像信号によって適宜選択することが好ましい。例えば、画像信号の振幅の基準となる電位がＧＮＤであって、画像信号を基にして設定された最適対向電圧をＣＯＭ信号として入力する場合を考える。画像信号を基にして設定された最適対向電圧と、黒信号を基にして設定された最適対向電圧と、では差が無いことが好ましいが、もし、共通線１００ＣにＣＯＭ信号を入力すると、黒信号（ＣＯＭ信号）を基にして設定された最適対向電圧は、画像信号を基にして設定された最適対向電圧から、各画素の寄生容量に起因する画素電極の電位変動分だけずれることになる。具体的には、黒表示の電圧（理想的には例えば０Ｖ）からずれた電圧が液晶層に印加される。そのため、共通線１００ＣにＧＮＤ（０Ｖ）を入力することが望ましい場合がある。
【0118】
一方で、画像信号の振幅の基準となる電位がＧＮＤとは大きく異なる電位である場合、例えば、画像信号の振幅の基準となる電位がＧＮＤに対して正極側（例えば＋５Ｖ）である場合は、共通線１００ＣにＣＯＭ信号を入力することが望ましい場合がある。共通線１００ＣにＣＯＭ信号を入力した場合、最適対向電圧のずれは生じるが、そのずれの大きさはＧＮＤ（０Ｖ）を入力する場合よりも小さく、より黒電圧に近い電圧を液晶層に印加できる場合もある。また、この共通線１００Ｃは、共通電極１００ＣＭの表示領域１ＡＡ内での抵抗分布を低減するための配線にも利用できる。
【0119】
なお、共通線１００Ｃには、ＧＮＤや共通信号以外の信号を入力してもよい。例えば、第３のゲート線１００Ｇ３がＶｇｈからＶｇｌへ変化する際に、トランジスタ（第１のスイッチング素子１００Ｕ１及び第２のスイッチング素子１００Ｕ２）のゲート－ドレイン間容量等に起因して、画素電極電位が変動するが、その変動量を考慮した信号を入力してもよい。この場合、共通線１００Ｃに入力する追加の信号及びその引き出し線が必要となるが、最適対向電圧とのずれをより小さくできるメリットがある。
【0120】
また、第３のゲート線１００Ｇ３をスキャンしない（Ｌｏｗ信号（Ｖｇｌ）を入力したまま）の状態とすることにより、黒画像の書き込みを無くすこともできる。
【0121】
第１のスイッチング素子１００Ｕ１及び第２のスイッチング素子１００Ｕ２は、隣接して配置されることが好ましく、共通線１００Ｃを介して横方向ＤＲ２に互いに隣接して配置されることがより好ましい。このような態様とすることにより、第１のスイッチング素子１００Ｕ１及び第２のスイッチング素子１００Ｕ２を離間させて配置するよりも、トランジスタの遮光に必要なブラックマトリスの大きさを小さくすることができ、開口率の低下を抑制できる。
【0122】
第１のスイッチング素子１００Ｕ１及び第２のスイッチング素子１００Ｕ２の大きさ（チャネル長Ｌが同じ場合のチャネル幅Ｗの長さ）は、第３のスイッチング素子１００Ｔ１及び第４のスイッチング素子１００Ｔ２と概ね同じであるか、第３のスイッチング素子１００Ｔ１及び第４のスイッチング素子１００Ｔ２よりも小さくすることができる。
【0123】
すなわち、第１のスイッチング素子１００Ｕ１と第３のスイッチング素子１００Ｔ１とのチャネル長Ｌが同じである場合、第１のスイッチング素子１００Ｕ１のチャネル幅Ｗの長さは、第３のスイッチング素子１００Ｔ１のチャネル幅Ｗの長さ以下とすることができる。また、第２のスイッチング素子１００Ｕ２と第４のスイッチング素子１００Ｔ２とのチャネル長Ｌが同じである場合、第２のスイッチング素子１００Ｕ２のチャネル幅Ｗの長さは、第４のスイッチング素子１００Ｔ２のチャネル幅Ｗの長さ以下とすることができる。
【0124】
デュアルゲート構造では、ある１つの画素行の画像信号書き込みに２本のゲート線（第１のゲート線１００Ｇ１及び第２のゲート線１００Ｇ２）を使用しており、この２本のゲート線がＶｇｌになるタイミングを少なくとも異ならせる必要がある。ここで、本実施形態の第３のゲート線１００Ｇ３は、１本で１つの画素行の全ての画素１Ｐへの書き込みを制御するため、第３のゲート線１００Ｇ３のＶｇｈ期間を、第１のゲート線１００Ｇ１のＶｇｈ期間及び第２のゲート線１００Ｇ２のＶｇｈ期間の合計の長さだけ確保することができる。そのため、第１のスイッチング素子１００Ｕ１及び第２のスイッチング素子１００Ｕ２は、それぞれ、第３のスイッチング素子１００Ｔ１及び第４のスイッチング素子１００Ｔ２より小さくすることができる。
【0125】
具体的には、第１のスイッチング素子１００Ｕ１の平面視の面積、及び、第２のスイッチング素子１００Ｕ２の平面視の面積は、それぞれ、第３のスイッチング素子１００Ｔ１の平面視の面積、及び、第４のスイッチング素子１００Ｔ２の平面視の面積と同じ大きさ以下であることが好ましい。
【0126】
第１のスイッチング素子１００Ｕ１の平面視の面積、及び、第２のスイッチング素子１００Ｕ２の平面視の面積は、それぞれ、第３のスイッチング素子１００Ｔ１の平面視の面積、及び、第４のスイッチング素子１００Ｔ２の平面視の面積よりも小さいことがより好ましい。
【0127】
第１のスイッチング素子１００Ｕ１のチャネル幅、及び、第２のスイッチング素子１００Ｕ２のチャネル幅は、それぞれ、第３のスイッチング素子１００Ｔ１のチャネル幅、及び、第４のスイッチング素子１００Ｔ２のチャネル幅と同じ大きさ以下であることが好ましい。
【0128】
第１のスイッチング素子１００Ｕ１のチャネル幅、及び、第２のスイッチング素子１００Ｕ２のチャネル幅は、それぞれ、第３のスイッチング素子１００Ｔ１のチャネル幅、及び、第４のスイッチング素子１００Ｔ２のチャネル幅よりも小さいことがより好ましい。
【0129】
図６は、従来のデュアルゲート構造を有する表示パネルの表示方法について説明する図である。従来のデュアルゲート構造としては、例えば、図１６に示す構造が挙げられる。図７は、実施形態１の表示パネルの表示方法について説明する図である。図６に示すように、従来のデュアルゲート構造を有する表示パネルは、１フレーム毎に画像表示と黒表示とを繰り返している。すなわち、表示領域の一番上の画素行から一番下の画素行まで順次、各画素行の画素１Ｐに画像表示を書き込んだ後に、表示領域の一番上の画素行から一番下の画素行まで順次、各画素行の画素１Ｐに黒信号を書き込み、その後再び、表示領域の一番上の画素行から一番下の画素行まで順次、画像表示を書き込み、以降繰り返す。
【0130】
一方、本実施形態の表示パネル１は、例えば、図７に示すように、表示領域の一番上の画素行から順次、画像表示を書き込み、表示領域の１／２以上の面積に対応する画素に対する画像信号の書き込みが終了した後に、表示領域の一番上の画素行から一番下の画素行まで順次、黒信号を書き込む。更に、ある画素行の画素１Ｐと、ある画素行に隣接する画素行の画素１Ｐに、第３のゲート線１００Ｇ３を用いて連続して定電位の同じ信号（ＧＮＤ信号、ＣＯＭ信号）を書き込み、黒画面を挿入することができる。本実施形態の表示パネル１では、ある画素行の画素１Ｐに対して、あるフレームの画像信号を書き込んだ後、黒書き込みをしてから、次のフレームの画像信号を書き込むので、１フレーム毎に黒書き込みを行わない表示方法より薄膜トランジスタ１００Ｔを小さくすることができる。
【0131】
黒画面の挿入方法としては、例えば、互いに隣接する２本の第３のゲート線のＶｇｈのタイミングを重ねずに黒画面を挿入する方法（図８）、互いに隣接する２本の第３のゲート線のＶｇｈのタイミングを重ねて黒画面を挿入する方法（図９）、及び、互いに隣接する２本の第３のゲート線を同時に駆動して黒画面を挿入する方法（図１０）が挙げられる。なお、図８～図１０に記載される＋と－の符号は各画素に書き込まれた信号の極性を示しており、図８～図１０は、いずれも列毎に極性が異なるカラム反転駆動の例を示している。
【0132】
図８は、実施形態１の表示パネルにおいて、互いに隣接する２本の第３のゲート線のＶｇｈのタイミングを重ねない場合について説明する模式図である。
【0133】
図８の（１）は、あるフレームにおいて、表示領域１ＡＡの一番上から半分までの領域に対応する画素に画像信号を書き込んだ状態を示している。なお、表示領域１ＡＡの半分から下の領域に対応する画素は、あるフレームの前のフレームで書き込まれた黒信号を保持している状態である。
【0134】
図８の（２）は、黒信号が保持されている領域（（１）の表示領域１ＡＡの半分から下の領域）の一番上の画素行のうちの第１のゲート線１００Ｇ１に対応する画素に対して、第１のゲート線１００Ｇ１によって、画像信号が書き込まれた状態である。このとき、表示領域１ＡＡの一番上の画素行に対応する第３のゲート線１００Ｇ３がＶｇｌからＶｇｈへ変化し、表示領域１ＡＡの一番上の画素行に対応する全ての画素に対して、黒信号が書き込まれているが、第１のゲート線１００Ｇ１による画像信号の書き込みが完了した時点（第１のゲート線１００Ｇ１がＶｇｈからＶｇｌへ変化した時点）では、第３のゲート線１００Ｇ３による黒信号の書き込みが完了はしていない（第３のゲート線１００Ｇ３はＶｇｈのままである）。
【0135】
図８の（３）は、（２）で画像信号を書き込んだ画素行のうちの第２のゲート線１００Ｇ２に対応する画素に対して、第２のゲート線１００Ｇ２によって画素像信号が書き込まれた状態である。このとき、第３のゲート線１００Ｇ３がＶｇｈからＶｇｌへ変化し、表示領域１ＡＡの一番上の画素行に対応する全ての画素に対して、第３のゲート線１００Ｇ３による黒信号の書き込みが完了する。
【0136】
図８の（４）は、（３）の表示領域１ＡＡの半分より下において黒信号が保持されている領域の一番上の画素行のうちの第１のゲート線１００Ｇ１に対応する画素に対して、第１のゲート線１００Ｇ１によって、画像信号が書き込まれた状態である。このとき、表示領域１ＡＡの一番上から２行目の画素行に対応する第３のゲート線１００Ｇ３がＶｇｌからＶｇｈへ変化し、表示領域１ＡＡの一番上から２行目の画素行に対応する全ての画素に対して黒信号が書き込まれているが、第１のゲート線１００Ｇ１による画像信号の書き込みが完了した時点（第１のゲート線１００Ｇ１がＶｇｈからＶｇｌへ変化した時点）では、第３のゲート線１００Ｇ３による黒信号の書き込みが完了はしていない（第３のゲート線１００Ｇ３はＶｇｈのままである）。
【0137】
図８の（５）は、（４）で画像信号を書き込んだ画素行のうちの第２のゲート線１００Ｇ２に対応する画素に対して、第２のゲート線１００Ｇ２によって画像信号が書き込まれた状態である。このとき、第３のゲート線１００Ｇ３がＶｇｈからＶｇｌへ変化し、表示領域１ＡＡの一番上から２行目の画素行に対応する全ての画素に対して、第３のゲート線１００Ｇ３による黒信号の書き込みが完了する。以降、同様の繰り返しが行われる。
【0138】
すなわち、図２、図３及び図８に示すように、横方向ＤＲ２に延び、第１の画素電極１００ＰＸ１の縦方向ＤＲ１における一方の側ＤＲ１１に隣接する画素電極１００ＰＸ１Ａと重畳する第５のゲート線１００Ｇ５を備え、第１のゲート線１００Ｇ１、第２のゲート線１００Ｇ２及び第４のゲート線１００Ｇ４を駆動する第１のゲートドライバ１０Ｇ１と、第３のゲート線１００Ｇ３線及び第５のゲート線１００Ｇ５を駆動する第２のゲートドライバ１０Ｇ２と、を有し、第３のゲート線１００Ｇ３に対して第２のゲートドライバ１０Ｇ２から入力される信号が高電位になる期間と、第５のゲート線１００Ｇ５に対して第２のゲートドライバ１０Ｇ２から入力される信号が高電位になる期間とは重ならない。
【0139】
ある画素行のすべての画素に黒信号を書き込むときの書き込み時間は、ある画素とは別の画素行の第１のゲート線１００Ｇ１に対応する画素に対する画素信号の書き込み時間と第２のゲート線１００Ｇ２に対応する画素に対する画素信号の書き込み時間とを合算した時間を確保できるので、第１のスイッチング素子１００Ｕ１及び第２のスイッチング素子１００Ｕ２の大きさを、第３のスイッチング素子１００Ｔ１及び第４のスイッチング素子１００Ｔ２よりも小さくすることができる。
【0140】
図９は、互いに隣接する２本の第３のゲート線のＶｇｈのタイミングを重ねる場合について説明する模式図である。
【0141】
図９の（１）は、あるフレームにおいて、表示領域１ＡＡの一番上から２番目の画素行から上から半分までの領域に対応する画素に画像信号を書き込んだ状態を示している。なお、表示領域１ＡＡの半分から下の領域に対応する画素は、あるフレームの前のフレームで書き込まれた黒信号を保持している状態である。更に、表示領域１ＡＡの一番上の画素行に対応する第３のゲート線１００Ｇ３はＶｇｈとなっており、表示領域１ＡＡの一番上の画素行に対応する全ての画素に対して、黒信号が書き込まれているが、この時点では第３のゲート線１００Ｇ３による黒信号の書き込みが完了はしていない（第３のゲート線１００Ｇ３はＶｇｈのままである）。
【0142】
図９の（２）は、黒信号が保持されている領域（（１）の表示領域１ＡＡの半分から下の領域）の一番上の画素行のうちの第１のゲート線１００Ｇ１に対応する画素に対して、第１のゲート線１００Ｇ１によって、画像信号が書き込まれた状態である。このとき、表示領域１ＡＡの一番上から２行目の画素行に対応する第３のゲート線１００Ｇ３がＶｇｌからＶｇｈへ変化し、表示領域１ＡＡの一番上から２行目の画素行に対応する全ての画素に対して、黒信号が書き込まれている。なお、第１のゲート線１００Ｇ１による画像信号の書き込みが完了した時点（第１のゲート線１００Ｇ１がＶｇｈからＶｇｌへ変化した時点）では、表示領域１ＡＡの一番上の画素行に対応する第３のゲート線１００Ｇ３および、表示領域１ＡＡの一番上から２行目の画素行に対応する第３のゲート線１００Ｇ３による黒信号の書き込みは完了していない（第３のゲート線１００Ｇ３は、それぞれＶｇｈのままである）。
【0143】
図９の（３）は、（２）で画像信号を書き込んだ画素行のうちの第２のゲート線１００Ｇ２に対応する画素に対して、第２のゲート線１００Ｇ２によって画素像信号が書き込まれた状態である。このとき、表示領域１ＡＡの一番上の画素行に対応する第３のゲート線１００Ｇ３がＶｇｈからＶｇｌへ変化し、表示領域１ＡＡの一番上の画素行に対応する全ての画素に対して、第３のゲート線１００Ｇ３による黒信号の書き込みが完了するが、表示領域１ＡＡの一番上から２行目の画素行に対応する第３のゲート線１００Ｇ３による黒信号の書き込みは完了していない。
【0144】
図９の（４）は、（３）の表示領域１ＡＡの半分より下において黒信号が保持されている領域の一番上の画素行のうちの第１のゲート線１００Ｇ１に対応する画素に対して、第１のゲート線１００Ｇ１によって、画像信号が書き込まれた状態である。このとき、表示領域１ＡＡの一番上から３行目の画素行に対応する第３のゲート線１００Ｇ３がＶｇｌからＶｇｈへ変化し、表示領域１ＡＡの一番上から３行目の画素行に対応する全ての画素に対して黒信号が書き込まれている。なお、第１のゲート線１００Ｇ１による画像信号の書き込みが完了した時点（第１のゲート線１００Ｇ１がＶｇｈからＶｇｌへ変化した時点）では、表示領域１ＡＡの一番上から２行目の画素行に対応する第３のゲート線１００Ｇ３および、表示領域１ＡＡの一番上から３行目の画素行に対応する第３のゲート線１００Ｇ３による黒信号の書き込みは完了していない（第３のゲート線１００Ｇ３は、それぞれＶｇｈのままである）。
【0145】
図９の（５）は、（４）で画像信号を書き込んだ画素行のうちの第２のゲート線１００Ｇ２に対応する画素に対して、第２のゲート線１００Ｇ２によって画像信号が書き込まれた状態である。このとき、表示領域１ＡＡの一番上から２行目の画素行に対応する第３のゲート線１００Ｇ３がＶｇｈからＶｇｌへ変化し、表示領域１ＡＡの一番上から２行目の画素行に対応する全ての画素に対して、第３のゲート線１００Ｇ３による黒信号の書き込みが完了するが、表示領域１ＡＡの一番上から３行目の画素行に対応する第３のゲート線１００Ｇ３による黒信号の書き込みは完了していない。以降、同様の繰り返しが行われる。
【0146】
すなわち、横方向ＤＲ２に延び、第１の画素電極１００ＰＸ１の縦方向ＤＲ１における一方の側ＤＲ１１に隣接する画素電極１００ＰＸ１Ａと重畳する第５のゲート線１００Ｇ５を備え、第１のゲート線１００Ｇ１、第２のゲート線１００Ｇ２及び第４のゲート線１００Ｇ４を駆動する第１のゲートドライバ１０Ｇ１と、第３のゲート線１００Ｇ３及び第５のゲート線１００Ｇ５を駆動する第２のゲートドライバ１０Ｇ２と、を有し、第３のゲート線１００Ｇ３に対して第２のゲートドライバ１０Ｇ２から入力される信号が高電位になる期間と、第５のゲート線１００Ｇ５に対して第２のゲートドライバから入力される信号が高電位になる期間と、が、少なくとも一部の期間で重なっている。
【0147】
ある画素行のすべての画素に黒信号を書き込むときの書き込み時間は、ある画素とは別の画素行であって互いに隣接する２つの画素行の第１のゲート線１００Ｇ１に対応する画素に対する画素信号の書き込み時間と第２のゲート線１００Ｇ２に画素対応する画素に対する画素信号の書き込み時間とを合算した時間を確保できる。また、ある画素行のすべての画素に黒信号を書き込む期間と、ある画素行に隣接する画素行のすべての画素に黒信号を書き込む期間と、が少なくとも一部の期間で重なっているため、図８の場合と比較して、第１のスイッチング素子１００Ｕ１及び第２のスイッチング素子１００Ｕ２の大きさを、第３のスイッチング素子１００Ｔ１及び第４のスイッチング素子１００Ｔ２よりも更に小さくすることができる。
【0148】
図１０は、互いに隣接する２本の第３のゲート線を同時に駆動する場合について説明する模式図である。
【0149】
図１０の（１）は、あるフレームにおいて、表示領域１ＡＡの一番上から半分までの領域に対応する画素に画像信号を書き込んだ状態を示している。なお、表示領域１ＡＡの半分から下の領域に対応する画素は、あるフレームの前のフレームで書き込まれた黒信号を保持している状態である。
【0150】
図１０の（２）は、黒信号が保持されている領域（（１）の表示領域１ＡＡの半分から下の領域）の一番上の画素行のうちの第１のゲート線１００Ｇ１に対応する画素に対して、第１のゲート線１００Ｇ１によって、画像信号が書き込まれた状態である。このとき、表示領域１ＡＡの一番上の画素行に対応する第３のゲート線１００Ｇ３と、表示領域１ＡＡの一番上から２行目の画素行に対応する第３のゲート線１００Ｇ３と、が同時にＶｇｌからＶｇｈへ変化し、表示領域１ＡＡの一番上の画素行と２行目の画素行とに対応する全ての画素に対して、黒信号が書き込まれているが、第１のゲート線１００Ｇ１による画像信号の書き込みが完了した時点（第１のゲート線１００Ｇ１がＶｇｈからＶｇｌへ変化した時点）では、表示領域１ＡＡの一番上の画素行に対応する第３のゲート線１００Ｇ３および、表示領域１ＡＡの一番上から２行目の画素行に対応する第３のゲート線１００Ｇ３による黒信号の書き込みが完了はしていない（第３のゲート線１００Ｇ３はそれぞれＶｇｈのままである）。
【0151】
図１０の（３）は、（２）で画像信号を書き込んだ画素行のうちの第２のゲート線１００Ｇ２に対応する画素に対して、第２のゲート線１００Ｇ２によって画素像信号が書き込まれた状態である。このときも、表示領域１ＡＡの一番上の画素行に対応する第３のゲート線１００Ｇ３および、表示領域１ＡＡの一番上から２行目の画素行に対応する第３のゲート線１００Ｇ３による黒信号の書き込みは完了していない（第３のゲート線１００Ｇ３はそれぞれＶｇｈのままである）。
【0152】
図１０の（４）は、（３）の表示領域１ＡＡの半分より下において黒信号が保持されている領域の一番上の画素行のうちの第１のゲート線１００Ｇ１に対応する画素に対して、第１のゲート線１００Ｇ１によって、画像信号が書き込まれた状態である。このときも、表示領域１ＡＡの一番上の画素行に対応する第３のゲート線１００Ｇ３および、表示領域１ＡＡの一番上から２行目の画素行に対応する第３のゲート線１００Ｇ３による黒信号の書き込みは完了していない（第３のゲート線１００Ｇ３はそれぞれＶｇｈのままである）。
【0153】
図１０の（５）は、（４）で画像信号を書き込んだ画素行のうちの第２のゲート線１００Ｇ２に対応する画素に対して、第２のゲート線１００Ｇ２によって画像信号が書き込まれた状態である。このとき、表示領域１ＡＡの一番上の画素行に対応する第３のゲート線１００Ｇ３と、表示領域１ＡＡの一番上から２行目の画素行に対応する第３のゲート線１００Ｇ３と、が同時にＶｇｈからＶｇｌへ変化し、表示領域１ＡＡの一番上の画素行と２行目の画素行とに対応する全ての画素に対して、第３のゲート線１００Ｇ３による黒信号の書き込みが完了する。以降この繰り返しが行われる。
【0154】
すなわち、第３のゲート線１００Ｇ３に対して入力される上記信号と、第５のゲート線１００Ｇ５に対して入力される上記信号とは同じ信号である。
【0155】
ある画素行とある画素行に隣接する画素行のすべての画素に黒信号を書き込むときの書き込み時間は、ある画素行とある画素行に隣接する画素行とは別の画素行であって、互いに隣接する２つの画素行の第１のゲート線１００Ｇ１に対応する画素に対する画素信号の書き込み時間と第２のゲート線１００Ｇ２に対応する画素に対する画素信号、及び、その下の第１のゲート線１００Ｇ１と第２のゲート線１００Ｇ２による画素の書き込み時間とを合算した時間を確保できるので、図９の場合と比較して、第１のスイッチング素子１００Ｕ１及び第２のスイッチング素子１００Ｕ２の大きさを、第３のスイッチング素子１００Ｔ１及び第４のスイッチング素子１００Ｔ２よりも更に小さくすることができる。なお、図１０に示すように、複数の第３のゲート線１００Ｇ３（例えば、隣接する２本の第３のゲート線１００Ｇ３）を同じタイミングで駆動する場合、複数の第３のゲート線１００Ｇ３が互いに接続されていてもよい。
【0156】
【0157】
第１の画素電極１００ＰＸ１と共通電極１００ＣＭの少なくとも一方（本実施形態では第１の画素電極１００ＰＸ１）は屈曲部１００ＰＸＡを含むスリット１００ＰＸＳを備える。このような態様とすることにより、当該領域（屈曲部１００ＰＸＡ）において液晶分子の配向方向を変えることができ、視角特性の改善（全方位からの画面の見え方の差の抑制）ができる。なお、データ線１００Ｓのパターンを、画素１Ｐと同様の形状とすることにより、開口率の低下を抑制することができる。
【0158】
また、平面視において、第３のゲート線１００Ｇ３は屈曲部１００ＰＸＡと重畳する。屈曲部１００ＰＸＡは、液晶分子の配向方向が異なる領域の境界となるため、他の領域と比べると暗くなる。ここに第３のゲート線１００Ｇ３を配置することにより、第３のゲート線１００Ｇ３が無い場合より透過率は減少するが、その減少幅をより小さくすることが可能となる。
【0159】
また、平面視において、第１のスイッチング素子１００Ｕ１及び第２のスイッチング素子１００Ｕ２は、屈曲部１００ＰＸＡと重畳する。屈曲部１００ＰＸＡは、液晶分子の配向方向が異なる領域の境界となるため、他の領域と比べると暗くなる。ここに第１のスイッチング素子１００Ｕ１及び第２のスイッチング素子１００Ｕ２を配置することにより、第１のスイッチング素子１００Ｕ１及び第２のスイッチング素子１００Ｕ２が無い場合より透過率は減少するが、その減少幅をより小さくすることが可能となる。
【0160】
（実施形態２）
本実施形態では、本実施形態に特有の特徴について主に説明し、上記実施形態１と重複する内容については説明を省略する。本実施形態は、共通電極と共通線とが所定の領域で結合していることを除いて、実施形態１と実質的に同じである。
本実施形態では、本実施形態に特有の特徴について主に説明し、上記実施形態１と重複する内容については説明を省略する。本実施形態は、共通電極と共通線とが所定の領域で結合していることを除いて、実施形態１と実質的に同じである。
【0161】
図１２は、実施形態２の表示パネルの平面模式図である。図１３は、図１２中のＺ１－Ｚ２線に沿った実施形態２の表示パネルの断面模式図である。図１２及び図１３に示すように、本実施形態の表示パネル１は、縦方向ＤＲ１に隣接する画素電極（例えば画素電極１００ＰＸ１及び画素電極１００ＰＸ１Ａ）の間に配置された第１のゲート線１００Ｇ１及び第４のゲート線１００Ｇ４の間に、共通線１００Ｃと共通電極１００ＣＭとが接続されるコンタクトホール１００ＣＨを備える。このような態様とすることにより、共通線１００Ｃに入力される信号を共通電極信号とすることが可能となる。また、第１のゲート線１００Ｇ１と第４のゲート線１００Ｇ４との間にコンタクトホール１００ＣＨを備えることにより共通電極信号の遅延を抑えることが可能となり、表示品位が改善される。
【0162】
（実施形態３）
本実施形態では、本実施形態に特有の特徴について主に説明し、上記実施形態１と重複する内容については説明を省略する。本実施形態は、タッチセンサを内蔵していることを除いて、実施形態１と実質的に同じである。
本実施形態では、本実施形態に特有の特徴について主に説明し、上記実施形態１と重複する内容については説明を省略する。本実施形態は、タッチセンサを内蔵していることを除いて、実施形態１と実質的に同じである。
【0163】
図１４は、実施形態３の表示パネル全体を示す平面模式図の一例である。図１５は、実施形態３の表示パネルの平面模式図である。図１４及び図１５に示すように、本実施形態の表示パネル１は、共通電極１００ＣＭが分割された電極であるタッチパネル電極１００ＴＰＸを備え、共通線１００Ｃは、タッチパネル電極１００ＴＰＸに接続され、タッチパネル配線１００ＴＰとして機能する。このような態様とすることにより、タッチセンサを内蔵した表示パネル１を実現することができる。
【0164】
より具体的には、本実施形態の表示パネル１は、複数のタッチパネル電極１００ＴＰＸを備え、複数のタッチパネル電極１００ＴＰＸは、表示領域１ＡＡにタイル状（マトリクス状）に設けられている。各共通線１００Ｃは、複数のタッチパネル電極１００ＴＰＸのいずれか１つに接続され、タッチパネル配線１００ＴＰとして機能する。共通線１００Ｃ（タッチパネル配線１００ＴＰ）は、ソースドライバに接続される。
【0165】
タッチパネル電極１００ＴＰＸは、各画素１Ｐに表示用の信号である表示信号（画像信号）が書き込まれる書き込み期間の間は共通電極として画素基準電位（共通電圧）に設定され、表示信号が書き込まれない（ゲートスキャンが行われない）センシング期間はタッチパネル電極として機能する。センシング期間中は、センシング用の信号が、ソースドライバからタッチパネル配線１００ＴＰを経由してタッチパネル電極１００ＴＰＸへ入力される。センシング用の信号としては、例えば、各タッチパネル電極１００ＴＰＸにおける静電容量の変化を検出するために印加されるパルス信号であるタッチ信号が挙げられる。
【0166】
このように、本実施形態の表示パネル１はタッチセンサ内蔵型の表示パネル（フルインセルパネル）である。タッチパネル電極（タッチセンサ用電極ともいう）は、例えば数ｍｍ角（２ｍｍ～５ｍｍ）の矩形の電極（タッチ検出電極）である。タッチパネル電極１００ＴＰＸは、表示領域１ＡＡにおいてマトリクス状に配列されている。ＩＰＳ方式やＦＦＳ方式など横電界を利用した液晶表示パネルの場合、タッチパネル電極１００ＴＰＸは、（画素電極１００ＰＸに対向する）共通電極１００ＣＭとしての機能を持たせることができる。このとき、タッチパネル電極１００ＴＰＸ（共通電極１００ＣＭ）上の画素電極１００ＰＸには、横電界を生じさせるためのスリット（例えば数μｍ幅）が設けられることが好ましい。
【0167】
なお、本実施形態は、静電容量方式のタッチセンサの検出方式として「自己容量方式」の例を示したが、「相互容量方式」でも同様の効果が得られる。本実施形態では、実施形態１及び実施形態２の共通線１００Ｃの役割をタッチパネル配線１００ＴＰが担っている。よって、タッチパネル配線１００ＴＰ（共通線１００Ｃ）には、例えば、ＣＯＭ信号が入力される。
【0168】
図１５に示すように、本実施形態の表示パネル１は、縦方向ＤＲ１に隣接する画素電極（例えば画素電極１００ＰＸ１及び画素電極１００ＰＸ１Ａ）の間に配置された第１のゲート線１００Ｇ１及び第４のゲート線１００Ｇ４の間に、タッチパネル配線１００ＴＰとして機能する共通線１００Ｃと、タッチパネル電極１００ＴＰＸとして機能する共通電極１００ＣＭとが接続されるコンタクトホール１００ＣＨＴを備える。すなわち、実施形態２と同様に第１のゲート線１００Ｇ１と第４のゲート線１００Ｇ４との間に、透明電極である共通電極１００ＣＭ（タッチパネル電極１００ＴＰＸ）と共通線１００Ｃ（タッチパネル配線１００ＴＰ）とが接続されるコンタクトホール１００ＣＨＴが設けられている。このような態様とすることにより、共通電極１００ＣＭ（タッチパネル電極１００ＴＰＸ）は、表示画像を表示しているときは共通電極として機能し、タッチパネル信号を検出する時はセンサ電極として機能する。
【0169】
以下に、実施例及び比較例を挙げて本発明の効果を説明するが、本発明はこれらの例によって限定されるものではない。
【0170】
（実施例１）
本例の表示パネルは、上記実施形態１の表示パネルに対応する。本例の表示パネル１は、
縦方向ＤＲ１及び横方向ＤＲ２にマトリクス状に配置された複数の画素１Ｐと、複数の画素１Ｐにそれぞれ対応して設けられた複数の画素電極１００ＰＸと、複数の画素電極１００ＰＸとの間でそれぞれ電界を発生させる共通電極１００ＣＭと、横方向ＤＲ２に延びる第１のゲート線１００Ｇ１、第２のゲート線１００Ｇ２、第３のゲート線１００Ｇ３及び第４のゲート線１００Ｇ４と、縦方向ＤＲ１に延びる第１のデータ線１００Ｓ１、第２のデータ線１００Ｓ２及び共通線１００Ｃと、を備える。複数の画素１Ｐは、第１の画素１Ｐ１と、第１の画素１Ｐ１に対して横方向ＤＲ２に隣接する第２の画素１Ｐ２と、を含み、
複数の画素電極１００ＰＸは、第１の画素１Ｐ１に対応する第１の画素電極１００ＰＸ１と、第２の画素１Ｐ２に対応する第２の画素電極１００ＰＸ２と、を含む。第１のゲート線１００Ｇ１及び第４のゲート線１００Ｇ４は、縦方向ＤＲ１において第１の画素電極１００ＰＸ１の一方の側ＤＲ１１に配置され、第２のゲート線１００Ｇ２は、縦方向ＤＲ１において第１の画素電極１００ＰＸ１の他方の側ＤＲ１２に配置される。第３のゲート線１００Ｇ３は、第１のゲート線１００Ｇ１と第２のゲート線１００Ｇ２との間において、第１の画素電極１００ＰＸ１及び第２の画素電極１００ＰＸ２に重畳して配置される。共通線１００Ｃは、第１の画素電極１００ＰＸ１と第２の画素電極１００ＰＸ２との間に配置される。第１のデータ線１００Ｓ１は、横方向ＤＲ２において第１の画素電極１００ＰＸ１に対して第２の画素電極１００ＰＸ２とは反対側に隣接する画素電極１００ＰＸ１１と、第１の画素電極１００ＰＸ１との間に配置され、第２のデータ線１００Ｓ２は、横方向ＤＲ２において第２の画素電極１００ＰＸ２に対して第１の画素電極１００ＰＸ１とは反対側に隣接する画素電極１００ＰＸ２１と、第２の画素電極１００ＰＸ２との間に配置される。更に、第１の画素電極１００ＰＸ１、共通線１００Ｃ、及び、第３のゲート線１００Ｇ３に接続された第１のスイッチング素子１００Ｕ１と、第２の画素電極１００ＰＸ２、共通線１００Ｃ、及び、第３のゲート線１００Ｇ３に接続された第２のスイッチング素子１００Ｕ２と、を備える。本例の表示パネル１は、データ線の本数の削減及び残像感の抑制が可能であり、かつ、各画素の充電時間を充分に確保することができる。
本例の表示パネルは、上記実施形態１の表示パネルに対応する。本例の表示パネル１は、
縦方向ＤＲ１及び横方向ＤＲ２にマトリクス状に配置された複数の画素１Ｐと、複数の画素１Ｐにそれぞれ対応して設けられた複数の画素電極１００ＰＸと、複数の画素電極１００ＰＸとの間でそれぞれ電界を発生させる共通電極１００ＣＭと、横方向ＤＲ２に延びる第１のゲート線１００Ｇ１、第２のゲート線１００Ｇ２、第３のゲート線１００Ｇ３及び第４のゲート線１００Ｇ４と、縦方向ＤＲ１に延びる第１のデータ線１００Ｓ１、第２のデータ線１００Ｓ２及び共通線１００Ｃと、を備える。複数の画素１Ｐは、第１の画素１Ｐ１と、第１の画素１Ｐ１に対して横方向ＤＲ２に隣接する第２の画素１Ｐ２と、を含み、
複数の画素電極１００ＰＸは、第１の画素１Ｐ１に対応する第１の画素電極１００ＰＸ１と、第２の画素１Ｐ２に対応する第２の画素電極１００ＰＸ２と、を含む。第１のゲート線１００Ｇ１及び第４のゲート線１００Ｇ４は、縦方向ＤＲ１において第１の画素電極１００ＰＸ１の一方の側ＤＲ１１に配置され、第２のゲート線１００Ｇ２は、縦方向ＤＲ１において第１の画素電極１００ＰＸ１の他方の側ＤＲ１２に配置される。第３のゲート線１００Ｇ３は、第１のゲート線１００Ｇ１と第２のゲート線１００Ｇ２との間において、第１の画素電極１００ＰＸ１及び第２の画素電極１００ＰＸ２に重畳して配置される。共通線１００Ｃは、第１の画素電極１００ＰＸ１と第２の画素電極１００ＰＸ２との間に配置される。第１のデータ線１００Ｓ１は、横方向ＤＲ２において第１の画素電極１００ＰＸ１に対して第２の画素電極１００ＰＸ２とは反対側に隣接する画素電極１００ＰＸ１１と、第１の画素電極１００ＰＸ１との間に配置され、第２のデータ線１００Ｓ２は、横方向ＤＲ２において第２の画素電極１００ＰＸ２に対して第１の画素電極１００ＰＸ１とは反対側に隣接する画素電極１００ＰＸ２１と、第２の画素電極１００ＰＸ２との間に配置される。更に、第１の画素電極１００ＰＸ１、共通線１００Ｃ、及び、第３のゲート線１００Ｇ３に接続された第１のスイッチング素子１００Ｕ１と、第２の画素電極１００ＰＸ２、共通線１００Ｃ、及び、第３のゲート線１００Ｇ３に接続された第２のスイッチング素子１００Ｕ２と、を備える。本例の表示パネル１は、データ線の本数の削減及び残像感の抑制が可能であり、かつ、各画素の充電時間を充分に確保することができる。
【0171】
（実施例２）
本例の表示パネルは、上記実施形態２の表示パネルに対応する。本例の表示パネル１は、縦方向ＤＲ１に隣接する画素電極（例えば画素電極１００ＰＸ１及び画素電極１００ＰＸ１Ａ）の間に配置された第１のゲート線１００Ｇ１及び第４のゲート線１００Ｇ４の間に、共通線１００Ｃと共通電極１００ＣＭとが接続されるコンタクトホール１００ＣＨを備える。本例の表示パネル１もまた、データ線の本数の削減及び残像感の抑制が可能であり、かつ、各画素の充電時間を充分に確保することができる。本例の表示パネル１は、更に、共通線１００Ｃに入力される信号を共通電極信号とすることが可能である。また、本例の表示パネル１は、共通電極信号の遅延を抑えることが可能となり、表示品位が改善される。また、本例の表示パネル１は、開口率の低下を抑えることができる。
本例の表示パネルは、上記実施形態２の表示パネルに対応する。本例の表示パネル１は、縦方向ＤＲ１に隣接する画素電極（例えば画素電極１００ＰＸ１及び画素電極１００ＰＸ１Ａ）の間に配置された第１のゲート線１００Ｇ１及び第４のゲート線１００Ｇ４の間に、共通線１００Ｃと共通電極１００ＣＭとが接続されるコンタクトホール１００ＣＨを備える。本例の表示パネル１もまた、データ線の本数の削減及び残像感の抑制が可能であり、かつ、各画素の充電時間を充分に確保することができる。本例の表示パネル１は、更に、共通線１００Ｃに入力される信号を共通電極信号とすることが可能である。また、本例の表示パネル１は、共通電極信号の遅延を抑えることが可能となり、表示品位が改善される。また、本例の表示パネル１は、開口率の低下を抑えることができる。
【0172】
（実施例３）
本例の表示パネルは、上記実施形態３の表示パネルに対応する。本例の表示パネル１は、共通電極１００ＣＭが分割された電極であるタッチパネル電極１００ＴＰＸを備え、共通線１００Ｃは、タッチパネル電極１００ＴＰＸに接続され、タッチパネル配線１００ＴＰとして機能する。本例の表示パネル１もまた、データ線の本数の削減及び残像感の抑制が可能であり、かつ、各画素の充電時間を充分に確保することができる。本例の表示パネル１は、更に、共通線１００Ｃをタッチパネル配線１００ＴＰとして機能させることが可能であり、タッチセンサ内蔵型の表示パネルを実現することができる。
本例の表示パネルは、上記実施形態３の表示パネルに対応する。本例の表示パネル１は、共通電極１００ＣＭが分割された電極であるタッチパネル電極１００ＴＰＸを備え、共通線１００Ｃは、タッチパネル電極１００ＴＰＸに接続され、タッチパネル配線１００ＴＰとして機能する。本例の表示パネル１もまた、データ線の本数の削減及び残像感の抑制が可能であり、かつ、各画素の充電時間を充分に確保することができる。本例の表示パネル１は、更に、共通線１００Ｃをタッチパネル配線１００ＴＰとして機能させることが可能であり、タッチセンサ内蔵型の表示パネルを実現することができる。
【0173】
以上に示した本発明の各態様は、本発明の要旨を逸脱しない範囲において適宜組み合わされてもよい。
【符号の説明】
【0174】
１、１Ｒ：表示パネル
１ＡＡ：表示領域
１ＮＡ：額縁領域
１ＮＸ：端子領域
１Ｐ、１Ｐ１、１Ｐ２：画素
２Ｂ：ブラックマトリクス層のパターンエッジ
１０Ｆ：フレキシブルプリント基板端子
１０Ｇ１、１０Ｇ２：ゲートドライバ
１０Ｓ：ＩＣドライバーチップ
１１ＰＬ、１２ＰＬ：偏光板
２０：導電層
３０Ａ：半導体層
３０Ｂ：ソース電極
３０Ｃ：ドレイン電極
３０Ｄ：ゲート電極
４１、４２：配向膜
１００：第１の基板（ＴＦＴ基板）
１００Ｃ：共通線
１００ＣＨ、１００ＣＨＴ：コンタクトホール
１００ＣＭ：共通電極
１００ＣＭＬ：共通配線
１００Ｇ、１００Ｇ１、１００Ｇ２、１００Ｇ３、１００Ｇ４、１００Ｇ５：ゲート線
１００ＧＬ：ゲート配線層
１００Ｓ、１００Ｓ１、１００Ｓ２：データ線
１００ＳＬ：データ配線層
１００Ｔ、１００Ｔ１、１００Ｔ２、１００Ｕ１、１００Ｕ２：スイッチング素子
１００ＴＰ：タッチパネル配線
１００ＴＰＸ：タッチパネル電極
１００ＰＸ、１００ＰＸ１、１００ＰＸ１１、１００ＰＸ１Ａ、１００ＰＸ１Ｂ、１００ＰＸ２、１００ＰＸ２１：画素電極
１００ＰＸＡ：屈曲部
１００ＰＸＳ：スリット
１１０、２１０：支持基板
１２０：ゲート絶縁膜
１３０、１４０、１５０：絶縁膜
２００：第２の基板（ＣＦ基板）
２２１：カラーフィルタ層
２２２：ブラックマトリクス層
２３０：オーバーコート層
３００：液晶層
Ｃｌｃ：液晶容量
Ｃｃｏｍ１：補助容量
ＤＲ１：縦方向
ＤＲ２：横方向
１ＡＡ：表示領域
１ＮＡ：額縁領域
１ＮＸ：端子領域
１Ｐ、１Ｐ１、１Ｐ２：画素
２Ｂ：ブラックマトリクス層のパターンエッジ
１０Ｆ：フレキシブルプリント基板端子
１０Ｇ１、１０Ｇ２：ゲートドライバ
１０Ｓ：ＩＣドライバーチップ
１１ＰＬ、１２ＰＬ：偏光板
２０：導電層
３０Ａ：半導体層
３０Ｂ：ソース電極
３０Ｃ：ドレイン電極
３０Ｄ：ゲート電極
４１、４２：配向膜
１００：第１の基板（ＴＦＴ基板）
１００Ｃ：共通線
１００ＣＨ、１００ＣＨＴ：コンタクトホール
１００ＣＭ：共通電極
１００ＣＭＬ：共通配線
１００Ｇ、１００Ｇ１、１００Ｇ２、１００Ｇ３、１００Ｇ４、１００Ｇ５：ゲート線
１００ＧＬ：ゲート配線層
１００Ｓ、１００Ｓ１、１００Ｓ２：データ線
１００ＳＬ：データ配線層
１００Ｔ、１００Ｔ１、１００Ｔ２、１００Ｕ１、１００Ｕ２：スイッチング素子
１００ＴＰ：タッチパネル配線
１００ＴＰＸ：タッチパネル電極
１００ＰＸ、１００ＰＸ１、１００ＰＸ１１、１００ＰＸ１Ａ、１００ＰＸ１Ｂ、１００ＰＸ２、１００ＰＸ２１：画素電極
１００ＰＸＡ：屈曲部
１００ＰＸＳ：スリット
１１０、２１０：支持基板
１２０：ゲート絶縁膜
１３０、１４０、１５０：絶縁膜
２００：第２の基板（ＣＦ基板）
２２１：カラーフィルタ層
２２２：ブラックマトリクス層
２３０：オーバーコート層
３００：液晶層
Ｃｌｃ：液晶容量
Ｃｃｏｍ１：補助容量
ＤＲ１：縦方向
ＤＲ２：横方向
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】