特開 2024-152748 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024152748

(43)【公開日】2024-10-25

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   G11C 19/28 20060101AFI20241018BHJP

   H01L 29/786 20060101ALI20241018BHJP

   G02F 1/1368 20060101ALI20241018BHJP

   G09F 9/30 20060101ALI20241018BHJP

   G09G 3/36 20060101ALI20241018BHJP

   G09G 3/20 20060101ALI20241018BHJP

【ＦＩ】

G11C19/28 230

H01L29/78 614

G02F1/1368

G09F9/30 338

G09G3/36

G09G3/20 622E

G09G3/20 670E

G09G3/20 670J

G09G3/20 680G

【審査請求】有

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2024126050

(22)【出願日】2024-08-01

(62)【分割の表示】P 2023209811の分割

【原出願日】2009-09-25

(11)【特許番号】

(45)【特許公報発行日】2024-10-02

(31)【優先権主張番号】P 2008252418

(32)【優先日】2008-09-30

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】000153878

【氏名又は名称】株式会社半導体エネルギー研究所

(72)【発明者】

【氏名】山崎 舜平

(72)【発明者】

【氏名】長多 剛

(72)【発明者】

【氏名】宮入 秀和

(72)【発明者】

【氏名】神保 安弘

(57)【要約】

【課題】狭額縁化が可能であり、表示特性に優れた表示装置を提供する。
【解決手段】スイッチ部またはバッファ部と、論理回路部と、画素部と、を有する表示装
置において、画素部は、第１の逆スタガ型薄膜トランジスタと、第１の逆スタガ型薄膜ト
ランジスタの配線に接続する画素電極と、を有し、スイッチ部またはバッファ部は、第１
の絶縁層、半導体層、及び第２の絶縁層を挟む第１のゲート電極及び第２のゲート電極を
有する第２の逆スタガ型薄膜トランジスタを有し、論理回路部は、第３の逆スタガ型薄膜
トランジスタ及び第４の逆スタガ型薄膜トランジスタにより構成されるインバータ回路を
有し、第１の逆スタガ型薄膜トランジスタ乃至第４の逆スタガ型薄膜トランジスタは、同
じ極性とする。インバータ回路はＥＤＭＯＳ回路である。
【選択図】図７

【特許請求の範囲】

【請求項1】

第１乃至第４のトランジスタを有し、
前記第１のトランジスタのソース電極又はドレイン電極の一方は、電源線と常に導通し、
前記第１のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記電源線と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の他方は、前記第３のトランジスタのソース電極又はドレイン電極の一方と常に導通し、
前記第３のトランジスタのソース電極又はドレイン電極の他方は、配線と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の一方は、前記電源線と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第１のトランジスタのゲート電極と常に導通し、
前記第４のトランジスタのゲート電極は、前記第３のトランジスタのゲート電極と常に導通し、
前記第１のトランジスタのゲート電極として機能する領域を有する第１の導電層は、前記第４のトランジスタのソース電極又はドレイン電極の他方として機能する領域を有する第２の導電層を介して、前記第２のトランジスタのゲート電極として機能する領域を有する第３の導電層と常に導通し、
前記第２の導電層は、前記第３のトランジスタのゲート電極として機能する領域と、前記第４のトランジスタのゲート電極として機能する領域と、を有する第４の導電層と交差する領域を有し、
前記第３の導電層は、前記第１のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、前記第２のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、前記第４のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、前記電源線として機能する領域と、を有する第５の導電層と交差する領域を有し、
前記第４の導電層は、前記第２のトランジスタのソース電極又はドレイン電極の他方として機能する領域と、前記第３のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、を有する第６の導電層と交差する領域を有し、
平面視において、前記第１乃至４のトランジスタのチャネル長方向は、同じ方向に沿った方向である、半導体装置。

【請求項2】

第１乃至第４のトランジスタを有し、
前記第１のトランジスタのソース電極又はドレイン電極の一方は、電源線と常に導通し、
前記第１のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記電源線と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の他方は、前記第３のトランジスタのソース電極又はドレイン電極の一方と常に導通し、
前記第３のトランジスタのソース電極又はドレイン電極の他方は、配線と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の一方は、前記電源線と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第１のトランジスタのゲート電極と常に導通し、
前記第４のトランジスタのゲート電極は、前記第３のトランジスタのゲート電極と常に導通し、
前記第１のトランジスタのゲート電極として機能する領域を有する第１の導電層は、前記第４のトランジスタのソース電極又はドレイン電極の他方として機能する領域を有する第２の導電層を介して、前記第２のトランジスタのゲート電極として機能する領域を有する第３の導電層と常に導通し、
前記第２の導電層は、第１の方向に延伸する領域において、前記第３のトランジスタのゲート電極として機能する領域と、前記第４のトランジスタのゲート電極として機能する領域と、を有する第４の導電層と交差する領域を有し、
前記第３の導電層は、前記第１の方向と交差する第２の方向に延伸する領域において、前記第１のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、前記第２のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、前記第４のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、前記電源線として機能する領域と、を有する第５の導電層と交差する領域を有し、
前記第４の導電層は、前記第２の方向に延伸する領域において、前記第２のトランジスタのソース電極又はドレイン電極の他方として機能する領域と、前記第３のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、を有する第６の導電層と交差する領域を有し、
平面視において、前記第１乃至４のトランジスタのチャネル長方向は、前記第２の方向に沿った方向である、半導体装置。

【請求項3】

第１乃至第４のトランジスタを有し、
前記第１のトランジスタのソース電極又はドレイン電極の一方は、電源線と常に導通し、
前記第１のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記電源線と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の他方は、前記第３のトランジスタのソース電極又はドレイン電極の一方と常に導通し、
前記第３のトランジスタのソース電極又はドレイン電極の他方は、配線と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の一方は、前記電源線と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第１のトランジスタのゲート電極と常に導通し、
前記第４のトランジスタのゲート電極は、前記第３のトランジスタのゲート電極と常に導通し、
前記第１のトランジスタのゲート電極として機能する領域を有する第１の導電層は、前記第４のトランジスタのソース電極又はドレイン電極の他方として機能する領域を有する第２の導電層を介して、前記第２のトランジスタのゲート電極として機能する領域を有する第３の導電層と常に導通し、
前記第２の導電層は、前記第３のトランジスタのゲート電極として機能する領域と、前記第４のトランジスタのゲート電極として機能する領域と、を有する第４の導電層と交差する領域を有し、
前記第３の導電層は、前記第１のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、前記第２のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、前記第４のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、前記電源線として機能する領域と、を有する第５の導電層と交差する領域を有し、
前記第４の導電層は、前記第２のトランジスタのソース電極又はドレイン電極の他方として機能する領域と、前記第３のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、を有する第６の導電層と交差する領域を有し、
前記第３のトランジスタのソース電極又はドレイン電極の他方として機能する領域を有する第７の導電層は、前記第４の導電層と同層に設けられた第８の導電層を介して、前記配線として機能する領域を有し、且つ前記第５の導電層と同層に設けられた第９の導電層と常に導通し、
平面視において、前記第３のトランジスタのチャネル形成領域を有する半導体層は、前記第９の導電層と前記第５の導電層との間に位置する領域を有し、
平面視において、前記第１乃至４のトランジスタのチャネル長方向は、同じ方向に沿った方向である、半導体装置。

【請求項4】

第１乃至第４のトランジスタを有し、
前記第１のトランジスタのソース電極又はドレイン電極の一方は、電源線と常に導通し、
前記第１のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記電源線と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の他方は、前記第３のトランジスタのソース電極又はドレイン電極の一方と常に導通し、
前記第３のトランジスタのソース電極又はドレイン電極の他方は、配線と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の一方は、前記電源線と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第１のトランジスタのゲート電極と常に導通し、
前記第４のトランジスタのゲート電極は、前記第３のトランジスタのゲート電極と常に導通し、
前記第１のトランジスタのゲート電極として機能する領域を有する第１の導電層は、前記第４のトランジスタのソース電極又はドレイン電極の他方として機能する領域を有する第２の導電層を介して、前記第２のトランジスタのゲート電極として機能する領域を有する第３の導電層と常に導通し、
前記第２の導電層は、前記第３のトランジスタのゲート電極として機能する領域と、前記第４のトランジスタのゲート電極として機能する領域と、を有する第４の導電層と交差する領域を有し、
前記第３の導電層は、前記第１のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、前記第２のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、前記第４のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、前記電源線として機能する領域と、を有する第５の導電層と交差する領域を有し、
前記第４の導電層は、前記第２のトランジスタのソース電極又はドレイン電極の他方として機能する領域と、前記第３のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、を有する第６の導電層と交差する領域を有し、
前記第３のトランジスタのソース電極又はドレイン電極の他方として機能する領域を有する第７の導電層は、前記第４の導電層と同層に設けられた第８の導電層を介して、前記配線として機能する領域を有し、且つ前記第５の導電層と同層に設けられた第９の導電層と常に導通し、
前記第８の導電層は、前記第５の導電層と同層に設けられた第１０の導電層と交差する領域を有し、
平面視において、前記第３のトランジスタのチャネル形成領域を有する半導体層は、前記第９の導電層と前記第５の導電層との間に位置する領域を有し、
平面視において、前記第１０の導電層は、前記半導体層と前記第９の導電層との間に位置する領域を有し、
平面視において、前記第１乃至４のトランジスタのチャネル長方向は、同じ方向に沿った方向である、半導体装置。

【請求項5】

第１乃至第４のトランジスタを有し、
前記第１のトランジスタのソース電極又はドレイン電極の一方は、電源線と常に導通し、
前記第１のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記電源線と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の他方は、前記第３のトランジスタのソース電極又はドレイン電極の一方と常に導通し、
前記第３のトランジスタのソース電極又はドレイン電極の他方は、配線と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の一方は、前記電源線と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第１のトランジスタのゲート電極と常に導通し、
前記第４のトランジスタのゲート電極は、前記第３のトランジスタのゲート電極と常に導通し、
前記第１のトランジスタのゲート電極として機能する領域を有する第１の導電層は、前記第４のトランジスタのソース電極又はドレイン電極の他方として機能する領域を有する第２の導電層を介して、前記第２のトランジスタのゲート電極として機能する領域を有する第３の導電層と常に導通し、
前記第２の導電層は、第１の方向に延伸する領域において、前記第３のトランジスタのゲート電極として機能する領域と、前記第４のトランジスタのゲート電極として機能する領域と、を有する第４の導電層と交差する領域を有し、
前記第３の導電層は、前記第１の方向と交差する第２の方向に延伸する領域において、前記第１のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、前記第２のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、前記第４のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、前記電源線として機能する領域と、を有する第５の導電層と交差する領域を有し、
前記第４の導電層は、前記第２の方向に延伸する領域において、前記第２のトランジスタのソース電極又はドレイン電極の他方として機能する領域と、前記第３のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、を有する第６の導電層と交差する領域を有し、
前記第３のトランジスタのソース電極又はドレイン電極の他方として機能する領域を有する第７の導電層は、前記第４の導電層と同層に設けられた第８の導電層を介して、前記配線として機能する領域を有し、且つ前記第５の導電層と同層に設けられた第９の導電層と常に導通し、
平面視において、前記第３のトランジスタのチャネル形成領域を有する半導体層は、前記第９の導電層と前記第５の導電層との間に位置する領域を有し、
平面視において、前記第１乃至４のトランジスタのチャネル長方向は、前記第２の方向に沿った方向である、半導体装置。

【請求項6】

第１乃至第４のトランジスタを有し、
前記第１のトランジスタのソース電極又はドレイン電極の一方は、電源線と常に導通し、
前記第１のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の一方は、前記電源線と常に導通し、
前記第２のトランジスタのソース電極又はドレイン電極の他方は、前記第３のトランジスタのソース電極又はドレイン電極の一方と常に導通し、
前記第３のトランジスタのソース電極又はドレイン電極の他方は、配線と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の一方は、前記電源線と常に導通し、
前記第４のトランジスタのソース電極又はドレイン電極の他方は、前記第１のトランジスタのゲート電極と常に導通し、
前記第４のトランジスタのゲート電極は、前記第３のトランジスタのゲート電極と常に導通し、
前記第１のトランジスタのゲート電極として機能する領域を有する第１の導電層は、前記第４のトランジスタのソース電極又はドレイン電極の他方として機能する領域を有する第２の導電層を介して、前記第２のトランジスタのゲート電極として機能する領域を有する第３の導電層と常に導通し、
前記第２の導電層は、第１の方向に延伸する領域において、前記第３のトランジスタのゲート電極として機能する領域と、前記第４のトランジスタのゲート電極として機能する領域と、を有する第４の導電層と交差する領域を有し、
前記第３の導電層は、前記第１の方向と交差する第２の方向に延伸する領域において、前記第１のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、前記第２のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、前記第４のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、前記電源線として機能する領域と、を有する第５の導電層と交差する領域を有し、
前記第４の導電層は、前記第２の方向に延伸する領域において、前記第２のトランジスタのソース電極又はドレイン電極の他方として機能する領域と、前記第３のトランジスタのソース電極又はドレイン電極の一方として機能する領域と、を有する第６の導電層と交差する領域を有し、
前記第３のトランジスタのソース電極又はドレイン電極の他方として機能する領域を有する第７の導電層は、前記第４の導電層と同層に設けられた第８の導電層を介して、前記配線として機能する領域を有し、且つ前記第５の導電層と同層に設けられた第９の導電層と常に導通し、
前記第８の導電層は、前記第５の導電層と同層に設けられた第１０の導電層と交差する領域を有し、
平面視において、前記第３のトランジスタのチャネル形成領域を有する半導体層は、前記第９の導電層と前記第５の導電層との間に位置する領域を有し、
平面視において、前記第１０の導電層は、前記半導体層と前記第９の導電層との間に位置する領域を有し、
平面視において、前記第１乃至４のトランジスタのチャネル長方向は、前記第２の方向に沿った方向である、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、駆動回路及び画素部に逆スタガ型薄膜トランジスタを有する表示装置に関する
。

【背景技術】

【0002】

電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体層でチ
ャネル形成領域が形成される薄膜トランジスタが知られている。薄膜トランジスタに用い
られる半導体層として、非晶質シリコン、微結晶シリコンまたは多結晶シリコンを用いる
技術が開示されている。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置で
あり、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。

【0003】

また、表示装置のコスト削減のため、外付けの部品数を減らし、ゲートドライバーを、非
晶質シリコンまたは微結晶シリコンを用いた薄膜トランジスタで構成する表示装置がある
（特許文献１参照）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００５－０４９８３２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタは、電界効果移動度
及びオン電流が低いといった問題がある。また、長期の使用により薄膜トランジスタが劣
化し、しきい値電圧がシフトしてしまい、オン電流が低下するという問題がある。非晶質
シリコン層でチャネル形成領域が形成される薄膜トランジスタでゲートドライバーのよう
な駆動回路を構成する場合は、チャネル形成領域の幅を広くし、薄膜トランジスタの面積
を大きくすることで、しきい値電圧のシフトによるオン電流の低下が生じても、十分なオ
ン電流を確保している。

【0006】

または、駆動回路を構成する薄膜トランジスタの数を増やして、各薄膜トランジスタの動
作時間を短くすることで、薄膜トランジスタの劣化を低減して、十分なオン電流を確保し
ている。

【0007】

このため、非晶質シリコン層でチャネル形成領域が形成される薄膜トランジスタで駆動回
路を形成する表示装置において、駆動回路の占有面積が広く、表示装置の狭額縁化の妨げ
となり、表示領域である画素部の面積が小さくなってしまう。

【0008】

一方、微結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、非晶質シ
リコンによる薄膜トランジスタと比較して、電界効果移動度が向上するもののオフ電流が
高くなってしまい、十分なスイッチング特性が得られないといった問題がある。

【0009】

多結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、上記二種類の薄
膜トランジスタよりも電界効果移動度が格段に高く、高いオン電流が得られるといった特
性がある。この薄膜トランジスタは、前記した特性により、画素に設けられるスイッチン
グ用のトランジスタのみならず、高速動作が要求されるドライバ回路をも構成することが
できる。

【0010】

しかし、多結晶シリコン層でチャネル形成領域が形成される薄膜トランジスタは、非晶質
シリコン層で薄膜トランジスタを形成する場合に比べ半導体層の結晶化工程が必要となり
、製造コストが増大することが問題となっている。例えば、多結晶シリコン層の製造のた
めに必要なレーザアニール技術は、レーザビームの照射面積が小さく大画面の液晶パネル
を効率よく生産することができないといった問題がある。

【0011】

そこで、本発明の一形態は、作製コストの低減が可能であり、且つ画像の表示特性に優れ
た表示装置を提供することを課題とする。また、本発明の一形態は、作製コストの低減が
可能であり、且つ狭額縁化が可能な表示装置を提供することを課題とする。

【課題を解決するための手段】

【0012】

本発明は、駆動回路部、及び画素部を有し、駆動回路部は論理回路部と、スイッチ部また
はバッファ部を有する表示装置であり、駆動回路部及び画素部を構成するＴＦＴは、極性
が同じ逆スタガ型ＴＦＴであり、スイッチ部またはバッファ部は、オン電流を多く流すこ
とが可能な逆スタガ型ＴＦＴを用いて構成され、論理回路部はデプレッション型のＴＦＴ
及びエンハンスメント型のＴＦＴで構成されたインバータ回路（以下、ＥＤＭＯＳ回路と
いう。）で構成されることを特徴とする。

【0013】

オン電流を多く流すことが可能なＴＦＴとしては、デュアルゲート型の逆スタガ型ＴＦＴ
またはデプレッション型の逆スタガ型ＴＦＴを用いる。

【0014】

ＥＤＭＯＳ回路は、しきい値電圧が異なる２つ以上の逆スタガ型ＴＦＴ、代表的にはデプ
レッション型のＴＦＴ及びエンハンスメント型のＴＦＴを有する。デプレッション型のＴ
ＦＴを、第１のゲート電極と、第１のゲート絶縁層と、第１のゲート絶縁層上に形成され
る半導体層と、半導体層上に形成される第２のゲート絶縁層と、第２のゲート絶縁層上に
第２のゲート電極が形成されるデュアルゲート型の逆スタガ型薄膜トランジスタで形成す
ることで、しきい値電圧を制御し、ＥＤＭＯＳ回路を構成することができる。

【0015】

または、デプレッション型のＴＦＴとして、チャネル形成領域にドナーとなる不純物元素
が添加された半導体層を有する逆スタガ型ＴＦＴを用い、エンハンスメント型のＴＦＴと
して、チャネル形成領域にドナーとなる不純物元素が添加されない半導体層を用いること
で、ＥＤＭＯＳ回路を構成することができる。

【0016】

または、デプレッション型のＴＦＴとして、チャネル形成領域にアクセプターとなる不純
物元素が添加されない半導体層を有する逆スタガ型ＴＦＴを用い、エンハンスメント型の
ＴＦＴとして、チャネル形成領域にアクセプターとなる不純物元素が添加された半導体層
を用いることで、ＥＤＭＯＳ回路を構成することができる。

【0017】

また、本発明の表示装置において作製される逆スタガ型ＴＦＴは、ゲート電極と、ゲート
電極上に形成されるゲート絶縁層と、ゲート絶縁層上に形成される半導体層と、半導体層
上に形成されるソース領域及びドレイン領域として機能する不純物半導体層と、配線とを
有し、ゲート絶縁層上に形成される半導体層は、ゲート絶縁層側に微結晶半導体層が形成
され、ソース領域及びドレイン領域側に非晶質半導体層を有する。または、ゲート絶縁層
側に微結晶半導体層が形成され、ソース領域及びドレイン領域側に非晶質半導体層を有し
、微結晶半導体層及び非晶質半導体層の間に、錐状の微結晶半導体領域と、当該領域を充
填する非晶質半導体領域とを有する。このため、逆スタガ型ＴＦＴのオン電流を高めつつ
、オフ電流を抑えることができる。

【0018】

なお、オン電流とは、トランジスタがオン状態のときに、ソース電極とドレイン電極の間
に流れる電流をいう。例えば、ｎ型のトランジスタの場合には、ゲート電圧がトランジス
タの閾値電圧よりも高いときにソース電極とドレイン電極との間に流れる電流である。

【0019】

また、オフ電流とは、トランジスタがオフ状態のときに、ソース電極とドレイン電極の間
に流れる電流をいう。例えば、ｎ型のトランジスタの場合には、ゲート電圧がトランジス
タの閾値電圧よりも低いときにソース電極とドレイン電極との間に流れる電流である。

【0020】

なお、本明細書中における表示装置とは、画像表示デバイス、発光デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。

【発明の効果】

【0021】

本発明により、表示装置のコストを低減しつつ、且つ画像の表示特性を向上させることが
できる。また、表示装置の狭額縁化が可能となり、表示装置における表示領域を拡大する
ことができる。

【図面の簡単な説明】

【0022】

【図1】本発明の一実施の形態に係る表示装置の全体を説明するブロック図。

【図2】本発明の一実施の形態に係る表示装置における配線、入力端子等の配置を説明する図。

【図3】シフトレジスタ回路の構成を説明するブロック図。

【図4】フリップフロップ回路の一例を示す図。

【図5】フリップフロップ回路のレイアウト図（上面図）を示す図。

【図6】シフトレジスタ回路の動作を説明するためのタイミングチャートを示す図。

【図7】本発明の一実施の形態に係る表示装置を説明する断面図。

【図8】本発明の一実施の形態に係る表示装置を説明する断面図および上面図。

【図9】本発明の一実施の形態に係る表示装置における薄膜トランジスタを説明する断面図。

【図10】本発明の一実施の形態に係る表示装置を説明する断面図。

【図11】本発明の一実施の形態に係る表示装置を説明する断面図および上面図。

【図12】本発明の一実施の形態に係る表示装置を説明する断面図。

【図13】本発明の一実施の形態に係る表示装置を説明する断面図および上面図。

【図14】本発明の一実施の形態に係る表示装置おける駆動回路を説明する断面図および上面図。

【図15】本発明の一実施の形態に係る表示装置の作製方法を説明する断面図。

【図16】本発明の一実施の形態に係る表示装置の作製方法を説明する断面図。

【図17】本発明の一実施の形態に係る表示装置の作製方法を説明する断面図。

【図18】本発明の一実施の形態に係る表示装置の作製方法を説明する断面図。

【図19】本発明の一実施の形態に係る表示装置の作製方法に適用可能な多階調マスクを説明する図。

【図20】本発明の一実施の形態に係る表示装置の作製方法を説明する平面図。

【図21】本発明の一実施の形態に係る表示装置の作製方法を説明する断面図。

【図22】本発明の一実施の形態に係る表示装置の作製方法を説明する断面図。

【図23】本発明の一実施の形態に係る表示装置の作製方法を説明する断面図。

【図24】本発明の一実施の形態に係る表示装置に適用する保護回路を説明する等価回路図。

【図25】本発明の一実施の形態に係る表示装置の端子部を説明する図。

【図26】本発明の一実施の形態に係る表示装置の端子部を説明する図。

【図27】本発明の一実施の形態に係る液晶表示装置の一例を説明する図。

【図28】本発明の一実施の形態に係る発光表示装置の一例を説明する図。

【図29】本発明の一実施の形態を適用した電子機器の一例を説明する図。

【発明を実施するための形態】

【0023】

本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の
説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形
態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。
したがって、本発明は以下に示す実施の形態及び実施例の記載内容のみに限定して解釈さ
れるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指
す符号は異なる図面間でも共通して用いる。

【0024】

（実施の形態１）
本実施の形態では、本発明の一形態である表示装置について、ブロック図等を参照して説
明する。

【0025】

図１（Ａ）は、アクティブマトリクス型液晶表示装置のブロック図の一例を示す。図１（
Ａ）に示す液晶表示装置は、基板１００上に表示素子を備えた画素を複数有する画素部１
０１と、各画素のゲート電極に接続された走査線を制御する走査線駆動回路１０２と、選
択された画素へのビデオ信号の入力を制御する信号線駆動回路１０３と、を有する。

【0026】

図１（Ｂ）は、本発明を適用したアクティブマトリクス型発光表示装置のブロック図の一
例を示す。図１（Ｂ）に示す発光表示装置は、基板１１０上に表示素子を備えた画素を複
数有する画素部１１１と、各画素のゲート電極に接続された走査線を制御する第１の走査
線駆動回路１１２及び第２の走査線駆動回路１１３と、選択された画素へのビデオ信号の
入力を制御する信号線駆動回路１１４と、を有する。一つの画素にスイッチング用ＴＦＴ
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ。以下、ＴＦＴという。）と電流制御用Ｔ
ＦＴの２つを配置する場合、図１（Ｂ）に示す発光表示装置では、スイッチング用ＴＦＴ
のゲート電極に接続された第１の走査線に入力される信号を第１の走査線駆動回路１１２
で生成し、電流制御用ＴＦＴのゲート電極に接続された第２の走査線に入力される信号を
第２の走査線駆動回路１１３で生成する。ただし、第１の走査線に入力される信号と、第
２の走査線に入力される信号とを、一の走査線駆動回路で生成する構成としてもよい。ま
た、例えば、スイッチング素子が有するＴＦＴの数によって、スイッチング素子の動作を
制御するのに用いられる第１の走査線が、各画素に複数設けられていてもよい。この場合
、複数の第１の走査線に入力される信号を、全て１つの走査線駆動回路で生成してもよい
し、複数の走査線駆動回路を設けてこれらの各々で生成してもよい。

【0027】

なお、ここでは、走査線駆動回路１０２、第１の走査線駆動回路１１２、第２の走査線駆
動回路１１３、及び信号線駆動回路１０３、１１４を表示装置に作製する形態を示したが
、走査線駆動回路１０２、第１の走査線駆動回路１１２、または第２の走査線駆動回路１
１３の一部をＩＣ等の半導体装置で実装してもよい。また、信号線駆動回路１０３、１１
４の一部をＩＣ等の半導体装置で実装してもよい。

【0028】

図２は、表示装置を構成する、信号入力端子、走査線、信号線、非線形素子を含む保護回
路及び画素部の位置関係を説明する図である。絶縁表面を有する基板１２０上には走査線
１２３と信号線１２４が交差して配置され、画素部１２７が構成されている。なお、画素
部１２７は、図１に示す画素部１０１と画素部１１１に相当する。

【0029】

画素部１２７は複数の画素１２８がマトリクス状に配列して構成されている。画素１２８
は、走査線１２３と信号線１２４に接続する画素ＴＦＴ１２９、保持容量部１３０、画素
電極１３１を含んで構成されている。

【0030】

ここで示す画素構成において、保持容量部１３０では、一方の電極と画素ＴＦＴ１２９が
接続され、他方の電極と容量線１３２が接続される場合を示している。また、画素電極１
３１は表示素子（液晶素子、発光素子、コントラスト媒体（電子インク）等）を駆動する
一方の電極を構成する。これらの表示素子の他方の電極はコモン端子１３３に接続されて
いる。

【0031】

保護回路は、画素部１２７と、信号線入力端子１２２との間に配設されている。また、走
査線駆動回路と、画素部１２７の間に配設されている。本実施の形態では、複数の保護回
路を配設して、走査線１２３、信号線１２４及び容量配線１３７に静電気等によりサージ
電圧が印加され、画素ＴＦＴ１２９等が破壊されないように構成されている。そのため、
保護回路にはサージ電圧が印加されたときに、コモン配線に電荷を逃がすように構成され
ている。

【0032】

本実施の形態では、走査線１２３の保護回路１３４、信号線１２４の保護回路１３５、容
量配線１３７の保護回路１３６を配設する例を示している。ただし、保護回路の配設位置
はこれに限定されない。また、走査線駆動回路をＩＣ等の半導体装置で実装しない場合は
、走査線１２３側に保護回路１３４を設けなくともよい。

【0033】

これらの回路の各々に本発明のＴＦＴを用いることで、以下の利点がある。

【0034】

画素ＴＦＴは、スイッチング特性が高いことが好ましい。画素ＴＦＴのスイッチング特性
を高めることで、表示装置のコントラスト比を高めることができる。スイッチング特性を
高めるためには、オン電流を大きくし、オフ電流を小さくすることが有効である。本発明
を適用した画素ＴＦＴは、オン電流が大きく、オフ電流が小さいため、スイッチング特性
の高いものとすることができ、コントラスト比の高い薄膜トランジスタを実現することが
できる。

【0035】

駆動回路は、論理回路部と、スイッチ部またはバッファ部とに大別される。論理回路部に
設けるＴＦＴは閾値電圧を制御することが可能な構成であるとよい。一方で、スイッチ部
またはバッファ部に設けるＴＦＴはオン電流が大きいことが好ましい。この構成により、
論理回路部に設けるＴＦＴの閾値電圧の制御が可能となり、スイッチ部またはバッファ部
に設けるＴＦＴのオン電流を大きくすることが可能となる。更には、駆動回路が占有する
面積を小さくし、狭額縁化にも寄与する。

【0036】

保護回路は、画素部の周縁に設けられるため狭額縁化を阻害する一因となっていた。しか
しながら、本明細書に示す表示装置は、保護回路の面積を縮小することができるため、狭
額縁化が阻害されることを抑制することができる。

【0037】

（実施の形態２）
本実施の形態では、実施の形態１にて説明した表示装置の駆動回路の回路図等について図
３乃至図６を参照して説明する。

【0038】

まず、実施の形態１に示す走査線駆動回路を構成するシフトレジスタ回路について説明す
る。

【0039】

図３に示すシフトレジスタ回路は、フリップフロップ回路２０１を複数有し、制御信号線
２０２、制御信号線２０３、制御信号線２０４、制御信号線２０５、制御信号線２０６、
及びリセット線２０７を有する。

【0040】

図３のシフトレジスタ回路に示すように、フリップフロップ回路２０１では、初段の入力
端子ＩＮに、制御信号線２０２を介して、スタートパルスＳＳＰが入力され、次段以降の
入力端子ＩＮに前段のフリップフロップ回路２０１の出力信号端子Ｓ_ＯＵＴが接続されて
いる。また、Ｎ段目（Ｎは自然数である。）のリセット端子ＲＥＳは、（Ｎ＋３）段目の
フリップフロップ回路の出力信号端子Ｓ_ｏｕｔとリセット線２０７を介して接続されてい
る。Ｎ段目のフリップフロップ回路２０１のクロック端子ＣＬＫには、制御信号線２０３
を介して、第１のクロック信号ＣＬＫ１が入力されると仮定すると、（Ｎ＋１）段目のフ
リップフロップ回路２０１のクロック端子ＣＬＫには、制御信号線２０４を介して、第２
のクロック信号ＣＬＫ２が入力される。また、（Ｎ＋２）段目のフリップフロップ回路２
０１のクロック端子ＣＬＫには、制御信号線２０５を介して、第３のクロック信号ＣＬＫ
３が入力される。また、（Ｎ＋３）段目のフリップフロップ回路２０１のクロック端子Ｃ
ＬＫには、制御信号線２０６を介して、第４のクロック信号ＣＬＫ４が入力される。そし
て、（Ｎ＋４）段目のフリップフロップ回路２０１のクロック端子ＣＬＫには、制御信号
線２０３を介して、第１のクロック信号ＣＬＫ１が入力される。また、Ｎ段目のフリップ
フロップ回路２０１は、ゲート出力端子Ｇ_ｏｕｔより、Ｎ段目のフリップフロップ回路の
出力ＳＲｏｕｔＮを出力する。

【0041】

なお、フリップフロップ回路２０１と、電源及び電源線との接続を図示していないが、各
フリップフロップ回路２０１には電源線を介して電源電位Ｖｄｄ及び電源電位ＧＮＤが供
給されている。

【0042】

なお、本明細書で説明する電源電位は、基準電位を０Ｖとした場合の、電位差に相当する
。そのため、電源電位のことを電源電圧と呼ぶこともある。

【0043】

なお、本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されて
いるものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気
的に接続されているとは、ＡとＢとの間に何らかの電気的作用を有する対象物が存在する
とき、対象物を介してＡとＢとが概略同一ノードとなる場合を表すものとする。具体的に
は、ＴＦＴのようなスイッチング素子を介してＡとＢとが接続され、該スイッチング素子
の導通によって、ＡとＢとが概略同電位となる場合や、抵抗素子を介してＡとＢとが接続
され、該抵抗素子の両端に発生する電位差が、ＡとＢとを含む回路の動作に影響しない程
度となっている場合等、回路動作を考えた場合にＡとＢとを同一ノードとして捉えて差し
支えない状態である場合を表す。

【0044】

次に、図４に、図３で示したシフトレジスタ回路が有するフリップフロップ回路２０１の
一形態を示す。図４に示すフリップフロップ回路２０１は、論理回路部２１１と、スイッ
チ部２１２と、を有する。論理回路部２１１は、ＴＦＴ２１３乃至ＴＦＴ２１８を有する
。また、スイッチ部２１２は、ＴＦＴ２１９乃至ＴＦＴ２２２を有している。なお論理回
路部２１１とは、外部より入力される信号に応じて後段の回路であるスイッチ部２１２に
出力する信号を切り替えるための回路である。また、スイッチ部２１２とは、外部及び論
理回路部２１１から入力される信号に応じてスイッチとなるＴＦＴのオンまたはオフの切
り替え、当該ＴＦＴのサイズ及び構造に応じた電流を出力するための回路である。

【0045】

フリップフロップ回路２０１において、入力端子ＩＮはＴＦＴ２１４のゲート端子、及び
ＴＦＴ２１７のゲート端子に接続されている。リセット端子は、ＴＦＴ２１３のゲート端
子に接続されている。クロック端子ＣＬＫは、ＴＦＴ２１９の第１端子、及びＴＦＴ２２
１の第１端子に接続されている。電源電位Ｖｄｄが供給される電源線は、ＴＦＴ２１４の
第１端子、並びにＴＦＴ２１６の第２端子に接続されている。電源電位ＧＮＤが供給され
る電源線は、ＴＦＴ２１３の第２端子、ＴＦＴ２１５の第２端子、ＴＦＴ２１７の第２端
子、ＴＦＴ２１８の第２端子、ＴＦＴ２２０の第２端子、及びＴＦＴ２２２の第２端子に
接続されている。また、ＴＦＴ２１３の第１端子、ＴＦＴ２１４の第２端子、ＴＦＴ２１
５の第１端子、ＴＦＴ２１８のゲート端子、ＴＦＴ２１９のゲート端子、及びＴＦＴ２２
１のゲート端子は互いに接続されている。また、ＴＦＴ２１６の第１端子及びゲート端子
は、ＴＦＴ２１５のゲート端子、ＴＦＴ２１７の第１端子、ＴＦＴ２１８の第１端子、Ｔ
ＦＴ２２０のゲート端子、及びＴＦＴ２２２のゲート端子に接続されている。また、ゲー
ト出力端子Ｇ_ｏｕｔは、ＴＦＴ２１９の第２端子、及びＴＦＴ２２０の第１端子に接続さ
れている。出力信号端子Ｓ_ｏｕｔは、ＴＦＴ２２１の第２端子、及びＴＦＴ２２２の第１
端子に接続されている。

【0046】

なお、ここでは、ＴＦＴ２１３乃至ＴＦＴ２２２が、すべてＮ型ＴＦＴである場合につい
ての説明を行う。ただし、ＴＦＴ２１３乃至ＴＦＴ２２２は、Ｐ型ＴＦＴであってもよい
。

【0047】

なお、ＴＦＴは、ゲートと、ドレインと、ソースと、を含む少なくとも三つの端子を有す
る素子であり、ドレイン領域とソース領域の間にチャネル形成領域を有し、ドレイン領域
とチャネル形成領域とソース領域とを介して電流を流すことができる。ここで、ソースと
ドレインは、ＴＦＴの構造や動作条件等によって入れ替わることがあるため、いずれがソ
ースであり、いずれがドレインであるかを特定することが困難である。そこで、ソース及
びドレインとして機能する領域を、ソースもしくはドレインと呼ばず、例えば、それぞれ
を第１端子、第２端子と表記する。また、この場合に、ゲートとして機能する端子につい
ては、ゲート端子と表記する。

【0048】

次に、図４に示したフリップフロップ回路２０１のレイアウト図の一例を図５に示す。

【0049】

図５のフリップフロップ回路は、電源電位Ｖｄｄが供給される電源線２３１、リセット線
２３２、制御信号線２０３、制御信号線２０４、制御信号線２０５、制御信号線２０６、
制御信号線２３３、電源電位ＧＮＤが供給される電源線２３４、論理回路部２１１、及び
スイッチ部２１２を有する。論理回路部２１１は、ＴＦＴ２１３乃至ＴＦＴ２１８を有す
る。また、スイッチ部２１２は、ＴＦＴ２１９乃至ＴＦＴ２２２を有している。また、図
５では、ゲート出力端子Ｇ_ｏｕｔに接続される配線、出力信号端子Ｓ_ｏｕｔに接続される
配線についても示している。

【0050】

図５中では、半導体層２３５、第１の配線層２３６、第２の配線層２３７、第３の配線層
２３８、コンタクトホール２３９について示している。なお、第１の配線層２３６は、ゲ
ート電極を形成する層により形成し、第２の配線層２３７は、ＴＦＴのソース電極または
ドレイン電極を形成する層により形成し、第３の配線層２３８は、画素部における画素電
極を形成する層により形成すればよい。ただし、これに限定されず、例えば第３の配線層
２３８を、画素電極を形成する層とは別の配線層として形成してもよい。

【0051】

なお、図５中の各回路素子間の接続関係は、図４で説明した通りである。なお、図５では
、第１のクロック信号が入力されるフリップフロップ回路について示しているため、制御
信号線２０４乃至制御信号線２０６との接続については図示されていない。

【0052】

本実施の形態は、図５のフリップフロップ回路のレイアウト図において、論理回路部２１
１が有するＴＦＴ２１６またはＴＦＴ２１７のしきい値電圧を制御することで、ＥＤＭＯ
Ｓ回路２２３を構成することができる。代表的には、ＴＦＴ２１６をデプレッション型と
し、ＴＦＴ２１７をエンハンスメント型としたＥＤＭＯＳ回路２２３で構成し、スイッチ
部２１２が有するＴＦＴ２１９乃至ＴＦＴ２２２をデュアルゲート型のＴＦＴ、またはデ
プレッション型のＴＦＴとすることを特徴の一とする。

【0053】

デプレッション型のＴＦＴ２１６のチャネル形成領域を、ドナーとなる不純物元素を有す
る半導体層とし、エンハンスメント型のＴＦＴ２１７のチャネル形成領域は、ドナーとな
る不純物元素が添加されない半導体層とすることで、ＥＤＭＯＳ回路２２３を形成するこ
とができる。

【0054】

または、デプレッション型のＴＦＴ２１６のチャネル形成領域をアクセプターとなる不純
物元素が添加されない半導体層とし、エンハンスメント型のＴＦＴ２１７のチャネル形成
領域をアクセプターとなる不純物元素を有する半導体層とすることで、ＥＤＭＯＳ回路２
２３を形成することができる。

【0055】

または、デプレッション型のＴＦＴ２１６またはエンハンスメント型のＴＦＴ２１７をデ
ュアルゲート型のＴＦＴで形成し、バックゲート電極の電位を制御することで、デプレッ
ション型のＴＦＴ２１６またはエンハンスメント型のＴＦＴ２１７を形成することができ
るため、ＥＤＭＯＳ回路２２３を形成することができる。

【0056】

このため、表示装置のＴＦＴをｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴのように、
一方の極性のＴＦＴのみで形成することができる。

【0057】

また、論理回路部２１１におけるＴＦＴ２１６は電源電位Ｖｄｄに応じて電流を流すため
のＴＦＴであり、デュアルゲート型ＴＦＴまたはＴＦＴ２１６をデプレッション型のＴＦ
Ｔとして、流れる電流を大きくすることにより、性能を低下させることなく、ＴＦＴの小
型化を図ることができる。

【0058】

また、スイッチ部２１２を構成するＴＦＴにおいて、ＴＦＴを流れる電流量を大きくし、
且つオンとオフの切り替えを高速に行うことができるため、性能を低下させることなくＴ
ＦＴが占める面積を縮小することができる。従って、該ＴＦＴにより構成される回路が占
める面積を縮小することもできる。なお、スイッチ部２１２におけるＴＦＴ２１９乃至Ｔ
ＦＴ２２２は、図示するように半導体層２３５を第１の配線層２３６及び第３の配線層２
３８で挟むようにレイアウトして、デュアルゲート型ＴＦＴを形成すればよい。

【0059】

また、図５では、デュアルゲート型ＴＦＴが、半導体層２３５を第１の配線層２３６と、
コンタクトホール２３９により第１の配線層２３６に接続されて同電位となった第３の配
線層２３８と、により挟まれて構成される例を示したが、本発明はこの構成に限定されな
い。例えば、第３の配線層２３８に対して、別途制御信号線を設け、第３の配線層２３８
の電位を第１の配線層２３６から独立して制御する構成としてもよい。第３の配線層２３
８により、ＴＦＴのしきい値電圧を制御して、ＴＦＴを流れる電流量を増やすことで、性
能を低下させることなく、ＴＦＴが占める面積、更には該ＴＦＴにより構成される回路が
占める面積を縮小することができる。

【0060】

なお、図５に示すフリップフロップ回路のレイアウト図において、ＴＦＴ２１３乃至ＴＦ
Ｔ２２２のチャネル形成領域の形状をＵ字型（コの字型または馬蹄型）にしてもよい。ま
た、図５中では、各ＴＦＴのサイズを等しくしているが、後段の負荷の大きさに応じて出
力信号端子Ｓ_ｏｕｔまたはゲート出力端子Ｇ_ｏｕｔに接続される各ＴＦＴの大きさを適宜
変更してもよい。

【0061】

次に、図６に示すタイミングチャートを用いて、図３に示すシフトレジスタ回路の動作に
ついて説明する。図６は、図３に示した制御信号線２０２乃至制御信号線２０６にそれぞ
れ供給されるスタートパルスＳＳＰ、第１のクロック信号ＣＬＫ１乃至第４のクロック信
号ＣＬＫ４、及び１段目乃至５段目のフリップフロップ回路の出力信号端子Ｓ_ｏｕｔから
出力されるＳｏｕｔ１乃至Ｓｏｕｔ５について示している。なお、図６の説明では、図４
及び図５において各素子に付した符号を用いる。

【0062】

なお、図６は、フリップフロップ回路が有するＴＦＴのそれぞれが、Ｎ型ＴＦＴの場合の
タイミングチャートである。また第１のクロック信号ＣＬＫ１及び第４のクロック信号Ｃ
ＬＫ４は図示するように１／４波長（点線にて区分けした一区間）ずつシフトした構成と
なっている。

【0063】

まず、期間Ｔ１において、１段目のフリップフロップ回路には、スタートパルスＳＳＰが
Ｈレベルで入力され、論理回路部２１１はスイッチ部のＴＦＴ２１９及びＴＦＴ２２１を
オンし、ＴＦＴ２２０及びＴＦＴ２２２をオフにする。このとき、第１のクロック信号Ｃ
ＬＫ１はＬレベルであるため、Ｓｏｕｔ１はＬレベルである。

【0064】

なお、期間Ｔ１において、２段目以降のフリップフロップ回路には、ＩＮ端子に信号が入
力されないため、動作することなくＬレベルを出力している。なお、初期状態では、シフ
トレジスタ回路の各フリップフロップ回路は、Ｌレベルを出力するものとして説明を行う
。

【0065】

次に、期間Ｔ２において、１段目のフリップフロップ回路では、期間Ｔ１と同様に、論理
回路部２１１がスイッチ部２１２の制御を行う。期間Ｔ２では、第１のクロック信号ＣＬ
Ｋ１はＨレベルとなるため、Ｓｏｕｔ１はＨレベルとなる。また、期間Ｔ２では、２段目
のフリップフロップ回路には、Ｓｏｕｔ１がＨレベルでＩＮ端子に入力され、論理回路部
２１１がスイッチ部のＴＦＴ２１９及びＴＦＴ２２１をオンし、ＴＦＴ２２０及びＴＦＴ
２２２をオフする。このとき、第２のクロック信号ＣＬＫ２はＬレベルであるため、Ｓｏ
ｕｔ２はＬレベルである。

【0066】

なお、期間Ｔ２において、３段目以降のフリップフロップ回路には、ＩＮ端子に信号が入
力されないため、動作することなくＬレベルを出力している。

【0067】

次に、期間Ｔ３において、１段目のフリップフロップ回路では、期間Ｔ２の状態を保持す
るように論理回路部２１１がスイッチ部２１２の制御を行う。そのため、期間Ｔ３では、
第１のクロック信号ＣＬＫ１はＨレベルであり、Ｓｏｕｔ１はＨレベルとなる。また、期
間Ｔ３において、２段目のフリップフロップ回路では、期間Ｔ２と同様に、論理回路部２
１１がスイッチ部２１２の制御を行う。期間Ｔ３では、第２のクロック信号ＣＬＫ２はＨ
レベルであるため、Ｓｏｕｔ２はＨレベルである。また、期間Ｔ３の３段目のフリップフ
ロップ回路には、Ｓｏｕｔ２がＨレベルでＩＮ端子に入力され、論理回路部２１１がスイ
ッチ部のＴＦＴ２１９及び２２１をオンし、ＴＦＴ２２０及び２２２をオフにする。この
とき、第３のクロック信号ＣＬＫ３はＬレベルであるため、Ｓｏｕｔ３はＬレベルである
。

【0068】

なお、期間Ｔ３において、４段目以降のフリップフロップ回路には、ＩＮ端子に信号が入
力されないため、動作することなくＬレベルを出力している。

【0069】

次に、期間Ｔ４において、第１のクロック信号ＣＬＫ１はＬレベルであり、Ｓｏｕｔ１は
Ｌレベルとなる。また、期間Ｔ４において、２段目のフリップフロップ回路では、期間Ｔ
３の状態を保持するように論理回路部２１１がスイッチ部２１２の制御を行う。そのため
、期間Ｔ４において、第２のクロック信号ＣＬＫ２はＨレベルであり、Ｓｏｕｔ２はＨレ
ベルとなる。また、期間Ｔ４において、３段目のフリップフロップ回路では、期間Ｔ３と
同様に、論理回路部２１１がスイッチ部２１２の制御を行う。期間Ｔ４では、第３のクロ
ック信号ＣＬＫ３はＨレベルであるため、Ｓｏｕｔ３はＨレベルである。また、期間Ｔ４
の４段目のフリップフロップ回路には、Ｓｏｕｔ３がＨレベルでＩＮ端子に入力され、論
理回路部２１１がスイッチ部２１２のＴＦＴ２１９及びＴＦＴ２２１をオンし、ＴＦＴ２
２０及びＴＦＴ２２２をオフにする。このとき、第４のクロック信号ＣＬＫ４はＬレベル
であるため、Ｓｏｕｔ４はＬレベルである。

【0070】

なお、期間Ｔ４において、５段目以降のフリップフロップ回路には、ＩＮ端子に信号が入
力されないため、動作することなくＬレベルを出力している。

【0071】

次に、期間Ｔ５において、１段目のフリップフロップ回路では、期間Ｔ４の状態を保持す
るように論理回路部２１１がスイッチ部２１２の制御を行う。そのため、期間Ｔ５におい
て、第１のクロック信号ＣＬＫ１はＬレベルであり、Ｓｏｕｔ１はＬレベルとなる。また
期間Ｔ５において、２段目のフリップフロップ回路では、期間Ｔ４と同様に、論理回路部
２１１がスイッチ部２１２の制御を行う。期間Ｔ５では、第２のクロック信号ＣＬＫ２は
Ｌレベルであるため、Ｓｏｕｔ２はＬレベルである。また、期間Ｔ５において、３段目の
フリップフロップ回路では、期間Ｔ４の状態を保持するように論理回路部２１１がスイッ
チ部２１２の制御を行う。そのため、期間Ｔ５において、第３のクロック信号ＣＬＫ３は
Ｈレベルであり、Ｓｏｕｔ３はＨレベルとなる。また、期間Ｔ５において４段目のフリッ
プフロップ回路には、期間Ｔ４と同様に、論理回路部２１１がスイッチ部２１２の制御を
行う。期間Ｔ５では、第４のクロック信号ＣＬＫ４はＨレベルであるため、Ｓｏｕｔ４は
Ｈレベルである。また、５段目以降のフリップフロップ回路は、１段目乃至４段目のフリ
ップフロップ回路と同様の配線関係であり、入力される信号のタイミングも同様であるた
め、説明は省略する。

【0072】

図３のシフトレジスタ回路で示したように、Ｓｏｕｔ４は１段目のフリップフロップ回路
のリセット信号を兼ねる。期間Ｔ５では、Ｓｏｕｔ４がＨレベルとなり、この信号が１段
目のフリップフロップ回路のリセット端子ＲＥＳに入力される。リセット信号が入力され
ることにより、スイッチ部２１２のＴＦＴ２１９及びＴＦＴ２２１をオフし、ＴＦＴ２２
０及びＴＦＴ２２２をオンする。そして、１段目のフリップフロップ回路のＳｏｕｔ１は
、次のスタートパルスＳＳＰが入力されるまで、Ｌレベルを出力することになる。

【0073】

以上説明した動作により、２段目以降のフリップフロップ回路でも、後段のフリップフロ
ップ回路から出力されるリセット信号に基づいて論理回路部のリセットが行われ、Ｓｏｕ
ｔ１乃至Ｓｏｕｔ５に示すように、クロック信号の１／４波長分シフトした波形の信号を
出力するシフトレジスタ回路とすることができる。

【0074】

また、フリップフロップ回路として、論理回路部２１１にエンハンスメント型とデプレッ
ション型を組み合わせたＥＤＭＯＳ回路のＴＦＴ、スイッチ部２１２にデュアルゲート型
のＴＦＴを具備する構成とすることにより、論理回路部２１１を構成するＴＦＴを流れる
電流量を大きくすることができ、性能を低下させることなく、ＴＦＴが占める面積、更に
は該ＴＦＴにより構成される回路が占める面積を縮小することができる。また、スイッチ
部２１２を構成するＴＦＴにおいては、ＴＦＴを流れる電流量を大きくし、オンとオフの
切り替えを高速に行うことができるため、性能を低下させることなくＴＦＴが占める面積
、更には該ＴＦＴにより構成される回路が占める面積を縮小することができる。従って、
表示装置の狭額縁化、小型化、高性能化を図ることができる。

【0075】

また、実施の形態１に示す信号線駆動回路に、ラッチ回路、レベルシフタ回路等を設ける
ことができる。信号線駆動回路から画素部に信号を送る最終段にバッファ部を設け、電流
量を増幅した信号を信号線駆動回路から画素部に送る。このため、バッファ部に、オン電
流が大きいＴＦＴ、代表的にはデュアルゲート型のＴＦＴまたはデプレッション型のＴＦ
Ｔを設けることで、ＴＦＴの面積を縮小することが可能であり、信号線駆動回路が占める
面積を縮小することができる。従って、表示装置の狭額縁化、小型化、高性能化を図るこ
とができる。なお、信号線駆動回路の一部であるシフトレジスタは、高速な動作を必要と
されるため、ＩＣ等を用いて表示装置に実装することが好ましい。

【0076】

（実施の形態３）
本実施の形態においては、実施の形態１及び実施の形態２に示す表示装置において、論理
回路部、スイッチ部、及び画素部の薄膜トランジスタの構造について示す。表示装置に用
いる薄膜トランジスタは、ｐ型よりもｎ型の方が、キャリアの移動度が高い。また、同一
の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えること
ができ、好ましい。そのため、本実施の形態では、ｎ型の薄膜トランジスタについて説明
する。

【0077】

図７及び図８（Ａ）は、本実施の形態にかかる表示装置の論理回路部３９１、スイッチ部
３９３、及び画素部３９５の一形態（構造１）の断面図を示す。

【0078】

図７に示す表示装置の論理回路部３９１においてＥＤＭＯＳ回路を示し、ＥＤＭＯＳ回路
のデプレッション型のＴＦＴまたはエンハンスメント型のＴＦＴの一方が、ゲート電極３
０３及びバックゲート電極３７３を有するデュアルゲート型のＴＦＴ３００ａで形成され
る。また、デプレッション型のＴＦＴまたはエンハンスメント型のＴＦＴの他方が、ＴＦ
Ｔ３００ｂで形成される。なお、図７に示す論理回路部３９１の断面図Ｃ－Ｄ、及び図８
（Ａ）に示す論理回路部３９１の断面図Ｃ－Ｅは、図８（Ｂ）の上面図のＣ－Ｄ、Ｃ－Ｅ
それぞれに対応する。

【0079】

図７に示す表示装置のスイッチ部３９３において、ゲート電極３０５及びバックゲート電
極３７４を有するデュアルゲート型のＴＦＴ３００ｃが形成される。

【0080】

図７に示す表示装置の画素部３９５の画素におけるスイッチング素子は、ＴＦＴ３００ｄ
で形成される。また、第２のゲート絶縁層３７９と、容量配線３５３、配線３７５とによ
り容量素子３００ｅが形成される。

【0081】

ＴＦＴ３００ａは、基板３０１上に、ゲート電極３０３と、第１の半導体層３３３ａと、
第２の半導体層３３３ｂと、第３の半導体層３６３と、ゲート電極３０３及び第１の半導
体層３３３ａの間に設けられる第１のゲート絶縁層３０９と、第３の半導体層３６３に接
するソース領域及びドレイン領域として機能する不純物半導体層３５５、３５６と、不純
物半導体層に接する配線３４６、３４７とを有する。また、第１の半導体層３３３ａ、第
２の半導体層３３３ｂと、第３の半導体層３６３と、第１のゲート絶縁層３０９と、不純
物半導体層３５５、３５６と、不純物半導体層に接する配線３４６、３４７とを覆う第２
のゲート絶縁層３７９が形成され、第２のゲート絶縁層３７９を介して、ゲート電極３０
３と対向する領域に、バックゲート電極３７３を有する。

【0082】

ＴＦＴ３００ｂは、基板３０１上に、ゲート電極３０４と、第１の半導体層３３３ａと、
第２の半導体層３３３ｂと、第３の半導体層３６３と、ゲート電極３０４及び第１の半導
体層３３３ａの間に設けられる第１のゲート絶縁層３０９と、第３の半導体層３６３に接
するソース領域及びドレイン領域として機能する不純物半導体層３５６、３５７と、不純
物半導体層に接する配線３４７、３４８とを有する。

【0083】

また、図８（Ａ）に示すように、ＴＦＴ３００ａのゲート電極３０３と、ＴＦＴ３００ａ
及びＴＦＴ３００ｂの配線３４７とが、画素電極３８３と同時に絶縁層３８１上に形成さ
れる配線３８４で接続される。

【0084】

ＴＦＴ３００ｃは、基板３０１上に、ゲート電極３０５と、第１の半導体層３３４ａと、
第２の半導体層３３４ｂと、第３の半導体層３６４と、ゲート電極３０５及び第１の半導
体層３３４ａの間に設けられる第１のゲート絶縁層３０９と、第３の半導体層３６４に接
するソース領域及びドレイン領域として機能する不純物半導体層３５８、３５９と、不純
物半導体層に接する配線３４９、３５０とを有する。また、第１の半導体層３３４ａと、
第２の半導体層３３４ｂと、第３の半導体層３６４と、第１のゲート絶縁層３０９と、不
純物半導体層３５８、３５９と、配線３４９、３５０とを覆う第２のゲート絶縁層３７９
が形成され、第２のゲート絶縁層３７９を介して、ゲート電極３０５と対向する領域に、
バックゲート電極３７４を有する。

【0085】

ＴＦＴ３００ｄは、基板３０１上に、ゲート電極３０６と、第１の半導体層３３５ａと、
第２の半導体層３３５ｂと、第３の半導体層３６５と、ゲート電極３０６及び第１の半導
体層３３５ａの間に設けられる第１のゲート絶縁層３０９と、第３の半導体層３６５に接
するソース領域及びドレイン領域として機能する不純物半導体層３６０、３６１と、不純
物半導体層に接する配線３５１、３５２とを有する。

【0086】

また、容量素子３００ｅは、第２のゲート絶縁層３７９と、容量配線３５３、配線３７５
とで構成される。

【0087】

基板３０１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えう
る程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性
を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用い
てもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ
酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。また
、基板３０１として、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ
×７２０ｍｍ、または６２０ｍｍ×７５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、
または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代
（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代
（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍ
ｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等のガラス基板を用い
ることができる。

【0088】

ゲート電極３０３～３０６、容量配線３０７は、モリブデン、チタン、クロム、タンタル
、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれら
を主成分とする合金材料を用いて、単層でまたは積層して形成することができる。また、
リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体層やＡｇＰｄＣ
ｕ合金を用いてもよい。

【0089】

例えば、ゲート電極３０３～３０６、容量配線３０７の二層の積層構造としては、アルミ
ニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を
積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二層
構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。三層の
積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコ
ンの合金またはアルミニウムとチタンの合金と、窒化チタン層またはチタン層とを積層し
た積層とすることが好ましい。電気的抵抗が低い層上にバリア層として機能する金属層が
積層されることで、電気的抵抗が低く、且つ金属層から半導体層への金属元素の拡散を防
止することができる。

【0090】

第１のゲート絶縁層３０９は、ＣＶＤ法またはスパッタリング法等を用いて、酸化シリコ
ン層、窒化シリコン層、酸化窒化シリコン層または窒化酸化シリコン層を単層でまたは積
層して形成することができる。また、第１のゲート絶縁層３０９を酸化シリコンまたは酸
化窒化シリコンにより形成することで、第１の半導体層３３３ａ～３３５ａを微結晶半導
体層とした場合、薄膜トランジスタの閾値電圧の変動を低減することができる。

【0091】

なお、本明細書中において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の
含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅ
ｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方
散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて
測定した場合に、組成範囲として酸素が５０～７０原子％、窒素が０．５～１５原子％、
シリコンが２５～３５原子％、水素が０．１～１０原子％の範囲で含まれるものをいう。
また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであ
って、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５
～３０原子％、窒素が２０～５５原子％、シリコンが２５～３５原子％、水素が１０～３
０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコ
ンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含
有比率が上記の範囲内に含まれるものとする。

【0092】

第１の半導体層３３３ａ～３３６ａは、微結晶半導体層で形成される。微結晶半導体とは
、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。微結晶半
導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持
ち格子歪みを有する結晶質な半導体であり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ま
しくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状結
晶または針状結晶が基板表面に対して法線方向に成長している。このため、柱状結晶また
は針状結晶の界面には、結晶粒界が形成される場合もある。

【0093】

微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコン
を示す５２０ｃｍ^－１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す
５２０ｃｍ^－１とアモルファスシリコンを示す４８０ｃｍ^－１の間に微結晶シリコンのラ
マンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため
水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウ
ム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませて格子歪みをさらに
助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導
体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。

【0094】

また、第１の半導体層３３３ａ～３３６ａに含まれる酸素及び窒素の二次イオン質量分析
法によって計測される濃度は、１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とすることで、第１
の半導体層３３３ａ～３３６ａの結晶性を高めることができるため好ましい。

【0095】

第３の半導体層３６３～３６６は、非晶質半導体層、またはハロゲンを有する非晶質半導
体層、または窒素を有する非晶質半導体層で形成される。窒素を有する非晶質半導体層に
含まれる窒素は、例えばＮＨ基またはＮＨ_２基として存在していてもよい。非晶質半導体
層としては、アモルファスシリコンを用いて形成する。

【0096】

第３の半導体層３６３～３６５を、窒素を有する非晶質半導体層で形成すると、非晶質半
導体層のバンドギャップのバンドテールと比較して、傾斜が急峻となり、バンドギャップ
が広くなり、トンネル電流が流れにくくなる。この結果、薄膜トランジスタのオフ電流を
低減することができる。

【0097】

図９に、図７の第１のゲート絶縁層３０９と、ソース領域及びドレイン領域として機能す
る不純物半導体層３５５～３６１の間の拡大図を示す。

【0098】

図９（Ａ）に示すように、第２の半導体層３３３ｂ～３３５ｂは、第１の半導体層３３３
ａ～３３５ａ及び第３の半導体層３６３～３６５の間に設けられる。また、第２の半導体
層３３３ｂ～３３５ｂは、微結晶半導体領域３６７、及び当該微結晶半導体領域３６７の
間に充填される非晶質半導体領域３６８を有する。具体的には、第１の半導体層３３３ａ
～３３５ａから凸状に伸びた微結晶半導体領域３６７と、第３の半導体層３６３～３６５
と同様の非晶質半導体領域３６８とで形成される。なお、非晶質半導体領域３６８の代わ
りに、ハロゲンを有する非晶質半導体領域、または窒素を有する非晶質半導体領域で形成
されてもよい。

【0099】

第３の半導体層３６３～３６５を、電気伝導度が低く、抵抗率が高い、非晶質半導体層、
ハロゲンを有する非晶質半導体層、窒素を有する非晶質半導体層、またはＮＨ基を有する
非晶質半導体層で形成することで、薄膜トランジスタのオフ電流を低減することができる
。また、第２の半導体層３３３ｂ～３３５ｂにおいて、錐形状の微結晶半導体領域３６７
を有するため、薄膜トランジスタがオン状態で配線に電圧を印加したときの縦方向（膜厚
方向）における抵抗、即ち、半導体層と、ソース領域またはドレイン領域との間の抵抗を
下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である。

【0100】

また、図９（Ｂ）に示すように、第２の半導体層３３３ｂ～３３５ｂは、第１の半導体層
３３３ａ～３３５ａ及び不純物半導体層３５５～３６１の間に設けられる構造としてもよ
い。即ち、第２の半導体層３３３ｂ～３３５ｂと不純物半導体層３５５～３６１との間に
第３の半導体層が形成されない構造である。第２の半導体層３３３ｂ～３３５ｂは、微結
晶半導体領域３６７、及び当該微結晶半導体領域３６７の間に充填される非晶質半導体領
域３６８を有する。具体的には、第１の半導体層３３３ａ～３３５ａから凸状に伸びた微
結晶半導体領域３６７と、非晶質半導体領域３６８とで形成される。図９（Ｂ）に示す構
造においては、非晶質半導体領域３６８に対する微結晶半導体領域３６７の割合が低いこ
とが好ましい。さらには、対となる不純物半導体層３５５～３６１の間、即ちキャリアが
流れる領域においては、微結晶半導体領域３６７の割合が低いことが好ましい。この結果
、薄膜トランジスタのオフ電流を低減することができる。また、第２の半導体層３３３ｂ
～３３５ｂにおいて、薄膜トランジスタがオン状態で配線に電圧を印加したときの縦方向
（膜厚方向）における抵抗、即ち、半導体層と、ソース領域またはドレイン領域との間の
抵抗を下げることが可能であり、薄膜トランジスタのオン電流を高めることが可能である
。

【0101】

微結晶半導体領域３６７は、第１のゲート絶縁層３０９から第３の半導体層３６３～３６
５へ向けて、先端が狭まる凸状の結晶粒である。なお、第１のゲート絶縁層３０９から第
３の半導体層３６３へ向けて幅が広がる凸状の結晶粒であってもよい。

【0102】

第２の半導体層３３３ｂ～３３５ｂにおいては、微結晶半導体領域３６７は、第１のゲー
ト絶縁層３０９から第３の半導体層３６３～３６５へ向けて、先端が狭まる凸状の結晶粒
の場合は、第１の半導体層３３３ａ～３３５ａ側のほうが、第３の半導体層３６３～３６
５側と比較して、微結晶半導体領域の割合が高い。これは、第１の半導体層３３３ａ～３
３５ａの表面から、微結晶半導体領域３６７が膜厚方向に成長するが、原料ガスにおける
シランに対する水素の流量が少ない、または窒素を含む原料ガスの濃度が高いと、微結晶
半導体領域３６７の結晶粒の成長が抑制され、錐状の結晶粒となるとともに、やがて非晶
質半導体領域のみが堆積するためである。

【0103】

また、第２の半導体層３３３ｂ～３３５ｂは、窒素を有することが好ましい。これは、微
結晶半導体領域３６７に含まれる結晶粒の界面、微結晶半導体領域３６７と非晶質半導体
領域３６８との界面において、窒素、代表的にはＮＨ基またはＮＨ_２基が、シリコン原子
のダングリングボンドと結合すると、欠陥が低減するためである。このため、第２の半導
体層３３３ｂ～３３５ｂの窒素濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３以上１×１０^２１
ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^２０ａｔｏｍｓ／ｃｍ^３乃至１×１０^２１
ａｔｏｍｓ／ｃｍ^３とすることで、シリコン原子のダングリングボンドを窒素、好ましく
はＮＨ基で架橋しやすくなり、キャリアが流れやすくなる。または、上記した界面におけ
る半導体原子のダングリングボンドがＮＨ_２基で終端されて、欠陥準位が消失する。この
結果、オン状態でソース電極及びドレイン電極の間に電圧が印加されたときの縦方向（厚
さ方向）の抵抗が低減する。即ち、薄膜トランジスタの電界効果移動度とオン電流が増加
する。

【0104】

また、第２の半導体層３３３ｂ～３３５ｂの酸素濃度を低減することにより、微結晶半導
体領域３６７、及び非晶質半導体領域３６８の界面や、結晶粒同士の界面におけるキャリ
アの移動を阻害する結合を低減することができる。

【0105】

なお、ここでは、第１の半導体層３３３ａ～３３５ａは、概略厚さが等しい領域をいう。
また、第１の半導体層３３３ａ～３３５ａと第２の半導体層３３３ｂ～３３５ｂとの界面
は、微結晶半導体領域３６７と非晶質半導体領域３６８との界面における平坦部において
、第１のゲート絶縁層３０９に最も近い領域を延長した領域をいう。

【0106】

第１の半導体層３３３ａ～３３５ａ及び第２の半導体層３３３ｂ～３３５ｂの厚さの合計
、即ち、第１のゲート絶縁層３０９の界面から、第２の半導体層３３３ｂ～３３５ｂの凸
部の先端の距離は、３ｎｍ以上８０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする
ことで、ＴＦＴのオフ電流を低減できる。

【0107】

不純物半導体層３５５～３６２は、リンが添加されたアモルファスシリコン、リンが添加
された微結晶シリコン等で形成する。なお、薄膜トランジスタとして、ｐチャネル型薄膜
トランジスタを形成する場合は、不純物半導体層３５５～３６２は、ボロンが添加された
微結晶シリコン、ボロンが添加されたアモルファスシリコン等で形成する。なお、第２の
半導体層３３３ｂ～３３６ｂまたは第３の半導体層３６３～３６６と、配線３４６～３５
２、容量配線３５３とがオーミックコンタクトをする場合は、不純物半導体層３５５～３
６２を形成しなくともよい。

【0108】

また、不純物半導体層３５５～３６２を、リンが添加された微結晶シリコン、またはボロ
ンが添加された微結晶シリコンで形成する場合は、第２の半導体層３３３ｂ～３３６ｂま
たは第３の半導体層３６３～３６６と、不純物半導体層３５５～３６２との間に、微結晶
半導体層、代表的には微結晶シリコン層を形成することで、界面の特性を向上させること
ができる。この結果、不純物半導体層３５５～３６２と、第２の半導体層３３３ｂ～３３
６ｂまたは第３の半導体層３６３～３６６との界面に生じる抵抗を低減することができる
。この結果、薄膜トランジスタのソース領域、半導体層、及びドレイン領域を流れる電流
量を増加させ、オン電流及び電界効果移動度の増加が可能となる。

【0109】

配線３４６～３５２、及び容量配線３５３は、アルミニウム、銅、チタン、ネオジム、ス
カンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、また
は積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム
合金（ゲート電極３０３～３０６、容量配線３０７に用いることができるＡｌ－Ｎｄ合金
等）により形成してもよい。ドナーとなる不純物元素を添加した結晶性シリコンを用いて
もよい。ドナーとなる不純物元素が添加された結晶性シリコンと接する側の層を、チタン
、タンタル、モリブデン、タングステンまたはこれらの元素の窒化物により形成し、その
上にアルミニウムまたはアルミニウム合金を形成した積層構造としてもよい。更には、ア
ルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、
タングステンまたはこれらの元素の窒化物で挟んだ積層構造としてもよい。

【0110】

第２のゲート絶縁層３７９は、第１のゲート絶縁層３０９と同様に形成することができる
。

【0111】

バックゲート電極３７３、３７４、配線３７５は、配線３４６～３５２、容量配線３５３
と同様に形成することができる。

【0112】

絶縁層３８１は、無機絶縁層または有機樹脂層を用いて形成することができる。無機絶縁
層としては、酸化珪素、酸化窒化珪素、窒化酸化珪素、ＤＬＣ（ダイヤモンドライクカー
ボン）に代表される炭素などを用いることができる。有機樹脂層ならば、例えばアクリル
、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテンなど
を用いることができる。また、シロキサンポリマーを用いることができる。

【0113】

画素電極３８３及び配線３８４は、酸化タングステンを含むインジウム酸化物、酸化タン
グステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタン
を含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シ
リコンを添加したインジウム錫酸化物等を用いて形成することができる。

【0114】

また、画素電極３８３及び配線３８４は、透光性を有する導電性高分子（導電性ポリマー
ともいう。）を含む導電性組成物を用いて形成することができる。配線３８４及び画素電
極３８３は、シート抵抗が１００００Ω／□以下であって、且つ波長５５０ｎｍにおける
透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子
の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。

【0115】

導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例え
ば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェ
ン若しくはその誘導体、またはこれらの２種以上の共重合体等が挙げられる。

【0116】

デュアルゲート型のＴＦＴは、ゲート電極３０３と、バックゲート電極３７３の各々の電
位を変えることで、しきい値電圧を制御することが可能であるため、論理回路部３９１に
おいて、デプレッション型のＴＦＴまたはエンハンスメント型のＴＦＴの一方をデュアル
ゲート型のＴＦＴ３００ａとし、デプレッション型のＴＦＴまたはエンハンスメント型の
ＴＦＴの他方を、図７に示すＴＦＴ３００ｂのＴＦＴとすることで、ＥＤＭＯＳ回路を形
成することができる。

【0117】

また、デュアルゲート型のＴＦＴにすると、キャリアが流れるチャネルが第１のゲート絶
縁層３０９側の界面近傍と、第２のゲート絶縁層３７９側の界面近傍の２箇所となるため
、キャリアの移動量が増加し、薄膜トランジスタのオン電流を高めることができる。この
ため、スイッチ部３９３に形成されるＴＦＴに、オン電流を高めることが可能なデュアル
ゲート型のＴＦＴ３００ｃを形成することで、ＴＦＴの面積を小さくすることが可能であ
り、表示装置の駆動回路の面積を狭くすることができる。

【0118】

次に、本実施の形態に係る表示装置の論理回路部３９１、スイッチ部３９３、及び画素部
３９５の一形態（構造２）の断面図について、図１０及び図１１に示す。

【0119】

図１０に示す表示装置の論理回路部３９１のＥＤＭＯＳ回路を示し、ＥＤＭＯＳ回路のデ
プレッション型のＴＦＴ４０１ａとして、チャネル形成領域に一導電型を付与する不純物
元素が添加された第１の半導体層を有するＴＦＴが形成される。また、エンハンスメント
型のＴＦＴ４０１ｂが形成される。なお、図１０に示す論理回路部３９１の断面図Ｃ－Ｄ
、及び図１１（Ａ）に示す論理回路部３９１の断面図Ｃ－Ｅは、図１１（Ｂ）の上面図の
Ｃ－Ｄ、Ｃ－Ｅそれぞれに対応する。

【0120】

図１０に示す表示装置のスイッチ部３９３において、チャネル形成領域に一導電型を付与
する不純物元素が添加された第１の半導体層が形成されるＴＦＴ、ここではドナーとなる
不純物元素が添加された第１の半導体層を有するデプレッション型のＴＦＴ４０１ｃが形
成される。

【0121】

ＴＦＴ４０１ａは、基板３０１上に、ゲート電極３０３と、一導電型を付与する不純物元
素が添加された第１の半導体層４２７ａと、第２の半導体層４２７ｂと、第３の半導体層
４６９と、ゲート電極３０３及び一導電型を付与する不純物元素が添加された第１の半導
体層４２７ａの間に設けられる第１のゲート絶縁層３０９と、第３の半導体層４６９に接
するソース領域及びドレイン領域として機能する不純物半導体層４５９、４６０と、不純
物半導体層４５９、４６０に接する配線４５１、４５２とを有する。

【0122】

ＴＦＴ４０１ｂは、基板３０１上に、ゲート電極３０４と、第１の半導体層４５４ａ、第
２の半導体層４５４ｂと、第３の半導体層４７０と、ゲート電極３０４及び第１の半導体
層４５４ａの間に設けられる第１のゲート絶縁層３０９と、第３の半導体層４７０に接す
るソース領域及びドレイン領域として機能する不純物半導体層４６１、４６２と、不純物
半導体層４６１、４６２に接する配線４５２、４５３とを有する。

【0123】

また、図１１（Ａ）に示すように、ＴＦＴ４０１ａのゲート電極３０３と、ＴＦＴ４０１
ａ及びＴＦＴ４０１ｂの配線４５２とが、画素電極３８３と同時に絶縁層３８１上に形成
される配線３８４で接続される。

【0124】

ＴＦＴ４０１ｃは、基板３０１上に、ゲート電極３０５と、一導電型を付与する不純物元
素が添加された第１の半導体層４２８ａ、第２の半導体層４２８ｂと、第３の半導体層４
７１と、ゲート電極３０５及び第１の半導体層４２８ａの間に設けられる第１のゲート絶
縁層３０９と、第３の半導体層４７１に接するソース領域及びドレイン領域として機能す
る不純物半導体層４６３、４６４と、不純物半導体層４６３、４６４に接する配線４５４
、４５５とを有する。

【0125】

ＴＦＴ４０１ｄは、基板３０１上に、ゲート電極３０６と、第１の半導体層４５５ａ、第
２の半導体層４５５ｂと、第３の半導体層４７２と、ゲート電極３０６及び第１の半導体
層４５５ａの間に設けられる第１のゲート絶縁層３０９と、第３の半導体層４７２に接す
るソース領域及びドレイン領域として機能する不純物半導体層４６５、４６６と、不純物
半導体層４６３、４６４に接する配線４５６、４５７とを有する。

【0126】

一導電型を付与する不純物元素が添加された第１の半導体層４２７ａ、４２８ａは、ここ
では、ドナーとなる不純物元素が添加されている。ドナーとなる不純物元素としては、周
期表の１５族に属する元素であり、代表的には、リン、砒素、アンチモン等がある。ここ
では、一導電型を付与する不純物元素が添加された第１の半導体層４２７ａとして、ドナ
ーとなる不純物元素であるリンが添加された微結晶半導体層を形成する。

【0127】

第１の半導体層４５４ａ～４５６ａは、上記「構造１」で示す第１の半導体層３３３ａ～
３３６ａと同様に形成することができる。

【0128】

第２の半導体層４２７ｂ、４２８ｂ、４５４ｂ～４５６ｂは、上記「構造１」で示す第２
の半導体層３３３ｂ～３３６ｂと同様に形成することができる。

【0129】

第３の半導体層４６９～４７３は、上記「構造１」で示す第３の半導体層３６３～３６６
と同様に形成することができる。

【0130】

なお、ここでは、図９（Ａ）に示したのと同様に、第２の半導体層４２７ｂ、４２８ｂ、
４５４ｂ～４５６ｂと、不純物半導体層４５９～４６７との間に、第３の半導体層４６９
～４７３がある構造を示したが、図９（Ｂ）に示したのと同様に、第３の半導体層４６９
～４７３を設けなくともよい。

【0131】

不純物半導体層４５９～４６７は、上記「構造１」で示す不純物半導体層３５５～３６２
と同様に形成することができる。

【0132】

配線４５１～４５８は、上記「構造１」で示す配線３４６～３５３と同様に形成すること
ができる。

【0133】

なお、図１０においては、ＥＤＭＯＳ回路のデプレッション型のＴＦＴ４０１ａとして、
チャネル形成領域に一導電型を付与する不純物元素が添加された第１の半導体層が形成さ
れるＴＦＴを用いているが、デプレッション型のＴＦＴ４０１ａのチャネル形成領域を、
ＴＦＴ４０１ｂの第１の半導体層４５４ａと同様に形成し、エンハンスメント型のＴＦＴ
４０１ｂのチャネル形成領域に、一導電型を付与する不純物元素、代表的にはアクセプタ
ーとなる不純物元素が添加された第１の半導体層を形成してもよい。アクセプターとなる
不純物元素としては、周期表の１３族に属する元素であり、代表的には、ボロン等がある
。

【0134】

ここでは、論理回路部３９１において、デプレッション型のＴＦＴまたはエンハンスメン
ト型のＴＦＴの一方のチャネル形成領域に、一導電型を付与する不純物元素が添加された
半導体層を用いることで、ＥＤＭＯＳ回路を形成することができる。

【0135】

また、デプレッション型のＴＦＴは、しきい値電圧がマイナスにシフトするため、オン状
態における電流を増加させることが可能であるため、スイッチ部３９３に形成されるＴＦ
Ｔに、オン電流を高めることが可能なデプレッション型のＴＦＴを形成することで、ＴＦ
Ｔの面積を小さくすることが可能であり、表示装置の駆動回路の面積を狭くすることがで
きる。

【0136】

次に、本実施の形態にかかる表示装置の論理回路部３９１、スイッチ部３９３、及び画素
部３９５の一形態（構造３）の断面図について、図１２及び図１３を用いて示す。

【0137】

図１２に示す表示装置の論理回路部３９１のＥＤＭＯＳ回路を示し、ＥＤＭＯＳ回路のデ
プレッション型のＴＦＴ４０１ａとして、上記「構成２」に示される、チャネル形成領域
に一導電型を付与する不純物元素が添加された第１の半導体層を有するＴＦＴ４０１ａが
形成される。また、エンハンスメント型のＴＦＴ４０１ｂとして、上記「構成２」に示さ
れるＴＦＴ４０１ｂが形成される。なお、図１２に示す論理回路部３９１の断面図Ｃ－Ｄ
、及び図１３（Ａ）に示す論理回路部３９１の断面図Ｃ－Ｅは、図１３（Ｂ）の上面図の
Ｃ－Ｄ、Ｃ－Ｅそれぞれに対応する。

【0138】

図１２に示す表示装置のスイッチ部３９３において、ゲート電極３０５及びバックゲート
電極４８２を有するデュアルゲート型のＴＦＴ４０３ｃが形成される。

【0139】

図１２に示す表示装置の画素部３９５の画素におけるスイッチング素子は、ＴＦＴ４０１
ｄで形成される。また、ＴＦＴ４０１ｄの配線に接続する画素電極４８１と、配線４５８
と、第２のゲート絶縁層３７９とにより容量素子４０３ｅが形成される。

【0140】

図１２に示すＴＦＴ４０１ａは、図１０に示すＴＦＴ４０１ａと比べて、図１３（Ａ）に
示すように、ゲート電極３０３と、ＴＦＴ４０１ａ及びＴＦＴ４０１ｂを接続する配線４
５２とが、第２のゲート絶縁層３７９上に画素電極４８１と同時に形成される配線４８３
で接続される点が異なる。

【0141】

ＴＦＴ４０３ｃは、基板３０１上に、ゲート電極３０５と、一導電型を付与する不純物元
素が添加された第１の半導体層４２８ａと、第２の半導体層４２８ｂと、第３の半導体層
４７１と、ゲート電極３０５及び第１の半導体層４２８ａの間に設けられる第１のゲート
絶縁層３０９と、第３の半導体層４７１に接するソース領域及びドレイン領域として機能
する不純物半導体層４６３、４６４と、不純物半導体層４６３、４６４に接する配線４５
４、４５５とを有する。また、第２のゲート絶縁層３７９を介して、ゲート電極３０５と
対向する領域に、バックゲート電極４８２を有する。バックゲート電極４８２は、画素電
極４８１と同時に形成することができる。

【0142】

なお、ＴＦＴ４０３ｃの代わりに、上記「構造１」に示すデュアルゲート型のＴＦＴ３０
０ｃを形成してもよい。

【0143】

ＴＦＴ４０１ｄに接続する画素電極４８１は、第２のゲート絶縁層３７９上に形成される
。

【0144】

また、容量素子４０３ｅは、配線４５８と、第２のゲート絶縁層３７９と、画素電極４８
１により形成される。

【0145】

図１２に示す表示装置は、画素電極４８１と同時に、バックゲート電極４８２、ゲート電
極３０３及び配線４５２を接続する配線４８３を形成することが可能であるため、フォト
マスク数を削減することが可能である。

【0146】

次に、上記「構造１」乃至「構造３」に適用可能なＥＤＭＯＳ回路の一形態の断面図（構
造４）について図１４に示す。

【0147】

図１４（Ａ）に、表示装置の論理回路部３９１のＥＤＭＯＳ回路を示し、ＥＤＭＯＳ回路
のデプレッション型のＴＦＴ４８０ａとして、上記「構造２」及び「構造３」に示される
ような、チャネル形成領域に一導電型を付与する不純物元素が添加された第１の半導体層
を有するＴＦＴが形成される。また、エンハンスメント型のＴＦＴ４８０ｂとして、「構
造１」で示すＴＦＴ３００ｂと同様の構造で形成される。なお、図１４（Ａ）に示す論理
回路部３９１の断面図Ｃ－Ｄは、図１４（Ｂ）の上面図のＣ－Ｄに対応する。

【0148】

図１４に示すＥＤＭＯＳ回路は、デプレッション型のＴＦＴ４８０ａのゲート電極４８６
が、デプレッション型のＴＦＴ４８０ａ及びエンハンスメント型のＴＦＴ４８０ｂを接続
する配線４８５と、第１のゲート絶縁層３０９に形成される開口部において、直接接続す
る。

【0149】

このため、ゲート電極４８６及び配線４８５が直接接続しているため、図７乃至図１２に
示すＥＤＭＯＳ回路と比較して、ゲート電極４８６及び配線４８５の接触抵抗を低下する
ことができる。

【0150】

なお、ＴＦＴの電界効果移動度が５ｃｍ^２／Ｖ・ｓｅｃより低い場合には、代表的には０
．５～３ｃｍ^２／Ｖ・ｓｅｃの場合には、「構造１」乃至「構造３」に示すように、デプ
レッション型のＴＦＴ及びエンハンスメント型のＴＦＴを接続し、且つデプレッション型
のＴＦＴのゲート電極と接続する配線が、バックゲート電極または画素電極と同時に形成
されることで、マスク数を削減することが可能である。一方、ＴＦＴの電界効果移動度が
５ｃｍ^２／Ｖ・ｓｅｃ以上の場合には、図１４に示すように、デプレッション型のＴＦＴ
及びエンハンスメント型のＴＦＴを接続する配線を、第１のゲート絶縁層３０９に形成さ
れる開口部において、デプレッション型のＴＦＴのゲート電極と直接接続させることで、
接触抵抗の増加を低減できるため、ＴＦＴの高速動作を維持できる。

【0151】

なお、「構造１」乃至「構造４」のＥＤＭＯＳ回路に示すＴＦＴは、適宜インバータ、シ
フトレジスタ、バッファ回路、保護回路、ダイオード等にも適用することができる。

【0152】

なお、「構造１」乃至「構造４」に示すＴＦＴにおいて、第１のゲート絶縁層及び不純物
半導体層の間に、第１の半導体層及び第３の半導体層のみが積層された構造としてもよい
。

【0153】

以上に示す表示装置は、駆動回路及び画素部に形成されるＴＦＴが逆スタガ構造のＴＦＴ
であり、またそれぞれのＴＦＴの極性をｎチャネル型またはｐチャネル型の一方の極性と
して形成することが可能であり、さらには駆動回路の一部を基板上に形成するため、表示
装置のコストを削減することが可能である。また、電流量を多く必要とするＴＦＴにデュ
アルゲート型のＴＦＴまたはデプレッション型のＴＦＴを設けることで、ＴＦＴの面積を
縮小することができるため、表示装置の狭額縁化が可能であり、表示領域を拡大すること
ができる。また、画素部において、オン電流が高く、オフ電流を抑えたＴＦＴを各画素の
スイッチング素子として用いるため、コントラストが高く、画質の良好な表示装置となる
。

【0154】

（実施の形態４）
ここでは、図７に示す表示装置の作製方法について、図１５乃至図１８を用いて示す。
本実施の形態では、ｎ型の薄膜トランジスタの作製方法（方法１）について説明する。

【0155】

図１５（Ａ）に示すように、基板３０１上にゲート電極３０３～３０６、容量配線３０７
を形成する。次に、ゲート電極３０３～３０６、容量配線３０７を覆って第１のゲート絶
縁層３０９、第１の半導体層３１１を形成する。

【0156】

基板３０１としては、実施の形態３に示す基板３０１を適宜用いることができる。

【0157】

ゲート電極３０３～３０６、容量配線３０７は、実施の形態３に示すゲート電極３０３～
３０６、容量配線３０７に示す材料を適宜用いて形成する。ゲート電極３０３～３０６、
容量配線３０７は、基板３０１上に、スパッタリング法または真空蒸着法を用いて上記し
た材料により導電層を形成し、該導電層上にフォトリソグラフィ法またはインクジェット
法等によりマスクを形成し、該マスクを用いて導電層をエッチングして形成することがで
きる。また、銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に
吐出し、焼成することで形成することもできる。なお、ゲート電極３０３～３０６、容量
配線３０７と、基板３０１との密着性向上として、上記の金属材料の窒化物層を、基板３
０１と、ゲート電極３０３～３０６、容量配線３０７との間に設けてもよい。ここでは、
基板３０１上に導電層を形成し、フォトマスクを用いて形成したレジストマスクによりエ
ッチングする。

【0158】

なお、ゲート電極３０３～３０６、容量配線３０７の側面は、テーパー形状とすることが
好ましい。後の工程で、ゲート電極３０３上には、絶縁層、半導体層及び配線層を形成す
るので、これらに段差箇所において切れを生じさせないためである。ゲート電極３０３～
３０６、容量配線３０７の側面をテーパー形状にするためには、レジストマスクを後退さ
せつつエッチングを行えばよい。

【0159】

また、ゲート電極３０３～３０６を形成する工程によりゲート配線（走査線）及び容量配
線も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量配
線とは画素の保持容量の一方の電極に接続された配線をいう。ただし、これに限定されず
、ゲート配線及び容量配線の一方または双方と、ゲート電極３０３～３０６とは別に設け
てもよい。

【0160】

第１のゲート絶縁層３０９は、実施の形態３に示す第１のゲート絶縁層３０９の材料を適
宜用いて形成することができる。第１のゲート絶縁層３０９は、ＣＶＤ法またはスパッタ
リング法等を用いて形成することができる。また、第１のゲート絶縁層３０９は、高周波
数（１ＧＨｚ以上）のマイクロ波プラズマＣＶＤ装置を用いて形成してもよい。マイクロ
波プラズマＣＶＤ装置を用いて第１のゲート絶縁層３０９を形成すると、ゲート電極と、
ドレイン電極及びソース電極との間の耐圧を向上させることができるため、信頼性の高い
薄膜トランジスタを得ることができる。また、第１のゲート絶縁層３０９として、有機シ
ランガスを用いたＣＶＤ法により酸化シリコン層を形成することで、第１のゲート絶縁層
の水素含有量を低減することが可能であり、薄膜トランジスタのしきい値電圧の変動を低
減することができる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（Ｏ
Ｃ_２Ｈ_５）_４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ_３）_４）、テトラメチ
ルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭ
ＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ_２
Ｈ_５）_３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ_３）_２）_３）等のシリコン
含有化合物を用いることができる。

【0161】

第１の半導体層３１１としては、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶
ゲルマニウム等を用いて形成する。第１の半導体層３１１は、１ｎｍ以上２０ｎｍ以下、
好ましくは３ｎｍ以上１０ｎｍ以下の厚さで形成する。

【0162】

第１の半導体層３１１は、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲル
マニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。
または、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ヘリウム、ネオン、
クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。シリコンまたは
ゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０～２０００倍、好まし
くは１０～２００倍に希釈して、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶
ゲルマニウム等を形成する。

【0163】

シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ_４、Ｓｉ_２Ｈ_６
、ＧｅＨ_４、Ｇｅ_２Ｈ_６等がある。

【0164】

なお、第１の半導体層３１１を形成する前に、ＣＶＤ装置の処理室内を排気しながら、シ
リコンまたはゲルマニウムを含む堆積性気体を導入して、処理室内の不純物元素を除去す
ることで、後に形成される薄膜トランジスタの第１のゲート絶縁層３０９及び第１の半導
体層の界面における不純物元素を低減することが可能であり、薄膜トランジスタの電気特
性を向上させることができる。

【0165】

次に、図１５（Ｂ）に示すように、第１の半導体層３１１上に、第２の半導体層３１３及
び第３の半導体層３１５を形成する。ここでは、第１の半導体層３１１から部分的に結晶
成長する条件で第２の半導体層３１３及び第３の半導体層３１５を形成する。なお、プラ
ズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、
水素とを混合し、グロー放電プラズマにより形成する。このとき、第１の半導体層３１１
の成膜条件よりも、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量を
減らす、即ち、結晶成長を低減する条件で成膜することで、第２の半導体層３１３におけ
る結晶成長が抑制され、膜が堆積されるにつれ、微結晶半導体領域を含まない第３の半導
体層３１５を形成することができる。

【0166】

または、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆
積性気体と、水素と、窒素を含むガスとを混合し、グロー放電プラズマにより第２の半導
体層３１３及び第３の半導体層３１５を形成する。このとき、第１の半導体層３１１の成
膜条件よりも、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量を減ら
すと共に、窒素を含むガスを混合することで、第２の半導体層３１３における結晶成長が
抑制され、微結晶半導体領域を含まない第３の半導体層３１５を形成することができる。

【0167】

また、本実施の形態では、第２の半導体層３１３の堆積初期においては、第１の半導体層
３１１を種結晶として、全体的に膜が堆積される。この後、部分的に、結晶成長が抑制さ
れ、錐状の微結晶半導体領域が成長する（堆積中期）。さらに、錐形の微結晶半導体領域
の結晶成長が抑制され、微結晶半導体領域を含まない第３の半導体層３１５（堆積後期）
が形成される。このことから、実施の形態３に示す第１の半導体層は、本実施の形態に示
す第１の半導体層３１１及び第２の半導体層３１３の堆積初期に形成される膜に相当する
。また、実施の形態３に示す第２の半導体層は、本実施の形態に示す第２の半導体層３１
３の堆積中期に形成される錐状の微結晶半導体領域及び非晶質半導体領域に相当する。ま
た、実施の形態３に示す第３の半導体層は、本実施の形態に示す堆積後期に形成される第
３の半導体層３１５に相当する。

【0168】

次に、図１５（Ｃ）に示すように、第３の半導体層３１５上に、一導電型を付与する不純
物が添加された半導体層（以下、不純物半導体層３１７と示す。）を形成し、不純物半導
体層３１７上に導電層３１９を形成する。

【0169】

不純物半導体層３１７は、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲル
マニウムを含む堆積性気体と、水素と、フォスフィン（水素希釈またはシラン希釈）とを
混合し、グロー放電プラズマにより形成する。シリコンまたはゲルマニウムを含む堆積性
気体を水素で希釈して、リンが添加されたアモルファスシリコン、リンが添加された微結
晶シリコン、リンが添加されたアモルファスシリコンゲルマニウム、リンが添加された微
結晶シリコンゲルマニウム、リンが添加されたアモルファスゲルマニウム、リンが添加さ
れた微結晶ゲルマニウム等を形成する。

【0170】

導電層３１９は、実施の形態３に示す配線３４６～３５２、容量配線３５３の材料及び積
層構造を適宜用いることができる。導電層３１９は、ＣＶＤ法、スパッタリング法または
真空蒸着法を用いて形成する。また、導電層３１９は、銀、金または銅等の導電性ナノペ
ーストを用いてスクリーン印刷法またはインクジェット法等を用いて吐出し、焼成するこ
とで形成してもよい。

【0171】

次に、図１６（Ａ）に示すように、導電層３１９上に第２のレジストマスク３２１～３２
４を形成する。

【0172】

レジストマスク３２１～３２３は厚さの異なる領域を有する。このようなレジストマスク
は、多階調マスクを用いて形成することができる。多階調マスクを用いることで、使用す
るフォトマスクの枚数が低減され、作製工程数が減少するため好ましい。本実施の形態に
おいて、半導体層のパターンを形成する工程と、ソース領域とドレイン領域を分離する工
程において、多階調マスクを用いることができる。

【0173】

多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、
露光領域、半露光領域及び未露光領域の３段階の光量で露光を行う。多階調マスクを用い
ることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有する
レジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォ
トマスクの枚数を削減することができる。

【0174】

図１９（Ａ－１）及び図１９（Ｂ－１）は、代表的な多階調マスクの断面図を示す。図１
９（Ａ－１）にはグレートーンマスク４９０を示し、図１９（Ｂ－１）にはハーフトーン
マスク４９５を示す。

【0175】

図１９（Ａ－１）に示すグレートーンマスク４９０は、透光性を有する基板４９１上に遮
光膜により形成された遮光部４９２、及び遮光膜のパターンにより設けられた回折格子部
４９３で構成されている。

【0176】

回折格子部４９３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ド
ットまたはメッシュ等を有することで、光の透過率を制御する。なお、回折格子部４９３
に設けられるスリット、ドットまたはメッシュは周期的なものであってもよいし、非周期
的なものであってもよい。

【0177】

透光性を有する基板４９１としては、石英等を用いることができる。遮光部４９２及び回
折格子部４９３を構成する遮光膜は、金属を用いて形成すればよく、好ましくはクロムま
たは酸化クロム等により設けられる。

【0178】

グレートーンマスク４９０に露光するための光を照射した場合、図１９（Ａ－２）に示す
ように、遮光部４９２に重畳する領域における透光率は０％となり、遮光部４９２または
回折格子部４９３が設けられていない領域における透光率は１００％となる。また、回折
格子部４９３における透光率は、概ね１０～７０％の範囲であり、回折格子のスリット、
ドットまたはメッシュの間隔等により調整可能である。

【0179】

図１９（Ｂ－１）に示すハーフトーンマスク４９５は、透光性を有する基板４９６上に半
透光膜により形成された半透光部４９７、及び遮光膜により形成された遮光部４９８で構
成されている。

【0180】

半透光部４９７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の膜
を用いて形成することができる。遮光部４９８は、グレートーンマスクの遮光膜と同様の
金属を用いて形成すればよく、好ましくはクロムまたは酸化クロム等により設けられる。

【0181】

ハーフトーンマスク４９５に露光するための光を照射した場合、図１９（Ｂ－２）に示す
ように、遮光部４９８に重畳する領域における透光率は０％となり、遮光部４９８または
半透光部４９７が設けられていない領域における透光率は１００％となる。また、半透光
部４９７における透光率は、概ね１０～７０％の範囲であり、形成する材料の種類または
形成する膜厚等により、調整可能である。

【0182】

多階調マスクを用いて露光して現像を行うことで、膜厚の異なる領域を有するレジストマ
スクを形成することができる。

【0183】

次に、レジストマスク３２１～３２４を用いて、第１の半導体層３１１、第２の半導体層
３１３、第３の半導体層３１５、不純物半導体層３１７、及び導電層３１９をエッチング
する。この工程により、第１の半導体層３１１、第２の半導体層３１３、第３の半導体層
３１５、不純物半導体層３１７及び導電層３１９を素子毎に分離し、第１の半導体層３３
３ａ～３３６ａ、第２の半導体層３３３ｂ～３３６ｂ、第３の半導体層３３３ｃ～３３６
ｃ、不純物半導体層３２９～３３２、及び導電層３２５～３２８を形成する（図１６（Ｂ
）を参照）。

【0184】

次に、レジストマスク３２１～３２４を後退させて、分離されたレジストマスク３３７～
３４４と、後退したレジストマスク３４５を形成する。レジストマスクの後退には、酸素
プラズマによるアッシングを用いればよい。ここでは、ゲート電極上で分離するようにレ
ジストマスク３２１～３２３をアッシングすることで、レジストマスク３３７～３４４を
形成することができる（図１６（Ｃ）参照）。

【0185】

次に、レジストマスク３３７～３４５を用いて導電層３２５～３２８をエッチングし、配
線３４６～３５２、容量配線３５３を形成する（図１７（Ａ）を参照）。導電層３２５～
３２８のエッチングは、ウエットエッチングを用いることが好ましい。ウエットエッチン
グにより、導電層３２５～３２８が等方的にエッチングされる。その結果、配線３４６～
３５２、容量配線３５３はレジストマスク３３７～３４５よりも内側に後退する。配線３
４６～３５２は、ソース電極及びドレイン電極のみならず信号線としても機能する。ただ
し、これに限定されず、信号線とソース電極及びドレイン電極とは別に設けてもよい。

【0186】

次に、レジストマスク３３７～３４５を用いて、第３の半導体層３３３ｃ～３３６ｃ、不
純物半導体層３２９～３３２のそれぞれ一部をエッチングする。ここでは、ドライエッチ
ングを用いる。本工程までで、バッファ層として機能する第３の半導体層３６３～３６６
、不純物半導体層３５５～３６２が形成される。この後、レジストマスク３３７～３４５
を除去する（図１７（Ａ）参照）。なお、図１７（Ａ）の画素部３９５の断面図は、図２
０（Ａ）で示す画素部の平面図におけるＡ－Ｂの断面図に相当する。

【0187】

なお、ここでは、導電層３２５～３２８をウエットエッチングした後、レジストマスク３
３７～３４５を残したまま、第３の半導体層３３３ｃ～３３６ｃ、不純物半導体層３２９
～３３２のそれぞれ一部のそれぞれ一部をドライエッチングしたため、導電層３２５～３
２８が等方的にエッチングされ、配線３４６～３５２、容量配線３５３の側面と、不純物
半導体層３５５～３６２の側面は一致せず、配線３４６～３５２、容量配線３５３の側面
の外側に、不純物半導体層３５５～３６２の側面が形成される形状となる。

【0188】

次に、レジストマスク３３７～３４５を除去した後、ドライエッチングを行うとよい。
ドライエッチングの条件は、露出している第３の半導体層３６３～３６６にダメージが入
らず、且つ第３の半導体層３６３～３６６に対するエッチングレートが低い条件を用いる
。つまり、露出している第３の半導体層３６３～３６６表面にほとんどダメージを与えず
、且つ露出している第３の半導体層３６３～３６６の厚さがほとんど減少しない条件を用
いる。エッチングガスとしては、Ｃｌ_２、ＣＦ_４、またはＮ_２等を用いる。また、エッチ
ング方法については特に限定はなく、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅ
ｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃ
ｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトン共鳴プラズマ
（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、反応性
イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式等を用い
ることができる。

【0189】

次に、第３の半導体層３６３～３６６の表面に水プラズマ、アンモニアプラズマ、窒素プ
ラズマ等を照射してもよい。

【0190】

水プラズマ処理は、反応空間に水蒸気（Ｈ_２Ｏ蒸気）に代表される、水を主成分とするガ
スを導入し、プラズマを生成して、行うことができる。

【0191】

上記したように、不純物半導体層３５５～３６２を形成した後に、第３の半導体層３６３
～３６６にダメージを与えない条件で更なるドライエッチングを行うことで、第３の半導
体層３６３～３６６上に存在する残渣などの不純物を除去することができる。また、ドラ
イエッチングに続けて水プラズマ処理を行うことで、レジストマスクの残渣を除去するこ
とができる。水プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁を確
実なものにすることができ、完成する薄膜トランジスタのオフ電流を低減し、電気的特性
のばらつきを低減することができる。

【0192】

以上の工程により、薄膜トランジスタを作製することができる。

【0193】

次に、第２のゲート絶縁層３７１を形成する。次に、第１のゲート絶縁層３０９上におい
て、論理回路部３９１のデュアルゲート型のＴＦＴ３００ａ、スイッチ部３９３のデュア
ルゲート型のＴＦＴ３００ｃ及び画素部３９５の容量素子を形成する領域において、バッ
クゲート電極３７３～３７４、容量配線３７５を形成する（図１７（Ｂ）参照）。

【0194】

第２のゲート絶縁層３７１は、第１のゲート絶縁層３０９と同様に形成することができる
。

【0195】

バックゲート電極３７３～３７４、容量配線３７５は、配線３４６～３５２、容量配線３
５３で示す材料及び作製方法を適宜用いることができる。

【0196】

次に、図１８（Ａ）に示すように、絶縁層３７２を形成する。絶縁層３７２は、実施の形
態３に示す絶縁層３８１を適宜用いて形成することができる。

【0197】

次に、絶縁層３７２及び第２のゲート絶縁層３７１の一部をエッチングして、論理回路部
３９１のデュアルゲート型のＴＦＴ３００ａ及びＴＦＴ３００ｂを接続する配線３４７、
ゲート電極３０３、及び画素部３９５の配線３５２を露出する開口部を形成する。この開
口部は、フォトリソグラフィ法により形成することができる。その後、当該開口部を介し
て接続されるように、絶縁層３７２上に、デュアルゲート型のＴＦＴ３００ａ及びＴＦＴ
３００ｂを接続する配線３４７と、ゲート電極３０３とを接続する配線３８４、画素部３
９５の配線３５２に接続する画素電極３８３を形成する（配線３４７及びゲート電極３０
３の接続は図８（Ａ）を参照。図１８（Ｂ）参照。）。なお、図１８（Ａ）の画素部３９
５の断面図は、図２０（Ｂ）で示す画素部の平面図におけるＡ－Ｂの断面図に相当する。

【0198】

配線３８４及び画素電極３８３は、スパッタリング法により、実施の形態３に示す材料を
用いた薄膜を形成した後、フォトリソグラフィ工程によって形成したレジストマスクを用
いて上記薄膜をエッチングすることで、形成できる。また、透光性を有する導電性高分子
を含む導電性組成物を塗布または印刷した後、焼成して形成することができる。なお、図
１７（Ａ）の画素部３９５の断面図は、図２０（Ａ）で示す画素部の平面図におけるＡ－
Ｂの断面図に相当する。

【0199】

配線３８４で、論理回路部３９１のデュアルゲート型のＴＦＴ３００ａ及びＴＦＴ３００
ｂを接続する配線３４７と、ゲート電極３０３を接続することで、ＴＦＴ３００ａ及びＴ
ＦＴ３００ｂで構成されるＥＤＭＯＳ回路を形成することができる。

【0200】

以上の工程により、図８に示すような表示装置を作製することができる。

【0201】

次に、図１０に示す表示装置の作製方法（方法２）について、図２１乃至図２３を用いて
示す。

【0202】

図２１（Ａ）に示すように、基板３０１上にゲート電極３０３～３０６、容量配線３０７
を形成する。次に、ゲート電極３０３～３０６、容量配線３０７を覆って第１のゲート絶
縁層３０９、一導電型を付与する不純物元素が添加された第１の半導体層４１１を形成す
る。

【0203】

基板３０１としては、実施の形態３に示す基板３０１を適宜用いることができる。

【0204】

ゲート電極３０３～３０６、容量配線３０７及び第１のゲート絶縁層３０９は、上記「方
法１」と同様に形成することができる。

【0205】

一導電型を付与する不純物元素が添加された第１の半導体層４１１は、第１の半導体層３
１１にドナーとなる不純物元素またはアクセプターとなる不純物元素を添加して形成する
。ドナーとなる不純物元素としては、周期表の１５族に属する元素であり、代表的には、
リン、砒素、アンチモン等がある。また、アクセプターとなる不純物元素としては、周期
表の１３族に属する元素であり、代表的には、ボロン等がある。ここでは、一導電型を付
与する不純物元素が添加された第１の半導体層４１１として、ドナーとなる不純物元素で
あるリンが添加された微結晶半導体層を作製する方法を示す。

【0206】

一導電型を付与する不純物元素が添加された第１の半導体層４１１の原料ガスに一導電型
を付与する不純物元素を含むガスを混合して、半導体層を形成する。代表的には、プラズ
マＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水
素と、フォスフィンとを混合し、グロー放電プラズマにより形成する。または、シリコン
またはゲルマニウムを含む堆積性気体と、水素と、フォスフィンと、ヘリウム、ネオン、
クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。一導電型を付与
する不純物元素が添加された第１の半導体層４１１として、リンを含む微結晶シリコン、
リンを含む微結晶シリコンゲルマニウム、リンを含む微結晶ゲルマニウム等を形成する。

【0207】

または、第１のゲート絶縁層３０９の表面に一導電型を付与する不純物元素を含むガスを
曝した後、微結晶半導体層を形成することで、一導電型を付与する不純物元素を取り込み
ながら微結晶半導体層が形成される。代表的には、第１のゲート絶縁層３０９の表面をフ
ォスフィンに曝すことにより、第１のゲート絶縁層３０９表面に、リンを吸着させる。こ
の後、上記「方法１」に示す第１の半導体層３１１と同様の方法により微結晶半導体層を
形成することで、リンを含む微結晶シリコン、リンを含む微結晶シリコンゲルマニウム、
リンを含む微結晶ゲルマニウム等を形成することができる。

【0208】

または、第１のゲート絶縁層３０９上に微結晶半導体層を形成した後、一導電型を付与す
る不純物元素を含むガス雰囲気でプラズマを発生させて、微結晶半導体層に一導電型を付
与する不純物元素を含むプラズマを曝すことで、一導電型を付与する不純物元素が添加さ
れた第１の半導体層４１１を形成することができる。代表的には、上記「方法１」に示す
第１の半導体層３１１と同様の方法により微結晶半導体層を形成した後、リンプラズマを
微結晶半導体層に曝すことで、リンを含む微結晶シリコン、リンを含む微結晶シリコンゲ
ルマニウム、リンを含む微結晶ゲルマニウム等を形成することができる。

【0209】

次に、第１の半導体層４１１上に、第２の半導体層４１３、第３の半導体層４１５、及び
不純物半導体層４１７を形成した後、不純物半導体層４１７上にレジストマスク４１９、
４２０を形成する（図２１（Ｂ）参照）。

【0210】

ここでは、上記「方法１」に示す第２の半導体層３１３、第３の半導体層３１５、不純物
半導体層３１７と同様の方法により、第２の半導体層４１３及び第３の半導体層４１５、
不純物半導体層４１７を形成する。

【0211】

なお、不純物半導体層４１７は、後の第４の半導体層４３１、第５の半導体層４３３、第
６の半導体層４３５及び不純物半導体層４３７のエッチング工程により、膜厚が薄くなる
ため、膜厚を厚くすることが好ましく、代表的には、３０～１５０ｎｍ程度の厚さにする
。

【0212】

レジストマスク４１９、４２０は、後の論理回路部３９１のＴＦＴ４０１ａ及びスイッチ
部３９３のＴＦＴ４０１ｃとなる領域に形成する。

【0213】

次に、レジストマスク４１９、４２０を用いて、第１の半導体層４１１、第２の半導体層
４１３、第３の半導体層４１５、及び不純物半導体層４１７をエッチングする。この工程
により、第１の半導体層４１１、第２の半導体層４１３、第３の半導体層４１５、及び不
純物半導体層４１７を素子毎に分離し、第１の半導体層４２７ａ、４２８ａ、第２の半導
体層４２７ｂ、４２８ｂ、第３の半導体層４２５、４２６、及び不純物半導体層４２３、
４２４を形成する。この後、レジストマスク４１９、４２０を除去する（図２１（Ｃ）を
参照）。

【0214】

次に、図２２（Ａ）に示すように、第４の半導体層４３１、第５の半導体層４３３、第６
の半導体層４３５、及び不純物半導体層４３７を形成し、不純物半導体層４３７上にレジ
ストマスク４３９、４４０を形成する。

【0215】

第４の半導体層４３１、第５の半導体層４３３、第６の半導体層４３５、及び不純物半導
体層４３７は、それぞれ、上記「方法１」に示す第１の半導体層３１１、第２の半導体層
３１３、第３の半導体層３１５、及び不純物半導体層３１７と同様に形成することができ
る。

【0216】

レジストマスク４３９、４４０は、後の論理回路部３９１のＴＦＴ４０１ｂ及び画素部３
９５のＴＦＴ４０１ｄとなる領域に形成する。

【0217】

次に、レジストマスク４３９、４４０を用いて、第４の半導体層４３１、第５の半導体層
４３３、第６の半導体層４３５、及び不純物半導体層４３７をエッチングする。この工程
により、第４の半導体層４３１、第５の半導体層４３３、第６の半導体層４３５、及び不
純物半導体層４３７を素子毎に分離し、第４の半導体層４５４ａ～４５６ａ、第５の半導
体層４５４ｂ～４５６ｂ、第６の半導体層４５４ｃ～４５６ｃ、及び不純物半導体層４４
４、４４６、４４７を形成する。なお、当該エッチングにおいて、不純物半導体層４２３
、４２４もエッチングされるため、膜厚が薄くなった不純物半導体層４４３、４４５が形
成される。これは、第４の半導体層４３１、第５の半導体層４３３、第６の半導体層４３
５、及び不純物半導体層４３７を十分にエッチングして、エッチング残渣を残さないため
、第４の半導体層４３１のエッチングが終わった後も、オーバーエッチングする。この結
果、当該オーバーエッチングにおいて、不純物半導体層４２３、４２４もエッチングされ
る（図２２（Ｂ）を参照）。この後、レジストマスク４３９、４４０を除去する。

【0218】

次に、図２２（Ｃ）に示すように、導電層３１９を形成する。

【0219】

次に、導電層３１９上にレジストマスクを形成する。次に、レジストマスクを用いて上記
「方法１」と同様に、導電層３１９をエッチングして、配線４５１～４５８を形成する。

【0220】

次に、当該レジストマスクを用いて、上記「方法１」と同様に、第３の半導体層４６９～
４７３、不純物半導体層４４３～４４７のそれぞれ一部をエッチングする。本工程までで
、バッファ層として機能する第３の半導体層４６９～４７３、不純物半導体層４５９～４
６７が形成される。この後、レジストマスクを除去する。

【0221】

レジストマスクを除去した後、ドライエッチングを行うとよい。また、第３の半導体層４
６９～４７３の表面に水プラズマ、アンモニアプラズマ、窒素プラズマ等を照射してもよ
い。

【0222】

次に、上記「方法１」と同様に、第２のゲート絶縁層３７１、絶縁層３７２を形成する。
（図２３（Ａ）参照）。

【0223】

以上の工程により、薄膜トランジスタを作製することができる。

【0224】

次に、第２のゲート絶縁層３７１、絶縁層３７２の一部をエッチングして、論理回路部３
９１のＴＦＴ４０１ａの配線４５２及びゲート電極３０３、画素部３９５の配線４５７を
露出する開口部を形成する。この開口部は、フォトリソグラフィ法により形成することが
できる。その後、当該開口部を介して接続されるように、絶縁層３７２上に、論理回路部
３９１のＴＦＴ４０１ａの配線４５２及びゲート電極３０３を接続する配線３８４、画素
部３９５の配線４５７に接続する画素電極３８３を形成する（配線３８４及びゲート電極
３０３の接続は図１１（Ａ）を参照。図２３（Ｂ）参照。）。

【0225】

配線３８４で、論理回路部３９１のＴＦＴ４０１ａの配線４５２及びゲート電極３０３を
接続することで、ＴＦＴ４０１ａ及びＴＦＴ４０１ｂで構成されるＥＤＭＯＳ回路を形成
することができる。

【0226】

（実施の形態５）
本実施の形態では、本発明の一形態である表示装置に設けられる保護回路について図面を
参照して説明する。実施の形態１の図２における保護回路１３４～１３６に用いられる保
護回路の具体的な回路構成の例について、図２４を参照して説明する。以下の説明ではｎ
型トランジスタを設ける場合についてのみ説明するが、本発明はこれに限定されない。

【0227】

図２４（Ａ）に示す保護回路は、複数の薄膜トランジスタを用いた保護ダイオード５０１
～５０４を有する。保護ダイオード５０１は、直列に接続されたｎ型薄膜トランジスタ５
０１ａ及びｎ型薄膜トランジスタ５０１ｂを有している。ｎ型薄膜トランジスタ５０１ａ
のソース電極及びドレイン電極の一方は、ｎ型薄膜トランジスタ５０１ａ及びｎ型薄膜ト
ランジスタ５０１ｂのゲート電極と接続され、且つ電位Ｖ_ｓｓに保たれている。ｎ型薄膜
トランジスタ５０１ａのソース電極及びドレイン電極の他方は、ｎ型薄膜トランジスタ５
０１ｂのソース電極及びドレイン電極の一方に接続されている。ｎ型薄膜トランジスタ５
０１ｂのソース電極及びドレイン電極の他方は保護ダイオード５０２に接続されている。
そして、他の保護ダイオード５０２～５０４も保護ダイオード５０１と同様に、それぞれ
直列に接続された複数の薄膜トランジスタを有し、且つ直列に接続された複数の薄膜トラ
ンジスタの一端は、複数の薄膜トランジスタのゲート電極と接続されている。

【0228】

なお、本発明において、保護ダイオード５０１～５０４のそれぞれが有する薄膜トランジ
スタの数及び極性は、図２４（Ａ）に示す構成に限定されない。例えば、保護ダイオード
５０１は、直列に接続された三つの薄膜トランジスタにより構成されていてもよい。

【0229】

そして、保護ダイオード５０１～５０４は順に直列に接続されており、且つ保護ダイオー
ド５０２と保護ダイオード５０３の間は、配線５０５に接続されている。なお、配線５０
５は、保護対象となる半導体素子に電気的に接続されているものである。なお、配線５０
５と接続する配線は、保護ダイオード５０２と保護ダイオード５０３との間の配線に限定
されない。即ち、配線５０５は、保護ダイオード５０１と保護ダイオード５０２との間に
接続されていてもよいし、保護ダイオード５０３と保護ダイオード５０４との間に接続さ
れていてもよい。

【0230】

保護ダイオード５０４の一端は電源電位Ｖ_ｄｄに保たれている。また、保護ダイオード５
０１～５０４のそれぞれは、逆方向バイアスの電圧がかかるように接続されている。

【0231】

なお、図２４（Ａ）に示す保護回路は、図２４（Ｂ）に示すように、保護ダイオード５０
１、５０２を保護ダイオード５０６に置換え、保護ダイオード５０３、５０４を保護ダイ
オード５０７に置き換えることも可能である。

【0232】

図２４（Ｃ）に示す保護回路は、保護ダイオード５１０、保護ダイオード５１１、容量素
子５１２、容量素子５１３及び抵抗素子５１４を有する。抵抗素子５１４は２端子の抵抗
であり、その一端には配線５１５から電位Ｖ_ｉｎが供給され、他端には電位Ｖ_ｓｓが供給
される。抵抗素子５１４は、電位Ｖ_ｉｎが供給されなくなったときに配線５１５の電位を
Ｖ_ｓｓにするために設けられており、その抵抗値は配線５１５の配線抵抗よりも十分に大
きくなるように設定する。保護ダイオード５１０及び保護ダイオード５１１は、ダイオー
ド接続されたｎ型薄膜トランジスタを用いている。

【0233】

なお、図２４（Ｃ）に示す保護ダイオードは、更に複数の薄膜トランジスタを直列に接続
したものであってもよい。

【0234】

図２４（Ｄ）に示す保護回路は、保護ダイオード５１０及び保護ダイオード５１１を、そ
れぞれ２つのｎ型薄膜トランジスタで代用したものである。

【0235】

なお、図２４（Ｃ）及び図２４（Ｄ）に示す保護回路は、保護ダイオードとしてダイオー
ド接続されたｎ型薄膜トランジスタを用いているが、本実施の形態はこの構成に限定され
ない。

【0236】

また、図２４（Ｅ）に示す保護回路は、保護ダイオード５２０～５２７と、抵抗素子５２
８と、を有する。抵抗素子５２８は配線５２９Ａと配線５２９Ｂの間に直列に接続されて
いる。保護ダイオード５２０～５２７のそれぞれは、ダイオード接続されたｎ型薄膜トラ
ンジスタを用いている。

【0237】

保護ダイオード５２０と保護ダイオード５２１は直列に接続されており、一端は電位Ｖ_ｓ
ｓに保持され、他端は電位Ｖ_ｉｎの配線５２９Ａに接続されている。保護ダイオード５２
２と保護ダイオード５２３は直列に接続されており、一端は電位Ｖ_ｄｄに保持され、他端
は電位Ｖ_ｉｎの配線５２９Ａに接続されている。保護ダイオード５２４と保護ダイオード
５２５は直列に接続されており、一端は電位Ｖ_ｓｓに保持され、他端は電位Ｖ_ｏｕｔの配
線５２９Ｂに接続されている。保護ダイオード５２６と保護ダイオード５２７は直列に接
続されており、一端は電位Ｖ_ｄｄに保持され、他端は電位Ｖ_ｏｕｔの配線５２９Ｂに接続
されている。

【0238】

また、図２４（Ｆ）に示す保護回路は、抵抗素子５３０と、抵抗素子５３１と、保護ダイ
オード５３２と、を有する。図２４（Ｆ）では、保護ダイオード５３２としてダイオード
接続されたｎ型薄膜トランジスタを用いているが、本実施の形態はこの構成に限定されな
い。ダイオード接続された複数の薄膜トランジスタを用いてもよい。抵抗素子５３０と、
抵抗素子５３１と、保護ダイオード５３２とは、配線５３３に直列に接続されている。

【0239】

抵抗素子５３０及び抵抗素子５３１によって、配線５３３の電位の急激な変動を緩和し、
半導体素子の劣化または破壊を防止することができる。また、保護ダイオード５３２によ
って、電位の変動により配線５３３に逆方向バイアスの電流が流れることを防止すること
ができる。

【0240】

なお、抵抗素子のみを配線に直列に接続する場合には、配線の電位の急激な変動を緩和し
、半導体素子が劣化し、または破壊されることを防止できる。また、保護ダイオードのみ
を配線に直列に接続する場合、電位の変動により配線に逆方向の電流が流れるのを防ぐこ
とができる。

【0241】

ここで、図２４に示す保護回路が動作する場合について考える。このとき、保護ダイオー
ド５０１、５０２、５０６、５１１、５２０、５２１、５２４、５２５のソース電極及び
ドレイン電極において、電位Ｖ_ｓｓに保持される側がドレイン電極である。また他方はソ
ース電極となる。保護ダイオード５０３、５０４、５０７、５１０、５２２、５２３、５
２６、５２７のソース電極及びドレイン電極において、電位Ｖ_ｄｄに保持される側をソー
ス電極とし、他方がドレイン電極となる。また、保護ダイオードを構成する薄膜トランジ
スタのしきい値電圧をＶ_ｔｈと示す。

【0242】

また、保護ダイオード５０１、５０２、５０６、５１１、５２０、５２１、５２４、５２
５は電位Ｖ_ｉｎが電位Ｖ_ｓｓより高いときに逆バイアスの電圧がかかり、電流が流れにく
い。一方、保護ダイオード５０３、５０４、５０７、５１０、５２２、５２３、５２６、
５２７は、電位Ｖ_ｉｎが電位Ｖ_ｄｄより低いときに逆方向バイアスの電圧がかかり、電流
が流れにくい。

【0243】

ここでは、電位Ｖ_ｏｕｔが概ね電位Ｖ_ｓｓと電位Ｖ_ｄｄの間となるように設けられた保護
回路の動作について説明する。

【0244】

まず、電位Ｖ_ｉｎが電位Ｖ_ｄｄよりも高い場合を考える。電位Ｖ_ｉｎが電位Ｖ_ｄｄよりも
高い場合、保護ダイオード５０３、５０４、５０７、５１０、５２２、５２３、５２６、
５２７のゲート電極とソース電極間の電位差Ｖ_ｇｓ＝Ｖ_ｉｎ－Ｖ_ｄｄ＞Ｖ_ｔｈのときに、
当該ｎ型薄膜トランジスタはオンする。ここでは、Ｖ_ｉｎが異常に高い場合を想定してい
るため、当該ｎ型薄膜トランジスタはオンする。このとき、保護ダイオード５０１、５０
２、５０６、５１１、５２０、５２１、５２４、５２５が有するｎ型薄膜トランジスタは
、オフする。そうすると、保護ダイオード５０３、５０４、５０７、５１０、５２２、５
２３、５２６、５２７を介して、配線５０５、５０８、５１５、５２９Ａ、５２９Ｂの電
位がＶ_ｄｄとなる。従って、ノイズ等により電位Ｖ_ｉｎが電位Ｖ_ｄｄよりも異常に高くな
ったとしても、配線５０５、５０８、５１５、５２９Ａ、５２９Ｂの電位は、電位Ｖ_ｄｄ
よりも高くなることはない。

【0245】

一方で、電位Ｖ_ｉｎが電位Ｖ_ｓｓよりも低い場合には、保護ダイオード５０１、５０２、
５０６、５１１、５２０、５２１、５２４、５２５のゲート電極とソース電極間の電位差
Ｖ_ｇｓ＝Ｖ_ｓｓ－Ｖ_ｉｎ＞Ｖ_ｔｈのときに、当該ｎ型薄膜トランジスタはオンする。ここ
では、Ｖ_ｉｎが異常に低い場合を想定しているため、ｎ型薄膜トランジスタはオンする。
このとき、保護ダイオード５０３、５０４、５０７、５１０、５２２、５２３、５２６、
５２７が有するｎ型薄膜トランジスタはオフする。そうすると、保護ダイオード５０１、
５０２、５０６、５１１、５２０、５２１、５２４、５２５を介して、配線５０５、５０
８、５１５、５２９Ａ、５２９Ｂの電位がＶ_ｓｓとなる。従って、ノイズ等により、電位
Ｖ_ｉｎが電位Ｖ_ｓｓより異常に低くなったとしても、配線５０５、５０８、５１５、５２
９Ａ、５２９Ｂの電位は、電位Ｖ_ｓｓよりも低くなることはない。さらに、容量素子５１
２、５１３は、入力電位Ｖ_ｉｎが有するパルス状のノイズを鈍らせ、ノイズによる電位の
急峻な変化を緩和する働きをする。

【0246】

なお、電位Ｖ_ｉｎが、Ｖ_ｓｓ－Ｖ_ｔｈからＶ_ｄｄ＋Ｖ_ｔｈの間の場合には、すべての保護
ダイオードが有するｎ型薄膜トランジスタがオフとなり、電位Ｖ_ｉｎが電位Ｖ_ｏｕｔとし
て出力される。

【0247】

以上説明したように保護回路を配置することで、配線５０５、５０８、５１５、５２９Ａ
、５２９Ｂの電位は、概ね電位Ｖ_ｓｓと電位Ｖ_ｄｄの間に保たれることになる。従って、
配線５０５、５０８、５１５、５２９Ａ、５２９Ｂがこの範囲から大きく外れる電位とな
ることを防止することができる。つまり、配線５０５、５０８、５１５、５２９Ａ、５２
９Ｂが異常に高い電位または異常に低い電位となることを防止し、当該保護回路の後段の
回路が破壊されまたは劣化することを防止し、後段の回路を保護することができる。

【0248】

さらに、図２４（Ｃ）に示すように、入力端子に抵抗素子５１４を有する保護回路を設け
ることで、信号が入力されていないときに、信号が与えられる全ての配線の電位を、一定
（ここでは電位Ｖ_ｓｓ）とすることができる。つまり信号が入力されていないときは、配
線同士をショートさせることができるショートリングとしての機能も有する。そのため、
配線間に生じる電位差に起因する静電破壊を防止することができる。また、抵抗素子５１
４の抵抗値が配線抵抗に対して十分に大きいので、信号の入力時に、配線に与えられる信
号が電位Ｖ_ｓｓまで降下することを防止することができる。

【0249】

ここで、一例として、図２４（Ｃ）の保護ダイオード５１０及び保護ダイオード５１１に
閾値電圧Ｖ_ｔｈ＝０のｎ型薄膜トランジスタを用いた場合について説明する。

【0250】

まず、Ｖ_ｉｎ＞Ｖ_ｄｄの場合には、保護ダイオード５１０はＶ_ｇｓ＝Ｖ_ｉｎ－Ｖ_ｄｄ＞０
となり、オンする。保護ダイオード５１１はオフする。従って、配線５１５の電位はＶ_ｄ
ｄとなり、Ｖ_ｏｕｔ＝Ｖ_ｄｄとなる。

【0251】

一方で、Ｖ_ｉｎ＜Ｖ_ｓｓの場合には、保護ダイオード５１０はオフする。保護ダイオード
５１１はＶ_ｇｓ＝Ｖ_ｓｓ－Ｖ_ｉｎ＞０となり、オンする。従って、配線５１５の電位はＶ
_ｓｓとなり、Ｖ_ｏｕｔ＝Ｖ_ｓｓとなる。

【0252】

このように、Ｖ_ｉｎ＜Ｖ_ｓｓまたはＶ_ｄｄ＜Ｖ_ｉｎとなる場合であっても、Ｖ_ｓｓ＜Ｖ_ｏ
ｕｔ＜Ｖ_ｄｄの範囲で動作させることができる。従って、Ｖ_ｉｎが過大な場合または過小
な場合であっても、Ｖ_ｏｕｔが過大になりまたは過小となることを防止することができる
。従って、例えばノイズ等により、電位Ｖ_ｉｎが電位Ｖ_ｓｓより低くなる場合であっても
、配線５１５の電位は、電位Ｖ_ｓｓよりも遙かに低くなることはない。さらに、容量素子
５１２及び容量素子５１３は、入力電位Ｖ_ｉｎが有するパルス状のノイズを鈍らせ、電位
の急峻な変化を緩和する働きをする。

【0253】

以上説明したように保護回路を配置することで、配線５１５の電位は、電位Ｖ_ｓｓと電位
Ｖ_ｄｄの間に概ね保たれることになる。従って、配線５１５がこの範囲から大きくはずれ
た電位となることを防止することができ、当該保護回路の後段の回路（入力部がＶ_ｏｕｔ
に電気的に接続された回路）を破壊または劣化から保護することができる。さらに、入力
端子に保護回路を設けることで、信号が入力されていないときに、信号が与えられる全て
の配線の電位を、一定（ここでは電位Ｖ_ｓｓ）に保つことができる。つまり、信号が入力
されていないときは、配線同士をショートさせることができるショートリングとしての機
能も有する。そのため、配線間に生じる電位差に起因する静電破壊を防止することができ
る。また、抵抗素子５１４の抵抗値が十分に大きいので、信号の入力時には、配線５１５
に与えられる信号の電位の低下を防止できる。

【0254】

なお、本発明に用いられる保護回路は図２４に示す構成に限定されるものではなく、同様
の働きをする回路構成であれば、適宜設計変更が可能である。

【0255】

また、本発明の保護回路が有する保護ダイオードとしては、ダイオード接続された薄膜ト
ランジスタを用いることができる。保護回路に本発明の薄膜トランジスタを用いることで
、保護回路が占める面積を縮小することができ、表示装置の狭額縁化、小型化、高性能化
を図ることができる。

【0256】

（実施の形態６）
本実施の形態では、本発明の表示装置の端子部について図２５を参照して説明する。

【0257】

図２５（Ａ）及び図２５（Ｂ）は、ゲート配線端子部の断面図及び上面図をそれぞれ示し
ている。図２５（Ａ）は図２５（Ｂ）中のＸ１－Ｘ２線における断面図に相当する。図２
５（Ａ）において、積層されて形成された保護絶縁層５４４上の透明導電層５４５は、入
力端子として機能する端子電極である。また、図２５（Ａ）において、端子部では、ゲー
ト配線と同じ材料で形成される第１の端子５４０と、ソース配線と同じ材料で形成される
接続電極５４３とがゲート絶縁層５４２を介して重なり、これらは透明導電層５４５を介
して（少なくとも電気的に）接続されている。また、ゲート絶縁層５４２と接続電極５４
３との間には半導体層５４６（真性半導体層と一導電型の不純物元素を含む半導体層）が
設けられている。

【0258】

図２５（Ｃ）及び図２５（Ｄ）は、ソース配線端子部の断面図及び上面図をそれぞれ示し
ている。図２５（Ｃ）は図２５（Ｄ）中のＹ１－Ｙ２線における断面図に相当する。図２
５（Ｃ）において、積層されて形成された保護絶縁層５４４上の透明導電層５４５は、入
力端子として機能する端子電極である。また、図２５（Ｃ）において、端子部では、ゲー
ト配線と同じ材料で形成される電極５４７が、ソース配線と（少なくとも電気的に）接続
される第２の端子５４１の下方にゲート絶縁層５４２を介して重なる。電極５４７は第２
の端子５４１と直接または電気的に接続されておらず、電極５４７を第２の端子５４１と
異なる電位、例えばフローティング、ＧＮＤ、０Ｖ等に設定すれば、ノイズ対策のための
容量または静電気対策のための容量を形成することができる。また、第２の端子５４１は
、透明導電層５４５と（少なくとも電気的に）接続されている。また、ゲート絶縁層５４
２と第２の端子５４１との間には半導体層５４６（真性半導体層と一導電型の不純物元素
を含む半導体層）が設けられている。

【0259】

ゲート配線、ソース配線、及び容量配線は、画素密度に応じて複数本設けられるものであ
る。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の
第２の端子、容量配線と同電位の第３の端子等が複数並べられて配置されている。それぞ
れの端子は、任意の数で設ければよいものとし、実施者が適宣決定すればよい。

【0260】

本実施の形態にて説明した端子部とＦＰＣ端子部は、異方性導電ペースト等を介して接続
されている。これにより、外部からの信号及び電力の供給が可能になる。

【0261】

なお、図２５は、ハーフトーンマスクを用いて作製した場合の端子部の図を示したが、本
発明は上記実施の形態にて説明したようにこれに限定されない。ハーフトーンマスクを用
いずに作製した場合の端子部の図を図２６に示す。

【0262】

図２６（Ａ）及び図２６（Ｂ）は、ハーフトーンマスクを用いずに作製した場合のゲート
配線端子部の断面図及び上面図をそれぞれ示している。図２６（Ａ）は図２６（Ｂ）中の
Ｘ３－Ｘ４線における断面図に相当する。図２６（Ａ）において、保護絶縁層５４４上の
透明導電層５４５は、入力端子として機能する端子電極である。また、図２６（Ａ）にお
いて、端子部では、ゲート配線と同じ材料で形成される第１の端子５４０と、ソース配線
と同じ材料で形成される接続電極５４３とがゲート絶縁層５４２を介して重なり、これら
は透明導電層５４５を介して（少なくとも電気的に）接続されている。また、ゲート絶縁
層５４２上に接して接続電極５４３が設けられており、図２６（Ａ）及び図２６（Ｂ）は
、半導体層が設けられていない構成となっている。

【0263】

図２６（Ｃ）及び図２６（Ｄ）は、ハーフトーンマスクを用いずに作製した場合のソース
配線端子部の断面図及び上面図をそれぞれ示している。図２６（Ｃ）は、図２６（Ｄ）中
のＹ３－Ｙ４線における断面図に相当する。図２６（Ｃ）において、保護絶縁層５４４上
の透明導電層５４５は、入力端子として機能する端子電極である。また、図２６（Ｃ）に
おいて、端子部では、ゲート配線と同じ材料で形成される電極５４７が、ソース配線と（
少なくとも電気的に）接続される第２の端子５４１の下方にゲート絶縁層５４２を介して
重なる。電極５４７は第２の端子５４１と接続されておらず、電極５４７を第２の端子５
４１と異なる電位、例えばフローティング、ＧＮＤ、０Ｖ等に設定すれば、ノイズ対策の
ための容量または静電気対策のための容量を形成することができる。また、第２の端子５
４１は、透明導電層５４５と接続されている。また、ゲート絶縁層５４２上に接して第２
の端子５４１が設けられており、図２６（Ｃ）及び図２６（Ｄ）は、半導体層が設けられ
ていない構成となっている。すなわち、図２６に示す端子部は、半導体層を有さない構成
となっている。

【0264】

（実施の形態７）
次に、上記実施の形態にて説明した液晶表示装置及び発光表示装置に搭載する表示パネル
または発光パネルの一形態について、図面（断面図）を参照して説明する。

【0265】

本発明の一態様である液晶表示装置及び発光装置の外観について、図２７及び図２８を参
照して説明する。図２７（Ａ）は、第１の基板６０１上に形成された微結晶半導体層を有
する薄膜トランジスタ６１０及び液晶素子６１３を、第２の基板６０６との間にシール材
６０５によって封止した、液晶表示パネルの上面図を示す。図２７（Ｂ）は、図２７（Ａ
）のＫ－Ｌにおける断面図に相当する。

【0266】

液晶表示装置は、各画素に液晶素子を有する。液晶素子とは、液晶の光学的変調作用によ
って光の透過または非透過を制御する素子であり、一対の電極、及び液晶により構成され
る。なお、液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界ま
たは斜め方向の電界を含む）によって制御される。なお、液晶素子とその駆動モードとし
ては、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、
サーモトロピック液晶、ライオトロピック液晶（リオトロピック液晶ともいう）、低分子
液晶、高分子液晶、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、プラズ
マアドレス液晶（ＰＡＬＣ）、バナナ型液晶、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）
モード、ＳＴＮ（Ｓｕｐｅｒ Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ
－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗ
ｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ－ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌ
ｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎ
ｍｅｎｔ）、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モード、ＡＳＭ（Ａｘ
ｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ－ｃｅｌｌ）モード、Ｏ
ＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード
、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎ
ｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）
モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａ
ｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓ
ｔａｌ）モード、ゲストホストモード等を用いることができる。ただし、これに限定され
ず、液晶素子として様々なものを用いることができる。

【0267】

液晶層は、配向膜を用いないブルー相を示す液晶を用いて形成してもよい。ブルー相は液
晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相
へ転移する直前に発現する相である。ブルー相は、狭い温度範囲でしか発現しないため、
温度範囲を改善するために、５重量％以上のカイラル剤を混合させた液晶組成物を用いて
液晶層に適用する。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が
１０μｓ～１００μｓと短く、光学的に等方性であるため配向処理が不要であり、視野角
依存性が小さい。

【0268】

第１の基板６０１上に設けられた画素部６０２及び走査線駆動回路６０４を囲んで、シー
ル材６０５が設けられている。また、画素部６０２及び走査線駆動回路６０４の上に第２
の基板６０６が設けられている。よって、画素部６０２及び走査線駆動回路６０４は、第
１の基板６０１とシール材６０５と第２の基板６０６とによって、液晶層６０８と共に封
止されている。また、第１の基板６０１上のシール材６０５によって囲まれている領域内
には信号線駆動回路６０３も設けられている。なお、信号線駆動回路６０３は、別途用意
された基板上に多結晶半導体層を有する薄膜トランジスタにより設けられたものであって
もよい。なお、単結晶半導体を用いたトランジスタで信号線駆動回路を形成し、貼り合わ
せてもよい。

【0269】

第１の基板６０１上に設けられた画素部６０２は、複数の薄膜トランジスタを有しており
、図２７（Ｂ）には、画素部６０２に含まれる薄膜トランジスタ６１０を例示している。
また、走査線駆動回路６０４も、複数の薄膜トランジスタを有しており、図２７（Ｂ）で
は、信号線駆動回路６０３に含まれる薄膜トランジスタ６０９を例示している。薄膜トラ
ンジスタ６１０は微結晶半導体層を用いた薄膜トランジスタに相当する。

【0270】

また、液晶素子６１３が有する画素電極６１２は、薄膜トランジスタ６１０と配線６１８
を介して電気的に接続されている。さらに、配線６１８は引き回し配線６１４と電気的に
接続されている。そして、液晶素子６１３の対向電極６１７は第２の基板６０６上に設け
られている。画素電極６１２と対向電極６１７と液晶層６０８が重なっている部分が、液
晶素子６１３に相当する。

【0271】

なお、第１の基板６０１及び第２の基板６０６の材料としては、ガラス、金属（代表的に
はステンレス）、セラミックスまたはプラスチック等を用いることができる。プラスチッ
クとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ－Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ
）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、またはアク
リル樹脂フィルム等を用いることができる。また、アルミニウムホイルをＰＶＦフィルム
やポリエステルフィルムで挟んだ構造のシートを用いてもよい。

【0272】

また、スペーサ６１１はビーズスペーサであり、画素電極６１２と対向電極６１７との間
の距離（セルギャップ）を一定に制御するために設けられている。なお、スペーサ６１１
のビーズスペーサに代えて、絶縁層を選択的にエッチングすることで得られるスペーサ（
ポストスペーサ）を用いていてもよい。

【0273】

また、信号線駆動回路６０３と、走査線駆動回路６０４及び画素部６０２に与えられる各
種の信号（電位）は、ＦＰＣ６０７（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉ
ｔ）から引き回し配線６１４を介して供給される。

【0274】

本実施の形態では、接続端子６１６が、液晶素子６１３が有する画素電極６１２と同じ導
電層から形成されている。また、引き回し配線６１４は、配線６１８と同じ導電層で形成
されている。

【0275】

接続端子６１６とＦＰＣ６０７が有する端子は、異方性導電層６１９を介して電気的に接
続されている。

【0276】

なお、図示していないが、本実施の形態に示した液晶表示装置は配向膜及び偏光板を有し
、更にカラーフィルタや遮光層等を有していてもよい。

【0277】

また、発光素子の射出面に偏光板、円偏光板（楕円偏光板を含む）、位相差板（λ／４板
、λ／２板）またはカラーフィルタ等の光学フィルムを適宜設けてもよい。また、偏光板
または円偏光板に反射防止層を設けてもよい。

【0278】

図２８は、本発明の一態様である発光装置の一例を示す。図２８は、図２７と異なる部分
についてのみ符号を付している。発光装置としては、エレクトロルミネッセンスを利用す
る発光素子を用いる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機
化合物であるか、無機化合物であるかによって区別され、一般に、前者は有機ＥＬ素子、
後者は無機ＥＬ素子と呼ばれている。

【0279】

有機ＥＬ素子は、発光素子に電圧を印加することにより、キャリア（電子及び正孔）が一
対の電極からそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、
それらのキャリア（電子及び正孔）が再結合することにより、発光性の有機化合物が励起
状態を形成し、そのキャリアが励起状態から基底状態に戻る際に発光する。このような発
光素子は、そのメカニズムから、電流励起型の発光素子と呼ばれる。

【0280】

無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
し、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－アクセプター再
結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを
一対の電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する
局在型発光である。

【0281】

なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。また、発光素子の駆動
を制御する薄膜トランジスタとして、上記の実施の形態にて説明した作製方法を適用した
薄膜トランジスタを用いて説明する。

【0282】

まず、基板上に薄膜トランジスタ６２１、６２２を形成する。薄膜トランジスタ６２１、
６２２上には保護層として機能する絶縁層を形成する。該絶縁層は、無機材料により形成
される絶縁層６２３と有機材料により形成される絶縁層６２４を積層して形成するとよく
、有機材料により形成される絶縁層により上面を平坦化するとよい。ここで、無機材料と
しては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン等を用いるとよい。有機
材料としては、アクリル、ポリイミド若しくはポリアミド等の有機樹脂またはシロキサン
を用いるとよい。

【0283】

有機材料により形成される絶縁層６２４上には、導電層を設ける。この導電層を第１の導
電層６２５とする。第１の導電層は、画素電極として機能する。画素の薄膜トランジスタ
がｎ型薄膜トランジスタの場合には、画素電極として陰極を形成することが好ましいが、
ｐ型薄膜トランジスタの場合には、陽極を形成することが好ましい。画素電極として陰極
を形成する場合には、仕事関数が小さい材料、例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ
等を用いればよい。

【0284】

次に、第１の導電層６２５の側面（端部）及び有機材料により形成される絶縁層６２４上
に隔壁６２６を形成する。隔壁６２６は開口部を有し、該開口部において第１の導電層６
２５が露出されている。該隔壁６２６は、有機樹脂層、無機絶縁層または有機ポリシロキ
サンを用いて形成する。特に好ましくは、感光性の材料を用いて隔壁を形成し、第１の導
電層６２５上の隔壁６２６を露光して開口部を形成することで、その開口部の側壁が連続
した曲率を持って形成される傾斜面となるように形成することが好ましい。

【0285】

次に、隔壁６２６の開口部において第１の導電層６２５と接するように、発光層６２７を
形成する。発光層６２７は、単一の層で構成されていても、複数の層が積層されて構成さ
れていてもよい。

【0286】

そして、発光層６２７を覆うように、第２の導電層６２８を形成する。第２の導電層６２
８は共通電極と呼ばれる。陰極材料により第１の導電層６２５を形成する場合には、陽極
材料により第２の導電層６２８を形成する。第２の導電層６２８は、透光性を有する導電
性材料を用いた透光性導電層で形成することができる。第２の導電層６２８として、窒化
チタン層またはチタン層を用いてもよい。ここでは、第２の導電層６２８としてインジウ
ム錫酸化物（ＩＴＯ）を用いる。隔壁の開口部において、第１の導電層６２５と発光層６
２７と第２の導電層６２８が重なり合うことで、発光素子６３０が形成される。この後、
発光素子６３０に酸素、水素、水分または二酸化炭素等が侵入しないように、隔壁６２６
及び第２の導電層６２７上に保護層を形成することが好ましい。保護層としては、窒化シ
リコン層、窒化酸化シリコン層及びＤＬＣ層等を用いることができる。更に好ましくは、
外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（紫外線硬化樹脂フ
ィルム等）またはカバー材により更なるパッケージング（封入）をする。

【0287】

発光素子６３０は、発光を取り出すために、少なくとも陽極または陰極の一方が透明であ
ればよい。そして、基板上に薄膜トランジスタ６２１、６２２及び発光素子６３０を形成
し、基板とは逆側の面から発光を取り出す上面射出構造、基板側の面から発光を取り出す
下面射出構造、及び基板側及び基板とは反対側の面の双方から発光を取り出す両面射出構
造の発光素子がある。本発明の一態様である発光装置では、上記の射出構造のいずれも適
用することができる。

【0288】

なお、上面射出構造の発光素子６３０では、陰極上に発光層及び陽極が順に積層されてい
る。陰極は仕事関数が小さく、且つ光を反射する導電性材料（例えば、Ｃａ、Ａｌ、Ｍｇ
Ａｇ、ＡｌＬｉ等）により形成すればよい。そして、発光層は複数の層で構成されている
場合には、例えば、陰極上に、電子注入層、電子輸送層、発光層、ホール輸送層またはホ
ール注入層の順に積層して形成する。なお、これらの層を全て設ける必要はない。陽極は
光を透過する透光性の導電性材料を用いて形成し、例えば、酸化タングステンを含むイン
ジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジ
ウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（ＩＴＯ）、イ
ンジウム亜鉛酸化物または酸化シリコンを添加したインジウム錫酸化物等の透光性を有す
る導電層を用いてもよい。発光層から発生される光は、陽極側に射出される。

【0289】

下面射出構造の発光素子６３０では、陰極上に発光層及び陽極が順に積層されている。な
お、陽極が透光性を有する場合、陽極を覆うように光を反射または遮蔽するための遮光層
が設けられているとよい。陰極は、上面射出構造の場合と同様に、仕事関数が小さい材料
により形成された導電層であればよく、公知の材料を用いればよい。ただし、その厚さは
光を透過する程度（好ましくは、５ｎｍ以上３０ｎｍ以下程度）とする。例えば、２０ｎ
ｍの厚さを有するアルミニウムを、陰極として用いることができる。そして、発光層は、
上面射出構造の場合と同様に、単一の層で構成されていても、複数の層が積層されて構成
されていてもよい。陽極は光を透過する必要はないが、上面射出構造の場合と同様に、透
光性の導電性材料を用いて形成することもできる。そして、遮光層は、例えば、光を反射
する金属層等または黒の顔料を添加した樹脂等を用いてもよい。発光層から発生される光
は、陰極側に射出される。

【0290】

なお、発光素子６３０が有する画素電極は、薄膜トランジスタ６２２のソース電極または
ドレイン電極と、配線を介して電気的に接続されている。そして、本実施の形態では、発
光素子６３０の共通電極と透光性を有する導電性の材料層が電気的に接続されている。

【0291】

また、発光素子６３０の構成は、本実施の形態に示した構成に限定されない。発光素子６
３０の構成は、発光素子６３０から取り出す光の方向や、薄膜トランジスタ６２２の極性
等に合わせて、適宜変更することができる。

【0292】

なお、発光素子６３０が上面射出構造の場合、発光素子６３０からの光の取り出し方向に
位置する基板である第２の基板は透光性の基板でなければならない。その場合には、ガラ
ス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルム等の透光性を有す
る材料からなる基板を用いる。

【0293】

また２つの基板間に配される充填材６３１としては、窒素やアルゴン等の不活性な気体、
紫外線硬化樹脂または熱硬化樹脂等を用いることができ、ＰＶＣ（ポリビニルクロライド
）、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル
）またはＥＶＡ（エチレンビニルアセテート）等を用いることができる。ここでは、例え
ば窒素を用いるとよい。

【0294】

なお、本実施の形態では、発光素子６３０の駆動を制御する薄膜トランジスタ６２２（駆
動用トランジスタ）と発光素子とが直接的に接続されている例を示したが、駆動用薄膜ト
ランジスタと発光素子との間に電流制御用薄膜トランジスタが接続されていてもよい。

【0295】

なお、本実施の形態で説明した発光装置は、図示した構成に限定されるものではなく、技
術的思想に基づいた各種の変形が可能である。

【0296】

本実施の形態は、他の実施の形態に記載した構成と組み合わせて実施することができる。

【0297】

（実施の形態８）
本発明に係る薄膜トランジスタを有する半導体装置は、さまざまな電子機器（遊技機も含
む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、
またはテレビジョン受信機ともいう）、コンピュータ用のモニタ、電子ペーパー、デジタ
ルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携
帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機等の
大型ゲーム機等が挙げられる。

【0298】

本発明に係る薄膜トランジスタを有する半導体装置は、電子ペーパーに適用することがで
きる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いるこ
とが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、
電車等の乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用する
ことができる。電子機器の一例を図２９に示す。

【0299】

図２９（Ａ）は、電子書籍の一例を示している。図２９（Ａ）に示す電子書籍は、筐体７
００及び筐体７０１の２つの筐体で構成されている。筐体７００及び筐体７０１は、蝶番
７０４により一体になっており、開閉動作を行うことができる。このような構成により、
紙の書籍のような動作を行うことが可能となる。

【0300】

筐体７００には表示部７０２が組み込まれ、筐体７０１には表示部７０３が組み込まれて
いる。表示部７０２及び表示部７０３は、続き画面を表示する構成としてもよいし、異な
る画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右
側の表示部（図２９（Ａ）では表示部７０２）に文章を表示し、左側の表示部（図２９（
Ａ）では表示部７０３）に画像を表示することができる。

【0301】

また、図２９（Ａ）では、筐体７００に操作部等を備えた例を示している。例えば、筐体
７００は、電源入力端子７０５、操作キー７０６、スピーカ７０７等を備えている。操作
キー７０６により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードや
ポインティングディバイス等を備える構成としてもよい。また、筐体の裏面や側面に、外
部接続用端子（イヤホン端子、ＵＳＢ端子、及びＵＳＢケーブル等の各種ケーブルと接続
可能な端子等）、記録媒体挿入部等を備える構成としてもよい。さらに、図２９（Ａ）
に示す電子書籍は、電子辞書としての機能を持たせた構成としてもよい。

【0302】

また、図２９（Ａ）に示す電子書籍は、無線で情報を送受信できる構成を備えていてもよ
い。無線通信により、電子書籍サーバから所望の書籍データ等を購入し、ダウンロードす
る構成とすることもできる。

【0303】

図２９（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、図２９（Ｂ）
に示すデジタルフォトフレームは、筐体７１１に表示部７１２が組み込まれている。表示
部７１２は、各種画像を表示することが可能であり、例えば、デジタルカメラ等で撮影し
た画像データを表示させることで、通常の写真立てと同様に機能させることができる。

【0304】

なお、図２９（Ｂ）に示すデジタルフォトフレームは、操作部、外部接続用端子（ＵＳＢ
端子、ＵＳＢケーブル等の各種ケーブルと接続可能な端子等）、記録媒体挿入部等を備え
る構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏
面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記
録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像
データを取り込み、取り込んだ画像データを表示部７１２に表示させることができる。

【0305】

また、図２９（Ｂ）に示すデジタルフォトフレームは、無線で情報を送受信出来る構成と
してもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもで
きる。

【0306】

図２９（Ｃ）は、テレビジョン装置の一例を示している。図２９（Ｃ）に示すテレビジョ
ン装置は、筐体７２１に表示部７２２が組み込まれている。表示部７２２により、映像を
表示することが可能である。また、ここでは、スタンド７２３により筐体７２１を支持し
た構成を示している。表示部７２２は、実施の形態７に示した表示装置を適用することが
できる。

【0307】

図２９（Ｃ）に示すテレビジョン装置の操作は、筐体７２１が備える操作スイッチや、別
体のリモコン操作機により行うことができる。リモコン操作機が備える操作キーにより、
チャンネルや音量の操作を行うことができ、表示部７２２に表示される映像を操作するこ
とができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する
表示部を設ける構成としてもよい。

【0308】

なお、図２９（Ｃ）に示すテレビジョン装置は、受信機やモデム等を備えた構成とする。
受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線また
は無線による通信ネットワークに接続することにより、片方向（送信者から受信者）また
は双方向（送信者と受信者間、あるいは受信者間同士等）の情報通信を行うことも可能で
ある。

【0309】

図２９（Ｄ）は、携帯電話機の一例を示している。図２９（Ｄ）に示す携帯電話機は、筐
体７３１に組み込まれた表示部７３２の他、操作ボタン７３３、操作ボタン７３７、外部
接続ポート７３４、スピーカ７３５、及びマイク７３６等を備えている。

【0310】

図２９（Ｄ）に示す携帯電話機は、表示部７３２がタッチパネルになっており、指等の接
触により、表示部７３２の表示内容を操作することができる。また、電話の発信、或いは
メールの作成等は、表示部７３２を指等で接触することにより行うことができる。

【0311】

表示部７３２の画面は主として３つのモードがある。第１は、画像の表示を主とする表示
モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モ
ードと入力モードの２つのモードが混合した表示＋入力モードである。

【0312】

例えば、電話の発信、或いはメールを作成する場合には、表示部７３２を文字の入力を主
とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合に
は、表示部７３２の画面の大部分を使用してキーボードまたは番号ボタンを表示させるこ
とが好ましい。

【0313】

また、図２９（Ｄ）に示す携帯電話機の内部に、ジャイロ、加速度センサ等の傾きを検出
するセンサを備えた検出装置を設けることで、携帯電話機の向き（縦または横）を判別し
て、表示部７３２の表示情報を自動的に切り替える構成とすることもできる。

【0314】

また、画面モードの切り替えは、表示部７３２への接触、または筐体７３１の操作ボタン
７３７の操作により行われる。また、表示部７３２に表示される画像の種類によって切り
替える構成とすることもできる。例えば、表示部に表示する画像信号が動画のデータであ
れば表示モード、テキストデータであれば入力モードに切り替えることができる。

【0315】

また、入力モードにおいて、表示部７３２の光センサで検出される信号を検知し、表示部
７３２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから
表示モードに切り替えるように制御してもよい。

【0316】

表示部７３２は、イメージセンサとして機能させることもできる。例えば、表示部７３２
を掌や指で触れ、掌紋及び指紋等をイメージセンサで撮像することで、本人認証を行うこ
とができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光する
センシング用光源を用いれば、指静脈、掌静脈等を撮像することもできる。

【0317】

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】