特開 2024-153175 半導体装置、表示ドライバ及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024153175

(43)【公開日】2024-10-29

(54)【発明の名称】半導体装置、表示ドライバ及び表示装置

(51)【国際特許分類】

   G09G 3/36 20060101AFI20241022BHJP

   G09G 3/20 20060101ALI20241022BHJP

   G02F 1/133 20060101ALI20241022BHJP

【ＦＩ】

G09G3/36

G09G3/20 623F

G09G3/20 623B

G09G3/20 623R

G09G3/20 611J

G09G3/20 612T

G09G3/20 642A

G02F1/133 550

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2023066905

(22)【出願日】2023-04-17

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】一倉 宏嘉

【テーマコード（参考）】

2H193

5C006

5C080

【Ｆターム（参考）】

2H193ZA02

2H193ZC23

2H193ZF05

2H193ZF24

2H193ZF33

2H193ZF34

2H193ZF35

5C006AF43

5C006AF44

5C006AF50

5C006AF51

5C006AF52

5C006AF53

5C006AF61

5C006AF71

5C006AF73

5C006AF83

5C006BB11

5C006BC03

5C006BC11

5C006BC23

5C006BF04

5C006BF06

5C006BF14

5C006BF22

5C006BF24

5C006BF25

5C006BF27

5C006BF29

5C006EB01

5C006EB05

5C006FA22

5C080AA10

5C080BB05

5C080DD05

5C080DD15

5C080DD25

5C080JJ02

5C080JJ03

5C080JJ04

5C080JJ07

(57)【要約】

【目的】複数のソースドライバＩＣで表示パネルを駆動する際の色ムラを低減することが可能な半導体装置、表示ドライバ及び表示装置を提供することを目的とする。
【構成】本発明は、ロード信号に応じて、各画素の輝度を示す複数の画素データ片を夫々複数の階調電圧に変換して出力する階調電圧生成回路と、階調電圧生成回路から出力された複数の階調電圧を夫々個別に受けて増幅することで複数の駆動信号を生成して表示パネルに形成されている複数のデータ線に出力する複数の出力アンプ回路と、映像信号に含まれる水平同期信号に応じてロード信号を階調電圧生成回路に出力する駆動制御回路と、測定開始信号を受けた場合に、測定開始信号を受けた時点から、複数の出力アンプ回路のうちの１の出力アンプ回路から出力された駆動信号の電圧値が所定の閾値電圧を超える時点までの時間を測定遅延時間として得る遅延時間測定回路と、を含み、駆動制御回路は、ロード信号を出力するタイミングを測定遅延時間と基準遅延時間との差分だけシフトする。
【選択図】図２Ａ

【特許請求の範囲】

【請求項1】

ロード信号に応じて、映像信号に基づく各画素の輝度を示す複数の画素データ片を夫々アナログの電圧値を有する複数の階調電圧に変換して出力する階調電圧生成回路と、
前記階調電圧生成回路から出力された前記複数の階調電圧を夫々個別に受けて増幅することで複数の駆動信号を生成し、前記複数の駆動信号を表示パネルに形成されている複数のデータ線に出力する複数の出力アンプ回路と、
前記映像信号を受け、前記映像信号に含まれる水平同期信号に応じて前記ロード信号を前記階調電圧生成回路に出力する駆動制御回路と、
測定開始信号を受けた場合に、前記測定開始信号を受けた時点から、前記複数の出力アンプ回路のうちの１の出力アンプ回路から出力された前記駆動信号の電圧値が所定の閾値電圧を超える時点までの時間を測定遅延時間として得る遅延時間測定回路と、を含み、
前記駆動制御回路は、前記測定開始信号に応じて前記ロード信号を前記階調電圧生成回路に供給し、その後は前記測定遅延時間と基準遅延時間との時間差だけ前記ロード信号を出力するタイミングをシフトすることを特徴とする半導体装置。

【請求項2】

前記複数の出力アンプ回路のうちの前記１の出力アンプ回路を除く他の１の出力アンプ回路は、
自身に供給された前記階調電圧を非反転入力端子で受けるオペアンプと、
通常動作又は測定動作を指定する動作モード信号を受け、前記動作モード信号が前記通常動作を示す場合には、前記オペアンプの出力端を前記オペアンプの反転入力端子に接続することで前記オペアンプの出力端から前記駆動信号を出力させる一方、前記動作モード信号が前記測定動作を示す場合には、前記１の出力アンプ回路から出力された前記駆動信号を第１の駆動信号として前記オペアンプの反転入力端子に供給すると共に、自身が受けた前記階調電圧を前記閾値電圧として前記オペアンプの非反転入力端子に供給することで前記オペアンプの出力端から、前記第１の駆動信号の電圧値が前記閾値電圧より高いか否かを２値で表す信号を出力タイミング信号として出力されるスイッチ回路と、を含み、
前記遅延時間測定回路は、前記測定開始信号に応じてクロック信号のパルス数のカウントを開始して各パルス毎にカウント値を得ると共に、前記出力タイミング信号の立上り又は立下りエッジのタイミングで得た前記カウント値を前記測定遅延時間として求めることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記駆動制御回路は、前記映像信号に含まれる垂直同期信号に応じて垂直ブランキング期間内で、前記測定動作を示す前記動作モード信号を前記スイッチ回路に供給し、引き続き前記測定開始信号を前記遅延時間測定回路に出力すると共に、前記ロード信号を前記階調電圧生成回路に出力することを特徴とする請求項２に記載の半導体装置。

【請求項4】

前記測定開始信号を受ける外部端子を含み、
前記駆動制御回路は、前記映像信号に含まれる垂直同期信号に応じて垂直ブランキング期間内で、前記測定動作を示す前記動作モード信号を前記スイッチ回路に供給し、引き続き前記ロード信号を前記階調電圧生成回路に出力することを特徴とする請求項２に記載の半導体装置。

【請求項5】

前記駆動制御回路は、前記測定動作を示す前記動作モード信号を前記スイッチ回路に供給すると共に、前記１の出力アンプ回路が受ける前記階調電圧を生成する為の第１の画素データ片、及び前記他の１の出力アンプ回路が受ける前記階調電圧としての前記閾値電圧を生成する為の第２の画素データ片を前記階調電圧生成回路に供給することを特徴とする請求項３又は４に記載の半導体装置。

【請求項6】

前記複数の駆動信号を夫々外部出力する為の複数の外部端子と、
前記複数の出力アンプ回路と前記複数の外部端子との間に個別に設けられており、前記動作モード信号が前記通常動作を示す場合には前記複数の出力アンプ回路と前記複数の外部端子とを個別に接続する一方、前記動作モード信号が前記測定動作を示す場合には前記複数の出力アンプ回路と前記複数の外部端子との間の接続を遮断する出力スイッチ回路と、を含むことを特徴とする請求項１～４のいずれか１に記載の半導体装置。

【請求項7】

前記階調電圧生成回路、前記複数の出力アンプ回路、前記駆動制御回路、及び前記遅延時間測定回路が形成されている長方形の平面形状を有する半導体ＩＣチップを含み、
前記駆動制御回路及び前記遅延時間測定回路が前記半導体ＩＣチップの表面の中央領域に配置されていると共に、前記半導体ＩＣチップの表面における四辺のうちの１の長辺に沿って前記複数の出力アンプ回路が並置されており、
前記１の出力アンプ回路及び前記他の１の出力アンプ回路が、前記半導体ＩＣチップの表面における四辺のうちの１の短辺の最近傍に配置されていることを特徴とする請求項１又は２に記載の半導体装置。

【請求項8】

前記階調電圧生成回路、前記複数の出力アンプ回路、前記駆動制御回路、及び前記遅延時間測定回路が形成されている長方形の平面形状を有する半導体ＩＣチップを含み、
前記駆動制御回路及び前記遅延時間測定回路が前記半導体ＩＣチップの表面の中央領域に配置されていると共に、前記半導体ＩＣチップの表面における四辺のうちの１の長辺に沿って前記複数の出力アンプ回路が並置されており、
並置されている前記複数の出力アンプ回路のうちの中央に前記１の出力アンプ回路及び前記他の１の出力アンプ回路が配置されていることを特徴とする請求項１又は２に記載の半導体装置。

【請求項9】

複数のソースドライバＩＣを含み、前記複数のソースドライバＩＣにて表示パネルに形成されている複数のデータ線を駆動する表示ドライバであって、
前記複数のソースドライバＩＣの各々は、
ロード信号に応じて、映像信号に基づく各画素の輝度を示す複数の画素データ片を夫々アナログの電圧値を有する複数の階調電圧に変換して出力する階調電圧生成回路と、
前記階調電圧生成回路から出力された前記複数の階調電圧を夫々個別に受けて増幅することで複数の駆動信号を生成し、前記表示パネルに形成されている複数の前記データ線に出力する複数の出力アンプ回路と、
前記映像信号を受け、前記映像信号に含まれる水平同期信号に応じて前記ロード信号を前記階調電圧生成回路に出力する駆動制御回路と、
測定開始信号を受けた場合に、前記測定開始信号を受けた時点から、前記複数の出力アンプ回路のうちの１の出力アンプ回路から出力された前記駆動信号の電圧値が所定の閾値電圧を超える時点までの時間を測定遅延時間として得る遅延時間測定回路と、を含み、
前記駆動制御回路は、前記測定開始信号に応じて前記ロード信号を前記階調電圧生成回路に供給し、その後は前記測定遅延時間と基準遅延時間との時間差だけ前記ロード信号を出力するタイミングをシフトすることを特徴とする表示ドライバ。

【請求項10】

前記複数のソースドライバＩＣ同士を接続する第１のラインを含み、
前記複数のソースドライバＩＣのうちの１のソースドライバＩＣに含まれる前記駆動制御回路は、前記映像信号に含まれる垂直同期信号に応じて前記測定開始信号を生成しこれを前記１のソースドライバＩＣチップに含まれる前記遅延時間測定回路に供給すると共に、生成した前記測定開始信号を前記第１のラインを介して前記複数のソースドライバＩＣのうちの前記１のソースドライバＩＣを除く他のソースドライバＩＣに含まれる前記遅延時間測定回路に供給することを特徴とする請求項９に記載の表示ドライバ。

【請求項11】

複数のデータ線が形成されている表示パネルと、前記表示パネルの前記複数のデータ線を駆動する複数のソースドライバＩＣと、を含む表示装置であって、
前記複数のソースドライバＩＣの各々は、
ロード信号に応じて、映像信号に基づく各画素の輝度を示す複数の画素データ片を夫々アナログの電圧値を有する複数の階調電圧に変換して出力する階調電圧生成回路と、
前記階調電圧生成回路から出力された前記複数の階調電圧を夫々個別に受けて増幅することで複数の駆動信号を生成し、前記表示パネルに形成されている複数の前記データ線に出力する複数の出力アンプ回路と、
前記映像信号を受け、前記映像信号に含まれる水平同期信号に応じて前記ロード信号を前記階調電圧生成回路に出力する駆動制御回路と、
測定開始信号を受けた場合に、前記測定開始信号を受けた時点から、前記複数の出力アンプ回路のうちの１の出力アンプ回路から出力された前記駆動信号の電圧値が所定の閾値電圧を超える時点までの時間を測定遅延時間として得る遅延時間測定回路と、を含み、
前記駆動制御回路は、前記測定開始信号に応じて前記ロード信号を前記階調電圧生成回路に供給し、その後は前記測定遅延時間と基準遅延時間との時間差だけ前記ロード信号を出力するタイミングをシフトすることを特徴とする表示装置。

【請求項12】

前記複数のソースドライバＩＣ同士を接続する第１のラインを含み、
前記複数のソースドライバＩＣのうちの１のソースドライバＩＣに含まれる前記駆動制御回路は、前記映像信号に含まれる垂直同期信号に応じて前記測定開始信号を生成しこれを前記１のソースドライバＩＣチップに含まれる前記遅延時間測定回路に供給すると共に、生成した前記測定開始信号を前記第１のラインを介して前記複数のソースドライバＩＣのうちの前記１のソースドライバＩＣを除く他のソースドライバＩＣに含まれる前記遅延時間測定回路に供給することを特徴とする請求項１１に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、映像信号に応じて表示パネルを駆動する半導体装置、当該半導体装置を含む表示ドライバ及び表示装置に関する。

【背景技術】

【0002】

液晶表示装置には、複数のデータ線と複数の走査線が交差状に配線されている表示パネルと共に、映像信号に基づく各画素の輝度レベルに対応した電圧値を有する駆動信号を表示パネルの各データ線に供給するソースドライバが搭載されている。

【0003】

また、近年、表示パネルの大型化及び高精細化に伴い、ソースドライバを複数のＩＣチップに分割して構築した液晶表示装置が製品化されている。

【0004】

しかしながら、製造上のバラツキ等に伴い、複数のソースドライバＩＣの各々に形成されている発振器が生成するクロック信号の周波数に誤差が生じる場合がある。これにより、駆動信号を表示パネルに供給するタイミングがソースドライバＩＣ毎にずれてしまい、表示品質を劣化させるおそれがあった。

【0005】

そこで、ソースドライバＩＣ各々の駆動信号の出力タイミングを、水平同期信号のタイミングに合わせるようにした液晶表示装置が提案された（例えば特許文献１参照）。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１４－１４２４８７号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、上記した特許文献１に記載の構成を採用した場合であっても、例えば以下の現象により、各ソースドライバＩＣ間において駆動信号の出力タイミングにずれが生じる。つまり、複数のソースドライバＩＣ間において、クロック信号に生じるスキュー、製造上のアンプ特性のバラツキ、或いは、表示パネル側の負荷変動等により、駆動信号の電圧立上り又は立下りの速度、或いは電圧立上り又は立下りの開始タイミングに差が生じる。

【0008】

これにより、当該駆動信号に従って表示パネルに表示される画像内において、各ソースドライバＩＣが担う領域間で色ムラが生じるという問題があった。

【0009】

そこで、本発明は、複数のソースドライバＩＣで表示パネルを駆動する際の色ムラを低減することが可能な半導体装置、表示ドライバ及び表示装置を提供することを目的とする。

【課題を解決するための手段】

【0010】

本発明に係る半導体装置は、ロード信号に応じて、映像信号に基づく各画素の輝度を示す複数の画素データ片を夫々アナログの電圧値を有する複数の階調電圧に変換して出力する階調電圧生成回路と、前記階調電圧生成回路から出力された前記複数の階調電圧を夫々個別に受けて増幅することで複数の駆動信号を生成し、前記複数の駆動信号を表示パネルに形成されている複数のデータ線に出力する複数の出力アンプ回路と、前記映像信号を受け、前記映像信号に含まれる水平同期信号に応じて前記ロード信号を前記階調電圧生成回路に出力する駆動制御回路と、測定開始信号を受けた場合に、前記測定開始信号を受けた時点から、前記複数の出力アンプ回路のうちの１の出力アンプ回路から出力された前記駆動信号の電圧値が所定の閾値電圧を超える時点までの時間を測定遅延時間として得る遅延時間測定回路と、を含み、前記駆動制御回路は、前記測定開始信号に応じて前記ロード信号を前記階調電圧生成回路に供給し、その後は前記測定遅延時間と基準遅延時間との時間差だけ前記ロード信号を出力するタイミングをシフトすることを特徴とする。

【0011】

本発明に係る表示ドライバは、複数のソースドライバＩＣを含み、前記複数のソースドライバＩＣにより、表示パネルに形成されている複数のデータ線を駆動する表示ドライバであって、前記複数のソースドライバＩＣの各々は、ロード信号に応じて、映像信号に基づく各画素の輝度を示す複数の画素データ片を夫々アナログの電圧値を有する複数の階調電圧に変換して出力する階調電圧生成回路と、前記階調電圧生成回路から出力された前記複数の階調電圧を夫々個別に受けて増幅することで複数の駆動信号を生成し、前記表示パネルに形成されている複数の前記データ線に出力する複数の出力アンプ回路と、前記映像信号を受け、前記映像信号に含まれる水平同期信号に応じて前記ロード信号を前記階調電圧生成回路に出力する駆動制御回路と、測定開始信号を受けた場合に、前記測定開始信号を受けた時点から、前記複数の出力アンプ回路のうちの１の出力アンプ回路から出力された前記駆動信号の電圧値が所定の閾値電圧を超える時点までの時間を測定遅延時間として得る遅延時間測定回路と、を含み、前記駆動制御回路は、前記測定開始信号に応じて前記ロード信号を前記階調電圧生成回路に供給し、その後は前記測定遅延時間と基準遅延時間との時間差だけ前記ロード信号を出力するタイミングをシフトすることを特徴とする。

【0012】

本発明に係る表示装置は、複数のデータ線が形成されている表示パネルと、前記表示パネルの前記複数のデータ線を駆動する複数のソースドライバＩＣと、を含む表示装置であって、前記複数のソースドライバＩＣの各々は、ロード信号に応じて、映像信号に基づく各画素の輝度を示す複数の画素データ片を夫々アナログの電圧値を有する複数の階調電圧に変換して出力する階調電圧生成回路と、前記階調電圧生成回路から出力された前記複数の階調電圧を夫々個別に受けて増幅することで複数の駆動信号を生成し、前記表示パネルに形成されている複数の前記データ線に出力する複数の出力アンプ回路と、前記映像信号を受け、前記映像信号に含まれる水平同期信号に応じて前記ロード信号を前記階調電圧生成回路に出力する駆動制御回路と、測定開始信号を受けた場合に、前記測定開始信号を受けた時点から、前記複数の出力アンプ回路のうちの１の出力アンプ回路から出力された前記駆動信号の電圧値が所定の閾値電圧を超える時点までの時間を測定遅延時間として得る遅延時間測定回路と、を含み、前記駆動制御回路は、前記測定開始信号に応じて前記ロード信号を前記階調電圧生成回路に供給し、その後は前記測定遅延時間と基準遅延時間との時間差だけ前記ロード信号を出力するタイミングをシフトすることを特徴とする。

【発明の効果】

【0013】

本発明では、半導体装置としてのソースドライバＩＣにおいて、測定開始時点から、ロード信号に応じて出力アンプ回路から出力された駆動信号の電圧値が所定の閾値電圧を超えるまでの時間を遅延時間として測定し、その測定遅延時間と基準時間との差分だけ、ロード信号を供給するタイミングを時間シフトする。

【0014】

これにより、複数のソースドライバＩＣによって表示パネルのデータ線に駆動信号を出力するにあたり、各ソースドライバＩＣ間でクロック信号のスキュー、アンプの特性、或いは表示パネルでの負荷変動量に差があっても、各ソースドライバＩＣが担う画像領域の境界での色ムラを低減させた高画質な表示を行うことが可能となる。

【図面の簡単な説明】

【0015】

【図1】本発明に係る半導体装置としての表示ドライバを含む表示装置１００の概略構成を示すブロック図である。

【図2A】ソースドライバＩＣ２４Ａの内部構成の一例を概略的に示すブロック図である。

【図2B】ソースドライバＩＣ２４Ｂの内部構成の一例を概略的に示すブロック図である。

【図3】遅延時間測定回路２４３、出力アンプ回路Ａ１及びＡ２各々の内部構成を示す回路図である。

【図4】出力タイミング制御の手順を示すフローチャートである。

【図5A】出力タイミング測定時の動作の一例を示すタイムチャートである。

【図5B】出力タイミング補正後の動作の一例を示すタイムチャートである。

【図6A】ソースドライバＩＣ２４Ａの内部構成の他の一例を概略的に示すブロック図である。

【図6B】ソースドライバＩＣ２４Ｂの内部構成の他の一例を概略的に示すブロック図である。

【図7A】半導体ＩＣチップＣＨＰ内での駆動制御回路２４０、遅延時間測定回路２４３及び出力アンプ回路Ａ１～Ａｙ各々の配置形態の一例を示す図である。

【図7B】半導体ＩＣチップＣＨＰ内での駆動制御回路２４０、遅延時間測定回路２４３及び出力アンプ回路Ａ１～Ａｙ各々の配置形態の他の一例を示す図である。

【発明を実施するための形態】

【実施例0016】

図１は、本発明に係る半導体装置としての表示ドライバを含む表示装置１００の概略構成の一例を示すブロック図である。

【0017】

図１に示すように、表示装置１００は、表示パネル２０の表面に配置された、ソースドライバＩＣ２４Ａ及び２４Ｂと、デマルチプレクサ２５Ａ及び２５Ｂと、ゲートドライバ２６Ａ及び２６Ｂと、表示部ＤＳＰと、を含む。

【0018】

表示部ＤＳＰは、２次元画面の水平方向に伸張するｍ個（ｍは２以上の整数）の走査線Ｓ１～Ｓｍと、２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータ線Ｄ１～Ｄｎと、を含む。走査線及びデータ線の各交叉部には、画素を担う表示セル（破線に囲まれた領域）が形成されている。

【0019】

ソースドライバＩＣ２４Ａ及び２４Ｂは夫々が独立した半導体ＩＣチップから構成されている。

【0020】

ソースドライバＩＣ２４Ａは、表示部ＤＳＰのデータ線Ｄ１～Ｄｎを２分したデータ線Ｄ１～Ｄｋ（ｋは２以上の整数）及びデータ線Ｄ（ｋ＋１）～Ｄｎのうちのデータ線Ｄ１～Ｄｋの駆動を担う。ソースドライバＩＣ２４Ｂは、データ線Ｄ（ｋ＋１）～Ｄｎの駆動を担う。尚、ソースドライバＩＣ２４Ａ及び２４Ｂは、ラインＬ１を介して互いに接続されている。

【0021】

ソースドライバＩＣ２４Ａは、映像信号ＶＤＳを受け、当該映像信号ＶＤＳに基づき、表示部ＤＳＰのデータ線Ｄ１～Ｄｋに夫々対応した駆動信号Ｇ１～Ｇｙ（ｙは２以上の整数）を生成し、夫々を駆動信号Ｇ１Ａ～ＧｙＡとしてデマルチプレクサ２５Ａに出力する。ソースドライバＩＣ２４Ｂは、映像信号ＶＤＳを受け、当該映像信号ＶＤＳに基づき、表示部ＤＳＰのデータ線Ｄ（ｋ＋１）～Ｄｎに夫々対応した駆動信号Ｇ１～Ｇｙを生成し、夫々を駆動信号Ｇ１Ｂ～ＧｙＢとしてデマルチプレクサ２５Ｂに出力する。なお、図１ではソースドライバＩＣ２４Ａ及びソースドライバＩＣ２４Ｂからそれぞれ出力される駆動信号は駆動信号Ｇ１～Ｇｙとして示している。

【0022】

デマルチプレクサ２５Ａは、ソースドライバＩＣ２４Ａから出力された駆動信号Ｇ１Ａ～ＧｙＡを受け、これら駆動信号Ｇ１Ａ～ＧｙＡをデータ線Ｄ１～Ｄｋのうちのｙ個のデータ線に供給する。例えば、デマルチプレクサ２５Ａは、映像信号ＶＤＳに基づく各水平走査期間の前半期間では駆動信号Ｇ１Ａ～ＧｙＡを、データ線Ｄ１～Ｄｋのうちの奇数番目のデータ線の各々に供給する。そして、各水平走査期間の後半期間では、デマルチプレクサ２５Ａは、当該駆動信号Ｇ１Ａ～ＧｙＡをデータ線Ｄ１～Ｄｋのうちの偶数番目のデータ線の各々に供給する。

【0023】

デマルチプレクサ２５Ｂは、ソースドライバＩＣ２４Ｂから出力された駆動信号Ｇ１Ｂ～ＧｙＢを受け、これら駆動信号Ｇ１Ｂ～ＧｙＢをデータ線Ｄ（ｋ＋１）～Ｄｎのうちのｙ個のデータ線に供給する。例えば、デマルチプレクサ２５Ｂは、映像信号ＶＤＳに基づく各水平走査期間の前半期間では駆動信号Ｇ１Ｂ～ＧｙＢを、データ線Ｄ（ｋ＋１）～Ｄｎのうちの奇数番目のデータ線の各々に供給する。そして、各水平走査期間の後半期間では、デマルチプレクサ２５Ｂは、当該駆動信号Ｇ１Ｂ～ＧｙＢをデータ線Ｄ（ｋ＋１）～Ｄｎのうちの偶数番目のデータ線の各々に供給する。

【0024】

ゲートドライバ２６Ａは、表示部ＤＳＰの走査線Ｓ１～Ｓｍ各々の一端に接続されており、映像信号ＶＤＳに含まれる水平同期信号に応じて水平走査パルスを走査線Ｓ１～Ｓｍの各々に順次印加する。ゲートドライバ２６Ｂは、表示部ＤＳＰの走査線Ｓ１～Ｓｍ各々の他端に接続されており、映像信号ＶＤＳに含まれる水平同期信号に応じて水平走査パルスを走査線Ｓ１～Ｓｍの各々に順次印加する。

【0025】

図２Ａは、ソースドライバＩＣ２４Ａの内部構成を概略的に示すブロック図であり、図２Ｂは、ソースドライバＩＣ２４Ｂの内部構成を概略的に示すブロック図である。

【0026】

ソースドライバＩＣ２４Ａ及び２４Ｂは同一の内部構成、つまり図２Ａ及び図２Ｂに示すように、駆動制御回路２４０、階調電圧生成回路２４１、遅延時間測定回路２４３及び出力アンプ回路Ａ１～Ａｙを含む。

【0027】

駆動制御回路２４０は、映像信号ＶＤＳを受け、当該映像信号ＶＤＳに含まれる水平同期信号に応じて、駆動信号Ｇ１～Ｇｙを表示部ＤＳＰのデータ線群に出力するタイミングを示すロード信号ＬＯＡＤをデータラッチ部ＤＬＴに出力する。尚、駆動制御回路２４０は、遅延時間測定回路２４３から供給された測定遅延時間ＣＮＴに基づき、ロード信号ＬＯＡＤの出力タイミングを調整する。

【0028】

また、駆動制御回路２４０は、映像信号ＶＤＳに含まれる垂直同期信号を検出した場合に、動作モード信号ＭＭを出力アンプ回路Ａ２に供給する。

【0029】

尚、ソースドライバＩＣ２４Ａに含まれる駆動制御回路２４０は、垂直同期信号を検出した場合には、垂直ブランキング期間内で測定開始信号ＲＳＴを遅延時間測定回路２４３に供給すると共に、半導体ＩＣチップの外部端子Ｔ０及びラインＬ１を介してソースドライバＩＣ２４Ｂに供給する。この際、ソースドライバＩＣ２４Ａに含まれる遅延時間測定回路２４３は、図２Ｂに示すように、ラインＬ１を介して外部端子Ｔ０で受けた測定開始信号ＲＳＴを受ける。

【0030】

ソースドライバＩＣ２４Ａ及び２４Ｂの各々に含まれる駆動制御回路２４０は、映像信号ＶＤＳに基づき、各画素を担う表示セル毎にその輝度レベルをデジタル値で表す画素データ片の系列を含む映像データ信号ＰＤを生成し、データラッチ部ＤＬＴに供給する。

【0031】

階調電圧生成回路２４１は、データラッチ部ＤＬＴ、及びＤＡ（digital to analog）変換部ＤＡＣを含む。

【0032】

データラッチ部ＤＬＴは、映像データ信号ＰＤに含まれる画素データ片をｙ個取り込む度に、取り込んだｙ個の画素データ片を画素データＰ１～Ｐｙとしてロード信号ＬＯＡＤのタイミングでＤＡ変換部ＤＡＣに出力する。

【0033】

ＤＡ変換部ＤＡＣは、画素データＰ１～Ｐｙを夫々個別に、その画素データ片にて示される輝度レベルを例えば２５６段階のアナログの電圧値で表す階調電圧に変換し、得られたｙ個の階調電圧を階調電圧Ｅ１～Ｅｙとして、出力アンプ回路Ａ１～Ａｙに供給する。

【0034】

出力アンプ回路Ａ１～Ａｙは、階調電圧Ｅ１～Ｅｙを夫々個別に受けるアンプＡＰ１～ＡＰｙを含む。尚、アンプＡＰ１～ＡＰｙの各々は、自身の出力端子と反転入力端子とが接続されている、ボルテージフォロワ構成のオペアンプである。出力アンプ回路Ａ１～Ａｙの各々は、自身の非反転入力端子で階調電圧Ｅ１～Ｅｙを個別に受け、これを増幅したものを駆動信号Ｇ１～Ｇｙとして、半導体ＩＣチップの外部端子Ｔ１～Ｔｙを介して出力する。

【0035】

尚、出力アンプ回路Ａ１～Ａｙのうちの特定の出力アンプ回路Ａ２には、出力タイミングを測定するためのスイッチ回路ＳＷが含まれている。

【0036】

スイッチ回路ＳＷは、駆動制御回路２４０から供給された動作モード信号ＭＭに応じて、出力アンプ回路Ａ２を通常動作モード及び測定モードのうちの一方に設定する。

【0037】

例えば動作モード信号ＭＭが、通常動作を示す場合には、スイッチ回路ＳＷは、出力アンプ回路Ａ２に含まれるアンプＡＰ２の出力端子と反転入力端子とを接続して、アンプＡＰ１及びＡＰ３～ＡＰｙと同様なボルテージフォロワ構成にする。

【0038】

一方、動作モード信号ＭＭが測定動作を示す場合には、スイッチ回路ＳＷは、出力アンプ回路Ａ１に含まれているアンプＡＰ１の出力端子とアンプＡＰ２の反転入力端子とを接続する。これにより、アンプＡＰ２は、アンプＡＰ１から出力された駆動信号Ｇ１を自身の反転入力端子で受け、階調電圧Ｅ２を自身の非反転入力端子で受けるコンパレータとして機能する。この際、アンプＡＰ２は、階調電圧Ｅ２を閾値電圧Ｖｔｈとし、駆動信号Ｇ１の電圧値がこの閾値電圧Ｖｔｈを超えたときに論理レベルが０から１、又は１から０に遷移する立上り又は立下りエッジを有する２値信号を出力タイミング信号ＴＭとして出力端から出力する。アンプＡＰ２は、この出力タイミング信号ＴＭを遅延時間測定回路２４３に供給する。

【0039】

遅延時間測定回路２４３は、測定開始信号ＲＳＴを受けた場合に、この測定開始信号ＲＳＴを受けた時点から、出力タイミング信号ＴＭの立上り又は立下りエッジの時点までの時間、つまり駆動信号Ｇ１の電圧値が閾値電圧Ｖｔｈを超える時点までの時間を、測定遅延時間ＣＮＴとして測定する。そして、遅延時間測定回路２４３は、この測定遅延時間ＣＮＴを駆動制御回路２４０に供給する。

【0040】

図３は、上記した遅延時間測定回路２４３、出力アンプ回路Ａ１及びＡ２各々の内部構成を示す回路図である。

【0041】

図３に示すように、出力アンプ回路Ａ１は、自身の出力端子と反転入力端子とが接続されている、ボルテージフォロワ構成のオペアンプであるアンプＡＰ１を含む。アンプＡＰ１は、自身の非反転入力端子で受けた階調電圧Ｅ１を増幅して得られた駆動信号Ｇ１を外部端子Ｔ１から出力すると共に、当該駆動信号Ｇ１を出力アンプ回路Ａ２に供給する。

【0042】

出力アンプ回路Ａ２は、自身の非反転入力端子で階調電圧Ｅ２を受けるオペアンプとしてのアンプＡＰ２と、スイッチ回路ＳＷと、を含む。

【0043】

インバータＩＶは、通常動作を指定する場合には論理レベル０、測定動作を指定する場合には論理レベル１の動作モード信号ＭＭを受け、当該動作モード信号ＭＭの論理レベルを反転させた反転動作モード信号をスイッチ素子Ｓ５及びＳ６に供給する。

【0044】

ここで、当該反転動作モード信号が論理レベル０を示す場合、つまり測定動作が指定されている場合には、スイッチ素子Ｓ５及びＳ６は共にオフ状態となる。一方、反転動作モード信号が論理レベル１を示す場合、つまり通常動作が指定されている場合には、スイッチ素子Ｓ５及びＳ６は共にオン状態となる。これにより、オペアンプとしてのアンプＡＰ２は、階調電圧Ｅ２を増幅した信号を駆動信号Ｇ２として出力する、ボルテージフォロワとして機能する。

【0045】

スイッチ素子Ｓ７及びＳ８は、動作モード信号ＭＭを受け、当該動作モード信号ＭＭが通常動作を示す論理レベル０である場合には共にオフ状態となる。一方、動作モード信号ＭＭが測定動作を示す論理レベル１である場合には、スイッチ素子Ｓ７及びＳ８は共にオン状態となる。これにより、アンプＡＰ１から出力された駆動信号Ｇ１がアンプＡＰ２の反転入力端子に供給され、非反転入力端子で階調電圧Ｅ２を受ける状態となり、アンプＡＰ２は、駆動信号Ｇ１と階調電圧Ｅ２との大きさを比較するコンパレータとして機能する。この際、アンプＡＰ２は、階調電圧Ｅ２の電圧値を閾値電圧Ｖｔｈとし、駆動信号Ｇ１の電圧値がこの閾値電圧Ｖｔｈ以下の場合には論理レベル０（又は論理レベル１）の状態を維持する。そして、駆動信号Ｇ１の電圧値が閾値電圧Ｖｔｈを超えたら、アンプＡＰ２は、論理レベル０（又は論理レベル１）から論理レベル１（又は論理レベル０）に遷移する立上り（又は立下り）エッジを有する信号を出力タイミング信号ＴＭとして、遅延時間測定回路２４３に供給する。

【0046】

遅延時間測定回路２４３は、クロック発生回路１１、カウンタ１２及びＤフリップフロップ（以下ＤＦＦと称する）１３を含む。

【0047】

クロック発生回路１１は、高周波数の２値の発振信号をクロック信号ＣＬＫとして発生し、これをカウンタ１２のクロック端子に供給する。

【0048】

カウンタ１２は、測定開始信号ＲＳＴを受ける度に自身のカウント値をゼロにリセットし、そこからクロック信号ＣＬＫのパルスの数をカウントし、その数をカウント値ＣＮとしてＤＦＦ１３に供給する。

【0049】

ＤＦＦ１３は、測定開始信号ＲＳＴを受ける度に自身に保持されている値をゼロにリセットし、出力タイミング信号ＴＭの立上り又は立下りエッジのタイミングでカウンタ１２のカウント値ＣＮを取り込んでこれを保持する。ＤＦＦ１３は、この保持したカウント値ＣＮを測定遅延時間ＣＮＴとして駆動制御回路２４０に供給する。

【0050】

以下に、図２Ａ及び図２Ｂに示す駆動制御回路２４０、遅延時間測定回路２４３、出力アンプ回路Ａ１及びＡ２によって行われる駆動信号Ｇ１～Ｇｙに対する出力タイミング制御について説明する。

【0051】

先ず、駆動制御回路２４０が、映像信号ＶＤＳ中から垂直同期信号を検出する度に図４に示すフローに沿った出力タイミング制御を実行する。これにより、映像信号ＶＤＳに含まれる垂直ブランキング期間内で当該出力タイミング制御が行われる。

【0052】

図４において、駆動制御回路２４０は、測定動作を示す動作モード信号ＭＭを出力アンプ回路Ａ２に供給する（ステップＳ１１）。これにより、出力アンプ回路Ａ２は、階調電圧Ｅ２と、出力アンプ回路Ａ１から出力された駆動信号Ｇ１との大きさの比較結果を２値（論理レベル０、１）の出力タイミング信号ＴＭとして出力するコンパレータとして機能する。

【0053】

次に、駆動制御回路２４０は、例えば最大輝度レベルを表し且つ駆動信号Ｇ１の基となる画素データ片［１］と、閾値電圧Ｖｔｈに対応した輝度レベルを表し且つ駆動信号Ｇ２の基となる画素データ片［２］を含む映像データ信号ＰＤをデータラッチ部ＤＬＴに送出する（ステップＳ１２）。

【0054】

ステップＳ１２の実行後、ソースドライバＩＣ２４Ａの駆動制御回路２４０は、測定開始信号ＲＳＴを自身の遅延時間測定回路２４３に送出すると共に、当該測定開始信号ＲＳＴを、ラインＬ１を介してソースドライバＩＣ２４Ｂの遅延時間測定回路２４３に送出する（ステップＳ１３）。尚、ソースドライバＩＣ２４Ｂの駆動制御回路２４０は、当該ステップＳ１３において上記した測定開始信号ＲＳＴの送出は行わない。

【0055】

かかる測定開始信号ＲＳＴを受けることで、ソースドライバＩＣ２４Ａ及び２４Ｂ各々の遅延時間測定回路２４３に含まれるカウンタ１２のカウント値ＣＮが図５Ａに示すようにゼロにリセットされる。そして、引き続きカウンタ１２は、図５Ａに示すようにクロック信号ＣＬＫのパルス数をカウントし、そのカウント値ＣＮをＤＦＦ１３に供給する。更に、測定開始信号ＲＳＴを受けることで、ソースドライバＩＣ２４Ａ及び２４Ｂ各々のＤＦＦ１３に保持されている測定遅延時間ＣＮＴもゼロにリセットされる。

【0056】

ステップＳ１３の実行後、駆動制御回路２４０は、ロード信号ＬＯＡＤをデータラッチ部ＤＬＴに送出する（ステップＳ１４）。例えば、図５Ａに示す一例では、ソースドライバＩＣ２４Ａの駆動制御回路２４０は、自身に供給された映像信号ＶＤＳに含まれるクロック信号に同期したタイミングである時点ｔ１でロード信号ＬＯＡＤをデータラッチ部ＤＬＴに送出する。同様にソースドライバＩＣ２４Ｂの駆動制御回路２４０も、自身に供給された映像信号ＶＤＳに含まれるクロック信号に同期したタイミングでロード信号ＬＯＡＤをデータラッチ部ＤＬＴに送出する。ただし、図５Ａに示す一例では、ソースドライバＩＣ２４Ａ及び２４Ｂ各々に供給された映像信号ＶＤＳに含まれるクロック信号同士にはクロックスキューが生じている為、ソースドライバＩＣ２４Ｂの駆動制御回路２４０は、時点ｔ１からスキュー時間Ｃｓｋだけ遅れた時点ｔ２でロード信号ＬＯＡＤをデータラッチ部ＤＬＴに送出している。

【0057】

ここで、上記したステップＳ１３の実行により、上記した画素データ片［１］に対応した電圧値を有する階調電圧Ｅ１がソースドライバＩＣ２４Ａ及び２４Ｂ各々の出力アンプ回路Ａ１のアンプＡＰ１に供給される。更に、上記した画素データ片［２］に対応した電圧値を有する階調電圧Ｅ２がソースドライバＩＣ２４Ａ及び２４Ｂ各々の出力アンプ回路Ａ２のアンプＡＰ２に供給される。

【0058】

すると、ソースドライバＩＣ２４ＡのアンプＡＰ１は、時点ｔ１で、階調電圧Ｅ１に対応した駆動信号Ｇ１の出力を開始する。これにより、駆動信号Ｇ１の電圧値は、図５Ａの太実線にて示すように、時点ｔ１から、画素データ片［１］にて表される輝度レベルに対応した電圧Ｖｍｘに向けて徐々に上昇する。

【0059】

一方、ソースドライバＩＣ２４ＢのアンプＡＰ１は、時点ｔ２で、階調電圧Ｅ１に対応した駆動信号Ｇ１の出力を開始する。これにより、駆動信号Ｇ１の電圧値は、図５Ａの太破線にて示すように、時点ｔ２から、上記した電圧Ｖｍｘに向けて徐々に上昇する。

【0060】

尚、この間、ソースドライバＩＣ２４Ａ及び２４Ｂ各々の出力アンプ回路Ａ２は、駆動信号Ｇ１と閾値電圧Ｖｔｈ（＝階調電圧Ｅ２）との大きさを比較するコンパレータとして機能する。つまり、出力アンプ回路Ａ２は、駆動信号Ｇ１の電圧値が閾値電圧Ｖｔｈ以下である場合には例えば論理レベル０の状態を維持し、駆動信号Ｇ１の電圧値が閾値電圧Ｖｔｈより高くなった時に論理レベル０から論理レベル１に遷移する信号を出力タイミング信号ＴＭとして出力する。

【0061】

上記したステップＳ１４の実行後、駆動制御回路２４０は、ＤＦＦ１３から出力された測定遅延時間ＣＮＴがゼロであるか否かの判定（ステップＳ１５）を、ゼロでは無いと判定するまで繰り返し行う。

【0062】

この間、遅延時間測定回路２４３のＤＦＦ１３は、測定開始信号ＲＳＴに応じてリセットされた状態、つまり図５Ａに示すようにゼロを表す測定遅延時間ＣＮＴの出力状態を維持している。しかしながら、その後、出力タイミング信号ＴＭの論理レベルが変化する立上り又は立下りエッジのタイミング、つまり、駆動信号Ｇ１の電圧値が閾値電圧Ｖｔｈを超えるタイミングで、ＤＦＦ１３がカウンタ１２のカウント値ＣＮを取り込む。これにより、遅延時間測定回路２４３は、測定開始信号ＲＳＴを受けた時点から、駆動信号Ｇ１の電圧値が閾値電圧Ｖｔｈを超える時点までの時間を測定遅延時間ＣＮＴとして得る。

【0063】

例えば、ソースドライバＩＣ２４ＡのアンプＡＰ１から出力された駆動信号Ｇ１の電圧値は、図５Ａの太実線にて示すように時点ｔ３で閾値電圧Ｖｔｈを超える。この際、ソースドライバＩＣ２４ＡのＤＦＦ１３は、図５Ａに示すように、時点ｔ３でのカウント値ＣＮである「８」を取り込み、当該「８」を示す測定遅延時間ＣＮＴを出力する。

【0064】

これに対して、ソースドライバＩＣ２４ＢのアンプＡＰ１から出力された駆動信号Ｇ１の電圧値は、図５Ａの太破線にて示すように、時点ｔ３より遅れた時点ｔ４で閾値電圧Ｖｔｈを超える。この際、ソースドライバＩＣ２４ＧＢのＤＦＦ１３は、図５Ａに示すように、時点ｔ４でのカウント値ＣＮである「１０」を取り込み、当該「１０」を示す測定遅延時間ＣＮＴを出力する。尚、図５Ａに示すように、ソースドライバＩＣ２４Ａから出力された駆動信号Ｇ１が閾値電圧Ｖｔｈに到達する時点ｔ３と、ソースドライバＩＣ２４Ｂから出力された駆動信号Ｇ１が閾値電圧Ｖｔｈに到達する時点ｔ４との間の時間差Ｔｌａｇは、スキュー時間Ｃｓｋと共に、アンプの特性のバラツキや表示部ＤＳＰでの負荷変動分を含んでいる。よって、図５Ａに示すように、時間差Ｔｌａｇは上記したスキュー時間Ｃｓｋよりも長くなる可能性がある。

【0065】

ここで、駆動制御回路２４０は、測定遅延時間ＣＮＴがゼロでは無いと判定（ステップＳ１５）すると、引き続き当該測定遅延時間ＣＮＴから所定の基準遅延時間Ｒｅｆを減算した結果を、時間差Ｔｌａｇに対応した時間差ＣＴとして算出する（ステップＳ１６）。

【0066】

そして、駆動制御回路２４０は、ロード信号ＬＯＡＤをデータラッチ部ＤＬＴに出力するタイミングを、次回からは時間差ＣＴの分だけ時間シフトした出力タイミングとなるように自身の設定を変更する。

【0067】

例えば、基準遅延時間Ｒｅｆを「８」とした場合、ソースドライバＩＣ２４Ａでは、測定遅延時間ＣＮＴと基準遅延時間Ｒｅｆとが共に「８」であるので、時間差ＣＴはゼロとなる。よって、ソースドライバＩＣ２４Ａの駆動制御回路２４０は、次回からも図５Ｂに示すように、測定開始信号ＲＳＴに対して時点ｔ１のタイミングでロード信号ＬＯＡＤをデータラッチ部ＤＬＴに供給する。

【0068】

一方、ソースドライバＩＣ２４Ｂでは、図５Ａに示すように測定遅延時間ＣＮＴは「１０」であるので、時間差ＣＴは「２」となる。よって、ソースドライバＩＣ２４Ｂの駆動制御回路２４０は、次回からは、図５Ｂに示すように、前回のロード信号ＬＯＡＤの出力タイミングである時点ｔ２よりも時間差ＣＴにて示されるカウント値「２」の時間分だけシフトした時点ｔ０で、ロード信号ＬＯＡＤをデータラッチ部ＤＬＴに供給するようになる。

【0069】

これにより、図５Ｂに示すように、ソースドライバＩＣ２４Ａ及び２４Ｂの各々から出力される駆動信号Ｇ１～Ｇｙは共に、時点ｔ３でその電圧値が閾値電圧Ｖｔｈに到達するようになる。

【0070】

したがって、上記した構成によれば、ソースドライバＩＣ２４及び２４Ｂ間で、クロック信号のスキュー、アンプの特性、或いは表示部ＤＳＰの負荷変動量に差が生じていても、ソースドライバＩＣ２４及び２４Ｂが夫々担う画像領域の境界での色ムラを低減させた高画質な表示を行うことが可能となる。

【実施例0071】

図６Ａは、ソースドライバＩＣ２４Ａの内部構成の他の一例を概略的に示すブロック図であり、図６Ｂは、ソースドライバＩＣ２４Ｂの内部構成の他の一例を概略的に示すブロック図である。

【0072】

尚、図６Ａ及び図６Ｂ共に、出力アンプ回路Ａ１～Ａｙと外部端子Ｔ１～Ｔｙとの間に、両者間の接続を遮断することができる出力スイッチ回路２５０を設けた点を除く他の構成は、図２Ａ及び図２Ｂに夫々示されているものと同一である。

【0073】

出力スイッチ回路２５０は、出力アンプ回路Ａ１～Ａｙと外部端子Ｔ１～Ｔｙとの間に個別に設けられており、動作モード信号ＭＭが通常動作を示す場合には一斉にオン状態となり、動作モード信号ＭＭが測定動作を示す場合にはオフ状態となるｙ個のスイッチを含む。このように、測定動作時には、ソースドライバＩＣ２４Ａ及び２４Ｂと、表示部ＤＳＰとの接続を遮断することで、ソースドライバＩＣ２４Ａ及び２４Ｂ各々から出力される駆動信号Ｇ１が表示部ＤＳＰによる負荷の影響を受けなくなる。これにより、駆動信号Ｇ１の電圧値の立ち上がり波形が急峻となり、当該駆動信号Ｇ１の電圧値が閾値電圧Ｖｔｈを超えたか否かの判定が確実に為されるようになる。

【0074】

尚、上記した実施例１及び２では、ソースドライバＩＣ２４Ａ及び２４Ｂの各々において、測定遅延時間ＣＮＴと所定の基準遅延時間Ｒｅｆとの差分に基づき出力タイミングを補正する時間差ＣＴを求めている。しかしながら、所定の基準遅延時間Ｒｅｆを設けず、ソースドライバＩＣ２４Ａで測定された測定遅延時間ＣＮＴ自体を基準遅延時間Ｒｅｆとしても良い。すなわち、ソースドライバＩＣ２４Ａは、図４に示すステップＳ１７に代えて、自身が測定した測定遅延時間ＣＮＴを基準遅延時間Ｒｅｆとして、ソースドライバＩＣ２４Ｂに送信するステップを実行する。ここで、ソースドライバＩＣ２４Ｂに含まれる駆動制御回路２４０は、ソースドライバＩＣ２４Ａから送信された基準遅延時間Ｒｅｆを取り込む。この際、ソースドライバＩＣ２４Ｂ、図４に示すステップＳ１１～Ｓ１５の実行後、ソースドライバＩＣ２４Ａから送出された基準遅延時間Ｒｅｆを用いて図４に示すステップＳ１６及びＳ１７を実行する。これにより、ソースドライバＩＣ２４Ｂ側で、当該基準遅延時間Ｒｅｆに基づき自身が出力するロード信号ＬＯＡＤの出力タイミングを設定する。

【0075】

また、上記した実施例１及び２では、出力タイミングを測定する為に、出力アンプ回路Ａ２にスイッチ回路ＳＷを設け、出力アンプ回路Ａ１から出力された駆動信号Ｇ１を当該出力アンプ回路Ａ２に供給する構成を採用している。すなわち、実施例１及び２では、出力アンプ回路Ａ１～Ａｙのうちの一対の出力アンプ回路Ａ１及びＡ２に、出力タイミング測定用の機能を付加している。

【0076】

しかしながら、出力アンプ回路Ａ１及びＡ２以外の他の一対の出力アンプ回路に、このような出力タイミング測定用の機能を付加するようにしても良い。