(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024154383
(43)【公開日】2024-10-30
(54)【発明の名称】半導体メモリ素子及びその製造方法
(51)【国際特許分類】
H10B 10/00 20230101AFI20241023BHJP
H01L 21/336 20060101ALI20241023BHJP
H01L 21/8238 20060101ALI20241023BHJP
【ＦＩ】
H10B10/00
H01L29/78 301X
H01L29/78 301C
H01L27/092 G
H01L27/092 K
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2024062221
(22)【出願日】2024-04-08
(31)【優先権主張番号】10-2023-0050635
(32)【優先日】2023-04-18
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】黄 寅燦
(72)【発明者】
【氏名】趙 敬熙
(72)【発明者】
【氏名】李 承勳
【テーマコード（参考）】
5F048
5F083
5F140
【Ｆターム（参考）】
5F048AA01
5F048AB01
5F048AC03
5F048BA01
5F048BD06
5F048BF02
5F048BF07
5F048CB01
5F048CB03
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5F048CB10
5F083BS27
5F083BS46
5F083GA09
5F083GA27
5F083JA02
5F083JA06
5F083JA12
5F083JA36
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5F083JA38
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5F083KA01
5F083KA05
5F083LA01
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5F083LA16
5F083LA21
5F083MA06
5F083MA16
5F083MA19
5F083PR07
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5F083PR25
5F083PR40
5F083ZA28
5F140AB03
5F140AB05
5F140AC32
5F140BA01
5F140BA02
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5F140BA05
5F140BB05
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5F140BG01
5F140BH06
5F140BJ05
5F140BJ07
5F140BK18
(57)【要約】 （修正有）
【課題】半導体メモリ素子の電気的特性及び集積度を向上させる。
【解決手段】半導体メモリ素子は、第１面１００Ａ及び対向する第２面１００Ｂを含む基板１００、第１下部ゲート電極ＬＧＥ１及び第１下部ゲート電極から離隔する第１下部活性コンタクトＬＡＣ１を含む第１面上の下部活性領域ＬＡＲ、第１上部ゲート電極ＵＧＥ１及び第１上部ゲート電極から離隔する第１上部活性コンタクトＵＡＣ１を含み、下部活性領域上に積層された上部活性領域ＵＡＲ、第１上部活性コンタクトを、第１下部活性コンタクトと垂直に重畳し、第１上部活性コンタクトと第１下部活性コンタクトを垂直に互いに連結する第１連結構造体、第１ゲート電極と第１上部活性コンタクトを互いに電気的に連結する第１ノードラインＮＤ１を含む第１金属層Ｍ１並びに背面金属層ＢＳＭを含む。第１上部ゲート電極及び第１下部ゲート電極は互いに連結されて１つの第１ゲート電極ＧＥ１を構成する。
【選択図】図３Ａ
【解決手段】半導体メモリ素子は、第１面１００Ａ及び対向する第２面１００Ｂを含む基板１００、第１下部ゲート電極ＬＧＥ１及び第１下部ゲート電極から離隔する第１下部活性コンタクトＬＡＣ１を含む第１面上の下部活性領域ＬＡＲ、第１上部ゲート電極ＵＧＥ１及び第１上部ゲート電極から離隔する第１上部活性コンタクトＵＡＣ１を含み、下部活性領域上に積層された上部活性領域ＵＡＲ、第１上部活性コンタクトを、第１下部活性コンタクトと垂直に重畳し、第１上部活性コンタクトと第１下部活性コンタクトを垂直に互いに連結する第１連結構造体、第１ゲート電極と第１上部活性コンタクトを互いに電気的に連結する第１ノードラインＮＤ１を含む第１金属層Ｍ１並びに背面金属層ＢＳＭを含む。第１上部ゲート電極及び第１下部ゲート電極は互いに連結されて１つの第１ゲート電極ＧＥ１を構成する。
【選択図】図３Ａ
【特許請求の範囲】
【請求項1】
第１面及び前記第１面に対向する第２面を含む基板と、
前記第１面上の下部活性領域であって、第１下部ゲート電極及び前記第１下部ゲート電極から離隔された第１下部活性コンタクトを含む、下部活性領域と、
前記下部活性領域上に積層された上部活性領域であって、第１上部ゲート電極及び前記第１上部ゲート電極から離隔された第１上部活性コンタクトを含み、前記第１下部活性コンタクトと垂直に重畳される、上部活性領域と、
前記第１上部活性コンタクトと前記第１下部活性コンタクトとを垂直に互いに連結する第１連結構造体と、
前記第１面上の第１金属層と、
前記第２面上の背面金属層と、を含み、
前記第１上部ゲート電極及び前記第１下部ゲート電極は、互いに連結されて１つの第１ゲート電極を構成し、
前記第１金属層は、前記第１ゲート電極と前記第１上部活性コンタクトを互いに電気的に連結する第１ノードラインを含む、
半導体メモリ素子。
前記第１面上の下部活性領域であって、第１下部ゲート電極及び前記第１下部ゲート電極から離隔された第１下部活性コンタクトを含む、下部活性領域と、
前記下部活性領域上に積層された上部活性領域であって、第１上部ゲート電極及び前記第１上部ゲート電極から離隔された第１上部活性コンタクトを含み、前記第１下部活性コンタクトと垂直に重畳される、上部活性領域と、
前記第１上部活性コンタクトと前記第１下部活性コンタクトとを垂直に互いに連結する第１連結構造体と、
前記第１面上の第１金属層と、
前記第２面上の背面金属層と、を含み、
前記第１上部ゲート電極及び前記第１下部ゲート電極は、互いに連結されて１つの第１ゲート電極を構成し、
前記第１金属層は、前記第１ゲート電極と前記第１上部活性コンタクトを互いに電気的に連結する第１ノードラインを含む、
半導体メモリ素子。
【請求項2】
前記下部活性領域は、第２下部ゲート電極及び前記第２下部ゲート電極から離隔された第２下部活性コンタクトをさらに含み、
前記上部活性領域は、第２上部ゲート電極及び前記第２上部ゲート電極から離隔された第２上部活性コンタクトをさらに含み、
前記第２上部活性コンタクトは、前記第２下部活性コンタクトと垂直に重畳され、
前記第２上部活性コンタクトと前記第２下部活性コンタクトは、第２連結構造体を通じて垂直に互いに連結され、
前記第２上部ゲート電極及び前記第２下部ゲート電極は、互いに連結されて１つの第２ゲート電極を構成し、
前記第１金属層は、前記第２ゲート電極と前記第２上部活性コンタクトを互いに電気的に連結する第２ノードラインをさらに含む、
請求項１に記載の半導体メモリ素子。
前記上部活性領域は、第２上部ゲート電極及び前記第２上部ゲート電極から離隔された第２上部活性コンタクトをさらに含み、
前記第２上部活性コンタクトは、前記第２下部活性コンタクトと垂直に重畳され、
前記第２上部活性コンタクトと前記第２下部活性コンタクトは、第２連結構造体を通じて垂直に互いに連結され、
前記第２上部ゲート電極及び前記第２下部ゲート電極は、互いに連結されて１つの第２ゲート電極を構成し、
前記第１金属層は、前記第２ゲート電極と前記第２上部活性コンタクトを互いに電気的に連結する第２ノードラインをさらに含む、
請求項１に記載の半導体メモリ素子。
【請求項3】
前記第１ノードラインは、ＳＲＡＭセルの第１インバータ出力端として使用され、
前記第２ノードラインは、前記ＳＲＡＭセルの第２インバータ出力端として使用される、
請求項２に記載の半導体メモリ素子。
前記第２ノードラインは、前記ＳＲＡＭセルの第２インバータ出力端として使用される、
請求項２に記載の半導体メモリ素子。
【請求項4】
前記第１及び第２ノードラインは、互いに平行に延長されるバー（ｂａｒ）形状を有する、請求項２に記載の半導体メモリ素子。
【請求項5】
前記下部活性領域は、前記第１下部ゲート電極及び前記第１下部活性コンタクトの間に配置された第２下部活性コンタクトをさらに含み、
前記上部活性領域は、前記第１上部ゲート電極及び前記第１上部活性コンタクトの間に配置された第２上部活性コンタクトをさらに含み、
前記第２上部活性コンタクトは、前記第２下部活性コンタクトと垂直に重畳され、
前記背面金属層は、接地ライン及び電源ラインを含み、
前記接地ラインは、前記第２下部活性コンタクトに電気的に連結され、
前記電源ラインは、前記第２上部活性コンタクトに電気的に連結される、
請求項１に記載の半導体メモリ素子。
前記上部活性領域は、前記第１上部ゲート電極及び前記第１上部活性コンタクトの間に配置された第２上部活性コンタクトをさらに含み、
前記第２上部活性コンタクトは、前記第２下部活性コンタクトと垂直に重畳され、
前記背面金属層は、接地ライン及び電源ラインを含み、
前記接地ラインは、前記第２下部活性コンタクトに電気的に連結され、
前記電源ラインは、前記第２上部活性コンタクトに電気的に連結される、
請求項１に記載の半導体メモリ素子。
【請求項6】
前記接地ラインと前記第２下部活性コンタクトを互いに電気的に連結する第１下部ビアと、
前記電源ラインと前記第２上部活性コンタクトを互いに電気的に連結する第２下部ビアと、をさらに含み、
前記第２上部活性コンタクトは、前記第２下部活性コンタクトと垂直に重畳される第１部分及び前記第１部分を除いた第２部分を含み、
前記第２下部ビアは、前記第２部分に接続する、
請求項５に記載の半導体メモリ素子。
前記電源ラインと前記第２上部活性コンタクトを互いに電気的に連結する第２下部ビアと、をさらに含み、
前記第２上部活性コンタクトは、前記第２下部活性コンタクトと垂直に重畳される第１部分及び前記第１部分を除いた第２部分を含み、
前記第２下部ビアは、前記第２部分に接続する、
請求項５に記載の半導体メモリ素子。
【請求項7】
前記背面金属層は、ビットラインをさらに含む、請求項５に記載の半導体メモリ素子。
【請求項8】
前記第１金属層は、ワードラインをさらに含む、請求項５に記載の半導体メモリ素子。
【請求項9】
前記下部活性領域は、第１半導体パターン及び前記第１半導体パターン上の第２半導体パターンを含み、
前記第１下部ゲート電極は、前記第１及び第２半導体パターンを囲み、
前記上部活性領域は、第３半導体パターン及び前記第３半導体パターン上の第４半導体パターンを含み、
前記第１上部ゲート電極は、前記第３及び第４半導体パターンを囲む、
請求項１に記載の半導体メモリ素子。
前記第１下部ゲート電極は、前記第１及び第２半導体パターンを囲み、
前記上部活性領域は、第３半導体パターン及び前記第３半導体パターン上の第４半導体パターンを含み、
前記第１上部ゲート電極は、前記第３及び第４半導体パターンを囲む、
請求項１に記載の半導体メモリ素子。
【請求項10】
前記下部活性領域は、第１プルダウントランジスタ及び第２プルダウントランジスタを含み、
前記上部活性領域は、第１プルアップトランジスタ及び第２プルアップトランジスタを含み、
前記第１下部活性コンタクトは、前記第１プルダウントランジスタのソース／ドレーンに連結され、
前記第１上部活性コンタクトは、前記第１プルアップトランジスタのソース／ドレーンに連結され、
前記第１下部ゲート電極は、前記第２プルダウントランジスタのゲートに連結され、
前記第１上部ゲート電極は、前記第２プルアップトランジスタのゲートに連結される、
請求項１に記載の半導体メモリ素子。
前記上部活性領域は、第１プルアップトランジスタ及び第２プルアップトランジスタを含み、
前記第１下部活性コンタクトは、前記第１プルダウントランジスタのソース／ドレーンに連結され、
前記第１上部活性コンタクトは、前記第１プルアップトランジスタのソース／ドレーンに連結され、
前記第１下部ゲート電極は、前記第２プルダウントランジスタのゲートに連結され、
前記第１上部ゲート電極は、前記第２プルアップトランジスタのゲートに連結される、
請求項１に記載の半導体メモリ素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体メモリ素子及びその製造方法に関し、より詳細にはＳＲＡＭセルを含む半導体メモリ素子及びその製造方法に関するものである。
【背景技術】
【0002】
小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体素子は論理データを格納する半導体記憶素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素を含むハイブリッド（ｈｙｂｒｉｄ）半導体素子等に区分されることができる。電子産業が高度に発展することにつれ、半導体素子の特性に対する要求がますます増加されている。例えば、半導体素子に対する高信頼性、高速化、及び／又は多機能化等に対して要求がますます増加されている。このような要求特性を充足させるために半導体素子内構造はますます複雑になり、また、半導体素子はますます高集積化されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許１１，２２２，８３１ Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は電気的特性及び集積度が向上された半導体メモリ素子を提供することにある。
【0005】
本発明が解決しようとする他の課題は電気的特性及び集積度が向上された半導体メモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【0006】
本発明の概念による半導体メモリ素子は、第１面及び第１面に対向する第２面を含む基板、第１面上の下部活性領域、下部活性領域は第１下部ゲート電極及び第１下部ゲート電極から離隔された第１下部活性コンタクトを含み、下部活性領域上に積層された上部活性領域、上部活性領域は第１上部ゲート電極及び第１上部ゲート電極から離隔された第１上部活性コンタクトを含み、第１上部活性コンタクトは第１下部活性コンタクトと垂直に重畳され、第１上部活性コンタクトと第１下部活性コンタクトを垂直に互いに連結する第１連結構造体、第１面上の第１金属層、及び第２面上の背面金属層を含むことができる。第１上部ゲート電極及び第１下部ゲート電極は互いに連結されて１つの第１ゲート電極を構成し、第１金属層は第１ゲート電極と第１上部活性コンタクトを互いに電気的に連結する第１ノードラインを含むことができる。
【0007】
本発明の他の概念による半導体メモリ素子は、基板の上のＳＲＡＭセルを含むことができる。ＳＲＡＭセルは、背面金属層、背面金属層上の下部活性領域、下部活性領域上の上部活性領域、及び上部活性領域上の第１金属層を含むことができる。下部活性領域は１Ｘ４に配列された４つのＮＭＯＳＦＥＴを含み、上部活性領域は１Ｘ４に配列された４つのＰＭＯＳＦＥＴを含み、下部活性領域は第１パス－ゲートトランジスタ、第２パス－ゲートトランジスタ、第１プルダウントランジスタ、及び第２プルダウントランジスタを含み、上部活性領域は第１プルダウントランジスタ及び第２プルダウントランジスタを含み、第１プルダウントランジスタは第１プルアップトランジスタ上に積層され、第２プルダウントランジスタは第２プルアップトランジスタ上に積層されることができる。
【0008】
本発明のその他の概念による半導体メモリ素子は、第１面及び第１面に対向する第２面を含む基板、第１面上の下部活性領域、下部活性領域は下部チャンネルパターン及び下部ソース／ドレーンパターンを含み、下部活性領域上に積層された上部活性領域、上部活性領域は上部チャンネルパターン及び上部ソース／ドレーンパターンを含み、下部チャンネルパターン上の下部ゲート電極、上部チャンネルパターン上の上部ゲート電極、上部ゲート電極及び上部ソース／ドレーンパターン上の層間絶縁膜、基板を貫通して下部ソース／ドレーンパターンに電気的に連結される下部活性コンタクト、層間絶縁膜を貫通して上部ソース／ドレーンパターンに電気的に連結される上部活性コンタクト、上部活性コンタクトは下部活性コンタクトと垂直に重畳される第１部分及び第１部分を除いた第２部分を含み、基板の第２面上の背面金属層、背面金属層は接地ライン及び電源ラインを含み、層間絶縁膜上の第１金属層、接地ラインと下部活性コンタクトを互いに電気的に連結する第１下部ビア、及び電源ラインと上部活性コンタクトの前記第２部分を互いに電気的に連結する第２下部ビアを含むことができる。
【発明の効果】
【0009】
本発明によれば、ＳＲＡＭセルは１Ｘ４に配列された３次元ＣＭＯＳを含むことができる。本発明のＳＲＡＭセルは１つの活性領域上にＣＭＯＳが提供されるので、セルの面積が最小化されることができ、簡単な構造のレイアウトを有することができる。結果的に、本発明による半導体メモリ素子の集積度及び電気的特性が向上されることができる。
【図面の簡単な説明】
【0010】
【図1】本発明の実施形態によるＳＲＡＭセルの等価回路図である。
【図2A】本発明の実施形態による半導体メモリ素子を説明するための図面であって、基板の第１面上の平面図である。
【図2B】本発明の実施形態による半導体メモリ素子を説明するための図面であって、基板の第２面上の平面図である。
【図4】本発明の実施形態によるビットセルを構成する層を簡略に示した斜視図である。
【図5A】本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
【図5B】本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
【図6A】本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
【図6B】本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
【図7A】本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
【図7B】本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
【図8A】本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
【図8B】本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
【図8C】本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
【図9A】本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
【図9B】本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
【図9C】本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。
【図10A】本発明の他の実施形態による半導体メモリ素子を説明するための図面であって、基板の第１面上の平面図である。
【図10B】本発明の他の実施形態による半導体メモリ素子を説明するための図面であって、基板の第２面上の平面図である。
【図12】本発明の他の実施形態による半導体メモリ素子を説明するためのことであって、基板の第１面上の平面図である。
【発明を実施するための形態】
【0011】
図１は本発明の実施形態によるＳＲＡＭセルの等価回路図である。図１を参照すれば、本発明の実施形態によるＳＲＡＭセルは第１プルアップトランジスタＰＵ１、第１プルダウントランジスタＰＤ１、第２プルアップトランジスタＰＵ２、第２プルダウントランジスタＰＤ２、第１パス－ゲートトランジスタＰＧ１、及び第２パス－ゲートトランジスタＰＧ２を含むことができる。第１及び第２プルアップトランジスタＰＵ１、ＰＵ２はＰＭＯＳトランジスタであり得る。第１及び第２プルダウントランジスタＰＤ１、ＰＤ２及び第１及び第２パス－ゲートトランジスタＰＧ１、ＰＧ２はＮＭＯＳトランジスタであり得る。
【0012】
第１プルアップトランジスタＰＵ１の第１ソース／ドレーン及び第１プルダウントランジスタＰＤ１の第１ソース／ドレーンは第１ノードＮ１に連結されることができる。第１プルアップトランジスタＰＵ１の第２ソース／ドレーンは電源ラインＶＤＤに連結されることができ、第１プルダウントランジスタＰＤ１の第２ソース／ドレーンは接地ラインＶＳＳに連結されることができる。第１プルアップトランジスタＰＵ１のゲート及び第１プルダウントランジスタＰＤ１のゲートは互いに電気的に連結されることができる。第１プルアップトランジスタＰＵ１及び第１プルダウントランジスタＰＤ１は第１インバータを構成することができる。第１プルアップ及び第１プルダウントランジスタＰＵ１、ＰＤ１の互いに連結されたゲートは前記第１インバータ入力端に該当することができ、第１ノードＮ１は前記第１インバータ出力端に該当することができる。
【0013】
第２プルアップトランジスタＰＵ２の第１ソース／ドレーン及び第２プルダウントランジスタＰＤ２の第１ソース／ドレーンは第２ノードＮ２に連結されることができる。第２プルアップトランジスタＰＵ２の第２ソース／ドレーンは電源ラインＶＤＤに連結されることができ、第２プルダウントランジスタＰＤ２の第２ソース／ドレーンは接地ラインＶＳＳに連結されることができる。第２プルアップトランジスタＰＵ２のゲート及び第２プルダウントランジスタＰＤ２のゲートは互いに電気的に連結されることができる。したがって、第２プルアップトランジスタＰＵ２及び第２プルダウントランジスタＰＤ２は第２インバータを構成することができる。第２プルアップ及び第２プルダウントランジスタＰＵ２、ＰＤ２の互いに連結されたゲートは前記第２インバータ入力端に該当することができ、第２ノードＮ２は前記第２インバータ出力端に該当することができる。
【0014】
前記第１及び第２インバータが結合されてラッチ構造（ｌａｔｃｈ ｓｔｒｕｃｔｕｒｅ）を構成することができる。即ち、第１プルアップ及び第１プルダウントランジスタＰＵ１、ＰＤ１のゲートが第２ノードＮ２に電気的に連結されることができ、第２プルアップ及び第２プルダウントランジスタＰＵ２、ＰＤ２のゲートが第１ノードＮ１に電気的に連結されることができる。第１パス－ゲートトランジスタＰＧ１の第１ソース／ドレーンは第１ノードＮ１に連結されることができ、第１パス－ゲートトランジスタＰＧ１の第２ソース／ドレーンは第１ビットラインＢＬ１に連結されることができる。第２パス－ゲートトランジスタＰＧ２の第１ソース／ドレーンは第２ノードＮ２に連結されることができ、第２パス－ゲートトランジスタＰＧ２の第２ソース／ドレーンは第２ビットラインＢＬ２に連結されることができる。第１及び第２パス－ゲートトランジスタＰＧ１、ＰＧ２のゲートはワードラインＷＬに電気的に接続されることができる。したがって、本発明の実施形態によるＳＲＡＭセルが具現されることができる。
【0015】
図２Ａは本発明の実施形態による半導体メモリ素子を説明するための図面であって、基板の第１面上の平面図である。図２Ｂは本発明の実施形態による半導体メモリ素子を説明するための図面であって、基板の第２面上の平面図である。図３Ａは図２Ａ及び図２ＢのＡ－Ａ’線に沿う断面図である。図３Ｂは図２Ａ及び図２ＢのＢ－Ｂ’線に沿う断面図である。図３Ｃは図２Ａ及び図２ＢのＣ－Ｃ’線に沿う断面図である。図３Ｄは図２Ａ及び図２ＢのＤ－Ｄ’線に沿う断面図である。本実施形態には図１の回路図にしたがうＳＲＡＭセルの具体的な例を説明する。
【0016】
図１、図２Ａ、図２Ｂ、及び図３Ａ乃至図３Ｄを参照すれば、第１面１００Ａ及び第２面１００Ｂを含む基板１００が提供されることができる。第１面１００Ａは基板１００の前面であり、第２面１００Ｂは基板１００の背面であり得る。本発明の一実施形態として、基板１００はシリコン基盤の絶縁材料を含む絶縁基板であり得る。本発明の他の実施形態として、基板１００はシリコン、ゲルマニウム、シリコンゲルマニウム等を含む半導体基板であり得る。
【0017】
基板１００の第１面１００Ａ上に順次的に積層された下部活性領域ＬＡＲ及び上部活性領域ＵＡＲを含むことができる。本発明の実施形態によれば、下部活性領域ＬＡＲはＮＭＯＳＦＥＴ領域であり、上部活性領域ＵＡＲはＰＭＯＳＦＥＴ領域であり得る。下部活性領域ＬＡＲはＦＥＯＬ層の下位ティア（ｂｏｔｔｏｍ ｔｉｅｒ）に提供されることができ、上部活性領域ＵＡＲはＦＥＯＬ層の上位ティア（ｔｏｐ ｔｉｅｒ）に提供されることができる。下部及び上部活性領域ＬＡＲ、ＵＡＲのＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴは垂直に積層されて、３次元積層トランジスタを構成することができる。
【0018】
平面視において、下部活性領域ＬＡＲは第２方向Ｄ２に延長されることができる。下部活性領域ＬＡＲは下部チャンネルパターンＬＣＨ及び下部ソース／ドレーンパターンＬＳＤを含むことができる。下部チャンネルパターンＬＣＨは、一対の下部ソース／ドレーンパターンＬＳＤの間に介在されることができる。下部チャンネルパターンＬＣＨは、一対の下部ソース／ドレーンパターンＬＳＤを互いに連結することができる。
【0019】
下部チャンネルパターンＬＣＨは、互いに離隔されて積層された第１半導体パターンＳＰ１及び第２半導体パターンＳＰ２を含むことができる。第１及び第２半導体パターンＳＰ１、ＳＰ２の各々はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はシリコンゲルマニウム（ＳｉＧｅ）を含むことができる。好ましくは、第１及び第２半導体パターンＳＰ１、ＳＰ２の各々は結晶質シリコン（ｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）を含むことができる。
【0020】
下部ソース／ドレーンパターンＬＳＤは選択的エピタキシアル成長（ＳＥＧ）工程で形成されたエピタキシアルパターンであり得る。一例として、下部ソース／ドレーンパターンＬＳＤの上面は、下部チャンネルパターンＬＣＨの第２半導体パターンＳＰ２の上面より高いことができる。
【0021】
下部ソース／ドレーンパターンＬＳＤは不純物でドーピングされて第１導電形を有することができる。一例として、前記第１導電形はＮ形であり得る。下部ソース／ドレーンパターンＬＳＤはシリコン（Ｓｉ）及び／又はシリコンゲルマニウム（ＳｉＧｅ）を含むことができる。
【0022】
下部ソース／ドレーンパターンＬＳＤ上に下部活性コンタクトＬＡＣが提供されることができる。下部活性コンタクトＬＡＣは下部ソース／ドレーンパターンＬＳＤと電気的に連結されることができる。本発明の一実施形態として、下部活性コンタクトＬＡＣは下部ソース／ドレーンパターンＬＳＤの下に提供されることができる。平面視において、下部活性コンタクトＬＡＣは第１方向Ｄ１に延長されるバー（ｂａｒ）形状を有することができる（図２Ｂ参照）。
【0023】
本発明の一実施形態として、下部活性コンタクトＬＡＣは銅（Ｃｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）で成された群で選択された金属を含むことができる。下部活性コンタクトＬＡＣは基板１００内に埋め込まれることができる。
【0024】
第１層間絶縁膜１１０上に第２層間絶縁膜１２０及び上部活性領域ＵＡＲが提供されることができる。上部活性領域ＵＡＲは上部チャンネルパターンＵＣＨ及び上部ソース／ドレーンパターンＵＳＤを含むことができる。上部チャンネルパターンＵＣＨは下部チャンネルパターンＬＣＨと各々垂直に重畳されることができる。上部ソース／ドレーンパターンＵＳＤは下部ソース／ドレーンパターンＬＳＤと各々垂直に重畳されることができる。上部チャンネルパターンＵＣＨは、一対の上部ソース／ドレーンパターンＵＳＤの間に介在されることができる。上部チャンネルパターンＵＣＨは、一対の上部ソース／ドレーンパターンＵＳＤを互いに連結することができる。
【0025】
上部チャンネルパターンＵＣＨは、互いに離隔されて積層された第３半導体パターンＳＰ３及び第４半導体パターンＳＰ４を含むことができる。上部チャンネルパターンＵＣＨの第３及び第４半導体パターンＳＰ３、ＳＰ４は、上述した下部チャンネルパターンＬＣＨの第１及び第２半導体パターンＳＰ１、ＳＰ２と同一な半導体物質を含むことができる。
【0026】
下部チャンネルパターンＬＣＨとその上の上部チャンネルパターンＵＣＨの間に少なくとも１つのダミーチャンネルパターンＤＳＰが介在されることができる。ダミーチャンネルパターンＤＳＰと上部チャンネルパターンＵＣＨとの間にシード層ＳＤＬが介在されることができる。
【0027】
ダミーチャンネルパターンＤＳＰは下部及び上部ソース／ドレーンパターンＬＳＤ、ＵＳＤと離隔されることができる。即ち、ダミーチャンネルパターンＤＳＰはいかなるソース／ドレーンパターンとも連結されなくともよい。ダミーチャンネルパターンＤＳＰはシリコン（Ｓｉ）、ゲルマニウムＧＥ、又はシリコンゲルマニウム（ＳｉＧｅ）のような半導体物質を含むか、又はシリコン酸化膜又はシリコン窒化膜のようなシリコン基盤の絶縁材料を含むことができる。本発明の一実施形態で、ダミーチャンネルパターンＤＳＰは前記シリコン基盤の絶縁材料を含むことができる。
【0028】
上部ソース／ドレーンパターンＵＳＤは第１層間絶縁膜１１０の上面上に提供されることができる。上部ソース／ドレーンパターンＵＳＤは選択的エピタキシアル成長（ＳＥＧ）工程で形成されたエピタキシアルパターンであり得る。一例として、上部ソース／ドレーンパターンＵＳＤの上面は、上部チャンネルパターンＵＣＨの第４半導体パターンＳＰ４の上面より高いことができる。
【0029】
上部ソース／ドレーンパターンＵＳＤは不純物でドーピングされて第２導電形を有することができる。前記第２導電形はＰ形であり得る。上部ソース／ドレーンパターンＵＳＤはシリコンゲルマニウム（ＳｉＧｅ）及び／又はシリコン（Ｓｉ）を含むことができる。
【0030】
第２層間絶縁膜１２０が上部ソース／ドレーンパターンＵＳＤを覆うことができる。第２層間絶縁膜１２０の上面は、後述する上部活性コンタクトＵＡＣの上面と共面をなすことができる。
【0031】
上部ソース／ドレーンパターンＵＳＤ上に上部活性コンタクトＵＡＣが提供されることができる。上部活性コンタクトＵＡＣは上部ソース／ドレーンパターンＵＳＤと電気的に連結されることができる。本発明の一実施形態として、上部活性コンタクトＵＡＣは上部ソース／ドレーンパターンＵＳＤの上に提供されることができる。平面視において、上部活性コンタクトＵＡＣは第１方向Ｄ１に延長されるバー（ｂａｒ）形状を有することができる（図２Ａ参照）。
【0032】
本発明の一実施形態として、上部活性コンタクトＵＡＣは銅（Ｃｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）で成された群で選択された金属を含むことができる。上部活性コンタクトＵＡＣは第２層間絶縁膜１２０内に提供されることができる。
【0033】
下部チャンネルパターンＬＣＨ上に下部ゲート電極ＬＧＥが各々提供されることができる。上部チャンネルパターンＵＣＨ上に上部ゲート電極ＵＧＥが各々提供されることができる。下部ゲート電極ＬＧＥは下位ティア、即ち下部活性領域ＬＡＲ内に提供されることができる。上部ゲート電極ＵＧＥは上位ティア、即ち上部活性領域ＵＡＲ内に提供されることができる。上部ゲート電極ＵＧＥは、その下の下部ゲート電極ＬＧＥと垂直に重畳されることができる。平面視において、互いに重畳される下部及び上部ゲート電極ＬＧＥ、ＵＧＥは第１方向Ｄ１に延長されるバー（ｂａｒ）形状を有することができる。
【0034】
本発明の一実施形態として、上部ゲート電極ＵＧＥと下部ゲート電極ＬＧＥは互いに連結されて１つのゲート電極ＧＥを構成することができる。例えば、図３Ｃを参照すれば、第３上部ゲート電極ＵＧＥ３と第３下部ゲート電極ＬＧＥ３が互いに連結されて１つの第３ゲート電極ＧＥ３を構成することができる。第３ゲート電極ＧＥ３は第１半導体パターンＳＰ１の下から第４半導体パターンＳＰ４の上まで垂直に延長されることができる。
【0035】
下部ゲート電極ＬＧＥは第１及び第２半導体パターンＳＰ１、ＳＰ２の各々の上面、底面、及び両側壁上に提供されることができる。上部ゲート電極ＵＧＥは第３及び第４半導体パターンＳＰ３、ＳＰ４の各々の上面、底面、及び両側壁上に提供されることができる。再び言えば、本実施形態によるトランジスタは、ゲート電極がチャンネルを３次元的に囲む３次元電界効果トランジスタ（例えば、ＭＢＣＦＥＴ又はＧＡＡＦＥＴ）を含むことができる。
【0036】
下部ゲート電極ＬＧＥは基板１００と第１半導体パターンＳＰ１との間に介在された第１部分ＰＯ１、第１半導体パターンＳＰ１と第２半導体パターンＳＰ２との間に介在された第２部分ＰＯ２、及び第２半導体パターンＳＰ２とダミーチャンネルパターンＤＳＰとの間に介在された第３部分ＰＯ３を含むことができる。
【0037】
上部ゲート電極ＵＧＥは、ダミーチャンネルパターンＤＳＰ（又はシード層ＳＤＬ）と第３半導体パターンＳＰ３との間に介在された第４部分ＰＯ４、第３半導体パターンＳＰ３と第４半導体パターンＳＰ４との間に介在された第５部分ＰＯ５、及び第４半導体パターンＳＰ４上の第６部分ＰＯ６を含むことができる。
【0038】
上部ゲート電極ＵＧＥの両側壁上に一対のゲートスペーサーＧＳが各々配置されることができる。ゲートスペーサーＧＳは上部ゲート電極ＵＧＥに沿って第１方向Ｄ１に延長されることができる。ゲートスペーサーＧＳの上面は上部ゲート電極ＵＧＥの上面より高いことができる。ゲートスペーサーＧＳの上面は第２層間絶縁膜１２０の上面と共面をなすことができる。ゲートスペーサーＧＳはＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含むことができる。他の例として、ゲートスペーサーＧＳはＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも２つで成された多重膜（ｍｕｌｔｉ－ｌａｙｅｒ）を含むことができる。
【0039】
上部ゲート電極ＵＧＥの上面上にゲートキャッピングパターンＧＰが提供されることができる。ゲートキャッピングパターンＧＰは上部ゲート電極ＵＧＥに沿って第１方向Ｄ１に延長されることができる。例えば、ゲートキャッピングパターンＧＰはＳｉＯＮ、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含むことができる。
【0040】
下部ゲート電極ＬＧＥと第１及び第２半導体パターンＳＰ１、ＳＰ２の間にゲート絶縁膜ＧＩが介在されることができる。上部ゲート電極ＵＧＥと第３及び第４半導体パターンＳＰ３、ＳＰ４の間にゲート絶縁膜ＧＩが介在されることができる。ゲート絶縁膜ＧＩはシリコン酸化膜、シリコン酸化窒化膜、及び／又は高誘電膜を含むことができる。本発明の一実施形態として、ゲート絶縁膜ＧＩは半導体パターンＳＰ１－ＳＰ４の表面を直接覆うシリコン酸化膜及び前記シリコン酸化膜上の高誘電膜を含むことができる。再び言えば、ゲート絶縁膜ＧＩはシリコン酸化膜と高誘電膜の多重膜（ｍｕｌｔｉ－ｌａｙｅｒ）を含むことができる。
【0041】
前記高誘電膜は、シリコン酸化膜より誘電常数が高い高誘電率物質を含むことができる。一例として、前記高誘電率物質はハフニウム酸化物、ハフニウムシリコン酸化物、ハフニウムジルコニウム酸化物、ハフニウムタンタル酸化物、ランタン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタニウム酸化物、バリウムストロンチウムチタニウム酸化物、バリウムチタニウム酸化物、ストロンチウムチタニウム酸化物、リチウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、及び鉛亜鉛ニオブ酸塩の中で少なくとも１つを含むことができる。
【0042】
下部ゲート電極ＬＧＥは第１及び第２半導体パターンＳＰ１、ＳＰ２上の第１仕事関数金属を含むことができる。上部ゲート電極ＵＧＥは第３乃至第４半導体パターンＳＰ３、ＳＰ４上の第２仕事関数金属を含むことができる。一例として、前記第１仕事関数金属はＮ形の仕事関数金属として金属炭化物（例えば、ＴｉＣ、ＡｌＣ、又はＴｉＡｌＣ）を含むことができる。前記第２仕事関数金属はＰ形の仕事関数金属として金属窒化物（例えば、ＴｉＮ）を含むことができる。
【0043】
先に説明したように、下部ゲート電極ＬＧＥと上部ゲート電極ＵＧＥは互いに異なる物質を含むことができる。本発明の一実施形態として、下部ゲート電極ＬＧＥと上部ゲート電極ＵＧＥとの間にこれらを互いに区分する境界が存在することができる。再び言えば、下部ゲート電極ＬＧＥと上部ゲート電極ＵＧＥは互いに異なる工程で各々個別的に形成されることができる。下部ゲート電極ＬＧＥと上部ゲート電極ＵＧＥは互いに直接接触及び連結されて１つの共通ゲート電極ＧＥを構成することができる。
【0044】
ゲート電極ＧＥを貫通するカッティング構造体ＬＣＴが提供されることができる。カッティング構造体ＬＣＴは上部ゲート電極ＵＧＥ及び下部ゲート電極ＬＧＥを貫通することができる。カッティング構造体ＬＣＴは図２Ａ及び図２Ｂに示したビットセルＣＥのゲート電極ＧＥを隣接する他のビットセルＣＥのゲート電極から分離することができる。カッティング構造体ＬＣＴはシリコン酸化膜、シリコン窒化膜、又はこれらの組合のような絶縁材料を含むことができる。
【0045】
図３Ｂを参照すれば、ノードＮ１、Ｎ２を構成する上部活性コンタクトＵＡＣと下部活性コンタクトＬＡＣは互いに垂直に重畳されることができる。ノードＮ１、Ｎ２を構成する上部活性コンタクトＵＡＣと下部活性コンタクトＬＡＣとの間に連結構造体ＣＮＳが提供されることができる。連結構造体ＣＮＳは上部活性コンタクトＵＡＣと下部活性コンタクトＬＡＣを互いに垂直的及び電気的に連結することができる。
【0046】
基板１００の第２面１００Ｂ上に下部層間絶縁膜２１０が提供されることができる。下部層間絶縁膜２１０内に背面金属層ＢＳＭが提供されることができる。背面金属層ＢＳＭは電源ラインＶＤＤ、接地ラインＶＳＳ、第１ビットラインＢＬ１、及び第２ビットラインＢＬ２を含むことができる。背面金属層ＢＳＭ内の各々の配線は、銅（Ｃｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）で成された群で選択された金属を含むことができる。
【0047】
背面金属層ＢＳＭは下部ビアＬＶＩをさらに含むことができる。下部ビアＬＶＩは背面金属層ＢＳＭ内の配線ＶＳＳ、ＢＬ１、ＢＬ２を下部活性コンタクトＬＡＣと各々連結させることができる。下部ビアＬＶＩの中でいずれか１つは下部層間絶縁膜２１０、基板１００、第１層間絶縁膜１１０、及び第２層間絶縁膜１２０を貫通して、電源ラインＶＤＤと上部活性コンタクトＵＡＣを互いに連結することができる。例えば、下部ビアＬＶＩは銅（Ｃｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）で成された群で選択された金属を含むことができる。
【0048】
本発明の一実施形態として、背面金属層ＢＳＭ下に追加的な背面金属層がさらに提供されることができる。例えば、追加的な背面金属層はパワー伝送ネットワークを含むことができる。パワー伝送ネットワークは接地及び電源ラインＶＳＳ、ＶＤＤと電気的に連結された複数の下部配線を含むことができる。一例として、パワー伝送ネットワークは接地ラインＶＳＳに接地電圧を印加するための配線ネットワークを含むことができる。パワー伝送ネットワークは電源ラインＶＤＤに電源電圧を印加するための配線ネットワークを含むことができる。
【0049】
第２層間絶縁膜１２０上に第３層間絶縁膜１３０が提供されることができる。第３層間絶縁膜１３０内に第１金属層Ｍ１が提供されることができる。第１金属層Ｍ１はワードラインＷＬ、第１ノードラインＮＤ１、第２ノードラインＮＤ２、及び電源ラインＶＤＤを含むことができる。他の実施形態として、第１金属層Ｍ１内に電源ラインＶＤＤは省略されてもよい。第１金属層Ｍ１内の各々の配線は、銅（Ｃｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）で成された群で選択された金属を含むことができる。
【0050】
第１金属層Ｍ１は、配線下に各々提供された上部ビアＵＶＩをさらに含むことができる。上部ビアＵＶＩの中でいずれか１つは第３層間絶縁膜１３０、第２層間絶縁膜１２０、及びゲートキャッピングパターンＧＰを貫通して上部ゲート電極ＵＧＥと連結されることができる。上部ビアＵＶＩの中で他の１つは第３層間絶縁膜１３０を貫通して上部活性コンタクトＵＡＣと連結されることができる。例えば、上部ビアＵＶＩは銅（Ｃｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）で成された群で選択された金属を含むことができる。
【0051】
第１金属層Ｍ１上に追加的な金属層（例えば、Ｍ２、Ｍ３、Ｍ４等）が積層されることができる。第１金属層Ｍ１及び第１金属層Ｍ１上の金属層（例えば、Ｍ２、Ｍ３、Ｍ４等）は半導体素子のＢＥＯＬ（ｂａｃｋ ｅｎｄ ｏｆ ｌｉｎｅ）層を構成することができる。
【0052】
本発明の実施形態によれば、ビットセルＣＥに接地電圧及び電源電圧を供給するためのパワー配線は、パワー伝送ネットワーク層の形態に基板１００の下に配置されることができる。したがって、第１金属層Ｍ１を含むＢＥＯＬ層内にはパワー伝送ネットワークが省略されることができる。ＢＥＯＬ層内にパワー伝送ネットワークが省略することによって、ＢＥＯＬ層内の配線の混雑度が減少されることができる。また、ＢＥＯＬ層内の配線のサイズを増加させて、ＢＥＯＬ層内の抵抗を減少させることができる。
【0053】
【0054】
基板１００は第１面１００Ａ及び第１面１００Ａの反対側に第２面１００Ｂを含むことができる。第１面１００Ａは基板１００の前面であり得る。第２面１００Ｂは基板１００の背面であり得る。
【0055】
基板１００の第１面１００Ａ上に第１金属層Ｍ１が提供されることができる。第１金属層Ｍ１はＢＥＯＬ層の最下部金属層であり得る。基板１００の第２面１００Ｂ上に背面金属層（ｂａｃｋｓｉｄｅ ｍｅｔａｌ ｌａｙｅｒ、ＢＭ）が提供されることができる。背面金属層（ｂａｃｋｓｉｄｅ ｍｅｔａｌ ｌａｙｅｒ、ＢＭ）は背面パワー伝送ネットワーク（ｂａｃｋｓｉｄｅ ｐｏｗｅｒ ｄｅｌｉｖｅｒｙ ｎｅｔｗｏｒｋ）の最上端金属層であり得る。第１金属層Ｍ１及び背面金属層ＢＳＭの各々は導電性金属窒化物（例えば、チタニウム窒化物又はタンタルニウム窒化物）及び金属物質（例えば、チタニウム、タンタルニウム、タングステン、銅、又はアルミニウム）の中で少なくとも１つを含むことができる。
【0056】
背面金属層ＢＳＭは電源ラインＶＤＤ及び接地ラインＶＳＳを含むことができる。電源ラインＶＤＤ及び接地ラインＶＳＳの各々は第２方向Ｄ２に延長されるライン形状を有することができる。背面金属層ＢＳＭは電源及び接地ラインＶＤＤ、ＶＳＳの間に配置された第１ビットラインＢＬ１及び第２ビットラインＢＬ２をさらに含むことができる。平面視において、第１ビットラインＢＬ１及び第２ビットラインＢＬ２の各々は島形状（ｉｓｌａｎｄ ｓｈａｐｅ）を有することができる。
【0057】
第１金属層Ｍ１はワードラインＷＬ、電源ラインＶＤＤ、第１ノードラインＮＤ１、及び第２ノードラインＮＤ２を含むことができる。ワードラインＷＬ及び電源ラインＶＤＤの各々は第２方向Ｄ２に延長されるライン形状を有することができる。ワードラインＷＬ及び電源ラインＶＤＤの間に第１ノードラインＮＤ１及び第２ノードラインＮＤ２が提供されることができる。第１ノードラインＮＤ１及び第２ノードラインＮＤ２の各々は第２方向Ｄ２に延長されるバー（ｂａｒ）形状を有することができる。第１ノードラインＮＤ１は図１の第１ノードＮ１に該当することができ、第２ノードラインＮＤ２は図１の第２ノードＮ２に該当することができる。
【0058】
第１ノードラインＮＤ１は第１プルアップ及びプルダウントランジスタＰＵ１、ＰＤ１の共通ソース／ドレーンと第２プルアップ及びプルダウントランジスタＰＵ２、ＰＤ２の共通ゲートを互いに電気的に連結させることができる。第２ノードラインＮＤ２は第２プルアップ及びプルダウントランジスタＰＵ２、ＰＤ２の共通ソース／ドレーンと第１プルアップ及びプルダウントランジスタＰＵ１、ＰＤ１の共通ゲートを互いに電気的に連結させることができる。
【0059】
ビットセルＣＥは下位ティアである下部活性領域ＬＡＲ及び上位ティアである上部活性領域ＵＡＲを含むことができる。下部活性領域ＬＡＲには第２方向Ｄ２に沿って一列に配列された４つのＮＭＯＳＦＥＴが提供されることができる。具体的に、下部活性領域ＬＡＲは第２方向Ｄ２に沿って順次的に配列された第１パス－ゲートトランジスタＰＧ１、第１プルダウントランジスタＰＤ１、第２プルダウントランジスタＰＤ２、及び第２パス－ゲートトランジスタＰＧ２を含むことができる。
【0060】
上部活性領域ＵＡＲには第２方向Ｄ２に沿って一列に配列された４つのＰＭＯＳＦＥＴが提供されることができる。具体的に、上部活性領域ＵＡＲは第１ダミートランジスタＤＴ１、第１プルアップトランジスタＰＵ１、第２プルアップトランジスタＰＵ２、及び第２ダミートランジスタＤＴ２を含むことができる。
【0061】
下部活性領域ＬＡＲ上に上部活性領域ＵＡＲが重畳されて配置されることができる。したがって、第１プルダウントランジスタＰＤ１と第１プルアップトランジスタＰＵ１は互いに垂直に重畳されることができる。第２プルダウントランジスタＰＤ２と第２プルアップトランジスタＰＵ２は互いに垂直に重畳されることができる。第１パス－ゲートトランジスタＰＧ１と第１ダミートランジスタＤＴ１は互いに垂直に重畳されることができる。第２パス－ゲートトランジスタＰＧ２と第２ダミートランジスタＤＴ２は互いに垂直に重畳されることができる。
【0062】
図３Ａを再び参照すれば、第１及び第２ダミートランジスタＤＴ１、ＤＴ２の各々に対応する上部ソース／ドレーンパターンＵＳＤは省略されることができる。例えば、上部活性領域ＵＡＲの両側に各々ブロッキング膜ＢＬＬが提供されることができる。ブロッキング膜ＢＬＬはシード層ＳＤＬ及び第３及び第４半導体パターンＳＰ３、ＳＰ４から上部ソース／ドレーンパターンＵＳＤが成長することを防止することができる。
【0063】
図２Ａ、図２Ｂ、及び図３Ａ乃至図３Ｄを再び参照すれば、下位ティアである下部活性領域ＬＡＲ下に第１乃至第５下部活性コンタクトＬＡＣ１－ＬＡＣ５が提供されることができる。上位ティアである上部活性領域ＵＡＲ上に第１乃至第３上部活性コンタクトＵＡＣ１－ＵＡＣ３が提供されることができる。下部及び上部活性領域ＬＡＲ、ＵＡＲ上に第１乃至第４ゲート電極ＧＥ１－ＧＥ４が提供されることができる。
【0064】
図３Ｂを参照すれば、第１上部活性コンタクトＵＡＣ１と第２下部活性コンタクトＬＡＣ２が連結構造体ＣＮＳを通じて互いに電気的に連結されることができる。連結構造体ＣＮＳは垂直に延長される垂直ビアであり得る。第１上部活性コンタクトＵＡＣ１は上部ビアＵＶＩを通じて第１ノードラインＮＤ１に電気的に連結されることができる。結果的に、第１上部活性コンタクトＵＡＣ１と第２下部活性コンタクトＬＡＣ２は共に図１の第１ノードＮ１を構成することができる。
【0065】
図３Ａ及び図３Ｃを参照すれば、第３上部ゲート電極ＵＧＥ３と第３下部ゲート電極ＬＧＥ３が互いに連結されて１つの第３ゲート電極ＧＥ３を構成することができる。第１ノードラインＮＤ１はその他の上部ビアＵＶＩを通じて第３上部ゲート電極ＵＧＥ３と連結されることができる。即ち、第２プルアップトランジスタＰＵ２のゲートと第２プルダウントランジスタＰＤ２のゲートが第１ノードラインＮＤ１を通じて図１の第１ノードＮ１に連結されることができる。
【0066】
図２Ａ及び図２Ｂを参照すれば、第３上部活性コンタクトＵＡＣ３と第４下部活性コンタクトＬＡＣ４が連結構造体ＣＮＳを通じて互いに電気的に連結されることができる。第３上部活性コンタクトＵＡＣ３は上部ビアＵＶＩを通じて第２ノードラインＮＤ２に電気的に連結されることができる。結果的に、第３上部活性コンタクトＵＡＣ３と第４下部活性コンタクトＬＡＣ４は共に図１の第２ノードＮ２を構成することができる。第２ノードラインＮＤ２はその他の上部ビアＵＶＩを通じて第２ゲート電極ＧＥ２と連結されることができる。即ち、第１プルアップトランジスタＰＵ１のゲートと第１プルダウントランジスタＰＤ１のゲートが第２ノードラインＮＤ２を通じて図１の第２ノードＮ２に連結されることができる。
【0067】
図３Ｄを参照すれば、第２上部活性コンタクトＵＡＣ２が下部ビアＬＶＩを通じて背面金属層ＢＳＭの電源ラインＶＤＤに電気的に連結されることができる。第２上部活性コンタクトＵＡＣ２が上部ビアＵＶＩを通じて第１金属層Ｍ１の電源ラインＶＤＤに電気的に連結されることができる。即ち、第２上部活性コンタクトＵＡＣ２を通じて第１及び第２プルアップトランジスタＰＵ１、ＰＵ２が電源ラインＶＤＤに電気的に連結されることができる。
【0068】
第３下部活性コンタクトＬＡＣ３が下部ビアＬＶＩを通じて背面金属層ＢＳＭの接地ラインＶＳＳに電気的に連結されることができる。第３下部活性コンタクトＬＡＣ３を通じて第１及び第２プルダウントランジスタＰＤ１、ＰＤ２が接地ラインＶＳＳに電気的に連結されることができる。
【0069】
本発明の一実施形態として、第２上部活性コンタクトＵＡＣ２は第３下部活性コンタクトＬＡＣ３と垂直に重畳される第１部分ＰＡ１及び第１部分ＰＡ１を除いた第２部分ＰＡ２を含むことができる。第２部分ＰＡ２は第３下部活性コンタクトＬＡＣ３と垂直に重畳されなくともよい。電源ラインＶＤＤに連結された下部ビアＬＶＩは第２部分ＰＡ２に接続することができる。電源ラインＶＤＤに連結された上部ビアＵＶＩは第２部分ＰＡ２に接続することができる。
【0070】
本実施形態によるビットセルＣＥの第１ノードＮ１と第２ノードＮ２は、第１金属層Ｍ１内に第１ノードラインＮＤ１及び第２ノードラインＮＤ２に各々提供されることができる。第１ノードラインＮＤ１及び第２ノードラインＮＤ２は互いに隣接するように配置されることができる。
【0071】
本発明によるＳＲＡＭセルは１Ｘ４に配列された下部トランジスタと１Ｘ４に配列された上部トランジスタの積層構造を含むことができる。したがって、本発明はセル面積を減少させ、素子の集積度を向上させることができる。
【0072】
本発明によるＳＲＡＭセルのノードとワードラインは基板の前面に配置され、ＳＲＡＭセルのビットライン、電源ライン、及び接地ラインは基板の背面に配置されることができる。即ち、本発明によるＳＲＡＭセルの配線が基板の背面と前面に分かれて配置されることができ、したがってセル面積が減少され、ＢＥＯＬ層内の配線混雑度を低下させることができる。
【0073】
図５Ａ乃至図９Ｃは本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。図５Ａ、図６Ａ、図７Ａ、図８Ａ、及び図９Ａは図２Ａ及び図２ＢのＡ－Ａ’線に沿う断面図である。図７Ｂ、図８Ｂ、及び図９Ｂは図２Ａ及び図２ＢのＢ－Ｂ’線に沿う断面図である。図５Ｂ、図６Ｂ、図８Ｃ、及び図９Ｃは図２Ａ及び図２ＢのＣ－Ｃ’線に沿う断面図である。
【0074】
図５Ａ及び図５Ｂを参照すれば、ビットセルＣＥを含む半導体基板１０５が提供されることができる。半導体基板１０５はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及びシリコン－ゲルマニウム（ＳｉＧｅ）の中でいずれか１つを含むことができる。
【0075】
半導体基板１０５上に第１犠牲層ＳＡＬ１及び第１活性層ＡＣＬ１が交互に積層されることができる。第１犠牲層ＳＡＬ１はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及びシリコンゲルマニウム（ＳｉＧｅ）の中で１つを含むことができ、第１活性層ＡＣＬ１はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及びシリコンゲルマニウム（ＳｉＧｅ）の中で他の１つを含むことができる。例えば、第１犠牲層ＳＡＬ１はシリコンゲルマニウム（ＳｉＧｅ）を含むことができ、第１活性層ＡＣＬ１はシリコン（Ｓｉ）を含むことができる。第１犠牲層ＳＡＬ１の各々のゲルマニウムＧＥの濃度は１０ａｔ％乃至３０ａｔ％であり得る。
【0076】
最上部の第１犠牲層ＳＡＬ１上に分離層ＤＳＬが形成されることができる。本発明の一実施形態として、分離層ＤＳＬの厚さは第１犠牲層ＳＡＬ１の厚さより大きいことができる。分離層ＤＳＬはシリコン（Ｓｉ）又はシリコンゲルマニウム（ＳｉＧｅ）を含むことができる。分離層ＤＳＬがシリコンゲルマニウム（ＳｉＧｅ）を含む場合、分離層ＤＳＬのゲルマニウム（Ｇｅ）の濃度は第１犠牲層ＳＡＬ１のゲルマニウム（Ｇｅ）の濃度より大きいことができる。例えば、分離層ＤＳＬのゲルマニウム（Ｇｅ）の濃度は４０ａｔ％乃至９０ａｔ％であり得る。
【0077】
分離層ＤＳＬ上にシード層ＳＤＬが形成されることができる。シード層ＳＤＬは第１活性層ＡＣＬ１と同一な物質を含むことができる。シード層ＳＤＬ上に第２犠牲層ＳＡＬ２及び第２活性層ＡＣＬ２が交互に積層されることができる。各々の第２犠牲層ＳＡＬ２は第１犠牲層ＳＡＬ１と同一な物質を含むことができ、各々の第２活性層ＡＣＬ２は第１活性層ＡＣＬ１と同一な物質を含むことができる。分離層ＤＳＬは、第１犠牲層ＳＡＬ１とシード層ＳＤＬとの間に介在されることができる。
【0078】
積層された第１及び第２犠牲層ＳＡＬ１、ＳＡＬ２、第１及び第２活性層ＡＣＬ１、ＡＣＬ２、及び分離層ＤＳＬがパターニングされて、積層パターンＳＴＰが形成されることができる。積層パターンＳＴＰを形成することは、最上部の第２活性層ＡＣＬ２上にハードマスクパターンを形成すること、及び前記ハードマスクパターンを蝕刻マスクとして半導体基板１０５上の積層された膜ＳＡＬ１、ＳＡＬ２、ＡＣＬ１、ＡＣＬ２、ＳＤＬ、ＤＳＬを蝕刻することを含むことができる。
【0079】
積層パターンＳＴＰが形成される間に、半導体基板１０５の上部がパターニングされて活性パターンＡＰを定義するトレンチＴＲが形成されることができる。積層パターンＳＴＰ及び活性パターンＡＰの各々は第２方向Ｄ２に延長されるライン形状を有することができる。活性パターンＡＰは積層パターンＳＴＰと垂直に重畳されることができる。
【0080】
積層パターンＳＴＰは、活性パターンＡＰ上の下部積層パターンＳＴＰ１、下部積層パターンＳＴＰ１上の上部積層パターンＳＴＰ２及び下部及び上部積層パターンＳＴＰ１、ＳＴＰ２の間の分離層ＤＳＬを含むことができる。下部積層パターンＳＴＰ１は交互に積層された第１犠牲層ＳＡＬ１及び第１活性層ＡＣＬ１を含むことができる。上部積層パターンＳＴＰ２はシード層ＳＤＬ及びシード層ＳＤＬ上に交互に積層された第２犠牲層ＳＡＬ２及び第２活性層ＡＣＬ２を含むことができる。
【0081】
半導体基板１０５上に、トレンチＴＲを満たす素子分離膜ＳＴが形成されることができる。具体的に、半導体基板１０５の前面上に活性パターンＡＰ及び積層パターンＳＴＰを覆う絶縁膜が形成されることができる。積層パターンＳＴＰが露出される時まで前記絶縁膜をリセスして、素子分離膜ＳＴが形成されることができる。
【0082】
図６Ａ及び図６Ｂを参照すれば、積層パターンＳＴＰを横切る複数の犠牲パターンＰＰが形成されることができる。各々の犠牲パターンＰＰは第１方向Ｄ１に延長されるライン形状に形成されることができる。具体的に犠牲パターンＰＰを形成することは、半導体基板１０５の全面上に犠牲膜を形成すること、前記犠牲膜上にハードマスクパターンＭＰを形成すること、及びハードマスクパターンＭＰを蝕刻マスクとして前記犠牲膜をパターニングすることを含むことができる。前記犠牲膜は非晶質シリコン及び／又はポリシリコンを含むことができる。
【0083】
犠牲パターンＰＰの両側壁上に一対のゲートスペーサーＧＳが各々形成されることができる。具体的に、半導体基板１０５の全面上にスペーサー膜がコンフォーマルに形成されることができる。ペーサー膜は犠牲パターンＰＰ及びハードマスクパターンＭＰを覆うことができる。例えば、ペーサー膜はＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含むことができる。スペーサー膜を異方性蝕刻して、ゲートスペーサーＧＳが形成されることができる。
【0084】
図７Ａ及び図７Ｂを参照すれば、ゲートスペーサーＧＳ及びハードマスクパターンＭＰを蝕刻マスクとして積層パターンＳＴＰ上に蝕刻工程が遂行されることができる。前記蝕刻工程によって、犠牲パターンＰＰの間にリセスＲＳが形成されることができる。リセスＲＳは第２方向Ｄ２に互いに隣接する下部積層パターンＳＴＰ１の間に定義されることができる。リセスＲＳは第２方向Ｄ２に互いに隣接する上部積層パターンＳＴＰ２の間に定義されることができる。
【0085】
本発明の一実施形態として、分離層ＤＳＬがシリコンゲルマニウム（ＳｉＧｅ）を含む場合、分離層ＤＳＬがシリコン基盤の絶縁物質で交替されることができる。リセスＲＳによって露出された分離層ＤＳＬが選択的に除去され、分離層ＤＳＬが除去された領域内にダミーチャンネルパターンＤＳＰが形成されることができる。ダミーチャンネルパターンＤＳＰはシリコン基盤の絶縁物質（例えば、シリコン窒化物）を含むことができる。
【0086】
下部積層パターンＳＴＰ１の間に下部ソース／ドレーンパターンＬＳＤが形成されることができる。具体的に、露出された下部積層パターンＳＴＰ１の側壁及び活性パターンＡＰの上面をシード層（ｓｅｅｄ ｌａｙｅｒ）とする第１ＳＥＧ工程を遂行して、下部ソース／ドレーンパターンＬＳＤが形成されることができる。下部ソース／ドレーンパターンＬＳＤは、リセスＲＳによって露出された第１活性層ＡＣＬ１及び活性パターンＡＰをシードとして成長されることができる。一例として、前記第１ＳＥＧ工程は化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）工程又は分子ビームエピタキシー（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）工程を含むことができる。
【0087】
前記第１ＳＥＧ工程の間に、不純物が下部ソース／ドレーンパターンＬＳＤ内にインシッツ（ｉｎ－ｓｉｔｕ）に注入されることができる。他の例として、下部ソース／ドレーンパターンＬＳＤが形成された後、下部ソース／ドレーンパターンＬＳＤに不純物が注入されることができる。下部ソース／ドレーンパターンＬＳＤは第１導電形（例えば、Ｎ形）を有するようにドーピングされることができる。
【0088】
一対の下部ソース／ドレーンパターンＬＳＤの間に介在された第１活性層ＡＣＬ１が下部チャンネルパターンＬＣＨを構成することができる。即ち、第１活性層ＡＣＬ１から下部チャンネルパターンＬＣＨの第１及び第２半導体パターンＳＰ１、ＳＰ２が形成されることができる。下部チャンネルパターンＬＣＨ及び下部ソース／ドレーンパターンＬＳＤは、３次元素子の下位ティアである下部活性領域ＬＡＲを構成することができる。
【0089】
下部ソース／ドレーンパターンＬＳＤ上に第１層間絶縁膜１１０が形成されることができる。第１層間絶縁膜１１０をリセスして、上部積層パターンＳＴＰ２を露出することができる。露出された上部積層パターンＳＴＰ２の間に上部ソース／ドレーンパターンＵＳＤが形成されることができる。具体的に、上部積層パターンＳＴＰ２の側壁をシード層とする第２ＳＥＧ工程を遂行して、上部ソース／ドレーンパターンＵＳＤが形成されることができる。上部ソース／ドレーンパターンＵＳＤは、リセスＲＳによって露出された第２活性層ＡＣＬ２及びシード層ＳＤＬをシードとして成長されることができる。上部ソース／ドレーンパターンＵＳＤは前記第１導電形とは異なる第２導電形（例えば、Ｐ形）を有するようにドーピングされることができる。
【0090】
上部積層パターンＳＴＰ２の中で最外側の上部積層パターンＳＴＰ２の側壁上にはブロッキング膜ＢＬＬが形成されることができる。ブロッキング膜ＢＬＬは上部ソース／ドレーンパターンＵＳＤが成長することを防止することができる。したがって、最外側の上部積層パターンＳＴＰ２の側壁上には上部ソース／ドレーンパターンＵＳＤが形成されなくともよい。
【0091】
一対の上部ソース／ドレーンパターンＵＳＤの間に介在された第２活性層ＡＣＬ２が上部チャンネルパターンＵＣＨを構成することができる。即ち、第２活性層ＡＣＬ２から上部チャンネルパターンＵＣＨの第３及び第４半導体パターンＳＰ３、ＳＰ４が形成されることができる。上部チャンネルパターンＵＣＨ及び上部ソース／ドレーンパターンＵＳＤは、３次元素子の上位ティアである上部活性領域ＵＡＲを構成することができる。
【0092】
図８Ａ乃至図８Ｃを参照すれば、上部ソース／ドレーンパターンＵＳＤ上に第２層間絶縁膜１２０が形成されることができる。犠牲パターンＰＰの上面が露出される時まで第２層間絶縁膜１２０が平坦化されることができる。第２層間絶縁膜１２０の平坦化はエッチバック（Ｅｔｃｈ Ｂａｃｋ）又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を利用して遂行されることができる。前記平坦化工程の間に、ハードマスクパターンＭＰは全て除去されることができる。結果的に、第２層間絶縁膜１２０の上面は犠牲パターンＰＰの上面及びゲートスペーサーＧＳの上面と共面をなすことができる。
【0093】
露出された犠牲パターンＰＰが選択的に除去されることができる。犠牲パターンＰＰを除去することは、ポリシリコンを選択的に蝕刻する蝕刻液を利用した湿式蝕刻を含むことができる。犠牲パターンＰＰが除去されることによって、第１及び第２犠牲層ＳＡＬ１、ＳＡＬ２が露出されることができる。
【0094】
第１及び第２犠牲層ＳＡＬ１、ＳＡＬ２を選択的に蝕刻する蝕刻工程を遂行して、第１乃至第４半導体パターンＳＰ１－ＳＰ４及びダミーチャンネルパターンＤＳＰはそのまま残留させたまま第１及び第２犠牲層ＳＡＬ１、ＳＡＬ２のみを除去することができる。前記蝕刻工程は、シリコンゲルマニウムに対して高い蝕刻率を有することができる。例えば、前記蝕刻工程はゲルマニウム濃度が１０ａｔ％より大きいシリコン－ゲルマニウムに対して高い蝕刻率を有することができる。
【0095】
犠牲パターンＰＰ及び第１及び第２犠牲層ＳＡＬ１、ＳＡＬ２が除去された領域内にゲート絶縁膜ＧＩがコンフォーマルに形成されることができる。下部活性領域ＬＡＲのゲート絶縁膜ＧＩ上に下部ゲート電極ＬＧＥが形成されることができる。下部ゲート電極ＬＧＥは、活性パターンＡＰと第１半導体パターンＳＰ１との間の第１部分ＰＯ１、第１半導体パターンＳＰ１と第２半導体パターンＳＰ２との間の第２部分ＰＯ２、及び第２半導体パターンＳＰ２とダミーチャンネルパターンＤＳＰとの間の第３部分ＰＯ３を含むことができる。
【0096】
下部ゲート電極ＬＧＥ上に上部ゲート電極ＵＧＥが形成されることができる。上部ゲート電極ＵＧＥは上部活性領域ＵＡＲのゲート絶縁膜ＧＩ上に形成されることができる。上部ゲート電極ＵＧＥはダミーチャンネルパターンＤＳＰ（又はシード層ＳＤＬ）と第３半導体パターンＳＰ３との間の第４部分ＰＯ４、第３半導体パターンＳＰ３と第４半導体パターンＳＰ４との間の第５部分ＰＯ５、及び第４半導体パターンＳＰ４上の第６部分ＰＯ６を含むことができる。
本発明の一実施形態として、上部ゲート電極ＵＧＥと下部ゲート電極ＬＧＥは互いに連結されて１つのゲート電極ＧＥを構成することができる。例えば、第３上部ゲート電極ＵＧＥ３と第３下部ゲート電極ＬＧＥ３は互いに連結されて１つの第３ゲート電極ＧＥ３を構成することができる。
本発明の一実施形態として、上部ゲート電極ＵＧＥと下部ゲート電極ＬＧＥは互いに連結されて１つのゲート電極ＧＥを構成することができる。例えば、第３上部ゲート電極ＵＧＥ３と第３下部ゲート電極ＬＧＥ３は互いに連結されて１つの第３ゲート電極ＧＥ３を構成することができる。
【0097】
ゲート電極ＧＥを貫通するカッティング構造体ＬＣＴが形成されることができる。カッティング構造体ＬＣＴは図２Ａ及び図２Ｂに示したビットセルＣＥのゲート電極ＧＥを隣接する他のビットセルＣＥのゲート電極から分離することができる。
【0098】
上部ゲート電極ＵＧＥ及びカッティング構造体ＬＣＴ上にゲートキャッピングパターンＧＰが形成されることができる。ゲートキャッピングパターンＧＰ上に第２層間絶縁膜１２０が追加にさらに蒸着されることができる。第２層間絶縁膜１２０を貫通して上部ソース／ドレーンパターンＵＳＤに接続する上部活性コンタクトＵＡＣが形成されることができる。
【0099】
図９Ａ乃至図９Ｃを参照すれば、第２層間絶縁膜１２０上に第３層間絶縁膜１３０が形成されることができる。第３層間絶縁膜１３０内に第１金属層Ｍ１が形成されることができる。第１金属層Ｍ１と上部ゲート電極ＵＧＥ及び第１金属層Ｍ１と上部活性コンタクトＵＡＣを電気的に連結する上部ビアＵＶＩが形成されることができる。第１金属層Ｍ１上に追加的な金属層（例えば、Ｍ２、Ｍ３、Ｍ４等）を含むＢＥＯＬ層が形成されることができる。
【0100】
半導体基板１０５の背面が露出されるように半導体基板１０５を反転させることができる。露出された半導体基板１０５を選択的に除去することができる。したがって、下部活性領域ＬＡＲ及び素子分離膜ＳＴが露出されることができる。
【0101】
露出された下部活性領域ＬＡＲ上に基板１００が形成されることができる。例えば、基板１００はシリコン基盤の絶縁物質（例えば、シリコン酸化物、シリコン酸窒化物、又はシリコン窒化物）で形成されることができる。一実施形態として、基板１００は素子分離膜ＳＴと同一な物質で形成されることができる。
【0102】
基板１００を貫通して下部ソース／ドレーンパターンＬＳＤに接続する下部活性コンタクトＬＡＣが形成されることができる。層間絶縁膜１１０、１２０を貫通して下部活性コンタクトＬＡＣと上部活性コンタクトＵＡＣを互いに連結する連結構造体ＣＮＳが形成されることができる。例えば、第１上部活性コンタクトＵＡＣ１と第２下部活性コンタクトＬＡＣ２との間に連結構造体ＣＮＳが形成されることができる。
【0103】
図３Ａ乃至図３Ｄを再び参照すれば、基板１００の第２面１００Ｂ上に下部層間絶縁膜２１０が形成されることができる。下部層間絶縁膜２１０内に背面金属層ＢＳＭが形成されることができる。背面金属層ＢＳＭと下部活性コンタクトＬＡＣを電気的に連結する下部ビアＬＶＩが形成されることができる。背面金属層ＢＳＭ上にパワー伝送ネットワーク層が形成されることができる。
【0104】
【0105】
図１０Ａは本発明の他の実施形態による半導体メモリ素子を説明するための図面であって、基板の第１面上の平面図である。図１０Ｂは本発明の他の実施形態による半導体メモリ素子を説明するための図面であって、基板の第２面上の平面図である。図１１Ａは図１０Ａ及び図１０ＢのＡ－Ａ’線に沿う断面図である。図１１Ｂは図１０Ａ及び図１０ＢのＢ－Ｂ’線に沿う断面図である。図１１Ｃは図１０Ａ及び図１０ＢのＣ－Ｃ’線に沿う断面図である。図１１Ｄは図１０Ａ及び図１０ＢのＤ－Ｄ’線に沿う断面図である。
【0106】
図１０Ａ、図１０Ｂ、及び図１１Ａ乃至図１１Ｄを参照すれば、本実施形態による１つのビットセルＣＥが例示されている。本実施形態によれば、下部活性領域ＬＡＲはＰＭＯＳＦＥＴ領域であり、上部活性領域ＵＡＲはＮＭＯＳＦＥＴ領域であり得る。下部活性領域ＬＡＲは第１ダミートランジスタＤＴ１、第１プルアップトランジスタＰＵ１、第２プルアップトランジスタＰＵ２、及び第２ダミートランジスタＤＴ２を含むことができる。上部活性領域ＵＡＲは第１パス－ゲートトランジスタＰＧ１、第１プルダウントランジスタＰＤ１、第２プルダウントランジスタＰＤ２、及び第２パス－ゲートトランジスタＰＧ２を含むことができる。
【0107】
ビットセルＣＥの第１金属層Ｍ１はワードラインＷＬ、第１ビットラインＢＬ１、第２ビットラインＢＬ２、第１ノードラインＮＤ１、第２ノードラインＮＤ２、及び接地ラインＶＳＳを含むことができる。第１金属層Ｍ１のラインの各々は第２方向Ｄ２に延長されるバー形状を有することができる。
【0108】
第１ビットラインＢＬ１と第２ノードラインＮＤ２が第２方向Ｄ２に互いに整列されることができる。第２ビットラインＢＬ２と第１ノードラインＮＤ１が第２方向Ｄ２に互いに整列されることができる。一対のワードラインＷＬが第１及び第２ビットラインＢＬ１、ＢＬ２の間及び第１及び第２ノードラインＮＤ１、ＮＤ２の間に配置されることができる。背面金属層ＢＳＭは１つの電源ラインＶＤＤを含むことができる。
【0109】
図１１Ａを参照すれば、第１及び第２ダミートランジスタＤＴ１、ＤＴ２の各々に対応する下部ソース／ドレーンパターンＬＳＤは省略されることができる。例えば、下部活性領域ＬＡＲの両側に各々ブロッキング膜ＢＬＬが提供されることができる。ブロッキング膜ＢＬＬは第１及び第２半導体パターンＳＰ１、ＳＰ２から下部ソース／ドレーンパターンＬＳＤが成長することを防止することができる。
【0110】
図１１Ｂを参照すれば、第２上部活性コンタクトＵＡＣ２と第１下部活性コンタクトＬＡＣ１が連結構造体ＣＮＳを通じて互いに電気的に連結されることができる。第２上部活性コンタクトＵＡＣ２は上部ビアＵＶＩを通じて第１ノードラインＮＤ１に電気的に連結されることができる。結果的に、第２上部活性コンタクトＵＡＣ２と第１下部活性コンタクトＬＡＣ１は共に図１の第１ノードＮ１を構成することができる。
【0111】
図１１Ｃを参照すれば、第１ノードラインＮＤ１はその他の上部ビアＵＶＩを通じて第３上部ゲート電極ＵＧＥ３と連結されることができる。即ち、第２プルアップトランジスタＰＵ２のゲートと第２プルダウントランジスタＰＤ２のゲートが第１ノードラインＮＤ１を通じて図１の第１ノードＮ１に連結されることができる。
【0112】
図１１Ｄを参照すれば、第３上部活性コンタクトＵＡＣ３が上部ビアＵＶＩを通じて第１金属層Ｍ１の接地ラインＶＳＳに電気的に連結されることができる。第２下部活性コンタクトＬＡＣ２が下部ビアＬＶＩを通じて背面金属層ＢＳＭの電源ラインＶＤＤに電気的に連結されることができる。第３上部活性コンタクトＵＡＣ３と第２下部活性コンタクトＬＡＣ２は互いに垂直に重畳されることができる。
【0113】
図１２は本発明の他の実施形態による半導体メモリ素子を説明するためのことであって、基板の第１面上の平面図である。図１３Ａは図１２のＡ－Ａ’線に沿う断面図である。図１３Ｂは図１２のＢ－Ｂ’線に沿う断面図である。
【0114】
図１２、図１３Ａ、及び図１３Ｂを参照すれば、ビットセルＣＥの縁にカッティング構造体ＬＣＴが提供されることができる。カッティング構造体ＬＣＴは第２方向Ｄ２に延長されるライン形状を有することができる。カッティング構造体ＬＣＴはゲート電極ＧＥをカッティングするように構成されることができる。
【0115】
第１乃至第３上部活性コンタクトＵＡＣ１－ＵＡＣ３の各々の少なくとも一部がカッティング構造体ＬＣＴと垂直に重畳されることができる。第１上部活性コンタクトＵＡＣ１と第２下部活性コンタクトＬＡＣ２との間の連結構造体ＣＮＳはカッティング構造体ＬＣＴを貫通することができる。第２上部活性コンタクトＵＡＣ２と背面金属層ＢＳＭの電源ラインＶＤＤを連結する下部ビアＬＶＩやはりカッティング構造体ＬＣＴを貫通することができる。一実施形態として、第１金属層Ｍ１の電源ラインＶＤＤは省略されることができる。
【0116】
以上、添付された図面を参照して本発明の実施形態態を説明したが、本発明はその技術的思想や必須の特徴を変形しなくとも他の具体的な形態に実施されることもできる。したがって、以上で記述した実施形態にはすべての面で例示的なことであり、限定的ではないことと理解しなければならない。
【符号の説明】
【0117】
１００ 基板
ＢＳＭ 背面金属層
ＣＮＳ 連結構造体
ＧＰ ゲートキャッピングパターン
ＬＡＣ 下部活性コンタクト
ＬＡＲ 下部活性領域
ＬＧＥ 下部ゲート電極
ＬＶＩ 下部ビア
Ｍ１ 第１金属層
ＰＤ１、ＰＤ２ プルダウントランジスタ
ＰＧ１、ＰＧ２ パス－ゲートトランジスタ
ＰＵ１、ＰＵ２ プルアップトランジスタ
ＵＡＣ 上部活性コンタクト
ＵＡＲ 上部活性領域
ＵＧＥ 上部ゲート電極
ＵＶＩ 上部ビア
ＢＳＭ 背面金属層
ＣＮＳ 連結構造体
ＧＰ ゲートキャッピングパターン
ＬＡＣ 下部活性コンタクト
ＬＡＲ 下部活性領域
ＬＧＥ 下部ゲート電極
ＬＶＩ 下部ビア
Ｍ１ 第１金属層
ＰＤ１、ＰＤ２ プルダウントランジスタ
ＰＧ１、ＰＧ２ パス－ゲートトランジスタ
ＰＵ１、ＰＵ２ プルアップトランジスタ
ＵＡＣ 上部活性コンタクト
ＵＡＲ 上部活性領域
ＵＧＥ 上部ゲート電極
ＵＶＩ 上部ビア
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図3D】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図9C】
【図10A】
【図10B】
【図11A】
【図11B】
【図11C】
【図11D】
【図12】
【図13A】
【図13B】