(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024154505
(43)【公開日】2024-10-31
(54)【発明の名称】化合物半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20241024BHJP
H01L 21/336 20060101ALI20241024BHJP
H01L 29/12 20060101ALI20241024BHJP
H01L 29/739 20060101ALI20241024BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 652M
H01L29/78 652J
H01L29/78 653A
H01L29/78 658F
H01L29/78 652T
H01L29/78 655A
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2023068330
(22)【出願日】2023-04-19
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】稲本 拓朗
(72)【発明者】
【氏名】高島 信也
(72)【発明者】
【氏名】上野 勝典
(57)【要約】 （修正有）
【課題】ゲート電極として金属層を有する、信頼性の高い化合物半導体装置を提供する。
【解決手段】化合物半導体装置１００は、半導体層２０と、半導体層の上方に設けられたゲート絶縁膜３９と、ゲート絶縁膜と接して設けられたゲート電極５６と、ゲート電極の上方に設けられた層間絶縁膜３８と、を備え、層間絶縁膜の厚さは、５００ｎｍ以上、３μｍ以下である。ゲート電極は、ゲート絶縁膜と接して設けられた第１金属層５７と、第１金属層上に設けられた第２金属層５８と、を有し、第１金属層は、融点が１０００℃以上の単一元素の金属膜である。
【選択図】図１Ａ
【解決手段】化合物半導体装置１００は、半導体層２０と、半導体層の上方に設けられたゲート絶縁膜３９と、ゲート絶縁膜と接して設けられたゲート電極５６と、ゲート電極の上方に設けられた層間絶縁膜３８と、を備え、層間絶縁膜の厚さは、５００ｎｍ以上、３μｍ以下である。ゲート電極は、ゲート絶縁膜と接して設けられた第１金属層５７と、第１金属層上に設けられた第２金属層５８と、を有し、第１金属層は、融点が１０００℃以上の単一元素の金属膜である。
【選択図】図１Ａ
【特許請求の範囲】
【請求項1】
半導体層と、
前記半導体層の上方に設けられたゲート絶縁膜と、
前記ゲート絶縁膜と接して設けられたゲート電極と、
前記ゲート電極の上方に設けられた層間絶縁膜と、
を備え、
前記ゲート電極は、
前記ゲート絶縁膜と接して設けられた第１金属層と、
前記第１金属層上に設けられた第２金属層と、
を有し、
前記第１金属層は、融点が１０００℃以上の単一元素の金属膜であり、
前記層間絶縁膜の厚さは、５００ｎｍ以上、３μｍ以下である
化合物半導体装置。
前記半導体層の上方に設けられたゲート絶縁膜と、
前記ゲート絶縁膜と接して設けられたゲート電極と、
前記ゲート電極の上方に設けられた層間絶縁膜と、
を備え、
前記ゲート電極は、
前記ゲート絶縁膜と接して設けられた第１金属層と、
前記第１金属層上に設けられた第２金属層と、
を有し、
前記第１金属層は、融点が１０００℃以上の単一元素の金属膜であり、
前記層間絶縁膜の厚さは、５００ｎｍ以上、３μｍ以下である
化合物半導体装置。
【請求項2】
前記ゲート電極のシート抵抗は、０．１Ω／ｓｑ以上、５Ω／ｓｑ以下である
請求項１に記載の化合物半導体装置。
請求項１に記載の化合物半導体装置。
【請求項3】
前記ゲート電極の厚さは、２ｎｍ以上、２００ｎｍ以下である
請求項１に記載の化合物半導体装置。
請求項１に記載の化合物半導体装置。
【請求項4】
前記第１金属層の材料は、Ｃｕ、Ａｕ、Ｍｏ、Ｗ、Ｃｏ、Ｎｉ、Ｆｅ、Ｐｔ、Ｃｒ、Ｐｄ、Ｔａ、またはＴｉの少なくとも１つを含む
請求項１に記載の化合物半導体装置。
請求項１に記載の化合物半導体装置。
【請求項5】
前記第１金属層の厚さは、２ｎｍ以上、２００ｎｍ以下である
請求項１に記載の化合物半導体装置。
請求項１に記載の化合物半導体装置。
【請求項6】
前記第２金属層の体積抵抗率は、前記第１金属層の体積抵抗率よりも低い
請求項１に記載の化合物半導体装置。
請求項１に記載の化合物半導体装置。
【請求項7】
前記第２金属層の厚さは、前記第１金属層の厚さよりも大きい
請求項１に記載の化合物半導体装置。
請求項１に記載の化合物半導体装置。
【請求項8】
前記第２金属層の厚さは、２ｎｍ以上、２００ｎｍ以下である
請求項１に記載の化合物半導体装置。
請求項１に記載の化合物半導体装置。
【請求項9】
前記第２金属層のシート抵抗は、０．１Ω／ｓｑ以上、５Ω／ｓｑ以下である
請求項１に記載の化合物半導体装置。
請求項１に記載の化合物半導体装置。
【請求項10】
前記第２金属層の体積抵抗率は、１Ｅ－８Ωｃｍ以上、５Ｅ－７Ωｃｍ以下である
請求項１に記載の化合物半導体装置。
請求項１に記載の化合物半導体装置。
【請求項11】
前記第２金属層の材料は、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｏまたはそれらの合金の少なくとも１つを含む
請求項１に記載の化合物半導体装置。
請求項１に記載の化合物半導体装置。
【請求項12】
前記ゲート絶縁膜は、酸化シリコン膜である
請求項１に記載の化合物半導体装置。
請求項１に記載の化合物半導体装置。
【請求項13】
前記ゲート絶縁膜のＳｉＯ２比率は、５０％以上、１００％以下である
請求項１２に記載の化合物半導体装置。
請求項１２に記載の化合物半導体装置。
【請求項14】
前記層間絶縁膜のコンタクトホールに設けられた上面側電極を備える
請求項１に記載の化合物半導体装置。
請求項１に記載の化合物半導体装置。
【請求項15】
前記コンタクトホールは、予め定められた幅の下側コンタクトホールと、前記下側コンタクトホールよりも幅が大きい上側コンタクトホールとを有し、
前記上面側電極は、
前記下側コンタクトホールに設けられた下側コンタクト部と、
前記下側コンタクト部上において、前記上側コンタクトホールに設けられた上側コンタクト部と、
を有する
請求項１４に記載の化合物半導体装置。
前記上面側電極は、
前記下側コンタクトホールに設けられた下側コンタクト部と、
前記下側コンタクト部上において、前記上側コンタクトホールに設けられた上側コンタクト部と、
を有する
請求項１４に記載の化合物半導体装置。
【請求項16】
前記ゲート電極は、
前記第１金属層上に前記第２金属層が設けられた積層領域と、
前記第１金属層上に前記第２金属層が設けられていない非積層領域と、
を有する
請求項１５に記載の化合物半導体装置。
前記第１金属層上に前記第２金属層が設けられた積層領域と、
前記第１金属層上に前記第２金属層が設けられていない非積層領域と、
を有する
請求項１５に記載の化合物半導体装置。
【請求項17】
前記非積層領域の上方には、前記上側コンタクト部が設けられている
請求項１６に記載の化合物半導体装置。
請求項１６に記載の化合物半導体装置。
【請求項18】
前記半導体層の上面に設けられたゲートトレンチ部を備え、
前記ゲートトレンチ部は、ゲートトレンチと、前記ゲートトレンチの内壁に設けられた前記ゲート絶縁膜と、前記ゲートトレンチにおいて、前記ゲート絶縁膜に囲まれた領域に設けられた前記ゲート電極とを有する
請求項１に記載の化合物半導体装置。
前記ゲートトレンチ部は、ゲートトレンチと、前記ゲートトレンチの内壁に設けられた前記ゲート絶縁膜と、前記ゲートトレンチにおいて、前記ゲート絶縁膜に囲まれた領域に設けられた前記ゲート電極とを有する
請求項１に記載の化合物半導体装置。
【請求項19】
前記半導体層は、ＧａＮ、ＳｉＣまたはＧａ２Ｏ３の少なくとも１つを含む
請求項１に記載の化合物半導体装置。
請求項１に記載の化合物半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、化合物半導体装置に関する。
【背景技術】
【0002】
従来、バンドギャップの大きな化合物材料を使用した半導体装置が知られている（例えば、特許文献１および２参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 国際公開第２００９／０１９８３７号明細書
［特許文献１］ 特開２０１８－１７０４２５号公報
［先行技術文献］
［特許文献］
［特許文献１］ 国際公開第２００９／０１９８３７号明細書
［特許文献１］ 特開２０１８－１７０４２５号公報
【発明の概要】
【発明が解決しようとする課題】
【0003】
ゲート電極として金属層を有する、信頼性の高い化合物半導体装置を提供する。
【課題を解決するための手段】
【0004】
本発明の第１の態様においては、半導体層と、前記半導体層の上方に設けられたゲート絶縁膜と、前記ゲート絶縁膜と接して設けられたゲート電極と、前記ゲート電極の上方に設けられた層間絶縁膜と、を備え、前記ゲート電極は、前記ゲート絶縁膜と接して設けられた第１金属層と、前記第１金属層上に設けられた第２金属層と、を有し、前記第１金属層は、融点が１０００℃以上の単一元素の金属膜であり、前記層間絶縁膜の厚さは、５００ｎｍ以上、３μｍ以下である化合物半導体装置を提供する。
【0005】
前記ゲート電極のシート抵抗は、０．１Ω／ｓｑ以上、５Ω／ｓｑ以下であってよい。
【0006】
前記ゲート電極の厚さは、２ｎｍ以上、２００ｎｍ以下であってよい。
【0007】
前記第１金属層の材料は、Ｃｕ、Ａｕ、Ｍｏ、Ｗ、Ｃｏ、Ｎｉ、Ｆｅ、Ｐｔ、Ｃｒ、Ｐｄ、Ｔａ、またはＴｉの少なくとも１つを含んでよい。
【0008】
前記第１金属層の厚さは、２ｎｍ以上、２００ｎｍ以下であってよい。
【0009】
前記第２金属層の体積抵抗率は、前記第１金属層の体積抵抗率よりも低くてよい。
【0010】
前記第２金属層の厚さは、前記第１金属層の厚さよりも大きくてよい。
【0011】
前記第２金属層の厚さは、２ｎｍ以上、２００ｎｍ以下であってよい。
【0012】
前記第２金属層のシート抵抗は、０．１Ω／ｓｑ以上、５Ω／ｓｑ以下であってよい。
【0013】
前記第２金属層の体積抵抗率は、１Ｅ－８Ωｃｍ以上、５Ｅ－７Ωｃｍ以下であってよい。
【0014】
前記第２金属層の材料は、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｏまたはそれらの合金の少なくとも１つを含んでよい。
【0015】
前記ゲート絶縁膜は、酸化シリコン膜であってよい。
【0016】
前記ゲート絶縁膜のＳｉＯ２比率は、５０％以上、１００％以下であってよい。
【0017】
化合物半導体装置は、前記層間絶縁膜のコンタクトホールに設けられた上面側電極を備えてよい。
【0018】
前記コンタクトホールは、予め定められた幅の下側コンタクトホールと、前記下側コンタクトホールよりも幅が大きい上側コンタクトホールとを有し、前記上面側電極は、前記下側コンタクトホールに設けられた下側コンタクト部と、前記下側コンタクト部上において、前記上側コンタクトホールに設けられた上側コンタクト部と、を有してよい。
【0019】
前記ゲート電極は、前記第１金属層上に前記第２金属層が設けられた積層領域と、前記第１金属層上に前記第２金属層が設けられていない非積層領域と、を有してよい。
【0020】
前記非積層領域の上方には、前記上側コンタクト部が設けられていてよい。
【0021】
化合物半導体装置は、前記半導体層の上面に設けられたゲートトレンチ部を備え、前記ゲートトレンチ部は、ゲートトレンチと、前記ゲートトレンチの内壁に設けられた前記ゲート絶縁膜と、前記ゲートトレンチにおいて、前記ゲート絶縁膜に囲まれた領域に設けられた前記ゲート電極とを有してよい。
【0022】
前記半導体層は、ＧａＮ、ＳｉＣまたはＧａ２Ｏ３の少なくとも１つを含んでよい。
【0023】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【0024】
【図1A】実施例１に係る化合物半導体装置１００の構成の一例を示す。
【図2A】実施例２に係る化合物半導体装置１００の構成の一例を示す。
【図3】実施例３に係る化合物半導体装置１００の構成の一例を示す。
【図4A】実施例１に係る化合物半導体装置１００の製造方法の一例を示す。
【図4B】実施例１に係る化合物半導体装置１００の製造方法の一例を示す。
【図4C】実施例１に係る化合物半導体装置１００の製造方法の一例を示す。
【発明を実施するための形態】
【0025】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0026】
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
【0027】
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。
【0028】
本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。
【0029】
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
【0030】
本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。また、本明細書においてＰ＋＋型またはＮ＋＋型と記載した場合には、Ｐ＋型またはＮ＋型よりもドーピング濃度が高いことを意味する。本明細書の単位系は、特に断りがなければＳＩ単位系である。本明細書において第１導電型がＮ型であり、第２導電型がＰ型の例を説明するが、第１導電型がＰ型であり、第２導電型がＮ型であってもよい。
【0031】
ドナー、アクセプタまたはネット・ドーピングの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度としてよい。ドナー、アクセプタまたはネット・ドーピングの濃度がほぼ均一な場合等においては、当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度の平均値をドナー、アクセプタまたはネット・ドーピングの濃度としてよい。
【0032】
図１Ａは、実施例１に係る化合物半導体装置１００の構成の一例を示す。化合物半導体装置１００は、半導体層２０を備える。半導体層２０は、化合物半導体装置１００が動作した場合に、コレクタ電流、ドレイン電流またはアノードカソード間電流等の主電流が流れる領域である。図１Ａは、半導体層２０の一部を通過するＸＺ面である。本明細書で上面視と称した場合、半導体層２０の上面１０１側から見ることを意味している。
【0033】
本例の化合物半導体装置１００は、半導体層２０の上面１０１と下面１０２との間で主電流が流れる縦型のＭＯＳＦＥＴであり、プレーナ型のＤＭＯＳ構造を有する。化合物半導体装置１００は、半導体層２０の上面１０１と平行な方向に主電流が流れる横型デバイスであってもよい。
【0034】
本明細書では、半導体層２０にＭＯＳトランジスタが設けられた例を説明するが、半導体層２０にはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が設けられていてもよい。この場合、本明細書における「ＭＯＳトランジスタ」を「ＩＧＢＴ」に、「ソース」を「エミッタ」に、「ドレイン」を「コレクタ」に読み替えてよい。半導体層２０にＩＧＢＴが設けられている場合、半導体基板１０の下面１０２の少なくとも一部には、Ｐ型のコレクタ領域が形成されている。半導体層２０には、ＭＯＳトランジスタまたはＩＧＢＴと逆並列に接続された還流ダイオード（ＦＷＤ）が形成されてもよい。
【0035】
本例の半導体層２０は、半導体基板１０、ドリフト層１８、ソース領域１２、ジャンクション領域１３、ベース領域１４、コンタクト領域１５、およびシールド領域１９を有する。半導体層２０の上面１０１は、ソース領域１２、ジャンクション領域１３、ベース領域１４、およびコンタクト領域１５の上面に対応し、下面１０２は半導体基板１０の下面に対応する。
【0036】
半導体基板１０は、ＧａＮ、ＳｉＣまたはＧａ２Ｏ３の少なくとも１つを含む半導体材料で形成された基板である。本例の半導体基板１０は、ＧａＮ基板である。半導体基板１０は、ＨＶＰＥ等の気相成長法または液相成長法等の任意の方法を用いて設けられてよい。半導体基板１０は、エピタキシャル成長されたＧａＮ層を切り出したものであってもよい。これらの化合物を用いることにより、出力の大きい化合物半導体装置１００を得ることができる。
【0037】
ドリフト層１８は、半導体基板１０上にエピタキシャル成長された層である。一例において、ドリフト層１８は、Ｎ－型のＧａＮ層である。ドリフト層１８のドーピング濃度は、１Ｅ１５ｃｍ－３以上、１Ｅ１７ｃｍ－３以下である。本例のドリフト層１８のドーピング濃度は、１Ｅ１６ｃｍ－３である。ドリフト層１８の厚さは、５μｍ以上、２０μｍ以下である。本例のドリフト層１８の厚さは、１０μｍである。なお、本明細書における厚さ、深さ、および高さは、半導体層２０の深さ方向（Ｚ軸方向）における距離をいい、幅は、半導体層２０の上面１０１に平行な一方向（Ｘ軸方向）における距離をいう。
【0038】
ソース領域１２は、半導体層２０の上面１０１に設けられた第１導電型の領域である。一例において、ソース領域１２はＮ＋型である。ソース領域１２のドーピング濃度は、１Ｅ１９ｃｍ－３以上、１Ｅ２０ｃｍ－３以下である。本例のソース領域１２のドーピング濃度は、１Ｅ２０ｃｍ－３である。本例のソース領域１２は、ベース領域１４にＮ型のドーパントをイオン注入することにより設けられる。Ｎ型のドーパントは、半導体層２０がＧａＮである場合に、ＳｉまたはＧｅであってよい。
【0039】
ベース領域１４は、ソース領域１２の下方に設けられた第２導電型の領域である。一例において、ベース領域１４はＰ型である。ベース領域１４は、ドリフト層１８と同一材料の層に、Ｐ型のドーパントをイオン注入することにより設けられてよい。Ｐ型のドーパントは、半導体層２０がＧａＮである場合に、Ｍｇであってよい。ベース領域１４のドーピング濃度は、１Ｅ１６ｃｍ－３以上、１Ｅ１８ｃｍ－３以下である。本例のベース領域１４のドーピング濃度は、１Ｅ１７ｃｍ－３である。
【0040】
ジャンクション領域１３は、半導体層２０の上面１０１に設けられた第１導電型の領域である。ジャンクション領域１３のドーピング濃度は、ドリフト層１８のドーピング濃度よりも高く、ソース領域１２のドーピング濃度よりも低い。一例において、ジャンクション領域１３はＮ型である。ジャンクション領域１３のドーピング濃度は、１Ｅ１６ｃｍ－３以上、１Ｅ１８ｃｍ－３以下である。本例のジャンクション領域１３のドーピング濃度は、１Ｅ１７ｃｍ－３である。
【0041】
本例のジャンクション領域１３は、ベース領域１４を貫通して、ドリフト層１８の上面まで延伸して設けられている。あるいは、ジャンクション領域１３は、ドリフト層１８の内部にまで延伸して設けられてもよい。ジャンクション領域１３は、ベース領域１４の上面側からＮ型のドーパントをイオン注入することにより形成される。
【0042】
コンタクト領域１５は、半導体層２０の上面１０１に設けられた第２導電型の領域である。コンタクト領域１５のドーピング濃度は、ベース領域１４のドーピング濃度よりも高い。一例において、コンタクト領域１５はＰ＋型である。コンタクト領域１５のドーピング濃度は、１Ｅ１８ｃｍ－３以上、１Ｅ２０ｃｍ－３以下である。本例のコンタクト領域１５のドーピング濃度は、１Ｅ１９ｃｍ－３である。
【0043】
本例のコンタクト領域１５は、ソース領域１２を貫通して、ベース領域１４の内部にまで延伸して設けられている。コンタクト領域１５は、Ｘ軸方向において、予め定められた間隔で繰り返し配列されてよい。あるいは、コンタクト領域１５は、Ｙ軸方向において、予め定められた間隔で繰り返し配列されてよい。コンタクト領域１５は、ベース領域１４の上面側からＰ型のドーパントをイオン注入することにより形成される。
【0044】
シールド領域１９は、ベース領域１４の下方に設けられた第２導電型の領域である。本例のシールド領域１９は、ベース領域１４とドリフト層１８との間に設けられている。シールド領域１９のドーピング濃度は、ベース領域１４のドーピング濃度よりも高い。シールド領域１９のドーピング濃度は、コンタクト領域１５のドーピング濃度と同じであってよい。一例において、シールド領域１９は、Ｐ＋型である。シールド領域１９のドーピング濃度は、１Ｅ１８ｃｍ－３以上、１Ｅ２０ｃｍ－３以下である。本例のシールド領域１９のドーピング濃度は、１Ｅ１９ｃｍ－３である。シールド領域１９を設けることにより、耐圧を向上させ、高電圧印加時の通電を防止する。
【0045】
本例の化合物半導体装置１００は、層間絶縁膜３８と、ゲート絶縁膜３９と、ドレイン電極２４と、ゲート電極５６と、ソース電極６０と、コンタクト電極６５とをさらに備える。ゲート電極５６、ソース電極６０、およびコンタクト電極６５は、上面側電極の一例である。
【0046】
層間絶縁膜３８は、半導体層２０の上面１０１の上方に設けられている。層間絶縁膜３８は、ゲート電極５６をソース電極６０から絶縁する。層間絶縁膜３８には、ソース電極６０を半導体層２０と接続するためのコンタクトホール６１が設けられてよい。層間絶縁膜３８は、ＳｉＯ２を主成分とする酸化膜であってよい。層間絶縁膜３８は、リンが添加されたシリケートガラス（ＰＳＧ）またはリンおよびボロンが添加されたシリケートガラス（ＰＢＳＧ）等の絶縁膜であってもよい。
【0047】
ゲート絶縁膜３９は、ベース領域１４、ソース領域１２およびジャンクション領域１３の上方に設けられている。ゲート絶縁膜３９は、ベース領域１４の上方に設けられたゲート電極５６と、ベース領域１４およびジャンクション領域１３との電気的な短絡を防止する。ゲート絶縁膜３９には、ソース電極６０を半導体層２０と接続するためのコンタクトホール６１が設けられてよい。
【0048】
本例のゲート絶縁膜３９は、ＳｉＯ２を主成分とする酸化膜である。ゲート絶縁膜３９は、ＳｉＮ等を主成分とする窒化膜であってもよい。ゲート絶縁膜３９のＳｉＯ２比率は、５０％以上、１００％以下であってよい。このような高いＳｉＯ２比率により、ゲート絶縁膜３９は、安定した特性を有する。
【0049】
ソース電極６０は、半導体層２０の上面１０１の上方に設けられ、ドレイン電極２４は、半導体層２０の下面１０２に設けられている。ソース電極６０およびドレイン電極２４は、アルミニウム等の金属で形成されてよい。ソース電極６０は、ゲート絶縁膜３９および層間絶縁膜３８に設けられたコンタクトホール６１を通って、ソース領域１２と接続する。
【0050】
ゲート電極５６は、ドリフト層１８の上方に設けられている。ゲート電極５６とドリフト層１８の間にはゲート絶縁膜３９が設けられている。ゲート電極５６は、ソース領域１２、ジャンクション領域１３、およびこれらの間に挟まれたベース領域１４の部分の上方に設けられている。ゲート電極５６にゲート電圧が印加されることで、ベース領域１４の当該部分の表層がＮ型に反転してチャネルが形成される。
【0051】
コンタクト電極６５は、コンタクトホール６１内において、コンタクト領域１５と接して設けられている。コンタクト電極６５は、コンタクトホール６１を介してソース電極６０と接している。コンタクト電極６５およびソース電極６０は、予め定められたソース電位に設定されている。コンタクト電極６５の材料は、Ｎｉ、Ｐｄ、ＴｉＮ、ＴｉまたはＡｌの少なくとも１つを含んでよい。本例のコンタクト電極６５の材料は、Ｎｉである。
【0052】
図１Ｂは、図１Ａに示すゲート電極５６近傍の部分拡大図を示す。本明細書において、隣接するコンタクトホール６１間の距離をセルピッチと称する。セルピッチＷｃｅｌｌは、５μｍ～１０μｍである。本例のセルピッチＷｃｅｌｌは、６μｍである。セルピッチＷｃｅｌｌを低減することにより、化合物半導体装置１００のオン電圧を低下させることができる。
【0053】
層間絶縁膜３８の厚さＴｉｌｄは、５００ｎｍ以上、３μｍ以下である。本例の層間絶縁膜３８の厚さＴｉｌｄは、１μｍである。ゲート電極５６は、層間絶縁膜３８により、ソース電極６０から少なくとも３００ｎｍ～５００ｎｍ離間している。これにより、リークが防止される。ゲート絶縁膜３９の厚さＴｇｄは、５０ｎｍ以上、２００ｎｍ以下である。本例のゲート絶縁膜３９の厚さＴｇｄは、１００ｎｍである。
【0054】
層間絶縁膜３８の厚さＴｉｌｄが増大すると、スイッチング速度が上昇する。一方で、コンタクトホール６１の高さＨｃｎｔは、層間絶縁膜３８の厚さＴｉｌｄおよびゲート絶縁膜３９の厚さＴｇｄの和に等しい。層間絶縁膜３８の厚さＴｉｌｄが増大すると、コンタクトホール６１のアスペクト比、すなわち、コンタクトホール６１の幅Ｗｃｎｔに対する高さＨｃｎｔの比率が大きくなり、ソース電極６０の埋め込みが難しくなるおそれがある。
【0055】
本例のゲート電極５６は、ゲート絶縁膜３９と接して設けられた第１金属層５７と、第１金属層５７上に設けられた第２金属層５８とを有する積層構造を有する。
【0056】
第１金属層５７は、単一元素の金属膜である。融点が１０００℃以上、３５００℃以下である。第１金属層５７の材料は、Ｃｕ、Ａｕ、Ｍｏ、Ｗ、Ｃｏ、Ｎｉ、Ｆｅ、Ｐｔ、Ｃｒ、Ｐｄ、Ｔａ、またはＴｉの少なくとも１つを含む。本例の第１金属層５７は、Ｗ（タングステン）である。第１金属層５７の厚さＴ１は、２ｎｍ以上、２００ｎｍ以下であってよい。本例の第１金属層５７の厚さＴ１は、１００ｎｍである。
【0057】
第２金属層５８の体積抵抗率は、１Ｅ－８Ωｃｍ以上、５Ｅ－７Ωｃｍ以下であり、第２金属層５８のシート抵抗は、０．１Ω／ｓｑ以上、５Ω／ｓｑ以下である。第２金属層５８の材料は、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｍｏまたはそれらの合金の少なくとも１つを含む。本例の第２金属層５８は、Ａｌ（アルミニウム）である。第２金属層５８の体積抵抗率は、第１金属層５７の体積抵抗率よりも低い。第２金属層５８の厚さＴ２は、２ｎｍ以上、２００ｎｍ以下であってよい。本例の第２金属層５８の厚さＴ２は、１００ｎｍである。第２金属層５８の厚さＴ２は、第１金属層５７の厚さＴ１よりも大きくてよい。
【0058】
本例のゲート電極５６のシート抵抗は、０．１Ω／ｓｑ以上、５Ω／ｓｑ以下である。これにより、化合物半導体装置１００は高速動作をすることができる。また、本例のゲート電極５６の厚さＴ１＋Ｔ２は、２ｎｍ以上、２００ｎｍ以下である。
【0059】
従来の半導体装置では、高速スイッチングのために、層間絶縁膜の厚さを大きくする必要があった。しかしながら、プロセスの微細化、デバイスの特性向上が要求されるようになり、層間絶縁膜の厚さを低減することが要求されている。
【0060】
金属のゲート電極は、従来のポリシリコンのゲート電極と比較して抵抗が低く、厚さを低減することができる。しかしながら、金属のゲート電極を用いた場合、ゲート電極形成後の熱処理でゲート電極の金属成分が拡散し、ゲート電極に接して設けられたゲート絶縁膜に入り込んで閾値電圧を変動させるおそれがある。これに対し、本例のゲート電極５６は、高融点の金属膜である第１金属層５７をゲート絶縁膜３９に接する下層として有している。そのため、本例のゲート電極５６は熱処理を施しても安定であり、金属成分がゲート絶縁膜３９に拡散するおそれがない。
【0061】
さらに、本例のゲート電極５６は、抵抗の低い第２金属層５８を上層として有しており、全体としての抵抗を低くしつつ、厚さも低減することができる。ゲート電極５６の厚さが低減すると、層間絶縁膜３８の厚さＴｉｌｄも低減する。これにより、コンタクトホール６１のアスペクト比の増大が抑制され、セルピッチＷｃｅｌｌの増大によるチップサイズの増大を抑制することができる。
【0062】
図２Ａは、実施例２に係る化合物半導体装置１００の構成の一例を示す。図２Ｂは、図２Ａに示すコンタクトホール６１近傍の部分拡大図を示す。ここでは、実施例１に係る化合物半導体装置１００との相違点を中心に説明する。図２Ａおよび図２Ｂにおいて、実施例１に係る化合物半導体装置１００と共通する要素には同じ符号を付し、説明を省略する。
【0063】
本例のコンタクトホール６１は、予め定められた幅の下側コンタクトホール６１Ａと、下側コンタクトホール６１Ａよりも幅が大きい上側コンタクトホール６１Ｂとを有する。すなわち、本例のコンタクトホール６１は、階段状の形状を有する。コンタクトホール６１の形状に対応して、層間絶縁膜３８は、下側層間絶縁膜３８Ａと、下側層間絶縁膜３８Ａよりも幅が小さい上側層間絶縁膜３８Ｂとを有する。
【0064】
本例のソース電極６０は、下側コンタクトホール６１Ａに設けられた下側コンタクト部６０Ａと、下側コンタクト部６０Ａ上において、上側コンタクトホール６１Ｂに設けられた上側コンタクト部６０Ｂとを有する。上側コンタクト部６０Ｂの幅は、下側コンタクト部６０Ａの幅よりも大きい。本例のコンタクト電極６５は、下側コンタクトホール６１Ａにおいて、下側コンタクト部６０Ａに囲まれて設けられている。
【0065】
本例の第２金属層５８の幅は、第１金属層５７の幅よりも小さい。すなわち、本例のゲート電極５６は、上に凸の階段状の形状を有する。本例のゲート電極５６は、第１金属層５７上に第２金属層５８が設けられていない非積層領域５６Ａと、第１金属層５７上に第２金属層５８が設けられた積層領域５６Ｂとを有する。非積層領域５６Ａの厚さは、積層領域５６Ｂの厚さよりも小さい。積層領域５６Ｂの上方には上側層間絶縁膜３８Ｂが設けられ、非積層領域５６Ａの上方には下側層間絶縁膜３８Ａが設けられている。
【0066】
本例の非積層領域５６Ａの上方には、上側コンタクト部６０Ｂが設けられている。このように、本例のゲート電極５６は、厚さの小さい非積層領域５６Ａを有することにより、コンタクトホール６１上側の間口を拡大し、ソース電極６０のコンタクトホール６１内への埋め込みを促進することができる。
【0067】
図３は、実施例３に係る化合物半導体装置１００の構成の一例を示す。ここでは、実施例１に係る化合物半導体装置１００との相違点を中心に説明する。図３において、実施例１に係る化合物半導体装置１００と共通する要素には同じ符号を付し、説明を省略する。
【0068】
本例の化合物半導体装置１００は、半導体層２０の上面１０１に設けられたゲートトレンチ部４０を備える。ゲートトレンチ部４０は、半導体層２０の上面１０１からドリフト層１８まで貫通して設けられたゲートトレンチを有する。ゲートトレンチは、半導体層２０の上面１０１の上方に設けられたゲート電極５６の下方に設けられている。本例の化合物半導体装置１００は、ジャンクション領域１３を有さなくてよい。
【0069】
本例のゲート絶縁膜３９は、ゲートトレンチの内壁を覆ってさらに設けられている。本例のゲート電極５６は、ゲートトレンチ内において、ゲート絶縁膜３９に囲まれた領域にさらに設けられている。ゲートトレンチ内において、本例の第１金属層５７は、ゲート絶縁膜３９に接して設けられ、第２金属層５８は、第１金属層５７に囲まれた領域を充填して設けられている。ゲート電極５６に所定のゲート電圧が印加されると、ゲート絶縁膜３９に接するベース領域１４の表層がＮ型に反転してチャネルが形成される。
【0070】
セルピッチＷｃｅｌｌは、３μｍ～８μｍである。本例のセルピッチＷｃｅｌｌは、４μｍである。本例の化合物半導体装置１００は、ゲートトレンチ部４０を有することによってセルピッチＷｃｅｌｌをさらに低減し、化合物半導体装置１００のオン電圧をさらに低下させることができる。
【0071】
図４Ａ、図４Ｂ、および図４Ｃは、実施例１に係る化合物半導体装置１００の製造方法の一例を示す。実施例２および実施例３に係る化合物半導体装置１００の製造方法は、大部分の工程が実施例１に係る化合物半導体装置１００の製造方法と共通するので、ここでは説明を省略し、実施例１に係る化合物半導体装置１００の製造方法と相違する工程についてのみ言及する。
【0072】
まず段階Ｓ１０１において、半導体基板１０の上面にドリフト層１８を形成する。ドリフト層１８はエピタキシャル成長により形成してよい。また、ドリフト層１８の上面にソース領域１２、ジャンクション領域１３、ベース領域１４、コンタクト領域１５、およびシールド領域１９を形成する。一例として、これらの領域は、シールド領域１９、ベース領域１４、ジャンクション領域１３、ソース領域１２、コンタクト領域１５の順に、イオン注入により形成する。イオン注入された領域に熱処理を施して活性化することにより、半導体層２０が形成される。あるいは、これらの領域は、エピタキシャル成長により形成してもよい。
【0073】
なお、実施例３の場合は、半導体層２０の形成後に、ゲートトレンチをエッチングで形成してよい。この場合、段階Ｓ１０１において、ジャンクション領域１３は形成しなくてよい。
【0074】
次に段階Ｓ１０２において、半導体層２０の上面１０１にゲート絶縁膜３９を形成する。ゲート絶縁膜３９は、例えば原子層堆積法（ＡＬＤ）または化学気相成長法（ＣＶＤ）等により形成してよい。
【0075】
次に段階Ｓ１０３において、ゲート絶縁膜３９の上面に第１金属層５７および第２金属層５８を形成する。第１金属層５７および第２金属層５８は、例えば化学気相成長法（ＣＶＤ）等により形成してよい。例えば、第１金属層５７は１００ｎｍ厚のＷ膜、第２金属層５８は１００ｎｍ厚のＡｌ膜である。
【0076】
次に、段階Ｓ１０４において、第１金属層５７および第２金属層５８をパターニングする。さらに、ゲート絶縁膜３９をパターニングする。パターニングは、ドライエッチングで行われてよい。なお、実施例２の場合は、第１金属層５７および第２金属層５８がそれぞれ所定の幅となるようにパターニングしてよい。
【0077】
次に、段階Ｓ１０５において、層間絶縁膜３８を形成し、層間絶縁膜３８にコンタクトホール６１を形成する。層間絶縁膜３８は例えば化学気相成長法（ＣＶＤ）等により形成してよい。コンタクトホール６１は、ウェットエッチングまたはドライエッチングで形成する。
【0078】
次に、段階Ｓ１０６において、コンタクト電極６５を形成する。例えば、コンタクト電極６５は、５０ｎｍ厚のＮｉ膜である。コンタクト電極６５は、ウェットエッチングでパターニングされてよい。
【0079】
次に、段階Ｓ１０７において、ソース電極６０を形成する。ソース電極６０は、蒸着法等により形成してよい。例えば、ソース電極６０は、１００／５０００ｎｍ厚のＴｉ／Ａｌ膜である。ソース電極６０は、ウェットエッチングでパターニングされてよい。
【0080】
次に、段階Ｓ１０８において、ドレイン電極２４を形成する。例えば、ドレイン電極２４は、１００／２００ｎｍ厚のＴｉ／Ａｌ膜である。この後、窒素雰囲気中での焼結工程を経て、化合物半導体装置１００を製造できる。
【0081】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【0082】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【0083】
１０・・・半導体基板、１２・・・ソース領域、１３・・・ジャンクション領域、１４・・・ベース領域、１５・・・コンタクト領域、１８・・・ドリフト層、１９・・・シールド領域、２０・・・半導体層、２４・・・ドレイン電極、３８・・・層間絶縁膜、３９・・・ゲート絶縁膜、４０・・・ゲートトレンチ部、５６・・・ゲート電極、５７・・・第１金属層、５８・・・第２金属層、６０・・・ソース電極、６１・・・コンタクトホール、６５・・・コンタクト電極、１００・・・化合物半導体装置、１０１・・・上面、１０２・・・下面
【図1A】
【図1B】
【図2A】
【図2B】
【図3】
【図4A】
【図4B】
【図4C】