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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024154529
(43)【公開日】2024-10-31
(54)【発明の名称】表示装置、及び表示装置の制御方法
(51)【国際特許分類】
G09G 3/3233 20160101AFI20241024BHJP
G09G 3/20 20060101ALI20241024BHJP
H10K 50/10 20230101ALI20241024BHJP
H10K 59/12 20230101ALI20241024BHJP
【ＦＩ】
G09G3/3233
G09G3/20 624B
G09G3/20 641D
G09G3/20 611H
G09G3/20 642A
G09G3/20 611J
G09G3/20 621F
H10K50/10
H10K59/12
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2023068373
(22)【出願日】2023-04-19
(71)【出願人】
【識別番号】520487808
【氏名又は名称】シャープディスプレイテクノロジー株式会社
(74)【代理人】
【識別番号】110003926
【氏名又は名称】弁理士法人イノベンティア
(72)【発明者】
【氏名】宮田 英利
【テーマコード（参考）】
3K107
5C080
5C380
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107CC33
3K107HH04
3K107HH05
5C080AA06
5C080AA07
5C080BB05
5C080DD05
5C080DD25
5C080EE29
5C080FF03
5C080FF11
5C080HH09
5C080JJ02
5C080JJ03
5C080JJ04
5C380AA01
5C380AA03
5C380AB06
5C380AB18
5C380AB22
5C380AB24
5C380AB43
5C380AB47
5C380BA20
5C380BA38
5C380BA39
5C380BB02
5C380BC20
5C380CA04
5C380CA12
5C380CA32
5C380CB01
5C380CB16
5C380CB17
5C380CB26
5C380CC04
5C380CC07
5C380CC27
5C380CC33
5C380CC39
5C380CC52
5C380CC61
5C380CC65
5C380CC66
5C380CD039
5C380CE05
5C380CE20
5C380DA02
5C380DA06
5C380DA47
5C380HA03
5C380HA05
(57)【要約】
【課題】発光素子に流れる電流を制御するトランジスタに起因した輝度ばらつきを抑制することが可能な表示装置、及び表示装置の制御方法を提供する。
【解決手段】表示装置は、発光素子１１と、トランジスタ２１～２３と、電圧補償回路３０とを備える。電圧補償回路３０は、トランジスタ２１のゲート電極２１ｇに接続された容量素子３１と容量素子３２と、を含む。初期期間において、ゲート電極２１ｇに電圧Ｖｉｎｉが供給される。書き込み期間において、トランジスタ２１のソース電極にデータ信号Ｖｄａｔａが供給される。書き込み期間の開始時点に、ゲート電極２１ｇと電力線５ａとが遮断される。書き込み期間の開始時点よりも後に、容量素子３１と容量素子３２とが並列に接続され、その後の発光期間において、トランジスタ２２が導通し、発光素子１１が発光する。
【選択図】図２
【解決手段】表示装置は、発光素子１１と、トランジスタ２１～２３と、電圧補償回路３０とを備える。電圧補償回路３０は、トランジスタ２１のゲート電極２１ｇに接続された容量素子３１と容量素子３２と、を含む。初期期間において、ゲート電極２１ｇに電圧Ｖｉｎｉが供給される。書き込み期間において、トランジスタ２１のソース電極にデータ信号Ｖｄａｔａが供給される。書き込み期間の開始時点に、ゲート電極２１ｇと電力線５ａとが遮断される。書き込み期間の開始時点よりも後に、容量素子３１と容量素子３２とが並列に接続され、その後の発光期間において、トランジスタ２２が導通し、発光素子１１が発光する。
【選択図】図２
【特許請求の範囲】
【請求項1】
発光素子と、
前記発光素子に流れる電流を制御する第１トランジスタと、
前記第１トランジスタのソース電極又は前記第１トランジスタのドレイン電極のうちの一方の電極である第１の電極と前記発光素子との間に接続された第２トランジスタと、
前記第１トランジスタのソース電極又は前記第１トランジスタのドレイン電極のうちの他方の電極である第２の電極と前記第１トランジスタのゲート電極との間に接続された第３トランジスタと、
前記第１の電極にデータ信号を供給する駆動回路と、
前記第１トランジスタのゲート電極に接続された電圧補償回路と、を備え、
前記駆動回路は、
初期期間において、前記第１トランジスタのゲート電極に前記データ信号の電圧と異なる電圧値を有する初期電圧を供給し、
前記初期期間の後の書き込み期間において、前記第１の電極に前記データ信号を供給し、前記第３トランジスタを導通させ、
前記電圧補償回路は、
前記ゲート電極に接続された第１容量素子と、
前記第１容量素子に接続された第２容量素子と、
前記ゲート電極と前記第２容量素子とに接続された第１スイッチであって、導通することにより前記第１容量素子と前記第２容量素子とを並列に接続する第１スイッチと、
前記第１トランジスタのゲート電極と、前記初期電圧を供給する電圧源とを導通させた状態と、前記第１トランジスタのゲート電極と前記電圧源とを遮断した状態とを切り替える第２スイッチと、を含み、
前記電圧補償回路は、
前記書き込み期間の開始時点に、前記第２スイッチにより前記第１トランジスタのゲート電極と前記電圧源とが導通した状態から遮断した状態に切り替え、
前記書き込み期間の開始時点よりも後に、前記第１スイッチを導通させ、
前記駆動回路は、前記第１スイッチを導通させた時点よりも後の発光期間において、前記第２トランジスタを導通させる、表示装置。
前記発光素子に流れる電流を制御する第１トランジスタと、
前記第１トランジスタのソース電極又は前記第１トランジスタのドレイン電極のうちの一方の電極である第１の電極と前記発光素子との間に接続された第２トランジスタと、
前記第１トランジスタのソース電極又は前記第１トランジスタのドレイン電極のうちの他方の電極である第２の電極と前記第１トランジスタのゲート電極との間に接続された第３トランジスタと、
前記第１の電極にデータ信号を供給する駆動回路と、
前記第１トランジスタのゲート電極に接続された電圧補償回路と、を備え、
前記駆動回路は、
初期期間において、前記第１トランジスタのゲート電極に前記データ信号の電圧と異なる電圧値を有する初期電圧を供給し、
前記初期期間の後の書き込み期間において、前記第１の電極に前記データ信号を供給し、前記第３トランジスタを導通させ、
前記電圧補償回路は、
前記ゲート電極に接続された第１容量素子と、
前記第１容量素子に接続された第２容量素子と、
前記ゲート電極と前記第２容量素子とに接続された第１スイッチであって、導通することにより前記第１容量素子と前記第２容量素子とを並列に接続する第１スイッチと、
前記第１トランジスタのゲート電極と、前記初期電圧を供給する電圧源とを導通させた状態と、前記第１トランジスタのゲート電極と前記電圧源とを遮断した状態とを切り替える第２スイッチと、を含み、
前記電圧補償回路は、
前記書き込み期間の開始時点に、前記第２スイッチにより前記第１トランジスタのゲート電極と前記電圧源とが導通した状態から遮断した状態に切り替え、
前記書き込み期間の開始時点よりも後に、前記第１スイッチを導通させ、
前記駆動回路は、前記第１スイッチを導通させた時点よりも後の発光期間において、前記第２トランジスタを導通させる、表示装置。
【請求項2】
前記電圧補償回路は、前記書き込み期間の開始時点よりも後で、かつ、前記書き込み期間内に、前記第１スイッチの導通を開始させる、請求項１に記載の表示装置。
【請求項3】
前記電圧補償回路は、前記書き込み期間の終了時点よりも後で、かつ、前記発光期間の開始時点よりも前に、前記第１スイッチの導通を開始させる、請求項１に記載の表示装置。
【請求項4】
前記電圧補償回路は、前記書き込み期間の開始時点よりも前の期間に、前記第２容量素子を短絡させる第３スイッチを、さらに含む、請求項１～３のいずれか１項に記載の表示装置。
【請求項5】
前記第１容量素子の電気容量は、前記第２容量素子の電気容量はよりも大きい、請求項１～３のいずれか１項に記載の表示装置。
【請求項6】
発光素子と、
前記発光素子に流れる電流を制御する第１トランジスタと、
前記第１トランジスタのソース電極又は前記第１トランジスタのドレイン電極のうちの一方の電極である第１の電極と前記発光素子との間に接続された第２トランジスタと、
前記第１トランジスタのソース電極又は前記第１トランジスタのドレイン電極のうちの他方の電極である第２の電極と前記第１トランジスタのゲート電極との間に接続された第３トランジスタと、
前記第１の電極にデータ信号を供給する駆動回路と、
前記第１トランジスタのゲート電極に接続された電圧補償回路と、を備え、
前記電圧補償回路は、
前記ゲート電極に接続された第１容量素子と、
前記第１容量素子に接続された第２容量素子と、
前記ゲート電極と前記第２容量素子とに接続された第１スイッチであって、導通することにより前記第１容量素子と前記第２容量素子とを並列に接続する第１スイッチと、
前記第１トランジスタのゲート電極と、前記データ信号の電圧と異なる電圧値を有する初期電圧を供給する電圧源とを導通させた状態と、前記第１トランジスタのゲート電極と前記電圧源とを遮断した状態とを切り替える第２スイッチと、を含む、表示装置の制御方法であって、
初期期間において、前記第１トランジスタのゲート電極に前記初期電圧を供給し、
前記初期期間の後の書き込み期間において、前記第１の電極に前記データ信号を供給し、前記第３トランジスタを導通させ、
前記書き込み期間の開始時点に、前記第２スイッチにより前記第１トランジスタのゲート電極と前記電圧源とが導通した状態から遮断した状態に切り替え、
前記書き込み期間の開始時点よりも後に、前記第１スイッチを導通させ、
前記第１スイッチを導通させた時点よりも後の発光期間において、前記第２トランジスタを導通させる、表示装置の制御方法。
前記発光素子に流れる電流を制御する第１トランジスタと、
前記第１トランジスタのソース電極又は前記第１トランジスタのドレイン電極のうちの一方の電極である第１の電極と前記発光素子との間に接続された第２トランジスタと、
前記第１トランジスタのソース電極又は前記第１トランジスタのドレイン電極のうちの他方の電極である第２の電極と前記第１トランジスタのゲート電極との間に接続された第３トランジスタと、
前記第１の電極にデータ信号を供給する駆動回路と、
前記第１トランジスタのゲート電極に接続された電圧補償回路と、を備え、
前記電圧補償回路は、
前記ゲート電極に接続された第１容量素子と、
前記第１容量素子に接続された第２容量素子と、
前記ゲート電極と前記第２容量素子とに接続された第１スイッチであって、導通することにより前記第１容量素子と前記第２容量素子とを並列に接続する第１スイッチと、
前記第１トランジスタのゲート電極と、前記データ信号の電圧と異なる電圧値を有する初期電圧を供給する電圧源とを導通させた状態と、前記第１トランジスタのゲート電極と前記電圧源とを遮断した状態とを切り替える第２スイッチと、を含む、表示装置の制御方法であって、
初期期間において、前記第１トランジスタのゲート電極に前記初期電圧を供給し、
前記初期期間の後の書き込み期間において、前記第１の電極に前記データ信号を供給し、前記第３トランジスタを導通させ、
前記書き込み期間の開始時点に、前記第２スイッチにより前記第１トランジスタのゲート電極と前記電圧源とが導通した状態から遮断した状態に切り替え、
前記書き込み期間の開始時点よりも後に、前記第１スイッチを導通させ、
前記第１スイッチを導通させた時点よりも後の発光期間において、前記第２トランジスタを導通させる、表示装置の制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示装置、及び表示装置の制御方法に関する。
【背景技術】
【0002】
特許文献１のアクティブマトリクス型表示装置には、有機ＥＬ素子と第１のトランジスタと第２のトランジスタとキャパシタとが設けられている。第１のトランジスタは、有機ＥＬ素子に供給される電流を制御するためのトランジスタである。第２のトランジスタは、第１のトランジスタと有機ＥＬ素子との間に接続されている。キャパシタは、第１のトランジスタのゲート電極に接続されている。そして、第１のトランジスタのゲート電極には、ゲート信号の電圧よりも高い第１電圧が供給される。その後、第１のトランジスタの第１の電極には、データ信号が供給され（書き込まれ）、第１のトランジスタの第２の電極とゲート電極とが接続される。データ信号が書き込まれる期間（以下、「書き込み期間」という）が開始されると、第２の電極から第１の電極に電流が流れることにより、ゲート電極の電位は、第１電圧から低下を開始する。書き込み期間の開始後、ゲート電極の電位は、データ信号の電圧に第１のトランジスタのゲートしきい値電圧を加えた値以上の値に、キャパシタによって保持される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１２－２５２３２９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ここで、特許文献１のアクティブマトリクス型表示装置において、書き込み期間中に、ゲート電極の電位が、データ信号の電圧に第１のトランジスタのゲートしきい値電圧を加えた値（以下「目標の電圧値」という）に一致する状態になれば、第１のトランジスタのゲート電極と第１の電極との電位差がゲートしきい値電圧のみとなり、ゲート電極と第１の電極との間で電流が流れなくなる。この場合には、第１のトランジスタのゲートしきい値電圧のばらつきに起因した輝度ばらつきを抑制することができる。
【0005】
しかしながら、第１のトランジスタの第２の電極から第１の電極へ流れる電流の大きさは、ゲート電極の電位と第１の電極の電位との電位差の２乗に比例する。すなわち、ゲート電極の電位が、目標の電圧値に近づく程、電流が小さくなり、電位の低下の速度が低下する。このため、書き込み期間中に、ゲート電極の電位は、目標の電圧値に到達しない。
【0006】
本開示は、発光素子に流れる電流を制御するトランジスタに起因した輝度ばらつきを抑制することが可能な表示装置、及び表示装置の制御方法を提供する。
【課題を解決するための手段】
【0007】
上記課題を解決するために、本開示の第１の態様に係る表示装置は、発光素子と、前記発光素子に流れる電流を制御する第１トランジスタと、前記第１トランジスタのソース電極又は前記第１トランジスタのドレイン電極のうちの一方の電極である第１の電極と前記発光素子との間に接続された第２トランジスタと、前記第１トランジスタのソース電極又は前記第１トランジスタのドレイン電極のうちの他方の電極である第２の電極と前記第１トランジスタのゲート電極との間に接続された第３トランジスタと、前記第１の電極にデータ信号を供給する駆動回路と、前記第１トランジスタのゲート電極に接続された電圧補償回路と、を備え、前記駆動回路は、初期期間において、前記第１トランジスタのゲート電極に前記データ信号の電圧と異なる電圧値を有する初期電圧を供給し、前記初期期間の後の書き込み期間において、前記第１の電極に前記データ信号を供給し、前記第３トランジスタを導通させ、前記電圧補償回路は、前記ゲート電極に接続された第１容量素子と、前記第１容量素子に接続された第２容量素子と、前記ゲート電極と前記第２容量素子とに接続された第１スイッチであって、導通することにより前記第１容量素子と前記第２容量素子とを並列に接続する第１スイッチと、前記第１トランジスタのゲート電極と、前記初期電圧を供給する電圧源とを導通させた状態と、前記第１トランジスタのゲート電極と前記電圧源とを遮断した状態とを切り替える第２スイッチと、を含み、前記電圧補償回路は、前記書き込み期間の開始時点に、前記第２スイッチにより前記第１トランジスタのゲート電極と前記電圧源とが導通した状態から遮断した状態に切り替え、前記書き込み期間の開始時点よりも後に、前記第１スイッチを導通させ、前記駆動回路は、前記第１スイッチを導通させた時点よりも後の発光期間において、前記第２トランジスタを導通させる。
【0008】
また、第２の態様に係る表示装置の制御方法は、発光素子と、前記発光素子に流れる電流を制御する第１トランジスタと、前記第１トランジスタのソース電極又は前記第１トランジスタのドレイン電極のうちの一方の電極である第１の電極と前記発光素子との間に接続された第２トランジスタと、前記第１トランジスタのソース電極又は前記第１トランジスタのドレイン電極のうちの他方の電極である第２の電極と前記第１トランジスタのゲート電極との間に接続された第３トランジスタと、前記第１の電極にデータ信号を供給する駆動回路と、前記第１トランジスタのゲート電極に接続された電圧補償回路と、を備え、前記電圧補償回路は、前記ゲート電極に接続された第１容量素子と、前記第１容量素子に接続された第２容量素子と、前記ゲート電極と前記第２容量素子とに接続された第１スイッチであって、導通することにより前記第１容量素子と前記第２容量素子とを並列に接続する第１スイッチと、前記第１トランジスタのゲート電極と、前記データ信号の電圧と異なる電圧値を有する初期電圧を供給する電圧源とを導通させた状態と、前記第１トランジスタのゲート電極と前記電圧源とを遮断した状態とを切り替える第２スイッチと、を含む、表示装置の制御方法であって、初期期間において、前記第１トランジスタのゲート電極に前記初期電圧を供給し、前記初期期間の後の書き込み期間において、前記第１の電極に前記データ信号を供給し、前記第３トランジスタを導通させ、前記書き込み期間の開始時点に、前記第２スイッチにより前記第１トランジスタのゲート電極と前記電圧源とが導通した状態から遮断した状態に切り替え、前記書き込み期間の開始時点よりも後に、前記第１スイッチを導通させ、前記第１スイッチを導通させた時点よりも後の発光期間において、前記第２トランジスタを導通させる。
【発明の効果】
【0009】
上記構成によれば、書き込み期間の開始時点よりも後に、第１トランジスタのゲート電極から第２容量素子へ電荷を流すことができる。第２容量素子へ電荷を流すことにより、第１トランジスタのゲート電極の電位の低下を加速させることができる。このため、ゲート電極の電位を、データ信号の電圧に第１トランジスタのゲートしきい値電圧を加えた値に近づけることができる。これにより、発光素子に流れる電流を制御するトランジスタに起因した輝度ばらつきを抑制することができる。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
以下、図面を参照し、本開示の実施形態を詳しく説明する。図中同一または相当部分には同一符号を付してその説明は繰り返さない。なお、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。
【0012】
［第１実施形態］
図１は、第１実施形態による表示装置１００の構成を示すブロック図である。表示装置１００は、マトリクス状に発光素子１１が配列されたアクティブマトリクス駆動するディスプレイである。
図１は、第１実施形態による表示装置１００の構成を示すブロック図である。表示装置１００は、マトリクス状に発光素子１１が配列されたアクティブマトリクス駆動するディスプレイである。
【0013】
図１に示すように、表示装置１００は、制御回路１と、ゲートドライバ２と、データドライバ３と、スイッチングドライバ４と、電源回路５と、表示部１０とを備える。また、表示装置１００は、ゲートドライバ２に接続された複数（例えば、自然数ｍ本）のゲート線２ａと、データドライバ３に接続された複数（例えば、自然数ｋ本）のデータ線３ａと、スイッチングドライバ４に接続された複数（例えば、自然数ｍ本）のアシスト線４ａと、スイッチングドライバ４に接続された複数（例えば、自然数ｍ本）のスイッチ線４ｂと、を備える。複数のゲート線２ａと複数のデータ線３ａとにより区画された領域を、画素と呼ぶ。表示部１０には、ｋ×ｍ個の画素が形成されている。
【0014】
図２は、表示部１０の一部の構成を示す回路図である。図２に示すように、アシスト線４ａは、電圧補償回路３０（トランジスタ３３）の動作を制御することにより、トランジスタ２１へのデータ信号Ｖｄａｔａの書き込みを補助するための制御線である。スイッチ線４ｂは、トランジスタ２２を制御することにより、発光素子１１の点灯と消灯とを制御するための制御線である。
【0015】
なお、図１では、ｍ本のゲート線２ａを区別するために、ゲート線をＧ１～Ｇｍと記載し、任意のｎ本目のゲート線をＧｎと記載している。なお、図１に示すように、発光素子１１の発光に寄与しないゲート線であるＧ０（ダミー線）が表示装置１００に設けられていてもよい。また、ｋ本のデータ線３ａを区別するために、データ線をＤ１～Ｄｋと記載している。
【0016】
図１に示す制御回路１は、表示装置１００の各制御処理を実行するプロセッサを含む。制御回路１は、ゲートドライバ２に、ゲート信号を出力するためのタイミング信号Ｇｔを出力する。また、制御回路１は、データドライバ３に、データ信号を出力するためのタイミング信号Ｄｔと、デジタル値で示したデータ信号であるデジタルデータ信号Ｄｓと、を出力する。また、制御回路１は、スイッチングドライバ４に、発光素子１１が発光するタイミングを制御するためのタイミング信号Ｓｔと、電圧補償回路３０（トランジスタ３３）の動作を制御するためのタイミング信号Ａｔと、を出力する。また、制御回路１は、図示しないホストコントローラから受信した画像信号に基づいて、上記のタイミング信号Ｇｔ、Ｄｔ、Ｓｔ、及びＡｔ、及びデジタルデータ信号Ｄｓを生成する。
【0017】
ゲートドライバ２は、複数のゲート線２ａに対してゲート信号を出力する回路である。例えば、ゲートドライバ２は、表示装置１００の図示しない基板上に実装された集積回路である。なお、ゲートドライバ２は、基板にモノリシックに形成されてもよい。そして、ゲートドライバ２は、制御回路１から、ゲート信号の出力のタイミングを制御するタイミング信号Ｇｔを受信する。また、ゲートドライバ２は、タイミング信号Ｇｔに基づいて、電源回路５から供給された電圧ＧＨ及び電圧ＧＬを複数のゲート線２ａに供給する。
【0018】
図３は、複数のゲート線２ａに供給されるゲート信号を説明するための図である。図４は、第１実施形態による電圧補償回路３０の構成を示す回路図である。図５は、第１実施形態による表示装置１００の動作を説明するためのタイミング図である。図５に示すように、ゲートドライバ２は、表示部１０におけるトランジスタ２４を、オン（導通させる）させる期間には、電圧ＶＨをゲート線２ａに供給し、オフ（遮断する）させる期間には、電圧ＶＬをゲート線２ａに供給する。図３に示すように、ゲートドライバ２は、ゲート線Ｇ０～Ｇｍに順次、電圧ＶＨを供給する。
【0019】
データドライバ３は、複数のデータ線３ａに対してデータ信号を出力する回路である。例えば、データドライバ３は、表示装置１００の図示しない基板上に実装された集積回路である。なお、データドライバ３は、基板にモノリシックに形成されてもよい。データドライバ３は、制御回路１から、デジタルデータ信号Ｄｓ及び、デジタルデータ信号Ｄｓの出力のタイミングを制御するタイミング信号Ｄｔを受信する。また、データドライバ３には、電源回路５より、入力されたデジタルデータ信号Ｄｓをアナログデータ（電圧）に変換するための電圧Ｖｒが入力される。電圧Ｖｒは、所定の階調の基準となる電圧である。データドライバ３は、電圧Ｖｒに基づいて、デジタルデータ信号Ｄｓを電圧値（データ信号）に変換する。そして、データドライバ３は、タイミング信号Ｄｔに基づいて、データ信号をデータ線３ａに出力する。
【0020】
スイッチングドライバ４は、複数のアシスト線４ａ及び複数のスイッチ線４ｂに対して制御信号を出力する回路である。例えば、スイッチングドライバ４は、表示装置１００の図示しない基板上に実装された集積回路である。なお、スイッチングドライバ４は、基板にモノリシックに形成されてもよい。スイッチングドライバ４は、制御回路１から、制御信号の出力のタイミングを制御するタイミング信号Ａｔ及びＳｔを受信する。そして、スイッチングドライバ４は、電源回路５より電圧ＡＨ、ＡＬ、ＳＨ、及びＳＬが入力される。
【0021】
図５に示すように、スイッチングドライバ４は、タイミング信号Ａｔに基づいて、電圧補償回路３０のトランジスタ３３を、オン（導通させる）させる期間には、電圧ＡＨをアシスト線４ａに供給し、オフ（遮断する）させる期間には、電圧ＡＬをアシスト線４ａに供給する。また、スイッチングドライバ４は、タイミング信号Ｓｔに基づいて、表示部１０のトランジスタ２２を、オン（導通させる）させる期間には、電圧ＳＨをスイッチ線４ｂに供給し、オフ（遮断する）させる期間には、電圧ＳＬをスイッチ線４ｂに供給する。
【0022】
電源回路５は、表示部１０へ制御の基準となる電圧である電圧Ｖｓｓ、電圧Ｖｄｄ、及び電圧Ｖｉｎｉを出力する。電圧Ｖｓｓは、発光素子１１のカソードに供給するための電圧である。電圧Ｖｄｄは、発光素子１１を発光させる際に、発光素子１１のアノードに供給するための電圧である。電圧Ｖｉｎｉは、電圧Ｖｓｓよりも高く、かつ、データ信号Ｖｄａｔａの電圧値よりも高い電圧値を有し、トランジスタ２１にデータ信号Ｖｄａｔａを書き込む前に印加する電圧（初期化用の電圧）である。
【0023】
例えば、電圧Ｖｉｎｉは、発光素子１１が最大の輝度になるデータ信号の電圧値Ｖｄａｔａ（ｍａｘ）に、ゲートしきい値電圧Ｖｔｈを加えた値以上の値が設定される。ゲートしきい値電圧は、表示部１０内のトランジスタ２１のゲートしきい値電圧のばらつきの中で、最も大きな電圧値のＶｔｈ（ｍａｘ）よりも高い電圧になるように設定される。更に、所定の電圧Ｖ０だけ高い値（Ｖｉｎｉ＝Ｖｄａｔａ（ｍａｘ）＋Ｖｔｈ（ｍａｘ）＋Ｖ０）に設定する。例えば、電圧Ｖ０は０．５Ｖである。
【0024】
（表示部１０の構成）
図２に示すように、表示部１０の各画素には、発光素子１１と、トランジスタ２１～２６と、電圧補償回路３０と、が配置されている。発光素子１１は、ダイオード特性を有し、発光素子１１のアノード１１ａ（図４参照）からカソード１１ｂ（図４参照）に流れる電流が大きい程、輝度が大きくなる。発光素子１１は、例えば、発光ダイオードである。発光ダイオードは、例えば、μＬＥＤ、ｍｉｎｉＬＥＤ、又はＯＬＥＤ（有機ＥＬ素子）を採用することができる。すなわち、表示装置１００は、μＬＥＤディスプレイ、ｍｉｎｉＬＥＤディスプレイ、又は有機ＥＬディスプレイである。アノード１１ａは、トランジスタ２２に接続されている。カソード１１ｂは、電圧Ｖｓｓが印加されている電力線５ｂに接続されている。電力線５ｂは、電源回路５（図１参照）に接続されている。
図２に示すように、表示部１０の各画素には、発光素子１１と、トランジスタ２１～２６と、電圧補償回路３０と、が配置されている。発光素子１１は、ダイオード特性を有し、発光素子１１のアノード１１ａ（図４参照）からカソード１１ｂ（図４参照）に流れる電流が大きい程、輝度が大きくなる。発光素子１１は、例えば、発光ダイオードである。発光ダイオードは、例えば、μＬＥＤ、ｍｉｎｉＬＥＤ、又はＯＬＥＤ（有機ＥＬ素子）を採用することができる。すなわち、表示装置１００は、μＬＥＤディスプレイ、ｍｉｎｉＬＥＤディスプレイ、又は有機ＥＬディスプレイである。アノード１１ａは、トランジスタ２２に接続されている。カソード１１ｂは、電圧Ｖｓｓが印加されている電力線５ｂに接続されている。電力線５ｂは、電源回路５（図１参照）に接続されている。
【0025】
第１実施形態では、トランジスタ２１～２６は、ｎチャンネル型のトランジスタである。トランジスタ２１～２６を構成する半導体は、例えば、酸化物半導体である。酸化物半導体には、例えば、ＩｎとＧａとＺｎとが含有されてもよい。また、トランジスタ２１～２６を構成する半導体は、ＬＴＰＳ（多結晶の低温ポリシリコン）であってもよいし、アモルファスシリコンであってもよい。
【0026】
図４に示すトランジスタ２１は、発光素子１１に流れる電流を制御するスイッチング素子である。トランジスタ２１は、ゲート電極２１ｇの電位とソース電極２１ｓの電位との電位差が大きい程、ドレイン電極２１ｄからソース電極２１ｓに向かって流れる電流が大きくなる。
【0027】
トランジスタ２２は、発光素子１１を点灯させる状態と、発光素子１１を消灯させる状態とを切り替えるスイッチング素子である。図４に示すように、トランジスタ２２のドレイン電極２２ｄは、トランジスタ２１のソース電極２１ｓに接続されている。トランジスタ２２のソース電極２２ｓは、発光素子１１のアノード１１ａに接続されている。トランジスタ２２のゲート電極２２ｇは、スイッチ線４ｂに接続されている。トランジスタ２２がオンの状態（ゲート電極２２ｇが電圧ＳＨの状態）では、発光素子１１に電流を流し、トランジスタ２２がオフの状態（ゲート電極２２ｇが電圧ＳＬの状態）では、発光素子１１に電流を流さない。
【0028】
トランジスタ２３は、トランジスタ２１のゲート電極２１ｇとドレイン電極２１ｄとを導通した状態と遮断した状態とを切り替えるスイッチング素子である。トランジスタ２３のゲート電極は、ゲート線２ａに接続されている。トランジスタ２３は、ゲート信号が電圧ＧＨの場合にオンとなり、トランジスタ２１のゲート電極２１ｇとドレイン電極２１ｄとを導通させる。トランジスタ２３は、ゲート信号が電圧ＧＬの場合にオフとなり、トランジスタ２１のゲート電極２１ｇとドレイン電極２１ｄとを遮断する。
【0029】
トランジスタ２４は、ゲート信号に基づいて、データ信号Ｖｄａｔａをトランジスタ２１のソース電極２１ｓに供給する（書き込む）スイッチング素子である。トランジスタ２４のゲート電極は、ゲート線２ａに接続されている。トランジスタ２４は、ゲート信号が電圧ＧＨの場合にオンとなり、データ線３ａとトランジスタ２１のソース電極２１ｓとを導通させる。トランジスタ２４は、ゲート信号が電圧ＧＬの場合にオフとなり、データ線３ａとソース電極２１ｓとを遮断する。
【0030】
トランジスタ２５は、発光素子１１を発光させる際に、電圧Ｖｄｄをトランジスタ２１のドレイン電極２１ｄに印加させるためのスイッチング素子である。トランジスタ２５のゲート電極には、スイッチ線４ｂが接続されている。トランジスタ２５のドレイン電極には、電圧Ｖｄｄが印加されている電力線５ｃが接続されている。電力線５ｃは、電源回路５（図１参照）に接続されている。トランジスタ２５のソース電極には、トランジスタ２１のドレイン電極２１ｄが接続されている。そして、トランジスタ２５は、オンの状態（ゲート電極にＳＨが印加された状態）では、電圧Ｖｄｄをトランジスタ２１のドレイン電極２１ｄに供給し、オフの状態（ゲート電極にＳＬが印加された状態）では、電力線５ｃとトランジスタ２１のドレイン電極２１ｄとを遮断する。
【0031】
トランジスタ２６は、電圧補償回路３０と電力線５ｂとが導通した状態と遮断した状態とを切り替えるスイッチング素子である。また、トランジスタ２６は、発光素子１１のアノード１１ａとカソード１１ｂとを短絡させた状態と、アノード１１ａとカソード１１ｂとを遮断した状態とを切り替えるスイッチング素子である。トランジスタ２６のゲート電極は、前段（ｎ－１）のゲート線２ａに接続されている。トランジスタ２６のドレイン電極は、電圧補償回路３０の容量素子３１及び容量素子３２と、発光素子１１のアノード１１ａとに接続されている。トランジスタ２６のソース電極は、電圧Ｖｓｓが印加されている電力線５ｂと、発光素子１１のカソード１１ｂとに接続されている。そして、トランジスタ２６は、前段（ｎ－１）のゲート線２ａが電圧ＧＨとなった場合に、アノード１１ａ、容量素子３１、及び容量素子３２を、電力線５ｂ及びカソード１１ｂに接続する。トランジスタ２６は、前段（ｎ－１）のゲート線２ａが電圧ＧＬの場合、アノード１１ａ、容量素子３１、及び容量素子３２を、電力線５ｂ及びカソード１１ｂに対して遮断する。
【0032】
（電圧補償回路３０の構成）
電圧補償回路３０は、トランジスタ２１のゲートしきい値電圧Ｖｔｈのばらつきに起因する発光素子１１に流れる電流の大きさのばらつきを抑制するために、トランジスタ２１のゲート電極２１ｇの電圧Ｖｇを、データ信号Ｖｄａｔａに対してゲートしきい値電圧Ｖｔｈを加える（補正する）ための回路である。
電圧補償回路３０は、トランジスタ２１のゲートしきい値電圧Ｖｔｈのばらつきに起因する発光素子１１に流れる電流の大きさのばらつきを抑制するために、トランジスタ２１のゲート電極２１ｇの電圧Ｖｇを、データ信号Ｖｄａｔａに対してゲートしきい値電圧Ｖｔｈを加える（補正する）ための回路である。
【0033】
図４に示すように、電圧補償回路３０は、トランジスタ２１のゲート電極２１ｇに接続されている。電圧補償回路３０は、容量素子３１及び３２と、トランジスタ３３～３５とを含む。第１実施形態では、トランジスタ３３～３５は、ｎチャンネル型のトランジスタである。トランジスタ３３～３５を構成する半導体は、例えば、酸化物半導体である。酸化物半導体には、例えば、ＩｎとＧａとＺｎとが含有されてもよい。また、トランジスタ３３～３５を構成する半導体は、ＬＴＰＳ（多結晶の低温ポリシリコン）であってもよいし、アモルファスシリコンであってもよい。
【0034】
容量素子３１の電極３１ａは、トランジスタ２１のゲート電極２１ｇに接続されている。また、容量素子３１の電極３１ｂは、図２に示すように、トランジスタ２６、及び発光素子１１のアノード１１ａに接続されている。容量素子３２の電極３２ａは、トランジスタ３３及びトランジスタ３４の一方端に接続されている。また、容量素子３２の電極３２ｂは、トランジスタ３４の他方端に接続されている。また、第１実施形態では、容量素子３１の電気容量は、容量素子３２の電気容量よりも大きい。これによれば、後述するゲート電極２１ｇから容量素子３２への電荷の移動時間を短くすることができる。
【0035】
トランジスタ３３は、容量素子３１と容量素子３２とが、ゲート電極２１ｇに対して、並列に接続された状態と、容量素子３２とゲート電極２１ｇとが遮断した状態（容量素子３１のみがゲート電極２１ｇと接続された状態）とを切り替えるスイッチング素子である。図２に示すように、トランジスタ３３のゲート電極は、アシスト線４ａに接続されている。図４に示すように、トランジスタ３３のドレイン電極は、容量素子３１の電極３１ａ及びゲート電極２１ｇに接続されている。トランジスタ３３のソース電極は、容量素子３２の電極３２ａに接続されている。これにより、トランジスタ３３のゲート電極にアシスト線４ａから電圧ＡＨが印加された場合、ゲート電極２１ｇに対して、容量素子３１と容量素子３２とが並列に接続された状態となる。トランジスタ３３のゲート電極にアシスト線４ａから電圧ＡＬが印加された場合、ゲート電極２１ｇと容量素子３２とは遮断され、ゲート電極２１ｇに対して、容量素子３１が接続された状態となる。
【0036】
トランジスタ３４は、書き込み期間の開始時点よりも前の期間に、容量素子３２を短絡させるためのスイッチング素子である。図２に示すように、トランジスタ３４のゲート電極は、前段（ｎ－１）のゲート線２ａに接続されている。トランジスタ３４のドレイン電極は、容量素子３２の電極３２ａに接続されている。トランジスタ３４のソース電極は、容量素子３２の電極３２ｂに接続されている。これにより、前段（ｎ－１）のゲート線２ａに電圧ＧＨが印加された場合に、容量素子３２の電極３２ａと電極３２ｂとが短絡する。また、前段（ｎ－１）のゲート線２ａに電圧ＧＬが印加された場合に、容量素子３２の電極３２ａと電極３２ｂとが遮断される。なお、「書き込み期間」とは、トランジスタ２１のソース電極２１ｓにデータ信号Ｖｄａｔａが書き込まれる期間である。
【0037】
トランジスタ３５は、トランジスタ２１のゲート電極２１ｇと、電圧Ｖｉｎｉが印加された電力線５ａ（電源回路５）とを導通させた状態と、トランジスタ２１のゲート電極２１ｇと、電圧Ｖｉｎｉが印加された電力線５ａとを遮断した状態とを切り替えるスイッチング素子である。トランジスタ３５のゲート電極は、前段（ｎ－１）のゲート線２ａに接続されている。トランジスタ３５のドレイン電極は、電力線５ａに接続されている。トランジスタ３５のソース電極は、ゲート電極２１ｇに接続されている。これにより、前段（ｎ－１）のゲート線２ａに電圧ＧＨが印加された場合に、ゲート電極２１ｇに電圧Ｖｉｎｉが印加される。また、前段（ｎ－１）のゲート線２ａに電圧ＧＬが印加された場合に、電力線５ａとゲート電極２１ｇとが遮断される。
【0038】
（表示装置１００の制御方法）
次に、図２、図４、及び図５を参照して、表示装置１００の制御方法について説明する。特に、表示部１０のうちの自然数ｎ番目のゲート線２ａに接続された１つの画素における動作について説明する。
次に、図２、図４、及び図５を参照して、表示装置１００の制御方法について説明する。特に、表示部１０のうちの自然数ｎ番目のゲート線２ａに接続された１つの画素における動作について説明する。
【0039】
図５に示すように、時点ｔ１において、消灯期間Ｔ１が開始される。消灯期間Ｔ１は、発光期間Ｔ２の直前に設けられる期間であり、発光輝度を変更するための期間である。なお、図５では、消灯期間Ｔ１を強調して図示しているが、消灯期間Ｔ１は、発光期間Ｔ２よりも桁違いに短い期間である。また、消灯期間Ｔ１とは、発光素子１１を点灯させない期間である。発光期間Ｔ２とは、発光素子１１を点灯させる期間である。消灯期間Ｔ１では、スイッチ線４ｂに供給される制御信号の電圧をＳＬとし、発光期間Ｔ２では、スイッチ線４ｂに供給される制御信号の電圧をＳＨとする。時点ｔ１において、トランジスタ２２及びトランジスタ２５が、オフの状態となる。これにより、トランジスタ２１から発光素子１１への電流は停止され、発光素子１１が消灯する。
【0040】
時点ｔ２において、初期期間Ｔａが開始される。初期期間Ｔａとは、容量素子３２に帯電した電荷を放出する期間である。第１実施形態では、初期期間Ｔａは、前段（ｎ－１）の書き込み期間Ｔｗにタイミングが一致している。すなわち、初期期間Ｔａは、前段（ｎ－１）のゲート線２ａにゲート信号（電圧ＧＨ）が供給される期間である。初期期間Ｔａでは、トランジスタ２６、３４、及び３５がオンの状態となる。これにより、容量素子３２の電極３２ａと電極３２ｂとが短絡して、電極３２ａの電位と電極３２ｂの電位との電位差が０になる。また、容量素子３１の電極３１ｂ及び容量素子３２の電極３２ｂが電力線５ｂに接続され、電極３１ｂ及び電極３２ｂの電位がＶｓｓとなる。
【0041】
また、時点ｔ２において、トランジスタ２１のゲート電極２１ｇが、電力線５ａに導通し、ゲート電極２１ｇの電位がＶｉｎｉに向かって上昇する。そして、初期期間Ｔａ内に、ゲート電極２１ｇの電位は、Ｖｉｎｉに到達する。
【0042】
また、時点ｔ２において、アシスト線４ａに供給される制御信号の電圧がＡＨからＡＬに切り替えられる。これにより、トランジスタ３３によって、容量素子３２と、ゲート電極２１ｇ及び容量素子３１とが遮断した状態となる。
【0043】
時点ｔ３において、書き込み期間Ｔｗ及び待機期間Ｔｓが開始される。待機期間Ｔｓとは、ゲート電極２１ｇから容量素子３２への電荷の流入の開始を書き込み期間Ｔｗの開始時点である時点ｔ３に対して遅らせる期間である。第１実施形態では、書き込み期間Ｔｗと待機期間Ｔｓとが同時に開始され、待機期間Ｔｓが書き込み期間Ｔｗよりも先に終了する。
【0044】
時点ｔ３において、前段（ｎ－１）のゲート線２ａのゲート信号の電圧がＧＨからＧＬに変化し、ｎ番目のゲート線２ａのゲート信号の電圧がＧＬからＧＨに変化する。これにより、トランジスタ２６がオフの状態となり、発光素子１１のアノード１１ａとカソード１１ｂとが短絡しない状態となる。トランジスタ３４がオフの状態となり、容量素子３２の電極３２ａと電極３２ｂとが短絡しない状態となる。また、トランジスタ３５がオフの状態となり、ゲート電極２１ｇと電圧Ｖｉｎｉを供給する電力線５ａとが遮断される。
【0045】
そして、トランジスタ２３及び２４がオンの状態となり、トランジスタ２１のソース電極２１ｓにデータ信号Ｖｄａｔａが印加され、トランジスタ２１のドレイン電極２１ｄとゲート電極２１ｇとが接続される。電圧Ｖｉｎｉは、電圧Ｖｄａｔａ（ｍａｘ）よりも高いので、トランジスタ２１のドレイン電極２１ｄからソース電極２１ｓに電流が流れ、ゲート電極２１ｇのゲート電圧Ｖｇは、ＶｉｎｉからＶｄａｔａにゲートしきい値電圧Ｖｔｈを加えた値（Ｖｄａｔａ＋Ｖｔｈ）に向かって低下する。しかしながら、ゲート電圧Ｖｇが、Ｖｄａｔａ＋Ｖｔｈに近づくと、この電流（ゲートソース間電流）は、ゲート電圧とソース電極２１ｓの電圧との電位差Ｖｇｓの２乗に比例して小さくなる。ゲートソース間電流をＩとすると、下記の式（１）の関係が成立する。ここで、μは移動度、Ｗはチャネル幅、Ｌはチャネル長、Ｃ０はゲート電極と半導体との間にある絶縁体の単位面積あたりの容量を表す。
Ｉ＝１／２×μ×Ｗ／Ｌ×Ｃ０×（Ｖｇｓ－Ｖｔｈ）２・・・（１）
このため、ゲート電圧Ｖｇは、Ｖｄａｔａ＋Ｖｔｈには到達しない。
Ｉ＝１／２×μ×Ｗ／Ｌ×Ｃ０×（Ｖｇｓ－Ｖｔｈ）２・・・（１）
このため、ゲート電圧Ｖｇは、Ｖｄａｔａ＋Ｖｔｈには到達しない。
【0046】
時点ｔ４において、待機期間Ｔｓが終了する。時点ｔ４において、アシスト線４ａに供給される制御信号の電圧がＡＬからＡＨに変更される。これにより、トランジスタ３３がオンの状態となり、容量素子３１と容量素子３１とがゲート電極２１ｇに対して並列に接続された状態となる。この結果、ゲート電極２１ｇから容量素子３１に電荷が流入し、ゲート電極２１ｇのゲート電圧Ｖｇが、Ｖｄａｔａ＋Ｖｔｈにさらに近づいて、到達する。
【0047】
時点ｔ５において、書き込み期間Ｔｗが終了する。時点ｔ５において、ｎ番目のゲート線２ａに供給されるゲート信号の電圧がＧＨからＧＬに変更される。これにより、トランジスタ２３及び２４がオフの状態となり、トランジスタ２１のソース電極２１ｓと、データ線３ａとが遮断され、トランジスタ２１のドレイン電極２１ｄとゲート電極２１ｇとが遮断される。
【0048】
時点ｔ６において、発光期間Ｔ２が開始される。時点ｔ６において、スイッチ線４ｂに供給される制御信号の電圧がＳＬからＳＨに変更される。これにより、トランジスタ２５がオンの状態となり、電圧Ｖｄｄがトランジスタ２１のドレイン電極２１ｄに印加される。そして、トランジスタ２２がオンの状態となり、トランジスタ２１からの電流が発光素子１１に流れる。この時、発光素子１１に流れる電流の大きさは、発光素子１１のゲート電圧Ｖｇの大きさに応じて変化する。そして、この発光期間Ｔ２が終了した後、消灯期間Ｔ１が開始する。
【0049】
上記の制御方法によれば、ゲート電極２１ｇのゲート電圧Ｖｇが、Ｖｄａｔａ＋Ｖｔｈに近い値となるので、発光素子１１に流れる電流を制御するトランジスタ２１に起因した輝度ばらつきを抑制することができる。また、第１実施形態によれば、書き込み期間Ｔｗ内に、ゲート電極２１ｇの電位を、Ｖｄａｔａ＋Ｖｔｈに近づけることができる。
【0050】
（第１実施形態の実施例と第１比較例との比較結果について）
次に、第１実施形態の表示装置１００による実施例と、第１比較例による表示装置との比較結果について説明する。なお、以下の例では、数値例を示すが、説明のために例示するものであり、本開示はこの数値に限られない。また、図８は、第１実施形態による実施例及び第１比較例におけるデータ信号が最大値Ｖｄａｔａ（ｍａｘ）の場合のゲート電圧の変化を示す図である。図９は、第１実施形態による実施例及び第１比較例におけるデータ信号が最小値Ｖｄａｔａ（ｍｉｎ）の場合のゲート電圧の変化を示す図である。なお、下記の例では、Ｖｄａｔａ（ｍｉｎ）＝０Ｖとしている。
次に、第１実施形態の表示装置１００による実施例と、第１比較例による表示装置との比較結果について説明する。なお、以下の例では、数値例を示すが、説明のために例示するものであり、本開示はこの数値に限られない。また、図８は、第１実施形態による実施例及び第１比較例におけるデータ信号が最大値Ｖｄａｔａ（ｍａｘ）の場合のゲート電圧の変化を示す図である。図９は、第１実施形態による実施例及び第１比較例におけるデータ信号が最小値Ｖｄａｔａ（ｍｉｎ）の場合のゲート電圧の変化を示す図である。なお、下記の例では、Ｖｄａｔａ（ｍｉｎ）＝０Ｖとしている。
【0051】
〈第１比較例〉
図６に示すように、第１比較例による表示装置は、発光素子１１１と、トランジスタ１２１～１２４、及び１３５と、容量素子１３１とを含む。容量素子１３１は、トランジスタ１２１のゲート電極に接続されている。また、図７に示すように、トランジスタ１２１のゲート電圧Ｖｇは、時点ｔ１からｔ２において、電圧Ｖｉｎｉに上昇し、時点ｔ２において、Ｖｄａｔａ＋Ｖｔｈに向かって低下する。しかしながら、書き込み期間Ｔｗが終了する時点ｔ３においても、ゲート電圧Ｖｇは、Ｖｄａｔａ＋Ｖｔｈには到達しない。この理由を以下説明する。
図６に示すように、第１比較例による表示装置は、発光素子１１１と、トランジスタ１２１～１２４、及び１３５と、容量素子１３１とを含む。容量素子１３１は、トランジスタ１２１のゲート電極に接続されている。また、図７に示すように、トランジスタ１２１のゲート電圧Ｖｇは、時点ｔ１からｔ２において、電圧Ｖｉｎｉに上昇し、時点ｔ２において、Ｖｄａｔａ＋Ｖｔｈに向かって低下する。しかしながら、書き込み期間Ｔｗが終了する時点ｔ３においても、ゲート電圧Ｖｇは、Ｖｄａｔａ＋Ｖｔｈには到達しない。この理由を以下説明する。
【0052】
計算を容易にするため、トランジスタ１２４およびトランジスタ１２３がオンの状態におけるソース・ドレイン間の抵抗および配線抵抗を０と仮定すると、ソース・ドレイン間電流Ｉは、以下の式（２）として表すことができ、ゲート電圧Ｖｇの初期値Ｖｇ（０）は、以下の式（３）として表すことができる。
Ｉ＝α×（Ｖｇ－（Ｖｄａｔａ＋Ｖｔｈ））２・・・（２）
Ｖｇ（０）＝Ｖｉｎｉ・・・（３）
ここで、α＝１／２×μ×Ｗ／Ｌ×Ｃ０である。ゲート電圧Ｖｇ（ｔ）において、ｔ＝０は、書き込み期間の開始時点をｔ０としている。
Ｉ＝α×（Ｖｇ－（Ｖｄａｔａ＋Ｖｔｈ））２・・・（２）
Ｖｇ（０）＝Ｖｉｎｉ・・・（３）
ここで、α＝１／２×μ×Ｗ／Ｌ×Ｃ０である。ゲート電圧Ｖｇ（ｔ）において、ｔ＝０は、書き込み期間の開始時点をｔ０としている。
【0053】
容量素子１３１の電気容量をＣｓとし、ｑ（０）は、初期期間において容量素子１３１に溜まった電荷とし、Ｖｓｓ＝０とすると、以下の式（４）及び（５）が成立する。
Ｉ＝ｄｑ／ｄｔ・・・（４）
ｑ（０）－ｑ（ｔ）＝Ｃｓ×（Ｖｇ（ｔ）－Ｖｓｓ）・・・（５）
これにより、式（６）が成立する。
Ｉ＝－Ｃｓ×ｄＶｇ／ｄｔ・・・（６）
そして、式（２）及び（６）により、βを定数とすると、式（７）が成立する。
Ｖｇ（ｔ）＝Ｖｄａｔａ＋Ｖｔｈ＋１／（α／Ｃｓ×ｔ＋β）・・・（７）
式（３）より、Ｖｇ（０）＝Ｖｉｎｉをこれに代入すると、式（８）となる。
β＝１／（Ｖｉｎｉ―（Ｖｄａｔａ＋Ｖｔｈ））・・・（８）
Ｉ＝ｄｑ／ｄｔ・・・（４）
ｑ（０）－ｑ（ｔ）＝Ｃｓ×（Ｖｇ（ｔ）－Ｖｓｓ）・・・（５）
これにより、式（６）が成立する。
Ｉ＝－Ｃｓ×ｄＶｇ／ｄｔ・・・（６）
そして、式（２）及び（６）により、βを定数とすると、式（７）が成立する。
Ｖｇ（ｔ）＝Ｖｄａｔａ＋Ｖｔｈ＋１／（α／Ｃｓ×ｔ＋β）・・・（７）
式（３）より、Ｖｇ（０）＝Ｖｉｎｉをこれに代入すると、式（８）となる。
β＝１／（Ｖｉｎｉ―（Ｖｄａｔａ＋Ｖｔｈ））・・・（８）
【0054】
式（７）によると、Ｖｇは、時間ｔに反比例する。また、時間ｔが無限大になると、ＶｇがＶｄａｔａ＋Ｖｔｈに収束する。しかしながら、実際の書き込み期間の長さは、有限である。例えば、表示装置の解像度がＦＨＤ（Full High Definition）でリフレッシュレートが６０Ｈｚの場合、書き込み期間の長さは、１６μｓとなり、リフレッシュレートが１２０Ｈｚの場合、８μｓとなる。
【0055】
例えば、Ｃｓ＝１０ｐＦ、α＝７×１０－６として、上記（７）に代入すると、Ｖｇは、図８及び図９に示す点線のグラフとなる。すなわち、Ｖｇは、書き込み期間Ｔｗ内にＶｄａｔａ＋Ｖｔｈには到達しない。さらに、上記の式では、省略したが、表示部を構成するトランジスタにはオン抵抗及び配線抵抗が存在するため、図８及び図９に示す例よりも実際には、ＶｇがＶｄａｔａ＋Ｖｔｈに到達する時間が長くなる。
【0056】
〈第１実施形態による実施例について〉
第１実施形態では、書き込み期間Ｔｗ内において待機期間Ｔｓが経過するまでは、ゲート電極２１ｇから容量素子３１に電荷を流し、待機期間Ｔｓ経過後においては、ゲート電極２１ｇから容量素子３２へも電荷を流すことにより、第１比較例に対して書き込みを高速化することができる。以下、数値例を用いて説明する。
第１実施形態では、書き込み期間Ｔｗ内において待機期間Ｔｓが経過するまでは、ゲート電極２１ｇから容量素子３１に電荷を流し、待機期間Ｔｓ経過後においては、ゲート電極２１ｇから容量素子３２へも電荷を流すことにより、第１比較例に対して書き込みを高速化することができる。以下、数値例を用いて説明する。
【0057】
ここで、容量素子３１の電気容量をＣｓ１、容量素子３２の電気容量をＣｓ２とすると、合成容量Ｃｓは、下記（９）として表すことができる。
Ｃｓ＝Ｃｓ１＋Ｃｓ２・・・（９）
そして、書き込み期間Ｔｗでの合成容量Ｃｓに溜まっている電荷Ｑ（ｔ）は、以下の式（１０）として表すことができる。
Ｑ（Ｔｗ）＝Ｃｓ×Ｖｇ（Ｔｗ）・・・（１０）
上記（７）式より、下記式（１１）となる。
Ｑ（Ｔｗ）＝Ｃｓ×（Ｖｄａｔａ＋Ｖｔｈ＋１／（α／Ｃｓ×Ｔｗ＋β））・・・（１１）
また、容量素子３１及び容量素子３２に書き込みたい電荷は、無限（∞）の時間書き込んだ時の電荷Ｑ（ｔ）であるため、以下の式（１２）が成立する。
Ｑ（∞）＝Ｃｓ×Ｖｇ（∞）・・・（１２）
Ｖｇ（∞）は、Ｖｄａｔａ＋Ｖｔｈであるから、式（１２）は、下記式（１３）となる。
Ｑ（∞）＝Ｃｓ×（Ｖｄａｔａ＋Ｖｔｈ）・・・（１３）
したがって、Ｔｗの時にＣｓから放出できなかった余剰電荷Ｑｓは、（１１）、（１３）より、式（１４）により表すことができる。
Ｑｓ＝Ｑ（Ｔｗ）－Ｑ（∞）＝Ｃｓ／（α／Ｃｓ×Ｔｗ＋β）・・・（１４）
Ｃｓ＝Ｃｓ１＋Ｃｓ２・・・（９）
そして、書き込み期間Ｔｗでの合成容量Ｃｓに溜まっている電荷Ｑ（ｔ）は、以下の式（１０）として表すことができる。
Ｑ（Ｔｗ）＝Ｃｓ×Ｖｇ（Ｔｗ）・・・（１０）
上記（７）式より、下記式（１１）となる。
Ｑ（Ｔｗ）＝Ｃｓ×（Ｖｄａｔａ＋Ｖｔｈ＋１／（α／Ｃｓ×Ｔｗ＋β））・・・（１１）
また、容量素子３１及び容量素子３２に書き込みたい電荷は、無限（∞）の時間書き込んだ時の電荷Ｑ（ｔ）であるため、以下の式（１２）が成立する。
Ｑ（∞）＝Ｃｓ×Ｖｇ（∞）・・・（１２）
Ｖｇ（∞）は、Ｖｄａｔａ＋Ｖｔｈであるから、式（１２）は、下記式（１３）となる。
Ｑ（∞）＝Ｃｓ×（Ｖｄａｔａ＋Ｖｔｈ）・・・（１３）
したがって、Ｔｗの時にＣｓから放出できなかった余剰電荷Ｑｓは、（１１）、（１３）より、式（１４）により表すことができる。
Ｑｓ＝Ｑ（Ｔｗ）－Ｑ（∞）＝Ｃｓ／（α／Ｃｓ×Ｔｗ＋β）・・・（１４）
【0058】
例えば、Ｖｄａｔａが、４．５Ｖ～０Ｖで、Ｖｔｈが１Ｖとして、Ｔｗが１６μｓする。また、Ｖｄａｔａ＝４．５Ｖ、Ｖｉｎｉ＝６Ｖの場合、Ｑｓは、式（１４）に代入すると、
Ｑｓ（４．５Ｖ）＝Ｃｓ／（α／Ｃｓ×Ｔｗ＋β）＝１０［ｐＦ］／（７×１０－６／１０［ｐＦ］×１６×１０－６＋１／（６－（４．５＋１）））
＝０．７５［ｐＣ］となる。
なお、書き込み期間Ｔｗ終了時点のＶｇとＶｄａｔａ＋Ｖｔｈとの電圧差は、０．８２［ｐＣ］／１０［ｐＦ］≒０．０８Ｖとなる。
Ｑｓ（４．５Ｖ）＝Ｃｓ／（α／Ｃｓ×Ｔｗ＋β）＝１０［ｐＦ］／（７×１０－６／１０［ｐＦ］×１６×１０－６＋１／（６－（４．５＋１）））
＝０．７５［ｐＣ］となる。
なお、書き込み期間Ｔｗ終了時点のＶｇとＶｄａｔａ＋Ｖｔｈとの電圧差は、０．８２［ｐＣ］／１０［ｐＦ］≒０．０８Ｖとなる。
【0059】
また、Ｖｄａｔａ＝０Ｖの場合、Ｑｓは、式（１４）に代入すると、
Ｑｓ（０Ｖ）＝１０［ｐＦ］／（７×１０－６／１０［ｐＦ］×１６×１０－６＋１／（６－（０＋１）））
＝０．８８［ｐＣ］となる。
Ｑｓ（０Ｖ）＝１０［ｐＦ］／（７×１０－６／１０［ｐＦ］×１６×１０－６＋１／（６－（０＋１）））
＝０．８８［ｐＣ］となる。
【0060】
上記の例から、Ｑｓは、０．７５［ｐＣ］～０．８８［ｐＣ］となることが分かる。なお、第１実施形態による実施例では、Ｖｉｎｉの値をＶｄａｔａ（ｍａｘ）＋Ｖｔｈよりも０．５Ｖ高く設定している。
【0061】
第１実施形態の実施例では、初期化（Ｖｉｎｉの印加）を容量素子３１（Ｃｓ１）のみに行い、待機期間Ｔｓが経過するまで容量素子３１（Ｃｓ１）のみゲート電極２１ｇ（電圧Ｖｇ）に接続させる。待機期間Ｔｓが経過した後より、容量素子３２（Ｃｓ２）をゲート電極２１ｇ（Ｖｇ）に接続させる。これにより、表示装置１００は、余剰となる電荷を容量素子３２（Ｃｓ２）へ流すように制御する。
【0062】
式（１４）において、Ｖｄａｔａ（ｍａｘ）印加時の電荷Ｑｓを、Ｑｓａとすると、β＝１／（Ｖｉｎｉ－（Ｖｄａｔａ（ｍａｘ）＋Ｖｔｈ））であるため、式（１５）となる。
Ｑｓａ＝Ｃｓ／（α／Ｃｓ×Ｔｗ＋１／（Ｖｉｎｉ－（Ｖｄａｔａ（ｍａｘ）＋Ｖｔｈ）））・・・（１５）
Ｖｉｎｉ＝Ｖｄａｔａ（ｍａｘ）＋Ｖｔｈ＋０．５Ｖとして、Ｑｓａを溜めることができる容量となるようにＣｓ２の値が設定される。したがって、Ｃｓ２及びＣｓ１は、下記の式により表すことができる。
Ｃｓ２＝Ｑｓａ／（Ｖｄａｔａ（ｍａｘ）＋Ｖｔｈ）
＝Ｃｓ／{（α／Ｃｓ×Ｔｗ＋１／０．５）×（Ｖｄａｔａ（ｍａｘ）＋Ｖｔｈ）}
Ｃｓ１＝Ｃｓ－Ｃｓ２
＝Ｃｓ（１－１／{（α／Ｃｓ×Ｔｗ＋１／０．５）×（Ｖｄａｔａ（ｍａｘ）＋Ｖｔｈ）}）
Ｑｓａ＝Ｃｓ／（α／Ｃｓ×Ｔｗ＋１／（Ｖｉｎｉ－（Ｖｄａｔａ（ｍａｘ）＋Ｖｔｈ）））・・・（１５）
Ｖｉｎｉ＝Ｖｄａｔａ（ｍａｘ）＋Ｖｔｈ＋０．５Ｖとして、Ｑｓａを溜めることができる容量となるようにＣｓ２の値が設定される。したがって、Ｃｓ２及びＣｓ１は、下記の式により表すことができる。
Ｃｓ２＝Ｑｓａ／（Ｖｄａｔａ（ｍａｘ）＋Ｖｔｈ）
＝Ｃｓ／{（α／Ｃｓ×Ｔｗ＋１／０．５）×（Ｖｄａｔａ（ｍａｘ）＋Ｖｔｈ）}
Ｃｓ１＝Ｃｓ－Ｃｓ２
＝Ｃｓ（１－１／{（α／Ｃｓ×Ｔｗ＋１／０．５）×（Ｖｄａｔａ（ｍａｘ）＋Ｖｔｈ）}）
【0063】
例えば、Ｃｓ＝１０ｐＦ、α＝７×１０－６、Ｖｔｈ＝１Ｖ、Ｖｄａｔａ（ｍａｘ）＝４．５Ｖ、Ｔｗ＝１６μｓとした場合のＣｓ１とＣｓ２は、
Ｃｓ１＝９．８６［ｐＦ］
Ｃｓ２＝０．１４［ｐＦ］
となる。
Ｃｓ１＝９．８６［ｐＦ］
Ｃｓ２＝０．１４［ｐＦ］
となる。
【0064】
次にＣｓ２を書き込むタイミング（待機期間Ｔｓ）は、Ｃｓ１の電荷がＱ（∞）＋４／３×Ｑｓａとなるタイミングとする。つまり、そのタイミングをＴｓとすると、下記式（１６）が成立する。
Ｑ（Ｔｓ）＝Ｑ（∞）＋４／３×Ｑｓａ・・・（１６）
Ｔｓ＝９．８５μｓ
すなわち、上記の例の場合、Ｃｓ１＝９．８６［ｐＦ］、Ｃｓ２＝０．１４［ｐＦ］、
Ｔｓ＝９．８５μｓとすることにより、書き込み期間Ｔｗ内で、ＶｇがＶｄａｔａ（ｍａｘ）＋Ｖｔｈに到達する。なお、配線抵抗等に起因して、Ｖｄａｔａ（ｍａｘ）＋Ｖｔｈに到達しない場合でも、書き込み期間Ｔｗの終了時に、ゲート信号のＧＨからＧＬへの電圧変化が、トランジスタ２３のゲート・ドレイン間の容量に作用して、図８及び図９に示すようにＶｇがさらに降下する。
Ｑ（Ｔｓ）＝Ｑ（∞）＋４／３×Ｑｓａ・・・（１６）
Ｔｓ＝９．８５μｓ
すなわち、上記の例の場合、Ｃｓ１＝９．８６［ｐＦ］、Ｃｓ２＝０．１４［ｐＦ］、
Ｔｓ＝９．８５μｓとすることにより、書き込み期間Ｔｗ内で、ＶｇがＶｄａｔａ（ｍａｘ）＋Ｖｔｈに到達する。なお、配線抵抗等に起因して、Ｖｄａｔａ（ｍａｘ）＋Ｖｔｈに到達しない場合でも、書き込み期間Ｔｗの終了時に、ゲート信号のＧＨからＧＬへの電圧変化が、トランジスタ２３のゲート・ドレイン間の容量に作用して、図８及び図９に示すようにＶｇがさらに降下する。
【0065】
（比較結果）
第１実施形態による実施例と第１比較例とを比較する。図８の例の場合、第１比較例では、ゲート電圧Ｖｇは、書き込み期間Ｔｗ終了時点において、Ｖｄａｔａ＋Ｖｔｈに到達しない。これに対して、第１実施形態による実施例では、ゲート電圧Ｖｇは、書き込み期間Ｔｗ終了時点において、Ｖｄａｔａ＋Ｖｔｈに到達する。図９の例の場合、第１比較例では、ゲート電圧Ｖｇは、書き込み期間Ｔｗ終了時点において、Ｖｄａｔａ＋Ｖｔｈに到達しない。第１実施形態による実施例では、ゲート電圧Ｖｇは、書き込み期間Ｔｗ終了時点において、第１比較例のゲート電圧Ｖｇに比べてＶｄａｔａ＋Ｖｔｈに近い値となる。この結果、第１実施形態による実施例では、第１比較例に比べて、発光素子に流れる電流を制御するトランジスタに起因した輝度ばらつきを抑制することができることが判明した。
第１実施形態による実施例と第１比較例とを比較する。図８の例の場合、第１比較例では、ゲート電圧Ｖｇは、書き込み期間Ｔｗ終了時点において、Ｖｄａｔａ＋Ｖｔｈに到達しない。これに対して、第１実施形態による実施例では、ゲート電圧Ｖｇは、書き込み期間Ｔｗ終了時点において、Ｖｄａｔａ＋Ｖｔｈに到達する。図９の例の場合、第１比較例では、ゲート電圧Ｖｇは、書き込み期間Ｔｗ終了時点において、Ｖｄａｔａ＋Ｖｔｈに到達しない。第１実施形態による実施例では、ゲート電圧Ｖｇは、書き込み期間Ｔｗ終了時点において、第１比較例のゲート電圧Ｖｇに比べてＶｄａｔａ＋Ｖｔｈに近い値となる。この結果、第１実施形態による実施例では、第１比較例に比べて、発光素子に流れる電流を制御するトランジスタに起因した輝度ばらつきを抑制することができることが判明した。
【0066】
［第２実施形態］
次に、図１０～図１２を参照して、第２実施形態による表示装置２００の構成について説明する。第２実施形態では、表示装置２００を構成するトランジスタが、ｐチャンネル型のトランジスタにより構成されている。なお、以下の説明において、第１実施形態と同じ符号を用いる場合、第１実施形態と同様の構成を示しており、特に説明がない限り先行する説明を参照する。
次に、図１０～図１２を参照して、第２実施形態による表示装置２００の構成について説明する。第２実施形態では、表示装置２００を構成するトランジスタが、ｐチャンネル型のトランジスタにより構成されている。なお、以下の説明において、第１実施形態と同じ符号を用いる場合、第１実施形態と同様の構成を示しており、特に説明がない限り先行する説明を参照する。
【0067】
図１０に示すように、第２実施形態による表示装置２００は、制御回路２０１と、ゲートドライバ２０２と、スイッチングドライバ２０４と、電源回路２０５と、表示部２１０と、を備える。
【0068】
図１１に示すように、表示部２１０は、トランジスタ２２１～２２６、電圧補償回路２３０と、を含む。電圧補償回路２３０は、容量素子２３１及び２３２と、トランジスタ２３３～２３５とを含む。第２実施形態では、トランジスタ２２１～２２６とトランジスタ２３３～２３５とは、ｐチャンネル型のトランジスタである。なお、トランジスタ２２１～２２６のうち、第１実施形態によるトランジスタ２１～２６と同様の配置関係（接続関係）については説明を省略し、第１実施形態と異なる箇所について説明する。
【0069】
容量素子２３１及び２３２と、トランジスタ２３４とは、電圧Ｖｄｄが印加された電力線５ｃに接続されている。トランジスタ２３５は、トランジスタ２２６を介して、電圧Ｖｓｓが印加された電力線５ｂに接続されている。
【0070】
図１２に示すように、ゲートドライバ２０２は、初期期間Ｔａにおいて、ｎ－１番目のゲート線２ａ（Ｇｎ－１）に電圧ＧＬを印加し、書き込み期間Ｔｗにおいて、ｎ番目のゲート線２ａ（Ｇｎ）に電圧ＧＬを印加する。また、スイッチングドライバ２０４は、消灯期間Ｔ１に電圧ＳＨを供給し、発光期間Ｔ２に電圧ＳＬを供給する。また、スイッチングドライバ２０４は、初期期間Ｔａ及び待機期間Ｔｓに電圧ＡＨを供給し、その他の期間に電圧ＡＬを供給する。
【0071】
図１２に示すように、時点ｔ２１において、消灯期間Ｔ１が開始される。そして、時点ｔ２２において初期期間Ｔａが開始され、トランジスタ２２１のゲート電極には、電圧Ｖｓｓが印加される。時点ｔ２３において、書き込み期間Ｔｗ及び待機期間Ｔｓが開始される。トランジスタ２２１のゲート電極は、電力線５ｂ（Ｖｓｓ）に対して遮断され、容量素子２３１からの電荷がゲート電極に流入する。そして、時点ｔ２４において、待機期間Ｔｓが終了し、トランジスタ２３３により容量素子２３１と容量素子２３２とがゲート電極に対して並列に接続される。これにより、トランジスタ２２１のゲート電極は、Ｖｄａｔａ＋Ｖｔｈに向かって上昇する。時点ｔ２５において、書き込み期間Ｔｗが終了する。時点ｔ２６において、発光期間Ｔ２が開始される。
【0072】
なお、電圧Ｖｓｓは、電圧Ｖｄａｔａ（ｍａｘ）よりもＶｔｈ低い電圧に設定されている。また、電圧Ｖｄａｔａ（ｍａｘ）は、第１実施形態とは異なり、電圧値としてはデータ信号のうち最も低い電圧値である。Ｖｔｈは、表示部２１０内のトランジスタのゲート電圧しきい値のばらつきの中で、最も大きな電圧値（Ｖｔｈ（ｍａｘ）と呼ぶ）よりも高い電圧値になるものを選び、更に、Ｖｓｓは、その電圧よりもＶ０だけ低い値に設定する。すなわち、Ｖｓｓは、以下の式（２１）を満たすように設定される。例えば、Ｖo≒０．５Ｖである。
Ｖｓｓ＝Ｖｄｄ－（Ｖｄａｔａ（ｍａｘ）＋Ｖｔｈ（ｍａｘ）＋Ｖ０）・・・（２１）
Ｖｓｓ＝Ｖｄｄ－（Ｖｄａｔａ（ｍａｘ）＋Ｖｔｈ（ｍａｘ）＋Ｖ０）・・・（２１）
【0073】
（第２実施形態による実施例と第２変形例との比較結果）
次に、図１３及び図１４を参照して、第２実施形態の表示装置２００による実施例と第２変形例との比較結果について説明する。第２変形例による表示装置は、第１比較例においてｎチャンネル型のトランジスタを用いた構成について、ｐチャンネル型のトランジスタに替えたものである。図１３は、第２実施形態による実施例及び第２比較例におけるデータ信号がＶｄａｔａ（ｍａｘ）の場合（輝度が最大となる値）のゲート電圧の変化を示す図である。図１４は、第２実施形態による実施例及び第２比較例におけるデータ信号がＶｄａｔａ（ｍｉｎ）の場合（輝度が最小となる値）のゲート電圧の変化を示す図である。
次に、図１３及び図１４を参照して、第２実施形態の表示装置２００による実施例と第２変形例との比較結果について説明する。第２変形例による表示装置は、第１比較例においてｎチャンネル型のトランジスタを用いた構成について、ｐチャンネル型のトランジスタに替えたものである。図１３は、第２実施形態による実施例及び第２比較例におけるデータ信号がＶｄａｔａ（ｍａｘ）の場合（輝度が最大となる値）のゲート電圧の変化を示す図である。図１４は、第２実施形態による実施例及び第２比較例におけるデータ信号がＶｄａｔａ（ｍｉｎ）の場合（輝度が最小となる値）のゲート電圧の変化を示す図である。
【0074】
図１３及び図１４に示すように、第２比較例では、書き込み期間Ｔｗ終了時においてもゲート電圧Ｖｇは、Ｖｄａｔａ＋Ｖｔｈには到達しない。これに対して、第２実施形態による実施例では、書き込み期間Ｔｗ終了時においてゲート電圧Ｖｇは、Ｖｄａｔａ＋Ｖｔｈには到達する。この結果、第２実施形態による実施例では、第２比較例に比べて、発光素子に流れる電流を制御するトランジスタに起因した輝度ばらつきを抑制することができることが判明した。
【0075】
［第３実施形態］
次に、図２、図１５及び図１６を参照して、第３実施形態による表示装置３００の構成について説明する。第３実施形態では、書き込み期間Ｔｗの終了後に、容量素子３１と容量素子３２とをゲート電極に対して並列に接続する。なお、以下の説明において、第１実施形態と同じ符号を用いる場合、第１実施形態と同様の構成を示しており、特に説明がない限り先行する説明を参照する。
次に、図２、図１５及び図１６を参照して、第３実施形態による表示装置３００の構成について説明する。第３実施形態では、書き込み期間Ｔｗの終了後に、容量素子３１と容量素子３２とをゲート電極に対して並列に接続する。なお、以下の説明において、第１実施形態と同じ符号を用いる場合、第１実施形態と同様の構成を示しており、特に説明がない限り先行する説明を参照する。
【0076】
図１５に示すように、第３実施形態による表示装置３００は、表示部１０（図２参照）と、制御回路３０１と、データドライバ３０３と、スイッチングドライバ３０４と、を備える。第３実施形態では、待機期間Ｔｓａは、書き込み期間Ｔｗよりも長い期間に設定されている。すなわち、制御回路３０１は、スイッチングドライバ２０４から出力される制御信号の電圧を書き込み期間Ｔｗ終了時点ｔ３１よりも後の時点ｔ３２において、ＡＬからＡＨに変更する。そして、制御回路３０２は、時点ｔ３２よりも後の時点ｔ３３において、消灯期間Ｔ１１が終了し、発光期間Ｔ１２が開始させる。
【0077】
これにより、第３実施形態では、書き込みによるゲート電極２１ｇと容量素子３１との間での電荷の流れが終了しているため、ゲート電極２１ｇと容量素子３１との間の電荷の流れと、ゲート電極２１ｇと容量素子３２との間の電荷の流れとを別々に見積もることが可能となり、容量素子３２の電気容量を容易に設定することができる。以下、詳細に説明する。
【0078】
第３実施形態では、Ｔｓａ＞ＴＷである。書き込み期間ｔｗ終了時点ｔ＝Ｔｗでは、以下式（３１）が成り立つ。
Ｖｇ（Ｔｗ）＝Ｖｄａｔａ＋Ｖｔｈ＋１／（α／Ｃｓ１×Ｔｗ＋β）・・・（３１）
したがって、電圧Ｖｄａｔａ＋Ｖｔｈとの差ΔＶｇは、以下の式（３２）となる。
ΔＶｇ＝１／（α／Ｃｓ１×Ｔｗ＋β）・・・（３２）
なお、ΔＶｇはＶｄａｔａに依存しない。
Ｖｇ（Ｔｗ）＝Ｖｄａｔａ＋Ｖｔｈ＋１／（α／Ｃｓ１×Ｔｗ＋β）・・・（３１）
したがって、電圧Ｖｄａｔａ＋Ｖｔｈとの差ΔＶｇは、以下の式（３２）となる。
ΔＶｇ＝１／（α／Ｃｓ１×Ｔｗ＋β）・・・（３２）
なお、ΔＶｇはＶｄａｔａに依存しない。
【0079】
書き込み後に容量素子３２をゲート電極２１ｇに接続して、十分な時間が経った場合のＶｇの値Ｖｇｐは、以下の式（３３）として表すことができる。
Ｖｇｐ＝Ｃｓ１／（Ｃｓ１＋Ｃｓ２）×（Ｖｄａｔａ＋Ｖｔｈ＋ΔＶｇ）・・・（３３）
Ｖｇｐ＝Ｃｓ１／（Ｃｓ１＋Ｃｓ２）×（Ｖｄａｔａ＋Ｖｔｈ＋ΔＶｇ）・・・（３３）
【0080】
ここで、Ｃｓ１とＣｓ２とを設定し、全てのＶｄａｔａに対して、Ｖｇｐ＝Ｖｄａｔａ＋Ｖｔｈとなるように設定することはできない。したがって、第３実施形態によるデータドライバ３０３は、あらかじめ、出力電圧を変更しＶｇｐ＝Ｖｄａｔａ＋Ｖｔｈとなるように、出力電圧Ｖｄａｔａｉを決定し、決定された電圧を出力する。
【0081】
Ｒ階調のときのＶｄａｔａ電圧をＶｄａｔａ（Ｒ）とする。Ｒは、８ｂｉｔであれば０≦Ｒ≦２５５の整数値、１０ｂｉｔであれば、０≦Ｒ≦１０２３の整数値となる。Ｒ階調のＶｄａｔａ（Ｒ）の時の目標電圧Ｖｇｄ（Ｒ）は、以下の式（３４）となる。
Ｖｇｄ（Ｒ）＝Ｖｄａｔａ（Ｒ）＋Ｖｔｈ・・・（３４）
データドライバ３０３から出力されトランジスタ２１に入力されるデータ電圧に変換するために、Ｒ階調の時に入力される電圧をＶｄａｔａｉ（Ｒ）とする。その時、到達する電圧Ｖｇｐ（Ｒ）は、以下の式（３５）となる。
Ｖｇｐ（Ｒ）＝Ｃｓ１／（Ｃｓ１＋Ｃｓ２）×（Ｖｄａｔａｉ（Ｒ）＋Ｖｔｈ＋ΔＶｇ）・・・（３５）
したがって、Ｖｇｄ（Ｒ）＝Ｖｇｐ（Ｒ）となるようにＶｄａｔａｉ（Ｒ）を決めるには、以下の式（３６）を満たす必要がある。
Ｖｄａｔａ（Ｒ）＋Ｖｔｈ＝Ｃｓ１／（Ｃｓ１＋Ｃｓ２）×（Ｖｄａｔａｉ（Ｒ）＋Ｖｔｈ＋ΔＶｇ）
Ｖｄａｔａｉ（Ｒ）＝（Ｃｓ１＋Ｃｓ２）／Ｃｓ１×Ｖｄａｔａ（Ｒ）＋Ｃｓ２／Ｃｓ１×Ｖｔｈ－ΔＶｇ・・・（３６）
この変換式に従って、制御回路３０１において階調Ｒを変換するか、又は、データドライバ３０３においてＶｄａｔａ電圧を変換する。この変換の際に、一致するＶｄａｔａに設定できない場合は、データドライバ３０３は、最も近い値に設定する。
Ｖｇｄ（Ｒ）＝Ｖｄａｔａ（Ｒ）＋Ｖｔｈ・・・（３４）
データドライバ３０３から出力されトランジスタ２１に入力されるデータ電圧に変換するために、Ｒ階調の時に入力される電圧をＶｄａｔａｉ（Ｒ）とする。その時、到達する電圧Ｖｇｐ（Ｒ）は、以下の式（３５）となる。
Ｖｇｐ（Ｒ）＝Ｃｓ１／（Ｃｓ１＋Ｃｓ２）×（Ｖｄａｔａｉ（Ｒ）＋Ｖｔｈ＋ΔＶｇ）・・・（３５）
したがって、Ｖｇｄ（Ｒ）＝Ｖｇｐ（Ｒ）となるようにＶｄａｔａｉ（Ｒ）を決めるには、以下の式（３６）を満たす必要がある。
Ｖｄａｔａ（Ｒ）＋Ｖｔｈ＝Ｃｓ１／（Ｃｓ１＋Ｃｓ２）×（Ｖｄａｔａｉ（Ｒ）＋Ｖｔｈ＋ΔＶｇ）
Ｖｄａｔａｉ（Ｒ）＝（Ｃｓ１＋Ｃｓ２）／Ｃｓ１×Ｖｄａｔａ（Ｒ）＋Ｃｓ２／Ｃｓ１×Ｖｔｈ－ΔＶｇ・・・（３６）
この変換式に従って、制御回路３０１において階調Ｒを変換するか、又は、データドライバ３０３においてＶｄａｔａ電圧を変換する。この変換の際に、一致するＶｄａｔａに設定できない場合は、データドライバ３０３は、最も近い値に設定する。
【0082】
なお、第３実施形態による容量素子３１の電気容量及び容量素子３２の電気容量は、例えば、０階調の時にＶｄａｔａｉ（０）＝Ｖｄａｔａ（０）となる値に設定される。この場合、以下の式（３７）が成り立つ。
Ｃｓ２＝Ｃｓ１×ΔＶｇ／（Ｖｄａｔａ（０）＋Ｖｔｈ）・・・（３７）
第３実施形態によれば、書き込み信号の補正精度が入力階調に寄らなくなり、正確に補正をすることが可能になる。
Ｃｓ２＝Ｃｓ１×ΔＶｇ／（Ｖｄａｔａ（０）＋Ｖｔｈ）・・・（３７）
第３実施形態によれば、書き込み信号の補正精度が入力階調に寄らなくなり、正確に補正をすることが可能になる。
【0083】
［変形等］
以上、上述した実施形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施形態を適宜変形して実施することが可能である。
以上、上述した実施形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施形態を適宜変形して実施することが可能である。
【0084】
（１）上記第１及び第３実施形態では、トランジスタの全てをｎチャンネル型のトランジスタにより構成し、上記第２実施形態では、トランジスタの全てをｐチャンネル型のトランジスタにより構成する例を示したが、本開示はこれに限られない。すなわち、トランジスタの一部をｎチャンネル型のトランジスタにより構成し、他部をｐチャンネル型のトランジスタにより構成してもよい。
【0085】
（２）上記第１～第３実施形態では、発光素子の例として、μＬＥＤ、ｍｉｎｉＬＥＤ、又はＯＬＥＤ（有機ＥＬ素子）を挙げたが、本開示はこれに限られない。例えば、発光素子として、μＬＥＤ、ｍｉｎｉＬＥＤ、又はＯＬＥＤに該当しないＬＥＤを採用してもよい。
【0086】
（３）上記第１～第３実施形態では、第１の電極としてソース電極、第２の電極としてドレイン電極を用いたが、本開示はこれに限られない。第１の電極としてドレイン電極、第２の電極としてソース電極を用いてもよい。
【0087】
また、上述した構成は、以下のように説明することができる。
【0088】
第１の構成に係る表示装置は、発光素子と、前記発光素子に流れる電流を制御する第１トランジスタと、前記第１トランジスタのソース電極又は前記第１トランジスタのドレイン電極のうちの一方の電極である第１の電極と前記発光素子との間に接続された第２トランジスタと、前記第１トランジスタのソース電極又は前記第１トランジスタのドレイン電極のうちの他方の電極である第２の電極と前記第１トランジスタのゲート電極との間に接続された第３トランジスタと、前記第１の電極にデータ信号を供給する駆動回路と、前記第１トランジスタのゲート電極に接続された電圧補償回路と、を備え、前記駆動回路は、初期期間において、前記第１トランジスタのゲート電極に前記データ信号の電圧と異なる電圧値を有する初期電圧を供給し、前記初期期間の後の書き込み期間において、前記第１の電極に前記データ信号を供給し、前記第３トランジスタを導通させ、前記電圧補償回路は、前記ゲート電極に接続された第１容量素子と、前記第１容量素子に接続された第２容量素子と、前記ゲート電極と前記第２容量素子とに接続された第１スイッチであって、導通することにより前記第１容量素子と前記第２容量素子とを並列に接続する第１スイッチと、前記第１トランジスタのゲート電極と、前記初期電圧を供給する電圧源とを導通させた状態と、前記第１トランジスタのゲート電極と前記電圧源とを遮断した状態とを切り替える第２スイッチと、を含み、前記電圧補償回路は、前記書き込み期間の開始時点に、前記第２スイッチにより前記第１トランジスタのゲート電極と前記電圧源とが導通した状態から遮断した状態に切り替え、前記書き込み期間の開始時点よりも後に、前記第１スイッチを導通させ、前記駆動回路は、前記第１スイッチを導通させた時点よりも後の発光期間において、前記第２トランジスタを導通させる（第１の構成）。
【0089】
上記第１の構成によれば、書き込み期間の開始時点よりも後に、第１トランジスタのゲート電極から第２容量素子へ電荷を流すことができる。第２容量素子へ電荷を流すことにより、第１トランジスタのゲート電極の電位の低下を加速させることができる。このため、ゲート電極の電位を、データ信号の電圧に第１トランジスタのゲートしきい値電圧を加えた値に近づけることができる。これにより、発光素子に流れる電流を制御するトランジスタに起因した輝度ばらつきを抑制することができる。
【0090】
第１の構成において、前記電圧補償回路は、前記書き込み期間の開始時点よりも後で、かつ、前記書き込み期間内に、前記第１スイッチの導通を開始させるように構成されてもよい（第２の構成）。
【0091】
上記第２の構成によれば、書き込み期間内に、ゲート電極の電位を、データ信号の電圧に第１トランジスタのゲートしきい値電圧を加えた値に近づけることができる。この結果、書き込み期間が終了した後に、ゲート電極の電位を、データ信号の電圧に第１トランジスタのゲートしきい値電圧を加えた値に近づける場合に比べて、迅速に発光素子の発光を開始させることができる。
【0092】
第１の構成において、前記電圧補償回路は、前記書き込み期間の終了時点よりも後で、かつ、前記発光期間の開始時点よりも前に、前記第１スイッチの導通を開始させるように構成されてもよい（第３の構成）。
【0093】
上記第３の構成によれば、書き込み期間における、ゲート電極から第１容量素子への電荷の移動が終了した後に、ゲート電極から第２容量素子へ電荷を移動させることができる。これにより、書き込み期間にゲート電極から第１容量素子及び第２容量素子の両方に電荷を移動させる場合に比べて、表示装置の設計を行う際に、ゲート電極から第２容量素子への電荷の移動量（移動時間）を容易に見積もることができる。
【0094】
第１～第３の構成のいずれか１つにおいて、前記電圧補償回路は、前記書き込み期間の開始時点よりも前の期間に、前記第２容量素子を短絡させる第３スイッチを、さらに含んでもよい（第４の構成）。
【0095】
上記第４の構成によれば、ゲート電極から第２容量素子に電荷を移動させる前に、第２容量素子に残存した電荷を予め消失させることができる。この結果、残存した電荷に起因して、ゲート電極から第２容量素子に電荷の移動が制限されてしまうことを防止することができる。
【0096】
第１～第４の構成のいずれか１つにおいて、前記第１容量素子の電気容量は、前記第２容量素子の電気容量はよりも大きく構成してもよい（第５の構成）。
【0097】
上記第５の構成によれば、ゲート電極から第２容量素子に電荷を移動させる時間を短くすることができる。
【0098】
第６の構成に係る表示装置の制御方法は、発光素子と、前記発光素子に流れる電流を制御する第１トランジスタと、前記第１トランジスタのソース電極又は前記第１トランジスタのドレイン電極のうちの一方の電極である第１の電極と前記発光素子との間に接続された第２トランジスタと、前記第１トランジスタのソース電極又は前記第１トランジスタのドレイン電極のうちの他方の電極である第２の電極と前記第１トランジスタのゲート電極との間に接続された第３トランジスタと、前記第１の電極にデータ信号を供給する駆動回路と、前記第１トランジスタのゲート電極に接続された電圧補償回路と、を備え、前記電圧補償回路は、前記ゲート電極に接続された第１容量素子と、前記第１容量素子に接続された第２容量素子と、前記ゲート電極と前記第２容量素子とに接続された第１スイッチであって、導通することにより前記第１容量素子と前記第２容量素子とを並列に接続する第１スイッチと、前記第１トランジスタのゲート電極と、前記データ信号の電圧と異なる電圧値を有する初期電圧を供給する電圧源とを導通させた状態と、前記第１トランジスタのゲート電極と前記電圧源とを遮断した状態とを切り替える第２スイッチと、を含む、表示装置の制御方法であって、初期期間において、前記第１トランジスタのゲート電極に前記初期電圧を供給し、前記初期期間の後の書き込み期間において、前記第１の電極に前記データ信号を供給し、前記第３トランジスタを導通させ、前記書き込み期間の開始時点に、前記第２スイッチにより前記第１トランジスタのゲート電極と前記電圧源とが導通した状態から遮断した状態に切り替え、前記書き込み期間の開始時点よりも後に、前記第１スイッチを導通させ、前記第１スイッチを導通させた時点よりも後の発光期間において、前記第２トランジスタを導通させる（第６の構成）。
【0099】
上記第６の構成によれば、発光素子に流れる電流を制御するトランジスタに起因した輝度ばらつきを抑制することが可能な表示装置の制御方法を提供することができる。
【符号の説明】
【0100】
１、２０１、３０１：制御回路、２、２０２：ゲートドライバ、３、２０３、３０３：データドライバ、４、２０４、３０４：スイッチングドライバ、５、２０５：電源回路、１０、２１０：表示部、１１：発光素子、２１～２６、３３～３５、２２１～２２６、２３３～２３５：トランジスタ、２１ｄ：ドレイン電極、２１ｇ：ゲート電極、２１ｓ：ソース電極、３０、２３０：電圧補償回路、３１、２３１：容量素子（第１容量素子）、３２、２３２：容量素子（第２容量素子）、１００、２００、３００：表示装置
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】