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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024154579
(43)【公開日】2024-10-31
(54)【発明の名称】半導体装置の制御システム
(51)【国際特許分類】
H01L 25/00 20060101AFI20241024BHJP
H01L 25/07 20060101ALI20241024BHJP
【ＦＩ】
H01L25/00 B
H01L25/04 C
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023068476
(22)【出願日】2023-04-19
(71)【出願人】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】100088672
【弁理士】
【氏名又は名称】吉竹 英俊
(74)【代理人】
【識別番号】100088845
【弁理士】
【氏名又は名称】有田 貴弘
(72)【発明者】
【氏名】附田 正則
(72)【発明者】
【氏名】大塚 翔瑠
(57)【要約】
【課題】本開示は、半導体モジュールの大型化を防ぐことが可能な半導体装置の制御システムを提供することを目的とする。
【解決手段】本開示による半導体装置の制御システムは、取得部と検出部と判断部と出力部とを備え、検出部は両面プリント基板に設けられたコイル構造、往路、および復路で構成され、コイル構造は両面プリント基板の表層および裏層と、内側貫通ビアおよび外側貫通ビアとを含み、往路および復路は表層または裏層において平面視で周回するように設けられ、内側貫通ビアおよび外側貫通ビアは周回に沿って等間隔に設けられ、往路または復路の一方は表層および裏層において、内側貫通ビアと外側貫通ビアとに接続されかつ内側貫通ビアまたは外側貫通ビアの周辺以外の少なくとも一部が平面視で重畳し、往路または復路の他方は内側貫通ビアまたは外側貫通ビアに対してコイル構造とは反対側において往路または復路の一方に沿うように設けられている。
【選択図】図１
【解決手段】本開示による半導体装置の制御システムは、取得部と検出部と判断部と出力部とを備え、検出部は両面プリント基板に設けられたコイル構造、往路、および復路で構成され、コイル構造は両面プリント基板の表層および裏層と、内側貫通ビアおよび外側貫通ビアとを含み、往路および復路は表層または裏層において平面視で周回するように設けられ、内側貫通ビアおよび外側貫通ビアは周回に沿って等間隔に設けられ、往路または復路の一方は表層および裏層において、内側貫通ビアと外側貫通ビアとに接続されかつ内側貫通ビアまたは外側貫通ビアの周辺以外の少なくとも一部が平面視で重畳し、往路または復路の他方は内側貫通ビアまたは外側貫通ビアに対してコイル構造とは反対側において往路または復路の一方に沿うように設けられている。
【選択図】図１
【特許請求の範囲】
【請求項1】
ＰＷＭ（Pulse Width Modulation）信号を取得する取得部と、
半導体装置を流れる電流の磁界信号を検出する検出部と、
前記取得部が取得した前記ＰＷＭ信号と、前記検出部が検出した前記磁界信号とに基づいて、前記半導体装置を流れる電流を判断する判断部と、
前記判断部の判断結果に基づいて前記半導体装置を制御する制御信号を出力する出力部と、
を備え、
前記検出部は、両面プリント基板に設けられたコイル構造、往路、および復路で構成され、
前記コイル構造は、前記両面プリント基板の表層と、前記両面プリント基板の裏層と、前記両面プリント基板を貫通して前記表層と前記裏層とを接続する内側貫通ビアおよび外側貫通ビアとを含み、
前記往路および前記復路は、前記表層または前記裏層において平面視で周回するように設けられ、
前記内側貫通ビアおよび前記外側貫通ビアは、前記周回に沿って等間隔に設けられ、
前記往路または前記復路の一方は、前記表層および前記裏層において、前記内側貫通ビアと前記外側貫通ビアとに接続され、かつ前記内側貫通ビアまたは前記外側貫通ビアの周辺以外の少なくとも一部が平面視で重畳し、
前記往路または前記復路の他方は、前記内側貫通ビアまたは前記外側貫通ビアに対して前記コイル構造とは反対側において、前記往路または前記復路の一方に沿うように設けられている、半導体装置の制御システム。
半導体装置を流れる電流の磁界信号を検出する検出部と、
前記取得部が取得した前記ＰＷＭ信号と、前記検出部が検出した前記磁界信号とに基づいて、前記半導体装置を流れる電流を判断する判断部と、
前記判断部の判断結果に基づいて前記半導体装置を制御する制御信号を出力する出力部と、
を備え、
前記検出部は、両面プリント基板に設けられたコイル構造、往路、および復路で構成され、
前記コイル構造は、前記両面プリント基板の表層と、前記両面プリント基板の裏層と、前記両面プリント基板を貫通して前記表層と前記裏層とを接続する内側貫通ビアおよび外側貫通ビアとを含み、
前記往路および前記復路は、前記表層または前記裏層において平面視で周回するように設けられ、
前記内側貫通ビアおよび前記外側貫通ビアは、前記周回に沿って等間隔に設けられ、
前記往路または前記復路の一方は、前記表層および前記裏層において、前記内側貫通ビアと前記外側貫通ビアとに接続され、かつ前記内側貫通ビアまたは前記外側貫通ビアの周辺以外の少なくとも一部が平面視で重畳し、
前記往路または前記復路の他方は、前記内側貫通ビアまたは前記外側貫通ビアに対して前記コイル構造とは反対側において、前記往路または前記復路の一方に沿うように設けられている、半導体装置の制御システム。
【請求項2】
前記検出部が検出した前記磁界信号を積分演算する積分演算部をさらに備え、
前記判断部は、前記積分演算部が積分演算した信号と、前記取得部が取得した前記ＰＷＭ信号とに基づいて、前記半導体装置を流れる電流を判断する、請求項１に記載の半導体装置の制御システム。
前記判断部は、前記積分演算部が積分演算した信号と、前記取得部が取得した前記ＰＷＭ信号とに基づいて、前記半導体装置を流れる電流を判断する、請求項１に記載の半導体装置の制御システム。
【請求項3】
前記両面プリント基板は、ゲートドライブ基板と同一の基板である、請求項１または２に記載の半導体装置の制御システム。
【請求項4】
前記両面プリント基板は、ゲートドライブ基板とは異なる基板である、請求項１または２に記載の半導体装置の制御システム。
【請求項5】
前記検出部は、２ｉｎ１モジュールの直流端子または当該直流端子に接続された導体と磁気結合している、請求項１または２に記載の半導体装置の制御システム。
【請求項6】
前記検出部は、６ｉｎ１モジュールの直流端子または当該直流端子に接続された導体と磁気結合している、請求項１または２に記載の半導体装置の制御システム。
【請求項7】
前記半導体装置は、マルチゲートＩＧＢＴ（Insulated Gate Bipolar Transistor）、ゲート付きダイオード、ＲＣ（Reverse Conducting）－ＩＧＢＴ、マルチゲートＲＣ－ＩＧＢＴ、およびＳｉＣ－ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のうちのいずれかである、請求項１または２に記載の半導体装置の制御システム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置の制御システムに関する。
【背景技術】
【0002】
従来、半導体モジュールを流れる電流を測定する方法として、コイルを内蔵した電流センサチップを半導体モジュールに組み込む方法が開示されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１８０８９５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１では、電流センサチップを内蔵しているため、半導体モジュールが大型化するという問題があった。
【0005】
本開示は、このような問題を解決するためになされたものであり、半導体モジュールの大型化を防ぐことが可能な半導体装置の制御システムを提供することを目的とする。
【課題を解決するための手段】
【0006】
上記の課題を解決するために、本開示による半導体装置の制御システムは、ＰＷＭ（Pulse Width Modulation）信号を取得する取得部と、半導体装置を流れる電流の磁界信号を検出する検出部と、取得部が取得したＰＷＭ信号と、検出部が検出した磁界信号とに基づいて、半導体装置を流れる電流を判断する判断部と、判断部の判断結果に基づいて半導体装置を制御する制御信号を出力する出力部とを備え、検出部は、両面プリント基板に設けられたコイル構造、往路、および復路で構成され、コイル構造は、両面プリント基板の表層と、両面プリント基板の裏層と、両面プリント基板を貫通して表層と裏層とを接続する内側貫通ビアおよび外側貫通ビアとを含み、往路および復路は、表層または裏層において平面視で周回するように設けられ、内側貫通ビアおよび外側貫通ビアは、周回に沿って等間隔に設けられ、往路または復路の一方は、表層および裏層において、内側貫通ビアと外側貫通ビアとに接続され、かつ内側貫通ビアまたは外側貫通ビアの周辺以外の少なくとも一部が平面視で重畳し、往路または復路の他方は、内側貫通ビアまたは外側貫通ビアに対してコイル構造とは反対側において、往路または復路の一方に沿うように設けられている。
【発明の効果】
【0007】
本開示によれば、半導体モジュールの大型化を防ぐことが可能となる。
【図面の簡単な説明】
【0008】
【図1】実施の形態１に係る半導体装置の制御システムの構成の一例を示すブロック図である。
【図2】実施の形態１に係る検出部の構成の一例を示す平面図である。
【図3】実施の形態１に係る検出部の構成の一例を示す断面図である。
【図4】実施の形態１に係る検出部の表層の一例を示す平面図である。
【図5】実施の形態１に係る検出部の裏層の一例を示す平面図である。
【図6】実施の形態２に係る半導体装置の制御システムの構成の一例を示すブロック図である。
【図7】従来技術に係る半導体モジュールとゲートドライブ基板との組み合わせの一例を示す平面図である。
【図8】実施の形態３に係る半導体モジュールとゲートドライブ基板との組み合わせの一例を示す平面図である。
【図9】実施の形態５に係る半導体装置の制御システムを適用した半導体モジュールとその回路図との関係を示す図である。
【図10】実施の形態５に係るＰＷＭ信号および磁界信号に基づく電流の判定方法を説明するための図である。
【図11】実施の形態５に係るＰＷＭ信号および磁界信号に基づく電流の判定方法を説明するための図である。
【図12】実施の形態５に係るＰＷＭ信号および磁界信号に基づく電流の判定方法を説明するための図である。
【図13】実施の形態５の変形例に係る半導体モジュールとゲートドライブ基板との組み合わせの一例を示す平面図である。
【発明を実施するための形態】
【0009】
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置の制御システムの構成の一例を示すブロック図である。実施の形態１に係る半導体装置の制御システムは、取得部１と、検出部２と、判断部３と、出力部４とを備えている。なお、以下では、半導体装置はＩＧＢＴ（Insulated Gate Bipolar Transistor）であるものとして説明する。
図１は、実施の形態１に係る半導体装置の制御システムの構成の一例を示すブロック図である。実施の形態１に係る半導体装置の制御システムは、取得部１と、検出部２と、判断部３と、出力部４とを備えている。なお、以下では、半導体装置はＩＧＢＴ（Insulated Gate Bipolar Transistor）であるものとして説明する。
【0010】
取得部１は、ＰＷＭ（Pulse Width Modulation）信号を取得する。ＰＷＭ信号は、図示しない半導体装置を制御する際に用いられる信号である。
【0011】
検出部２は、半導体装置を流れる電流（コレクタ電流）の磁界信号を検出する。検出部２の詳細は後述する。
【0012】
判断部３は、取得部１が取得したＰＷＭ信号と、検出部２が検出した磁界信号とに基づいて、半導体装置を流れる電流を判断する。具体的には、判断部３は、半導体装置を流れる電流の向きおよび大きさを判断する。
【0013】
出力部４は、判断部３の判断結果に基づいて半導体装置を制御する制御信号（ゲート信号）を出力する。
【0014】
図２は、実施の形態１に係る検出部２の構成の一例を示す平面図である。図３は、検出部２の構成の一例を示す断面図である。図４は、検出部２の表層１１の一例を示す平面図である。図５は、検出部２の裏層１２の一例を示す平面図である。
【0015】
検出部２は、両面プリント基板１０に設けられたコイル構造、往路８、および復路９で構成されたロゴスキコイルである。
【0016】
コイル構造は、両面プリント基板１０の表層１１と、両面プリント基板１０の裏層１２と、両面プリント基板１０を貫通して表層１１と裏層１２とを接続する内側貫通ビア６および外側貫通ビア７とを含む。また、両面プリント基板１０は開口部５を有し、開口部５を通るように端子または配線が設けられている。端子または配線には、半導体装置を流れる電流が導通する。
【0017】
内側貫通ビア６は、両面プリント基板１０の開口部５に沿って等間隔に周回するように設けられている。外側貫通ビア７は、内側貫通ビア６の外側を等間隔に周回するように設けられている。
【0018】
両面プリント基板１０の表層１１において、復路９は、一端が内側貫通ビア６に接続され、他端が当該内側貫通ビア６に対向する外側貫通ビア７（一端が接続された内側貫通ビア６の最近に設けられた外側貫通ビア７）の隣に設けられた外側貫通ビア７に接続されている（図２，３，４参照）。図２，４に示すように、復路９は、内側貫通ビア６から当該内側貫通ビア６の最近に設けられた外側貫通ビア７に向かう直線と、当該最近に設けられた外側貫通ビア７から隣の外側貫通ビア７に向かう直線とを含む。
【0019】
また、両面プリント基板１０の裏層１２において、復路９は、一端が内側貫通ビア６に接続され、他端が当該内側貫通ビア６に対向する外側貫通ビア７（一端が接続された内側貫通ビア６の最近に設けられた外側貫通ビア７）に接続されている（図２，３，５参照）。
【0020】
両面プリント基板１０の表層１１および裏層１２に設けられた復路９は、外側貫通ビア７の周辺以外の一部が平面視で重畳している（図２，３参照）。すなわち、復路９は、両面プリント基板１０の断面において環状であり、断面の中心を軸としたらせん状の経路となっている。
【0021】
両面プリント基板１０の表層１１において、往路８は、外側貫通ビア７に対してコイル構造とは反対側において、復路９に沿うように設けられている（図２参照）。具体的には、往路８は、外側貫通ビア７の外側に沿って設けられている。また、往路８は、一端のみが外側貫通ビア７に接続されている（図２参照）。
【0022】
図２に示すように、往路８は、外側貫通ビア７の外側を反時計回りに一周して外側貫通ビア７に接続されている。そして、復路９は、当該外側貫通ビア７から開口部５を時計回りに一周して往路８とともに引き出される。このように、往路８および復路９は一続きに設けられており、それぞれの一端が引き出される。この引き出された両端に、開口部５を通るように設けられた端子または配線を導通する電流に対応する電圧が誘起される。誘起された電圧は、電流の微分信号であり、検出部２が検出する磁界信号に相当する。
【0023】
上記より、両面プリント基板１０でロゴスキコイルを構成することができるため、非常に安価であり、半導体モジュールの大型化を防ぐことが可能となる。また、復路９が等間隔に設けられ、表層１１および裏層１２において復路９の多くの部分が平面視で重畳し、かつ往路８と復路９との位置が近いため、開口部５を通るように設けられた端子または配線を導通する電流を高精度に検出することが可能となる。
【0024】
従って、実施の形態１に係る半導体装置の制御システムによれば、高精度に検出された電流に応じて半導体装置を最適に制御することが可能となり、半導体装置の大幅な低損失化および高信頼化を図ることができる。
【0025】
なお、飛躍的な低損失化が期待できながら従来のゲート制御では使いこなすことができなかった、チップの表裏にゲート構造を有する両面ゲートＲＣ（Reverse Conducting）－ＩＧＢＴを搭載した半導体装置についても、実施の形態１に係る半導体装置の制御システムを適用することが可能となる。
【0026】
＜実施の形態２＞
図６は、実施の形態２に係る半導体装置の制御システムの構成の一例を示すブロック図である。実施の形態２に係る半導体装置の制御システムは、検出部２と判断部３との間に積分演算部１３を備えることを特徴としている。その他の構成は、実施の形態１に係る半導体装置の制御システムと同様であるため、ここでは詳細な説明を省略する。
図６は、実施の形態２に係る半導体装置の制御システムの構成の一例を示すブロック図である。実施の形態２に係る半導体装置の制御システムは、検出部２と判断部３との間に積分演算部１３を備えることを特徴としている。その他の構成は、実施の形態１に係る半導体装置の制御システムと同様であるため、ここでは詳細な説明を省略する。
【0027】
積分演算部１３は、検出部２が検出した磁界信号を積分演算する。上述の通り、磁界信号は電流の微分信号である。従って、積分演算部１３が磁界信号を積分すると、当該磁界信号は電流に変換される。
【0028】
判断部３は、積分演算部１３が積分演算した信号と、取得部１が取得したＰＷＭ信号とに基づいて、半導体装置を流れる電流を判断する。このとき、判断部３は、積分演算部１３が積分演算した信号を用いているため、電流の大きさを判断しやすくなる。また、積分演算部１３が積分演算を行うことによって、磁界信号の細かな変化が平均化されるため、磁界信号に含まれるノイズが除去される。
【0029】
なお、判断部３は、積分演算部１３が積分演算した信号だけでなく、検出部２が検出した磁界信号も用いて判断してもよい。この場合、判断部３は、積分演算部１３が積分演算した信号と、検出部２が検出した磁界信号と、取得部１が取得したＰＷＭ信号とに基づいて、半導体装置を流れる電流を判断することになる。
【0030】
＜実施の形態３＞
図７は、従来技術に係る半導体モジュールとゲートドライブ基板との組み合わせの一例を示す平面図である。図８は、実施の形態３に係る半導体モジュールとゲートドライブ基板との組み合わせの一例を示す平面図である。図７，８に示す半導体モジュールは、半導体装置としてＩＧＢＴを搭載しているが、これに限定されるものではない。
図７は、従来技術に係る半導体モジュールとゲートドライブ基板との組み合わせの一例を示す平面図である。図８は、実施の形態３に係る半導体モジュールとゲートドライブ基板との組み合わせの一例を示す平面図である。図７，８に示す半導体モジュールは、半導体装置としてＩＧＢＴを搭載しているが、これに限定されるものではない。
【0031】
図７に示す従来技術に係る半導体モジュールでは、直流端子（後述の図９に示す高電圧直流端子１４，１５および低電圧直流端子１９，２０）と、出力端子（後述の図９に示す出力端子１６，１７，１８）との間にゲートドライブ基板（図中のハッチングが施された基板）が設けられている。
【0032】
一方、図８に示す実施の形態３に係る半導体モジュールでは、直流端子が通る開口部（図２に示す開口部５）を有する両面プリント基板１０が設けられている。この両面プリント基板１０は、ゲートドライブ基板と同一の基板である。すなわち、検出部２は、ゲートドライブ基板に形成されている。これにより、従来のゲートドライブ基板から大きく変更することなく半導体装置を制御することができる。また、両面プリント基板１０とゲートドライブ基板とを一体にすることによって、取り扱いが容易となり、ノイズが少なく信頼性が高くなる。
【0033】
＜実施の形態４＞
実施の形態４に係る半導体装置の制御システムでは、両面プリント基板１０は、ゲートドライブ基板とは異なる基板であることを特徴としている（図示せず）。すなわち、検出部２は、ゲートドライブ基板とは異なる別の基板に形成されている。その他の構成は、実施の形態１または２と同様であるため、ここでは説明を省略する。
実施の形態４に係る半導体装置の制御システムでは、両面プリント基板１０は、ゲートドライブ基板とは異なる基板であることを特徴としている（図示せず）。すなわち、検出部２は、ゲートドライブ基板とは異なる別の基板に形成されている。その他の構成は、実施の形態１または２と同様であるため、ここでは説明を省略する。
【0034】
上記の構成は、例えば、従来のゲートドライブ基板に、半導体モジュールに内蔵したロゴスキコイルからの信号を入力するような場合に適用される。ゲートドライブ基板の形状に制約がある場合は、上記のように別個の基板とした方が、本開示に係る半導体装置の制御システムを適用しやすくなる可能性がある。また、両面プリント基板１０とゲートドライブ基板とを別個にすることによって、従来のゲートドライブ基板からの変更を最小限に留めることができる。
【0035】
＜実施の形態５＞
図９は、実施の形態５に係る半導体装置の制御システムを適用した半導体モジュールとその回路図との関係を示す図である。図９では、半導体モジュールが２ｉｎ１モジュールである場合を例示している。半導体装置は、図９に示すＩＧＢＴおよびダイオードを含む。
図９は、実施の形態５に係る半導体装置の制御システムを適用した半導体モジュールとその回路図との関係を示す図である。図９では、半導体モジュールが２ｉｎ１モジュールである場合を例示している。半導体装置は、図９に示すＩＧＢＴおよびダイオードを含む。
【0036】
図９に示すように、両面プリント基板１０は、高電圧直流端子１４，１５および低電圧直流端子１９，２０のそれぞれが通る開口部（図１に示す開口部５）を有している。検出部２は、各開口部を取り囲むように形成されている（図２～５参照）。このような構成とすることによって、検出部２は、高電圧直流端子１４，１５および低電圧直流端子１９，２０のそれぞれと磁気結合する。高電圧直流端子１４，１５および低電圧直流端子１９，２０のそれぞれを流れる電流は、パルス状であり、出力端子１６，１７，１８よりも大きな磁界信号を発生する。従って、検出部２は、磁界信号の検出が容易になる。
【0037】
なお、図９では、高電圧直流端子１４，１５および低電圧直流端子１９，２０のそれぞれが両面プリント基板１０の開口部を通る場合を例示しているが、高電圧直流端子１４，１５および低電圧直流端子１９，２０のそれぞれに接続された導体（配線）が両面プリント基板１０の開口部を通るようにしてもよい。
【0038】
図１０～１２は、実施の形態５に係るＰＷＭ信号および磁界信号に基づく電流の判定方法を説明するための図である。
【0039】
図１０に示すように、任意の同じタイミングにおけるＰＷＭ信号（高電圧側ゲート電圧制御信号、低電圧側ゲート電圧制御信号）と磁気信号（高電圧側コレクタ電流信号、低電圧側コレクタ電流信号）とを参照すると、ＩＧＢＴの動作では、ＰＷＭ信号および磁気信号のそれぞれの変化が逆であり、このタイミングではＩＧＢＴに電流が流れていることが判る。
【0040】
一方、任意の同じタイミングにおけるＰＷＭ信号（高電圧側ゲート電圧制御信号、低電圧側ゲート電圧制御信号）と磁気信号（高電圧側コレクタ電流信号、低電圧側コレクタ電流信号）とを参照すると、ダイオードの動作では、ＰＷＭ信号および磁気信号のそれぞれの変化が同じであり、このタイミングではダイオードに電流が流れていることが判る。
【0041】
上記のようにして、判断部３は、半導体装置を流れる電流の向きおよび大きさを判断する。すなわち、図１２に示すように、判断部３は、ＰＷＭ信号および磁界信号の変化が逆であれば半導体装置（ＩＧＢＴ）に順電流が流れていると判断し、ＰＷＭ信号および磁界信号の同じであれば半導体装置（ダイオード）に逆電流が流れていると判断する。
【0042】
＜実施の形態５の変形例＞
図１３は、実施の形態５の変形例に係る半導体モジュールとゲートドライブ基板との組み合わせの一例を示す平面図である。
図１３は、実施の形態５の変形例に係る半導体モジュールとゲートドライブ基板との組み合わせの一例を示す平面図である。
【0043】
高電圧直流端子１４，１５と低電圧直流端子１９，２０とが近接して、高電圧直流端子１４，１５および低電圧直流端子１９，２０のそれぞれにロゴスキコイル（検出部２）を形成することができない場合がある。このような場合、図１３に示すように、高電圧直流端子１４，１５および低電圧直流端子１９，２０をまとめて１つのロゴスキコイルを形成してもよい。具体的には、ロゴスキコイルは、高電圧直流端子１４，１５および低電圧直流端子１９，２０をまとめた周囲に形成される。
【0044】
上記の構成とした場合、ロゴスキコイルを形成しやすくなり信号強度が大きくなるが、ＩＧＢＴおよびダイオードのそれぞれの電流を分離しにくくなる。
【0045】
＜実施の形態６＞
実施の形態６では、半導体モジュールが６ｉｎ１モジュールであることを特徴としている。その他の構成は、実施の形態５と同様であるため、ここでは説明を省略する。
実施の形態６では、半導体モジュールが６ｉｎ１モジュールであることを特徴としている。その他の構成は、実施の形態５と同様であるため、ここでは説明を省略する。
【0046】
半導体モジュールが６ｉｎ１モジュールである場合、検出部２は、最も信号強度が高い直流端子を流れる電流の磁界信号を検出する。
【0047】
＜実施の形態７＞
実施の形態７では、本開示に係る半導体装置の制御システムを使用した場合に高い効果が得られる応用例について説明する。
実施の形態７では、本開示に係る半導体装置の制御システムを使用した場合に高い効果が得られる応用例について説明する。
【0048】
＜半導体装置がＲＣ－ＩＧＢＴである場合＞
ＲＣ－ＩＧＢＴにおいて、ダイオード動作中では、ホール注入を促進するために、ゲートはオフ状態であることが望ましい。また、ダイオードの逆回復前では、ホール注入を抑制するために、ゲートはオン状態（デッドタイム無し）であることが望ましい。
ＲＣ－ＩＧＢＴにおいて、ダイオード動作中では、ホール注入を促進するために、ゲートはオフ状態であることが望ましい。また、ダイオードの逆回復前では、ホール注入を抑制するために、ゲートはオン状態（デッドタイム無し）であることが望ましい。
【0049】
しかし、従来の半導体装置の制御システムでは、ＩＧＢＴまたはダイオードのいずれを電流が流れているのかを判断することができないため、上記のような理想的なゲート制御を行うことができない。すなわち、従来の半導体装置の制御システムでは、ダイオード動作中ではゲートがオン状態となってホール注入が抑制され、ダイオードの逆回復前ではゲートがオフ状態となってホール注入が促進されるという、上記のような理想的なゲート制御とは正反対の状況であった。
【0050】
本開示に係る半導体装置の制御システムは、ＩＧＢＴまたはダイオードのいずれに電流が流れているのかを検出し、電流の変化のタイミングを検出することができる。従って、上記のような理想的なゲート制御が可能となる。
【0051】
なお、デッドタイムを短くする方法としては、磁界信号をゲート信号のタイミングで用いる方法と、デッドタイムを従来よりも短く設定しておき、万が一の短絡発生時の保護信号として磁界信号を用いる方法とがある。
【0052】
＜半導体装置が両面ゲートＲＣ－ＩＧＢＴである場合＞
両面ゲートＲＣ－ＩＧＢＴは、ＩＧＢＴとダイオードとで電流経路を共通化することができるため、チップの小型化が可能であり、瞬間的にホールを減らすことによってＩＧＢＴのターンオフ損失およびダイオードの逆回復損失を大幅に減らすことが可能である。
両面ゲートＲＣ－ＩＧＢＴは、ＩＧＢＴとダイオードとで電流経路を共通化することができるため、チップの小型化が可能であり、瞬間的にホールを減らすことによってＩＧＢＴのターンオフ損失およびダイオードの逆回復損失を大幅に減らすことが可能である。
【0053】
しかし、両面ゲートＲＣ－ＩＧＢＴでは、表面ゲートがオン状態かつ裏面ゲートがオフ状態である場合にＩＧＢＴが動作するのに対して、表面ゲートがオフ状態かつ裏面ゲートがオン状態である場合にダイオードが動作するため正反対のゲート制御が必要となり、従来のゲート制御では使いこなすことができなかった。
【0054】
本開示に係る半導体装置の制御システムは、電流の方向、大きさ、および電流の変化のタイミングを検出することができるため、電流に応じたゲート制御パターンを用いたり、デッドタイムの最小化したりすることが可能となる。すなわち、本開示に係る半導体装置の制御システムによれば、両面ゲートＲＣ－ＩＧＢＴを搭載した半導体モジュールのゲート制御を行うことが可能となる。
【0055】
＜半導体装置がＳｉＣ－ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である場合＞
ＳｉＣ－ＭＯＳＦＥＴは、本来は単体でも内蔵ダイオード（バイポーラダイオード）または同期整流ダイオードを用いることが可能である。しかし、ダイオード動作時、またはデッドタイムにバイポーラ動作することによって、結晶欠陥が拡がって損失が増加し、最悪の場合はＳｉＣ－ＭＯＳＦＥＴの破壊に至る。従って、ＳｉＣ－ＭＯＳＦＥＴでは、外付けのダイオードを設けたり、ショットキーバリアダイオードを内蔵したりするなどの対策が取られている。
ＳｉＣ－ＭＯＳＦＥＴは、本来は単体でも内蔵ダイオード（バイポーラダイオード）または同期整流ダイオードを用いることが可能である。しかし、ダイオード動作時、またはデッドタイムにバイポーラ動作することによって、結晶欠陥が拡がって損失が増加し、最悪の場合はＳｉＣ－ＭＯＳＦＥＴの破壊に至る。従って、ＳｉＣ－ＭＯＳＦＥＴでは、外付けのダイオードを設けたり、ショットキーバリアダイオードを内蔵したりするなどの対策が取られている。
【0056】
本開示に係る半導体装置の制御システムでは、デッドタイムをなくすか最短化することによって、欠陥の拡張を影響のない範囲に抑えることができる可能性がある。
【0057】
＜その他の半導体装置＞
上記で例示した以外の半導体装置としては、シングルゲートＩＧＢＴ、ゲート付きダイオード、マルチゲートＩＧＢＴ、マルチゲートＲＣ－ＩＧＢＴなどが挙げられる。これらの半導体装置を本開示に係る半導体装置の制御システムに適用した場合であっても、電流に応じたゲート制御パターンを用いたり、デッドタイムを短縮したりすることによって、低損失化を図ることができる。
上記で例示した以外の半導体装置としては、シングルゲートＩＧＢＴ、ゲート付きダイオード、マルチゲートＩＧＢＴ、マルチゲートＲＣ－ＩＧＢＴなどが挙げられる。これらの半導体装置を本開示に係る半導体装置の制御システムに適用した場合であっても、電流に応じたゲート制御パターンを用いたり、デッドタイムを短縮したりすることによって、低損失化を図ることができる。
【0058】
なお、本開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【0059】
＜付記＞
以下、本開示の諸態様を付記としてまとめて記載する。
以下、本開示の諸態様を付記としてまとめて記載する。
【0060】
（付記１）
ＰＷＭ（Pulse Width Modulation）信号を取得する取得部と、
半導体装置を流れる電流の磁界信号を検出する検出部と、
前記取得部が取得した前記ＰＷＭ信号と、前記検出部が検出した前記磁界信号とに基づいて、前記半導体装置を流れる電流を判断する判断部と、
前記判断部の判断結果に基づいて前記半導体装置を制御する制御信号を出力する出力部と、
を備え、
前記検出部は、両面プリント基板に設けられたコイル構造、往路、および復路で構成され、
前記コイル構造は、前記両面プリント基板の表層と、前記両面プリント基板の裏層と、前記両面プリント基板を貫通して前記表層と前記裏層とを接続する内側貫通ビアおよび外側貫通ビアとを含み、
前記往路および前記復路は、前記表層または前記裏層において平面視で周回するように設けられ、
前記内側貫通ビアおよび前記外側貫通ビアは、前記周回に沿って等間隔に設けられ、
前記往路または前記復路の一方は、前記表層および前記裏層において、前記内側貫通ビアと前記外側貫通ビアとに接続され、かつ前記内側貫通ビアまたは前記外側貫通ビアの周辺以外の少なくとも一部が平面視で重畳し、
前記往路または前記復路の他方は、前記内側貫通ビアまたは前記外側貫通ビアに対して前記コイル構造とは反対側において、前記往路または前記復路の一方に沿うように設けられている、半導体装置の制御システム。
（付記２）
前記検出部が検出した前記磁界信号を積分演算する積分演算部をさらに備え、
前記判断部は、前記積分演算部が積分演算した信号と、前記取得部が取得した前記ＰＷＭ信号とに基づいて、前記半導体装置を流れる電流を判断する、付記１に記載の半導体装置の制御システム。
（付記３）
前記両面プリント基板は、ゲートドライブ基板と同一の基板である、付記１または２に記載の半導体装置の制御システム。
（付記４）
前記両面プリント基板は、ゲートドライブ基板とは異なる基板である、付記１または２に記載の半導体装置の制御システム。
（付記５）
前記検出部は、２ｉｎ１モジュールの直流端子または当該直流端子に接続された導体と磁気結合している、付記１から４に記載の半導体装置の制御システム。
（付記６）
前記検出部は、６ｉｎ１モジュールの直流端子または当該直流端子に接続された導体と磁気結合している、付記１から４に記載の半導体装置の制御システム。
（付記７）
前記半導体装置は、マルチゲートＩＧＢＴ（Insulated Gate Bipolar Transistor）、ゲート付きダイオード、ＲＣ（Reverse Conducting）－ＩＧＢＴ、マルチゲートＲＣ－ＩＧＢＴ、およびＳｉＣ－ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のうちのいずれかである、付記１から６に記載の半導体装置の制御システム。
ＰＷＭ（Pulse Width Modulation）信号を取得する取得部と、
半導体装置を流れる電流の磁界信号を検出する検出部と、
前記取得部が取得した前記ＰＷＭ信号と、前記検出部が検出した前記磁界信号とに基づいて、前記半導体装置を流れる電流を判断する判断部と、
前記判断部の判断結果に基づいて前記半導体装置を制御する制御信号を出力する出力部と、
を備え、
前記検出部は、両面プリント基板に設けられたコイル構造、往路、および復路で構成され、
前記コイル構造は、前記両面プリント基板の表層と、前記両面プリント基板の裏層と、前記両面プリント基板を貫通して前記表層と前記裏層とを接続する内側貫通ビアおよび外側貫通ビアとを含み、
前記往路および前記復路は、前記表層または前記裏層において平面視で周回するように設けられ、
前記内側貫通ビアおよび前記外側貫通ビアは、前記周回に沿って等間隔に設けられ、
前記往路または前記復路の一方は、前記表層および前記裏層において、前記内側貫通ビアと前記外側貫通ビアとに接続され、かつ前記内側貫通ビアまたは前記外側貫通ビアの周辺以外の少なくとも一部が平面視で重畳し、
前記往路または前記復路の他方は、前記内側貫通ビアまたは前記外側貫通ビアに対して前記コイル構造とは反対側において、前記往路または前記復路の一方に沿うように設けられている、半導体装置の制御システム。
（付記２）
前記検出部が検出した前記磁界信号を積分演算する積分演算部をさらに備え、
前記判断部は、前記積分演算部が積分演算した信号と、前記取得部が取得した前記ＰＷＭ信号とに基づいて、前記半導体装置を流れる電流を判断する、付記１に記載の半導体装置の制御システム。
（付記３）
前記両面プリント基板は、ゲートドライブ基板と同一の基板である、付記１または２に記載の半導体装置の制御システム。
（付記４）
前記両面プリント基板は、ゲートドライブ基板とは異なる基板である、付記１または２に記載の半導体装置の制御システム。
（付記５）
前記検出部は、２ｉｎ１モジュールの直流端子または当該直流端子に接続された導体と磁気結合している、付記１から４に記載の半導体装置の制御システム。
（付記６）
前記検出部は、６ｉｎ１モジュールの直流端子または当該直流端子に接続された導体と磁気結合している、付記１から４に記載の半導体装置の制御システム。
（付記７）
前記半導体装置は、マルチゲートＩＧＢＴ（Insulated Gate Bipolar Transistor）、ゲート付きダイオード、ＲＣ（Reverse Conducting）－ＩＧＢＴ、マルチゲートＲＣ－ＩＧＢＴ、およびＳｉＣ－ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のうちのいずれかである、付記１から６に記載の半導体装置の制御システム。
【符号の説明】
【0061】
１ 取得部、２ 検出部、３ 判断部、４ 出力部、５ 開口部、６ 内側貫通ビア、７ 外側貫通ビア、８ 往路、９ 復路、１０ 両面プリント基板、１１ 表層、１２ 裏層、１３ 積分演算部、１４，１５ 高電圧直流端子、１６，１７，１８ 出力端子、１９，２０ 低電圧直流端子、２１，２２，２３，２４，２５，２６，２７，２８ 端子。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】