特開 2024-154645 電源制御装置、スイッチング電源、車両

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024154645

(43)【公開日】2024-10-31

(54)【発明の名称】電源制御装置、スイッチング電源、車両

(51)【国際特許分類】

   H02M 3/155 20060101AFI20241024BHJP

【ＦＩ】

H02M3/155 H

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023068583

(22)【出願日】2023-04-19

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】神作 潔

【テーマコード（参考）】

5H730

【Ｆターム（参考）】

5H730AS04

5H730AS05

5H730BB13

5H730BB14

5H730BB57

5H730DD04

5H730FD01

5H730FF02

5H730FG05

(57)【要約】

【課題】適切なオフスキップ制御を実現する。
【解決手段】電源制御装置１００は、入力電圧Ｖｉから出力電圧Ｖｏを生成するスイッチング電源Ａの出力段ＨＢを形成するスイッチ素子１のデューティ制御を行うコントローラ１２を備える。コントローラ１２は、スイッチ素子１の周期的なオフ遷移をスキップするオフスキップ機能を備える。コントローラ１２は、オフスキップ機能が働いているときには出力電圧Ｖｏの帰還制御に基づくリセット信号ＲＳＴを無視してスイッチ素子１をオン状態に維持する。
【選択図】図１

【特許請求の範囲】

【請求項1】

入力電圧から出力電圧を生成するスイッチング電源の出力段を形成するスイッチ素子のデューティ制御を行うように構成されたコントローラを備え、
前記コントローラは、前記スイッチ素子の周期的なオフ遷移をスキップするオフスキップ機能を備え、前記オフスキップ機能が働いているときには前記出力電圧の帰還制御に基づくリセット信号を無視して前記スイッチ素子をオン状態に維持する、電源制御装置。

【請求項2】

前記出力電圧に応じた帰還電圧と所定の基準電圧との差分に応じて誤差信号を生成するように構成された第１アンプと、
所定のスイッチング周波数でセット信号を生成するように構成されたオシレータと、
前記誤差信号又はこれに応じた制御信号とランプ信号とを比較して前記リセット信号を生成するように構成されたコンパレータと、
をさらに備え、
前記コントローラは、前記オフスキップ機能が働いていないときには、前記セット信号に応じて前記スイッチ素子をオン状態とし、前記リセット信号に応じて前記スイッチ素子をオフ状態とする、請求項１に記載の電源制御装置。

【請求項3】

前記出力段に流れる電流に応じた電流検出信号を生成するように構成された電流検出回路と、
前記誤差信号と前記電流検出信号との差分に応じて前記制御信号を生成するように構成された第２アンプと、
をさらに備える、請求項２に記載の電源制御装置。

【請求項4】

前記スイッチ素子がオフ状態であるときにキャパシタを充電することにより前記スイッチ素子の駆動電圧を生成するように構成されたブートストラップ回路をさらに備える、請求項１に記載の電源制御装置。

【請求項5】

前記コントローラは、前記スイッチ素子をオフ状態とするときに少なくとも最小オフ期間に亘って前記スイッチ素子をオフ状態に維持する、請求項４に記載の電源制御装置。

【請求項6】

前記コントローラは、
クロック端に前記セット信号が入力されてデータ端に固定電圧が入力されてリセット端に前記リセット信号が入力されて出力端から第１出力信号を出力するように構成された第１Ｄフリップフロップと、
クロック端に反転セット信号が入力されてデータ端に前記第１出力信号が入力されて出力端から第２出力信号を出力するように構成された第２Ｄフリップフロップと、
前記セット信号の論理レベルを反転させて前記反転セット信号を生成するように構成されたインバータと、
前記第１出力信号及び前記第２出力信号から前記スイッチ素子のデューティ制御信号を生成するように構成された論理ゲートと、
を含む、請求項１に記載の電源制御装置。

【請求項7】

請求項１に記載の電源制御装置と、
前記電源制御装置により駆動される前記出力段と、
を備える、スイッチング電源。

【請求項8】

前記スイッチ素子は、Ｎチャネル型である、請求項７に記載のスイッチング電源。

【請求項9】

前記出力段は、降圧型、昇圧型、昇降圧型又は反転型である、請求項７に記載のスイッチング電源。

【請求項10】

請求項７に記載のスイッチング電源と、
前記スイッチング電源に前記入力電圧を供給するように構成されたバッテリと、
を備える、車両。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、電源制御装置、スイッチング電源及び車両に関する。

【背景技術】

【0002】

従来、入力電圧から所望の出力電圧を生成するスイッチング電源が様々なアプリケーションで用いられている。

【0003】

なお、上記に関連する従来技術の一例としては、本願出願人による特許文献１を挙げることができる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００８－６７４５４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、従来のスイッチング電源（特にこれに用いられる電源制御装置）では、オフスキップ制御について改善の余地があった。

【課題を解決するための手段】

【0006】

例えば、本開示に係る電源制御装置は、入力電圧から出力電圧を生成するスイッチング電源の出力段を形成するスイッチ素子のデューティ制御を行うように構成されたコントローラを備え、前記コントローラは、前記スイッチ素子の周期的なオフ遷移をスキップするオフスキップ機能を備え、前記オフスキップ機能が働いているときには前記出力電圧の帰還制御に基づくリセット信号を無視して前記スイッチ素子をオン状態に維持する。

【0007】

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

【発明の効果】

【0008】

本開示に係る電源制御装置によれば、適切なオフスキップ制御が可能となる。

【図面の簡単な説明】

【0009】

【図1】図１は、スイッチング電源の全体構成を示す図である。

【図2】図２は、コントローラの第１実施形態（比較例）を示す図である。

【図3】図３は、第１実施形態のオフスキップ機能を示す図である。

【図4】図４は、スイッチング周波数のヒステリシス特性を示す図である。

【図5】図５は、第１実施形態における制御信号とオンデューティとの関係を示す図である。

【図6】図６は、分周動作によりインダクタ電流の実際値とサンプリング値との間にギャップが生じる様子を示す図である。

【図7】図７は、疑似電流生成回路の導入例を示す図である。

【図8】図８は、分周動作とＰＷＭ動作の違いを説明するための図である。

【図9】図９は、分周動作の開始／解除閾値のヒステリシス要因を示す図である。

【図10】図１０は、ヒステリシス発生条件と発生有無を説明するための図である。

【図11】図１１は、分周動作の開始前後を示す図である。

【図12】図１２は、コントローラの第２実施形態を示す図である。

【図13】図１３は、第２実施形態のオフスキップ機能を示す図である。

【図14】図１４は、第２実施形態における制御信号とオンデューティとの関係を示す図である。

【図15】図１５は、車両の外観を示す図である。

【発明を実施するための形態】

【0010】

＜スイッチング電源（全体構成）＞
図１は、スイッチング電源Ａの全体構成を示す図である。本実施形態のスイッチング電源Ａは、入力電圧Ｖｉから出力電圧Ｖｏ（＜Ｖｉ）を生成して負荷Ｚに供給する降圧型ＤＣ／ＤＣコンバータである。本図に即して述べると、スイッチング電源Ａは、電源制御装置１００と、これに外付けされる種々のディスクリート部品（例えばインダクタＬ１、キャパシタＣ１及びＣ２、並びに、抵抗Ｒ１及びＲ２）と、を備える。

【0011】

電源制御装置１００は、スイッチング電源Ａのハーフブリッジ出力段ＨＢ（後出の出力素子１及び整流素子２を含む）を制御するように構成された半導体集積回路装置（いわゆる電源制御ＩＣ［integrated circuit］）である。

【0012】

なお、電源制御装置１００は、装置外部との電気的な接続を確立するための手段として外部端子Ｔ１～Ｔ５を備えている。外部端子Ｔ１は、電源端子である。外部端子Ｔ２は、スイッチ出力端子である。外部端子Ｔ３は、接地端子である。外部端子Ｔ４は、帰還入力端子である。外部端子Ｔ５は、ブートストラップ端子である。もちろん、電源制御装置１００には、上記以外の外部端子が設けられてもよい。

【0013】

電源制御装置１００の外部接続について説明する。外部端子Ｔ１は、入力電圧Ｖｉの印加端に接続される。外部端子Ｔ２は、インダクタＬ１の第１端に接続される。外部端子Ｔ３は、接地電圧ＧＮＤ（＝０Ｖ）の印加端に接続される。外部端子Ｔ４は、抵抗Ｒ１及びＲ２それぞれの第１端に接続される。外部端子Ｔ５は、キャパシタＣ２の第１端に接続される。キャパシタＣ１の第１端と、インダクタＬ１、キャパシタＣ２及び抵抗Ｒ１それぞれの第２端は、いずれも出力電圧Ｖｏの印加端（＝負荷Ｚの第１端）に接続される。キャパシタＣ１、抵抗Ｒ２及び負荷Ｚそれぞれの第２端は、いずれも接地電圧ＧＮＤの印加端に接続される。

【0014】

＜電源制御装置＞
引き続き、図１を参照しながら電源制御装置１００の内部構成について説明する。電源制御装置１００は、出力素子１と、整流素子２と、エラーアンプ３と、ソフトスタート回路４と、位相補償回路５と、電流検出回路６と、ｇｍアンプ７と、位相補償回路８と、オシレータ９と、ランプ信号生成回路１０と、コンパレータ１１と、コントローラ１２と、ドライバ１３と、ダイオード１４と、を備える。

【0015】

出力素子１と整流素子２は、Ｎチャネル型ＭＯＳＦＥＴ［metal oxide semiconductor field effect transistor］であってもよい。Ｎチャネル型ＭＯＳＦＥＴは、同サイズのＰチャネル型ＭＯＳＦＥＴと比べて一般にオン抵抗値が低い。従って、高電圧・大電流を取り扱うアプリケーションでは、出力素子１及び整流素子２としてＮチャネル型ＭＯＳＦＥＴが用いられるとよい。

【0016】

出力素子１のドレインは、外部端子Ｔ１に接続されている。出力素子１のソースと整流素子２のドレインは、いずれも外部端子Ｔ２に接続されている。整流素子２のソースは、外部端子Ｔ３に接続されている。出力素子１及び整流素子２それぞれのゲートは、ゲート駆動信号Ｇ１及びＧ２の印加端にそれぞれ接続されている。このように接続される出力素子１及び整流素子２は、それぞれ、スイッチング電源Ａのハーフブリッジ出力段ＨＢを形成する上側スイッチ素子及び下側スイッチ素子として機能する。

【0017】

なお、出力素子１及び整流素子２は、ゲー駆動ト信号Ｇ１及びＧ２に応じて相補的にスイッチング駆動される。ここでの「相補的」という文言は、出力素子１と整流素子２のオン／オフ状態が完全に逆転している場合のみならず、双方の同時オフ期間（いわゆるデッドタイム）が設けられている場合も含むものとして広義に解されるべきである。

【0018】

例えば、ゲート駆動信号Ｇ１がハイレベル（＝Ｖｂ）であり、ゲート駆動信号Ｇ２がローレベル（＝ＧＮＤ）である場合を考える。この場合、出力素子１がオン状態となり、整流素子２がオフ状態となる。その結果、外部端子Ｔ１から出力素子１を介して外部端子Ｔ２に至る電流経路に上側インダクタ電流ＩＬ１が流れ、インダクタＬ１に電気エネルギが蓄えられる。この状態は、ハーフブリッジ出力段ＨＢのオン期間Ｔｏｎに相当する。

【0019】

一方、ゲート駆動信号Ｇ１がローレベル（＝Ｖｓｗ）であり、ゲート駆動信号Ｇ２がハイレベル（＝Ｖｒｅｇ）である場合を考える。この場合、出力素子１がオフ状態となり、整流素子２がオン状態となる。その結果、インダクタＬ１に蓄えられた電気エネルギが無くなるまで、外部端子Ｔ３から整流素子２を介して外部端子Ｔ２に至る電流経路に下側インダクタ電流ＩＬ２が流れる。この状態は、ハーフブリッジ出力段ＨＢのオフ期間Ｔｏｆｆに相当する。

【0020】

このように、電源制御装置１００によるハーフブリッジ出力段ＨＢのスイッチング駆動が繰り返されることにより、外部端子Ｔ２に矩形波状のスイッチ電圧Ｖｓｗが現れる。従って、インダクタＬ１とキャパシタＣ１によるスイッチ電圧Ｖｓｗの平滑化により直流の出力電圧Ｖｏが得られる。

【0021】

なお、出力素子１及び整流素子２は、それぞれ、電源制御装置１００に外付けされてもよい。その場合には、ゲート駆動信号Ｇ１及びＧ２をそれぞれ外部出力するための外部端子が必要となる。また、出力素子１及び整流素子２は、それぞれ、Ｎチャネル型のＩＧＢＴ［insulated gate bipolar transistor］であってもよい。

【0022】

また、整流素子２は、ダイオードであってもよい。すなわち、スイッチング電源Ａの整流方式については、同期整流方式に限らずダイオード整流方式が採用されても構わない。

【0023】

また、スイッチング電源Ａの出力段は、降圧型に限らず、昇圧型、昇降圧型又は反転型（負出力型）であってもよい。

【0024】

エラーアンプ３（＝第１アンプに相当）は、２つの非反転入力端（＋）にそれぞれ入力される所定の基準電圧Ｖｒｅｆ及びソフトスタート電圧Ｖｓｓのうちいずれか低い方と、外部端子Ｔ４を介して反転入力端（－）に入力される帰還電圧Ｖｆｂ（＝出力電圧Ｖｏの分圧電圧）との差分に応じて誤差信号Ｖｅｒｒを生成する。エラーアンプ３は、電流出力型のｇｍアンプであってもよい。例えば、Ｖｆｂ＜Ｖｒｅｆ（又はＶｓｓ）であるときには、エラーアンプ３から位相補償回路５に向けて電流が流し込まれる。その結果、誤差信号Ｖｅｒｒが引き上げられる。逆に、Ｖｆｂ＞Ｖｒｅｆ（又はＶｓｓ）であるときには、位相補償回路５からエラーアンプ３に向けて電流が引き込まれる。その結果、誤差信号Ｖｅｒｒが引き下げられる。

【0025】

ソフトスタート回路４は、スイッチング電源Ａの起動時又は再起動時において、所定の傾きを持って緩やかに上昇するソフトスタート電圧Ｖｓｓを生成する。

【0026】

位相補償回路５は、エラーアンプ３の出力端と接地端との間に接続されたＲＣ回路であってもよい。なお、位相補償回路５を形成する容量値及び抵抗値については、それぞれ、電圧帰還ループのゲインを考慮して適宜設定されるとよい。また、位相補償回路５の一部又は全部は、電源制御装置１００に外付けされてもよい。

【0027】

電流検出回路６は、ハーフブリッジ出力段ＨＢに流れる電流（例えば下側インダクタ電流ＩＬ２）に応じた電流検出信号Ｉｓｎｓを生成する。

【0028】

ｇｍアンプ７（＝第２アンプに相当）は、非反転入力端（＋）に入力される誤差信号Ｖｅｒｒと、反転入力端（－）に入力される電流検出信号Ｉｓｎｓとの差分に応じて制御信号Ｖｃを生成する。例えば、Ｖｅｒｒ＞Ｉｓｎｓであるときには、ｇｍアンプ７から位相補償回路８に向けて電流が流し込まれる。その結果、制御信号Ｖｃが引き上げられる。逆に、Ｖｅｒｒ＞Ｉｓｎｓであるときには、位相補償回路８からｇｍアンプ７に向けて電流が引き込まれる。その結果、制御信号Ｖｃが引き下げられる。

【0029】

このように、電流検出回路６とｇｍアンプ７によれば、電流帰還制御（いわゆるカレントモード制御）が可能となる。従って、スイッチング電源Ａの負荷応答性が高められる。ただし、電流帰還制御のトポロジとしては、ｇｍアンプ７を用いる方式以外にも様々な方式（ランプ信号Ｖｒに電流検出信号Ｉｓｎｓを足し合わせる方式など）が採用され得る。

【0030】

位相補償回路８は、ｇｍアンプ７の出力端と接地端との間に接続されたＲＣ回路であってもよい。なお、位相補償回路８を形成する容量値及び抵抗値については、それぞれ、電流帰還ループのゲインを考慮して適宜設定されるとよい。また、位相補償回路８の一部又は全部は、電源制御装置１００に外付けされてもよい。

【0031】

オシレータ９は、所定のスイッチング周波数Ｆｓｗでセット信号ＳＥＴを生成する。

【0032】

ランプ信号生成回路１０は、セット信号ＳＥＴに同期して三角波状又は鋸波状のランプ信号Ｖｒを生成する。

【0033】

コンパレータ１１は、ｇｍアンプ７から非反転入力端（＋）に入力される制御信号Ｖｃと、ランプ信号生成回路１０から反転入力端（－）に入力されるランプ信号Ｖｒとを比較してリセット信号ＲＳＴを生成する。従って、リセット信号ＲＳＴは、Ｖｃ＞Ｖｒであるときにハイレベルとなり、Ｖｃ＜Ｖｒであるときにローレベルとなる。

【0034】

コントローラ１２は、セット信号ＳＥＴ及びリセット信号ＲＳＴに応じてハーフブリッジ出力段ＨＢのスイッチング制御（特に出力素子１のデューティ制御）を行うように、ゲート制御信号Ｓ１及びＳ２を生成する。コントローラ１２は、基本的にセット信号ＳＥＴに応じて出力素子１のオンタイミングを決定する。また、コントローラ１２は、基本的にリセット信号ＲＳＴに応じて出力素子１のオフタイミングを決定する。

【0035】

なお、コントローラ１２は、上記した基本機能以外にも様々な付加機能（軽負荷時の逆流防止機能、及び、異常検出時の出力シャットダウン機能など）を備える。

【0036】

また、コントローラ１２は、例えば、入力電圧Ｖｉと出力電圧Ｖｏとの差が小さいときに出力素子１の周期的なオフ遷移をスキップするオフスキップ機能（＝スイッチング周波数Ｆｓｗの分周機能）も備える。同機能については後ほど詳述する。

【0037】

ドライバ１３は、ゲート制御信号Ｓ１及びＳ２に応じてゲート駆動信号Ｇ１及びＧ２を生成する。ドライバ１３は、例えば、ゲート制御信号Ｓ１がハイレベル（＝Ｖｒｅｇ）であるときにゲート駆動信号Ｇ１をハイレベル（＝Ｖｂ）とし、ゲート制御信号Ｓ１がローレベル（＝ＧＮＤ）であるときにゲート駆動信号Ｇ１をローレベル（＝Ｖｓｗ）とする。また、ドライバ１３は、例えば、ゲート制御信号Ｓ２がハイレベル（＝Ｖｒｅｇ）であるときにゲート駆動信号Ｇ２をハイレベル（＝Ｖｒｅｇ）とし、ゲート制御信号Ｓ２がローレベル（＝ＧＮＤ）であるときにゲート駆動信号Ｇ２をローレベル（＝ＧＮＤ）とする。

【0038】

ダイオード１４のアノードは、内部電源電圧Ｖｒｅｇの印加端に接続される。ダイオード１４のカソードは、外部端子Ｔ５（＝ブースト電圧Ｖｂの印加端）に接続される。このように接続されるダイオード１４は、先出のキャパシタＣ２と共にブートストラップ回路ＢＳＴを形成する。

【0039】

ブートストラップ回路ＢＳＴの動作について簡単に説明する。出力素子１がオフ状態で整流素子２がオン状態であるときには、外部端子Ｔ２のスイッチ電圧Ｖｓｗがローレベル（＝ＧＮＤ）となる。そのため、ダイオード１４が順バイアス状態となる。従って、内部電源電圧ＶｒｅｇによりキャパシタＣ２が充電される。このとき、ブースト電圧Ｖｂは、内部電源電圧Ｖｒｅｇからダイオード１４の順方向降下電圧Ｖｆを差し引いた電圧値（＝Ｖｒｅｇ－Ｖｆ）となる。

【0040】

一方、出力素子１がオン状態で整流素子２がオフ状態であるときには、スイッチ電圧Ｖｓｗがローレベル（＝ＧＮＤ）からハイレベル（＝Ｖｉ）に立ち上がる。このとき、キャパシタＣ２の電荷保存則により、ブースト電圧Ｖｂもスイッチ電圧Ｖｓｗの上昇分だけ引き上げられる。すなわち、ブースト電圧Ｖｂは、入力電圧ＶｉよりもキャパシタＣ２の両端間電圧（＝Ｖｒｅｇ－Ｖｆ）だけ高い電圧（＝Ｖｉ＋Ｖｒｅｇ－Ｖｆ）まで上昇する。

【0041】

このように、ブートストラップ回路ＢＳＴは、出力素子１がオフ状態であるときにキャパシタＣ２を充電することによりブースト電圧Ｖｂを生成する。ブースト電圧Ｖｂは、出力素子１の駆動電圧としてドライバ１３に供給される。従って、ドライバ１３は、ゲート駆動信号Ｇ１のハイレベル（＝出力素子１をオン状態とするためのオン電圧）を入力電圧Ｖｉよりも高めることができる。その結果、出力素子１が確実にオン状態とされる。

【0042】

＜コントローラ（第１実施形態）＞
図２は、コントローラ１２の第１実施形態（＝後出の第２実施形態（図６）と対比される比較例に相当）を示す図である。本実施形態のコントローラ１２は、Ｄフリップフロップ１２０を含む。

【0043】

Ｄフリップフロップ１２０は、クロック端（＞）にセット信号ＳＥＴが入力される。Ｄフリップフロップ１２０は、データ端（Ｄ）に固定電圧（例えばハイレベル電圧Ｖｄｄ）が入力される。Ｄフリップフロップ１２０は、リセット端（Ｒ）にリセット信号ＲＳＴが入力される。Ｄフリップフロップ１２０は、出力端（Ｑ）からデューティ制御信号Ｓ０を出力する。

【0044】

すなわち、Ｄフリップフロップ１２０は、セット信号ＳＥＴとリセット信号ＲＳＴに応じてデューティ制御信号Ｓ０の論理レベルを切り替える。例えば、Ｄフリップフロップ１２０は、セット信号ＳＥＴの立下りタイミングでデータ端（Ｄ）の固定電圧をラッチ出力する。その結果、デューティ制御信号Ｓ０がハイレベル（＝Ｖｄｄ）にセットされる。また、例えば、Ｄフリップフロップ１２０は、リセット信号ＲＳＴの立下りタイミングでデューティ制御信号Ｓ０をローレベルにリセットする。

【0045】

なお、デューティ制御信号Ｓ０は、出力素子１のオンデューティＤｏｎ（＝スイッチング周期Ｔｓｗに占めるオン期間Ｔｏｎの割合、Ｄｏｎ＝Ｔｏｎ／Ｔｓｗ）を決定する。先出のゲート制御信号Ｓ１及びＳ２は、基本的にデューティ制御信号Ｓ０から生成される。

【0046】

また、先にも述べられているように、コントローラ１２は、例えば、入力電圧Ｖｉと出力電圧Ｖｏとの差が小さいときに出力素子１の周期的なオフ遷移をスキップするオフスキップ機能を備える。以下では、このオフスキップ機能について詳述する。

【0047】

＜オフスキップ機能（第１実施形態）＞
電源制御装置１００では、出力素子１としてＮチャネル型のＭＯＳＦＥＴが用いられている。そのため、出力素子１を確実にオン状態とするためには、出力素子１のゲートに入力電圧Ｖｉ（＝スイッチ電圧Ｖｓｗのハイレベル）よりも高いゲート駆動信号Ｇ１を印加する必要がある。そこで、電源制御装置１００では、ドライバ１３の駆動電圧生成手段としてブートストラップ回路ＢＳＴが採用されている。

【0048】

ただし、ブートストラップ回路ＢＳＴは、キャパシタＣ２の充電期間を必要とする。すなわち、スイッチ電圧Ｖｓｗよりも高いブースト電圧Ｖｂを生成するためには、出力素子１がオフ状態とされて整流素子２がオン状態とされるオフ期間Ｔｏｆｆ（＝Ｔｓｗ－Ｔｏｎ）が必須となる。

【0049】

そこで、電源制御装置１００では、キャパシタＣ２の充電動作に支障を来さないように最小オフ期間Ｔｏｆｆ＿ｍｉｎ（＝オフ期間Ｔｏｆｆの最小値）が確保されている。逆の見方をすると、電源制御装置１００では、最大オン期間Ｔｏｎ＿ｍａｘ（＝オン期間Ｔｏｎの最大値）が制限されている。

【0050】

このように、ブートストラップ回路ＢＳＴを採用した電源制御装置１００では、出力素子１のオンデューティＤｏｎを１（＝１００％）とすることができない。そのため、例えば、入力電圧Ｖｉと出力電圧Ｖｏとの差が小さいときには、最小オフ期間Ｔｏｆｆ＿ｍｉｎの確保（＝最大オン期間Ｔｏｎ＿ｍａｘの制限）に起因して出力電圧Ｖｏが目標値から低下してしまうおそれがある。

【0051】

このような出力低下を抑制するための対策として、コントローラ１２は、オフスキップ機能を備える。

【0052】

図３は、第１実施形態のオフスキップ機能を示す図である。本図では、上から順に、セット信号ＳＥＴ、制御信号Ｖｃ（破線）及びランプ信号Ｖｒ（実線）、リセット信号ＲＳＴ、並びに、デューティ制御信号Ｓ０が描写されている。

【0053】

時刻ｔ１１において、セット信号ＳＥＴがローレベルに立ち下がると、デューティ制御信号Ｓ０がハイレベルにセットされる。その結果、出力素子１がオン状態とされて整流素子２がオフ状態とされる。また、セット信号ＳＥＴがローレベルに立ち下がると、ランプ信号Ｖｒが所定の傾きで上昇し始める。

【0054】

時刻ｔ１２では、時刻ｔ１１でセット信号ＳＥＴがローレベルに立ち下がってから時刻ｔ１３でセット信号ＳＥＴがハイレベルに立ち上がるまでの間に、制御信号Ｖｃとランプ信号Ｖｒが交差する。このとき、リセット信号ＲＳＴがローレベルに立ち下がるので、デューティ制御信号Ｓ０がローレベルにリセットされる。その結果、出力素子１がオフ状態とされて整流素子２がオン状態とされる。

【0055】

時刻ｔ１３において、セット信号ＳＥＴがハイレベルに立ち上がると、ランプ信号Ｖｒが初期値（例えば０Ｖ）にリセットされる。

【0056】

時刻ｔ１４において、セット信号ＳＥＴがローレベルに立ち下がると、デューティ制御信号Ｓ０が再びハイレベルにセットされる。その結果、出力素子１がオン状態とされて整流素子２がオフ状態とされる。また、時刻ｔ１４において、セット信号ＳＥＴがローレベルに立ち下がると、ランプ信号Ｖｒが所定の傾きで再び上昇し始める。

【0057】

なお、セット信号ＳＥＴの或るサイクルの立下りタイミングから次サイクルの立下りタイミングまでの間隔（＝時刻ｔ１１～ｔ１４）は、スイッチング周期Ｔｓｗに相当する。デューティ制御信号Ｓ０のハイレベル期間は、オン期間Ｔｏｎに相当する。デューティ制御信号Ｓ０のローレベル期間は、オフ期間Ｔｏｆｆ（＝Ｔｓｗ－Ｔｏｎ）に相当する。

【0058】

このように、コントローラ１２は、オフスキップ機能が働いていないときには、セット信号ＳＥＴに応じて出力素子１をオン状態とし、リセット信号ＲＳＴに応じて出力素子１をオフ状態とする。従って、オンデューティＤｏｎは、制御信号Ｖｃが高いほど大きくなるようにＰＷＭ［pulse width modulation］制御される。

【0059】

次に、時刻ｔ１４～ｔ１５で示されるように、例えば入力電圧Ｖｉの低下に伴い、制御信号Ｖｃが上昇した場合を考える。この場合、時刻ｔ１４でセット信号ＳＥＴがローレベルに立ち下がってから時刻ｔ１５でセット信号ＳＥＴがハイレベルに立ち上がるまでの間に、制御信号Ｖｃとスロープ電圧Ｖ２が交差しないという状況が生じ得る。

【0060】

このような状況では、リセット信号ＲＳＴがローレベルに立ち下がらない。そのため、時刻ｔ１５では、デューティ制御信号Ｓ０がローレベルにリセットされないまま、ランプ信号Ｖｒが初期値（例えば０Ｖ）にリセットされる。その結果、それまで周期的に到来していたオフ期間Ｔｏｆｆ（＝デューティ制御信号Ｓ０のローレベル期間）がスキップされる。すなわち、出力素子１の周期的なオフ遷移がスキップされる。

【0061】

このようなオフスキップ制御によれば、見かけ上、セット信号ＳＥＴがｎ分周される。そのため、スイッチング周期Ｔｓｗがｎ×Ｔｓｗに伸びる（本図ではｎ＝２、時刻ｔ１４～ｔ１８を参照）。つまり、出力素子１のオン期間Ｔｏｎが先述の最大オン期間Ｔｏｎ＿ｍａｘを超えて延長される。その結果、出力素子１のオンデューティＤｏｎが疑似的に１００％まで引き上げられる。従って、スイッチング電源Ａの負荷応答特性及び電源応答特性が高められる。

【0062】

例えば、スイッチング電源Ａがプライマリ電源として車載バッテリに直結される場合を考える。この場合、クランキング時（＝車両のエンジン始動時）に入力電圧Ｖｉ（＝バッテリ電圧）の低下が生じ得る。このような状況であっても、上記のオフスキップ制御によれば、出力電圧Ｖｏの意図しない低下が最小限に抑えられる。

【0063】

ただし、第１実施形態のオフスキップ制御では、時刻ｔ１７で示されるように、先述のオフスキップ制御が働いているときでも、リセット信号ＲＳＴがローレベルに立ち下がった時点で遅滞なくデューティ制御信号Ｓ０がローレベルに立ち下げられる。すなわち、スイッチング周波数Ｆｓｗの分周有無に関わりなく、オン期間Ｔｏｎからオフ期間Ｔｏｆｆへの遷移条件がリセット信号ＲＳＴのみとされている。

【0064】

図４は、スイッチング周波数Ｆｓｗのヒステリシス特性を示す図である。本図の横軸は入力電圧Ｖｉを示している。本図の縦軸（左）は出力電圧Ｖｏを示している。本図の縦軸（右）は、スイッチング周波数Ｆｓｗを示している。

【0065】

出力電圧Ｖｏは、入力電圧Ｖｉが最低入力電圧ＶＬＬよりも高いときに、所望の目標値（＝｛（Ｒ１＋Ｒ２）／Ｒ２｝×Ｖｒｅｆ）に維持される。

【0066】

また、本図の横軸で示されるように、オフスキップ機能（＝スイッチング周波数Ｆｓｗの分周機能）の有効／無効を切り替えるための開始閾値ＶＬ及び解除閾値ＶＨには、ヒステリシスＶｈｙｓ（＝ＶＨ－ＶＬ）がある。

【0067】

例えば、スイッチング周波数Ｆｓｗが第１周波数ｆＨ（例えば４４０ｋＨｚ）に設定されているときには、入力電圧Ｖｉが開始閾値ＶＬ（例えば９．９１Ｖ）よりも低下するとオフスキップ機能が働く。その結果、スイッチング周波数Ｆｓｗが第１周波数ｆＨから第２周波数ｆＬ（例えば２２０ｋＨｚ）に引き下げられる。

【0068】

一方、スイッチング周波数Ｆｓｗが第２周波数ｆＬに設定されているときには、入力電圧が解除閾値ＶＨ（例えば１２．４５Ｖ）よりも上昇するとオフスキップ機能が働かなくなる。その結果、スイッチング周波数Ｆｓｗが第２周波数ｆＬから第１周波数ｆＨに引き上げられる。

【0069】

そのため、入力電圧Ｖｉが中間値ＶＭ（ただし、ＶＬ＜ＶＭ＜ＶＨ、例えばＶＭ＝１０Ｖ）であるときには、図中のポイントＰ１及びＰ２で示されるように、スイッチング周波数Ｆｓｗが第１周波数ｆＨと第２周波数ｆＬのいずれかを取り得る。すなわち、入力電圧Ｖｉが中間値ＶＭであるときには、スイッチング周波数Ｆｓｗの分周機能（＝オフスキップ機能）が働く場合と働かない場合がある。すなわち、入力電圧Ｖｉが中間値ＶＭであるときには、スイッチング周波数Ｆｓｗを固定して動作することができない。

【0070】

図５は、第１実施形態における制御信号ＶｃとオンデューティＤｏｎとの関係を示す図である。本図の横軸は制御信号Ｖｃを示している。本図の縦軸はオンデューティＤｏｎを示している。本図で示されるように、第１実施形態のオフスキップ制御では、制御信号Ｖｃに対してオンデューティＤｏｎが単調に増加しない。そのため、システムが不安定となり得る。以下では、このような不具合の原因について詳細に考察する。

【0071】

図６は、分周動作（＝オフスキップ制御）によりインダクタ電流ＩＬの実際値とサンプリング値との間にギャップが生じる様子を示す図である。本図では、上から順に、スイッチ電圧Ｖｓｗ、インダクタ電流ＩＬ、及び、電流検出信号Ｉｓｎｓが描写されている。

【0072】

電源制御装置１００は、整流素子２のオン期間、特に、同期間の中点タイミングでのみインダクタ電流ＩＬ（具体的には下側インダクタ電流ＩＬ２）のサンプリングを行う。そのため、分周動作により整流素子２のオン期間がスキップされると、電流情報の取得（＝電流検出信号Ｉｓｎｓの生成）ができなくなる。その結果、インダクタ電流ＩＬの実際値（実線）とサンプリング値（破線）との間にギャップＩＬ＿ｇａｐが生じ得る。そこで、帰還制御ループを安定動作させるためには、分周動作時（＝オフスキップ時）に電流検出信号Ｉｓｎｓを引き下げてギャップＩＬ＿ｇａｐを補正する必要がある。

【0073】

図７は、疑似電流生成回路の導入例を示す図である。本図で示されるように、電源制御装置１００には、先出の構成要素１～１４（図１を参照）に加えて、クランパ１５と疑似電流生成回路１６が導入され得る。

【0074】

クランパ１５は、制御信号Ｖｃを所定の上限値以下にクランプする。クランパ１５は、本図で示されるように、例えば、位相補償回路８（本図では、位相補償抵抗と位相補償キャパシタとの接続ノード）に接続されてもよい。クランパ１５は、出力電圧Ｖｏに応じた電圧検出信号Ｖｏ＿ＳＮＳの入力を受け付けてもよい。

【0075】

疑似電流生成回路１６は、分周動作時（＝オフスキップ時）に電流検出信号Ｉｓｎｓを引き下げることにより、先述のギャップＩＬ＿ｇａｐを補正する。なお、電流検出信号Ｉｓｎｓを引き下げるということは、制御信号Ｖｃを引き下げるということに他ならない。疑似電流生成回路１６は、入力電圧Ｖｉ及び出力電圧Ｖｏの入力を受け付けてもよい。

【0076】

図８は、分周動作とＰＷＭ動作の違いを説明するための図である。本図では、上から順に、入力電圧Ｖｉ、出力電圧Ｖｏ、スイッチ電圧Ｖｓｗ、インダクタ電流ＩＬ、電流検出信号Ｉｓｎｓ、制御信号Ｖｃ及びランプ信号Ｖｒが描写されている。

【0077】

本図で示されるように、電源制御装置１００では、スイッチング周期Ｔｓｗの１サイクル以内に制御信号Ｖｃとランプ信号Ｖｒが交差するか否かに応じて、ＰＷＭ動作（図中では「ＰＷＭ」と表記）と分周動作（図中では「ＦＲＱ＿ＤＩＶ」と表記）が切り替わる。

【0078】

特に、図中の破線枠Ｘ１で示されるように、分周動作中には、電流情報を持つ電流検出信号Ｉｓｎｓが段階的に引き下げられる。その結果、制御信号Ｖｃとランプ信号Ｖｒが交差するようになる。このような電流情報補正処理により、インダクタ電流ＩＬの実際値とサンプリング値とのギャップＩＬ＿ｇａｐ（図６）が補正される。従って、帰還制御ループの安定性が高められる。

【0079】

なお、図中の破線枠Ｘ２で示されるように、制御信号Ｖｃは、クランパ１５の働きにより、所定の上限値以下に制限される。

【0080】

また、図中の破線枠Ｘ３で示されるように、スイッチング周期Ｔｓｗの１サイクル以内に制御信号Ｖｃとランプ信号Ｖｒが交差すると、リセット信号ＲＳＴ（本図では不図示）にパルスが生成される。その結果、分周動作が解除されてＰＷＭ動作が再開される。

【0081】

図９は、分周動作の開始／解除閾値のヒステリシス要因を示す図である。本図では、上から順に、スイッチ電圧Ｖｓｗ、制御信号Ｖｃ（破線）及びランプ信号Ｖｒ（実線）が描写されている。

【0082】

なお、制御信号Ｖｃの小破線は、疑似電流生成回路１６による電流情報補正処理が施されていない状態を示している。以下では、この状態の制御信号Ｖｃを「補正前の制御信号Ｖｃ（小破線）」と呼ぶことがある。

【0083】

一方、制御信号Ｖｃの大破線は、疑似電流生成回路１６による電流情報補正処理が施されている状態を示している。以下では、この状態の制御信号Ｖｃを「補正後の制御信号Ｖｃ（大破線）」と呼ぶことがある。

【0084】

図中の一点鎖線枠Ｙ１では、分周動作が開始される。分周開始直後に生成されるオフパルス幅（図中の（１）を参照）が大きい場合には、フィードバックが働いて次の周期における補正前の制御信号Ｖｃが上昇する（図中の（２）を参照）。その結果、オンデューティＤｏｎが低下するので、オンデューティＤｏｎの単調増加性が損なわれ得る。なお、分周動作時のオフパルス幅は、擬似電流生成回路１６による制御信号Ｖｃの補正量（図中の（３）を参照）に依存する。この点については後述する。

【0085】

図中の一点鎖線枠Ｙ２では、先述の分周動作が継続され、スイッチング周波数Ｆｓｗが１／２に分周されている。すなわち、先述のオフスキップ制御により、スイッチング周期Ｔｓｗが見かけ上２倍に延長されている。

【0086】

なお、分周動作からＰＷＭ動作への復帰条件は、先述のように、スイッチング周期Ｔｓｗの１サイクル以内に制御信号Ｖｃとランプ信号Ｖｒが交差してリセット信号ＲＳＴにパルスが生成されることである。ただし、補正前の制御信号Ｖｃ（小破線）は、ランプ信号Ｖｒの最大値よりも高いレベルまで上昇している。従って、リセット信号ＲＳＴにパルスが生成されずに分周動作が継続される。本図に即して述べると、図中の破線枠Ｙ２では、見かけ上、補正後の制御信号Ｖｃ（大破線）に応じたＰＷＭ動作が実施される。

【0087】

入力電圧Ｖｉが上昇すると、フィードバックが働いて補正前の制御信号Ｖｃ（小破線）が低下する（図中の（５）及び（６）を参照）。ただし、スイッチング周期Ｔｓｗの１サイクル以内に補正前の制御信号Ｖｃ（小破線）がランプ信号Ｖｒと交差してリセット信号ＲＳＴにパルスが生成されるない限り、先述の分周動作が維持される。そのため、分周動作の開始／解除閾値にヒステリシスが生じる。

【0088】

図中の一点鎖線枠Ｙ２では、スイッチング周期Ｔｓｗの１サイクル以内に補正前の制御信号Ｖｃ（小破線）がランプ信号Ｖｒと交差している（図中の（７）を参照）。従って、分周動作が解除されてＰＷＭ動作が再開される。

【0089】

図１０は、ヒステリシス発生条件と発生有無を説明するための図である。本図の実線はランプ信号Ｖｒを示している。本図の一点鎖線は制御信号Ｖｃを示している。

【0090】

疑似電流生成回路１６による制御信号Ｖｃの補正量Ｖｐｓは、入力電圧Ｖｉと出力電圧Ｖｏとの差分値（Ｖｉ－Ｖｏ）に比例する。つまり、補正量Ｖｐｓは、Ｖｐｓ＝Ａ×（Ｖｉ－Ｖｏ）と表される（ただしＡは比例係数）。

【0091】

また、ランプ信号Ｖｒの振幅Ｖｐｐは、入力電圧Ｖｉに比例する。つまり、振幅Ｖｐｐは、Ｖｐｐ＝Ｂ×Ｖｉと表される（ただしＢは比例係数）。

【0092】

ここで、分周動作の開始／解除閾値にヒステリシスが発生する条件は、Ａ＞Ｂとなる。以下、この条件式について詳述する。

【0093】

図１１は、分周動作の開始前後を示す図である。本図の上段には、分周動作の開始直前における制御信号Ｖｃ（一点鎖線）及びランプ信号Ｖｒ（実線）とスイッチ電圧Ｖｓｗが描写されている。一方、本図の下段には、分周動作の開始直後における制御信号Ｖｃ（一点鎖線）及びランプ信号Ｖｒ（実線）とスイッチ電圧Ｖｓｗが描写されている。なお、制御信号Ｖｃの小破線は、補正前の信号レベルである。

【0094】

分周開始直後のオフパルス幅は、分周開始直前のオフパルス幅に対して、制御信号Ｖｃの補正量Ｖｐｓに依存した増分ΔＴだけ太くなる。すなわち、分周開始直前のオフパルス幅をＴｏｆｆ＿ｍｉｎとすると、分周開始直後のオフパルス幅は、Ｔｏｆｆ＿ｍｉｎ＋ΔＴと表される。

【0095】

分周開始直後のオンデューティが分周開始直前のオンデューティよりも小さい場合、制御信号Ｖｃが上昇する。その結果、分周動作の開始／解除閾値にヒステリシスが生じる。これを条件式として表すと、次の（１）式となる。

【0096】

【数1】

【0097】

ここで、分周開始直前のオフパルス幅Ｔｏｆｆ＿ｍｉｎは、（１－Ｄｏｎ）×Ｔｓｗである。従って、先の（１）式は、次の（２）式に書き換えられる。

【0098】

【数2】

【0099】

また、増分ΔＴは、制御信号Ｖｃの補正量Ｖｐｓ（＝Ａ×（Ｖｉ－Ｖｏ））とランプ信号Ｖｒの振幅Ｖｐｐ（＝Ｂ×Ｖｉ）を用いて、次の（３）式で表される。

【0100】

【数3】

【0101】

従って、（２）式に（３）式を代入して整理すると、分周動作の開始／解除閾値にヒステリシスが発生する条件は、Ａ＞Ｂとなる。

【0102】

以下では、上記の考察に鑑み、より適切なオフスキップ制御を行うことのできる第２実施形態を提案する。

【0103】

＜コントローラ（第２実施形態）＞
図１２は、コントローラ１２の第２実施形態を示す図である。本実施形態のコントローラ１２は、Ｄフリップフロップ１２１及び１２２と、インバータ１２３と、ＯＲゲート１２４と、を含む。

【0104】

Ｄフリップフロップ１２１（＝第１Ｄフリップフロップに相当）は、クロック端（＞）にセット信号ＳＥＴが入力される。Ｄフリップフロップ１２１は、データ端（Ｄ）に固定電圧（例えばハイレベル電圧Ｖｄｄ）が入力される。Ｄフリップフロップ１２１は、リセット端（Ｒ）にリセット信号ＲＳＴが入力される。Ｄフリップフロップ１２１は、出力端（Ｑ）から出力信号Ｑ１（＝第１出力信号に相当）を出力する。

【0105】

すなわち、Ｄフリップフロップ１２１は、セット信号ＳＥＴとリセット信号ＲＳＴに応じて出力信号Ｑ１の論理レベルを切り替える。例えば、Ｄフリップフロップ１２１は、セット信号ＳＥＴの立上りタイミング（例えば先出のＤフリップフロップ１２０と逆のタイミング）でデータ端（Ｄ）の固定電圧をラッチ出力する。その結果、出力信号Ｑ１がハイレベル（＝Ｖｄｄ）にセットされる。また、例えば、Ｄフリップフロップ１２１は、リセット信号ＲＳＴの立下りタイミング（例えば先出のＤフリップフロップ１２０と同じタイミング）で出力信号Ｑ１をローレベルにリセットする。

【0106】

Ｄフリップフロップ１２２（＝第２Ｄフリップフロップに相当）は、クロック端（＞）に反転セット信号ＳＥＴＢが入力される。Ｄフリップフロップ１２２は、データ端（Ｄ）に出力信号Ｑ１が入力される。Ｄフリップフロップ１２２は、リセット端（Ｒ）にパワーオンリセット信号ＰＯＲが入力される。Ｄフリップフロップ１２２は、出力端（Ｑ）から出力信号Ｑ２（＝第２出力信号に相当）を出力する。

【0107】

すなわち、Ｄフリップフロップ１２２は、反転セット信号ＳＥＴＢとパワーオンリセット信号ＰＯＲに応じて出力信号Ｑ２の論理レベルを切り替える。例えば、Ｄフリップフロップ１２２は、反転セット信号ＳＥＴＢの立上りタイミング（＝セット信号ＳＥＴの立下りタイミング）でデータ端（Ｄ）の固定電圧をラッチ出力する。その結果、出力信号Ｑ２が出力信号Ｑ１の論理レベルにセットされる。また、例えば、Ｄフリップフロップ１２２は、パワーオンリセット信号ＰＯＲの立下りタイミングで出力信号Ｑ２をローレベルにリセットする。なお、パワーオンリセット信号ＰＯＲは、例えば、電源制御装置１００の起動時にローレベルに立ち下げられてもよい。

【0108】

インバータ１２３は、セット信号ＳＥＴの論理レベルを反転させて反転セット信号ＳＥＴＢを生成する。従って、反転セット信号ＳＥＴＢは、セット信号ＳＥＴがハイレベルであるときにローレベルとなる。また、反転セット信号ＳＥＴＢは、セット信号ＳＥＴがローレベルであるときにハイレベルとなる。

【0109】

ＯＲゲート１２４は、出力信号Ｑ１及びＱ２の論理和演算によりデューティ制御信号Ｓ０を生成する。従って、デューティ制御信号Ｓ０は、出力信号Ｑ１及びＱ２の少なくとも一方がハイレベルであるときにハイレベルとなる。また、デューティ制御信号Ｓ０は、出力信号Ｑ１及びＱ２の双方がローレベルであるときにローレベルとなる。

【0110】

なお、デューティ制御信号Ｓ０は、先にも述べられているように、出力素子１のオンデューティＤｏｎを決定する。すなわち、先出のゲート制御信号Ｓ１及びＳ２は、基本的にデューティ制御信号Ｓ０から生成される。

【0111】

＜オフスキップ機能（第２実施形態）＞
図１３は、第２実施形態のオフスキップ機能を示す図である。本図では、上から順に、セット信号ＳＥＴ、制御信号Ｖｃ（破線）及びランプ信号Ｖｒ（実線）、リセット信号ＲＳＴ、出力信号Ｑ１及びＱ２、並びに、デューティ制御信号Ｓ０が描写されている。

【0112】

時刻ｔ２１において、セット信号ＳＥＴがハイレベルに立ち上がると、出力信号Ｑ１がハイレベルにセットされる。従って、デューティ制御信号Ｓ０がハイレベルとなる。その結果、出力素子１がオン状態とされて整流素子２がオフ状態とされる。また、セット信号ＳＥＴがハイレベルに立ち上がると、ランプ信号Ｖｒが所定の傾きで上昇し始める。

【0113】

時刻ｔ２２では、時刻ｔ２１でセット信号ＳＥＴがハイレベルに立ち上がってから時刻ｔ２３でセット信号ＳＥＴがローレベルに立ち下がるまでの間に、制御信号Ｖｃとランプ信号Ｖｒが交差する。このとき、リセット信号ＲＳＴがローレベルに立ち下がるので、出力信号Ｑ１がローレベルにリセットされる。従って、デューティ制御信号Ｓ０がローレベルとなる。その結果、出力素子１がオフ状態とされて整流素子２がオン状態とされる。

【0114】

時刻ｔ２３において、セット信号ＳＥＴがローレベルに立ち下がると、ランプ信号Ｖｒが初期値（例えば０Ｖ）にリセットされる。また、セット信号ＳＥＴがローレベルに立ち下がると、不図示の反転セット信号ＳＥＴＢがハイレベルに立ち上がる。従って、出力信号Ｑ２が出力信号Ｑ１の論理レベル（ここではローレベル）にラッチされる。

【0115】

時刻ｔ２４において、セット信号ＳＥＴがハイレベルに立ち上がると、出力信号Ｑ１が再びハイレベルにセットされる。従って、デューティ制御信号Ｓ０が再びハイレベルとなる。その結果、出力素子１がオン状態とされて整流素子２がオフ状態とされる。また、時刻ｔ２４において、セット信号ＳＥＴがハイレベルに立ち上がると、ランプ信号Ｖｒが所定の傾きで再び上昇し始める。

【0116】

なお、セット信号ＳＥＴの或るサイクルの立上りタイミングから次サイクルの立上りタイミングまでの間隔（＝時刻ｔ２１～ｔ２４）は、スイッチング周期Ｔｓｗに相当する。デューティ制御信号Ｓ０のハイレベル期間は、オン期間Ｔｏｎに相当する。デューティ制御信号Ｓ０のローレベル期間は、オフ期間Ｔｏｆｆ（＝Ｔｓｗ－Ｔｏｎ）に相当する。

【0117】

このように、コントローラ１２は、オフスキップ機能が働いていないときには、セット信号ＳＥＴに応じて出力素子１をオン状態とし、リセット信号ＲＳＴに応じて出力素子１をオフ状態とする。従って、オンデューティＤｏｎは、制御信号Ｖｃが高いほど大きくなるようにＰＷＭ制御される。ここまでの動作は、先出の第１実施形態（図３の時刻ｔ１１～ｔ１４を参照）と基本的に変わらない。

【0118】

次に、時刻ｔ２４～ｔ２５で示されるように、例えば入力電圧Ｖｉの低下に伴い、制御信号Ｖｃが上昇した場合を考える。この場合、時刻ｔ２４でセット信号ＳＥＴがハイレベルに立ち上がってから時刻ｔ２５でセット信号ＳＥＴがローレベルに立ち下がるまでの間に、制御信号Ｖｃとスロープ電圧Ｖ２が交差しないという状況が生じ得る。

【0119】

このような状況では、リセット信号ＲＳＴがローレベルに立ち下がらない。そのため、時刻ｔ２５では、出力信号Ｑ１がローレベルにリセットされない。従って、デューティ制御信号Ｓ０がローレベルに立ち下がらないまま、ランプ信号Ｖｒが初期値（例えば０Ｖ）にリセットされる。その結果、それまで周期的に到来していたオフ期間Ｔｏｆｆ（＝デューティ制御信号Ｓ０のローレベル期間）がスキップされる。すなわち、出力素子１の周期的なオフ遷移がスキップされる。このオフスキップ制御により、スイッチング電源Ａの負荷応答特性及び電源応答特性が高められる点については、先述の通りである。

【0120】

なお、時刻ｔ２５において、セット信号ＳＥＴがローレベルに立ち下がると、不図示の反転セット信号ＳＥＴＢがハイレベルに立ち上がる。従って、出力信号Ｑ２が出力信号Ｑ１の論理レベル（ここではハイレベル）にラッチされる。このように、出力信号Ｑ２は、オフスキップ制御が働くときにハイレベルとなる。すなわち、出力信号Ｑ２は、オフスキップ制御が働いているか否かを示すフラグ信号として理解され得る。

【0121】

時刻ｔ２６において、セット信号ＳＥＴがハイレベルに立ち上がると、出力信号Ｑ１が再びハイレベルにセットされる。従って、デューティ制御信号Ｓ０が再びハイレベルとなる。その結果、出力素子１がオン状態とされて整流素子２がオフ状態とされる。また、時刻ｔ２４において、セット信号ＳＥＴがハイレベルに立ち上がると、ランプ信号Ｖｒが所定の傾きで再び上昇し始める。

【0122】

ここで、例えば入力電圧Ｖｉの上昇に伴い、制御信号Ｖｃが低下した場合を考える。この場合、時刻ｔ２７で示されるように、時刻ｔ２６でセット信号ＳＥＴがハイレベルに立ち上がってから時刻ｔ２８でセット信号ＳＥＴがローレベルに立ち下がるまでの間に、制御信号Ｖｃとランプ信号Ｖｒが交差するという状況が生じ得る。このとき、リセット信号ＲＳＴがローレベルに立ち下がるので、出力信号Ｑ１がローレベルにリセットされる。

【0123】

一方、出力信号Ｑ２は、セット信号ＳＥＴがローレベルに立ち下がるまで、すなわち、不図示の反転セット信号ＳＥＴＢがハイレベルに立ち上がるまで、それまでの論理レベル（ここではハイレベル）に維持される。従って、リセット信号ＲＳＴがローレベルに立ち下がっても、デューティ制御信号Ｓ０がハイレベルに維持される。その結果、出力素子１がオン状態に維持されて、整流素子２がオン状態に維持される。

【0124】

このように、コントローラ１２は、オフスキップ機能が働いているときには、リセット信号ＲＳＴを無視して出力素子１をオン状態に維持する。すなわち、オン期間Ｔｏｎからオフ期間Ｔｏｆｆへの遷移条件として、オフスキップ機能が働いていないこと、言い換えれば、出力信号Ｑ２がローレベルであることが追加されている。

【0125】

本構成によれば、オフスキップ機能が働いているときにリセット信号ＲＳＴがローレベルに立ち下がっても、オン期間Ｔｏｎからオフ期間Ｔｏｆｆに即座に遷移しなくなる。すなわち、分周動作の開始直後に生成されるオフパルス幅が大きくならない。従って、オンデューティＤｏｎの単調増加性が維持され得る。

【0126】

時刻ｔ２８において、セット信号ＳＥＴがローレベルに立ち下がると、ランプ信号Ｖｒが初期値（例えば０Ｖ）にリセットされる。また、時刻ｔ２８において、セット信号ＳＥＴがローレベルに立ち下がると、不図示の反転セット信号ＳＥＴＢがハイレベルに立ち上がる。従って、出力信号Ｑ２が出力信号Ｑ１の論理レベル（ここではローレベル）にラッチされる。その結果、デューティ制御信号Ｓ０がローレベルとなるので、出力素子１がオフ状態とされて整流素子２がオン状態とされる。

【0127】

時刻ｔ２９において、セット信号ＳＥＴがハイレベルに立ち上がると、出力信号Ｑ１が再びハイレベルにセットされる。従って、デューティ制御信号Ｓ０が再びハイレベルとなる。その結果、出力素子１がオン状態とされて整流素子２がオフ状態とされる。

【0128】

すなわち、セット信号ＳＥＴがローレベルに立ち下がってからハイレベルに立ち下がるまでの期間（＝時刻ｔ２８～ｔ２９）は、先の最小オフ期間Ｔｏｆｆ＿ｍｉｎとして理解され得る。このように、コントローラ１２は、出力素子１をオフ状態とするときに少なくとも最小オフ期間Ｔｏｆｆ＿ｍｉｎに亘って出力素子１をオフ状態に維持する。従って、ブートストラップ回路ＢＳＴの動作に支障を来し難くなる。

【0129】

図１４は、第２実施形態における制御信号ＶｃとオンデューティＤｏｎとの関係を示す図である。先出の図５と同じく、本図の横軸は制御信号Ｖｃを示している。また、本図の縦軸はオンデューティＤｏｎを示している。本図で示されるように、第２実施形態のオフスキップ制御では、制御信号Ｖｃに対してオンデューティＤｏｎが単調に増加する。そのため、第１実施形態と比べてシステムが安定となる。

【0130】

＜車両への適用＞
図１５は、車両の外観を示す図である。本構成例の車両Ｂは、バッテリから電力供給を受けて動作する種々の電子機器を搭載している。

【0131】

車両Ｂには、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle］、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。

【0132】

なお、先に説明したスイッチング電源Ａは、車両Ｂに搭載される電子機器のいずれにも組み込むことが可能である。その場合、スイッチング電源Ａは、プライマリ電源であってもよい。すなわち、バッテリは、スイッチング電源Ａに入力電圧Ｖｉを直接的に供給するものであってもよい。

【0133】

＜付記＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

【0134】

例えば、本開示に係る電源制御装置は、入力電圧から出力電圧を生成するスイッチング電源の出力段を形成するスイッチ素子のデューティ制御を行うように構成されたコントローラを備え、前記コントローラは、前記スイッチ素子の周期的なオフ遷移をスキップするオフスキップ機能を備え、前記オフスキップ機能が働いているときには前記出力電圧の帰還制御に基づくリセット信号を無視して前記スイッチ素子をオン状態に維持する構成（第１の構成）とされている。

【0135】

上記第１の構成による電源制御装置は、前記出力電圧に応じた帰還電圧と所定の基準電圧との差分に応じて誤差信号を生成するように構成された第１アンプと、所定のスイッチング周波数でセット信号を生成するように構成されたオシレータと、前記誤差信号又はこれに応じた制御信号とランプ信号とを比較して前記リセット信号を生成するように構成されたコンパレータとをさらに備え、前記コントローラは、前記オフスキップ機能が働いていないときには、前記セット信号に応じて前記スイッチ素子をオン状態とし、前記リセット信号に応じて前記スイッチ素子をオフ状態とする構成（第２の構成）とされてもよい。

【0136】

上記第２の構成による電源制御装置は、前記出力段に流れる電流に応じた電流検出信号を生成するように構成された電流検出回路と、前記誤差信号と前記電流検出信号との差分に応じて前記制御信号を生成するように構成された第２アンプとをさらに備える構成（第３の構成）とされてもよい。

【0137】

上記第１～第３いずれかの構成による電源制御装置は、前記スイッチ素子がオフ状態であるときにキャパシタを充電することにより前記スイッチ素子の駆動電圧を生成するように構成されたブートストラップ回路をさらに備える構成（第４の構成）とされてもよい。

【0138】

上記第４の構成による電源制御装置において、前記コントローラは、前記スイッチ素子をオフ状態とするときに少なくとも最小オフ期間に亘って前記スイッチ素子をオフ状態に維持する構成（第５の構成）とされてもよい。

【0139】

上記第１～第５いずれかの構成による電源制御装置において、前記コントローラは、クロック端に前記セット信号が入力されてデータ端に固定電圧が入力されてリセット端に前記リセット信号が入力されて出力端から第１出力信号を出力するように構成された第１Ｄフリップフロップと、クロック端に反転セット信号が入力されてデータ端に前記第１出力信号が入力されて出力端から第２出力信号を出力するように構成された第２Ｄフリップフロップと、前記セット信号の論理レベルを反転させて前記反転セット信号を生成するように構成されたインバータと、前記第１出力信号及び前記第２出力信号から前記スイッチ素子のデューティ制御信号を生成するように構成された論理ゲートと、を含む構成（第６の構成）とされてもよい。

【0140】

また、例えば、本開示に係るスイッチング電源は、上記第１～第６いずれかの構成による電源制御装置と、前記電源制御装置により駆動される前記出力段と、を備える構成（第７の構成）とされている。

【0141】

上記第７の構成によるスイッチング電源において、前記スイッチ素子は、Ｎチャネル型である構成（第８の構成）とされてもよい。

【0142】

上記第７又は第８の構成によるスイッチング電源において、前記出力段は、降圧型、昇圧型、昇降圧型又は反転型である構成（第９の構成）とされてもよい。

【0143】

また、例えば、本開示に係る車両は、上記第７～第９いずれかの構成によるスイッチング電源と、前記スイッチング電源に前記入力電圧を供給するように構成されたバッテリとを備える構成（第１０の構成）とされている。

【0144】

＜その他＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【符号の説明】

【0145】

１ 出力素子（上側スイッチ素子）
２ 整流素子（下側スイッチ素子）
３ エラーアンプ
４ ソフトスタート回路
５ 位相補償回路
６ 電流検出回路
７ ｇｍアンプ
８ 位相補償回路
９ オシレータ
１０ ランプ信号生成回路
１１ コンパレータ
１２ コントローラ
１２０、１２１、１２２ Ｄフリップフロップ
１２３ インバータ
１２４ ＯＲゲート
１３ ドライバ
１４ ダイオード
１５ クランパ
１６ 疑似電流生成回路
１００ 電源制御装置
Ａ スイッチング電源
Ｂ 車両
ＢＳＴ ブートストラップ回路
Ｃ１、Ｃ２ キャパシタ
ＨＢ ハーフブリッジ出力段
Ｌ１ インダクタ
Ｒ１、Ｒ２ 抵抗
Ｔ１～Ｔ５ 外部端子
Ｚ 負荷

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】