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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024154887
(43)【公開日】2024-10-31
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 29/44 20060101AFI20241024BHJP
G01R 31/28 20060101ALI20241024BHJP
G01R 31/3187 20060101ALI20241024BHJP
【ＦＩ】
G11C29/44 110
G01R31/28 B
G01R31/3187
【審査請求】有
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2023069097
(22)【出願日】2023-04-20
(11)【特許番号】
(45)【特許公報発行日】2024-08-13
(71)【出願人】
【識別番号】512167426
【氏名又は名称】華邦電子股▲ふん▼有限公司
【氏名又は名称原語表記】Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ．
(74)【代理人】
【識別番号】100108833
【弁理士】
【氏名又は名称】早川 裕司
(74)【代理人】
【識別番号】100162156
【弁理士】
【氏名又は名称】村雨 圭介
(72)【発明者】
【氏名】伊藤 豊
(72)【発明者】
【氏名】池田 仁史
【テーマコード（参考）】
2G132
5L206
【Ｆターム（参考）】
2G132AA08
2G132AC03
2G132AD06
2G132AK08
2G132AK29
2G132AL09
5L206AA01
5L206DD22
5L206DD25
5L206DD50
5L206HH11
(57)【要約】
【課題】フェイルビット計数装置を含んだ半導体記憶装置を提供する。
【解決手段】半導体記憶装置からの読出データと期待データとの一致／不一致をビット単位で検出し、検出されたビット個々の一致／不一致を示すパス・フェイル情報からなるフェイルビットデータを出力するフェイルビット検出部と、フェイルビットデータのうち、読出データと期待データの不一致を示すフェイルビット数、あるいは、一致の数を示すパスビット数を計数するビットカウント部と、を備える。さらに、読み出し動作において、外部から期待値を入力するためのインターフェイス、及び、読出データの代わりに、フェイルビット数及び／又はパスビット数を出力するインターフェイスも備える。
【選択図】図１７
【解決手段】半導体記憶装置からの読出データと期待データとの一致／不一致をビット単位で検出し、検出されたビット個々の一致／不一致を示すパス・フェイル情報からなるフェイルビットデータを出力するフェイルビット検出部と、フェイルビットデータのうち、読出データと期待データの不一致を示すフェイルビット数、あるいは、一致の数を示すパスビット数を計数するビットカウント部と、を備える。さらに、読み出し動作において、外部から期待値を入力するためのインターフェイス、及び、読出データの代わりに、フェイルビット数及び／又はパスビット数を出力するインターフェイスも備える。
【選択図】図１７
【特許請求の範囲】
【請求項1】
半導体記憶装置からの読出データと期待データとの一致／不一致をビット単位で検出し、検出されたビット個々の一致／不一致を示すパス・フェイル情報からなるフェイルビットデータを出力するフェイルビット検出部と、
前記フェイルビットデータのうち、前記読出データと前記期待データの不一致を示すフェイルビット数、あるいは、一致の数を示すパスビット数を計数するビットカウント部と、
を備える、
半導体記憶装置。
前記フェイルビットデータのうち、前記読出データと前記期待データの不一致を示すフェイルビット数、あるいは、一致の数を示すパスビット数を計数するビットカウント部と、
を備える、
半導体記憶装置。
【請求項2】
前記フェイルビット検出部は、
前記読出データと前記期待データとの間でビット単位の排他的論理和演算をすることにより、前記フェイルビットデータを生成する排他的論理和ゲート群を備える、
請求項１に記載の半導体記憶装置。
前記読出データと前記期待データとの間でビット単位の排他的論理和演算をすることにより、前記フェイルビットデータを生成する排他的論理和ゲート群を備える、
請求項１に記載の半導体記憶装置。
【請求項3】
前記半導体記憶装置への書込データであって、前記読出データに対応する前記書込データを前記期待データとして準備する期待データ準備部を更に備える、
請求項２に記載の半導体記憶装置。
請求項２に記載の半導体記憶装置。
【請求項4】
前記期待データ準備部は、前記書込データに対して前記読出データが論理反転したときに一致を示すべきビットについては、前記書込データの論理レベルを反転して前記期待データにする、
請求項３に記載の半導体記憶装置。
請求項３に記載の半導体記憶装置。
【請求項5】
前記期待データ準備部は、前記書込データを前記読出データと比較できるようにラッチする、
請求項３に記載の半導体記憶装置。
請求項３に記載の半導体記憶装置。
【請求項6】
前記ビットカウント部は、
前記フェイルビットデータのうち自身に割り当てられている部分的フェイルビットデータに含まれるフェイルビットの数をカウントし、カウント値を部分的フェイルビット数として出力する複数のサブフェイルビットカウンタと、
前記複数のサブフェイルビットカウンタがそれぞれ出力する複数の部分的フェイルビット数を相互に加算することにより前記フェイルビットの数を求める加算器と、
を備える、
請求項１に記載の半導体記憶装置。
前記フェイルビットデータのうち自身に割り当てられている部分的フェイルビットデータに含まれるフェイルビットの数をカウントし、カウント値を部分的フェイルビット数として出力する複数のサブフェイルビットカウンタと、
前記複数のサブフェイルビットカウンタがそれぞれ出力する複数の部分的フェイルビット数を相互に加算することにより前記フェイルビットの数を求める加算器と、
を備える、
請求項１に記載の半導体記憶装置。
【請求項7】
前記複数のサブフェイルビットカウンタの各々は、
自サブフェイルビットカウンタに割り当てられている前記部分的フェイルビットデータに含まれる全ビットの論理積をとり、該論理積を示すビットを、前記部分的フェイルビット数を示す二進数データの最上位ビットとして出力する第１ブロックと、
自サブフェイルビットカウンタに割り当てられている前記部分的フェイルビットデータに対応する前記部分的フェイルビット数に対応した電圧を参照電圧として生成する第２ブロックと、
前記参照電圧と、前記部分的フェイルビット数を示す前記二進数データの自ブロックに割り当てられているビットの重みに対応する電圧との比較の結果を、前記部分的フェイルビット数を示す前記二進数データの第２上位ビットとして出力する第３ブロックと、
前記参照電圧と、前記部分的フェイルビット数を示す前記二進数データの自ブロックに割り当てられているビットの重み及び前記二進数データの自ブロックに割り当てられているビットよりも上位の１以上のビットの値により決まる電圧との比較の結果を、前記部分的フェイルビット数を示す前記二進数データの第２上位ビット未満の自ブロックに割当てられているビットとして出力する１又は複数の第４ブロックと、
を備える、
請求項６に記載の半導体記憶装置。
自サブフェイルビットカウンタに割り当てられている前記部分的フェイルビットデータに含まれる全ビットの論理積をとり、該論理積を示すビットを、前記部分的フェイルビット数を示す二進数データの最上位ビットとして出力する第１ブロックと、
自サブフェイルビットカウンタに割り当てられている前記部分的フェイルビットデータに対応する前記部分的フェイルビット数に対応した電圧を参照電圧として生成する第２ブロックと、
前記参照電圧と、前記部分的フェイルビット数を示す前記二進数データの自ブロックに割り当てられているビットの重みに対応する電圧との比較の結果を、前記部分的フェイルビット数を示す前記二進数データの第２上位ビットとして出力する第３ブロックと、
前記参照電圧と、前記部分的フェイルビット数を示す前記二進数データの自ブロックに割り当てられているビットの重み及び前記二進数データの自ブロックに割り当てられているビットよりも上位の１以上のビットの値により決まる電圧との比較の結果を、前記部分的フェイルビット数を示す前記二進数データの第２上位ビット未満の自ブロックに割当てられているビットとして出力する１又は複数の第４ブロックと、
を備える、
請求項６に記載の半導体記憶装置。
【請求項8】
前記複数のビットカウンタの各々は、
前記部分的フェイルビット数を示す前記二進数データの前記最上位ビットの値が、前記部分的フェイルビット数が最大値であるときにとる値と同一であるときに、前記第３ブロック及び前記１又は複数の第４ブロックの動作を停止する手段を更に備える、
請求項７に記載の半導体記憶装置。
前記部分的フェイルビット数を示す前記二進数データの前記最上位ビットの値が、前記部分的フェイルビット数が最大値であるときにとる値と同一であるときに、前記第３ブロック及び前記１又は複数の第４ブロックの動作を停止する手段を更に備える、
請求項７に記載の半導体記憶装置。
【請求項9】
前記ビットカウント部は、
複数のビットを含む測定対象データの各ビットと複数のビットを含む参照データの各ビットを入力し、前記測定対象データに含まれる第１論理レベルを持つビットの数と前記参照データに含まれる前記第１論理レベルを持つビットの数との大小関係を示す判定結果（大小データ）を出力するビットカウント差動アンプと、
前記フェイルビットデータを前記測定対象データとして前記ビットカウント部に供給する測定対象データ設定部と、
前記参照データに含まれる複数のビットのうち参照アクティブビット数のビットの論理レベルを前記第１論理レベルにする参照データ設定部と、
二分検索法のアルゴリズムにより前記ビットカウント差動アンプからの出力に基づいて前記参照アクティブビット数を逐次変化させながら前記測定対象データ設定部、前記参照データ設定部及び前記ビットカウント差動アンプを動作させ、該動作により前記ビットカウント差動アンプから逐次出力される複数の前記大小データに基づいて前記フェイルビットの数を求める計算部と、
を備える、
請求項１に記載の半導体記憶装置。
複数のビットを含む測定対象データの各ビットと複数のビットを含む参照データの各ビットを入力し、前記測定対象データに含まれる第１論理レベルを持つビットの数と前記参照データに含まれる前記第１論理レベルを持つビットの数との大小関係を示す判定結果（大小データ）を出力するビットカウント差動アンプと、
前記フェイルビットデータを前記測定対象データとして前記ビットカウント部に供給する測定対象データ設定部と、
前記参照データに含まれる複数のビットのうち参照アクティブビット数のビットの論理レベルを前記第１論理レベルにする参照データ設定部と、
二分検索法のアルゴリズムにより前記ビットカウント差動アンプからの出力に基づいて前記参照アクティブビット数を逐次変化させながら前記測定対象データ設定部、前記参照データ設定部及び前記ビットカウント差動アンプを動作させ、該動作により前記ビットカウント差動アンプから逐次出力される複数の前記大小データに基づいて前記フェイルビットの数を求める計算部と、
を備える、
請求項１に記載の半導体記憶装置。
【請求項10】
前記ビットカウント部は、
前記計算部が求めた前記フェイルビットの数を訂正前フェイルビット数として入力し、該訂正前フェイルビット数と前記フェイルビットデータに含まれる前記フェイルビットの数とが同一であるならば前記訂正前フェイルビット数をそのまま訂正後フェイルビット数として出力し、同一でないならば、前記訂正前フェイルビット数を訂正処理にかけることにより得た数を訂正後フェイルビット数として出力するビット訂正部を更に備える、
請求項９に記載の半導体記憶装置。
前記計算部が求めた前記フェイルビットの数を訂正前フェイルビット数として入力し、該訂正前フェイルビット数と前記フェイルビットデータに含まれる前記フェイルビットの数とが同一であるならば前記訂正前フェイルビット数をそのまま訂正後フェイルビット数として出力し、同一でないならば、前記訂正前フェイルビット数を訂正処理にかけることにより得た数を訂正後フェイルビット数として出力するビット訂正部を更に備える、
請求項９に記載の半導体記憶装置。
【請求項11】
前記ビット訂正部は、
前記訂正前フェイルビット数の偶奇と前記フェイルビットデータに含まれる前記フェイルビットの数の偶奇の一致／不一致に基づいて、訂正処理の実行／不実行を判断し、
訂正処理においては、前記訂正前フェイルビット数に対して１だけ異なった値を前記訂正後フェイルビット数にする、
請求項１０に記載の半導体記憶装置。
前記訂正前フェイルビット数の偶奇と前記フェイルビットデータに含まれる前記フェイルビットの数の偶奇の一致／不一致に基づいて、訂正処理の実行／不実行を判断し、
訂正処理においては、前記訂正前フェイルビット数に対して１だけ異なった値を前記訂正後フェイルビット数にする、
請求項１０に記載の半導体記憶装置。
【請求項12】
前記測定対象データ設定部は、前記フェイルビットデータに含まれる前記フェイルビットの数が所定数以上であるときに、前記フェイルビットの数が前記所定数未満になるように前記フェイルビットデータを修正したデータを前記測定対象データとして前記ビットカウント差動アンプに供給し、
前記計算部は、前記ビットカウント差動アンプから逐次出力される複数の出力と前記所定数に基づいて前記フェイルビットの数を求める、
請求項９に記載の半導体記憶装置。
前記計算部は、前記ビットカウント差動アンプから逐次出力される複数の出力と前記所定数に基づいて前記フェイルビットの数を求める、
請求項９に記載の半導体記憶装置。
【請求項13】
前記ビットカウント部は、前記第１論理レベルを持つビットの数がゼロである前記参照データと前記フェイルビットデータとの比較結果に基づき、前記フェイルビットデータに含まれるビットのうち前記第１論理レベルを持つビットの数がゼロであるか又は１以上であるかを示すデータを出力する、
請求項９に記載の半導体記憶装置。
請求項９に記載の半導体記憶装置。
【請求項14】
前記ビットカウント部は、前記第１論理レベルを持つビットの数がゼロである前記参照データと前記フェイルビットデータとの比較結果と、前記フェイルビットデータに含まれる前記第１論理レベルを持つビットの数の偶奇に基づき、前記フェイルビットデータに含まれるビットのうち前記第１論理レベルを持つビットの数がゼロであるのか、１以上の偶数であるのか又は１以上の奇数であるのかを示すデータを出力する、
請求項９に記載の半導体記憶装置。
請求項９に記載の半導体記憶装置。
【請求項15】
前記半導体記憶装置は、複数のメモリバンクを備え、
各メモリバンクに前記フェイルビット検出部を備え、
前記複数のメモリバンク以外の部分に前記ビットカウント部を備える、
請求項１に記載の半導体記憶装置。
各メモリバンクに前記フェイルビット検出部を備え、
前記複数のメモリバンク以外の部分に前記ビットカウント部を備える、
請求項１に記載の半導体記憶装置。
【請求項16】
前記半導体記憶装置は、複数のメモリバンクを備え、
前記複数のメモリバンク以外の部分に前記フェイルビット検出部及び前記ビットカウント部を備える、
請求項１に記載の半導体記憶装置。
前記複数のメモリバンク以外の部分に前記フェイルビット検出部及び前記ビットカウント部を備える、
請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置においては、本来ならば書込データと読出データが一致している必要があるが、物理的な特性などにより生じたエラーにより一致しない場合がある。従って、一致しないデータに関する情報を取得して、これに基づいて、半導体記憶装置を評価したり修正したりする必要がある。一致しないデータに関する情報として、例えば、書込データと読出データの間で一致していないビット（フェイルビット）の数があり、これを計数するためのフェイルビット計数装置がある。
【0003】
特許文献１には、フェイルメモリを複数のブロックに分割することによりフェイル計数処理時間を短縮した半導体メモリ試験装置のメモリ不良解析装置が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平９－３３６１５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献１に開示されているメモリ不良解析装置は、解析対象である半導体メモリの外部においてフェイルビットの計数をする。
【0006】
しかし、半導体メモリの外部においてフェイルビットを計数する場合、半導体メモリとは別にメモリ不良解析装置を用意する必要が生じてしまうが、状況によっては、特に半導体メモリの全ビットのパス・フェイル情報を捕獲できるメモリ不良解析装置を用意できるとは限らない。
【0007】
本発明は上記課題に鑑みてなされたものであり、フェイルビット計数装置を含んだ半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記課題を解決するために、本発明は、半導体記憶装置からの読出データと期待データとの一致／不一致をビット単位で検出し、検出されたビット個々の一致／不一致を示すパス・フェイル情報からなるフェイルビットデータを出力するフェイルビット検出部と、
前記フェイルビットデータのうち、前記読出データと前記期待データの不一致を示すフェイルビット数、あるいは、一致の数を示すパスビット数を計数するビットカウント部と、
を備える、
半導体記憶装置を提供する（発明１）。
前記フェイルビットデータのうち、前記読出データと前記期待データの不一致を示すフェイルビット数、あるいは、一致の数を示すパスビット数を計数するビットカウント部と、
を備える、
半導体記憶装置を提供する（発明１）。
【0009】
かかる発明（発明１）によれば、半導体記憶装置にフェイルビット計数装置の少なくとも一部を含ませることができる。また、かかる発明（発明１）によれば、半導体記憶装置は、読出データと期待データとの一致／不一致を示す判別結果を単に出力するのではなく、読出データと期待データとの一致／不一致をビット毎に検出することによって、フェイルビット数あるいはパスビット数を計数して出力することが可能になる。
【0010】
上記発明（発明１）においては、前記フェイルビット検出部は、前記読出データと前記期待データとの間でビット単位の排他的論理和演算をすることにより、前記フェイルビットデータを生成する排他的論理和ゲート群を備えていてもよい（発明２）。
【0011】
かかる発明（発明２）によれば、読出データと期待データとの間でビット単位の排他的論理和演算をすることにより、フェイルビットデータを生成することができる。
【0012】
上記発明（発明２）においては、前記半導体記憶装置への書込データであって、前記読出データに対応する前記書込データを前記期待データとして準備する期待データ準備部を更に備えていてもよい（発明３）。
【0013】
かかる発明（発明３）によれば、読出データに対応する書込データを期待データとして準備することができる。従って、読出データを書込データと比較することによりフェイルビットデータを得ることができる。特に、読出データを書込データとビット単位で比較することにより読出データと書込データとの一致／不一致をビット単位で検出し、一致／不一致を示す１以上のビットを含むフェイルビットデータを出力することができる。
【0014】
上記発明（発明３）においては、前記期待データ準備部は、前記書込データに対して前記読出データが論理反転したときに一致を示すべきビットについては、前記書込データの論理レベルを反転して前記期待データにしてもよい（発明４）。
【0015】
かかる発明（発明４）によれば、書込データに対して読出データが論理反転したときに一致を示すべきビットが実際に論理反転をしているときに書込側のビットと読出側のビットが一致していると判断することができる。
【0016】
上記発明（発明３又は４）においては、前記期待データ準備部は、前記書込データを前記読出データと比較できるようにラッチしてもよい（発明５）。
【0017】
かかる発明（発明４）によれば、書込データとそれに対応した読出データをフェイルビット検出部で比較することができる。
【0018】
上記発明（発明１～５）においては、前記ビットカウント部は、
前記フェイルビットデータのうち自身に割り当てられている部分的フェイルビットデータに含まれるフェイルビットの数をカウントし、カウント値を部分的フェイルビット数として出力する複数のサブフェイルビットカウンタと、
前記複数のサブフェイルビットカウンタがそれぞれ出力する複数の部分的フェイルビット数を相互に加算することにより前記フェイルビットの数を求める加算器と、
を備えていてもよい（発明６）。
前記フェイルビットデータのうち自身に割り当てられている部分的フェイルビットデータに含まれるフェイルビットの数をカウントし、カウント値を部分的フェイルビット数として出力する複数のサブフェイルビットカウンタと、
前記複数のサブフェイルビットカウンタがそれぞれ出力する複数の部分的フェイルビット数を相互に加算することにより前記フェイルビットの数を求める加算器と、
を備えていてもよい（発明６）。
【0019】
かかる発明（発明６）によれば、ビットカウント部の回路規模を削減することができる。
【0020】
上記発明（発明６）においては、前記複数のサブフェイルビットカウンタの各々は、
自サブフェイルビットカウンタに割り当てられている前記部分的フェイルビットデータに含まれる全ビットの論理積をとり、該論理積を示すビットを、前記部分的フェイルビット数を示す二進数データの最上位ビットとして出力する第１ブロックと、
自サブフェイルビットカウンタに割り当てられている前記部分的フェイルビットデータに対応する前記部分的フェイルビット数に対応した電圧を参照電圧として生成する第２ブロックと、
前記参照電圧と、前記部分的フェイルビット数を示す前記二進数データの自ブロックに割り当てられているビットの重みに対応する電圧との比較の結果を、前記部分的フェイルビット数を示す前記二進数データの第２上位ビットとして出力する第３ブロックと、
前記参照電圧と、前記部分的フェイルビット数を示す前記二進数データの自ブロックに割り当てられているビットの重み及び前記二進数データの自ブロックに割り当てられているビットよりも上位の１以上のビットの値により決まる電圧との比較の結果を、前記部分的フェイルビット数を示す前記二進数データの第２上位ビット未満の自ブロックに割当てられているビットとして出力する１又は複数の第４ブロックと、
を備えていてもよい（発明７）。
自サブフェイルビットカウンタに割り当てられている前記部分的フェイルビットデータに含まれる全ビットの論理積をとり、該論理積を示すビットを、前記部分的フェイルビット数を示す二進数データの最上位ビットとして出力する第１ブロックと、
自サブフェイルビットカウンタに割り当てられている前記部分的フェイルビットデータに対応する前記部分的フェイルビット数に対応した電圧を参照電圧として生成する第２ブロックと、
前記参照電圧と、前記部分的フェイルビット数を示す前記二進数データの自ブロックに割り当てられているビットの重みに対応する電圧との比較の結果を、前記部分的フェイルビット数を示す前記二進数データの第２上位ビットとして出力する第３ブロックと、
前記参照電圧と、前記部分的フェイルビット数を示す前記二進数データの自ブロックに割り当てられているビットの重み及び前記二進数データの自ブロックに割り当てられているビットよりも上位の１以上のビットの値により決まる電圧との比較の結果を、前記部分的フェイルビット数を示す前記二進数データの第２上位ビット未満の自ブロックに割当てられているビットとして出力する１又は複数の第４ブロックと、
を備えていてもよい（発明７）。
【0021】
かかる発明（発明７）によれば、少なくとも一部においてデジタル回路を用いずアナログ回路を用いてビットカウンタを構成することができる。
【0022】
上記発明（発明７）においては、前記複数のビットカウンタの各々は、前記部分的フェイルビット数を示す前記二進数データの前記最上位ビットの値が、前記部分的フェイルビット数が最大値であるときにとる値と同一であるときに、前記第３ブロック及び前記１又は複数の第４ブロックの動作を停止する手段を更に備えていてもよい（発明８）。
【0023】
かかる発明（発明８）によれば、最上位ビットの値が、前記部分的フェイルビット数が最大値であるときにとる値であるときに、第３ブロック及び第４ブロックが無駄な動作をして余分な電力を消費することを未然に防止することができる。
【0024】
上記発明（発明１）においては、前記ビットカウント部は、
複数のビットを含む測定対象データの各ビットと複数のビットを含む参照データの各ビットを入力し、前記測定対象データに含まれる第１論理レベルを持つビットの数と前記参照データに含まれる前記第１論理レベルを持つビットの数との大小関係を示す判定結果（大小データ）を出力するビットカウント差動アンプと、
前記フェイルビットデータを前記測定対象データとして前記ビットカウント部に供給する測定対象データ設定部と、
前記参照データに含まれる複数のビットのうち参照アクティブビット数のビットの論理レベルを前記第１論理レベルにする参照データ設定部と、
二分検索法のアルゴリズムにより前記ビットカウント差動アンプからの出力に基づいて前記参照アクティブビット数を逐次変化させながら前記測定対象データ設定部、前記参照データ設定部及び前記ビットカウント差動アンプを動作させ、該動作により前記ビットカウント差動アンプから逐次出力される複数の前記大小データに基づいて前記フェイルビットの数を求める計算部と、
を備えていてもよい（発明９）。
複数のビットを含む測定対象データの各ビットと複数のビットを含む参照データの各ビットを入力し、前記測定対象データに含まれる第１論理レベルを持つビットの数と前記参照データに含まれる前記第１論理レベルを持つビットの数との大小関係を示す判定結果（大小データ）を出力するビットカウント差動アンプと、
前記フェイルビットデータを前記測定対象データとして前記ビットカウント部に供給する測定対象データ設定部と、
前記参照データに含まれる複数のビットのうち参照アクティブビット数のビットの論理レベルを前記第１論理レベルにする参照データ設定部と、
二分検索法のアルゴリズムにより前記ビットカウント差動アンプからの出力に基づいて前記参照アクティブビット数を逐次変化させながら前記測定対象データ設定部、前記参照データ設定部及び前記ビットカウント差動アンプを動作させ、該動作により前記ビットカウント差動アンプから逐次出力される複数の前記大小データに基づいて前記フェイルビットの数を求める計算部と、
を備えていてもよい（発明９）。
【0025】
かかる発明（発明９）によれば、少なくとも一部においてデジタル回路を用いずアナログ回路を用いてビットカウンタを構成することができる。
【0026】
上記発明（発明９）においては、前記ビットカウント部は、
前記計算部が求めた前記フェイルビットの数を訂正前フェイルビット数として入力し、該訂正前フェイルビット数と前記フェイルビットデータに含まれる前記フェイルビットの数とが同一であるならば前記訂正前フェイルビット数をそのまま訂正後フェイルビット数として出力し、同一でないならば、前記訂正前フェイルビット数を訂正処理にかけることにより得た数を訂正後フェイルビット数として出力するビット訂正部を更に備えてもよい（発明１０）。
前記計算部が求めた前記フェイルビットの数を訂正前フェイルビット数として入力し、該訂正前フェイルビット数と前記フェイルビットデータに含まれる前記フェイルビットの数とが同一であるならば前記訂正前フェイルビット数をそのまま訂正後フェイルビット数として出力し、同一でないならば、前記訂正前フェイルビット数を訂正処理にかけることにより得た数を訂正後フェイルビット数として出力するビット訂正部を更に備えてもよい（発明１０）。
【0027】
かかる発明（発明１０）によれば、ビットカウント差動アンプ、閾値設定部、第１入力設定部及び計算部において生じた誤りを訂正することができる。
【0028】
上記発明（発明１０）においては、前記ビット訂正部は、
前記訂正前フェイルビット数の偶奇と前記フェイルビットデータに含まれる前記フェイルビットの数の偶奇の一致／不一致に基づいて、訂正処理の実行／不実行を判断し、
訂正処理においては、前記訂正前フェイルビット数に対して１だけ異なった値を前記訂正後フェイルビット数にしてもよい（発明１１）。
前記訂正前フェイルビット数の偶奇と前記フェイルビットデータに含まれる前記フェイルビットの数の偶奇の一致／不一致に基づいて、訂正処理の実行／不実行を判断し、
訂正処理においては、前記訂正前フェイルビット数に対して１だけ異なった値を前記訂正後フェイルビット数にしてもよい（発明１１）。
【0029】
かかる発明（発明８）によれば、ビットカウント差動アンプ、閾値設定部、第１入力設定部及び計算部において生じた誤りを簡単な構成で訂正することができる。
【0030】
上記発明（発明９～１１）においては、前記測定対象データ設定部は、前記フェイルビットデータに含まれる前記フェイルビットの数が所定数以上であるときに、前記フェイルビットの数が前記所定数未満になるように前記フェイルビットデータを修正したデータを前記測定対象データとして前記ビットカウント差動アンプに供給し、
前記計算部は、前記ビットカウント差動アンプから逐次出力される複数の出力と前記所定数に基づいて前記フェイルビットの数を求めてもよい（発明１２）。
前記計算部は、前記ビットカウント差動アンプから逐次出力される複数の出力と前記所定数に基づいて前記フェイルビットの数を求めてもよい（発明１２）。
【0031】
かかる発明（発明１２）によれば、フェイルビットデータに含まれるフェイルビットの数が所定数以上であるときに、誤ったフェイルビット数を求めてしまう可能性を減らすことができる。
【0032】
上記発明（発明９～１２）においては、前記ビットカウント部は、前記第１論理レベルを持つビットの数がゼロである前記参照データと前記フェイルビットデータとの比較結果に基づき、前記フェイルビットデータに含まれるビットのうち前記第１論理レベルを持つビットの数がゼロであるか又は１以上であるかを示すデータを出力してもよい（発明１３）。
【0033】
かかる発明（発明１３）によれば、第１レベルを持つビットの数がゼロであるか又は１以上であるのかを示すデータを出力することができる。従って、フェイルビットデータにフェイルビットが含まれていないのか又は１以上あるのかを示すデータを出力することができる。
【0034】
上記発明（発明９～１２）においては、前記ビットカウント部は、前記第１論理レベルを持つビットの数がゼロである前記参照データと前記フェイルビットデータとの比較結果と、前記フェイルビットデータに含まれる前記第１論理レベルを持つビットの数の偶奇に基づき、前記フェイルビットデータに含まれるビットのうち前記第１論理レベルを持つビットの数がゼロであるのか、１以上の偶数であるのか又は１以上の奇数であるのかを示すデータを出力してもよい（発明１４）。
【0035】
かかる発明（発明１４）によれば、第１レベルを持つビットの数がゼロであるのか、１以上の偶数であるのか、又は、１以上の奇数であるのかを示すデータを出力することができる。従って、フェイルビットデータにフェイルビットが含まれていないのか、１以上の偶数のフェイルビットが含まれているのか、又は、１以上の偶数のフェイルビットが含まれているのかを示すデータを出力することができる。
【0036】
上記発明（発明１～１４）においては、前記半導体記憶装置は、複数のメモリバンクを備え、各メモリバンクに前記フェイルビット検出部を備え、前記複数のメモリバンク以外の部分に前記ビットカウント部を備えてもよい（発明１５）。
【0037】
かかる発明（発明１５）によれば、メモリバンクに配置されているメモリセルの近くにフェイルビット検出部を配置することができる。また、複数のフェイルビット検出部の各々を複数のメモリバンクの各々に対応させることができる。
【0038】
上記発明（発明１～１４）においては、前記半導体記憶装置は、複数のメモリバンクを備え、前記複数のメモリバンク以外の部分に前記フェイルビット検出部及び前記ビットカウント部を備えてもよい（発明１６）。
【0039】
かかる発明（発明１６）によれば、ビットカウント部の近くにフェイルビット検出部を配置することができる。また、１個のフェイルビット検出部を複数のメモリバンクに対応させることができる。
【0040】
上記発明（発明１～１６）においては、前記ビットカウント部で計数された前記フェイルビットの数を累計するビットカウント累計部を更に備えてもよい（発明１７）。
【0041】
かかる発明（発明１７）によれば、フェイルビットの数の累計値を求めることができる。
【0042】
上記発明（発明１７）においては、前記半導体記憶装置は、複数のメモリバンクを備え、前記複数のメモリバンク以外の部分に前記ビットカウント累計部を備えてもよい（発明１８）。
【0043】
かかる発明（発明１８）によれば、ビットカウント累計部をビットカウント部の近くに配置することができる。
【0044】
上記発明（発明１～１８）においては、前記ビットカウント部から出力される前記フェイルビット数を示すデータに基づいて、前記フェイルビットデータに前記フェイルビットが少なくとも１個あるか否かを示すデータを求める手段を更に備える（発明１９）。
【0045】
かかる発明（発明１９）によれば、フェイルビット数を示すデータに基づいて、フェイルビットデータにフェイルビットが少なくとも１個あるか否かを求めることができる。
【0046】
上記発明（発明１～１８）においては、前記ビットカウント部から出力されるフェイルビット数を示すデータ及びリセット信号に基づいて、前記リセット信号が発生してから所定の時刻までの期間において少なくとも１個のフェイルビットが発生したか否かを示すデータを生成する手段を更に備えてもよい（発明２０）。
【0047】
かかる発明（発明２０）によれば、フェイルビット数を示すデータとリセット信号に基づいて、リセット信号が発生してから所定の時刻までの期間において少なくとも１個のフェイルビットが発生したか否かを示すデータを生成することができる。
【0048】
上記発明（発明１～２０）においては、前記フェイルビット数及び／又は前記パスビット数を外部に出力する手段を更に備えてもよい（発明２１）。
【0049】
かかる発明（発明２１）によれば、半導体記憶装置の外部において、フェイルビット数及び／又はパスビット数を容易に把握することができる。
【0050】
上記発明（発明１～２１）においては、前記期待データが外部から入力される場合に、入力された前記期待データを取得する手段を更に備えてもよい（発明２２）。
【0051】
かかる発明（発明２２）によれば、外部から入力された期待データを用いて、読出データと期待データとの一致／不一致を検出することが可能になる。
【0052】
上記発明（発明１～２２）においては、前記半導体記憶装置は、ダイナミックメモリであってもよい（発明２３）。
【0053】
かかる発明（発明２３）によれば、ダイナミックメモリにフェイルビット検出部及びビットカウント部を備えさせることができる。また、ダイナミックメモリにビットカウント累計部を備えさせることができる。
【0054】
また、かかる発明（発明２３）によれば、例えばギガバイトクラスの大容量のダイナミックメモリにおいても、メモリの全てのビット内のフェイルビットを計数することができる。
【発明の効果】
【0055】
本発明の半導体記憶装置によれば、フェイルビット計数装置を含んだ半導体記憶装置を提供することができる。
【図面の簡単な説明】
【0056】
【図1】本発明の第１実施形態に係る半導体記憶装置の構成例を示すブロック図である。
【図4】本発明の第１実施形態に係る半導体記憶装置の動作例を示すタイミング図である。
【図16】本発明の第２実施形態に係る半導体記憶装置の構成例を示すブロック図である。
【発明を実施するための形態】
【0057】
以下、本発明の実施形態に係る半導体記憶装置について添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。
【0058】
また、本明細書等における「第１」、「第２」、「第３」等の表記は、或る構成要素を他の構成要素と区別するために使用されるものであって、当該構成要素の数、順序又は優先度等を限定するためのものではない。例えば、「第１要素」及び「第２要素」との記載が存在する場合、「第１要素」及び「第２要素」という２個の要素のみが採用されることを意味するものではないし、「第１要素」が「第２要素」に先行しなければならないことを意味するものでもない。
【0059】
（第１実施形態）
【0060】
［１． 全体構成］
図１は、本発明の第１実施形態に係る半導体記憶装置１００Ａを示すブロック図である。半導体記憶装置１００Ａは、ダイナミックメモリである。
図１は、本発明の第１実施形態に係る半導体記憶装置１００Ａを示すブロック図である。半導体記憶装置１００Ａは、ダイナミックメモリである。
【0061】
図１を参照すると、半導体記憶装置１００Ａは、コマンド入力バッファ８０１、コマンドデコーダ８０３、アドレス入力バッファ８０５、アドレスデコーダ８０７、ＤＱ入出力バッファ８０９、グローバル入出力ゲート８１１、クロック入力バッファ８１３、内部クロック生成部８１５、モードレジスタ＆ヒューズＲＯＭ部８１７及び内部電源生成部８１９を備える。
【0062】
また、半導体記憶装置１００Ａは、メモリバンク８２１－１～８２１－ｎを備える。
【0063】
各メモリバンク８２１－ｉ（ｉ＝１、２、３、・・・、ｎ）は、メモリアレイ８３１、ロウデコーダバンク選択部８３３、ワード駆動部８３５、コラムデコーダ８３７、センスアンプ８３９及び前半フェイルビット計数関連部１０１を備える。
【0064】
各メモリバンク８２１－ｉ（ｉ＝１、２、３、・・・、ｎ）は、それに対応するメモリ入出力バスＭＩＯを介してグローバル入出力ゲート８１１に接続されている。
【0065】
更に、半導体記憶装置１００Ａは、後半フェイルビット計数関連部１０３を備える。
【0066】
コマンド入力バッファ８０１は、外部からのコマンドに対する入力バッファである。
【0067】
コマンドデコーダ８０３は、コマンド入力バッファ８０１が入力したコマンドをデコードし、デコード結果を示す信号を半導体記憶装置１００Ａの各部に供給する。
【0068】
アドレス入力バッファ８０５は、外部からのアドレスに対する入力バッファである。
【0069】
アドレスデコーダ８０７は、アドレス入力バッファ８０５が入力したアドレスをデコードし、デコード結果を示す信号を半導体記憶装置１００Ａの各部に供給する。デコード結果を示す信号は、ロウアドレス、コラムアドレス及びバンクアドレスを含む。
【0070】
ＤＱ入出力バッファ８０９は、外部データＤＱの入出力バッファである。
【0071】
グローバル入出力ゲート８１１は、ＤＱ入出力バッファ８０９とメモリバンク８２１－１～８２１－ｎの間にあり、主に、これらの間でデータの多重化と多重分離を行う。
【0072】
クロック入力バッファ８１３は、外部からのクロックに対する入力バッファである。
【0073】
内部クロック生成部８１５は、クロック入力バッファ８１３が入力したクロックを基に内部クロックを生成し、半導体記憶装置１００Ａの内部に分配する。
【0074】
モードレジスタ＆ヒューズＲＯＭ部８１７は、コマンドデコーダ８０３から入力したコマンドのデコード結果とアドレス入力バッファ８０５から入力したアドレスに基づいて、半導体記憶装置１００Ａを制御するための信号を生成し、これらを半導体記憶装置１００Ａの内部に供給する。
【0075】
内部電源生成部８１９は、外部から供給される電源に基づいて内部電源を生成し、これらを半導体記憶装置１００Ａの内部に供給する。
【0076】
メモリアレイ８３１は、ロウ方向とコラム方向に並ぶように二次元状に配列されたメモリセルＭＣを備える。
【0077】
ロウデコーダバンク選択部８３３は、ロウアドレスをデコードして、ロウアドレスに対応したロウを選択するためのロウ選択信号を生成する。
【0078】
ワード駆動部８３５は、選択されたロウのワード線をアクティブにする。
【0079】
コラムデコーダ８３７は、コラムアドレスをデコードして、コラムアドレスに対応したコラムを選択するためのコラム選択信号を生成する。
【0080】
複数のセンスアンプ８３９はコラム毎に設けられており、選択されたコラムのセンスアンプ８３９の出力が選択される。
【0081】
前半フェイルビット計数関連部１０１及び後半フェイルビット計数関連部１０３の詳細については、後述する。
【0082】
【0083】
［２． フェイルビット検出部］
フェイルビット検出部２０１は、１６個の排他的論理和ゲート群２１５を備える。各排他的論理和ゲート群２１５は、２入力１出力の排他的論理和ゲートを８個備える。
フェイルビット検出部２０１は、１６個の排他的論理和ゲート群２１５を備える。各排他的論理和ゲート群２１５は、２入力１出力の排他的論理和ゲートを８個備える。
【0084】
また、フェイルビット検出部２０１は、１６個の論理積ゲート群２１３を備える。各論理積ゲート群２１３は、２入力１出力の論理積ゲートを８個備える。
【0085】
更に、フェイルビット検出部２０１は、データスクランブル＆ラッチ回路２１１を備える。なお、データスクランブル＆ラッチ回路２１１は、本発明における「期待データ準備部」に対応する。
【0086】
１２８ビットの書込データＷＤＡＴＡ＜１２７：０＞から選択された８ビットの書込データＷＤＡＴＡ＜７：０＞の各ビットは、期待シードデータＥＸＰＳＥＥＤ＜７：０＞としてデータスクランブル＆ラッチ回路２１１に供給される。ここで、フェイルビット計数は、所定の論理レベルの組合せを持つ８ビットの書込データＷＤＡＴＡ＜７：０＞を１６回繰り返すことにより１２８ビットの期待データＥＸＰＤＡＴＡ＜１２７：０＞を構成することを前提として行われる。つまり、ＷＤＡＴＡ＜８ｍ＋ｉ＞＝ＷＤＡＴＡ＜ｉ＞（ここで、ｍ＝０～１５、ｉ＝０～７）であることを前提として行われる。
【0087】
各データスクランブル＆ラッチ回路２１１においては、テストモード信号により指示されたときに、ロウアドレスＸＡＤＤによる期待シードデータＥＸＰＳＥＥＤ＜７：０＞に対するデータスクランブリングが可能化される。テストモード信号によりデータスクランブリングが可能化されると、データスクランブル＆ラッチ回路２１１は、ロウアドレスＸＡＤＤに従って期待シードデータＥＸＰＳＥＥＤ＜７：０＞の各ビットの論理レベルを維持し又は反転することによりＥＸＰＤＡＴＡ＜７：０＞を生成する。期待データＥＸＰＤＡＴＡ＜７：０＞を１６回繰り返すことによりＥＸＰＤＡＴＡ＜１２７：０＞が構成される。
【0088】
ここで、書込データＷＤＡＴＡ＜１２７：０＞は、メモリセルを含むメモリ内部を経由して読出データＲＤＡＴＡ＜１２７：０＞として戻ってきたときには、ロウアドレスＸＡＤＤに従って論理レベルが維持され又は反転されている。従って、データスクランブル＆ラッチ回路２１１で生成された期待データＥＸＰＤＡＴＡ＜１２７：０＞の各ビットは、期待される正しい論理レベルをもつことになる。
【0089】
このようにして生成された期待データＥＸＰＤＡＴＡ＜１２７：０＞は、フェイルビット計数を実行するときに用いられるようにするために、データスクランブル＆ラッチ回路２１１においてラッチされる。
【0090】
なお、各データスクランブル＆ラッチ回路２１１においては、テストモード信号により指示されないときには、データスクランブリングは可能化されない。
【0091】
従って、各データスクランブル＆ラッチ回路２１１は、テストモード信号により指示されたときには、ロウアドレスＸＡＤＤにより期待シードデータＥＸＰＳＥＥＤ＜７：０＞をスクランブルして繰り返すことにより得た期待データＥＸＰＤＡＴＡ＜１２７：０＞を出力する。他方で、そうでないときには、期待シードデータＥＸＰＳＥＥＤ＜７：０＞をスクランブルしないで繰り返すことにより得た期待データＥＸＰＤＡＴＡ＜１２７：０＞を出力する。第１実施形態においては、スクランブルされていてもいなくてもスクランブル＆ラッチ回路２１１から出力されるデータを期待データＥＸＰＤＡＴＡ＜１２７：０＞ということにする。
【0092】
スクランブル＆ラッチ回路２１１から出力される合わせて１２８ビットの期待データＥＸＰＤＡＴＡ＜１２７：０＞は、全論理積ゲート群２１３に含まれる全論理積ゲートの第１入力端子に供給される。ここで、第１の論理積ゲート群２１３に供給される期待データＥＸＰＤＡＴＡ＜７：０＞、第２の論理積ゲート群２１３に供給される期待データＥＸＰＤＡＴＡ＜１５：８＞、・・・、第１６の論理積ゲート群２１３に供給される期待データＥＸＰＤＡＴＡ＜１２７：１２０＞は、共通である。
【0093】
また、フェイルビットカウントモードであるときにレベルがＨＩＧＨになる制御信号ＢＣは、全論理積ゲート群２１３に含まれる全論理積ゲートの第２入力端子に共通に供給される。
【0094】
各論理積ゲート群２１３に含まれる各論理積ゲートの出力端子は、対応する排他的論理和ゲート群２１５に含まれる、対応する排他的論理和ゲートの第１入力端子に供給される。
【0095】
１２８ビットの読出データＲＤＡＴＡは、８ビット毎に１６グループに分割される。各グループに含まれる８ビットの読出データＲＤＡＴＡの各ビットは、各排他的論理和ゲート群２１５に含まれる各排他的論理和ゲートの第２入力端子に供給される。
【0096】
従って、フェイルビットカウントモードでは、１６個の排他的論理和ゲート群２１５により１２８ビットの期待データＥＸＰＤＡＴＡ＜１２７：０＞と１２８ビットの読出データＲＤＡＴＡ＜１２７：０＞の一致をビットごとに確認することができる。信号ＢＣがＨＩＧＨであるときには、１６個の排他的論理和ゲート群２１５の出力により構成されるデータＲＤＡＴＡｄ＜１２７：０＞の各ビットは、１２８ビットの期待データＥＸＰＤＡＴＡ＜１２７：０＞と１２８ビットの読出データＲＤＡＴＡ＜１２７：０＞の一致／不一致をビット毎に示す論理レベルを持つ。つまり、データＲＤＡＴＡｄ＜１２７：０＞に含まれるビットデータＲＤＡＴＡｄ＜ｉ＞（ここで、ｉ＝０～１２７）は、期待データＥＸＰＤＡＴＡ＜１２７：０＞に含まれるビットデータＥＸＰＤＡＴＡ＜ｉ＞と読出データＲＤＡＴＡ＜１２７：０＞に含まれるビットデータＲＤＡＴＡ＜ｉ＞が一致するか否かを示す。従って、信号ＢＣがＨＩＧＨであるときには、データＲＤＡＴＡｄ＜１２７：０＞に含まれるビットのうち値がＨＩＧＨであるフェイルビットは、読出データＲＤＡＴＡ＜１２７：０＞と期待データＥＸＰＤＡＴＡ＜１２７：０＞の間で値が一致しないことを示す。
【0097】
なお、フェイルビットを検出するためには、通常はメモリの或る特定のアドレスの特定のビットのセルに書き込まれることになる書込データＷＤＡＴＡとそのセルから読み出された読出データＲＤＡＴＡを比較する。そのために、例えば、フェイルビットを検出する期間における各時刻において、各排他的論理和ゲート群２１５に含まれる各排他的論理和ゲートにおいては、読出データＲＤＡＴＡのビットとそれに対応する書込データＷＤＡＴＡのビットが正しく対応している必要がある。このように読出データＲＤＡＴＡのビットとそれに対応する書込データＷＤＡＴＡのビットが排他的論理和ゲートにおいて正しく比較されるようにするために、データスクランブル＆ラッチ回路２１１が制御される。換言すると、排他的論理和ゲート群２１５に含まれる各排他的論理和ゲートの第２端子に入力される読出データＲＤＡＴＡのビットに対応するアドレス及びビットの組が、期待データＥＸＰＤＡＴＡに変換されてから排他的論理和ゲート群２１５に含まれる各排他的論理和ゲートの第１端子に入力される書込データＷＤＡＴＡのビットに対応するアドレス及びビットの組に対して各排他的論理和ゲートにおいてタイミングが一致するように、データスクランブル＆ラッチ回路２１１が制御される。
【0098】
従って、データスクランブル＆ラッチ回路２１１は、書込データＷＤＡＴＡを読出データＲＤＡＴＡと比較できるように適切な時間だけ遅延させて期待データＥＸＰＤＡＴＡとして出力することになる。
【0099】
また、フェイルビットカウントモード以外のモードでは、信号ＢＣがＬＯＷになるので、１６個の排他的論理和ゲート群２１５の出力により構成されるデータＲＤＡＴＡｄ＜１２７：０＞は、ＲＤＡＴＡ＜１２７：０＞に一致する。つまり、データＲＤＡＴＡｄ＜１２７：０＞は、読出データになる。
【0100】
図１も参照すると、各メモリバンク８２１－ｉ（ｉ＝１、２、３、・・・、ｎ）においてフェイルビット検出部２０１から出力されたデータＲＤＡＴＡｄ＜１２７：０＞は、対応するメモリ入出力バスＭＩＯを経由してグローバル入出力ゲート８１１に供給される。
【0101】
フェイルビットカウントモードにおいては、グローバル入出力ゲート８１１において、複数のメモリバンク８２１－１～８２１－ｎのうちの現在選択されているメモリバンク８２１－ｉ（ｉ＝１、２、３、・・・、ｎ）からのデータＲＤＡＴＡｄ＜１２７：０＞がフェイルビットデータＰＦ＜１２７：０＞として後半フェイルビット計数関連部１０３に供給される。
【0102】
【0103】
後半フェイルビット計数関連部１０３は、ビットカウント部３０１及びビットカウント累計部４０１を備える。
【0104】
ビットカウント部３０１には、グローバル入出力ゲート８１１からフェイルビットデータＰＦ＜１２７：０＞が入力される。ここで、フェイルビットデータＰＦ＜１２７：０＞は、フェイルビットカウントモードにおいて、メモリ入出力バスＭＩＯにおいてメモリバンク８２１-１～８２１－ｎの間で多重化されたデータＲＤＡＴＡｄ＜１２７：０＞である。また、フェイルビットカウントモードにおいて信号ＢＣがＨＩＧＨであるときには、データＲＤＡＴＡｄ＜１２７：０＞は、１２８ビットの期待データＥＸＰＤＡＴＡと１２８ビットの読出データＲＤＡＴＡの一致／不一致を示す論理レベルを持つ。
【0105】
従って、ビットカウント部３０１には、１２８ビットの期待データＥＸＰＤＡＴＡ＜１２７：０＞と１２８ビットの読出データＲＤＡＴＡ＜１２７：０＞のビット毎の一致／不一致をビット毎に示す論理レベル（つまり、各ビットがフェイルビットであるか否かを示す論理レベル）を持つ１２８ビットのパス・フェイル情報により構成されるフェイルビットデータＰＦ＜１２７：０＞が入力されることになる。フェイルビットデータＰＦ＜１２７：０＞に含まれる１２８ビットのうち論理レベルがＨＩＧＨであるビットがフェイルビットである。一方、フェイルビットデータＰＦ＜１２７：０＞に含まれる１２８ビットのうち論理レベルがＬＯＷであるビットがパスビットである。
【0106】
ビットカウント部３０１は、入力したフェイルビットデータＰＦ＜１２７：０＞の各ビットの論理レベルに基づいて、期待データＥＸＰＤＡＴＡと読出データＲＤＡＴＡの間でレベルが一致していないことを示しているフェイルビットの数をカウントし、フェイルビットの数を示す二進数の確定フェイルビット数Ｃ＜７：０＞を出力する。また、ビットカウント部３０１は、入力したフェイルビットデータＰＦ＜１２７：０＞の各ビットの論理レベルに基づいて、期待データＥＸＰＤＡＴＡと読出データＲＤＡＴＡの間でレベルが一致していることを示すパスビットの数をカウントし、パスビットの数を示す二進数の確定パスビット数（図示省略）を出力してもよい。
【0107】
ビットカウント累計部４０１は、確定フェイルビット数Ｃ＜７：０＞に含まれるフェイルビットの数を累計し、累計値などを出力データＣＮＴ＜ｎ－１：０＞として外部に出力する。また、ビットカウント累計部４０１は、確定パスビット数に含まれるパスビットの数を累計し、累計値などを出力データ（図示省略）として外部に出力してもよい。さらに、ビットカウント累計部４０１は、フェイルビット及びパスビットの各々の累計値を外部に出力してもよい。
【0108】
ビットカウント部３０１及びビットカウント累計部４０１の詳細については後述する。
【0109】
図４は、本発明の第１実施形態に係る半導体記憶装置の動作例を示すタイミング図である。
【0110】
図４は、フェイルビットカウントモードにおいて、ＤＱ入出力バッファ８０９に接続された端子から外部データＤＱとしてのデータが、フェイルビットカウント＃１の８ビット期間からフェイルビットカウント＃ｎの８ビット期間にわたり間隔をおいて半導体記憶装置から出力され、その後、３２ビットのフェイルビットカウント累計値が出力される動作を示している。
【0111】
【0112】
図５を参照すると、構成例＃１に従ったビットカウント部３０１は、第１ビットカウントタイミング生成部３１１及びビットカウントツリー部３１３を備える。
【0113】
第１ビットカウントタイミング生成部３１１は、ビットカウントツリー部３１３が動作するための信号を生成する。
【0114】
ビットカウントツリー部３１３は、１２８ビットの期待データＥＸＰＤＡＴＡ＜１２７：０＞（図２参照）と１２８ビットの読出データＲＤＡＴＡ＜１２７：０＞（図２参照）のビット毎の一致／不一致を示す論理レベル（つまり、各ビットがフェイルビットであるか否かを示す論理レベル）を持つフェイルビットデータＰＦ＜１２７：０＞を入力し、不一致ビットの数（以下、「フェイルビット数」という。）を二進数で示す確定フェイルビット数Ｃ＜７：０＞を出力する。つまり、ビットカウントツリー部３１３は、フェイルビットデータＰＦ＜１２７：０＞を構成する１２８ビットのうち論理レベルがＨＩＧＨであるフェイルビットの数を数え、フェイルビットの数を二進数で示す確定フェイルビット数Ｃ＜７：０＞を出力する。
【0115】
【0116】
図６を参照すると、ビットカウントツリー部３１３は、下から順に１６個のサブフェイルビットカウンタ３２１、８個の４ビット加算器３２３－１、４個の５ビット加算器３２３－２、２個の６ビット加算器３２３－３、１個の７ビット加算器３２３－４及びラッチ回路３２５を備える。
【0117】
１６個のサブフェイルビットカウンタ３２１の各々は、フェイルビットデータＰＦ＜１２７：０＞から選択された８ビットに対応する部分的フェイルビット数をカウントする。
【0118】
各サブフェイルビットカウンタ３２１は、ビットカウントツリー部３１３に入力されるフェイルビットデータＰＦ＜１２７：０＞を構成する１２８ビットのうちの自ビットカウンタ３２１に割当てられている部分的フェイルビットデータに含まれる８ビットを入力し、その８ビットのうちの不一致に対応するＨＩＧＨの論理レベルを持つビットの数を部分的フェイルビット数としてカウントする。そして、部分的フェイルビット数を４ビットの二進数で出力する。
【0119】
従って、１６個のサブフェイルビットカウンタ３２１からは、１６分割の部分的フェイルビット数を示す４ビットの二進数データが合計で１６個出力される。
【0120】
なお、１６個のサブフェイルビットカウンタ３２１には制御信号ＢＣＥＮが入力され、制御信号ＢＣＥＮがＨＩＧＨであるときのみサブフェイルビットカウンタ３２１が動作する。
【0121】
これらの１６個の二進数データにより示される部分的フェイルビット数を図６に示すようにツリー状に繋がった８個の４ビット加算器３２３－１、４個の５ビット加算器３２３－２、２個の６ビット加算器３２３－３及び１個の７ビット加算器３２３－４により相互に足し合わせることにより８ビットの二進数で表したデータＳ＜７：０＞を求めることができる。
【0122】
つまり、８個の４ビット加算器３２３－１、４個の５ビット加算器３２３－２、２個の６ビット加算器３２３－３、１個の７ビット加算器３２３－４が、部分的フェイルビット数を集計することによりフェイルビットの総数が求まる。
【0123】
各４ビット加算器３２３－１には２個のサブフェイルビットカウンタ３２１が対応する。そして、各４ビット加算器３２３－１は、対応する２個のサブフェイルビットカウンタ３２１からの出力によりそれぞれ示される部分的フェイルビット数を相互に加算する。
【0124】
従って、８個の４ビット加算器３２３－１からは８分割の部分的フェイルビット数を示す５ビットのデータが合計で８個出力される。
【0125】
各５ビット加算器３２３－２には２個の４ビット加算器３２３－１が対応する。そして、各５ビット加算器３２３－２は、対応する２個の４ビット加算器３２１からの出力によりそれぞれ示される部分的フェイルビット数を加算する。
【0126】
従って、４個の５ビット加算器３２３－２からは４分割の部分的フェイルビット数を示す６ビットのデータが合計で４個出力される。
【0127】
各６ビット加算器３２３－３には２個の５ビット加算器３２３－２が対応する。そして、各６ビット加算器３２３－３は、対応する２個の５ビット加算器３２２からの出力によりそれぞれ示される部分的フェイルビット数を加算する。
【0128】
従って、２個の６ビット加算器３２３－３からは２分割の部分的フェイルビット数を示す７ビットのデータが合計で２個出力される。
【0129】
各７ビット加算器３２３－４には２個の６ビット加算器３２３－３が対応する。そして、各７ビット加算器３２３－４は、対応する２個の６ビット加算器３２２からの出力によりそれぞれ示される部分的フェイルビット数を加算する。
【0130】
従って、１個の７ビット加算器３２３－４からは、フェイルビット数を示す８ビットのデータＳ＜７：０＞が合計で１個出力される。つまり、データＳ＜７：０＞がフェイルビット数を示すことになる。
【0131】
ラッチ回路３２５は、７ビット加算器３２３－４が出力するフェイルビット数を示す８ビットのデータＳ＜７：０＞をラッチ信号ＬＡＴＣによりラッチしてから確定フェイルビット数Ｃ＜７：０＞として出力する。また、ラッチ回路３２５がラッチする確定フェイルビット数Ｃ＜７：０＞は、リセット信号ＲＳＴによりリセットされる。従って、ラッチ回路３２５は、ラッチ信号ＬＡＴＣを入力してからリセット信号ＲＳＴを入力するまでの期間においてフェイルビット数を表す８ビットの二進数の確定フェイルビット数Ｃ＜７：０＞を出力する。
【0132】
【0133】
ｎビット加算器３２３－１～３２３－４の構成は一般的であるので説明を省略する。
【0134】
電源回路３２７は、外部電源ＶＤＤ及び内部電源ＶＩＮＴのうち制御信号ＢＣＥＮにより選択された電源を電源ＶＩＢＣとしてｎビット加算器３２３－１～３２３－４に供給する。具体的には、ビットカウントモードの期間では制御信号ＢＣＥＮがＨＩＧＨとなり、外部電源ＶＤＤが電源ＶＩＢＣとして選択され、ｎビット加算器３２３－１～３２３－４が通常の動作をすることができる。他方で、ビットカウントモードの期間以外の期間では、制御信号ＢＣＥＮがＬＯＷとなり、内部電源ＶＩＮＴが電源ＶＩＢＣとして選択され、省電力化することができる。
【0135】
【0136】
図８に示すサブフェイルビットカウンタ３２１は、１ビットデータＡ＜０＞～Ａ＜７＞の合わせて８個の１ビットデータのうちレベルがＨＩＧＨである１ビットデータの合計数を求め、Ｂ＜０＞、Ｂ＜１＞、Ｂ＜２＞及びＢ＜３＞により構成される４ビットの二進数データＢ＜３：０＞で示される部分的フェイルビット数を出力する。
【0137】
ここで、図６及び図８より明らかなように、フェイルビットデータＰＦ＜１２７：０＞のうちの部分フェイルビットデータＰＦ＜１２７：１２０＞が第１のサブフェイルビットカウンタの入力Ａ＜７：０＞となり、同様に、部分フェイルビットデータＰＦ＜１１９：１１２＞が第２のサブフェイルビットカウンタの入力Ａ＜７：０＞となり、以下同様に、部分フェイルビットデータＰＦ＜８×ｎ＋７：８×ｎ＞が第（１６－ｎ）番目のサブフェイルビットカウンタの入力Ａ＜７：０＞となる（但し、ｎ＝１、２、３、・・・、１６）。
【0138】
図９は、図６に示すサブフェイルビットカウンタ３２１の構成例＃２を示す回路図である。構成例＃２に従ったサブフェイルビットカウンタ３２１は、回路ブロック３３１、３３２、３３３、３３４、３３５及び３３６を備える。
【0139】
回路ブロック３３１は、制御信号ＢＣＥＮがＨＩＧＨであるときに１ビットデータＡ＜０＞～Ａ＜７＞のうちレベルがＨＩＧＨである１ビットデータの合計数に対応した電圧を持つ信号ｐｂｉａｓを出力する。つまり、回路ブロック３３１は、８ビットに対応した部分的フェイルビット数に対応した電圧を参照電圧として持つ信号ｐｂｉａｓを出力する。なお、回路ブロック３３１は、本発明における「第２ブロック」の一例である。
【0140】
回路ブロック３３２は、１ビットデータＡ＜０＞～Ａ＜７＞の論理積をデータＢ＜３＞として出力する。ここで、データＢ＜３＞は、部分的フェイルビット数を示すデータＢ＜３：０＞の最上位ビット（ＭＳＢ）である。従って、１ビットデータＡ＜０＞～Ａ＜７＞の合わせて８個のデータの全てがＨＩＧＨであり、８ビットの全てがフェイルビットであることを示しているときにデータＢ＜３＞はＨＩＧＨになる。なお、回路ブロック３３２は、本発明における「第１ブロック」の一例である。
【0141】
回路ブロック３３３は、制御信号ＢＣＥＮがＨＩＧＨであるときにデータＢ＜３＞を論理反転したレベルを持ち、且つ遅延した制御信号ＥＮｄを出力する。なお、回路ブロック３３３は、本発明における「第３ブロック及び１又は複数の第４ブロックを無効化する手段」の一例である。
【0142】
なお、データＢ＜３＞がＨＩＧＨである場合は、データＢ＜２＞、Ｂ＜１＞及びＢ＜０＞はＬＯＷであることがわかっているので、制御信号ＥＮｄにより回路ブロック３３４、３３５及び３３６に含まれるアンプの動作を停止して、省電力化を図る。このようなとき、回路ブロック３３４、３３５及び３３６がそれぞれ出力するデータＢ＜２＞、Ｂ＜１＞及びＢ＜０＞はＬＯＷになる。
【0143】
回路ブロック３３４は、実際のフェイルビット数に対応した信号ｐｂｉａｓの電圧（参照電圧）と、３．５個のフェイルビット数に対応した信号の電圧を比較することによりレベルを決めたデータＢ＜２＞を出力する。従って、データＢ＜２＞は、部分的フェイルビット数が４から７までの間であるときにＨＩＧＨになる。ここで、データＢ＜２＞は、部分的フェイルビット数を示すデータＢ＜３：０＞の第２上位ビット（２ｎｄ ＭＳＢ）である。
【0144】
回路ブロック３３５は、実際のフェイルビット数に対応した信号ｐｂｉａｓの電圧（参照電圧）と、１．５＋４×Ｂ＜２＞個のフェイルビット数に対応した信号の電圧を比較することによりレベルを決めたデータＢ＜１＞を出力する。従って、データＢ＜１＞は、部分的フェイルビット数が２、３、６又は７であるときにＨＩＧＨになる。なお、回路ブロック３３５は、本発明における「第３ブロック」の一例である。ここで、データＢ＜１＞は、部分的フェイルビット数を示すデータＢ＜３：０＞の第３上位ビット（３ｒｄ ＭＳＢ）である。
【0145】
回路ブロック３３６は、実際のフェイルビット数に対応した信号ｐｂｉａｓの電圧（参照電圧）と、０．５＋２×Ｂ＜１＞＋４×Ｂ＜２＞個のフェイルビット数に対応した信号の電圧を比較することによりレベルを決めたデータＢ＜０＞を出力する。従って、データＢ＜０＞は、部分的フェイルビット数が１、３、５又は７であるときにＨＩＧＨになる。なお、回路ブロック３３６は、本発明における「第４ブロック」の一例である。
【0146】
［３．２ ビットカウント部の構成例＃２］
【0147】
図１０は、図３に示すビットカウント部の構成例＃２を示すブロック図である。図１０を参照すると、構成例＃２に従ったビットカウント部３０１は、ビット比較部３４１、ビット訂正部３４３及び第２ビットカウントタイミング生成部３４５を備える。
【0148】
ビット比較部３４１は、１２８ビットの期待データＥＸＰＤＡＴＡ＜１２７：０＞（図２参照）と１２８ビットの読出データＲＤＡＴＡ＜１２７：０＞（図２参照）のビット毎の一致／不一致をビット毎に示す論理レベル（つまり、各ビットがフェイルビットであるか否かを示す論理レベル）を持つ１２８ビットにより構成されるフェイルビットデータＰＦ＜１２７：０＞を入力し、訂正前フェイルビット数Ｓ＜６：０＞を出力する。訂正前フェイルビット数Ｓ＜６：０＞は、フェイルビット数と同一数又はそれよりも１だけ異なる数を二進数により示す。
【0149】
ビット訂正部３４３は、訂正前フェイルビット数Ｓ＜６：０＞を必要に応じて訂正処理により訂正し、８ビットの二進数によりフェイルビット数を示す確定フェイルビット数Ｃ＜７：０＞を出力する。
【0150】
第２ビットカウントタイミング生成部３４５は、ビット比較部３４１及びビット訂正部３４３が動作するための信号を生成する。なお、第２ビットカウントタイミング生成部３４５は、本発明における「計算部」の一例を含む。
【0151】
図１１は、図１０に示すビット比較部３４１の構成を示す回路図である。図１１を参照すると、ビット比較部３４１は、８個の排他的論理和ゲート群３５１－１～３５１－８、９個の論理反転ゲート群３５３－１～３５３－９、ビットカウント差動アンプ３５５及び７個のラッチ回路３５７を備える。
【0152】
フェイルビットデータＰＦ＜１２７：０＞と同一のデータである非反転フェイルビットデータ又はフェイルビットデータＰＦ＜１２７：０＞をビット毎に反転することにより得た反転フェイルビットデータが測定対象データＡ＜１２７：０＞としてビットカウント差動アンプ３５５に供給される。また、測定対象データＡ＜１２７：０＞と比較するべきデータが参照データＢ＜１２７：０＞としてビットカウント差動アンプ３５５に供給される。測定対象データＡ＜１２７：０＞の相補データＡｆ＜１２７：０＞及び参照データＢ＜１２７：０＞の相補データＢｆ＜１２７：０＞もビットカウント差動アンプ３５５に供給される。
【0153】
以下の説明では、フェイルビット数（又は非反転フェイルビット数）をＦＢという。また、フェイルビットデータの各ビットを論理反転したときの反転フェイルビット数をＦＣという。更に、測定対象データＡ＜１２７：０＞に含まれる論理レベルがＨＩＧＨであるビットの数を測定対象ビット数ＡＡという。更に、参照データＢ＜１２７：０＞に含まれる論理レベルがＨＩＧＨであるビットの数を参照アクティブビット数ＢＢという。
【0154】
ビット比較部３４１は、第２ビットカウントタイミング生成部３４５により二分検索法のアルゴリズムを用いて動作が制御される。この制御により、ビット比較部３４１に含まれるビットカウント差動アンプ３５５は、測定対象ビット数ＡＡと逐次更新される参照アクティブビット数ＢＢの大小関係により逐次変化する大小データ（判別結果）ＯＵＴを出力する。ビット比較部３４１は、７個のラッチ回路３５７により大小データＯＵＴを逐次サンプリングして合成することにより得た複数のビットデータＳ＜６＞～Ｓ＜０＞により構成される訂正前フェイルビット数Ｓ＜６：０＞を出力する。
【0155】
二分検索法を主に用いたアルゴリズムによりビットカウント差動アンプ３５５の動作を制御するために、第２ビットカウントタイミング生成部３４５はデータＦ０～Ｆ７を逐次変化させる。
【0156】
データＦ０からＦ５及びＦ７は、ビットカウント差動アンプ３５５における参照データＢ＜１２７：０＞及びこれの相補データＢｆ＜１２７：０＞に含まれる参照アクティブビット数を調整するためのデータである。データＦ６は、ビットカウント差動アンプ３５５における測定対象データＡ＜１２７：０＞及びこれの相補データＡｆ＜１２７：０＞により示される測定対象ビット数を調整するためのデータである。
【0157】
８個の排他的論理和ゲート群３５１－１～３５１－８は、それぞれ、１２８個、３２個、１６個、８個、４個、２個、６４個及び１個の２入力１出力の排他的論理和ゲートを備える。また、８個の論理反転ゲート群３５３－１～３５３－８は、それぞれ、１２８個、３２個、１６個、８個、４個、２個、６４個及び１個の反転ゲートを備える。なお、排他的論理和ゲート群３５１－１及び論理反転ゲート群３５３－１は、本発明における「測定対象設定部」の一例である。また、Ｂ＜１２７：０＞及びＢｆ＜１２７：０＞のデータを生成するための排他的論理和ゲート群３５１－２～３５１－８及び論理反転ゲート群３５３－２～３５３－９を含む回路は、本発明における「参照データ設定部」の一例である。
【0158】
８個の排他的論理和ゲート群３５１－１～３５１－８には、全体でいうと、フェイルビットデータＰＦ＜１２７：０＞とデータＦ０～Ｆ７が供給される。
【0159】
排他的論理和ゲート群３５１－１に含まれる１２８個の排他的論理和ゲートの第１入力端子にはフェイルビットデータＰＦ＜１２７：０＞の各ビットが供給され、第２入力端子には共通にデータＦ６が供給される。そして、排他的論理和ゲート群３５１－１に含まれる１２８個の排他的論理和ゲートの出力データ及びこれらを論理反転ゲート群３５３－１に通したデータは、測定対象データＡ＜１２７：０＞及びこれの相補データＡｆ＜１２７：０＞としてビットカウント差動アンプ３５５に供給される。ここで、Ａ＜１２７：０＞及びＡｆ＜１２７：０＞のデータを生成するための排他的論理和ゲート群３５１－１及び論理反転ゲート群３５３－１を含む回路は、本発明の「測定対象データ設定部」の一例である。
【0160】
データＦ６がＬＯＷであるときには、フェイルビットデータＰＦ＜１２７：０＞がそのまま測定対象データ＜１２７：０＞になる。他方で、データＦ６がＨＩＧＨであるときには、フェイルビットデータＰＦ＜１２７：０＞をビット単位で論理反転したデータが測定対象データＡ＜１２７：０＞になる。ここで、フェイルビットデータＰＦ＜１２７：０＞をビット単位で論理反転することにより得た測定対象データＡ＜１２７：０＞に含まれる論理レベルがＨＩＧＨであるビットの数は、１２８からフェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数を減じることにより得た数になる。
【0161】
なお、後述するように、二分検索法のアルゴリズムによりフェイルビット数を検索する前に、フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数が６４未満であるか否かを判断する。フェイルビット数ＦＢが６４未満である場合には、フェイルビットデータＰＦ＜１２７：０＞をそのまま測定対象データＡ＜１２７：０＞にする。他方で、フェイルビット数ＦＢが６４以上である場合には、フェイルビットデータＰＦ＜１２７：０＞をビット単位で論理反転することにより得たデータを測定対象データＡ＜１２７：０＞にする。
【0162】
これにより、ビットカウント差動アンプ３５５に供給される測定対象データＡ＜１２７：０＞が６４以上であることを避けることができる。従って、ビットカウント差動アンプ３５５における測定対象データＡ＜１２７：０＞と参照データＢ＜１２７：０＞の比較における電圧誤差によるエラーを減らすことができる。
【0163】
なお、フェイルビットデータＰＦ＜１２７：０＞の各ビットが論理反転されないまま測定対象データＡ＜１２７：０＞として利用されるときには、フェイルビット数ＦＢがそのまま測定対象ビット数ＡＡになる。他方で、フェイルビットデータＰＦ＜１２７：０＞の各ビットが論理反転されてから測定対象データＡ＜１２７：０＞として利用されるときには、反転フェイルビット数ＦＣが測定対象ビット数ＡＡになる。
【0164】
排他的論理和ゲート群３５１－１の１２８ビットの出力は測定対象データＡ＜１２７：０＞としてビットカウント差動アンプ３５５に供給され、排他的論理和ゲート群３５１－１の１２８ビットの出力の論理反転ゲート群３５３－１による反転出力は相補データＡｆ＜１２７：０＞としてビットカウント差動アンプ３５５に供給される。
【0165】
排他的論理和ゲート群３５１－２に含まれる３２個の排他的論理和ゲート及び論理反転ゲート群３５３－２に含まれる３２個の論理反転ゲートにより、データＦ５及びこれの反転データがそれぞれ参照データＢ＜１２７：９６＞及びこれの相補データＢｆ＜１２７：９６＞としてビットカウント差動アンプ３５５に供給される。
【0166】
同様に、排他的論理和ゲート群３５１－３に含まれる１６個の排他的論理和ゲート及び論理反転ゲート群３５３－３に含まれる１６個の論理反転ゲートにより、データＦ４及びこれの反転データがそれぞれ参照データＢ＜９５：８０＞及びこれの相補データＢｆ＜９５：８０＞としてビットカウント差動アンプ３５５に供給される。
【0167】
同様に、排他的論理和ゲート群３５１－４に含まれる８個の排他的論理和ゲート及び論理反転ゲート群３５３－４に含まれる８個の論理反転ゲートにより、データＦ３及びこれの反転データがそれぞれ参照データＢ＜７９：７２＞及びこれの相補データＢｆ＜７９：７２＞としてビットカウント差動アンプ３５５に供給される。
【0168】
同様に、排他的論理和ゲート群３５１－５に含まれる４個の排他的論理和ゲート及び論理反転ゲート群３５３－５に含まれる４個の論理反転ゲートにより、データＦ２及びこれの反転データがそれぞれ参照データＢ＜７１：６８＞及びこれの相補データＢｆ＜７１：６８＞としてビットカウント差動アンプ３５５に供給される。
【0169】
同様に、排他的論理和ゲート群３５１－６に含まれる２個の排他的論理和ゲート及び論理反転ゲート群３５３－６に含まれる２個の論理反転ゲートにより、データＦ１及びこれの反転データがそれぞれ参照データＢ＜６７：６６＞及びこれの相補データＢｆ＜６７：６６＞としてビットカウント差動アンプ３５５に供給される。
【0170】
同様に、排他的論理和ゲート群３５１－７に含まれる６４個の排他的論理和ゲート及び論理反転ゲート群３５３－７に含まれる６４個の論理反転ゲートにより、データＦ７及びこれの反転データがそれぞれ参照データＢ＜６５：２＞及びこれの相補データＢｆ＜６５：２＞としてビットカウント差動アンプ３５５に供給される。
【0171】
同様に、排他的論理和ゲート群３５１－８に含まれる１個の排他的論理和ゲート及び論理反転ゲート群３５３－８に含まれる１個の論理反転ゲートにより、データＦ０及びこれの反転データがそれぞれ参照データＢ＜１＞及びこれの相補データＢｆ＜１＞としてビットカウント差動アンプ３５５に供給される。
【0172】
また、レベルがＬＯＷであるデータ及びこれが論理反転ゲート３５３－９によりＨＩＧＨに反転されたデータがそれぞれ参照データＢ＜０＞及びこれの相補データＢｆ＜０＞としてビットカウント差動アンプ３５５に供給される。
【0173】
７個のラッチ回路３５７は、ビットカウント差動アンプ３５５から順次出力される大小データＯＵＴを図１４に示すように時間差をもって連続的に発生するラッチ信号ＬＡＴ６～ＬＡＴ０に従ってラッチすることにより複数のビットデータＳ＜６＞～Ｓ＜０＞を出力として揃える。複数のビットデータＳ＜６＞～Ｓ＜０＞は、訂正前フェイルビット数を二進数で示す訂正前フェイルビット数Ｓ＜６：０＞を構成する。
【0174】
つまり、図１４に示すように、時刻ｔ２の少し前にビットデータＳ＜６＞がラッチされ、時刻ｔ３の少し前にビットデータＳ＜５＞がラッチされ、以下同様に、時刻ｔｉ（ｉ＝４、５、・・・、８）の少し前にデータＳ＜８－ｉ＞がラッチされる。従って、時刻ｔ８においては、訂正前フェイルビット数Ｓ＜６：０＞が確定している。
【0175】
【0176】
ビットカウント差動アンプ３５５は、参照データＢ＜ｉ＞（ｉ＝０、１、２、・・・、ｎ－１；ｎ＝１２８；以下同様）の相補データＢｆ＜ｉ＞により制御されるＰチャネルＭＯＳトランジスタ３６１、ＰチャネルＭＯＳトランジスタ３６３、測定対象データＡ＜ｉ＞により制御されるＮチャネルＭＯＳトランジスタ３６５及び信号ＡｍｐＥＮにより制御されるＮチャネルＭＯＳトランジスタ３６７が電源側から接地側まで直接に接続された第１の組を１２８個含む。また、測定対象データの相補データＡｆ＜ｉ＞により制御されるＰチャネルＭＯＳトランジスタ３７１、ＰチャネルＭＯＳトランジスタ３７３、参照データＢ＜ｉ＞により制御されるＮチャネルＭＯＳトランジスタ３７５及び信号ＡｍｐＥＮにより制御されるＮチャネルＭＯＳトランジスタ３７７が電源側から接地側まで直接に接続された第２の組を１２８個含む。そして、第１の各組に含まれるＰチャネルＭＯＳトランジスタ３６３とＮチャネルＭＯＳトランジスタ３６５のドレイン同士を接続する線は、相互に接続され、更に、第２の全ての組に含まれるＰチャネルＭＯＳトランジスタ３７３を制御するために利用される。同様に、第２の各組に含まれるＰチャネルＭＯＳトランジスタ３７３とＮチャネルＭＯＳトランジスタ３７５のドレイン同士を接続する線は、相互に接続され更に、第１の全ての組に含まれるＰチャネルＭＯＳトランジスタ３６３を制御するために利用される。第１の各組に含まれるＰチャネルＭＯＳトランジスタ３６３とＮチャネルＭＯＳトランジスタ３６５のドレイン同士を接続する線の信号は、内部信号ＯＵＴｐｒｅＦとしても利用され、第２の各組に含まれるＰチャネルＭＯＳトランジスタ３７３とＮチャネルＭＯＳトランジスタ３７５のドレイン同士を接続する線の信号は、内部信号ＯＵＴｐｒｅとしても利用される。
【0177】
信号ＡｍｐＥＮがＬＯＷからＨＩＧＨになると、遅延回路３８１により所定の遅延時間の経過後に信号ＰＣｆもＬＯＷからＨＩＧＨになり、もう一つの遅延回路３８３により更に所定の遅延時間の経過後に信号ＥＮｄもＬＯＷからＨＩＧＨになる。また、信号ＰＣｆがＬＯＷからＨＩＧＨになると、ゲート３６９及びゲート３７９が閉じる。従って、信号ＡｍｐＥＮがＬＯＷからＨＩＧＨになると、全てのＮチャネルＭＯＳトランジスタ３６７及び全てのＮチャネルＭＯＳトランジスタ３７７が導通し、内部信号ＯＵＴｐｒｅ及び内部信号ＯＵＴｐｒｅＦのレベルは、測定対象データＡ＜ｎ－１：０＞に含まれるレベルがＨＩＧＨであるビットの数（つまり、測定対象ビット数ＡＡ）と参照データＢ＜ｎ－１：０＞に含まれるレベルがＨＩＧＨであるビットの数（つまり、参照アクティブビット数ＢＢ）の大小関係に応じた相互に相補的なレベルになる。そして、それから所定の遅延時間の経過後に信号ＥＮｄにより開くゲート３８５、３８６とその後段のゲート３８７、３８８を介して内部信号ＯＵＴｐｒｅ及び内部信号ＯＵＴｐｒｅＦにそれぞれ対応した大小データＯＵＴ及び相補データＯＵＴＦが相補的に出力される。
【0178】
具体的には、外部からの信号ＡｍｐＥＮがＨＩＧＨである期間に、データＡ＜ｎ－１＞～Ａ＜０＞のうちレベルがＨＩＧＨであるデータの数（つまり、測定対象ビット数ＡＡ）がデータＢ＜ｎ－１＞～Ｂ＜０＞のうちレベルがＨＩＧＨであるデータの数（つまり、参照アクティブビット数ＢＢ）以上であるならば、内部信号ＯＵＴｐｒｅ及びこれの反転内部信号ＯＵＴｐｒｅＦのレベルは、それぞれ、ＨＩＧＨ、ＬＯＷになる。他方で、外部からの信号ＡｍｐＥＮがＨＩＧＨである期間に、データＡ＜ｎ－１＞～Ａ＜０＞のうちレベルがＨＩＧＨであるデータの数がデータＢ＜ｎ－１＞～Ｂ＜０＞のうちレベルがＨＩＧＨであるデータの数未満であれば、内部信号ＯＵＴｐｒｅ及びこれの反転内部信号ＯＵＴｐｒｅＦのレベルは、それぞれ、ＬＯＷ、ＨＩＧＨになる。そして、外部からの信号ＡｍｐＥＮがＨＩＧＨである期間に内部信号ＯＵＴｐｒｅ及び反転内部信号ＯＵＴｐｒｅＦが大小データＯＵＴ及びこれの相補データＯＵＴＦとして外部に出力される。
【0179】
【0180】
ビット訂正部３４３は、１個のバッファ３９３、６個の二入力排他的論理和ゲート３９５、1個の１２９入力排他的論理和ゲート３９７、１個のプラス１加算器３９１及び８個のラッチ回路３９９を備える。
【0181】
訂正前フェイルビット数Ｓ＜６：０＞は、１個のバッファ３９３及び６個の二入力排他的論理和ゲート３９５により中間訂正をかけられてから中間フェイルビット数Ｓｄ＜６：０＞としてプラス１加算器３９１に供給される。
【0182】
そして、中間フェイルビット数Ｓｄ＜６：０＞は、１２９入力排他的論理和ゲート３９７により制御されるプラス１加算器３９１により後段訂正をかけられてから８個のラッチを介して確定フェイルビット数Ｃ＜７：０＞としてビット訂正部３４３から出力される。
【0183】
中間訂正においては、具体的には、ビット比較部３４１において反転フェイルビット数ＦＣを測定対象のビット数ＡＡとしている場合に対応した処理を実行する。
【0184】
後段訂正においては、具体的には、訂正前フェイルビット数Ｓ＜６：０＞にエラーが生じている場合に、そのエラーを訂正する処理を実行する。
【0185】
次に、具体的な説明をすると、訂正前フェイルビット数Ｓ＜６：０＞に含まれるビットデータＳ＜６＞は、バッファ３９３を介してプラス１加算器３９１に供給される。訂正前フェイルビット数Ｓ＜６：０＞に含まれる複数のビットデータＳ＜５＞～Ｓ＜０＞の各々は、排他的論理和ゲート３９５でビットデータＳ＜６＞との間で排他的論理和がとられた後にプラス１加算器３９１に供給される。
【0186】
従って、ビットデータＳ＜６＞がＬＯＷであるならば、訂正前フェイルビット数Ｓ＜６：０＞はそのまま中間フェイルビット数Ｓｄ＜６：０＞としてプラス１加算器３９１に供給される。他方で、ビットデータＳ＜６＞がＨＩＧＨであるならば、１２７から訂正前フェイルビット数Ｓ＜６：０＞により示される値を減じて得た値を示すデータが中間フェイルビット数Ｓｄ＜６：０＞としてプラス１加算器３９１に供給される。これは、上述したように、フェイルビット数が６４以上であることが分かったときにフェイルビット数ＦＢの代わりに１２８からフェイルビット数ＦＢを減じて得た数である反転フェイルビット数ＦＣを測定対象ビット数ＡＡとして設定し、それから二分検索法のアルゴリズムにより測定対象ビット数ＡＡを探すことに対応する。つまり、このようなときには、訂正前フェイルビット数Ｓ＜６：０＞が１２８からフェイルビット数を減じて得た数を表す二進数であることに対応する。
【0187】
１２９入力排他的論理和ゲート３９７は、フェイルビットデータＰＦ＜１２７：０＞の全ビットと中間フェイルビット数Ｓｄ＜６：０＞のＬＳＢであるＳｄ＜０＞との排他的論理演算をして（つまり１２９入力の排他的論理和演算をして）、その結果を制御データＯＥＭａｔｃｈとしてプラス１加算器３９１に供給する。制御データＯＥＭａｔｃｈは、プラス１加算器３９１では、加算のイネーブル信号として用いられる。ここで、制御データＯＥＭａｔｃｈは、フェイルビットデータＰＦ＜１２７：０＞の偶奇とデータＳｄ＜０＞の偶奇が一致するときにＬＯＷとなり、フェイルビットデータＰＦ＜１２７：０＞の偶奇とデータＳｄ＜０＞の偶奇が一致しないときにＨＩＧＨとなる。
【0188】
従って、フェイルビット検出部２０１で検出されてビット展開したままのフェイルビットデータＰＦ＜１２７：０＞に含まれる実際のフェイルビット数の偶奇と７ビット二進数の訂正前フェイルビット数Ｓ＜６：０＞により示される訂正前フェイルビット数の偶奇が一致していない場合には、プラス１加算器３９１において、中間フェイルビット数Ｓｄ＜６：０＞に対して１が加算される。そして、加算後のデータが訂正後フェイルビット数を示す訂正後フェイルビット数ＳＳ＜７：０＞としてプラス１加算器３９１から出力される。他方で、フェイルビットデータＰＦ＜１２７：０＞に含まれる実際のフェイルビット数の偶奇と訂正前フェイルビット数Ｓ＜６：０＞により示される訂正前フェイルビット数の偶奇が一致している場合には、プラス１加算器３９１に入力された中間フェイルビット数Ｓｄ＜６：０＞はそのまま訂正後フェイルビット数を示す訂正後フェイルビット数ＳＳ＜７：０＞としてプラス１加算器３９１から出力される。
【0189】
ラッチ回路３９９は、プラス１加算器３９１から出力される訂正後フェイルビット数ＳＳ＜７：０＞を構成する複数のビットデータＳＳ＜７＞～ＳＳ＜０＞をそれぞれラッチして、複数のビットデータＣ＜７＞～Ｃ＜０＞として出力する。これらを合わせて得られる二進数の確定フェイルビット数Ｃ＜７：０＞がビットカウント部３０１から出力される確定フェイルビット数Ｃ＜７：０＞である。
【0190】
なお、プラス１加算器３９１は、周知の構成を有していてもよい。
【0191】
ビット比較部３４１において反転フェイルビット数ＦＣを測定対象のビット数ＡＡとしている場合に、仮に１２７ではなく１２８から訂正前フェイルビット数Ｓ＜６：０＞により示される値を減じて得た値を示すデータを中間フェイルビットＳｄ＜６：０＞として求めるならば、次のようになる。つまり、エラーが生じていないときに、中間フェイルビットＳｄ＜６：０＞が正しいフェイルビット数ＦＢを示すことになる。他方で、エラーが生じているときには、中間フェイルビットＳｄ＜６：０＞から１を減じて得た値を正しいフェイルビット数ＦＢとして求める必要が生じる。
【0192】
従って、次のような構成と動作が必要になる。
・構成：プラス１加算器３９１を±１加算器に置き換える。
・動作＃１：ビット比較部３４１において非反転フェイルビット数ＦＢを測定対象のビット数ＡＡとしていて、エラーがない場合には、±加算器においては、Ｓｄ＜６：０＞をそのままＳＳ＜６：０＞が示すようにする。
・動作＃２：ビット比較部３４１において非反転フェイルビット数ＦＢを測定対象のビット数ＡＡとしていて、エラーがある場合には、±加算器においては、Ｓｄ＜６：０＞に１を加算した値をＳＳ＜６：０＞が示すようにする。つまり、±加算器がＳｄ＜６：０＞に１を加算する処理をする。
・動作＃３：ビット比較部３４１において反転フェイルビット数ＦＣを測定対象のビット数ＡＡとしていて、エラーがない場合には、±加算器においては、Ｓｄ＜６：０＞をそのままＳＳ＜６：０＞が示すようにする。
・動作＃４：ビット比較部３４１において反転フェイルビット数ＦＣを測定対象のビット数ＡＡとしていて、エラーがある場合には、±加算器においては、Ｓｄ＜６：０＞から１を減算した値をＳＳ＜６：０＞が示すようにする。つまり、±加算器がＳｄ＜６：０＞から１を減算する処理をする。
・構成：プラス１加算器３９１を±１加算器に置き換える。
・動作＃１：ビット比較部３４１において非反転フェイルビット数ＦＢを測定対象のビット数ＡＡとしていて、エラーがない場合には、±加算器においては、Ｓｄ＜６：０＞をそのままＳＳ＜６：０＞が示すようにする。
・動作＃２：ビット比較部３４１において非反転フェイルビット数ＦＢを測定対象のビット数ＡＡとしていて、エラーがある場合には、±加算器においては、Ｓｄ＜６：０＞に１を加算した値をＳＳ＜６：０＞が示すようにする。つまり、±加算器がＳｄ＜６：０＞に１を加算する処理をする。
・動作＃３：ビット比較部３４１において反転フェイルビット数ＦＣを測定対象のビット数ＡＡとしていて、エラーがない場合には、±加算器においては、Ｓｄ＜６：０＞をそのままＳＳ＜６：０＞が示すようにする。
・動作＃４：ビット比較部３４１において反転フェイルビット数ＦＣを測定対象のビット数ＡＡとしていて、エラーがある場合には、±加算器においては、Ｓｄ＜６：０＞から１を減算した値をＳＳ＜６：０＞が示すようにする。つまり、±加算器がＳｄ＜６：０＞から１を減算する処理をする。
【0193】
このような構成と動作のためには、上述した構成の場合と比較して、より大きな規模の回路とより多くの演算処理が必要になる。
【0194】
【0195】
８入力論理和ゲート４１１は、フェイルビット数を示す確定フェイルビット数Ｃ＜７：０＞の全ビットの論理和をデータＣＭＰとして出力する。従って、データＣＭＰは、１セットのフェイルビットデータＰＦ＜１２７：０＞にフェイルビットがなければＬＯＷであるが、１セットのフェイルビットデータＰＦ＜１２７：０＞にフェイルビットが少なくとも１個あればＨＩＧＨになる。つまり、データＣＭＰは、１セットのフェイルビットデータＰＦ＜１２７：０＞に対するフェイルビットの有無を示すことになる。
【0196】
フリップフロップ回路４１３の出力データＣＣＭＰは、制御信号ＣＢＣに対応したリセット信号ＲＳＴによりＬＯＷになり、その後にデータＣＭＰがＬＯＷからＨＩＧＨになった時にＨＩＧＨになる。従って、データＣＣＭＰは、フェイルビットの検出の対象となっている全てのフェイルビットデータＰＦ＜１２７：０＞に対するフェイルビットの有無を示すことになる。つまり、ｉ番目のフェイルビットデータＰＦ＜１２７：０＞をＰＦ（ｉ）と表記し、ＰＦ（ｉ）に対応するフェイルビット数ＦＢをＦＢ（ｉ）とすれば、ＣＣＭＰリセット信号ＲＳＴが発生した直後の第１番目の周期から現在に対応する第Ｓ番目の周期まで少なくとも１つのフェイルビットが発生したならば、フリップフロップ回路４１３の出力データＣＣＭＰはＨＩＧＨになる。
【0197】
８／ｎビット加算器４１５とラッチ回路４１７により累計回路が構成される。従って、ラッチ回路４１７が出力するデータＣＣ＜ｎ－１：０＞は、フェイルビットの検出の対象となっている全てのフェイルビットデータＰＦ＜１２７：０＞に対するフェイルビットの有無を示すことになる。つまり、ｉ番目のフェイルビットデータＰＦ＜１２７：０＞をＰＦ（ｉ）と表記し、ＰＦ（ｉ）に対応するフェイルビット数ＦＢをＦＢ（ｉ）とすれば、ラッチ回路４１７が出力するデータＣＣ＜ｎ－１：０＞は、リセット信号ＲＳＴが発生した直後の第１番目の周期から現在に対応する第Ｓ番目の周期までの累積フェイルビット数である
Σｉ＝１～ＳＦＢ（ｉ）
を示すことになる。
Σｉ＝１～ＳＦＢ（ｉ）
を示すことになる。
【0198】
マルチプレクサＭＵＸ４２１、４２３及び４２５により、制御信号ＣＢＯＵＴ及び制御信号ＣＯＭＰの組合せに応じて、データＣＮＴ＜ｎ－１：０＞として、データＣＭＰ、データＣＣＭＰ、確定フェイルビット数Ｃ＜７：０＞及び累計フェイルビット数ＣＣ＜ｎ－１：０＞のうちの何れか１個が選択される。
【0199】
なお、８／ｎビット加算器４１５は、周知の構成を有していてもよい。
【0200】
［５． 構成例＃２によるビットカウント部の動作の一般的な説明］
【0201】
【0202】
なお、以下の説明では、
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｘ７、Ｘ６、Ｘ５、Ｘ４、Ｘ３、Ｘ２、Ｘ１、Ｘ０）
という標記があるが、このとき、測定対象ビット数ＡＡ及び参照アクティブビット数ＢＢは次のようになる。
ＡＡ
＝ ＦＢ （Ｆ６＝ＬＯＷのとき）
１２８－ＦＢ （Ｆ６＝ＨＩＧＨのとき）
ＢＢ
＝ ｘ７・６４＋ｘ５・３２＋ｘ４・１６＋ｘ３・８＋ｘ２・４＋ｘ１・２＋ｘ０
ここで、
Ｘｉ＝ＨＩＧＨのとき、ｘｉ＝１
Ｘｉ＝ＬＯＷのとき、ｘｉ＝０
Ｘｉ＝ＨＩＧＨ／ＬＯＷのとき、ｘｉ＝１又は０
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｘ７、Ｘ６、Ｘ５、Ｘ４、Ｘ３、Ｘ２、Ｘ１、Ｘ０）
という標記があるが、このとき、測定対象ビット数ＡＡ及び参照アクティブビット数ＢＢは次のようになる。
ＡＡ
＝ ＦＢ （Ｆ６＝ＬＯＷのとき）
１２８－ＦＢ （Ｆ６＝ＨＩＧＨのとき）
ＢＢ
＝ ｘ７・６４＋ｘ５・３２＋ｘ４・１６＋ｘ３・８＋ｘ２・４＋ｘ１・２＋ｘ０
ここで、
Ｘｉ＝ＨＩＧＨのとき、ｘｉ＝１
Ｘｉ＝ＬＯＷのとき、ｘｉ＝０
Ｘｉ＝ＨＩＧＨ／ＬＯＷのとき、ｘｉ＝１又は０
【0203】
＜時刻ｔ１＞
データＦ７がＨＩＧＨにセットされる。他方でデータＦ０からデータＦ６はＬＯＷにリセットされる。これにより、フェイルビット数ＦＢが測定対象ビット数ＡＡとして設定され、参照アクティブビット数ＢＢは６４になる。そして、信号ＡｍｐＥＮがＬＯＷからＨＩＧＨに変化してから、測定対象ビット数ＡＡと参照アクティブビット数ＢＢであるビット数６４がビットカウント差動アンプ３５５により比較される。
データＦ７がＨＩＧＨにセットされる。他方でデータＦ０からデータＦ６はＬＯＷにリセットされる。これにより、フェイルビット数ＦＢが測定対象ビット数ＡＡとして設定され、参照アクティブビット数ＢＢは６４になる。そして、信号ＡｍｐＥＮがＬＯＷからＨＩＧＨに変化してから、測定対象ビット数ＡＡと参照アクティブビット数ＢＢであるビット数６４がビットカウント差動アンプ３５５により比較される。
【0204】
比較結果を示すビットカウント差動アンプ３５５からの大小データＯＵＴは、ラッチ信号ＬＡＴ６によりラッチ回路３５７にビットデータＳ＜６＞としてラッチされる。具体的には、フェイルビット数ＦＢが６４以上であるならば、ビットデータＳ＜６＞はＨＩＧＨにセットされ、フェイルビット数ＦＢが６４未満であれば、ビットデータＳ＜６＞はＬＯＷにセットされる。この時点では、訂正前フェイルビット数Ｓ＜６：０＞に含まれるビットデータＳ＜６＞のみが確定する。
【0205】
＜時刻ｔ２＞
信号ＡｍｐＥＮは、ＨＩＧＨからＬＯＷに戻される。データＦ７はＨＩＧＨからＬＯＷに戻される。また、データＦ５がＨＩＧＨにセットされる。更に、データＦ０からデータＦ４はＬＯＷに維持される。従って、参照アクティブビット数ＢＢは３２になる。ここでの参照アクティブビット数ＢＢを参照アクティブビット数ＢＢ＃５ということにする。
信号ＡｍｐＥＮは、ＨＩＧＨからＬＯＷに戻される。データＦ７はＨＩＧＨからＬＯＷに戻される。また、データＦ５がＨＩＧＨにセットされる。更に、データＦ０からデータＦ４はＬＯＷに維持される。従って、参照アクティブビット数ＢＢは３２になる。ここでの参照アクティブビット数ＢＢを参照アクティブビット数ＢＢ＃５ということにする。
【0206】
また、ビットデータＳ＜６＞の値がデータＦ６の値としてセットされる。具体的には、フェイルビット数ＦＢが６４以上であるならば、データＦ６はＨＩＧＨにセットされ、フェイルビット数ＦＢが６４未満であれば、データＦ６はＬＯＷにセットされる。
【0207】
従って、測定対象データＡ＜１２７：０＞に含まれる論理レベルがＨＩＧＨであるビットの数（測定対象ビット数ＡＡ）は、次のようにして決まる。
【0208】
つまり、フェイルビット数ＦＢが６４以上であるならば、測定対象ビット数ＡＡは、１２８からフェイルビット数ＦＢを差し引いた数である反転フェイルビット数ＦＣと同一になる。また、フェイルビット数ＦＢが６４未満である場合には、測定対象ビット数ＡＡは、フェイルビット数（つまり、非反転フェイルビット数）ＦＢと同一になる。
【0209】
このとき、
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ／Ｌ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
である。そして、信号ＡｍｐＥＮがＬＯＷからＨＩＧＨに変化してから、測定対象ビット数ＡＡと参照アクティブビット数ＢＢ＃５がビットカウント差動アンプ３５５により比較される。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ／Ｌ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
である。そして、信号ＡｍｐＥＮがＬＯＷからＨＩＧＨに変化してから、測定対象ビット数ＡＡと参照アクティブビット数ＢＢ＃５がビットカウント差動アンプ３５５により比較される。
【0210】
比較結果を示すビットカウント差動アンプ３５５からの大小データＯＵＴは、ラッチ信号ＬＡＴ５によりラッチ回路３５７にビットデータＳ＜５＞としてラッチされる。ラッチされるビットデータＳ＜５＞は、測定対象ビット数ＡＡが参照アクティブビット数ＢＢ＃５である３２以上であるならば、ＨＩＧＨである。他方で、ラッチされるビットデータＳ＜５＞は、測定対象ビット数ＡＡが参照アクティブビット数ＢＢ＃５である３２未満であれば、ＬＯＷである。この時点で、ビットデータＳ＜５＞が確定する。
【0211】
＜時刻ｔ３＞
信号ＡｍｐＥＮは、ＨＩＧＨからＬＯＷに戻される。データＦ６は、時刻ｔ２においてセットされた論理レベルを維持する。従って、測定対象ビット数ＡＡは維持される。
信号ＡｍｐＥＮは、ＨＩＧＨからＬＯＷに戻される。データＦ６は、時刻ｔ２においてセットされた論理レベルを維持する。従って、測定対象ビット数ＡＡは維持される。
【0212】
また、データＦ７はＬＯＷに維持される。更に、ビットデータＳ＜５＞の値がデータＦ５の値としてセットされる。更に、データＦ４がＨＩＧＨにセットされる。更に、データＦ０からデータＦ３はＬＯＷに維持される。従って、ここでの参照アクティブビット数ＢＢを参照アクティブビット数ＢＢ＃４ということにすると、参照アクティブビット数ＢＢ＃４はＳ＜５＞×３２＋１６になる。
【0213】
このとき、
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ）
である。そして、信号ＡｍｐＥＮがＬＯＷからＨＩＧＨに変化してから、測定対象ビット数ＡＡと参照アクティブビット数ＢＢ＃４がビットカウント差動アンプ３５５により比較される。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ）
である。そして、信号ＡｍｐＥＮがＬＯＷからＨＩＧＨに変化してから、測定対象ビット数ＡＡと参照アクティブビット数ＢＢ＃４がビットカウント差動アンプ３５５により比較される。
【0214】
比較結果を示すビットカウント差動アンプ３５５からの大小データＯＵＴは、ラッチ信号ＬＡＴ４によりラッチ回路３５７にビットデータＳ＜４＞としてラッチされる。ここで、ラッチされるビットデータＳ＜４＞は、測定対象ビット数ＡＡが参照アクティブビット数ＢＢ＃４以上であるならば、ＨＩＧＨである。他方で、ラッチされるビットデータＳ＜４＞は、測定対象ビット数ＡＡが参照アクティブビット数ＢＢ＃４未満であれば、ＬＯＷである。この時点でビットデータＳ＜４＞が確定する。
【0215】
＜時刻ｔ４＞
信号ＡｍｐＥＮは、ＨＩＧＨからＬＯＷに戻される。データＦ６は、時刻ｔ２においてセットされた論理レベルを維持する。従って、測定対象ビット数ＡＡは維持される。
信号ＡｍｐＥＮは、ＨＩＧＨからＬＯＷに戻される。データＦ６は、時刻ｔ２においてセットされた論理レベルを維持する。従って、測定対象ビット数ＡＡは維持される。
【0216】
また、データＦ７はＬＯＷに維持される。データＦ５は、時刻ｔ３においてセットされた論理レベルを維持する。更に、データＳ＜４＞の値がデータＦ４の値としてセットされる。更に、データＦ３がＨＩＧＨにセットされる。更に、データＦ０からデータＦ２はＬＯＷに維持される。従って、ここでの参照アクティブビット数ＢＢを参照アクティブビット数ＢＢ＃３ということにすると、参照アクティブビット数ＢＢ＃３はＳ＜５＞×３２＋Ｓ＜４＞×１６＋８になる。
【0217】
このとき、
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ、Ｌ、Ｌ、Ｌ）
である。そして、信号ＡｍｐＥＮがＬＯＷからＨＩＧＨに変化してから、測定対象ビット数ＡＡと参照アクティブビット数ＢＢ＃３がビットカウント差動アンプ３５５により比較される。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ、Ｌ、Ｌ、Ｌ）
である。そして、信号ＡｍｐＥＮがＬＯＷからＨＩＧＨに変化してから、測定対象ビット数ＡＡと参照アクティブビット数ＢＢ＃３がビットカウント差動アンプ３５５により比較される。
【0218】
比較結果を示すビットカウント差動アンプ３５５からの大小データＯＵＴは、ラッチ信号ＬＡＴ３によりラッチ回路３５７にデータＳ＜３＞としてラッチされる。ここで、ラッチされるビットデータＳ＜３＞は、測定対象ビット数ＡＡが参照アクティブビット数ＢＢ＃３以上であるならば、ＨＩＧＨである。他方で、ラッチされるビットデータＳ＜３＞は、測定対象ビット数ＡＡが参照アクティブビット数ＢＢ＃３未満であれば、ＬＯＷである。この時点でデータＳ＜３＞が確定する。
【0219】
＜時刻ｔ５＞
信号ＡｍｐＥＮは、ＨＩＧＨからＬＯＷに戻される。データＦ６は、時刻ｔ２においてセットされた論理レベルを維持する。従って、測定対象ビット数ＡＡは維持される。
信号ＡｍｐＥＮは、ＨＩＧＨからＬＯＷに戻される。データＦ６は、時刻ｔ２においてセットされた論理レベルを維持する。従って、測定対象ビット数ＡＡは維持される。
【0220】
また、データＦ７はＬＯＷに維持される。データＦ５、Ｆ４は、それぞれ、時刻ｔ３、ｔ４においてセットされた論理レベルを維持する。更に、ビットデータＳ＜３＞の値がデータＦ３の値としてセットされる。更に、データＦ２がＨＩＧＨにセットされる。更に、データＦ０及びデータＦ１はＬＯＷに維持される。従って、ここでの参照アクティブビット数ＢＢを参照アクティブビット数ＢＢ＃２ということにすると、参照アクティブビット数ＢＢ＃２はＳ＜５＞×３２＋Ｓ＜４＞×１６＋Ｓ＜３＞×８＋４になる。
【0221】
このとき、
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝ （Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ、Ｌ、Ｌ）
である。そして、信号ＡｍｐＥＮがＬＯＷからＨＩＧＨに変化してから、測定対象ビット数ＡＡと参照アクティブビット数ＢＢ＃２がビットカウント差動アンプ３５５により比較される。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝ （Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ、Ｌ、Ｌ）
である。そして、信号ＡｍｐＥＮがＬＯＷからＨＩＧＨに変化してから、測定対象ビット数ＡＡと参照アクティブビット数ＢＢ＃２がビットカウント差動アンプ３５５により比較される。
【0222】
比較結果を示すビットカウント差動アンプ３５５からの大小データＯＵＴは、ラッチ信号ＬＡＴ２によりラッチ回路３５７にビットデータＳ＜２＞としてラッチされる。ここで、ラッチされるビットデータＳ＜２＞は、測定対象ビット数ＡＡが参照アクティブビット数ＢＢ＃２以上であるならば、ＨＩＧＨである。他方で、ラッチされるビットデータＳ＜２＞は、測定対象ビット数ＡＡが参照アクティブビット数ＢＢ＃２未満であれば、ＬＯＷである。この時点でビットデータＳ＜２＞が確定する。
【0223】
＜時刻ｔ６＞
信号ＡｍｐＥＮは、ＨＩＧＨからＬＯＷに戻される。データＦ６は、時刻ｔ２においてセットされた論理レベルを維持する。従って、測定対象ビット数ＡＡは維持される。
信号ＡｍｐＥＮは、ＨＩＧＨからＬＯＷに戻される。データＦ６は、時刻ｔ２においてセットされた論理レベルを維持する。従って、測定対象ビット数ＡＡは維持される。
【0224】
また、データＦ７はＬＯＷに維持される。データＦ５、Ｆ４、Ｆ３は、それぞれ、時刻ｔ３、ｔ４、ｔ５においてセットされた論理レベルを維持する。更に、ビットデータＳ＜２＞の値がデータＦ２の値としてセットされる。更に、データＦ１がＨＩＧＨにセットされる。更に、データＦ０はＬＯＷに維持される。従って、ここでの参照アクティブビット数ＢＢを参照アクティブビット数ＢＢ＃１ということにすると、参照アクティブビット数ＢＢ＃１はＳ＜５＞×３２＋Ｓ＜４＞×１６＋Ｓ＜３＞×８＋Ｓ＜２＞×４＋２になる。
【0225】
このとき、
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ、Ｌ）
である。そして、信号ＡｍｐＥＮがＬＯＷからＨＩＧＨに変化してから、測定対象ビット数ＡＡと参照アクティブビット数ＢＢ＃１がビットカウント差動アンプ３５５により比較される。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ、Ｌ）
である。そして、信号ＡｍｐＥＮがＬＯＷからＨＩＧＨに変化してから、測定対象ビット数ＡＡと参照アクティブビット数ＢＢ＃１がビットカウント差動アンプ３５５により比較される。
【0226】
比較結果を示すビットカウント差動アンプ３５５からの大小データＯＵＴは、ラッチ信号ＬＡＴ１によりラッチ回路３５７にビットデータＳ＜１＞としてラッチされる。ここで、ラッチされるビットデータＳ＜１＞は、測定対象ビット数ＡＡが参照アクティブビット数ＢＢ＃１以上であるならば、ＨＩＧＨである。他方で、ラッチされるビットデータＳ＜１＞は、測定対象ビット数ＡＡが参照アクティブビット数ＢＢ＃１未満であれば、ＬＯＷである。この時点でビットデータＳ＜１＞が確定する。
【0227】
＜時刻ｔ７＞
信号ＡｍｐＥＮは、ＨＩＧＨからＬＯＷに戻される。データＦ６は、時刻ｔ２においてセットされた論理レベルを維持する。従って、測定対象ビット数ＡＡは維持される。
信号ＡｍｐＥＮは、ＨＩＧＨからＬＯＷに戻される。データＦ６は、時刻ｔ２においてセットされた論理レベルを維持する。従って、測定対象ビット数ＡＡは維持される。
【0228】
また、データＦ７はＬＯＷに維持される。データＦ５、Ｆ４、Ｆ３、Ｆ２は、それぞれ、時刻ｔ３、ｔ４、ｔ５、ｔ６においてセットされた論理レベルを維持する。更に、ビットデータＳ＜１＞の値がデータＦ１の値としてセットされる。更に、データＦ０がＨＩＧＨにセットされる。従って、ここでの参照アクティブビット数ＢＢを参照アクティブビット数ＢＢ＃０ということにすると、参照アクティブビット数ＢＢ＃０はＳ＜５＞×３２＋Ｓ＜４＞×１６＋Ｓ＜３＞×８＋Ｓ＜２＞×４＋Ｓ＜１＞×２＋１になる。
【0229】
このとき、
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ）
である。そして、信号ＡｍｐＥＮがＬＯＷからＨＩＧＨに変化してから、測定対象ビット数ＡＡと参照アクティブビット数ＢＢ＃０がビットカウント差動アンプ３５５により比較される。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ／Ｌ、Ｈ）
である。そして、信号ＡｍｐＥＮがＬＯＷからＨＩＧＨに変化してから、測定対象ビット数ＡＡと参照アクティブビット数ＢＢ＃０がビットカウント差動アンプ３５５により比較される。
【0230】
比較結果を示すビットカウント差動アンプ３５５からの大小データＯＵＴは、ラッチ信号ＬＡＴ０によりラッチ回路３５７にビットデータＳ＜０＞としてラッチされる。ここで、ラッチされるビットデータＳ＜０＞は、測定対象ビット数ＡＡが参照アクティブビット数ＢＢ＃０以上であるならば、ＨＩＧＨである。他方で、ラッチされるビットデータＳ＜０＞は、測定対象ビット数ＡＡが参照アクティブビット数ＢＢ＃０未満であれば、ＬＯＷである。この時点でデータＳ＜０＞が確定する。ところで、既に複数のビットデータＳ＜６＞～Ｓ＜１＞が確定しているので、この時点で、訂正前フェイルビット数Ｓ＜６：０＞が確定する。
【0231】
＜時刻ｔ８＞
図１３も参照すると、図１４に示す例では、時刻ｔ８の直前にビットデータＳ＜０＞が確定している。また、ビットデータＳ＜６＞は既に時刻ｔ２の直前に確定している。従って、ビットデータＳ＜０＞に対応する排他的論理和ゲート３９５の出力部においてこの２つのビットデータＳ＜０＞及びＳ＜６＞の排他的論理和を示す中間ビットデータＳｄ＜０＞が確定する。そして、時刻ｔ１よりも前からフェイルビットデータＰＦ＜１２７：０＞が確定している。そして、時刻ｔ８の直後に１２９入力排他的論理和ゲート３９７の出力部において、制御データＯＥＭａｔｃｈが確定する。
図１３も参照すると、図１４に示す例では、時刻ｔ８の直前にビットデータＳ＜０＞が確定している。また、ビットデータＳ＜６＞は既に時刻ｔ２の直前に確定している。従って、ビットデータＳ＜０＞に対応する排他的論理和ゲート３９５の出力部においてこの２つのビットデータＳ＜０＞及びＳ＜６＞の排他的論理和を示す中間ビットデータＳｄ＜０＞が確定する。そして、時刻ｔ１よりも前からフェイルビットデータＰＦ＜１２７：０＞が確定している。そして、時刻ｔ８の直後に１２９入力排他的論理和ゲート３９７の出力部において、制御データＯＥＭａｔｃｈが確定する。
【0232】
＜時刻ｔ９＞
また、訂正前フェイルビット数Ｓ＜６：０＞に含まれるビットデータＳ＜５＞～Ｓ＜１＞はそれぞれ時刻ｔ３～ｔ７の直前に確定している。従って、時刻ｔ９において、ラッチ回路３９９は、既にこれらの確定している信号により動作するプラス１加算器３９１の出力部において確定している訂正後フェイルビット数ＳＳ＜７：０＞をラッチ信号ＬＡＴＣによりラッチし、確定フェイルビット数Ｃ＜７：０＞として出力する。
また、訂正前フェイルビット数Ｓ＜６：０＞に含まれるビットデータＳ＜５＞～Ｓ＜１＞はそれぞれ時刻ｔ３～ｔ７の直前に確定している。従って、時刻ｔ９において、ラッチ回路３９９は、既にこれらの確定している信号により動作するプラス１加算器３９１の出力部において確定している訂正後フェイルビット数ＳＳ＜７：０＞をラッチ信号ＬＡＴＣによりラッチし、確定フェイルビット数Ｃ＜７：０＞として出力する。
【0233】
＜時刻ｔ１０＞
その後、図１５に示すビットカウント累計部４０１に含まれる８／ｎビット加算器４１５及びラッチ回路４１７により構成される累計回路が、制御信号ＣＵＭにより駆動された時に、フェイルビット数の累計値ＣＣ＜ｎ－１：０＞に、現在フェイルビット測定の対象となっている確定フェイルビット数Ｃ＜７：０＞を加算した値に更新される。図１４に示される動作を１周期とすると、周期毎に確定フェイルビット数Ｃ＜７：０＞が求められる。そして、時間が１周期進む度に、累計値ＣＣ＜ｎ－１：０＞が更新される。また、ラッチ回路４１７は、制御信号ＣＢＣによりリセットされる。従って、累計値ＣＣ＜ｎ－１：０＞は、制御信号ＣＢＣが発生してから現在までの周期数分の確定フェイルビット数Ｃ＜７：０＞を累積した値を示す。
その後、図１５に示すビットカウント累計部４０１に含まれる８／ｎビット加算器４１５及びラッチ回路４１７により構成される累計回路が、制御信号ＣＵＭにより駆動された時に、フェイルビット数の累計値ＣＣ＜ｎ－１：０＞に、現在フェイルビット測定の対象となっている確定フェイルビット数Ｃ＜７：０＞を加算した値に更新される。図１４に示される動作を１周期とすると、周期毎に確定フェイルビット数Ｃ＜７：０＞が求められる。そして、時間が１周期進む度に、累計値ＣＣ＜ｎ－１：０＞が更新される。また、ラッチ回路４１７は、制御信号ＣＢＣによりリセットされる。従って、累計値ＣＣ＜ｎ－１：０＞は、制御信号ＣＢＣが発生してから現在までの周期数分の確定フェイルビット数Ｃ＜７：０＞を累積した値を示す。
【0234】
［５．２ ビットカウント差動アンプを利用したツリー検索におけるエラーの説明］
ビットカウント差動アンプ３５５を利用して測定対象データＡ＜１２７：０＞と参照データＢ＜１２７：０＞を比較する際には、参照アクティブビット数を逐次更新するが、測定対象ビット数と参照アクティブビット数が同数であるときに、比較結果を示す大小データＯＵＴの論理レベルに誤りが発生する可能性がある。
ビットカウント差動アンプ３５５を利用して測定対象データＡ＜１２７：０＞と参照データＢ＜１２７：０＞を比較する際には、参照アクティブビット数を逐次更新するが、測定対象ビット数と参照アクティブビット数が同数であるときに、比較結果を示す大小データＯＵＴの論理レベルに誤りが発生する可能性がある。
【0235】
例えば、フェイルビット数が２４である場合、本来ならば、
Ｓ＜６＞＝ＬＯＷ
Ｓ＜５＞＝ＬＯＷ
Ｓ＜４＞＝ＨＩＧＨ
Ｓ＜３＞＝ＨＩＧＨ
Ｓ＜２＞＝ＬＯＷ
Ｓ＜１＞＝ＬＯＷ
Ｓ＜０＞＝ＬＯＷ
となるべきである。ここで、ビットデータＳ＜３＞を求める際には測定対象ビット数ＡＡである２４と参照アクティブビット数ＢＢである２４を比較する。本来ならばビットデータＳ＜３＞の値がＨＩＧＨとなるべきであるが、半導体の特性の製造誤差やノイズなどの影響によりＬＯＷとなってしまう場合がある。つまり、ツリー検索の途中において本来ならばビットデータＳ＜３＞＝ＨＩＧＨであると判断されるべきなのに誤ってビットデータＳ＜３＞＝ＬＯＷであると判断されてしまう。このような場合、
Ｓ＜６＞＝ＬＯＷ
Ｓ＜５＞＝ＬＯＷ
Ｓ＜４＞＝ＨＩＧＨ
Ｓ＜３＞＝ＬＯＷ
Ｓ＜２＞＝ＨＩＧＨ
Ｓ＜１＞＝ＨＩＧＨ
Ｓ＜０＞＝ＨＩＧＨ
が得られることになる。このような場合には、訂正前フェイルビット数Ｓ＜６：０＞により示されるフェイルビット数が２４ではなく２３という誤った値になってしまう。
Ｓ＜６＞＝ＬＯＷ
Ｓ＜５＞＝ＬＯＷ
Ｓ＜４＞＝ＨＩＧＨ
Ｓ＜３＞＝ＨＩＧＨ
Ｓ＜２＞＝ＬＯＷ
Ｓ＜１＞＝ＬＯＷ
Ｓ＜０＞＝ＬＯＷ
となるべきである。ここで、ビットデータＳ＜３＞を求める際には測定対象ビット数ＡＡである２４と参照アクティブビット数ＢＢである２４を比較する。本来ならばビットデータＳ＜３＞の値がＨＩＧＨとなるべきであるが、半導体の特性の製造誤差やノイズなどの影響によりＬＯＷとなってしまう場合がある。つまり、ツリー検索の途中において本来ならばビットデータＳ＜３＞＝ＨＩＧＨであると判断されるべきなのに誤ってビットデータＳ＜３＞＝ＬＯＷであると判断されてしまう。このような場合、
Ｓ＜６＞＝ＬＯＷ
Ｓ＜５＞＝ＬＯＷ
Ｓ＜４＞＝ＨＩＧＨ
Ｓ＜３＞＝ＬＯＷ
Ｓ＜２＞＝ＨＩＧＨ
Ｓ＜１＞＝ＨＩＧＨ
Ｓ＜０＞＝ＨＩＧＨ
が得られることになる。このような場合には、訂正前フェイルビット数Ｓ＜６：０＞により示されるフェイルビット数が２４ではなく２３という誤った値になってしまう。
【0236】
このような誤りが生じる可能性があるのは、上述したように、測定対象ビット数をこれと同一数の参照アクティブビット数と比較するときである。従って、一般に、測定対象ビット数ＡＡを測定対象ビット数ＡＡと同一の値を持つ参照アクティブビット数ＢＢと比較するとき（ＡＡ＝ＢＢであるときに）に誤りが発生する可能性がある。測定対象ビット数ＡＡをこれと異なった値を持つ参照アクティブビット数ＢＢと比較するとき（ＡＡ≠ＢＢであるとき）には誤りが発生する可能性はない。
【0237】
ここで、測定対象ビット数ＡＡと参照アクティブビット数ＢＢが等しいときに、測定対象ビット数ＡＡを誤ってＢＢ＋１であると判断する誤りと、測定対象ビット数ＡＡを誤ってＢＢ－１であると判断する誤りがあるが、後者の誤りが発生しないようにビットカウント部３０１を設計している。
【0238】
そこで、訂正前フェイルビット数Ｓ＜６：０＞に誤りがあることを、フェイルビット数の偶奇と訂正前フェイルビット数Ｓ＜６：０＞の偶奇が不一致であることにより検出し、訂正前フェイルビット数Ｓ＜６：０＞に誤りがあることを検出したならば、確定フェイルビット数Ｃ＜７：０＞を求めるために、訂正前フェイルビット数Ｓ＜６：０＞に数値１を加算するだけで十分である。
【0239】
但し、上記は、ビット比較部３４１において非反転フェイルビット数を測定対象ビット数として設定した場合に限られる。ビット比較部３４１において反転フェイルビット数を測定対象ビット数とした場合には、ビット訂正部３４３では、ビット比較部３４１から入力した訂正前フェイルビット数Ｓ＜６：０＞に含まれるＳ＜５：０＞のみを論理反転することで中間フェイルビット数Ｓｄ＜６：０＞を得る。これは、訂正前フェイルビット数Ｓ＜６：０＞の１´Ｃを求める演算であるので、訂正前フェイルビット数Ｓ＜６：０＞の２´Ｃを求める演算に対して演算結果が１だけ少なくなる。
【0240】
そうすると、ビット比較部３４１において非反転フェイルビット数を測定対象ビット数として設定した場合とは異なり、中間フェイルビット数Ｓｄ＜６：０＞は、エラーがない場合には、フェイルビット数から１を減じた数を示すようになり、エラーがある場合には、フェイルビット数と同一の数を示すようになる。従って、ビット比較部３４１においてエラーが発生した場合には、フェイルビット数の偶奇と中間フェイルビット数Ｓｄ＜６：０＞の偶奇は一致し、ビット比較部３４１においてエラーが発生しなかった場合には、フェイルビット数の偶奇と中間フェイルビット数Ｓｄ＜６：０＞の偶奇は不一致になる。
【0241】
従って、反転フェイルビット数を測定対象ビットとした場合であっても、フェイルビット数を測定対象ビットとした場合と同様の処理をすればよい。つまり、フェイルビット数の偶奇と訂正前フェイルビット数Ｓ＜６：０＞の偶奇が一致するならば、中間フェイルビット数Ｓｄ＜６：０＞をビット拡張するだけで訂正後フェイルビット数ＳＳ＜７：０＞にする。また、フェイルビット数の偶奇と訂正前フェイルビット数Ｓ＜６：０＞の偶奇が一致しないならば、中間フェイルビット数Ｓｄ＜６：０＞に１を加算し、且つ、ビット拡張して訂正後フェイルビット数ＳＳ＜７：０＞にする。
【0242】
ビット訂正部３４３は、ビット比較部３４１から訂正前フェイルビット数Ｓ＜６：０＞を入力する。
【0243】
訂正前フェイルビット数Ｓ＜６：０＞のＭＳＢであるビットデータＳ＜６＞がＬＯＷであるならば、フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数ＦＢが６４未満であり、訂正前フェイルビット数Ｓ＜６：０＞は、非反転フェイルビット数ＦＢを二進数で表している。
【0244】
他方で、ビットデータＳ＜６＞がＨＩＧＨであるならば、フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数ＦＢが６４以上であるならば、訂正前フェイルビット数Ｓ＜６：０＞は、反転フェイルビット数ＦＣを二進数で表している。
【0245】
また、訂正前フェイルビット数Ｓ＜６：０＞は誤りを含んでいる可能性がある。
【0246】
ビット訂正部３４３は、これらの組合せにより４通りの動作をする
【0247】
［５．３ ビット訂正部に関連した動作＃１の説明］
動作＃１は、フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数ＦＢが６４未満であり、且つ、訂正前フェイルビット数Ｓ＜６：０＞にエラーがない場合のものである。
動作＃１は、フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数ＦＢが６４未満であり、且つ、訂正前フェイルビット数Ｓ＜６：０＞にエラーがない場合のものである。
【0248】
フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数ＦＢが６４未満である場合には、上述したようにビットデータＳ＜６＞は、ＬＯＷである。また、訂正前フェイルビット数Ｓ＜６：０＞は、そのままフェイルビット数ＦＢを７ビット二進数で表す。
【0249】
従って、訂正前フェイルビット数Ｓ＜６：０＞をそのまま中間フェイルビット数Ｓｄ＜６：０＞としてプラス１加算器３９１に供給する。
【0250】
プラス１加算器３９１は、中間フェイルビット数Ｓｄ＜６：０＞をビット拡張して訂正後フェイルビット数ＳＳ＜７：０＞として出力する。
【0251】
このような場合、６個の排他的論理和ゲート３９５の片側の入力端子にはＬＯＷレベルのビットデータＳ＜６＞が供給されるので、６個の排他的論理和ゲート３９５は、Ｓ＜５：０＞をそのままＳｄ＜５：０＞としてプラス１加算器３９１に供給する。また、バッファ３９３は、ＬＯＷレベルのＳ＜６＞をそのままＳｄ＜６＞としてプラス１加算器３９１に供給する。
【0252】
また、フェイルビット数が偶数であるときには、データＳｄ＜０＞がＬＯＷであり、また、フェイルビット数が奇数であるときには、データＳｄ＜０＞がＨＩＧＨである。従って、何れの場合でも、１２９入力排他的論理和ゲート３９７は、値がＬＯＷである制御データＯＥＭａｔｃｈをプラス１加算器３９１に供給し、これによりプラス１加算器３９１は、加算を実行しない。つまり、上述したように、中間フェイルビット数Ｓｄ＜６：０＞をビット拡張するだけで訂正後フェイルビット数ＳＳ＜７：０＞として出力する。
【0253】
［５．４ ビット訂正部に関連した動作＃２の説明］
動作＃２は、フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数ＦＢが６４未満であり、且つ、訂正前フェイルビット数Ｓ＜６：０＞にエラーがある場合のものである。
動作＃２は、フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数ＦＢが６４未満であり、且つ、訂正前フェイルビット数Ｓ＜６：０＞にエラーがある場合のものである。
【0254】
フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数ＦＢが６４未満である場合には、上述したようにビットデータＳ＜６＞は、ＬＯＷである。また、訂正前フェイルビット数Ｓ＜６：０＞は、そのままフェイルビット数ＦＢを７ビット二進数で表す。
【0255】
従って、訂正前フェイルビット数Ｓ＜６：０＞をそのまま中間フェイルビット数Ｓｄ＜６：０＞としてプラス１加算器３９１に供給する。
【0256】
そこで、プラス１加算器３９１は、中間フェイルビット数Ｓｄ＜６：０＞に１を加算し、且つ、ビット拡張して訂正後フェイルビット数ＳＳ＜７：０＞として出力する。
【0257】
このような場合、６個の排他的論理和ゲート３９５の片側の入力端子にはＬＯＷレベルのビットデータＳ＜６＞が供給されるので、６個の排他的論理和ゲート３９５は、Ｓ＜５：０＞をそのままＳｄ＜５：０＞としてプラス１加算器３９１に供給する。また、バッファ３９３は、ＬＯＷレベルのＳ＜６＞をそのままＳｄ＜６＞としてプラス１加算器３９１に供給する。
【0258】
また、フェイルビット数が偶数であるときには、エラーによりデータＳｄ＜０＞がＬＯＷからＨＩＧＨに転じ、また、フェイルビット数が奇数であるときには、データＳｄ＜０＞がＨＩＧＨからＬＯＷに転じている。従って、何れの場合でも、１２９入力排他的論理和ゲート３９７は、値がＨＩＧＨである制御データＯＥＭａｔｃｈをプラス１加算器３９１に供給し、これによりプラス１加算器３９１は、加算を実行する。つまり、上述したように、中間フェイルビット数Ｓｄ＜６：０＞に１を加算し、その上で、上位にＬＯＷレベルのビットを追加して訂正後フェイルビット数ＳＳ＜７：０＞として出力する。
【0259】
［５．５ ビット訂正部に関連した動作＃３の説明］
動作＃３は、フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数ＦＢが６４以上であるならば、且つ、訂正前フェイルビット数Ｓ＜６：０＞にエラーがない場合のものである。
動作＃３は、フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数ＦＢが６４以上であるならば、且つ、訂正前フェイルビット数Ｓ＜６：０＞にエラーがない場合のものである。
【0260】
フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数ＦＢが６４以上であるならば、上述したようにビットデータＳ＜６＞は、ＨＩＧＨである。また、訂正前フェイルビット数Ｓ＜６：０＞は、反転フェイルビット数ＦＣを７ビット二進数で表す。
【0261】
従って、反転フェイルビット数を表している訂正前フェイルビット数Ｓ＜６：０＞を非反転フェイルビット数から１を減じた数を表す中間フェイルビット数Ｓｄ＜６：０＞に変換してからプラス１加算器３９１に供給する。
【0262】
また、プラス１加算器３９１は、中間フェイルビット数Ｓｄ＜６：０＞に１を加算し、且つ、ビット拡張して訂正後フェイルビット数ＳＳ＜７：０＞として出力する。
【0263】
このような場合、６個の排他的論理和ゲート３９５の片側の入力端子にはＨＩＧＨレベルのビットデータＳ＜６＞が供給されるので、６個の排他的論理和ゲート３９５は、Ｓ＜５：０＞を論理反転してＳｄ＜５：０＞としてプラス１加算器３９１に供給する。また、バッファ３９３は、ＨＩＧＨレベルのＳ＜６＞をそのままＳｄ＜６＞としてプラス１加算器３９１に供給する。ここで、反転フェイルビット数を表している訂正前フェイルビット数Ｓ＜６：０＞に基づいて非反転フェイルビット数から１を減じた数をＳｄ＜６：０＞として得ることができたことになる。
【0264】
また、フェイルビット数が偶数であるときには、データＳｄ＜０＞がＨＩＧＨであり、また、フェイルビット数が奇数であるときには、データＳｄ＜０＞がＬＯＷである。従って、何れの場合でも、１２９入力排他的論理和ゲート３９７は、値がＨＩＧＨである制御データＯＥＭａｔｃｈをプラス１加算器３９１に供給し、これによりプラス１加算器３９１は、加算を実行する。つまり、上述したように、中間フェイルビット数Ｓｄ＜６：０＞に１を加算し、且つ、ビット拡張して訂正後フェイルビット数ＳＳ＜７：０＞として出力する。
【0265】
［５．６ ビット訂正部に関連した動作＃４の説明］
動作＃４は、フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数ＦＢが６４以上であるならば、且つ、訂正前フェイルビット数Ｓ＜６：０＞にエラーがある場合のものである。
動作＃４は、フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数ＦＢが６４以上であるならば、且つ、訂正前フェイルビット数Ｓ＜６：０＞にエラーがある場合のものである。
【0266】
フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数ＦＢが６４以上であるならば、上述したようにビットデータＳ＜６＞は、ＨＩＧＨである。また、訂正前フェイルビット数Ｓ＜６：０＞は、反転フェイルビット数ＦＣを７ビット二進数で表す。
【0267】
従って、反転フェイルビット数を表している訂正前フェイルビット数Ｓ＜６：０＞を非反転フェイルビット数から１を減じた数を表す中間フェイルビット数Ｓｄ＜６：０＞に変換してからプラス１加算器３９１に供給する。
【0268】
また、プラス１加算器３９１は、中間フェイルビット数Ｓｄ＜６：０＞に１を加算しないでビット拡張して訂正後フェイルビット数ＳＳ＜７：０＞として出力する。
【0269】
このような場合、６個の排他的論理和ゲート３９５の片側の入力端子にはＨＩＧＨレベルのビットデータＳ＜６＞が供給されるので、６個の排他的論理和ゲート３９５は、Ｓ＜５：０＞を論理反転してＳｄ＜５：０＞としてプラス１加算器３９１に供給する。また、バッファ３９３は、ＨＩＧＨレベルのＳ＜６＞をそのままＳｄ＜６＞としてプラス１加算器３９１に供給する。ここで、反転フェイルビット数を表している訂正前フェイルビット数Ｓ＜６：０＞に基づいて非反転フェイルビット数から１を減じた数をＳｄ＜６：０＞として得ることができたことになる。
【0270】
また、フェイルビット数が偶数であるときには、エラーによりデータＳｄ＜０＞がＬＯＷからＨＩＧＨに転じ、また、フェイルビット数が奇数であるときには、エラーによりデータＳｄ＜０＞がＬＯＷからＨＩＧＨに転じている。従って、何れの場合でも、１２９入力排他的論理和ゲート３９７は、値がＬＯＷである制御データＯＥＭａｔｃｈをプラス１加算器３９１に供給し、これによりプラス１加算器３９１は、加算を実行しない。つまり、上述したように、中間フェイルビット数Ｓｄ＜６：０＞に１を加算しないでビット拡張して訂正後フェイルビット数ＳＳ＜７：０＞として出力する。
【0271】
［５．７ 具体的な動作例］
［動作例１： フェイルビット数が８８である場合～その１～］
概略を説明すると、時刻ｔ１において、フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数８８が、最初の参照アクティブビット数６４以上であることを検出する。そこで、フェイルビットデータＰＦ＜１２７：０＞の全ビットを反転して測定対象データＡ＜１２７：０＞としてビットカウント差動アンプ３５５に供給する。ここで、測定対象データＡ＜１２７：０＞に含まれる測定対象ビットの数ＡＡは１２８－８８＝４０である。
［動作例１： フェイルビット数が８８である場合～その１～］
概略を説明すると、時刻ｔ１において、フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数８８が、最初の参照アクティブビット数６４以上であることを検出する。そこで、フェイルビットデータＰＦ＜１２７：０＞の全ビットを反転して測定対象データＡ＜１２７：０＞としてビットカウント差動アンプ３５５に供給する。ここで、測定対象データＡ＜１２７：０＞に含まれる測定対象ビットの数ＡＡは１２８－８８＝４０である。
【0272】
時刻ｔ２から時刻ｔ７までにおいて、測定対象データＡ＜１２７：０＞に含まれる測定対象ビットの数ＡＡを示す二進数の訂正前フェイルビット数Ｓ＜６：０＞を二分検索法のアルゴリズムに従って求める。
【0273】
時刻ｔ８においては、訂正前フェイルビット数Ｓ＜６：０＞により示されるフェイルビット数４０を１２７から差し引くことにより得た数８７を示す中間フェイルビット数Ｓｄ＜６：０＞を得る。８７は正しいフェイルビット数である８８から１を減じた値である。
【0274】
また、時刻ｔ８においては、実際のフェイルビット数８８の偶奇と中間フェイルビット数Ｓｄ＜６：０＞により示されるフェイルビット数８７の偶奇が一致しないので、中間フェイルビット数Ｓｄ＜６：０＞により示されるフェイルビット数８７に１を加算することにより正しいフェイルビット数８８を示す二進数の確定フェイルビット数Ｃ＜７：０＞を求める。
【0275】
次に、時刻毎の動作を順に説明する。
＜時刻ｔ１＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
フェイルビットデータＰＦ＜１２７：０＞と同一である測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数８８と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数６４が比較される。この場合、比較結果であるビットデータＳ＜６＞がＨＩＧＨになる。
＜時刻ｔ１＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
フェイルビットデータＰＦ＜１２７：０＞と同一である測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数８８と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数６４が比較される。この場合、比較結果であるビットデータＳ＜６＞がＨＩＧＨになる。
【0276】
＜時刻ｔ２＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０（＝１２８－８８）と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数３２が比較される。この場合、比較結果であるビットデータＳ＜５＞がＨＩＧＨになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０（＝１２８－８８）と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数３２が比較される。この場合、比較結果であるビットデータＳ＜５＞がＨＩＧＨになる。
【0277】
＜時刻ｔ３＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数４８が比較される。この場合、比較結果であるビットデータＳ＜４＞がＬＯＷになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数４８が比較される。この場合、比較結果であるビットデータＳ＜４＞がＬＯＷになる。
【0278】
＜時刻ｔ４＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｌ、Ｈ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数４０が比較される。この場合、比較結果であるビットデータＳ＜３＞がＨＩＧＨになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｌ、Ｈ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数４０が比較される。この場合、比較結果であるビットデータＳ＜３＞がＨＩＧＨになる。
【0279】
＜時刻ｔ５＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｌ、Ｈ、Ｈ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数４４が比較される。この場合、比較結果であるビットデータＳ＜２＞がＬＯＷになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｌ、Ｈ、Ｈ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数４４が比較される。この場合、比較結果であるビットデータＳ＜２＞がＬＯＷになる。
【0280】
＜時刻ｔ６＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｌ、Ｈ、Ｌ、Ｈ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数４２が比較される。この場合、比較結果であるビットデータＳ＜１＞がＬＯＷになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｌ、Ｈ、Ｌ、Ｈ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数４２が比較される。この場合、比較結果であるビットデータＳ＜１＞がＬＯＷになる。
【0281】
＜時刻ｔ７＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｌ、Ｈ、Ｌ、Ｌ、Ｈ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数４１が比較される。この場合、比較結果であるビットデータＳ＜０＞がＬＯＷになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｌ、Ｈ、Ｌ、Ｌ、Ｈ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数４１が比較される。この場合、比較結果であるビットデータＳ＜０＞がＬＯＷになる。
【0282】
この時点で比較結果、複数のビットデータＳ＜６＞、Ｓ＜５＞、Ｓ＜４＞、Ｓ＜３＞、Ｓ＜２＞、Ｓ＜１＞及びＳ＜０＞の各々について、ＨＩＧＨ、ＨＩＧＨ、ＬＯＷ、ＨＩＧＨ、ＬＯＷ、ＬＯＷ及びＬＯＷの論理レベルがラッチ回路３５７において確定する。ここで、訂正前フェイルビット数Ｓ＜６：０＞は、４０を示す。
【0283】
＜時刻ｔ８＞
フェイルビットデータＰＦ＜１２７：０＞のフェイルビット数８８が、最初の参照アクティブビット数６４以上であるために時刻ｔ１において比較結果であるビットデータＳ＜６＞がＨＩＧＨになっている。従って、訂正前フェイルビット数Ｓ＜６：０＞の各ビットを反転することにより中間フェイルビット数Ｓｄ＜６：０＞を求める。複数のビットデータＳ＜６＞～Ｓ＜０＞が４０を示しているので、１２８よりも１だけ少ない１２７から４０を差し引くことにより得た８７を中間フェイルビット数Ｓｄ＜７：０＞が示すようにする。
フェイルビットデータＰＦ＜１２７：０＞のフェイルビット数８８が、最初の参照アクティブビット数６４以上であるために時刻ｔ１において比較結果であるビットデータＳ＜６＞がＨＩＧＨになっている。従って、訂正前フェイルビット数Ｓ＜６：０＞の各ビットを反転することにより中間フェイルビット数Ｓｄ＜６：０＞を求める。複数のビットデータＳ＜６＞～Ｓ＜０＞が４０を示しているので、１２８よりも１だけ少ない１２７から４０を差し引くことにより得た８７を中間フェイルビット数Ｓｄ＜７：０＞が示すようにする。
【0284】
実際のフェイルビット数８８は偶数であり、中間フェイルビット数Ｓｄ＜６：０＞が示す中間フェイルビット数８７は奇数であるので、両者の偶奇は不一致であることを制御データＯＥＭａｔｃｈが示す。
【0285】
従って、プラス１加算器３９１は、中間フェイルビット数Ｓｄ＜６：０＞により示される訂正前のフェイルビット数８７に対して１を加算することにより得た訂正後のフェイルビット数８８を示す訂正後フェイルビット数ＳＳ＜７：０＞を出力する。
【0286】
その後、ラッチ信号ＬＡＴＣによりラッチ回路３９９（図１３参照）において訂正後フェイルビット数ＳＳ＜７：０＞をラッチすることによりフェイルビット数８８を示す確定フェイルビット数Ｃ＜７：０＞が確定する。
【0287】
その後、ビットカウント累計部４０１に含まれる８／ｎビット加算器４１５及びラッチ回路４１７において制御信号ＣＵＭによりフェイルビット数の累計値ＣＣ＜ｎ－１：０＞に対して現在フェイルビット測定の対象となっているデータのフェイルビット数８８を示す確定フェイルビット数Ｃ＜７：０＞が加算される。
【0288】
［動作例２： フェイルビット数が８８である場合～その２～］
概略を説明すると、時刻ｔ１において、フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数８８が、最初の参照アクティブビット数６４以上であることを検出する。そこで、フェイルビットデータＰＦ＜１２７：０＞の全ビットを反転して測定対象データＡ＜１２７：０＞としてビットカウント差動アンプ３５５に供給する。ここで、測定対象データＡ＜１２７：０＞に含まれる測定対象ビットの数ＡＡは１２８－８８＝４０である。
概略を説明すると、時刻ｔ１において、フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数８８が、最初の参照アクティブビット数６４以上であることを検出する。そこで、フェイルビットデータＰＦ＜１２７：０＞の全ビットを反転して測定対象データＡ＜１２７：０＞としてビットカウント差動アンプ３５５に供給する。ここで、測定対象データＡ＜１２７：０＞に含まれる測定対象ビットの数ＡＡは１２８－８８＝４０である。
【0289】
時刻ｔ２から時刻ｔ７までにおいて、測定対象データＡ＜１２７：０＞に含まれる測定対象ビットの数ＡＡを示す二進数の訂正前フェイルビット数Ｓ＜６：０＞を二分検索法のアルゴリズムに従って求める。ここで、本来ならば、時刻ｔ２から時刻ｔ７までの処理により求まる訂正前フェイルビット数Ｓ＜６：０＞が示す数は４０になるが、半導体の特性の製造誤差やノイズなどの影響により、この値が３９になる。
【0290】
時刻ｔ８においては、訂正前フェイルビット数Ｓ＜６：０＞により示されるフェイルビット数３９を１２７から差し引くことにより得た数８８を示す中間フェイルビット数Ｓｄ＜６：０＞を得る。８８は正しいフェイルビット数である。
【0291】
また、時刻ｔ８においては、実際のフェイルビット数８８の偶奇と中間フェイルビット数Ｓｄ＜６：０＞により示されるフェイルビット数８８の偶奇が一致するので、中間フェイルビット数Ｓｄ＜６：０＞により示される訂正前のフェイルビット数８８をそのまま示す二進数の確定フェイルビット数Ｃ＜７：０＞を求める。
【0292】
次に、時刻毎の動作を順に説明する。
＜時刻ｔ１＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
フェイルビットデータＰＦ＜１２７：０＞と同一である測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数８８と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数６４が比較される。この場合、比較結果であるビットデータＳ＜６＞がＨＩＧＨになる。
＜時刻ｔ１＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
フェイルビットデータＰＦ＜１２７：０＞と同一である測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数８８と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数６４が比較される。この場合、比較結果であるビットデータＳ＜６＞がＨＩＧＨになる。
【0293】
＜時刻ｔ２＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０（＝１２８－８８）と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数３２が比較される。この場合、比較結果であるビットデータＳ＜５＞がＨＩＧＨになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０（＝１２８－８８）と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数３２が比較される。この場合、比較結果であるビットデータＳ＜５＞がＨＩＧＨになる。
【0294】
＜時刻ｔ３＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数４８が比較される。この場合、比較結果であるビットデータＳ＜４＞がＬＯＷになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数４８が比較される。この場合、比較結果であるビットデータＳ＜４＞がＬＯＷになる。
【0295】
＜時刻ｔ４＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｌ、Ｈ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数４０が比較される。実施例１とは異なり、半導体の特性の製造誤差やノイズなどの影響により、この場合、比較結果であるビットデータＳ＜３＞がＬＯＷになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｌ、Ｈ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数４０が比較される。実施例１とは異なり、半導体の特性の製造誤差やノイズなどの影響により、この場合、比較結果であるビットデータＳ＜３＞がＬＯＷになる。
【0296】
＜時刻ｔ５＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｌ、Ｌ、Ｈ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数３６が比較される。この場合、比較結果であるビットデータＳ＜２＞がＨＩＧＨになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｌ、Ｌ、Ｈ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数３６が比較される。この場合、比較結果であるビットデータＳ＜２＞がＨＩＧＨになる。
【0297】
＜時刻ｔ６＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｌ、Ｌ、Ｈ、Ｈ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数３８が比較される。この場合、比較結果であるビットデータＳ＜１＞がＨＩＧＨになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｌ、Ｌ、Ｈ、Ｈ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数３８が比較される。この場合、比較結果であるビットデータＳ＜１＞がＨＩＧＨになる。
【0298】
＜時刻ｔ７＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｌ、Ｌ、Ｈ、Ｈ、Ｈ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数３９が比較される。この場合、比較結果であるビットデータＳ＜０＞がＨＩＧＨになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｌ、Ｌ、Ｈ、Ｈ、Ｈ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数４０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数３９が比較される。この場合、比較結果であるビットデータＳ＜０＞がＨＩＧＨになる。
【0299】
この時点で比較結果である複数のＳ＜６＞、Ｓ＜５＞、Ｓ＜４＞、Ｓ＜３＞、Ｓ＜２＞、Ｓ＜１＞及びＳ＜０＞の各々について、ＨＩＧＨ、ＨＩＧＨ、ＬＯＷ、ＬＯＷ、ＨＩＧＨ、ＨＩＧＨ及びＨＩＧＨの論理レベルがラッチ回路３５７において確定する。ここで、訂正前フェイルビット数Ｓ＜６：０＞は、３９を示す。
【0300】
＜時刻ｔ８＞
フェイルビットデータＰＦ＜１２７：０＞のフェイルビット数８８が、最初の参照アクティブビット数６４以上であるために時刻ｔ１において比較結果であるビットデータＳ＜６＞がＨＩＧＨになっている。従って、訂正前フェイルビット数Ｓ＜６：０＞の各ビットを反転することにより中間フェイルビット数Ｓｄ＜６：０＞を求める。複数のビットデータＳ＜６＞～Ｓ＜０＞が３９を示しているので、１２８よりも１だけ少ない１２７から３９を差し引くことにより得た８８を中間フェイルビット数Ｓｄ＜７：０＞が示すようにする。
フェイルビットデータＰＦ＜１２７：０＞のフェイルビット数８８が、最初の参照アクティブビット数６４以上であるために時刻ｔ１において比較結果であるビットデータＳ＜６＞がＨＩＧＨになっている。従って、訂正前フェイルビット数Ｓ＜６：０＞の各ビットを反転することにより中間フェイルビット数Ｓｄ＜６：０＞を求める。複数のビットデータＳ＜６＞～Ｓ＜０＞が３９を示しているので、１２８よりも１だけ少ない１２７から３９を差し引くことにより得た８８を中間フェイルビット数Ｓｄ＜７：０＞が示すようにする。
【0301】
実際のフェイルビット数８８は偶数であり、中間フェイルビット数Ｓｄ＜６：０＞が示す中間フェイルビット数８８は偶数であるので、両者の偶奇は一致することを制御データＯＥＭａｔｃｈが示す。
【0302】
従って、プラス１加算器３９１は、中間フェイルビット数Ｓｄ＜６：０＞により示される訂正前のフェイルビット数８８をそのまま訂正後のフェイルビット数８８として示す訂正後フェイルビット数ＳＳ＜７：０＞を出力する。
【0303】
その後、ラッチ信号ＬＡＴＣによりラッチ回路３９９（図１３参照）において訂正後フェイルビット数ＳＳ＜７：０＞をラッチすることによりフェイルビット数８８を示す確定フェイルビット数Ｃ＜７：０＞が確定する。
【0304】
その後、ビットカウント累計部４０１に含まれる８／ｎビット加算器４１５及びラッチ回路４１７において制御信号ＣＵＭによりフェイルビット数の累計値ＣＣ＜ｎ－１：０＞に対して現在フェイルビット測定の対象となっているデータのフェイルビット数８８を示す確定フェイルビット数Ｃ＜７：０＞が加算される。
【0305】
［動作例３： フェイルビット数が２４である場合～その１～］
概略を説明すると、時刻ｔ１において、フェイルビットデータＰＦ＜１２７：０＞のフェイルビット数２４が、最初の参照アクティブビット数６４未満であることを検出する。そこで、動作例１、動作例２とは異なり、時刻ｔ２から時刻ｔ７までにおいて、フェイルビットデータＰＦ＜１２７：０＞をそのままビットカウント差動アンプ３５５に測定対象データＡ＜１２７：０＞としてビットカウント差動アンプ３５５に供給する。
概略を説明すると、時刻ｔ１において、フェイルビットデータＰＦ＜１２７：０＞のフェイルビット数２４が、最初の参照アクティブビット数６４未満であることを検出する。そこで、動作例１、動作例２とは異なり、時刻ｔ２から時刻ｔ７までにおいて、フェイルビットデータＰＦ＜１２７：０＞をそのままビットカウント差動アンプ３５５に測定対象データＡ＜１２７：０＞としてビットカウント差動アンプ３５５に供給する。
【0306】
時刻ｔ２から時刻ｔ７までにおいて、測定対象データＡ＜１２７：０＞に含まれる測定対象ビットの数ＡＡを示す二進数の訂正前フェイルビット数Ｓ＜６：０＞を二分検索法のアルゴリズムに従って求める。
【0307】
時刻ｔ８においては、訂正前フェイルビット数Ｓ＜６：０＞により示されるフェイルビット数２４をそのまま示す中間フェイルビット数Ｓｄ＜６：０＞を得る。
【0308】
また、時刻ｔ８においては、実際のフェイルビット数２４の偶奇と中間フェイルビット数Ｓｄ＜６：０＞により示されるフェイルビット数２４の偶奇が一致するので、中間フェイルビット数Ｓｄ＜６：０＞により示される訂正前のフェイルビット数２４をそのまま示す二進数の確定フェイルビット数Ｃ＜７：０＞を求める。
【0309】
次に、時刻毎の動作を順に説明する。
＜時刻ｔ１＞
＜時刻ｔ１＞
【0310】
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
フェイルビットデータＰＦ＜１２７：０＞と同一である測定対象データＡ＜１２７：０＞に含まれる非反転フェイルビット数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数６４が比較される。この場合、比較結果であるビットデータＳ＜６＞がＬＯＷになる。
＝（Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
フェイルビットデータＰＦ＜１２７：０＞と同一である測定対象データＡ＜１２７：０＞に含まれる非反転フェイルビット数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数６４が比較される。この場合、比較結果であるビットデータＳ＜６＞がＬＯＷになる。
【0311】
＜時刻ｔ２＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数３２が比較される。この場合、比較結果であるビットデータＳ＜５＞がＬＯＷになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数３２が比較される。この場合、比較結果であるビットデータＳ＜５＞がＬＯＷになる。
【0312】
＜時刻ｔ３＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｌ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数１６が比較される。この場合、比較結果であるビットデータＳ＜４＞がＨＩＧＨになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｌ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数１６が比較される。この場合、比較結果であるビットデータＳ＜４＞がＨＩＧＨになる。
【0313】
＜時刻ｔ４＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｌ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数２４が比較される。この場合、比較結果であるビットデータＳ＜３＞がＨＩＧＨになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｌ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数２４が比較される。この場合、比較結果であるビットデータＳ＜３＞がＨＩＧＨになる。
【0314】
＜時刻ｔ５＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｌ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数２８が比較される。この場合、比較結果であるビットデータＳ＜２＞がＬＯＷになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｌ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数２８が比較される。この場合、比較結果であるビットデータＳ＜２＞がＬＯＷになる。
【0315】
＜時刻ｔ６＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｌ、Ｈ、Ｈ、Ｌ、Ｈ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数２６が比較される。この場合、比較結果であるビットデータＳ＜１＞がＬＯＷになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｌ、Ｈ、Ｈ、Ｌ、Ｈ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数２６が比較される。この場合、比較結果であるビットデータＳ＜１＞がＬＯＷになる。
【0316】
＜時刻ｔ７＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｌ、Ｈ、Ｈ、Ｌ、Ｌ、Ｈ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数２５が比較される。この場合、比較結果であるビットデータＳ＜０＞がＬＯＷになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｌ、Ｈ、Ｈ、Ｌ、Ｌ、Ｈ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数２５が比較される。この場合、比較結果であるビットデータＳ＜０＞がＬＯＷになる。
【0317】
この時点で比較結果、複数のビットデータＳ＜６＞、Ｓ＜５＞、Ｓ＜４＞、Ｓ＜３＞、Ｓ＜２＞、Ｓ＜１＞及びＳ＜０＞の各々について、ＬＯＷ、ＬＯＷ、ＨＩＧＨ、ＨＩＧＨ、ＬＯＷ、ＬＯＷ及びＬＯＷの論理レベルがラッチ回路３５７において確定する。ここで、訂正前フェイルビット数Ｓ＜６：０＞は、２４を示す。
【0318】
＜時刻ｔ８＞
フェイルビットデータＰＦ＜１２７：０＞のフェイルビット数２４が、最初の参照アクティブビット数６４未満であるために時刻ｔ１において比較結果ＳであるビットデータＳ＜６＞がＬＯＷになっている。従って、訂正前フェイルビット数Ｓ＜６：０＞をそのまま中間フェイルビット数Ｓｄ＜６：０＞にする。複数のビットデータＳ＜６＞～Ｓ＜０＞が２４を示しているので、２４を中間フェイルビット数Ｓｄ＜７：０＞が示すようにする。
フェイルビットデータＰＦ＜１２７：０＞のフェイルビット数２４が、最初の参照アクティブビット数６４未満であるために時刻ｔ１において比較結果ＳであるビットデータＳ＜６＞がＬＯＷになっている。従って、訂正前フェイルビット数Ｓ＜６：０＞をそのまま中間フェイルビット数Ｓｄ＜６：０＞にする。複数のビットデータＳ＜６＞～Ｓ＜０＞が２４を示しているので、２４を中間フェイルビット数Ｓｄ＜７：０＞が示すようにする。
【0319】
実際のフェイルビット数２４は偶数であり、中間フェイルビット数Ｓｄ＜６：０＞が示す中間フェイルビット数２４は偶数であるので、両者の偶奇は一致することを制御データＯＥＭａｔｃｈが示す。
【0320】
従って、プラス１加算器３９１は、中間フェイルビット数Ｓｄ＜６：０＞により示される訂正前のフェイルビット数２４をそのまま訂正後のフェイルビット数２４として示す訂正後フェイルビット数ＳＳ＜７：０＞を出力する。
【0321】
その後、ラッチ信号ＬＡＴＣによりラッチ回路３９９（図１３参照）において訂正後フェイルビット数ＳＳ＜７：０＞をラッチすることによりフェイルビット数２４を示す確定フェイルビット数Ｃ＜７：０＞が確定する。
【0322】
その後、ビットカウント累計部４０１に含まれる８／ｎビット加算器４１５及びラッチ回路４１７において制御信号ＣＵＭによりフェイルビット数の累計値ＣＣ＜ｎ－１：０＞に対して現在フェイルビット測定の対象となっているデータのフェイルビット数２４を示す確定フェイルビット数Ｃ＜７：０＞が加算される。
【0323】
［動作例４： フェイルビット数が２４である場合～その２～］
概略を説明すると、時刻ｔ１において、フェイルビットデータＰＦ＜１２７：０＞のフェイルビット数２４が、最初の参照アクティブビット数６４未満であることを検出する。そこで、動作例１、動作例２とは異なり、時刻ｔ２から時刻ｔ７までにおいて、フェイルビットデータＰＦ＜１２７：０＞をそのままビットカウント差動アンプ３５５に測定対象データＡ＜１２７：０＞としてビットカウント差動アンプ３５５に供給する。
概略を説明すると、時刻ｔ１において、フェイルビットデータＰＦ＜１２７：０＞のフェイルビット数２４が、最初の参照アクティブビット数６４未満であることを検出する。そこで、動作例１、動作例２とは異なり、時刻ｔ２から時刻ｔ７までにおいて、フェイルビットデータＰＦ＜１２７：０＞をそのままビットカウント差動アンプ３５５に測定対象データＡ＜１２７：０＞としてビットカウント差動アンプ３５５に供給する。
【0324】
時刻ｔ２から時刻ｔ７までにおいて、測定対象データＡ＜１２７：０＞に対応する二進数の訂正前フェイルビット数＜６：０＞を二分検索法のアルゴリズムに従って求める。ここで、本来ならば、時刻ｔ２から時刻ｔ７までの処理により求まる訂正前フェイルビット数Ｓ＜６：０＞に対応する数は２４になるが、半導体の特性の製造誤差やノイズなどの影響により、この値が２３になる。
【0325】
時刻ｔ８においては、訂正前フェイルビット数Ｓ＜６：０＞により示されるフェイルビット数２３をそのまま示す中間フェイルビット数Ｓｄ＜６：０＞を得る。
【0326】
また、時刻ｔ８においては、実際のフェイルビット数２４の偶奇と中間フェイルビット数Ｓｄ＜６：０＞により示されるフェイルビット数２３の偶奇が一致しないので、中間フェイルビット数Ｓｄ＜６：０＞により示される２３に１を加算することによりフェイルビット数２４を示す二進数の確定フェイルビット数Ｃ＜７：０＞を求める。
【0327】
次に、時刻毎の動作を順に説明する。
＜時刻ｔ１＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
フェイルビットデータＰＦ＜１２７：０＞と同一である測定対象データＡ＜１２７：０＞に含まれる非反転フェイルビット数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数６４が比較される。この場合、比較結果であるビットデータＳ＜６＞がＬＯＷになる。
＜時刻ｔ１＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
フェイルビットデータＰＦ＜１２７：０＞と同一である測定対象データＡ＜１２７：０＞に含まれる非反転フェイルビット数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数６４が比較される。この場合、比較結果であるビットデータＳ＜６＞がＬＯＷになる。
【0328】
＜時刻ｔ２＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数３２が比較される。この場合、比較結果であるビットデータＳ＜５＞がＬＯＷになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数３２が比較される。この場合、比較結果であるビットデータＳ＜５＞がＬＯＷになる。
【0329】
＜時刻ｔ３＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｌ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数１６が比較される。この場合、比較結果であるビットデータＳ＜４＞がＨＩＧＨになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｌ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数１６が比較される。この場合、比較結果であるビットデータＳ＜４＞がＨＩＧＨになる。
【0330】
＜時刻ｔ４＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｌ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数２４が比較される。この場合、実施例３とは異なり、半導体の特性の製造誤差やノイズなどの影響により、比較結果であるビットデータＳ＜３＞がＬＯＷになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｌ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数２４が比較される。この場合、実施例３とは異なり、半導体の特性の製造誤差やノイズなどの影響により、比較結果であるビットデータＳ＜３＞がＬＯＷになる。
【0331】
＜時刻ｔ５＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｌ、Ｈ、Ｌ、Ｈ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数２０が比較される。この場合、比較結果であるビットデータＳ＜２＞がＨＩＧＨになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｌ、Ｈ、Ｌ、Ｈ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数２０が比較される。この場合、比較結果であるビットデータＳ＜２＞がＨＩＧＨになる。
【0332】
＜時刻ｔ６＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｌ、Ｈ、Ｌ、Ｈ、Ｈ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数２２が比較される。この場合、比較結果であるビットデータＳ＜１＞がＨＩＧＨになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｌ、Ｈ、Ｌ、Ｈ、Ｈ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数２２が比較される。この場合、比較結果であるビットデータＳ＜１＞がＨＩＧＨになる。
【0333】
＜時刻ｔ７＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｌ、Ｈ、Ｌ、Ｈ、Ｈ、Ｈ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数２３が比較される。この場合、比較結果であるビットデータＳ＜０＞がＨＩＧＨになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｌ、Ｈ、Ｌ、Ｈ、Ｈ、Ｈ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数２４と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数２３が比較される。この場合、比較結果であるビットデータＳ＜０＞がＨＩＧＨになる。
【0334】
この時点で比較結果である複数のビットデータＳ＜６＞、Ｓ＜５＞、Ｓ＜４＞、Ｓ＜３＞、Ｓ＜２＞、Ｓ＜１＞及びＳ＜０＞の各々について、ＬＯＷ、ＬＯＷ、ＨＩＧＨ、ＬＯＷ、ＨＩＧＨ、ＨＩＧＨ及びＨＩＧＨの論理レベルがラッチ回路３５７において確定する。ここで、訂正前フェイルビット数Ｓ＜６：０＞は、２３を示す。
【0335】
＜時刻ｔ８＞
フェイルビットデータＰＦ＜１２７：０＞のフェイルビット数２４が、最初の参照アクティブビット数６４未満であるために時刻ｔ１において比較結果であるビットデータＳ＜６＞がＬＯＷになっている。従って、訂正前フェイルビット数Ｓ＜６：０＞をそのまま中間フェイルビット数Ｓｄ＜６：０＞にする。複数のビットデータＳ＜６＞～Ｓ＜０＞が２３を示しているので、２３を中間フェイルビット数Ｓｄ＜７：０＞が示すようにする。
フェイルビットデータＰＦ＜１２７：０＞のフェイルビット数２４が、最初の参照アクティブビット数６４未満であるために時刻ｔ１において比較結果であるビットデータＳ＜６＞がＬＯＷになっている。従って、訂正前フェイルビット数Ｓ＜６：０＞をそのまま中間フェイルビット数Ｓｄ＜６：０＞にする。複数のビットデータＳ＜６＞～Ｓ＜０＞が２３を示しているので、２３を中間フェイルビット数Ｓｄ＜７：０＞が示すようにする。
【0336】
実際のフェイルビット数２４は偶数であり、中間フェイルビット数Ｓｄ＜６：０＞が示す中間フェイルビット数２３は奇数であるので、両者の偶奇は不一致であることを制御データＯＥＭａｔｃｈが示す。
【0337】
従って、プラス１加算器３９１は、中間フェイルビット数Ｓｄ＜６：０＞により示される訂正前のフェイルビット数２３に対して１を加算することにより得た訂正後のフェイルビット数２４を示す訂正後フェイルビット数ＳＳ＜７：０＞を出力する。
【0338】
その後、ラッチ信号ＬＡＴＣによりラッチ回路３９９（図１３参照）において訂正後フェイルビット数ＳＳ＜７：０＞をラッチすることによりフェイルビット数２４を示す確定フェイルビット数Ｃ＜７：０＞が確定する。
【0339】
その後、ビットカウント累計部４０１に含まれる８／ｎビット加算器４１５及びラッチ回路４１７において制御信号ＣＵＭによりフェイルビット数の累計値ＣＣ＜ｎ－１：０＞に対して現在フェイルビット測定の対象となっているデータのフェイルビット数２４を示す確定フェイルビット数Ｃ＜７：０＞が加算される。
【0340】
［動作例５： フェイルビット数が１２８である場合］
概略を説明すると、時刻ｔ１において、フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数１２８が、最初の参照アクティブビット数６４以上であることを検出する。そこで、フェイルビットデータＰＦ＜１２７：０＞の全ビットを反転して測定対象データＡ＜１２７：０＞としてビットカウント差動アンプ３５５に供給する。ここで、測定対象データＡ＜１２７：０＞に含まれる測定対象ビットの数ＡＡは１２８－１２８＝０である。
概略を説明すると、時刻ｔ１において、フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数１２８が、最初の参照アクティブビット数６４以上であることを検出する。そこで、フェイルビットデータＰＦ＜１２７：０＞の全ビットを反転して測定対象データＡ＜１２７：０＞としてビットカウント差動アンプ３５５に供給する。ここで、測定対象データＡ＜１２７：０＞に含まれる測定対象ビットの数ＡＡは１２８－１２８＝０である。
【0341】
時刻ｔ２から時刻ｔ７までにおいて、測定対象データＡ＜１２７：０＞に含まれる測定対象ビットの数ＡＡを示す二進数の訂正前フェイルビット数Ｓ＜６：０＞を二分検索法のアルゴリズムに従って求める。
【0342】
時刻ｔ８においては、訂正前フェイルビット数Ｓ＜６：０＞により示されるフェイルビット数ゼロを１２７から差し引くことにより得た数１２７を示す中間フェイルビット数Ｓｄ＜６：０＞を得る。
【0343】
また、時刻ｔ８においては、実際のフェイルビット数１２８の偶奇と中間フェイルビット数Ｓｄ＜６：０＞により示されるフェイルビット数１２７の偶奇が一致しないので、中間フェイルビット数Ｓｄ＜６：０＞により示されるフェイルビット数１２７に１を加算することにより正しいフェイルビット数１２８を示す二進数の確定フェイルビット数Ｃ＜７：０＞を求める
【0344】
次に、時刻毎の動作を順に説明する。
＜時刻ｔ１＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
フェイルビットデータＰＦ＜１２７：０＞と同一である測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数１２８と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数６４が比較される。この場合、比較結果であるビットデータＳ＜６＞がＨＩＧＨになる。
＜時刻ｔ１＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
フェイルビットデータＰＦ＜１２７：０＞と同一である測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数１２８と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数６４が比較される。この場合、比較結果であるビットデータＳ＜６＞がＨＩＧＨになる。
【0345】
＜時刻ｔ２＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数３２が比較される。この場合、比較結果であるビットデータＳ＜５＞がＬＯＷになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数３２が比較される。この場合、比較結果であるビットデータＳ＜５＞がＬＯＷになる。
【0346】
＜時刻ｔ３＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｌ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数１６が比較される。この場合、比較結果であるビットデータＳ＜４＞がＬＯＷになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｌ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数１６が比較される。この場合、比較結果であるビットデータＳ＜４＞がＬＯＷになる。
【0347】
＜時刻ｔ４＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｌ、Ｌ、Ｈ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数８が比較される。この場合、比較結果であるビットデータＳ＜３＞がＬＯＷになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｌ、Ｌ、Ｈ、Ｌ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数８が比較される。この場合、比較結果であるビットデータＳ＜３＞がＬＯＷになる。
【0348】
＜時刻ｔ５＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｌ、Ｌ、Ｌ、Ｈ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数４が比較される。この場合、比較結果であるビットデータＳ＜２＞がＬＯＷになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｌ、Ｌ、Ｌ、Ｈ、Ｌ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数４が比較される。この場合、比較結果であるビットデータＳ＜２＞がＬＯＷになる。
【0349】
＜時刻ｔ６＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｈ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数２が比較される。この場合、比較結果であるビットデータＳ＜１＞がＬＯＷになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｈ、Ｌ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数２が比較される。この場合、比較結果であるビットデータＳ＜１＞がＬＯＷになる。
【0350】
＜時刻ｔ７＞
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｈ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数１が比較される。この場合、比較結果であるビットデータＳ＜０＞がＬＯＷになる。
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｈ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｈ）
測定対象データＡ＜１２７：０＞に含まれるフェイルビットの数０と参照データＢ＜１２７：０＞に含まれる参照アクティブビット数１が比較される。この場合、比較結果であるビットデータＳ＜０＞がＬＯＷになる。
【0351】
この時点で比較結果である複数のビットデータＳ＜６＞、Ｓ＜５＞、Ｓ＜４＞、Ｓ＜３＞、Ｓ＜２＞、Ｓ＜１＞及びＳ＜０＞の各々について、ＨＩＧＨ、ＬＯＷ、ＬＯＷ、ＬＯＷ、ＬＯＷ、ＬＯＷ及びＬＯＷの論理レベルがラッチ回路３５７において確定する。ここで、訂正前フェイルビット数Ｓ＜６：０＞は、０を示す。
【0352】
＜時刻ｔ８＞
フェイルビットデータＰＦ＜１２７：０＞のフェイルビット数１２８が、最初の参照アクティブビット数６４以上であるために時刻ｔ１において比較結果であるビットデータＳ＜６＞がＨＩＧＨになっている。従って、訂正前フェイルビット数Ｓ＜５：０＞の各ビットを反転することにより中間フェイルビット数Ｓｄ＜６：０＞を求める。複数のビットデータＳ＜６＞～Ｓ＜０＞が０を示しているので、１２８よりも１だけ少ない１２７から０を差し引くことにより得た１２７を中間フェイルビット数Ｓｄ＜７：０＞が示すようにする。
フェイルビットデータＰＦ＜１２７：０＞のフェイルビット数１２８が、最初の参照アクティブビット数６４以上であるために時刻ｔ１において比較結果であるビットデータＳ＜６＞がＨＩＧＨになっている。従って、訂正前フェイルビット数Ｓ＜５：０＞の各ビットを反転することにより中間フェイルビット数Ｓｄ＜６：０＞を求める。複数のビットデータＳ＜６＞～Ｓ＜０＞が０を示しているので、１２８よりも１だけ少ない１２７から０を差し引くことにより得た１２７を中間フェイルビット数Ｓｄ＜７：０＞が示すようにする。
【0353】
実際のフェイルビット数１２８は偶数であり、中間フェイルビット数Ｓｄ＜６：０＞が示す中間フェイルビット数１２７は奇数であるので、両者の偶奇は不一致であることを制御データＯＥＭａｔｃｈが示している。
【0354】
従って、プラス１加算器３９１は、中間フェイルビット数Ｓｄ＜６：０＞により示される訂正前のフェイルビット数１２７に対して１を加算することにより得た訂正後のフェイルビット数１２８を示す訂正後フェイルビット数ＳＳ＜７：０＞を出力する。
【0355】
その後、ラッチ信号ＬＡＴＣによりラッチ回路３９９（図１３参照）において訂正後フェイルビット数ＳＳ＜７：０＞をラッチすることによりフェイルビット数１２８を示す確定フェイルビット数Ｃ＜７：０＞が確定する。
【0356】
その後、ビットカウント累計部４０１に含まれる８／ｎビット加算器４１５及びラッチ回路４１７において制御信号ＣＵＭによりフェイルビット数の累計値ＣＣ＜ｎ－１：０＞に対して現在フェイルビット測定の対象となっているデータのフェイルビット数１２８を示す確定フェイルビット数Ｃ＜７：０＞が加算される。
【0357】
［５．８ ビット圧縮モードにおけるビットカウント差動アンプを利用したビットカウント動作のフロー］
ビット圧縮モードでは、一部の演算処理を省略する。ケース１では、フェイルビット数を求める代わりにフェイルビットが発生しているか否かを示すデータを求める。また、ケース２では、フェイルビット数を求める代わりにフェイルビットが発生しているか否か及び、フェイルビットが発生しているならば、フェイルビット数が偶数であるか奇数であるかを示すデータを求める。
＜時刻ｔ１＞
データＦ７からデータＦ０の全てをＬＯＷにする。つまり、
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
にする。
これにより、ビットカウント差動アンプ３５５への測定対象データＡ＜１２７：０＞としてフェイルビットデータＰＦ＜１２７：０＞が設定される。また、ビットカウント差動アンプ３５５への参照データＢ＜１２７：０＞としてゼロが設定される。
ビット圧縮モードでは、一部の演算処理を省略する。ケース１では、フェイルビット数を求める代わりにフェイルビットが発生しているか否かを示すデータを求める。また、ケース２では、フェイルビット数を求める代わりにフェイルビットが発生しているか否か及び、フェイルビットが発生しているならば、フェイルビット数が偶数であるか奇数であるかを示すデータを求める。
＜時刻ｔ１＞
データＦ７からデータＦ０の全てをＬＯＷにする。つまり、
（Ｆ７、Ｆ６、Ｆ５、Ｆ４、Ｆ３、Ｆ２、Ｆ１、Ｆ０）
＝（Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ、Ｌ）
にする。
これにより、ビットカウント差動アンプ３５５への測定対象データＡ＜１２７：０＞としてフェイルビットデータＰＦ＜１２７：０＞が設定される。また、ビットカウント差動アンプ３５５への参照データＢ＜１２７：０＞としてゼロが設定される。
【0358】
従って、ビットカウント差動アンプ３５５は、フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数をゼロと比較することになる。
【0359】
フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数がゼロよりも大きければ（すなわち、フェイルビットデータＰＦ＜１２７：０＞にフェイルビットが少なくとも１個含まれていれば）、ビットデータＳ＜０＞をＨＩＧＨに設定する。
【0360】
他方で、フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数がゼロならば（すなわち、フェイルビットデータＰＦ＜１２７：０＞にフェイルビットが全くなければ）、ビットデータＳ＜０＞をＬＯＷに設定する。
【0361】
（ケース１）上記の時刻ｔ２から時刻ｔ８における処理をスキップする：
時刻ｔ２から時刻ｔ８における処理をスキップし、時刻ｔ１における上記の処理に付随する処理として複数のビットデータＳ＜６＞～Ｓ＜１＞の全てをＬＯＷにする。従って、演算処理時間を圧縮することができる。
時刻ｔ２から時刻ｔ８における処理をスキップし、時刻ｔ１における上記の処理に付随する処理として複数のビットデータＳ＜６＞～Ｓ＜１＞の全てをＬＯＷにする。従って、演算処理時間を圧縮することができる。
【0362】
Ｓ＜６＞がＬＯＷであるので、Ｓｄ＜０＞の論理レベルはＳ＜０＞の論理レベルと同一になる。また、ビットデータＳ＜６＞～Ｓ＜１＞がＬＯＷであるので、Ｓｄ＜６：１＞の各ビットデータＳｄ＜６＞～Ｓｄ＜１＞はＬＯＷになる。
【0363】
また、プラス１加算器３９１では加算を実行しないので、Ｓｄ＜６：０＞をビット拡張したデータが訂正後フェイルビット数ＳＳ＜７：０＞になる。
【0364】
従って、フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数がゼロよりも大きければ（すなわち、フェイルビットデータＰＦ＜１２７：０＞にフェイルビットが少なくとも１個含まれていれば）、訂正後フェイルビット数ＳＳ＜７：０＞は１を示すようになる。他方で、フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数がゼロならば（すなわち、フェイルビットデータＰＦ＜１２７：０＞にフェイルビットが全くなければ）、訂正後フェイルビット数ＳＳ＜７：０＞はゼロを示すようになる。
【0365】
（ケース２）上記の時刻ｔ２から時刻ｔ７における処理をスキップするが時刻ｔ８における処理は実行する：
【0366】
時刻ｔ２から時刻ｔ８における処理をスキップし、時刻ｔ１における上記の処理に付随する処理として複数のビットデータＳ＜６＞～Ｓ＜１＞の全てをＬＯＷにする。従って、演算処理時間を圧縮することができる。
【0367】
Ｓ＜６＞がＬＯＷであるので、Ｓｄ＜０＞の論理レベルはＳ＜０＞の論理レベルと同一になる。また、ビットデータＳ＜６＞～Ｓ＜１＞がＬＯＷであるので、Ｓｄ＜６：１＞の各ビットデータＳｄ＜６＞～Ｓｄ＜１＞はＬＯＷになる。
【0368】
ここで、ケース１とは異なり、時刻ｔ８において、フェイルビットデータＰＦ＜１２７：０＞とＳｄ＜０＞を入力とした排他的論理和演算処理に基づいたプラス１の演算を実行する。
【0369】
フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数が１以上の偶数であるときの動作は次のようになる。Ｓｄ＜０＞はＨＩＧＨになる。従って、１２９入力排他的論理和ゲート３９７には奇数個のＨＩＧＨレベルのデータが入力されることになるので、ＯＥＭａｔｃｈがＨＩＧＨになる。よって、プラス１加算器３９１では、プラス１の加算処理（１＋１の加算処理）とビット拡張が実行され、訂正後フェイルビット数ＳＳ＜７：０＞は２を示すようになる。
【0370】
フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数が１以上の奇数であるときの動作は次のようになる。Ｓｄ＜０＞はＨＩＧＨになる。従って、１２９入力排他的論理和ゲート３９７には偶数個のＨＩＧＨレベルのデータが入力されることになるので、ＯＥＭａｔｃｈがＬＯＷになる。よって、プラス１加算器３９１では、プラス１の加算処理は実行されない（１＋０の加算処理は実行される）が、ビット拡張は実行され、訂正後フェイルビット数ＳＳ＜７：０＞は１を示すようになる。
【0371】
フェイルビットデータＰＦ＜１２７：０＞に含まれるフェイルビットの数がゼロであるときの動作は次のようになる。Ｓｄ＜０＞はＬＯＷになる。従って、１２９入力排他的論理和ゲート３９７にはＬＯＷレベルのデータしか入力されないされることになるので、ＯＥＭａｔｃｈがＬＯＷになる。よって、プラス１加算器３９１では、プラス１の加算処理は実行されない（０＋０の加算処理は実行される）が、ビット拡張は実行され、訂正後フェイルビット数ＳＳ＜７：０＞はゼロを示すようになる。
【0372】
（第２実施形態）
図１６は、本発明の第２実施形態に係る半導体記憶装置１００Ｂを示すブロック図である。半導体記憶装置１００Ｂは、ダイナミックメモリである。
図１６は、本発明の第２実施形態に係る半導体記憶装置１００Ｂを示すブロック図である。半導体記憶装置１００Ｂは、ダイナミックメモリである。
【0373】
第１実施形態による半導体記憶装置１００Ａでは、メモリバンク８２１－ｉ（ｉ＝１、２、３・・・、ｎ）に設けられた前半フェイルビット計数関連部１０１に含まれるフェイルビット検出部２０１は、１つのメモリバンク８２１－ｉに対応する。また、フェイルビット検出部２０１は、対応する１つのメモリバンク８２１－ｉにおいて発生したフェイルビットを測定対象にする。
【0374】
これに対して、第２実施形態による半導体記憶装置１００Ｂでは、メモリバンク８２１－ｉ（ｉ＝１、２、３・・・、ｎ）以外の場所に設けられたフェイルビット計数関連部１０５に含まれるフェイルビット検出部２０１Ｂは、複数のメモリバンク８２１－ｉに対応する。また、フェイルビット検出部２０１Ｂは、対応する複数のメモリバンク８２１－１～８２１－ｎにおいて発生したフェイルビットを測定対象にする。
【0375】
【0376】
図１７を参照すると、フェイルビット計数関連部１０５は、フェイルビット検出部２０１Ｂ、ビットカウント部３０１及びビットカウント累計部４０１を備える。
【0377】
フェイルビット計数関連部１０５に備わるビットカウント部３０１及びビットカウント累計部４０１は、第１実施形態による半導体記憶装置１００Ａの後半フェイルビット計数関連部１０３に備わるものと同様である。
【0378】
フェイルビット検出部２０１Ｂは、第１実施形態による半導体記憶装置１００Ａの後半フェイルビット計数関連部１０３に備わるフェイルビット検出部２０１と基本的な構成は同じであるが、部分的に異なる。
【0379】
そこで以下ではフェイルビット検出部２０１Ｂに関する説明のみをする。
【0380】
フェイルビット検出部２０１Ｂは、第１実施形態と同様に、１６個の排他的論理和ゲート群２１５を備える。各排他的論理和ゲート群２１５は、２入力１出力の排他的論理和ゲートを８個備える。
【0381】
また、フェイルビット検出部２０１Ｂは、第１実施形態と同様に、１６個の論理積ゲート群２１３を備える。各論理積ゲート群２１３は、２入力１出力の論理積ゲートを８個備える。
【0382】
更に、第１実施形態とは異なり、フェイルビット検出部２０１は、１６個のデータスクランブル＆ラッチ回路２１１Ｂを備える。
【0383】
１２８ビットの書込データＷＤＡＴＡはＩ／Ｏゲート２１７を介して期待シードデータＥＸＰＳＥＥＤ＜１２７：０＞として１６個のデータスクランブル＆ラッチ回路２１１Ｂに供給されるが、このときに、期待シードデータＥＸＰＳＥＥＤ＜１２７：０＞は、８ビット毎に１６グループに分割される。ｎ番目のデータスクランブル＆ラッチ回路２１１（ここで、ｎ＝０～６）は、各グループに含まれる８ビットの期待シードデータＥＸＰＳＥＥＤ＜ｎ＋７：ｎ＞に基づいて、期待データＥＸＰＤＡＴＡ＜ｎ＋７：ｎ＞を生成する。期待データＥＸＰＤＡＴＡ＜ｎ＋７：ｎ＞に含まれる８ビットは対応する論理積ゲート群２１３に含まれる各論理積ゲートの第１入力端子に供給される。
【0384】
各データスクランブル＆ラッチ回路２１１Ｂにおいては、テストモード信号により指示されたときに、ロウアドレスＸＡＤＤ及びコラムアドレスＹＡＤＤによる期待シードデータＥＸＰＳＥＥＤ＜ｎ＋７：０＞に対するデータスクランブルが可能化される。テストモード信号によりデータスクランブルが可能化されると、データスクランブル＆ラッチ回路２１１Ｂにおいては、期待シードデータＥＸＰＳＥＥＤ＜ｎ＋７：０＞の各ビットがロウアドレスＸＡＤＤ及びコラムアドレスＹＡＤＤの組合せに従って論理レベルが維持され又は反転され、この結果として期待データＥＸＰＤＡＴＡ＜ｎ＋７：０＞が生成される。
【0385】
また、各データスクランブル＆ラッチ回路２１１Ｂにおいては、テストモード信号により指示されないときには、データスクランブリングは可能化されない。
【0386】
従って、各データスクランブル＆ラッチ回路２１１Ｂは、テストモード信号により指示されたときには、ロウアドレスＸＡＤＤ及びコラムアドレスＹＡＤＤの組合せに従って期待シードデータＥＸＰＳＥＥＤ＜１２７：０＞をスクランブルすることにより得た期待データＥＸＰＤＡＴＡ＜１２７：０＞を出力するが、そうでないときには、期待シードデータＥＸＰＳＥＥＤ＜１２７：０＞をスクランブルせず、そのまま書込データＷＤＡＴＡ＜１２７：０＞として出力する。第２実施形態においても、第１実施形態と同様に、スクランブルされていてもいなくてもスクランブル＆ラッチ回路２１１Ｂから出力されるデータを期待データＥＸＰＤＡＴＡ＜１２７：０＞という。
【0387】
スクランブル＆ラッチ回路２１１Ｂから出力される合わせて１２８ビットの期待データＥＸＰＤＡＴＡ＜１２７：０＞は、全論理積ゲート群２１３に含まれる全論理積ゲートの第１入力端子に供給される。
【0388】
また、フェイルビットカウントモードであるときに論理レベルがＨＩＧＨになる制御信号ＢＣは、全論理積ゲート群２１３に含まれる全論理積ゲートの第１入力端子に供給される。
【0389】
各論理積ゲート群２１３に含まれる各論理積ゲートの出力端子は対応する排他的論理和ゲート群２１５に含まれる、対応する排他的論理和ゲートの第２入力端子に供給される。
【0390】
１２８ビットの読出データＲＤＡＴＡ＜１２７：０＞は８ビット毎に１６グループに分割される。各グループに含まれる８ビットの読出データＲＤＡＴＡ＜８ｍ＋７：８ｍ＞（ここでｍ＝０～１５）の各ビットＲＤＡＴＡ＜８ｍ＋ｉ＞（ここで、ｉ＝０～７）は各排他的論理和ゲート群２１５に含まれる各論理和ゲートの第２入力端子に供給される。
【0391】
従って、フェイルビットカウントモードでは、１６個の排他的論理和ゲート群２１５により１２８ビットの期待データＥＸＰＤＡＴＡ＜１２７：０＞と１２８ビットの読出データＲＤＡＴＡ＜１２７：０＞の一致をビットごとに確認することができる。信号ＢＣがＨＩＧＨであるときには、１６個の排他的論理和ゲート群２１５の出力により構成されるフェイルビットデータＰＦ＜１２７：０＞の各ビットは、１２８ビットの期待データＥＸＰＤＡＴＡ＜１２７：０＞と１２８ビットの読出データＲＤＡＴＡ＜１２７：０＞の一致／不一致をビット毎に示す論理レベルを持つ。つまり、フェイルビットデータＰＦ＜１２７：０＞に含まれるビットデータＰＦ＜ｉ＞（ここで、ｉ＝０～１２７）は、期待データＥＸＰＤＡＴＡ＜１２７：０＞に含まれるビットデータＥＸＰＤＡＴＡ＜ｉ＞と読出データＲＤＡＴＡ＜１２７：０＞に含まれるビットデータＲＤＡＴＡ＜ｉ＞が一致するか否かを示す。期待データＥＸＰＤＡＴＡと読出データＲＤＡＴＡの間で値が一致しないビットがフェイルビットである。
【0392】
なお、フェイルビットを検出するためには、通常はメモリの或る特定のアドレスの特定のビットのセルに書き込まれることになる書込データＷＤＡＴＡとそのセルから読み出された読出データＲＤＡＴＡを比較する。そのために、例えば、フェイルビットを検出する期間における各時刻において、各排他的論理和ゲート群２１５に含まれる各排他的論理和ゲートにおいては、読出データＲＤＡＴＡのビットとそれに対応する書込データＷＤＡＴＡのビットが正しく対応している必要がある。このように読出データＲＤＡＴＡのビットとそれに対応する書込データＷＤＡＴＡのビットが排他的論理和ゲートにおいて正しく比較されるようにするために、データスクランブル＆ラッチ回路２１１Ｂが制御される。換言すると、排他的論理和ゲート群２１５に含まれる各排他的論理和ゲートの第２端子に入力される読出データＲＤＡＴＡのビットに対応するアドレス及びビットの組が、期待データＥＸＰＤＡＴＡに変換されてから排他的論理和ゲート群２１５に含まれる各排他的論理和ゲートの第１端子に入力される書込データＷＤＡＴＡのビットに対応するアドレス及びビットの組に対して各排他的論理和ゲートにおいてタイミングが一致するように、データスクランブル＆ラッチ回路２１１が制御される。
【0393】
従って、データスクランブル＆ラッチ回路２１１は、書込データＷＤＡＴＡを読出データＲＤＡＴＡと比較できるように適切な時間だけ遅延させて期待データＥＸＰＤＡＴＡとして出力することになる。
【0394】
フェイルビット検出部２０１Ｂから出力されたフェイルビットデータＰＦ＜１２７：０＞は、ビットカウント部３０１に供給される。
【0395】
以上説明した各実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記各実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
【0396】
例えば、上述した各実施形態では、半導体記憶装置としてダイナミックメモリを一例として説明したが、本発明はこの場合に限定されない。例えば、半導体記憶装置は、スタティックメモリであってもよいし、ＦＲＡＭ（登録商標）（ferroelectric random access memory）であってもよい。
【0397】
また例えば、上述した各実施形態では、検索法として二分検索法を一例として説明したが、本発明はこの場合に限定されない。例えば、検索法として線形検索法を用いてもよい。このような場合であっても、二分検索法を用いた場合と同様な誤りがビット比較部において生じる可能性があるが、ビット訂正部による訂正が可能である。
【0398】
また、フェイルビット数が６４以上である場合であっても、フェイルビットデータＰＦ＜１２７：０＞そのものを測定対象データＡ＜１２７：０＞としてもよい。この場合、ビット比較部３４１を訂正前フェイルビット数Ｓ＜７：０＞を出力できるように拡張する。そして、訂正前フェイルビット数Ｓ＜６：０＞を拡張した訂正前フェイルビット数Ｓ＜７：０＞をそのまま中間フェイルビット数Ｓｄ＜６：０＞を拡張した中間フェイルビット数Ｓｄ＜７：０＞として利用する。つまり、バッファ３９３及び全ての排他的論理和ゲート３９５を省略する。プラス１加算器３９１を中間フェイルビット数Ｓｄ＜７：０＞を入力して訂正後データ＜７：０＞を出力できるように拡張する。そして、拡張されたプラス１加算器３９１は、フェイルビットデータＰＦ＜１２７：０＞の偶奇と中間フェイルビット数Ｓｄ＜７：０＞の偶奇が一致しないとき（具体的には、フェイルビットデータＰＦ＜１２７：０＞に対して中間フェイルビット数Ｓｄ＜７：０＞が１だけ小さいとき）に中間フェイルビット数Ｓｄ＜７：０＞に１を加算することにより訂正後フェイルビット数ＳＳ＜７：０＞を求める。
【0399】
また、上述した各実施形態では、各データが特定のビット数を持つ構成の説明をしたが、本発明はこの場合に限定されない。ビット数は他の値を持ってもよい。ビット数に限らず、メモリセルのコラム数、ロウ数、ゲートの数、ゲートの入力数、加算器の段数、１個の加算器に含まれる全加算器の個数、１個の加算器に含まれる全加算器の個数、回路ブロックに含まれるゲートの個数、ラッチ回路群に含まれるラッチ回路の数、ビットカウント差動アンプの入力ビット数などもデータに合わせて適宜変更してよい。
【0400】
さらに、上述した各実施形態では、期待データ準備部（データスクランブル＆ラッチ回路２１１）において期待データＥＸＰＤＡＴＡ＜１２７：０＞を準備する（すなわち、期待データＥＸＰＤＡＴＡ＜１２７：０＞を半導体記憶装置１００Ａ内で生成する）場合を一例として説明したが、本発明はこの場合に限定されない。例えば、期待データＥＸＰＤＡＴＡ＜１２７：０＞が外部から入力される場合には、半導体記憶装置１００Ａの前半フェイルビット計数関連部１０１又はフェイルビット計数関連部１０５は、入力された期待データＥＸＰＤＡＴＡ＜１２７：０＞を取得するように構成されてもよい。
【符号の説明】
【0401】
１０１…前半フェイルビット計数関連部
１０３…後半フェイルビット計数関連部
１０５…フェイルビット計数関連部
２０１、２０１Ｂ…フェイルビット検出部
３０１…ビットカウント部
４０１…ビットカウント累計部
１０３…後半フェイルビット計数関連部
１０５…フェイルビット計数関連部
２０１、２０１Ｂ…フェイルビット検出部
３０１…ビットカウント部
４０１…ビットカウント累計部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【手続補正書】
【提出日】2024-07-08
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
半導体記憶装置からの読出データと期待データとの一致／不一致をビット単位で検出し、検出されたビット個々の一致／不一致を示すパス・フェイル情報からなるフェイルビットデータを出力するフェイルビット検出部と、
前記フェイルビットデータのうち、前記読出データと前記期待データの不一致を示すフェイルビット数、あるいは、一致の数を示すパスビット数を計数するビットカウント部と、
それぞれ前記フェイルビット検出部を含む複数のメモリバンクと、を備え、
前記ビットカウント部は、前記複数のメモリバンク以外の部分に設けられている、
半導体記憶装置。
前記フェイルビットデータのうち、前記読出データと前記期待データの不一致を示すフェイルビット数、あるいは、一致の数を示すパスビット数を計数するビットカウント部と、
それぞれ前記フェイルビット検出部を含む複数のメモリバンクと、を備え、
前記ビットカウント部は、前記複数のメモリバンク以外の部分に設けられている、
半導体記憶装置。
【請求項2】
前記フェイルビット検出部は、
前記読出データと前記期待データとの間でビット単位の排他的論理和演算をすることにより、前記フェイルビットデータを生成する排他的論理和ゲート群を備える、
請求項１に記載の半導体記憶装置。
前記読出データと前記期待データとの間でビット単位の排他的論理和演算をすることにより、前記フェイルビットデータを生成する排他的論理和ゲート群を備える、
請求項１に記載の半導体記憶装置。
【請求項3】
前記半導体記憶装置への書込データであって、前記読出データに対応する前記書込データを前記期待データとして準備する期待データ準備部を更に備える、
請求項２に記載の半導体記憶装置。
請求項２に記載の半導体記憶装置。
【請求項4】
前記期待データ準備部は、前記書込データに対して前記読出データが論理反転したときに一致を示すべきビットについては、前記書込データの論理レベルを反転して前記期待データにする、
請求項３に記載の半導体記憶装置。
請求項３に記載の半導体記憶装置。
【請求項5】
前記期待データ準備部は、前記書込データを前記読出データと比較できるようにラッチする、
請求項３に記載の半導体記憶装置。
請求項３に記載の半導体記憶装置。
【請求項6】
前記ビットカウント部は、
前記フェイルビットデータのうち自身に割り当てられている部分的フェイルビットデータに含まれるフェイルビットの数をカウントし、カウント値を部分的フェイルビット数として出力する複数のサブフェイルビットカウンタと、
前記複数のサブフェイルビットカウンタがそれぞれ出力する複数の部分的フェイルビット数を相互に加算することにより前記フェイルビットの数を求める加算器と、
を備える、
請求項１に記載の半導体記憶装置。
前記フェイルビットデータのうち自身に割り当てられている部分的フェイルビットデータに含まれるフェイルビットの数をカウントし、カウント値を部分的フェイルビット数として出力する複数のサブフェイルビットカウンタと、
前記複数のサブフェイルビットカウンタがそれぞれ出力する複数の部分的フェイルビット数を相互に加算することにより前記フェイルビットの数を求める加算器と、
を備える、
請求項１に記載の半導体記憶装置。
【請求項7】
前記複数のサブフェイルビットカウンタの各々は、
自サブフェイルビットカウンタに割り当てられている前記部分的フェイルビットデータに含まれる全ビットの論理積をとり、該論理積を示すビットを、前記部分的フェイルビット数を示す二進数データの最上位ビットとして出力する第１ブロックと、
自サブフェイルビットカウンタに割り当てられている前記部分的フェイルビットデータに対応する前記部分的フェイルビット数に対応した電圧を参照電圧として生成する第２ブロックと、
前記参照電圧と、前記部分的フェイルビット数を示す前記二進数データの自ブロックに割り当てられているビットの重みに対応する電圧との比較の結果を、前記部分的フェイルビット数を示す前記二進数データの第２上位ビットとして出力する第３ブロックと、
前記参照電圧と、前記部分的フェイルビット数を示す前記二進数データの自ブロックに割り当てられているビットの重み及び前記二進数データの自ブロックに割り当てられているビットよりも上位の１以上のビットの値により決まる電圧との比較の結果を、前記部分的フェイルビット数を示す前記二進数データの第２上位ビット未満の自ブロックに割当てられているビットとして出力する１又は複数の第４ブロックと、
を備える、
請求項６に記載の半導体記憶装置。
自サブフェイルビットカウンタに割り当てられている前記部分的フェイルビットデータに含まれる全ビットの論理積をとり、該論理積を示すビットを、前記部分的フェイルビット数を示す二進数データの最上位ビットとして出力する第１ブロックと、
自サブフェイルビットカウンタに割り当てられている前記部分的フェイルビットデータに対応する前記部分的フェイルビット数に対応した電圧を参照電圧として生成する第２ブロックと、
前記参照電圧と、前記部分的フェイルビット数を示す前記二進数データの自ブロックに割り当てられているビットの重みに対応する電圧との比較の結果を、前記部分的フェイルビット数を示す前記二進数データの第２上位ビットとして出力する第３ブロックと、
前記参照電圧と、前記部分的フェイルビット数を示す前記二進数データの自ブロックに割り当てられているビットの重み及び前記二進数データの自ブロックに割り当てられているビットよりも上位の１以上のビットの値により決まる電圧との比較の結果を、前記部分的フェイルビット数を示す前記二進数データの第２上位ビット未満の自ブロックに割当てられているビットとして出力する１又は複数の第４ブロックと、
を備える、
請求項６に記載の半導体記憶装置。
【請求項8】
前記複数のサブフェイルビットカウンタの各々は、
前記部分的フェイルビット数を示す前記二進数データの前記最上位ビットの値が、前記部分的フェイルビット数が最大値であるときにとる値と同一であるときに、前記第３ブロック及び前記１又は複数の第４ブロックの動作を停止する手段を更に備える、
請求項７に記載の半導体記憶装置。
前記部分的フェイルビット数を示す前記二進数データの前記最上位ビットの値が、前記部分的フェイルビット数が最大値であるときにとる値と同一であるときに、前記第３ブロック及び前記１又は複数の第４ブロックの動作を停止する手段を更に備える、
請求項７に記載の半導体記憶装置。
【請求項9】
前記ビットカウント部は、
複数のビットを含む測定対象データの各ビットと複数のビットを含む参照データの各ビットを入力し、前記測定対象データに含まれる第１論理レベルを持つビットの数と前記参照データに含まれる前記第１論理レベルを持つビットの数との大小関係を示す判定結果（大小データ）を出力するビットカウント差動アンプと、
前記フェイルビットデータを前記測定対象データとして前記ビットカウント部に供給する測定対象データ設定部と、
前記参照データに含まれる複数のビットのうち参照アクティブビット数のビットの論理レベルを前記第１論理レベルにする参照データ設定部と、
二分検索法のアルゴリズムにより前記ビットカウント差動アンプからの出力に基づいて前記参照アクティブビット数を逐次変化させながら前記測定対象データ設定部、前記参照データ設定部及び前記ビットカウント差動アンプを動作させ、該動作により前記ビットカウント差動アンプから逐次出力される複数の前記大小データに基づいて前記フェイルビットの数を求める計算部と、
を備える、
請求項１に記載の半導体記憶装置。
複数のビットを含む測定対象データの各ビットと複数のビットを含む参照データの各ビットを入力し、前記測定対象データに含まれる第１論理レベルを持つビットの数と前記参照データに含まれる前記第１論理レベルを持つビットの数との大小関係を示す判定結果（大小データ）を出力するビットカウント差動アンプと、
前記フェイルビットデータを前記測定対象データとして前記ビットカウント部に供給する測定対象データ設定部と、
前記参照データに含まれる複数のビットのうち参照アクティブビット数のビットの論理レベルを前記第１論理レベルにする参照データ設定部と、
二分検索法のアルゴリズムにより前記ビットカウント差動アンプからの出力に基づいて前記参照アクティブビット数を逐次変化させながら前記測定対象データ設定部、前記参照データ設定部及び前記ビットカウント差動アンプを動作させ、該動作により前記ビットカウント差動アンプから逐次出力される複数の前記大小データに基づいて前記フェイルビットの数を求める計算部と、
を備える、
請求項１に記載の半導体記憶装置。
【請求項10】
前記ビットカウント部は、
前記計算部が求めた前記フェイルビットの数を訂正前フェイルビット数として入力し、該訂正前フェイルビット数と前記フェイルビットデータに含まれる前記フェイルビットの数とが同一であるならば前記訂正前フェイルビット数をそのまま訂正後フェイルビット数として出力し、同一でないならば、前記訂正前フェイルビット数を訂正処理にかけることにより得た数を訂正後フェイルビット数として出力するビット訂正部を更に備える、
請求項９に記載の半導体記憶装置。
前記計算部が求めた前記フェイルビットの数を訂正前フェイルビット数として入力し、該訂正前フェイルビット数と前記フェイルビットデータに含まれる前記フェイルビットの数とが同一であるならば前記訂正前フェイルビット数をそのまま訂正後フェイルビット数として出力し、同一でないならば、前記訂正前フェイルビット数を訂正処理にかけることにより得た数を訂正後フェイルビット数として出力するビット訂正部を更に備える、
請求項９に記載の半導体記憶装置。
【請求項11】
前記ビット訂正部は、
前記訂正前フェイルビット数の偶奇と前記フェイルビットデータに含まれる前記フェイルビットの数の偶奇の一致／不一致に基づいて、訂正処理の実行／不実行を判断し、
訂正処理においては、前記訂正前フェイルビット数に対して１だけ異なった値を前記訂正後フェイルビット数にする、
請求項１０に記載の半導体記憶装置。
前記訂正前フェイルビット数の偶奇と前記フェイルビットデータに含まれる前記フェイルビットの数の偶奇の一致／不一致に基づいて、訂正処理の実行／不実行を判断し、
訂正処理においては、前記訂正前フェイルビット数に対して１だけ異なった値を前記訂正後フェイルビット数にする、
請求項１０に記載の半導体記憶装置。
【請求項12】
前記測定対象データ設定部は、前記フェイルビットデータに含まれる前記フェイルビットの数が所定数以上であるときに、前記フェイルビットの数が前記所定数未満になるように前記フェイルビットデータを修正したデータを前記測定対象データとして前記ビットカウント差動アンプに供給し、
前記計算部は、前記ビットカウント差動アンプから逐次出力される複数の出力と前記所定数に基づいて前記フェイルビットの数を求める、
請求項９に記載の半導体記憶装置。
前記計算部は、前記ビットカウント差動アンプから逐次出力される複数の出力と前記所定数に基づいて前記フェイルビットの数を求める、
請求項９に記載の半導体記憶装置。
【請求項13】
前記ビットカウント部は、前記第１論理レベルを持つビットの数がゼロである前記参照データと前記フェイルビットデータとの比較結果に基づき、前記フェイルビットデータに含まれるビットのうち前記第１論理レベルを持つビットの数がゼロであるか又は１以上であるかを示すデータを出力する、
請求項９に記載の半導体記憶装置。
請求項９に記載の半導体記憶装置。
【請求項14】
前記ビットカウント部は、前記第１論理レベルを持つビットの数がゼロである前記参照データと前記フェイルビットデータとの比較結果と、前記フェイルビットデータに含まれる前記第１論理レベルを持つビットの数の偶奇に基づき、前記フェイルビットデータに含まれるビットのうち前記第１論理レベルを持つビットの数がゼロであるのか、１以上の偶数であるのか又は１以上の奇数であるのかを示すデータを出力する、
請求項９に記載の半導体記憶装置。
請求項９に記載の半導体記憶装置。
【請求項15】
半導体記憶装置からの読出データと期待データとの一致／不一致をビット単位で検出し、検出されたビット個々の一致／不一致を示すパス・フェイル情報からなるフェイルビットデータを出力するフェイルビット検出部と、
前記フェイルビットデータのうち、前記読出データと前記期待データの不一致を示すフェイルビット数、あるいは、一致の数を示すパスビット数を計数するビットカウント部と、を備え、
前記ビットカウント部は、
前記フェイルビットデータのうち自身に割り当てられている部分的フェイルビットデータに含まれるフェイルビットの数をカウントし、カウント値を部分的フェイルビット数として出力する複数のサブフェイルビットカウンタと、
前記複数のサブフェイルビットカウンタがそれぞれ出力する複数の部分的フェイルビット数を相互に加算することにより前記フェイルビットの数を求める加算器と、を備える、
半導体記憶装置。
前記フェイルビットデータのうち、前記読出データと前記期待データの不一致を示すフェイルビット数、あるいは、一致の数を示すパスビット数を計数するビットカウント部と、を備え、
前記ビットカウント部は、
前記フェイルビットデータのうち自身に割り当てられている部分的フェイルビットデータに含まれるフェイルビットの数をカウントし、カウント値を部分的フェイルビット数として出力する複数のサブフェイルビットカウンタと、
前記複数のサブフェイルビットカウンタがそれぞれ出力する複数の部分的フェイルビット数を相互に加算することにより前記フェイルビットの数を求める加算器と、を備える、
半導体記憶装置。