特開 2024-154916 半導体装置、電力変換装置、および、半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024154916

(43)【公開日】2024-10-31

(54)【発明の名称】半導体装置、電力変換装置、および、半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241024BHJP

   H01L 29/12 20060101ALI20241024BHJP

   H01L 29/872 20060101ALI20241024BHJP

   H01L 21/336 20060101ALI20241024BHJP

【ＦＩ】

H01L29/78 657D

H01L29/78 652T

H01L29/78 652F

H01L29/78 652S

H01L29/78 657E

H01L29/86 301F

H01L29/86 301D

H01L29/78 653A

H01L29/78 652J

H01L29/78 652M

H01L29/78 658A

H01L29/78 658L

H01L29/78 654Z

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2023069138

(22)【出願日】2023-04-20

(71)【出願人】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】100088672

【弁理士】

【氏名又は名称】吉竹 英俊

(74)【代理人】

【識別番号】100088845

【弁理士】

【氏名又は名称】有田 貴弘

(72)【発明者】

【氏名】菅原 勝俊

(72)【発明者】

【氏名】川原 洸太朗

(72)【発明者】

【氏名】飯島 彬文

(72)【発明者】

【氏名】日野 史郎

(72)【発明者】

【氏名】藤吉 克洋

(57)【要約】

【課題】ＳＢＤが内蔵された半導体装置において、Ｉ２ｔ耐量の低下を抑制する。
【解決手段】半導体装置は、第１の導電型のドリフト層と、第２の導電型のウェル層と、第１の導電型のソース層と、ゲート電極と、層間絶縁膜と、ソース電極とを備え、ゲート電極と平面視で重ならない位置の、ウェル層とドリフト層とで構成される複数のボディダイオードが、第１のボディダイオード動作電圧で動作する第１の動作部と、第１のボディダイオード動作電圧よりも低い第２のボディダイオード動作電圧で動作する複数の第２の動作部とを含む。
【選択図】図５

【特許請求の範囲】

【請求項1】

第１の導電型のドリフト層と、
前記ドリフト層の表層に部分的に複数形成された第２の導電型のウェル層と、
それぞれの前記ウェル層の表層に部分的に形成された第１の導電型のソース層と、
前記ドリフト層と前記ソース層とに挟まれた前記ウェル層に、ゲート絶縁膜を介して接触するゲート電極と、
前記ゲート電極を覆って設けられた層間絶縁膜と、
前記層間絶縁膜、前記ウェル層および前記ソース層を覆って設けられたソース電極とを備え、
前記ゲート電極と平面視で重ならない位置の、前記ウェル層と前記ドリフト層とで構成される複数のボディダイオードが、第１のボディダイオード動作電圧で動作する第１の動作部と、前記第１のボディダイオード動作電圧よりも低い第２のボディダイオード動作電圧で動作する複数の第２の動作部とを含む、
半導体装置。

【請求項2】

請求項１に記載の半導体装置であり、
前記第１の動作部における前記ウェル層の幅が、前記第２の動作部における前記ウェル層の幅よりも狭い、
半導体装置。

【請求項3】

請求項１または２に記載の半導体装置であり、
前記第１の動作部における前記ウェル層間の幅が、前記第２の動作部における前記ウェル層間の幅よりも広い、
半導体装置。

【請求項4】

請求項１に記載の半導体装置であり、
前記ソース層の上面から前記ウェル層よりも深い位置まで達して形成された溝と、
前記溝の底部に形成された電界緩和層とをさらに備え、
前記ゲート絶縁膜が、前記溝内において、前記ソース層と前記ドリフト層とに挟まれる前記ウェル層の側面を覆って形成され、
前記ゲート電極が、前記溝内において、前記ゲート絶縁膜に囲まれて形成される、
半導体装置。

【請求項5】

請求項４に記載の半導体装置であり、
前記第１の動作部における前記電界緩和層間の幅が、前記第２の動作部における前記電界緩和層間の幅よりも広い、
半導体装置。

【請求項6】

請求項４または５に記載の半導体装置であり、
前記第１の動作部における前記電界緩和層の幅が、前記第２の動作部における前記電界緩和層の幅よりも狭い、
半導体装置。

【請求項7】

請求項１、２、４および５のうちのいずれか１つに記載の半導体装置であり、
前記第１の動作部における前記ドリフト層の不純物濃度が、前記第２の動作部における前記ドリフト層の不純物濃度よりも高い、
半導体装置。

【請求項8】

請求項１、２、４および５のうちのいずれか１つに記載の半導体装置であり、
前記第１の動作部および前記第２の動作部のうちの少なくとも一方において平面視で直線状の積層欠陥を含み、
前記第２の動作部における積層欠陥密度が、前記第１の動作部における積層欠陥密度よりも低い、
半導体装置。

【請求項9】

請求項１、２、４および５のうちのいずれか１つに記載の半導体装置であり、
前記ウェル層の表層に部分的に形成された、第２の導電型のコンタクト領域をさらに備え、
前記コンタクト領域の不純物濃度が、前記ウェル層の不純物濃度よりも高く、
前記第１の動作部の前記コンタクト領域のコンタクト抵抗は、前記第２の動作部の前記コンタクト領域のコンタクト抵抗よりも高い、
半導体装置。

【請求項10】

請求項１、２、４および５のうちのいずれか１つに記載の半導体装置であり、
前記第１の動作部においてショットキー接触する前記ドリフト層と前記ソース電極との仕事関数の差が、前記第２の動作部においてショットキー接触する前記ドリフト層と前記ソース電極との仕事関数の差よりも高い、
半導体装置。

【請求項11】

請求項１、２、４および５のうちのいずれか１つに記載の半導体装置であり、
前記第１の動作部において前記ソース電極から前記ソース電極とは反対側の前記ドリフト層の下面側に設けられたドレイン電極に向かって流れる電子のライフタイムが、前記第２の動作部において前記ソース電極から前記ドレイン電極に向かって流れる電子のライフタイムよりも低い、
半導体装置。

【請求項12】

第１の導電型のドリフト層をエピタキシャル成長によって形成し、
前記ドリフト層の積層欠陥を検査して、単位領域あたりに存在する前記積層欠陥の数があらかじめ定められたしきい値以下である複数の特定領域を特定し、
前記ドリフト層の表層に第２の導電型の不純物をイオン注入し、
注入された前記不純物を熱処理で拡散させて、複数の前記特定領域におけるボディダイオード動作電圧を、前記特定領域以外におけるボディダイオード動作電圧よりも低くする、
半導体装置の製造方法。

【請求項13】

請求項１２に記載の半導体装置の製造方法であり、
前記積層欠陥を、電気特性検査またはフォトルミネセンス法で検査する、
半導体装置の製造方法。

【請求項14】

請求項１、２、４および５のうちのいずれか１つに記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路とを備える、
電力変換装置。

【発明の詳細な説明】

【技術分野】

【0001】

本願明細書に開示される技術は、半導体技術に関するものである。

【背景技術】

【0002】

パワーエレクトロニクス機器において、モータなどの負荷への電力供給を制御するスイッチング素子として、絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ、すなわち、ＩＧＢＴ）または金属－酸化膜－半導体電界効果トランジスタ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）などの絶縁ゲート型半導体装置が広く使用されている。

【0003】

一方、次世代のスイッチング素子として、炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体を用いたＭＯＳＦＥＴまたはＩＧＢＴなどが注目されており、１ｋＶ程度またはそれ以上の高電圧を扱う技術分野への適用が有望視されている。

【0004】

ワイドバンドギャップ半導体としては、ＳｉＣの他、たとえば、窒化ガリウム（ＧａＮ）系材料またはダイヤモンドなどがある。

【0005】

ＳｉＣ－ＭＯＳＦＥＴにはＭＯＳＦＥＴと逆方向のボディダイオード（ＢＤ）が寄生しており、ＢＤを動作させずに逆方向通電を行うショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ ｄｉｏｄｅ、すなわち、ＳＢＤ）内蔵ＭＯＳＦＥＴに関する技術が知られている（たとえば、特許文献１を参照）。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】国際公開第２０１８／１３９５５６号

【発明の概要】

【発明が解決しようとする課題】

【0007】

ＳＢＤ内蔵ＭＯＳＦＥＴでは、サージ電流と呼ばれる大きな電流が流れた場合に、一定時間破壊されないことが求められる。この一定時間破壊されないための耐量をＩ２ｔ耐量と呼ぶが、ＳＢＤを内蔵してボディダイオードを通電しにくくした場合、ユニポーラ通電能力は向上するがＩ２ｔ耐量に影響を与え、Ｉ２ｔ耐量が低下してしまう場合がある。

【0008】

本願明細書に開示される技術は、以上に記載されたような問題を鑑みてなされたものであり、ＳＢＤが内蔵された半導体装置において、Ｉ２ｔ耐量の低下を抑制するための技術である。

【課題を解決するための手段】

【0009】

本願明細書に開示される技術の第１の態様である半導体装置は、第１の導電型のドリフト層と、前記ドリフト層の表層に部分的に複数形成された第２の導電型のウェル層と、それぞれの前記ウェル層の表層に部分的に形成された第１の導電型のソース層と、前記ドリフト層と前記ソース層とに挟まれた前記ウェル層に、ゲート絶縁膜を介して接触するゲート電極と、前記ゲート電極を覆って設けられた層間絶縁膜と、前記層間絶縁膜、前記ウェル層および前記ソース層を覆って設けられたソース電極とを備え、前記ゲート電極と平面視で重ならない位置の、前記ウェル層と前記ドリフト層とで構成される複数のボディダイオードが、第１のボディダイオード動作電圧で動作する第１の動作部と、前記第１のボディダイオード動作電圧よりも低い第２のボディダイオード動作電圧で動作する複数の第２の動作部とを含む。

【発明の効果】

【0010】

本願明細書に開示される技術の少なくとも第１の態様によれば、Ｉ２ｔ耐量の低下を抑制することができる。

【0011】

また、本願明細書に開示される技術に関連する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。

【図面の簡単な説明】

【0012】

【図1】ＳｉＣを用いたＳＢＤ内蔵ＭＯＳＦＥＴである半導体装置を上面から見た平面図である。

【図2】図１の平面図の主に炭化珪素半導体部分の構成の例を記載する平面図である。

【図3】図１の平面図の主に炭化珪素半導体部分の構成の例を記載する平面図である。

【図4】図２または図３の活性領域におけるＳＢＤ内蔵ＭＯＳＦＥＴの構造の例を示す断面図である。

【図5】実施の形態に関する炭化珪素半導体装置の構造の例を示す断面図である。

【図6】実施の形態に関する炭化珪素半導体装置の構造の他の例を示す断面図である。

【図7】実施の形態に関する炭化珪素半導体装置の構造の他の例を示す断面図である。

【図8】図１の上面図の主に炭化珪素半導体部分の構成の例を記載する平面図である。

【図9】実施の形態に関する炭化珪素半導体装置の構造の他の例を示す断面図である。

【図10】実施の形態に関する炭化珪素半導体装置の構造の他の例を示す断面図である。

【図11】実施の形態に関する炭化珪素半導体装置の構造の他の例を示す断面図である。

【図12】ＳＢＤ内蔵ＭＯＳＦＥＴのゲート電圧－ドレイン電流特性の例を示す図である。

【図13】ＳＢＤ内蔵ＭＯＳＦＥＴのドレイン電圧－ドレイン電流特性の例を示す図である。

【図14】実施の形態に関する炭化珪素半導体装置の製造方法の例を示す図である。

【図15】実施の形態に関する炭化珪素半導体装置の製造方法の例を示す図である。

【図16】実施の形態に関する炭化珪素半導体装置の製造方法の例を示す図である。

【図17】実施の形態に関する炭化珪素半導体装置の製造方法の例を示す図である。

【図18】実施の形態に関する炭化珪素半導体装置の製造方法の例を示す図である。

【図19】実施の形態に関する炭化珪素半導体装置の製造方法の例を示す図である。

【図20】実施の形態に関する炭化珪素半導体装置の製造方法の例を示す図である。

【図21】実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。

【発明を実施するための形態】

【0013】

以下、添付される図面を参照しながら実施の形態について説明する。以下の実施の形態では、技術の説明のために詳細な特徴なども示されるが、それらは例示であり、実施の形態が実施可能となるために、それらのすべてが必ずしも必須の特徴ではない。

【0014】

なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化などが図面においてなされる。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。

【0015】

また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。

【0016】

また、本願明細書に記載される説明において、ある構成要素を「備える」、「含む」または「有する」などと記載される場合、特に断らない限りは、他の構成要素の存在を除外する排他的な表現ではない。

【0017】

また、本願明細書に記載される説明において、「第１の」または「第２の」などの序数が使われる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上使われるものであり、実施の形態の内容はこれらの序数によって生じ得る順序などに限定されるものではない。

【0018】

また、本願明細書に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置または方向を意味する用語が使われる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上使われるものであり、実施の形態が実際に実施される際の位置または方向とは関係しないものである。

【0019】

また、本願明細書に記載される説明において、「…の上面」または「…の下面」などと記載される場合、対象となる構成要素の上面自体または下面自体に加えて、対象となる構成要素の上面または下面に他の構成要素が形成された状態も含むものとする。すなわち、たとえば、「Ａの上面に設けられるＢ」と記載される場合、ＡとＢとの間に別の構成要素「Ｃ」が介在することを妨げるものではない。

【0020】

＜第１の実施の形態＞
以下の説明において、ｎおよびｐは半導体の導電型を示し、第１の導電型をｎ型、第２の導電型をｐ型として説明する。しかしながら、第１の導電型をｐ型、第２の導電型をｎ型としてもよい。

【0021】

また、ｎ^－は不純物濃度がｎよりも低濃度であることを示し、ｎ^＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ^－は不純物濃度がｐよりも低濃度であることを示し、ｐ^＋は不純物濃度がｐよりも高濃度であることを示す。

【0022】

以下、添付の図面を参照しながら実施の形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。

【0023】

以下、本実施の形態に関する半導体装置について説明する。説明の便宜上、まず、発明者が知っているＳＢＤ内蔵ＭＯＳＦＥＴの構成に関する技術について説明する。

【0024】

＜半導体装置の構成について＞
ＳｉＣは多くの結晶多形を有している。結晶多形は結晶を構成する原子配置の違いに基づくものであり、結晶多形が異なるＳｉＣ結晶は異なる物性を示す。

【0025】

一般に電力制御用の半導体素子には結晶多形が４Ｈ－ＳｉＣであるものが用いられる。しかしながら、ＳｉＣ結晶を１つの結晶型のみで構成することは困難であり、結晶成長中に他の結晶型が混入することがある。これは積層欠陥と呼ばれる。

【0026】

電力制御用のＭＯＳＦＥＴのドレイン－ソース間にはボディダイオードと呼ばれるｐｎダイオードが寄生しており、ドレイン電極に正電圧を印加する順方向の動作以外に、ソース電極に正電圧を印加する逆方向の動作が可能である。

【0027】

このようなボディダイオードを利用することで、ＭＯＳＦＥＴに並列に配置する還流ダイオードを削減し、回路の素子数を減らすことができる。

【0028】

ＭＯＳＦＥＴが電子または正孔のみが流れるユニポーラ素子であるのに対し、ｐｎダイオードはその両方が同時に流れるバイポーラ素子である。ＳｉＣがバイポーラ動作をした場合、電子－正孔対の再結合エネルギーによって上記の積層欠陥が拡張することが知られている。

【0029】

４Ｈ－ＳｉＣ結晶中の積層欠陥は高抵抗体として振る舞うため、結晶欠陥の拡張は素子抵抗の増加につながる。よって、ＭＯＳＦＥＴとＳＢＤとを並列にする際には使用する電流の範囲内でＭＯＳＦＥＴのボディダイオードが動作しないよう、言い換えれば発生電圧がボディダイオードの立ち上がり電圧に満たないようにＳＢＤを設計する必要がある。

【0030】

そこで、ＳｉＣ－ＭＯＳＦＥＴ中にＳＢＤを内蔵し、逆方向電流をボディダイオードではなくＳＢＤに流す、ＳＢＤ内蔵ＭＯＳＦＥＴ技術が開発されている。

【0031】

図１は、ＳｉＣを用いたＳＢＤ内蔵ＭＯＳＦＥＴである半導体装置を上面から見た平面図である。図１において、ＳＢＤ内蔵ＭＯＳＦＥＴの上面の一部にはゲートパッド８１が形成されており、ゲートパッド８１に隣接してソース電極８が形成されている。また、ゲートパッド８１から延びるように、ゲート配線８２が形成されている。

【0032】

図２は、図１の平面図の主に炭化珪素半導体部分の構成の例を記載する平面図である。図２に例が示される半導体装置は、ＳＢＤ領域を挟んでその両側にＭＯＳＦＥＴ領域が形成された単位セル領域がストライプ状に並んで設けられたものであり、「ストライプ型」とも呼ぶ。

【0033】

図２において、ドリフト層２上に、ＳＢＤにほぼ対応するｎ型の離間領域１０とＭＯＳＦＥＴにほぼ対応するｐ型のウェル層３からなる単位セル領域が平面視で一方向に繰り返し配置されたものである。ＳＢＤ内蔵ＭＯＳＦＥＴが形成された領域を活性領域と呼び、活性領域の外周に形成された、ｐ型のウェル層３１などが形成されたゲートパッド８１（図１を参照）の形成領域を含む領域を終端領域と呼ぶ。

【0034】

図３は、図１の平面図の主に炭化珪素半導体部分の構成の例を記載する平面図である。図３に例が示される半導体装置は、ＳＢＤ領域を囲むＭＯＳＦＥＴ領域が形成された単位セル領域が平面視で縦横に繰り返し配置されたものであり、「格子型」と呼ぶ。

【0035】

図３において、ドリフト層２上に、ＳＢＤにほぼ対応するｎ型の離間領域１０とＭＯＳＦＥＴにほぼ対応するｐ型のウェル層３からなる単位セル領域が平面視で縦横方向に繰り返し配置されたものである。ＳＢＤ内蔵ＭＯＳＦＥＴが形成された領域を活性領域と呼び、活性領域の外周に形成された、ｐ型のウェル層３１などが形成されたゲートパッド８１の形成領域を含む領域を終端領域と呼ぶ。

【0036】

図４は、図２または図３の活性領域におけるＳＢＤ内蔵ＭＯＳＦＥＴの構造の例を示す断面図である。

【0037】

図４に例が示されるように、ＳＢＤ内蔵ＭＯＳＦＥＴは、ｎ型の半導体基板１と、ｎ型の半導体基板１の上面に形成されたｎ型のドリフト層２と、ｎ型のドリフト層２の表層に部分的に複数形成されたｐ型のウェル層３と、ｐ型のウェル層３の表層に形成されたｎ型のソース層４と、ｐ型のウェル層３の表層に部分的に形成された、ｐ型のウェル層３よりも高い不純物濃度であるｐ型のコンタクト領域４２と、ｎ型のドリフト層２とｎ型のソース層４とに挟まれたｐ型のウェル層３の上面に、ゲート絶縁膜５を介して対向するゲート電極７と、ゲート電極７の上面および側面を覆って形成された層間絶縁膜６と、層間絶縁膜６とｎ型のドリフト層２とｐ型のウェル層３とｎ型のソース層４とｐ型のコンタクト領域４２とを覆って形成されたソース電極８と、ｎ型の半導体基板１の下面に形成されたドレイン電極９とを備える。ゲート電極７と平面視で重ならない位置のｐ型のウェル層３間の領域をｎ型の離間領域１０とする。また、図４の場合では、積層欠陥１１が、複数のｐ型のウェル層３に跨って形成されている様子が示されている。

【0038】

ここで、ＳＢＤは、ｎ型の離間領域１０とソース電極８とで形成される。また、ボディダイオードは、ｐ型のウェル層３とｎ型のドリフト層２とで形成される。

【0039】

ＳＢＤはユニポーラ素子であるため、ボディダイオードのような積層欠陥の拡張を生じさせない。内蔵されたＳＢＤはＭＯＳＦＥＴの外部に設けられたＳＢＤとは異なり、ボディダイオードとの間でｎ型のドリフト層２を共有する。

【0040】

これによって、ＳＢＤにかかる電圧とボディダイオードにかかる電圧とが等しくなるため、通常のＭＯＳＦＥＴに寄生するボディダイオードよりも、ＳＢＤ内蔵ＭＯＳＦＥＴのボディダイオードの立ち上がり電圧は大きくなる。すなわち、ＳＢＤ内蔵ＭＯＳＦＥＴは、通常のＭＯＳＦＥＴとＳＢＤとを並列にする場合よりも、多くのＳＢＤ電流を流すことができる。

【0041】

ＳＢＤに電流サージが流れた場合、ＳＢＤが発熱して破壊に至る可能性がある。この電流サージに対する耐性であるＩ２ｔ耐量を上げるため、ＳＢＤにｐｎダイオードを並列接続するｊｕｎｃｔｉｏｎ ｂａｒｒｉｅｒ ｃｏｎｔｒｏｌｌｅｄ ｓｃｈｏｔｔｋｙ ｄｉｏｄｅ（ＪＢＳ）と呼ばれる構造が用いられている。

【0042】

ＪＢＳ中のＳＢＤは立ち上がり電圧が低いのに対し、ＪＢＳ中のｐｎダイオードは立ち上がり電圧が高い。これによって、通常動作時はＳＢＤを動作させる一方、電流サージが流れた際にはｐｎダイオードを動作させて発生電圧を下げ、破壊を防ぐことができる。特に高温下においてはこのｐｎダイオードの動作電圧が下がるため、ＪＢＳは通常のＳＢＤよりもＩ２ｔ耐量が高くなる。

【0043】

ＳＢＤ内蔵ＭＯＳＦＥＴでもボディダイオードがＪＢＳのｐｎダイオードと同様の働きをする。すなわち、ある一定の電流サージが入るとボディダイオードが動作し、発生電圧が低下して電流経路が内蔵ＳＢＤからボディダイオードへと切り替わる。

【0044】

しかしながら、発明者らはＳＢＤ内蔵ＭＯＳＦＥＴのボディダイオード動作電圧（ボディダイオードが動作する電圧）のヒストグラムが複数のピークを有すること、さらにこれが上記の積層欠陥が原因となって引き起こされることを見いだした。

【0045】

図４に例が示されたように、一部の積層欠陥１１はｎ型のドリフト層２のエピタキシャル成長後の時点ですでにｎ型のドリフト層２の表層に到達している。そして、この高抵抗層である積層欠陥１１が内蔵ＳＢＤである離間領域１０を塞ぐことで、ボディダイオードと内蔵ＳＢＤとの並列関係が局所的に解け、その部分のボディダイオードの動作電圧が下がる。

【0046】

そうすると、ボディダイオードの動作によって発生した電子－正孔対は周囲に拡散して連鎖的にボディダイオード動作を誘発するため、ボディダイオードが動作する領域はある程度の面積を有する。サージ電流はこの領域に集中するため、結果として小さい電流値で熱破壊が生じる。特に、半導体チップが多数並列に接続されたモジュールの場合、ボディダイオードの動作電圧が下がったチップに大部分の電流が集中してしまうため、全体としてのＩ２ｔ耐量がさらに下がってしまう。

【0047】

一方で、積層欠陥が含まれる場合と含まれない場合とを比較すると、前者のほうがより高いＩ２ｔ耐量を示す場合があることも分かった。半導体チップに積層欠陥が含まれない場合には、ボディダイオードの動作電圧が高くなるため同じ電流値での発熱量が上がり、Ｉ２ｔ耐量は低くなる。半導体チップに含まれる積層欠陥が少ない場合には、ボディダイオードの動作電圧は下がるものの積層欠陥部分の電流密度が過度に上がってしまうため、Ｉ２ｔ耐量はさらに低くなる。積層欠陥が多い場合には、複数個所でボディダイオード動作が起きて電流が分散するため熱破壊を起こす電流密度まで到達しにくくなり、Ｉ２ｔ耐量は上がる。積層欠陥の位置または数は、パワーモジュールのＩ２ｔ耐量ばらつきとなって現れる。

【0048】

図５は、本実施の形態に関する炭化珪素半導体装置の構造の例を示す断面図である。以下の説明では炭化珪素半導体装置としてＳＢＤ内蔵ＭＯＳＦＥＴが用いられるが、ショットキー接合とｐｎ接合とが並列に接続されている素子であれば、たとえば、ＪＢＳなどであってもよい。

【0049】

図５に例が示されるように、ＳＢＤ内蔵ＭＯＳＦＥＴは、ｎ型の半導体基板１と、ｎ型の半導体基板１の上面に形成されたｎ型のドリフト層２と、ｎ型のドリフト層２の表層に部分的に複数形成されたｐ型のウェル層３と、ｎ型のドリフト層２の表層に部分的に形成されたｐ型のウェル層３Ａと、ｐ型のウェル層３の表層およびｐ型のウェル層３Ａの表層に形成されたｎ型のソース層４と、ｐ型のウェル層３の表層およびｐ型のウェル層３Ａの表層に部分的に形成された、ｐ型のウェル層３よりも高い不純物濃度であるｐ型のコンタクト領域４２と、ｎ型のドリフト層２とｎ型のソース層４とに挟まれたｐ型のウェル層３の上面、および、ｎ型のドリフト層２とｎ型のソース層４とに挟まれたｐ型のウェル層３Ａの上面に、ゲート絶縁膜５を介して対向するゲート電極７と、ゲート電極７の上面および側面を覆って形成された層間絶縁膜６と、層間絶縁膜６とｎ型のドリフト層２とｐ型のウェル層３とｐ型のウェル層３Ａとｎ型のソース層４とｐ型のコンタクト領域４２とを覆って形成されたソース電極８と、ｎ型の半導体基板１の下面に形成されたドレイン電極９とを備える。ゲート電極７と平面視で重ならない位置のｐ型のウェル層３間の領域を離間領域１０とする。ｐ型のウェル層３の表層におけるコンタクト領域４２のコンタクト抵抗は、ｐ型のウェル層３Ａの表層におけるコンタクト領域４２のコンタクト抵抗よりも高い。

【0050】

ｐ型のウェル層３Ａの幅は、ｐ型のウェル層３の幅よりも広く形成される。また、ｐ型のウェル層３Ａの表層には、複数のゲート電極７に対向するｎ型のソース層４がそれぞれ形成される。すなわち、ｐ型のウェル層３Ａは、ｐ型のウェル層３間の離間領域１０を埋めるように形成され、ボディダイオード動作構造として機能する。

【0051】

上記のように、ＳＢＤ内蔵ＭＯＳＦＥＴが並列に接続されたパワーモジュールでは、半導体チップに内在する積層欠陥の数によってＩ２ｔ耐量がばらついてしまう。特に、積層欠陥の数が少ない場合は極端にＩ２ｔ耐量が下がるため、使用中の破壊が懸念される。

【0052】

これを解決するためにはボディダイオード動作を起こす箇所が半導体チップ内に複数あればよい。すなわち、本実施の形態に関する炭化珪素半導体装置では、ボディダイオード動作電圧を下げるために、ボディダイオード動作を起こす構造であるボディダイオード動作構造を設ける。

【0053】

ボディダイオード動作構造は、積層欠陥のある部分よりもボディダイオードの立ち上がり電圧が低いか、ボディダイオードの線形抵抗が低いかのいずれか、または、その両方を満たせばよい。

【0054】

まず、ボディダイオードの立ち上がり電圧を下げるためには、ＳＢＤ部分の電圧降下を小さくすればよい。

【0055】

たとえば、図５に例が示されたｐ型のウェル層３Ａは、離間領域１０をｐ型の不純物層で閉塞してしまう。そうすることでショットキー接合とｐｎ接合との並列状態が解けるため、この部分のボディダイオード動作電圧は低下する。すなわち、ボディダイオード動作構造がある第２の動作部は、ボディダイオード動作構造がない通常部分である第１の動作部と比べてボディダイオード動作電圧が低下する。

【0056】

図６は、本実施の形態に関する炭化珪素半導体装置の構造の他の例を示す断面図である。

【0057】

図６に例が示されるように、ＳＢＤ内蔵ＭＯＳＦＥＴは、ｎ型の半導体基板１と、ｎ型の半導体基板１の上面に形成されたｎ型のドリフト層２と、ｎ型のドリフト層２の表層に部分的に複数形成されたｐ型のウェル層３と、ｎ型のドリフト層２の表層に部分的に形成されたｐ型のウェル層３Ｂと、ｐ型のウェル層３の表層およびｐ型のウェル層３Ｂの表層に形成されたｎ型のソース層４と、ｐ型のウェル層３の表層およびｐ型のウェル層３Ｂの表層に部分的に形成された、ｐ型のウェル層３よりも高い不純物濃度であるｐ型のコンタクト領域４２と、ｎ型のドリフト層２とｎ型のソース層４とに挟まれたｐ型のウェル層３の上面、および、ｎ型のドリフト層２とｎ型のソース層４とに挟まれたｐ型のウェル層３Ｂの上面に、ゲート絶縁膜５を介して対向するゲート電極７と、ゲート電極７の上面および側面を覆って形成された層間絶縁膜６と、層間絶縁膜６とｎ型のドリフト層２とｐ型のウェル層３とｐ型のウェル層３Ｂとｎ型のソース層４とｐ型のコンタクト領域４２とを覆って形成されたソース電極８と、ｎ型の半導体基板１の下面に形成されたドレイン電極９とを備える。ゲート電極７と平面視で重ならない位置のｐ型のウェル層３間の領域を離間領域１０とする。また、ｐ型のウェル層３Ｂ間の領域を離間領域１００とする。

【0058】

ｐ型のウェル層３Ｂの幅は、ｐ型のウェル層３の幅よりも広く形成される。ただし、ｐ型のウェル層３Ｂの幅は、ｐ型のウェル層３の幅と同等であってもよい。また、ｐ型のウェル層３Ｂ同士の間の間隔は、ｐ型のウェル層３同士の間の間隔よりも狭い。すなわち、複数のｐ型のウェル層３Ｂで形成されるゲート電極７と平面視で重ならない位置の離間領域１００が離間領域１０よりも狭くなり、離間領域１０でウェル層３とドリフト層２とで形成されるボディダイオード動作よりもボディダイオード動作電圧が低いボディダイオード動作構造として機能する。ここで、離間領域１０においてショットキー接触するドリフト層２とソース電極８との仕事関数の差は、ｐ型のウェル層３Ｂが形成される箇所におけるショットキー接触するドリフト層２とソース電極８との仕事関数の差よりも高い。また、離間領域１０においてソース電極８からドレイン電極９に向かって流れる電子のライフタイムは、ｐ型のウェル層３Ｂが形成される箇所においてソース電極８からドレイン電極９に向かって流れる電子のライフタイムよりも低い。

【0059】

図５に例が示されたボディダイオード動作構造のようにｎ型の離間領域１０を閉塞しなくても、図６に例が示されるように、通常部分である第１の動作部よりも狭い間隔で複数のｐ型のウェル層３Ｂが配置されればよい。

【0060】

図７は、本実施の形態に関する炭化珪素半導体装置の構造の他の例を示す断面図である。

【0061】

図７に例が示されるように、ＳＢＤ内蔵ＭＯＳＦＥＴは、ｎ型の半導体基板１と、ｎ型の半導体基板１の上面に形成されたｎ型のドリフト層２と、ｎ型のドリフト層２の表層に部分的に複数形成されたｐ型のウェル層３と、ｎ型のドリフト層２の他の表層に部分的に複数形成された、ｎ型のドリフト層２にｎ型の不純物がドープされたｎ型のドープ層１４と、ｐ型のウェル層３の表層に形成されたｎ型のソース層４と、ｐ型のウェル層３の表層に部分的に形成された、ｐ型のウェル層３よりも高い不純物濃度であるｐ型のコンタクト領域４２と、ｎ型のドープ層１４とｎ型のソース層４とに挟まれたｐ型のウェル層３の上面に、ゲート絶縁膜５を介して対向するゲート電極７と、ゲート電極７の上面および側面を覆って形成された層間絶縁膜６と、層間絶縁膜６とｎ型のドリフト層２とｐ型のウェル層３とｎ型のソース層４とｎ型のドープ層１４とｐ型のコンタクト領域４２とを覆って形成されたソース電極８と、ｎ型の半導体基板１の下面に形成されたドレイン電極９とを備える。ゲート電極７と平面視で重ならない位置のｐ型のウェル層３間の領域で、ｎ型のドープ層１４が形成されている領域を離間領域１０とし、ｎ型のドープ層１４が形成されていない領域を離間領域１０１とする。

【0062】

ｎ型のドープ層１４は、ｎ型のドリフト層２にｎ型の不純物（イオンなど）がドープされて形成される層であり、ｎ型の不純物濃度がｎ型のドリフト層２の不純物濃度よりも高い。

【0063】

図７に例が示されるような構造であれば、ｎ型のドリフト層２がｎ型のドープ層１４よりも不純物濃度が低いため、ｎ型のドリフト層２が形成される箇所（離間領域１０１）がボディダイオード動作構造として機能する。

【0064】

図４に例が示された構造から図５、図６または図７に例が示された構造への変更は、ｐ型のウェル層３を形成する際のマスク、または、ｎ型のドープ層１４を形成する際のマスクを一部変更するだけで実施可能であり、製造コストの増加を伴わない。

【0065】

また、ショットキー障壁高さが通常部分である第１の動作部よりも小さい金属を局所的に用いて第２の動作部を形成してもよい。

【0066】

これらの手法を用いることで、局所的にボディダイオードの立ち上がり電圧の低い構造を作ることができる。

【0067】

一方で、ボディダイオードの線形抵抗を下げるためには、図４におけるｐ型のウェル層３とソース電極８とが接触する領域（コンタクト領域）の抵抗を下げる（ｐ型のコンタクト領域４２を設ける）、または、局所的にライフタイムを上げればよい。

【0068】

上記の積層欠陥が形成される場合と同じように、ボディダイオード動作構造から一定の範囲にボディダイオード動作が伝播するため、形成すべきボディダイオード動作構造の大きさは、たとえば、１０μｍ以上、かつ、５００μｍ以下であればよい。

【0069】

図８は、図１の上面図の主に炭化珪素半導体部分の構成の例を記載する平面図である。図８に例が示される半導体装置は、活性領域では、トランジスタが形成されたストライプ状のゲートトレンチＧＴ（後述の溝１０２）とストライプ状のショットキートレンチＳＴ（後述の溝１０２）とが、互いに平行に交互に配置されている。活性領域の周囲の終端領域には、ｐ型のウェル層３が形成されている。

【0070】

図９は、本実施の形態に関する炭化珪素半導体装置の構造の他の例を示す断面図である。図９では、図８の活性領域におけるＳＢＤ内蔵ＭＯＳＦＥＴの構造が示される。

【0071】

図９に例が示されるように、ＳＢＤ内蔵ＭＯＳＦＥＴは、ｎ型の半導体基板１と、ｎ型の半導体基板１の上面に形成されたｎ型のドリフト層２と、ｎ型のドリフト層２の表層に部分的に複数形成されたｐ型のウェル層３と、ｐ型のウェル層３の上面からｎ型のドリフト層２内に達して形成された複数の溝１０２と、溝１０２のｎ型のドリフト層２に対向する１つの底面に１つ形成されたｐ型の電界緩和層１６と、ｐ型のウェル層３の表層において溝１０２を挟んで部分的に形成されたｎ型のソース層４０と、ｐ型のウェル層３の表層に部分的に形成された、ｐ型のウェル層３よりも高い不純物濃度であるｐ型のコンタクト領域４３と、一部の溝１０２の内部で側面および底面に接触して形成されたゲート絶縁膜５０と、ｎ型のドリフト層２とｎ型のソース層４０とに挟まれたｐ型のウェル層３の側面に、ゲート絶縁膜５０を介して対向する溝１０２内のゲート電極７０と、ゲート電極７０が形成された複数の溝１０２の、ｎ型のドリフト層２に対向する底面に跨って連続的に形成されたｐ型の電界緩和層１６Ａと、ゲート電極７０の上面を覆って形成された層間絶縁膜６０と、層間絶縁膜６０とｐ型のウェル層３とｎ型のソース層４０とｐ型のコンタクト領域４３と電界緩和層１６とｐ型の電界緩和層１６Ａとを覆って形成されたソース電極８と、ｎ型の半導体基板１の下面に形成されたドレイン電極９とを備える。ここで、ｐ型の電界緩和層１６間の領域を離間領域１０Ａとする。

【0072】

ｐ型の電界緩和層１６Ａの幅は、ｐ型の電界緩和層１６の幅よりも広く形成される。ｐ型の電界緩和層１６Ａは、ｐ型の電界緩和層１６間の離間領域１０Ａを埋めるように形成され、ボディダイオード動作構造として機能する。

【0073】

なお、半導体チップの大きさ、並列数または電流値に起因するものの、ボディダイオード動作構造は、半導体チップ内に複数設けられてもよい。

【0074】

一方でボディダイオード動作構造は、その性質上、通常時（サージ電流発生時以外）でもボディダイオード電流が流れることが避けられない。ボディダイオード電流は積層欠陥の拡張を引き起こすが、ボディダイオード動作構造が設けられることによって生じるボディダイオード動作領域は周囲数百μｍ程度にとどまる。そのため、仮に当該領域内で積層欠陥が拡張したとしても、半導体チップ全体としての特性の変動は十分に抑えられる。

【0075】

図４、図５、図６および図７では、プレーナ型のＳＢＤ内蔵ＭＯＳＦＥＴについて説明されたが、図９に例が示されたように、トレンチ型のＳＢＤ内蔵ＭＯＳＦＥＴであって本実施の形態の構造が適用可能である。

【0076】

トレンチ型のＳＢＤ内蔵ＭＯＳＦＥＴでは、溝１０２の底部にかかる電界を緩和するためにｐ型の電界緩和層１６が設けられることが多く、プレーナ型のＳＢＤ内蔵ＭＯＳＦＥＴにおけるｐ型のウェル層とｎ型のドリフト層２とによるボディダイオードに加えて、ｐ型の電界緩和層１６とｎ型のドリフト層２とによるボディダイオードにも対処する必要がある。

【0077】

電界緩和層１６の不純物濃度、または、電界緩和層１６をどのような方法でソース電極８と接続させるかにもよるが、多くの場合、ボディダイオード電流は、ｐ型のウェル層３とｎ型のドリフト層２とによるボディダイオードを中心に流れる。

【0078】

トレンチ型のＳＢＤ内蔵ＭＯＳＦＥＴにおいて、内蔵ＭＯＳＦＥＴをどの位置に設けるかには３つの候補がある。１つ目は溝１０２同士の間のｐ型のウェル層３に離間領域を設ける方法であり、２つ目は電界緩和層１６に離間領域を設ける方法であり、３つ目は溝１０２の側面のｐ型のウェル層３と電界緩和層１６との間を離間領域として用いる方法である。しかしながら、３つ目の方法は、トレンチ幅を広くする必要があるため好ましくない。

【0079】

１つ目の方法および２つ目の方法では、積層欠陥が離間領域を塞ぐように形成され、３つ目の方法では、積層欠陥が電界緩和層１６の間を塞ぐように形成されることで、それぞれプレーナ型と同様のボディダイオード動作電圧の低下が起こりうる。

【0080】

これに対するボディダイオード動作構造も、プレーナ型のＳＢＤ内蔵ＭＯＳＦＥＴにおけるものと同様の方針のものを用いることができる。１つ目の方法の場合には、プレーナ型と同じ対策（図９のボディダイオード動作構造を参照）でよい。２つ目の方法および３つ目の方法の場合には、ｐ型のウェル層を電界緩和層１６と読み替えればよい。

【0081】

図１０は、本実施の形態に関する炭化珪素半導体装置の構造の他の例を示す断面図である。

【0082】

図１０に例が示されるように、ＳＢＤ内蔵ＭＯＳＦＥＴは、ｎ型の半導体基板１と、ｎ型の半導体基板１の上面に形成されたｎ型のドリフト層２と、ｎ型のドリフト層２の表層に部分的に複数形成されたｐ型のウェル層３と、ｐ型のウェル層３の上面からｎ型のドリフト層２内に達して形成された複数の溝１０２と、溝１０２のｎ型のドリフト層２に対向する１つの底面に１つ形成されたｐ型の電界緩和層１６と、ｐ型のウェル層３の表層において溝１０２を挟んで部分的に形成されたｎ型のソース層４０と、ｐ型のウェル層３の表層に部分的に形成された、ｐ型のウェル層３よりも高い不純物濃度であるｐ型のコンタクト領域４３と、一部の溝１０２の内部で側面および底面に接触して形成されたゲート絶縁膜５０と、ｎ型のドリフト層２とｎ型のソース層４０とに挟まれたｐ型のウェル層３の側面に、ゲート絶縁膜５０を介して対向する溝１０２内のゲート電極７０と、ゲート電極７０が形成された複数の溝１０２の、ｎ型のドリフト層２に対向する底面に跨って不連続に形成されたｐ型の電界緩和層１６Ｂと、ゲート電極７０の上面を覆って形成された層間絶縁膜６０と、層間絶縁膜６０とｐ型のウェル層３とｎ型のソース層４０とｐ型のコンタクト領域４３と電界緩和層１６とｐ型の電界緩和層１６Ｂとを覆って形成されたソース電極８と、ｎ型の半導体基板１の下面に形成されたドレイン電極９とを備える。

【0083】

複数の溝１０２の底面に跨るｐ型の電界緩和層１６Ｂは、互いに離間する電界緩和層１６Ｂ同士の間の間隔（離間領域１００Ａ）が、複数の電界緩和層１６同士の間の間隔（離間領域１０Ａ）よりも狭く配置される。すなわち、ｐ型の電界緩和層１６Ｂはボディダイオード動作構造として機能する。

【0084】

図１１は、本実施の形態に関する炭化珪素半導体装置の構造の他の例を示す断面図である。

【0085】

図１１に例が示されるように、ＳＢＤ内蔵ＭＯＳＦＥＴは、ｎ型の半導体基板１と、ｎ型の半導体基板１の上面に形成されたｎ型のドリフト層２と、ｎ型のドリフト層２の表層に部分的に複数形成されたｐ型のウェル層３と、ｎ型のドリフト層２の他の表層に部分的に複数形成された、ｎ型のドリフト層２にｎ型の不純物がドープされたｎ型のドープ層１４Ａと、ｐ型のウェル層３の上面からｎ型のドリフト層２内およびｎ型のドープ層１４Ａ内に達して形成された複数の溝１０２と、溝１０２のｎ型のドリフト層２側に対向する１つの底面に１つ形成されたｐ型の電界緩和層１６と、ｐ型のウェル層３の表層において溝１０２を挟んで部分的に形成されたｎ型のソース層４０と、ｐ型のウェル層３の表層に部分的に形成された、ｐ型のウェル層３よりも高い不純物濃度であるｐ型のコンタクト領域４３と、一部の溝１０２の内部で側面および底面に接触して形成されたゲート絶縁膜５０と、ｎ型のドープ層１４Ａとｎ型のソース層４０とに挟まれたｐ型のウェル層３の側面に、ゲート絶縁膜５０を介して対向する溝１０２内のゲート電極７０と、ゲート電極７０の上面を覆って形成された層間絶縁膜６０と、層間絶縁膜６０とｐ型のウェル層３とｎ型のソース層４０とｐ型のコンタクト領域４３と電界緩和層１６とを覆って形成されたソース電極８と、ｎ型の半導体基板１の下面に形成されたドレイン電極９とを備える。ここで、ｐ型の電界緩和層１６間のｎ型のドープ層１４Ａが形成されている領域を離間領域１０Ａとし、ｐ型の電界緩和層１６間のｎ型のドープ層１４Ａが一部形成されていない領域を離間領域１０１Ａとする。

【0086】

ｎ型のドープ層１４Ａは、ｎ型のドリフト層２にｎ型の不純物（イオンなど）がドープされて形成される層であり、ｎ型の不純物濃度がｎ型のドリフト層２の不純物濃度よりも高い。

【0087】

図１１に例が示されるような構造であれば、ｎ型のドリフト層２がｎ型のドープ層１４Ａよりも不純物濃度が低いため、ｎ型のドリフト層２が形成される箇所（離間領域１０１Ａ）がボディダイオード動作構造として機能する。

【0088】

＜第２の実施の形態＞
本実施の形態に関する半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。

【0089】

＜半導体装置の構成について＞
第１の実施の形態では、ＳＢＤ内蔵ＭＯＳＦＥＴにボディダイオード動作電圧の異なる第１の動作部と第２の動作部とを形成して、半導体チップのボディダイオード動作電圧を下げた。一方で、積層欠陥をボディダイオード動作構造としてもよい。

【0090】

具体的にはボディダイオード動作電圧の低いもののみを選別してモジュール化することで、モジュールのＩ２ｔ耐量ばらつきを改善することができる。

【0091】

モジュールのＩ２ｔ耐量ばらつきが起こる原因は、ボディダイオード動作電圧の異なる半導体チップが並列に接続されることにある。すなわち、モジュールに用いる半導体チップを事前に検査してボディダイオード動作電圧の低いものを選別することで、モジュールのＩ２ｔ耐量ばらつきは改善される。

【0092】

この場合、積層欠陥はＭＯＳＦＥＴ領域内に含まれている必要がある。具体的には、あるｐ型のウェル層３からそれに隣接するｐ型のウェル層３まで、積層欠陥が平面的に存在して離間領域を塞ぐことによって、積層欠陥部分のボディダイオード動作電圧が低下する。また、第１の実施の形態に記載されたボディダイオード動作構造が用いられていてもよいし、用いられていなくともよい。

【0093】

ボディダイオード動作電圧は、チップ段階での測定で求めることができる。ただし、ＳＢＤ内蔵ＭＯＳＦＥＴは、その性質上ボディダイオードが動きにくくなっており、ボディダイオード動作電圧を確認するためには、高温かつ、高電流密度での測定が必要となる。

【0094】

これと異なる手法として、他の電気特性に基づいてボディダイオード動作電圧を選別する手法を用いてもよい。

【0095】

たとえば、ＳＢＤ内蔵ＭＯＳＦＥＴであれば、ボディダイオード動作電圧を下げる積層欠陥はゲート・ソース間の電気特性にも影響を与える場合がある。ＳＢＤ内蔵ＭＯＳＦＥＴのｐ型のウェル層の構造によっては、ゲート電圧－ドレイン電流特性が図１２に例が示されるように裾を引く場合がある。これは、ボディダイオード動作電圧を下げるものと同種の積層欠陥に起因している。ここで、図１２は、ＳＢＤ内蔵ＭＯＳＦＥＴのゲート電圧－ドレイン電流特性の例を示す図である。図１２において、縦軸はドレイン電流を示し、横軸はゲート電圧を示す。図１２の例では、ドレイン電流Ｉｄ１でのゲート電圧Ｖｇ１ａ（点線を参照）が、ボディダイオードの動作電圧を低下させるような積層欠陥を有さないＳＢＤ内蔵ＭＯＳＦＥＴのドレイン電流Ｉｄ１でのゲート電圧Ｖｇ１（実線を参照）に比べて低くなっている。

【0096】

よって、あるドレイン電流Ｉｄ１を流す際のゲート電圧Ｖｇ１は、ＳＢＤ内蔵ＭＯＳＦＥＴが積層欠陥を含む場合にはＶｇ１ａへと低下する。このように、ＳＢＤ内蔵ＭＯＳＦＥＴのゲート電圧を比較することで、ボディダイオード動作電圧が低い半導体チップを選別することができる。

【0097】

また、図１３に例が示されるように、積層欠陥はＳＢＤ内蔵ＭＯＳＦＥＴの耐圧特性にも影響を及ぼす。あるドレイン電圧Ｖｄ２でのＳＢＤ内蔵ＭＯＳＦＥＴのドレイン電流値Ｉｄ２（実線を参照）は、積層欠陥を含む場合にはＩｄ２ａ（点線を参照）へと増加する。よって、ドレイン電流を測定することでもボディダイオード動作電圧が低い半導体チップを選別することができる。ここで、図１３は、ＳＢＤ内蔵ＭＯＳＦＥＴのドレイン電圧－ドレイン電流特性の例を示す図である。図１３において、縦軸はドレイン電流を示し、横軸はドレイン電圧を示す。

【0098】

これらの手法は単一の測定による結果で判別されてもよいし、電流および電圧の異なる複数の測定結果の差分または比に基づいて判別されてもよい。

【0099】

また、これらとは異なる手法として、積層欠陥をエピタキシャル成長後の段階で検査することも可能である。積層欠陥は４Ｈ－ＳｉＣとはバンドギャップが異なるため、フォトルミネッセンスなどの手法で面内位置を確認することができる。これを半導体チップの位置と照合し、積層欠陥を含む半導体チップを選別してもよい。

【0100】

上記のいずれかの手法によってドリフト層２の積層欠陥を検査して、単位領域あたりに存在する積層欠陥の数があらかじめ定められたしきい値以下である複数の特定領域を特定する。そして、ドリフト層２の表層にｐ型の不純物をイオン注入した後、注入された不純物を熱処理で拡散させて、上記の特定領域におけるボディダイオード動作電圧を、特定領域以外におけるボディダイオード動作電圧よりも低くする。

【0101】

以上、３つの手法が説明されたが、これらのうちの１つが単独で用いられてもよいし、複数を組み合わせて判別されてもよい。

【0102】

以上より、ボディダイオード動作電圧が低い半導体チップを選別して用いることで、パワーモジュールのＩ２ｔ耐量ばらつきを改善することができる。

【0103】

＜第３の実施の形態＞
本実施の形態に関する半導体装置の製造方法について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。

【0104】

＜炭化珪素半導体装置（プレーナ型）の製造方法について＞
次に、本実施の形態の炭化珪素半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴ（プレーナ型）の製造方法について、図１４から図１６を参照しつつ説明する。なお、図１４から図１６は、本実施の形態に関する炭化珪素半導体装置の製造方法の例を示す図である。

【0105】

まず、第１の主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる半導体基板１の上面に、化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＣＶＤ）法によって、１×１０^１５ｃｍ^－３以上、かつ、１×１０^１７ｃｍ^－３以下のｎ型の不純物濃度で、５μｍ以上、かつ、５０μｍ以下の厚さの炭化珪素からなるドリフト層２をエピタキシャル成長させる。

【0106】

次に、ドリフト層２の表層の所定の領域にフォトレジストなどにより注入マスクを形成し、ｐ型の不純物であるＡｌ（アルミニウム）をイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２の厚さを超えない０．５μｍ以上、かつ、３μｍ以下程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０^１７ｃｍ^－３以上、かつ、１×１０^１９ｃｍ^－３以下の範囲であり、ドリフト層２の不純物濃度よりも高くする。

【0107】

その後、注入マスクを除去する。本工程によりＡｌイオン注入された領域が、活性領域においてはウェル層３、ウェル層３Ａとなり、終端領域においてはウェル層３１となる。

【0108】

次に、終端領域のドリフト層２の表層にフォトレジストなどにより注入マスクを形成し、ｐ型の不純物濃度であるＡｌをイオン注入する。この際、Ａｌのイオン注入の深さはドリフト層２の厚さを超えない０．５μｍ以上、かつ、３μｍ以下程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０^１６ｃｍ^－３以上、かつ、１×１０^１８ｃｍ^－３以下の範囲であり、ドリフト層２の不純物濃度よりも高く、かつ、ウェル層３の不純物濃度よりも低いものとする。

【0109】

その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域がＪＴＥ領域（ここでは図示せず）となる。

【0110】

同様に、所定の領域にウェル層３の不純物濃度よりも高い１×１０^１６ｃｍ^－３以上、かつ、１×１０^１８ｃｍ^－３以下の範囲の不純物濃度でＡｌをイオン注入することによって、コンタクト領域４２を形成する。

【0111】

次に、ドリフト層２の表層のウェル層３の内側の所定の箇所が開口するようにフォトレジストなどにより注入マスクを形成し、ｎ型の不純物であるＮ（窒素）をイオン注入する。Ｎのイオン注入深さは、ウェル層３の厚さよりも浅いものとする。また、イオン注入したＮの不純物濃度は、１×１０^１８ｃｍ^－３以上、かつ、１×１０^２１ｃｍ^－３以下の範囲であり、ウェル層３のｐ型の不純物濃度を超えるものとする。本工程でＮが注入された領域のうち、ｎ型を示す領域がソース層４となる。

【0112】

次に、熱処理装置によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で、１３００℃以上、かつ、１９００℃以下の温度で、３０秒以上、かつ、１時間以下のアニールを行う。このアニールによって、イオン注入されたＮおよびＡｌを電気的に活性化させる。図１４において、このようにイオン注入を終えた段階の活性領域の構成が示される。

【0113】

次に、ＣＶＤ法、フォトリソグラフィー技術などを用いて、ウェル層３が形成された領域にほぼ対応する活性領域を除く領域の半導体層の上に、膜厚が０．５μｍ以上、かつ、２μｍ以下でゲート絶縁膜の膜厚よりも厚く、酸化珪素からなるフィールド絶縁膜（ここでは図示せず）を形成する。

【0114】

次に、フィールド絶縁膜に覆われていない炭化珪素の上面を熱酸化して所望の厚みのゲート絶縁膜５である酸化珪素膜を形成する。次に、ゲート絶縁膜５およびフィールド絶縁膜の上面に、導電性を有する多結晶シリコン膜を減圧ＣＶＤ法により形成し、これをパターニングしてゲート電極７を形成する。次に、ゲート絶縁膜よりも膜厚が大きく、酸化珪素からなる層間絶縁膜６を減圧ＣＶＤ法により形成する。図１５において、この段階までの工程を終えた活性領域の構成が示される。

【0115】

次に、層間絶縁膜６とゲート絶縁膜５とを貫く、活性領域内のソース層４に到達する活性領域コンタクトホールを形成する。

【0116】

図１６において、この段階までの工程を終えた活性領域の構成が示される。

【0117】

次に、半導体基板１の上面にスパッタ法または蒸着法によりＡｌなどの配線金属を形成し、フォトリソグラフィー技術により所定の形状に加工することで、ソース電極８を形成する。また、半導体基板１の下面にドレイン電極９を形成する。このようにして、図５に示される炭化珪素半導体装置を製造することができる。

【0118】

次に、図５に示されるＳＢＤ内蔵ＭＯＳＦＥＴの動作について説明する。ここで、半導体材料が４Ｈ型の炭化珪素の半導体装置を例に説明する。この場合、ｐｎ接合の拡散電位はおおよそ２Ｖである。

【0119】

本実施の形態に関するＳＢＤ内蔵ＭＯＳＦＥＴの動作を、３つの状態に分けて簡単に説明する。

【0120】

１つ目の状態は、ソース電極８に対してドレイン電極９に高い電圧が印加され、かつ、ゲート電極７にしきい値以上の正の電圧が印加されている場合で、以下「オン状態」と呼ぶ。このオン状態では、チャネル領域に反転チャネルが形成され、ｎ型のソース層４からゲート電極７の直下のドリフト層２に達する範囲でキャリアである電子が流れる経路が形成される。一方、離間領域１０とソース電極８との間では、電流は流れない。ソース電極８からドレイン電極９へ流れ込む電子は、ドレイン電極９に印加される正電圧により形成される電界にしたがって、ソース電極８から、ソース層４、チャネル領域、ドリフト層２および半導体基板１を経由してドレイン電極９に到達する。したがって、ゲート電極７に正電圧を印加することによって、ドレイン電極９からソース電極８にオン電流が流れる。

【0121】

このときにソース電極８とドレイン電極９の間に印加される電圧をオン電圧と呼び、オン電圧をオン電流の密度で除した値をオン抵抗と呼び、上記電子が流れる経路の抵抗の合計に等しい。オン抵抗とオン電流の自乗の積は、ＭＯＳＦＥＴが通電時に消費する通電損失に等しいため、オン抵抗は低い方が好ましい。

【0122】

２つ目の状態は、ソース電極８に対してドレイン電極９に高い電圧が印加され、かつ、ゲート電極７にしきい値以下の電圧が印加されている場合で、以下「オフ状態」と呼ぶ。この状態では、チャネル領域に反転キャリアが存在しないため、オン電流は流れず、オン状態では負荷にかかっていた高電圧がＭＯＳＦＥＴのソース電極８とドレイン電極９間に印加される。離間領域１０とソース電極８との間には理想的には電流が流れないが、「オン状態」よりも遥かに高い電界が印加されるため、リーク電流が発生し得る。リーク電流が大きいと、ＭＯＳＦＥＴの発熱を増大させ、ＭＯＳＦＥＴおよびＭＯＳＦＥＴを用いたモジュールを熱破壊させることがあることから、リーク電流を低減すべく、ショットキー接合にかかる電界は低く抑えることが好ましい。

【0123】

３つ目の状態は、ソース電極８に対してドレイン電極９に低い電圧、すなわち、ＭＯＳＦＥＴに逆起電圧が印加された状態で、ソース電極８からドレイン電極９に向かって還流電流が流れる。以下、この状態を「還流状態」と呼ぶ。還流状態では、離間領域１０とソース電極８との間に順方向の電界（順バイアス）が印加され、ソース電極８からｎ型の離間領域１０に向かって電子電流からなるユニポーラ電流が流れる。この時、還流ダイオードの還流電流成分は主にこのユニポーラ成分である。

【0124】

なお、ソース電極８とウェル層３とは同電位となっている。その結果、ｐ型のウェル層３とドリフト層２との間のｐｎ接合にも順バイアスが印加されるが、ｐｎ接合はｎ型の離間領域１０とソース電極８とで形成されるショットキー接合と並列に形成されており、オフ状態から還流状態になるときに、しきい値電圧がより低いショットキー接合の方がｐｎ接合より先にオンするので、還流電流はほぼショットキー接合に流れ、ｐｎ接合には流れない。

【0125】

このように、ＳＢＤを内蔵することによって、還流状態においてもｐｎ接合にバイポーラ電流である順方向電流が流れることを抑制することができる。

【0126】

ｐｎ接合にバイポーラ電流が流れ、このような箇所に基底面転位などの起点が存在すると、積層欠陥が拡張し、トランジスタの耐圧が低下してしまうことがある。具体的には、トランジスタがオフ状態のときに漏れ電流が発生し、漏れ電流による発熱によって素子または回路が破壊してしまうことがある。

【0127】

しかしながら、ＳＢＤを内蔵することによって、還流時にｐｎ接合にバイポーラ電流が流れることを抑制でき、半導体装置の信頼性を高めることができる。

【0128】

＜炭化珪素半導体装置（トレンチ型）の製造方法について＞
次に、本実施の形態の炭化珪素半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴ（トレンチ型）の製造方法について、図１７から図２０を参照しつつ説明する。なお、図１７から図２０は、本実施の形態に関する炭化珪素半導体装置の製造方法の例を示す図である。

【0129】

まず、第１の主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる半導体基板１の上面に、化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＣＶＤ）法によって、１×１０^１５ｃｍ^－３以上、かつ、１×１０^１７ｃｍ^－３以下のｎ型の不純物濃度で、５μｍ以上、かつ、５０μｍ以下の厚さの炭化珪素からなるドリフト層２をエピタキシャル成長させる。

【0130】

次に、ドリフト層２の表層の所定の領域にフォトレジストなどにより注入マスクを形成し、ｐ型の不純物であるＡｌ（アルミニウム）をイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２の厚さを超えない０．５μｍ以上、かつ、３μｍ以下程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０^１７ｃｍ^－３以上、かつ、１×１０^１９ｃｍ^－３以下の範囲であり、ドリフト層２の不純物濃度よりも高くする。

【0131】

その後、注入マスクを除去する。本工程によりＡｌイオン注入された領域が、活性領域においてはウェル層３となり、終端領域においてはウェル層３１となる。ウェル層３は、エピタキシャル法によってドリフト層２上に形成してもよい。

【0132】

次に、ウェル層３の表層部の所定の領域にウェル層３の不純物濃度より高い１×１０^１６ｃｍ^－３以上、かつ、１×１０^１８ｃｍ^－３以下の範囲の不純物濃度でＡｌをイオン注入することによって、コンタクト領域４３を形成する。

【0133】

また、ドリフト層２の表層のウェル層３の内側の所定の領域にｎ型の不純物であるＮをイオン注入する。Ｎのイオン注入深さは、ウェル層３の厚さよりも浅いものとする。また、イオン注入したＮの不純物濃度は、１×１０^１８ｃｍ^－３以上、かつ、１×１０^２１ｃｍ^－３以下の範囲であり、ウェル層３のｐ型の不純物濃度を超えるものとする。本工程でＮが注入された領域のうち、ｎ型を示す領域がソース層４０となる。図１７において、この段階の活性領域の構成が示される。

【0134】

次に、ソース層４０が形成されている箇所に溝１０２を形成し、さらに、溝１０２の底部にｐ型不純物であるＡｌをイオン注入することによって、溝１０２の底部に電界緩和層１６を形成する。電界緩和層１６の不純物濃度については、１×１０^１７ｃｍ^－３以上、かつ、１×１０^１９ｃｍ^－３以下の範囲であればよい。なお、後の工程でゲート電極７０が形成されない溝１０２の一部については、隣接する電界緩和層と接続されるようにイオン注入量および注入方向（たとえば、斜めイオン注入）を調整し、複数の溝１０２の底部に跨るｐ型の電界緩和層１６Ａを形成する。

【0135】

ここで、半導体基板１の第１の主面の面方位が＜１１－２０＞方向にオフ角を有する（０００１）面である場合、活性領域の溝１０２をともに＜１１－２０＞方向に平行に形成すればよい。このようにすると、溝１０２の両側の側面が半導体基板１のオフ方向の影響を受けなくなるため、溝１０２のショットキー界面のバリア高さのばらつきを低減することができる。また、溝１０２のＭＯＳＦＥＴのしきい値電圧が半導体基板１のオフ方向の影響を受けなくなるため、ＭＯＳＦＥＴのしきい値電圧のばらつきを低減することができる。

【0136】

次に、熱処理装置によって、Ａｒガスなどの不活性ガス雰囲気中で、１３００℃以上、かつ、１９００℃以下の温度で、３０秒以上、かつ、１時間以下のアニールを行う。このアニールによって、イオン注入されたＮおよびＡｌを電気的に活性化させる。図１８において、この段階の活性領域の構成が示される。

【0137】

次に、図１９に示されるように、一部の溝１０２の内部に酸化珪素などの保護絶縁膜５２を充填する。

【0138】

次に、保護絶縁膜５２に覆われていないドリフト層２の上面を熱酸化して所望の厚みのゲート絶縁膜５０である酸化珪素膜を形成する。そして、ゲート絶縁膜５０の上面に、導電性を有する多結晶シリコン膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極７０を形成する。

【0139】

次に、ゲート絶縁膜５０よりも膜厚が大きい、酸化珪素からなる層間絶縁膜６０を減圧ＣＶＤ法により形成する。次に、活性領域内のソース層４０が露出するように、層間絶縁膜６０とゲート絶縁膜５０とをウェットエッチングにより除去する。図２０において、このようにイオン注入を終えた段階の活性領域の構成が示される。

【0140】

次に、溝１０２内の保護絶縁膜５２をフッ酸などにより除去する。そして、ドリフト層２の上面を覆うように、Ａｌを主とするソース電極８を形成する。ゲートパッド８１とゲート配線８２も、ソース電極８と同時に形成すればよい。

【0141】

さらに、半導体基板１の下面に、金属膜であるドレイン電極９を形成する。このようにして、図９に示される炭化珪素半導体装置を製造することができる。

【0142】

次に、図９に示されるＳＢＤ内蔵ＭＯＳＦＥＴの動作について説明する。トレンチ型のＳＢＤ内蔵ＭＯＳＦＥＴの動作については、「オン状態」および「オフ状態」では、プレーナ型のＳＢＤ内蔵ＭＯＳＦＥＴと同様の動作となる。

【0143】

また、還流状態においては、ソース電極８に対してドレイン電極９に低い電圧、すなわち、ＭＯＳＦＥＴに逆起電圧が印加された状態で、ソース電極８からドレイン電極９に向かって還流電流が流れる。還流状態では、ドリフト層２とソース電極８との接触部に形成されるショットキー接合に順方向の電界（順バイアス）が印加され、ソース電極８からｎ型のドリフト層２に向かって電子電流からなるユニポーラ電流が流れる。この時、還流ダイオードの還流電流成分は主にこのユニポーラ成分である。

【0144】

ソース電極８とウェル層３とは同電位となっている。その結果、ｐ型のウェル層３とドリフト層２の間のｐｎ接合にも順バイアスが印加されるが、ｐｎ接合はｎ型の離間領域１０Ａとソース電極８とで形成されるショットキー接合と並列に形成されており、オフ状態から還流状態になるときに、しきい値電圧がより低いショットキー接合の方がｐｎ接合より先にオンするので、還流電流はほぼショットキー接合に流れ、ｐｎ接合には流れない。

【0145】

このように、ＳＢＤを内蔵することによって、還流状態においてもｐｎ接合にバイポーラ電流である順方向電流が流れることを抑制することができる。

【0146】

ｐｎ接合にバイポーラ電流が流れ、このような箇所に基底面転位などの起点が存在すると、積層欠陥が拡張し、トランジスタの耐圧が低下してしまうことがある。具体的にはトランジスタがオフ状態のときに漏れ電流が発生し、漏れ電流による発熱によって素子または回路が破壊してしまうことがある。

【0147】

しかしながら、ＳＢＤを内蔵することによって、還流時にｐｎ接合にバイポーラ電流が流れることを抑制でき、半導体装置の信頼性を高めることができる。

【0148】

＜以上に記載された複数の実施の形態によって生じる効果について＞
次に、以上に記載された複数の実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された複数の実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。すなわち、以下では便宜上、対応づけられる具体的な構成のうちのいずれか１つのみが代表して記載される場合があるが、代表して記載された具体的な構成が対応づけられる他の具体的な構成に置き換えられてもよい。

【0149】

また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。

【0150】

以上に記載された実施の形態によれば、半導体装置は、第１の導電型（ｎ型）のドリフト層２と、第２の導電型（ｐ型）のウェル層３（または、ウェル層３Ａ、ウェル層３Ｂ）と、ｎ型のソース層４（または、ソース層４０）と、ゲート電極７（または、ゲート電極７０）と、層間絶縁膜６（または、層間絶縁膜６０）と、ソース電極８とを備える。ｐ型のウェル層３は、ドリフト層２の表層に部分的に複数形成される。ｎ型のソース層４は、それぞれのウェル層３の表層に部分的に形成される。ゲート電極７は、ドリフト層２とソース層４とに挟まれたウェル層３に、ゲート絶縁膜５（または、ゲート絶縁膜５０）を介して接触する。層間絶縁膜６は、ゲート電極７を覆って設けられる。ソース電極８は、層間絶縁膜６、ウェル層３およびソース層４を覆って設けられる。そして、ゲート電極７と平面視で重ならない位置の、ウェル層３とドリフト層２とで構成される複数のボディダイオードが、第１のボディダイオード動作電圧で動作する第１の動作部（たとえば、図６の離間領域１０におけるボディダイオード）と、第１のボディダイオード動作電圧よりも低い第２のボディダイオード動作電圧で動作する複数の第２の動作部（たとえば、図６の離間領域１００におけるボディダイオード）とを含む。

【0151】

このような構成によれば、ボディダイオード動作電圧が積層欠陥が形成された部分よりも低い箇所を複数設けることによって、半導体チップ全体でのボディダイオード動作電圧を効果的に下げて、Ｉ２ｔ耐量の低下を抑制することができる。また、第１の動作部で積層欠陥が発生しても、半導体装置の特性への影響を抑えることができる。また、ボディダイオード動作電圧が低い積層欠陥を含むことで、半導体チップ全体のボディダイオード動作電圧を下げて、許容可能なサージ電流を大きくすることができる。そのため、半導体装置のＩ２ｔ耐量を高めて早期破壊を抑制することができる。ＳＢＤ内蔵ＭＯＳＦＥＴに積層欠陥が含まれている場合、積層欠陥が存在する部分ではＳＢＤ電流経路が積層欠陥で遮断されており、この部分のボディダイオード動作電圧を低くすることができる。なお、ｐｎ接合にバイポーラ電流が流れると、積層欠陥などの結晶欠陥が拡張してしまう可能性があるが、サージ電流が流れている状態のシーケンスの時間としては、数百ｎｓから数μｓの短い時間が想定されるため、積層欠陥などの結晶欠陥の拡張が生じにくい。

【0152】

なお、上記の構成に本願明細書に例が示された他の構成を適宜追加した場合、すなわち、上記の構成としては言及されなかった本願明細書中の他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。

【0153】

また、以上に記載された実施の形態によれば、第１の動作部におけるウェル層３間の幅が、第２の動作部におけるウェル層３Ｂ間の幅よりも広い。このような構成によれば、複数のｐ型のウェル層３Ｂで形成される離間領域１００が離間領域１０よりも狭くなり、ボディダイオード動作構造として機能することで、半導体チップ全体でのボディダイオード動作電圧を効果的に下げて、Ｉ２ｔ耐量の低下を抑制することができる。

【0154】

また、以上に記載された実施の形態によれば、第１の動作部におけるウェル層３の幅が、第２の動作部におけるウェル層３Ａの幅よりも狭い。このような構成によれば、ｐ型のウェル層３Ａがｐ型のウェル層３間の離間領域１０を埋めるように形成されてボディダイオード動作構造として機能することで、半導体チップ全体でのボディダイオード動作電圧を効果的に下げて、Ｉ２ｔ耐量の低下を抑制することができる。

【0155】

また、以上に記載された実施の形態によれば、半導体装置は、ソース層４０の上面からウェル層３よりも深い位置まで達して形成された溝１０２と、溝１０２の底部に形成された電界緩和層１６（または、電界緩和層１６Ａ、電界緩和層１６Ｂ）とを備える。そして、ゲート絶縁膜５０は、溝１０２内において、ソース層４０とドリフト層２とに挟まれるウェル層３の側面を覆って形成される。また、ゲート電極７０は、溝１０２内において、ゲート絶縁膜５０に囲まれて形成される。このような構成によれば、トレンチ型の半導体チップ全体でのボディダイオード動作電圧を効果的に下げて、Ｉ２ｔ耐量の低下を抑制することができる。

【0156】

また、以上に記載された実施の形態によれば、第１の動作部における電界緩和層１６間の幅が、第２の動作部における電界緩和層１６Ｂ間の幅よりも広い。このような構成によれば、ｐ型の電界緩和層１６Ｂはボディダイオード動作構造として機能することで、半導体チップ全体でのボディダイオード動作電圧を効果的に下げて、Ｉ２ｔ耐量の低下を抑制することができる。

【0157】

また、以上に記載された実施の形態によれば、第１の動作部における電界緩和層１６の幅が、第２の動作部における電界緩和層１６Ａの幅よりも狭い。このような構成によれば、ｐ型の電界緩和層１６Ａがｐ型の電界緩和層１６間の離間領域１０Ａを埋めるように形成されてボディダイオード動作構造として機能することで、半導体チップ全体でのボディダイオード動作電圧を効果的に下げて、Ｉ２ｔ耐量の低下を抑制することができる。

【0158】

また、以上に記載された実施の形態によれば、第１の動作部におけるドリフト層２の不純物濃度が、第２の動作部におけるドリフト層２の不純物濃度よりも高い。このような構成によれば、ｎ型のドリフト層２がｎ型のドープ層１４よりも不純物濃度が低いためｎ型のドリフト層２が形成される箇所がボディダイオード動作構造として機能することで、半導体チップ全体でのボディダイオード動作電圧を効果的に下げて、Ｉ２ｔ耐量の低下を抑制することができる。

【0159】

また、以上に記載された実施の形態によれば、第１の動作部および第２の動作部のうちの少なくとも一方において平面視で直線状の積層欠陥に含む。そして、第２の動作部における積層欠陥密度が、第１の動作部における積層欠陥密度よりも低い（なお、第２の動作部が積層欠陥を含まなくてもよい）。このような構成によれば、積層欠陥が平面的に存在して離間領域を塞ぐなどによってボディダイオード動作構造として機能することで、半導体チップ全体でのボディダイオード動作電圧を効果的に下げて、Ｉ２ｔ耐量の低下を抑制することができる。

【0160】

また、以上に記載された実施の形態によれば、半導体装置は、ウェル層３の表層に部分的に形成された、ｐ型のコンタクト領域４２（または、コンタクト領域４３）を備える。そして、コンタクト領域４２の不純物濃度が、ウェル層３の不純物濃度よりも高く、第１の動作部のコンタクト領域４２のコンタクト抵抗は、第２の動作部のコンタクト領域４２のコンタクト抵抗よりも高い。このような構成によれば、半導体チップ全体でのボディダイオード動作電圧を効果的に下げて、Ｉ２ｔ耐量の低下を抑制することができる。

【0161】

また、以上に記載された実施の形態によれば、第１の動作部においてショットキー接触するドリフト層２とソース電極８との仕事関数の差が、第２の動作部においてショットキー接触するドリフト層２とソース電極８との仕事関数の差よりも高い。このような構成によれば、半導体チップ全体でのボディダイオード動作電圧を効果的に下げて、Ｉ２ｔ耐量の低下を抑制することができる。

【0162】

また、以上に記載された実施の形態によれば、第１の動作部においてソース電極８からソース電極８とは反対側のドリフト層２の下面側に設けられたドレイン電極９に向かって流れる電子のライフタイムが、第２の動作部においてソース電極８からドレイン電極９に向かって流れる電子のライフタイムよりも低い。このような構成によれば、半導体チップ全体でのボディダイオード動作電圧を効果的に下げて、Ｉ２ｔ耐量の低下を抑制することができる。

【0163】

以上に記載された実施の形態によれば、半導体装置の製造方法において、ｎ型のドリフト層２をエピタキシャル成長によって形成する。そして、ドリフト層２の積層欠陥を検査して、単位領域あたりに存在する積層欠陥の数があらかじめ定められたしきい値以下である複数の特定領域を特定する。そして、ドリフト層２の表層にｐ型の不純物をイオン注入する。そして、注入された不純物を熱処理で拡散させて、複数の特定領域におけるボディダイオード動作電圧を、特定領域以外におけるボディダイオード動作電圧よりも低くする。

【0164】

このような構成によれば、ボディダイオード動作電圧が積層欠陥が形成された部分よりも低い箇所を複数設けることによって、半導体チップ全体でのボディダイオード動作電圧を効果的に下げて、Ｉ２ｔ耐量の低下を抑制することができる。

【0165】

なお、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。

【0166】

また、上記の構成に本願明細書に例が示された他の構成を適宜追加した場合、すなわち、上記の構成としては言及されなかった本願明細書中の他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。

【0167】

また、以上に記載された実施の形態によれば、積層欠陥を、電気特性検査またはフォトルミネセンス法で検査する。このような構成によれば、積層欠陥の数があらかじめ定められたしきい値以下である特定領域を効果的に発見することができる。

【0168】

＜第４の実施の形態＞
本実施の形態は、上述した第１の実施の形態から第３の実施の形態にかかる半導体装置を電力変換装置に適用したものである。本実施の形態は特定の電力変換装置に限定されるものではないが、以下、第４の実施の形態として、三相のインバータに上記の半導体装置を適用した場合について説明する。

【0169】

図２１は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。

【0170】

図２１に示す電力変換システムは、電源４００、電力変換装置２００、負荷３００から構成される。電源４００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源４００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源４００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。

【0171】

電力変換装置２００は、電源４００と負荷３００の間に接続された三相のインバータであり、電源４００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図２１に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。

【0172】

負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。

【0173】

以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源４００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態のいずれかにかかる半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。

【0174】

駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。

【0175】

制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。

【0176】

本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１から３にかかる半導体装置を適用するため、信頼性向上を実現することができる。

【0177】

本実施の形態では、２レベルの三相インバータに本技術を適用する例を説明したが、本技術は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本技術を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本技術を適用することも可能である。

【0178】

また、本技術を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。

【0179】

＜以上に記載された複数の実施の形態の変形例について＞
以上に記載された複数の実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、限定的なものではない。

【0180】

したがって、例が示されていない無数の変形例と均等物とが、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態における構成要素と組み合わせる場合が含まれるものとする。

【0181】

また、以上に記載された少なくとも１つの実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。

【0182】

また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」の構成要素が備えられる、と記載された場合に、当該構成要素が「１つ以上」備えられていてもよい。

【0183】

さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。

【0184】

また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。

【0185】

また、本願明細書における説明は、本技術に関連するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。

【0186】

以下、本開示の諸態様を付記としてまとめて記載する。

【0187】

（付記１）
第１の導電型のドリフト層と、
前記ドリフト層の表層に部分的に複数形成された第２の導電型のウェル層と、
それぞれの前記ウェル層の表層に部分的に形成された第１の導電型のソース層と、
前記ドリフト層と前記ソース層とに挟まれた前記ウェル層に、ゲート絶縁膜を介して接触するゲート電極と、
前記ゲート電極を覆って設けられた層間絶縁膜と、
前記層間絶縁膜、前記ウェル層および前記ソース層を覆って設けられたソース電極とを備え、
前記ゲート電極と平面視で重ならない位置の、前記ウェル層と前記ドリフト層とで構成される複数のボディダイオードが、第１のボディダイオード動作電圧で動作する第１の動作部と、前記第１のボディダイオード動作電圧よりも低い第２のボディダイオード動作電圧で動作する複数の第２の動作部とを含む、
半導体装置。

【0188】

（付記２）
付記１に記載の半導体装置であり、
前記第１の動作部における前記ウェル層の幅が、前記第２の動作部における前記ウェル層の幅よりも狭い、
半導体装置。

【0189】

（付記３）
付記１または２に記載の半導体装置であり、
前記第１の動作部における前記ウェル層間の幅が、前記第２の動作部における前記ウェル層間の幅よりも広い、
半導体装置。

【0190】

（付記４）
付記１に記載の半導体装置であり、
前記ソース層の上面から前記ウェル層よりも深い位置まで達して形成された溝と、
前記溝の底部に形成された電界緩和層とをさらに備え、
前記ゲート絶縁膜が、前記溝内において、前記ソース層と前記ドリフト層とに挟まれる前記ウェル層の側面を覆って形成され、
前記ゲート電極が、前記溝内において、前記ゲート絶縁膜に囲まれて形成される、
半導体装置。

【0191】

（付記５）
付記４に記載の半導体装置であり、
前記第１の動作部における前記電界緩和層間の幅が、前記第２の動作部における前記電界緩和層間の幅よりも広い、
半導体装置。

【0192】

（付記６）
付記４または５に記載の半導体装置であり、
前記第１の動作部における前記電界緩和層の幅が、前記第２の動作部における前記電界緩和層の幅よりも狭い、
半導体装置。

【0193】

（付記７）
付記１から６のうちのいずれか１つに記載の半導体装置であり、
前記第１の動作部における前記ドリフト層の不純物濃度が、前記第２の動作部における前記ドリフト層の不純物濃度よりも高い、
半導体装置。

【0194】

（付記８）
付記１から７のうちのいずれか１つに記載の半導体装置であり、
前記第１の動作部および前記第２の動作部のうちの少なくとも一方において平面視で直線状の積層欠陥を含み、
前記第２の動作部における積層欠陥密度が、前記第１の動作部における積層欠陥密度よりも低い、
半導体装置。

【0195】

（付記９）
付記１から８のうちのいずれか１つに記載の半導体装置であり、
前記ウェル層の表層に部分的に形成された、第２の導電型のコンタクト領域をさらに備え、
前記コンタクト領域の不純物濃度が、前記ウェル層の不純物濃度よりも高く、
前記第１の動作部の前記コンタクト領域のコンタクト抵抗は、前記第２の動作部の前記コンタクト領域のコンタクト抵抗よりも高い、
半導体装置。

【0196】

（付記１０）
付記１から９のうちのいずれか１つに記載の半導体装置であり、
前記第１の動作部においてショットキー接触する前記ドリフト層と前記ソース電極との仕事関数の差が、前記第２の動作部においてショットキー接触する前記ドリフト層と前記ソース電極との仕事関数の差よりも高い、
半導体装置。

【0197】

（付記１１）
付記１から１０のうちのいずれか１つに記載の半導体装置であり、
前記第１の動作部において前記ソース電極から前記ソース電極とは反対側の前記ドリフト層の下面側に設けられたドレイン電極に向かって流れる電子のライフタイムが、前記第２の動作部において前記ソース電極から前記ドレイン電極に向かって流れる電子のライフタイムよりも低い、
半導体装置。

【0198】

（付記１２）
第１の導電型のドリフト層をエピタキシャル成長によって形成し、
前記ドリフト層の積層欠陥を検査して、単位領域あたりに存在する前記積層欠陥の数があらかじめ定められたしきい値以下である複数の特定領域を特定し、
前記ドリフト層の表層に第２の導電型の不純物をイオン注入し、
注入された前記不純物を熱処理で拡散させて、複数の前記特定領域におけるボディダイオード動作電圧を、前記特定領域以外におけるボディダイオード動作電圧よりも低くする、
半導体装置の製造方法。

【0199】

（付記１３）
付記１２に記載の半導体装置の製造方法であり、
前記積層欠陥を、電気特性検査またはフォトルミネセンス法で検査する、
半導体装置の製造方法。

【0200】

（付記１４）
付記１、２、４および５のうちのいずれか１つに記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路とを備える、
電力変換装置。

【符号の説明】

【0201】

１ 半導体基板、２ ドリフト層、３ ウェル層、３Ａ ウェル層、３Ｂ ウェル層、４ ソース層、５ ゲート絶縁膜、６ 層間絶縁膜、７ ゲート電極、８ ソース電極、９ ドレイン電極、１０ 離間領域、１０Ａ 離間領域、１１ 積層欠陥、１４ ドープ層、１４Ａ ドープ層、１６ 電界緩和層、１６Ａ 電界緩和層、１６Ｂ 電界緩和層、３１ ウェル層、４０ ソース層、５２ 保護絶縁膜、６０ 層間絶縁膜、７０ ゲート電極、７１ ショットキー電極、８１ ゲートパッド、８２ ゲート配線、９０ 活性領域コンタクトホール、９１ 終端領域コンタクトホール、９５ ゲートコンタクトホール、１０２ 溝、ＧＴ ゲートトレンチ、Ｉｄ１ ドレイン電流、Ｉｄ２ ドレイン電流値、ＳＴ ショットキートレンチ、Ｖｄ２ ドレイン電圧、Ｖｇ１ ゲート電圧、Ｖｇ１ａ ゲート電圧、２００ 電力変換装置、２０１ 主変換回路、２０２ 駆動回路、２０３ 制御回路、３００ 負荷、４００ 電源。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】