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特開2024-154934半導体装置の検査方法、および、半導体装置の製造方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024154934

(43)【公開日】2024-10-31

(54)【発明の名称】半導体装置の検査方法、および、半導体装置の製造方法

(51)【国際特許分類】

H01L 21/336 20060101AFI20241024BHJP

H01L 29/78 20060101ALI20241024BHJP

H01L 29/12 20060101ALI20241024BHJP

H01L 29/872 20060101ALI20241024BHJP

H01L 29/06 20060101ALI20241024BHJP

H01L 29/47 20060101ALI20241024BHJP

H01L 21/8234 20060101ALI20241024BHJP

H01L 21/66 20060101ALI20241024BHJP

【ＦＩ】

H01L29/78 658L

H01L29/78 657D

H01L29/78 652T

H01L29/78 652Q

H01L29/78 652S

H01L29/78 652D

H01L29/86 301D

H01L29/78 652M

H01L29/78 652P

H01L29/06 301G

H01L29/06 301V

H01L29/78 652N

H01L29/78 658A

H01L29/78 658F

H01L29/78 658G

H01L29/48 D

H01L29/78 652F

H01L29/78 653A

H01L29/86 301F

H01L29/48 F

H01L29/78 652J

H01L27/06 102A

H01L21/66 V

H01L29/06 301R

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023069169

(22)【出願日】2023-04-20

(71)【出願人】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】100088672

【弁理士】

【氏名又は名称】吉竹英俊

(74)【代理人】

【識別番号】100088845

【弁理士】

【氏名又は名称】有田貴弘

(72)【発明者】

【氏名】菅原勝俊

(72)【発明者】

【氏名】藤吉克洋

(72)【発明者】

【氏名】日野史郎

【テーマコード（参考）】

4M104

4M106

5F048

【Ｆターム（参考）】

4M104AA03

4M104BB14

4M104BB16

4M104CC03

4M104DD37

4M104GG03

4M104GG09

4M106AA07

4M106AB01

4M106BA14

4M106CA02

4M106DJ14

5F048AC10

5F048BA10

5F048BA14

5F048BB05

5F048BC03

5F048BC12

5F048BD07

(57)【要約】

【課題】本説明書に開示される技術は、ＳＢＤ内蔵ＭＯＳＦＥＴにおいて、電流サージ耐性の低いものを検出するための技術である。
【解決手段】本説明書に開示される技術に関する半導体装置の検査方法は、ドレイン電極からソース電極に流れる第１のドレイン電流に対応してゲート電極に印加される第１のゲート電圧を測定し、第１のドレイン電流よりも大きな値の第２のドレイン電流に対応してゲート電極に印加される第２のゲート電圧を測定し、第１のゲート電圧と第２のゲート電圧との差分があらかじめ定められたしきい値を超えるか否かを検査する。
【選択図】図１０

【特許請求の範囲】

【請求項1】

ＳＢＤ領域とＭＯＳＦＥＴ領域とを備える半導体装置の検査方法であり、
前記ＳＢＤ領域および前記ＭＯＳＦＥＴ領域が、炭化珪素で構成される半導体基板の第１の主面側に設けられ、
前記半導体基板の前記第１の主面に、第１の導電型のドリフト層が設けられ、
前記ＭＯＳＦＥＴ領域が、
前記ドリフト層の前記第１の主面側の表層に設けられる第２の導電型のウェル領域と、
前記ウェル領域の表層に設けられる第１の導電型のソース領域と、
前記ソース領域と前記ドリフト層とに挟まれる前記ウェル領域に接触して設けられるゲート絶縁膜と、
前記ゲート絶縁膜に接触して設けられるゲート電極と、
前記ゲート電極を覆う層間絶縁膜とを備え、
前記ＳＢＤ領域が、前記ドリフト層の前記第１の主面側で前記ドリフト層とショットキー接合するショットキー電極を備え、
前記半導体装置が、
前記ショットキー電極と接続され、かつ、前記層間絶縁膜を覆うソース電極と、
前記半導体基板の前記第１の主面の反対側の主面である第２の主面側に設けられるドレイン電極とを備え、
前記半導体装置の検査方法が、
前記ドレイン電極から前記ソース電極に流れる第１のドレイン電流に対応して前記ゲート電極に印加される第１のゲート電圧を測定し、
前記第１のドレイン電流よりも大きな値の第２のドレイン電流に対応して前記ゲート電極に印加される第２のゲート電圧を測定し、
前記第１のゲート電圧と前記第２のゲート電圧との差分があらかじめ定められたしきい値を超えるか否かを検査する、
半導体装置の検査方法。

【請求項2】

請求項１に記載の半導体装置の検査方法であり、
前記第１のドレイン電流と前記第２のドレイン電流との比が、１００倍以上である、
半導体装置の検査方法。

【請求項3】

ＳＢＤ領域とＭＯＳＦＥＴ領域とを備える半導体装置の検査方法であり、
前記ＳＢＤ領域および前記ＭＯＳＦＥＴ領域が、炭化珪素で構成される半導体基板の第１の主面側に設けられ、
前記半導体基板の前記第１の主面に、第１の導電型のドリフト層が設けられ、
前記ＭＯＳＦＥＴ領域が、
前記ドリフト層の前記第１の主面側の表層に設けられる第２の導電型のウェル領域と、
前記ウェル領域の表層に設けられる第１の導電型のソース領域と、
前記ソース領域と前記ドリフト層とに挟まれる前記ウェル領域に接触して設けられるゲート絶縁膜と、
前記ゲート絶縁膜に接触して設けられるゲート電極と、
前記ゲート電極を覆う層間絶縁膜とを備え、
前記ＳＢＤ領域が、前記ドリフト層の前記第１の主面側で前記ドリフト層とショットキー接合するショットキー電極を備え、
前記半導体装置が、
前記ショットキー電極と接続され、かつ、前記層間絶縁膜を覆うソース電極と、
前記半導体基板の前記第１の主面の反対側の主面である第２の主面側に設けられるドレイン電極とを備え、
前記半導体装置の検査方法が、
前記ドレイン電極と前記ソース電極との間に印加する第１のドレイン電圧を一定として、前記ゲート電極に印加する第１のゲート電圧に対応する、前記ドレイン電極から前記ソース電極に流れる第１のドレイン電流を測定し、
前記第１のドレイン電圧を前記ドレイン電極と前記ソース電極との間に印加して、前記ゲート電極に印加する第２のゲート電圧に対応する、前記ドレイン電極から前記ソース電極に流れる第２のドレイン電流を測定し、
前記第２のゲート電圧が、前記第１のゲート電圧とは異なる電圧であり、
前記第１のドレイン電流と前記第２のドレイン電流との差分があらかじめ定められたしきい値を超えるか否かを検査する、
半導体装置の検査方法。

【請求項4】

請求項３に記載の半導体装置の検査方法であり、
前記第１のゲート電圧と前記第２のゲート電圧との差が、１Ｖ以上である、
半導体装置の検査方法。

【請求項5】

ＳＢＤ領域とＭＯＳＦＥＴ領域とを備える半導体装置の製造方法であり、
炭化珪素で構成される半導体基板の第１の主面に、第１の導電型のドリフト層を形成し、
前記ドリフト層の前記第１の主面側の表層に、第２の導電型のウェル領域を形成し、前記ウェル領域の表層に、第１の導電型のソース領域を形成し、前記ソース領域と前記ドリフト層とに挟まれる前記ウェル領域に接触するゲート絶縁膜を形成し、前記ゲート絶縁膜に接触するゲート電極を形成し、前記ゲート電極を覆う層間絶縁膜を形成することによって、前記ＭＯＳＦＥＴ領域を形成し、
前記ドリフト層の前記第１の主面側に、前記ドリフト層とショットキー接合するショットキー電極を形成することによって、前記ＳＢＤ領域を形成し、
前記ショットキー電極と接続され、かつ、前記層間絶縁膜を覆うソース電極を形成し、
前記半導体基板の前記第１の主面の反対側の主面である第２の主面側に、ドレイン電極を形成し、
前記ドレイン電極から前記ソース電極に流れる第１のドレイン電流に対応して前記ゲート電極に印加される第１のゲート電圧を測定し、
前記第１のドレイン電流よりも大きな値の第２のドレイン電流に対応して前記ゲート電極に印加される第２のゲート電圧を測定し、
前記第１のゲート電圧と前記第２のゲート電圧との差分があらかじめ定められたしきい値を超えない前記半導体装置を選択する、
半導体装置の製造方法。

【請求項6】

請求項５に記載の半導体装置の製造方法であり、
前記第１のドレイン電流と前記第２のドレイン電流との比が、１００倍以上である、
半導体装置の製造方法。

【請求項7】

ＳＢＤ領域とＭＯＳＦＥＴ領域とを備える半導体装置の製造方法であり、
炭化珪素で構成される半導体基板の第１の主面に、第１の導電型のドリフト層を形成し、
前記ドリフト層の前記第１の主面側の表層に、第２の導電型のウェル領域を形成し、前記ウェル領域の表層に、第１の導電型のソース領域を形成し、前記ソース領域と前記ドリフト層とに挟まれる前記ウェル領域に接触するゲート絶縁膜を形成し、前記ゲート絶縁膜に接触するゲート電極を形成し、前記ゲート電極を覆う層間絶縁膜を形成することによって、前記ＭＯＳＦＥＴ領域を形成し、
前記ドリフト層の前記第１の主面側に、前記ドリフト層とショットキー接合するショットキー電極を形成することによって、前記ＳＢＤ領域を形成し、
前記ショットキー電極と接続され、かつ、前記層間絶縁膜を覆うソース電極を形成し、
前記半導体基板の前記第１の主面の反対側の主面である第２の主面側に、ドレイン電極を形成し、
前記ドレイン電極と前記ソース電極との間に印加する第１のドレイン電圧を一定として、前記ゲート電極に印加する第１のゲート電圧に対応する、前記ドレイン電極から前記ソース電極に流れる第１のドレイン電流を測定し、
前記第１のドレイン電圧を前記ドレイン電極と前記ソース電極との間に印加して、前記ゲート電極に印加する第２のゲート電圧に対応する、前記ドレイン電極から前記ソース電極に流れる第２のドレイン電流を測定し、
前記第２のゲート電圧が、前記第１のゲート電圧とは異なる電圧であり、
前記第１のドレイン電流と前記第２のドレイン電流との差分があらかじめ定められたしきい値を超えない前記半導体装置を選択する、
半導体装置の製造方法。

【請求項8】

請求項７に記載の半導体装置の製造方法であり、
前記第１のゲート電圧と前記第２のゲート電圧との差が、１Ｖ以上である、
半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本説明書に開示される技術は、半導体装置の検査技術に関するものである。

【背景技術】

【0002】

パワーエレクトロニクス機器において、モータなどの負荷への電力供給を制御するスイッチング素子として、ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）またはＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）などの絶縁ゲート型半導体装置が広く使用されている。

【0003】

一方、次世代のスイッチング素子として、炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体を用いたＭＯＳＦＥＴまたはＩＧＢＴなどが注目されており、１ｋＶ程度またはそれ以上の高電圧を扱う技術分野への適用が有望視されている。上記のワイドバンドギャップ半導体としては、ＳｉＣの他に、たとえば、窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなどがある。

【0004】

ＳｉＣは、多くの結晶多型を有している。結晶多型は結晶を構成する原子配置の違いに基づくものであり、結晶を構成する原子配置が異なるＳｉＣ結晶は異なる物性を示す。

【0005】

一般に電力制御用の半導体素子には４Ｈ－ＳｉＣが用いられる。しかしながら、ＳｉＣ結晶を１つの結晶系のみで構成することはできず、結晶成長中に他の結晶多型が混入することがある。これは積層欠陥と呼ばれる。

【0006】

電力制御用ＭＯＳＦＥＴのドレイン－ソース間にはボディダイオードと呼ばれるｐｎダイオードが寄生しており、ドレイン端子に正電圧を印加する順方向の動作以外に、ソース端子に正電圧を印加する逆方向の動作が可能である。このボディダイオードを利用することで、ＭＯＳＦＥＴに並列に配置する還流ダイオードを削減し、回路の素子数を減らすことができる。

【0007】

ＭＯＳＦＥＴが電子または正孔のみが流れるユニポーラ素子であるのに対し、ｐｎダイオードはその両方が同時に流れるユニポーラ素子である。ＳｉＣがユニポーラ動作をした場合、電子－正孔対の再結合エネルギーによって上記の積層欠陥が拡張することが知られている。４Ｈ－ＳｉＣ結晶中の積層欠陥は高抵抗体として振る舞うため、結晶欠陥の拡張は素子抵抗の増加につながる。

【0008】

よって、ＭＯＳＦＥＴとＳＢＤ（ＳｃｈｏｔｔｋｙＢａｒｒｉｅｒＤｉｏｄｅ）とを並列させる際には印加電流の範囲内でＭＯＳＦＥＴのボディダイオードが動作しないよう、言い換えれば発生電圧がボディダイオードの立ち上がり電圧に満たないようにＳＢＤを設計する必要がある。

【0009】

そこで、ＳｉＣ－ＭＯＳＦＥＴ中にＳＢＤを内蔵し、逆方向電流をボディダイオードではなくＳＢＤに流す、ＳＢＤ内蔵ＭＯＳＦＥＴ技術が開発されている。ＳＢＤはユニポーラ素子であるため、ボディダイオードのような積層欠陥の拡張は起こらない。内蔵されたＳＢＤは通常のＳＢＤとは異なりＭＯＳＦＥＴとドリフト層を共有する。これによって、ＳＢＤにかかる電圧とボディダイオードにかかる電圧とが等しくなるため、通常のＭＯＳＦＥＴに寄生するボディダイオードの立ち上がり電圧よりも、ＳＢＤ内蔵ＭＯＳＦＥＴのボディダイオードの立ち上がり電圧は大きくなる。すなわち、ＳＢＤ内蔵ＭＯＳＦＥＴは、通常のＭＯＳＦＥＴとＳＢＤとを並列接続させた場合よりも多くのＳＢＤ電流を流すことができる。

【0010】

半導体装置の欠陥は、たとえば、特許文献１に示される方法で検査することができるが、ドリフト層中に存在する欠陥の影響によって通常のＳＢＤとは異なる動作を示す場合がある。たとえば、ＳＢＤに電流サージが入った場合（サージ電流が流れた場合）、ＳＢＤが発熱して破壊に至る可能性がある。

【0011】

この電流サージに対する耐性であるＩ２ｔ耐量を高めるため、ＳＢＤに対してｐｎダイオードが並列に配置されたＪＢＳ（ＪｕｎｃｔｉｏｎＢａｒｒｉｅｒＳｃｈｏｔｔｋｙ）と呼ばれる構造が用いられている。ＪＢＳ中のＳＢＤは立ち上がり電圧が低く、寄生抵抗が大きいのに対し、ｐｎダイオードは立ち上がり電圧が高く、寄生抵抗が小さく設計される。これによって、通常動作時にはＳＢＤを動作させ、大電流が流れる際にはｐｎダイオードを動作させて発生電圧を下げることで、素子の破壊を防ぐことができる。特に高温下においては、当該特性の差が顕著になるため、ＪＢＳは通常のＳＢＤよりも電流サージに対する耐性が高い。

【先行技術文献】

【特許文献】

【0012】

【特許文献1】特開２０１６－２３９６４号公報

【発明の概要】

【発明が解決しようとする課題】

【0013】

ＳＢＤ内蔵ＭＯＳＦＥＴでも、ボディダイオードがＪＢＳのｐｎダイオードと同様の働きをする。すなわち、ある一定の電流サージが入るとボディダイオードが動作し、発生電圧が低下してＳＢＤ電流がボディダイオード電流に切り替わる。

【0014】

しかしながら、発明者らは、ＳＢＤ内蔵ＭＯＳＦＥＴのボディダイオード動作電圧のヒストグラムが複数のピークを有することを見いだした。この原因として、上記の結晶多型が挙げられる。一部の欠陥はエピタキシャル成長後の時点ですでにドリフト層の表層に到達しており、この高抵抗層がＳＢＤ部分を塞ぐことでボディダイオードと内蔵ＳＢＤとの並列関係が解け、ボディダイオードの動作電圧が下がることが原因と考えられる。特に、ＳＢＤ内蔵ＭＯＳＦＥＴチップが多数並列に接続されたモジュールの場合、ボディダイオードの動作電圧が下がっているＳＢＤ内蔵ＭＯＳＦＥＴチップに電流が集中してしまい早く破壊されてしまうため、全体のＩ２ｔ耐量が下がってしまう。

【0015】

一般的に、半導体装置の欠陥を検査する方法は、たとえば、特許文献１のように開示されているが、ＭＯＳＦＥＴ領域とダイオード領域とがともに活性領域に形成された半導体装置の、上記の課題（すなわち、結晶多型）に関する検査方法の開示はない。

【0016】

本説明書に開示される技術は、以上に記載されたような問題を鑑みてなされたものであり、ＳＢＤ内蔵ＭＯＳＦＥＴにおいて、電流サージ耐性の低いものを検出するための技術である。

【課題を解決するための手段】

【0017】

本説明書に開示される技術の第１の態様である半導体装置の検査方法は、ＳＢＤ領域とＭＯＳＦＥＴ領域とを備える半導体装置の検査方法であり、前記ＳＢＤ領域および前記ＭＯＳＦＥＴ領域が、炭化珪素で構成される半導体基板の第１の主面側に設けられ、前記半導体基板の前記第１の主面に、第１の導電型のドリフト層が設けられ、前記ＭＯＳＦＥＴ領域が、前記ドリフト層の前記第１の主面側の表層に設けられる第２の導電型のウェル領域と、前記ウェル領域の表層に設けられる第１の導電型のソース領域と、前記ソース領域と前記ドリフト層とに挟まれる前記ウェル領域に接触して設けられるゲート絶縁膜と、前記ゲート絶縁膜に接触して設けられるゲート電極と、前記ゲート電極を覆う層間絶縁膜とを備え、前記ＳＢＤ領域が、前記ドリフト層の前記第１の主面側で前記ドリフト層とショットキー接合するショットキー電極を備え、前記半導体装置が、前記ショットキー電極と接続され、かつ、前記層間絶縁膜を覆うソース電極と、前記半導体基板の前記第１の主面の反対側の主面である第２の主面側に設けられるドレイン電極とを備え、前記半導体装置の検査方法が、前記ドレイン電極から前記ソース電極に流れる第１のドレイン電流に対応して前記ゲート電極に印加される第１のゲート電圧を測定し、前記第１のドレイン電流よりも大きな値の第２のドレイン電流に対応して前記ゲート電極に印加される第２のゲート電圧を測定し、前記第１のゲート電圧と前記第２のゲート電圧との差分があらかじめ定められたしきい値を超えるか否かを検査する。

【発明の効果】

【0018】

本説明書に開示される技術の少なくとも第１の態様によれば、異なるドレイン電流値における対応するゲート電圧の差分に基づいて、耐量が低いＳＢＤ内臓のＭＯＳＦＥＴを検知することができる。

【0019】

また、本説明書に開示される技術に関連する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。

【図面の簡単な説明】

【0020】

【図1】ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴである半導体装置を上面から見た例を示す平面図である。

【図2】図１に示された構造における主に炭化珪素半導体部分を示す平面図である。

【図3】図１に示されたソース電極から炭化珪素半導体装置の外周部におけるゲート配線にかけての、ストライプ状の単位セル領域を、単位セル領域の長手方向と直交する方向から見た断面の例を模式的に示す断面図である。

【図4】ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴである半導体装置の構造の他の例を示す平面図である。

【図5】図１に示されたソース電極から炭化珪素半導体装置の外周部におけるゲート配線にかけての、ある断面の例を模式的に示す断面図である。

【図6】ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの製造方法を説明するための断面図である。

【図7】ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの製造方法を説明するための断面図である。

【図8】ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの製造方法を説明するための断面図である。

【図9】ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの製造方法を説明するための断面図である。

【図10】半導体装置のゲート電圧とドレイン電流との関係の例を示す図である。

【図11】半導体装置のドレイン電圧とドレイン電流との関係の例を示す図である。

【図12】ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの構造の例を模式的に示す断面図である。

【図13】ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴである半導体装置の一部を上面から見た例を示す平面図である。

【図14】図１３に示されるＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴである半導体装置の活性領域を拡大した平面図である。

【図15】図１４に示された活性領域における、接続領域が形成されていない箇所の半導体装置の断面図である。

【図16】図１４に示された活性領域における、接続領域が形成されている箇所の半導体装置の断面図である。

【図17】ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの製造方法を説明するための断面図である。

【図18】ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの製造方法を説明するための断面図である。

【図19】ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの製造方法を説明するための断面図である。

【図20】ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの製造方法を説明するための断面図である。

【図21】ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの製造方法を説明するための断面図である。

【図22】ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの製造方法を説明するための断面図である。

【図23】積層欠陥によるゲート電圧への影響の例を示す図である。

【発明を実施するための形態】

【0021】

＜第１の実施の形態＞
本実施の形態に関する半導体装置の検査方法、および、半導体装置の製造方法について説明する。

【0022】

まずは、本実施の形態に関する検査方法の対象であるＳＢＤを内蔵する炭化珪素半導体装置の例について説明する。

【0023】

以下の説明において、ｎおよびｐは半導体の導電型を示す。本開示においては、第１の導電型をｎ型、第２の導電型をｐ型として説明されるが、第１の導電型をｐ型、第２の導電型をｎ型としてもよい。また、ｎ－は不純物濃度がｎよりも低濃度であることを示し、ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ－は不純物濃度がｐよりも低濃度であることを示し、ｐ＋は不純物濃度がｐよりも高濃度であることを示す。

【0024】

以下、添付の図面を参照しながら実施の形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。

【0025】

図１は、ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴである半導体装置を上面から見た例を示す平面図である。図１において、ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの上面の一部にはゲートパッド８１が形成されており、ゲートパッド８１に隣接してソース電極８０が形成されている。また、ゲートパッド８１から延びるように、ゲート配線８２が形成されている。ゲート配線８２は、ソース電極８０を平面視で囲んで炭化珪素半導体装置の外周部に形成されている。

【0026】

＜１．プレーナ型＞
＜１－１．ストライプ型構造＞
図２は、図１に示された構造における主に炭化珪素半導体部分を示す平面図である。図２に示されるように半導体装置１００は、ＳＢＤ領域を挟んで両側にＭＯＳＦＥＴ領域が形成された単位セル領域がストライプ状に並んで設けられたものであり、「ストライプ型」と呼ぶ。

【0027】

図２においては、ＳＢＤが形成される領域であるＳＢＤ領域にほぼ対応するｎ型の離間領域２１と、ＭＯＳＦＥＴが形成される領域であるＭＯＳＦＥＴ領域にほぼ対応するｐ型のウェル領域３０とからなる単位セル領域が、平面視で一方向に繰り返し配置されている。図２においては、後述のドリフト層２０および離間領域２２も示されている。

【0028】

ＳＢＤ内蔵ＭＯＳＦＥＴが形成された領域を活性領域と呼び、活性領域の外周に形成された領域を終端領域と呼ぶ。終端領域は、ｐ型のウェル領域３１などが形成されたゲートパッド８１の形成領域を含む。

【0029】

図３は、図１に示されたソース電極８０から炭化珪素半導体装置の外周部におけるゲート配線８２にかけての、ストライプ状の単位セル領域を、単位セル領域の長手方向と直交する方向から見た断面の例を模式的に示す断面図である。なお、上記のように、単位セル領域には、ＳＢＤ領域およびＭＯＳＦＥＴ領域が形成されている。

【0030】

図３において、半導体装置１００では、ｎ型で低抵抗の炭化珪素（ＳｉＣ）で構成される半導体基板１０の上面に、ｎ型の炭化珪素で構成されるドリフト層２０が形成されている。

【0031】

また、図１で示されたゲート配線８２の形成領域にほぼ対応して位置するドリフト層２０の表層には、ｐ型の炭化珪素で構成されるウェル領域３１が設けられている。

【0032】

図１で示されたソース電極８０の形成領域の下部である活性領域には、ドリフト層２０の表層に、ｐ型の炭化珪素で構成され、かつ、ストライプ状に形成された複数のウェル領域３０が設けられている。ストライプ状に形成されたそれぞれのウェル領域３０は、互いに接続されていてもよいし、複数の分離されたウェル領域３０であってもよい。

【0033】

ウェル領域３０のそれぞれの表層には、ウェル領域３０の外周から所定の間隔だけ内側の位置に、ｎ型の炭化珪素で構成されるソース領域４０が形成されている。

【0034】

また、ウェル領域３０の表層には、低抵抗ｐ型の炭化珪素で構成されるコンタクト領域３５が形成されている。また、ストライプ状のウェル領域３０内には、ウェル領域３０を貫通するように、ドリフト層２０と同じｎ型の炭化珪素で構成される離間領域２１が形成されている。離間領域２１は、ストライプ状のウェル領域３０に沿うようにストライプ状に形成されている。離間領域２１のｎ型の不純物濃度は、ドリフト層２０のｎ型の不純物濃度と同じであってもよいし、ドリフト層２０のｎ型の不純物濃度よりも高くても低くてもよい。コンタクト領域３５は、ウェル領域３０の表層において、ソース領域４０よりも離間領域２１に近い側に形成されている。

【0035】

離間領域２１の上面には、離間領域２１（ドリフト層２０）とショットキー接続するストライプ状のショットキー電極７１が形成されている。ここで、ショットキー電極７１は、平面視で、少なくとも対応する離間領域２１を含むように形成されていることが望ましい（図３においては、ショットキー電極７１の一部がウェル領域３０を覆うように形成されている）。

【0036】

また、コンタクト領域３５の上面の一部およびソース領域４０の上面の一部を覆って、オーミック電極７０が形成されている。そして、オーミック電極７０、ショットキー電極７１およびコンタクト領域３５に接続されるソース電極８０が、これらの上面に形成されている。

【0037】

ウェル領域３０は、オーミック電極７０との間で、低抵抗のコンタクト領域３５を介して、電子と正孔との授受を容易に行うことができる。

【0038】

隣接するウェル領域３０同士の間のドリフト層２０が形成されている領域には、ｎ型の離間領域２２が形成されている。離間領域２２のｎ型の不純物濃度は、ドリフト層２０のｎ型の不純物濃度と同じでもよいし、ドリフト層２０のｎ型の不純物濃度よりも高くても低くてもよい。

【0039】

隣接するウェル領域３０の上面の一部、その間に位置する離間領域２２の上面、および、それぞれのウェル領域３０内のソース領域４０の上面の一部には、酸化珪素からなるゲート絶縁膜５０が形成されている。また、ゲート絶縁膜５０の上面のうち、少なくともウェル領域３０（具体的には、ソース領域４０とドリフト層２０とに挟まれるウェル領域３０）と平面視で重なる部分には、多結晶シリコンからなるゲート電極６０が形成されている。

【0040】

ここで、ゲート電極６０が形成されている領域と平面視で重なる、ゲート絶縁膜５０を介して対向するウェル領域３０の表層を、チャネル領域と呼ぶ。

【0041】

半導体装置１００の最外周のウェル領域３０の外側（終端領域）には、ウェル領域３１が形成されている。また、ウェル領域３０とウェル領域３１との間には、ドリフト層２０と同じｎ型である離間領域２３が形成されている。離間領域２３のｎ型の不純物濃度は、ドリフト層２０のｎ型の不純物濃度と同じでもよいし、ドリフト層２０のｎ型の不純物濃度よりも高くても低くてもよい。

【0042】

また、ウェル領域３１の上面にも、ゲート絶縁膜５０が形成されており、そのゲート絶縁膜５０の上部には、ウェル領域３０の上面に形成されたゲート電極６０と電気的に接続されたゲート電極６０が形成されている。

【0043】

ウェル領域３１の表層の一部の領域には、ドリフト層２０よりも低抵抗でｎ型の不純物濃度が高い、炭化珪素からなる炭化珪素導電性層４５が形成されている。炭化珪素導電性層４５は、ウェル領域３１よりもシート抵抗が低く、ｐ型のウェル領域３１との間にｐｎ接合を形成する。また、炭化珪素導電性層４５は、平面視で活性領域を囲んで形成されるウェル領域３１の短手方向の幅の半分以上の幅に渡って形成されている。なお、炭化珪素導電性層４５がウェル領域３１の短手方向の幅の半分以上の幅で形成されている箇所は、ウェル領域３１の長手方向の全範囲である必要はなく、一部の範囲だけであってもよい。

【0044】

また、ゲート電極６０とソース電極８０との間には、酸化珪素からなる層間絶縁膜５５が形成されている。さらに、ウェル領域３１の上方に設けられるゲート配線８２とゲート電極６０とは、層間絶縁膜５５に形成されたゲートコンタクトホール９５を介して接続されている。また、ウェル領域３１の外周側、すなわち、ウェル領域３０と反対側には、ｐ型で炭化珪素からなるＪＴＥ（ＪｕｎｃｔｉｏｎＴｅｒｍｉｎａｔｉｏｎＥｘｔｅｎｓｉｏｎ）領域３７が形成されている。ＪＴＥ領域３７のｐ型の不純物濃度は、ウェル領域３１のｐ型の不純物濃度よりも低いものとする。なお、ＪＴＥ領域３７の代わりにＦＬＲ（ＦｉｅｌｄＬｉｍｉｔｉｎｇＲｉｎｇ）が形成されてもよい。また、ＪＴＥ領域３７とＦＬＲとの組み合わせが形成されていてもよい。

【0045】

ウェル領域３１の上面および炭化珪素導電性層４５の上面には、ゲート絶縁膜５０よりも膜厚が厚いフィールド絶縁膜５１、または、ゲート絶縁膜５０が形成されている。炭化珪素導電性層４５の上面におけるゲート絶縁膜５０またはフィールド絶縁膜５１の一部には開口、すなわち、終端領域コンタクトホール９１が形成されており、終端領域コンタクトホール９１を通じて、炭化珪素導電性層４５がその上面に形成されたソース電極８０と、終端部オーミック電極７２を介してオーミック接続されている。

【0046】

終端領域コンタクトホール９１は、ゲート絶縁膜５０（またはフィールド絶縁膜５１）と層間絶縁膜５５とを貫通し、炭化珪素導電性層４５とソース電極８０とをオーミック接続させ、炭化珪素導電性層４５とウェル領域３１とを接続させないものとする。また、炭化珪素導電性層４５は、終端領域コンタクトホール９１の径よりも大きい幅を有する。ここで、ウェル領域３１は、ソース電極８０と直接オーミック接続されていないものとする。

【0047】

活性領域においては、層間絶縁膜５５およびゲート絶縁膜５０を貫通して形成された活性領域コンタクトホール９０を介して、オーミック電極７０、ショットキー電極７１およびコンタクト領域３５の上面が、ソース電極８０と接続されている。

【0048】

一方で、半導体基板１０の下面には、ドレイン電極８４が形成されている。

【0049】

半導体基板１０の第１の主面の面方位が＜１１－２０＞方向にオフ角を有する（０００１）面である場合、ストライプ状のウェル領域３０を＜１１－２０＞方向に沿って形成してもよいし、オフ方向と直交する方向に沿って形成してもよい。

【0050】

＜１－２．格子型の構造＞
図４は、ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴである半導体装置の構造の他の例を示す平面図である。図４に示されるように半導体装置１０１は、ＳＢＤ領域を囲むＭＯＳＦＥＴ領域が形成された単位セル領域が平面視で縦横に繰り返し配置されたものであり、「格子型」と呼ぶ。

【0051】

図４においては、ＳＢＤ領域にほぼ対応するｎ型の離間領域２１Ａと、ＭＯＳＦＥＴ領域にほぼ対応するｐ型のウェル領域３０Ａとからなる単位セル領域が、平面視で縦横方向に繰り返し配置されている。

【0052】

【0053】

図５は、図１に示されたソース電極８０から炭化珪素半導体装置の外周部におけるゲート配線８２にかけての、ある断面の例を模式的に示す断面図である。

【0054】

図５において、半導体装置１０１では、ｎ型で低抵抗の炭化珪素で構成される半導体基板１０の上面に、ｎ型の炭化珪素で構成されるドリフト層２０が形成されている。

【0055】

【0056】

図１で示されたソース電極８０の形成領域の下部である活性領域には、ドリフト層２０の表層に、ｐ型の炭化珪素で構成され、かつ、格子状に形成された複数のウェル領域３０Ａが設けられている。

【0057】

ウェル領域３０Ａのそれぞれの表層には、ウェル領域３０Ａの外周から所定の間隔だけ内側の位置に、ｎ型の炭化珪素で構成されるソース領域４０が形成されている。

【0058】

また、ウェル領域３０Ａの表層には、低抵抗ｐ型の炭化珪素で構成されるコンタクト領域３５が形成されている。また、ウェル領域３０Ａ内には、ウェル領域３０Ａを貫通するように、ドリフト層２０と同じｎ型の炭化珪素で構成される離間領域２１Ａが形成されている。離間領域２１Ａのｎ型の不純物濃度は、ドリフト層２０のｎ型の不純物濃度と同じであってもよいし、ドリフト層２０のｎ型の不純物濃度よりも高くても低くてもよい。コンタクト領域３５は、ウェル領域３０Ａの表層において、ソース領域４０よりも離間領域２１Ａに近い側に形成されている。

【0059】

離間領域２１Ａの上面には、離間領域２１Ａとショットキー接続するショットキー電極７１が形成されている。ここで、ショットキー電極７１は、平面視で、少なくとも対応する離間領域２１Ａを含むように形成されていることが望ましい（図５においては、ショットキー電極７１の一部がウェル領域３０Ａを覆うように形成されている）。

【0060】

【0061】

ウェル領域３０Ａは、オーミック電極７０との間で、低抵抗のコンタクト領域３５を介して、電子と正孔との授受を容易に行うことができる。

【0062】

隣接するウェル領域３０Ａ同士の間のドリフト層２０が形成されている領域には、ｎ型の離間領域２２が形成されている。離間領域２２のｎ型の不純物濃度は、ドリフト層２０のｎ型の不純物濃度と同じでもよいし、ドリフト層２０のｎ型の不純物濃度よりも高くても低くてもよい。

【0063】

隣接するウェル領域３０Ａの上面の一部、その間に位置する離間領域２２の上面、および、それぞれのウェル領域３０Ａ内のソース領域４０の上面の一部には、酸化珪素からなるゲート絶縁膜５０が形成されている。また、ゲート絶縁膜５０の上面のうち、少なくともウェル領域３０Ａと平面視で重なる部分には、多結晶シリコンからなるゲート電極６０が形成されている。

【0064】

ここで、ゲート電極６０が形成されている領域と平面視で重なる、ゲート絶縁膜５０を介して対向するウェル領域３０Ａの表層を、チャネル領域と呼ぶ。

【0065】

半導体装置１００の最外周のウェル領域３０Ａの外側（終端領域）には、ウェル領域３１が形成されている。また、ウェル領域３０Ａとウェル領域３１との間には、ドリフト層２０と同じｎ型である離間領域２３が形成されている。離間領域２３のｎ型の不純物濃度は、ドリフト層２０のｎ型の不純物濃度と同じでもよいし、ドリフト層２０のｎ型の不純物濃度よりも高くても低くてもよい。

【0066】

また、ウェル領域３１の上面にも、ゲート絶縁膜５０が形成されており、そのゲート絶縁膜５０の上部には、ウェル領域３０Ａの上面に形成されたゲート電極６０と電気的に接続されたゲート電極６０が形成されている。

【0067】

【0068】

また、ゲート電極６０とソース電極８０との間には、酸化珪素からなる層間絶縁膜５５が形成されている。さらに、ウェル領域３１の上方に設けられるゲート電極６０とゲート配線８２とは、層間絶縁膜５５に形成されたゲートコンタクトホール９５を介して接続されている。また、ウェル領域３１の外周側、すなわち、ウェル領域３０Ａと反対側には、ｐ型で炭化珪素からなるＪＴＥ領域３７が形成されている。ＪＴＥ領域３７のｐ型の不純物濃度は、ウェル領域３１のｐ型の不純物濃度よりも低いものとする。なお、ＪＴＥ領域３７の代わりにＦＬＲが形成されてもよい。また、ＪＴＥ領域３７とＦＬＲとの組み合わせが形成されていてもよい。

【0069】

【0070】

【0071】

【0072】

一方で、半導体基板１０の下面には、ドレイン電極８４が形成されている。

【0073】

＜１－３．ストライプ型と格子型とに共通の補足説明＞
ここで、活性領域の終端領域に最も近い領域には、ＳＢＤ高面密度構造（折り返し構造など）が形成されていてもよい。また、終端領域の活性領域に最も近い領域にも、終端部ＳＢＤ高面密度構造（ＪＢＳなどＳＢＤが多く形成された領域）が形成されていてもよい。

【0074】

また、活性領域の内部に電流をセンスするセンスセルを備えていてもよい。また、離間領域２２のｎ型の不純物濃度をドリフト層２０のｎ型の不純物濃度よりも高くすることによって、オン抵抗を低くすることができる。

【0075】

＜１－４．プレーナ型（ストライプ型と格子型とで共通）の製造方法＞
次に、本実施の形態に関する炭化珪素半導体装置であるプレーナ型ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの製造方法について、図６から図９を参照しつつ説明する。なお、図６から図９は、ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの製造方法を説明するための断面図である。また、図６から図９においては、ストライプ型の構造における符号が付されているが、格子型の場合であっても同様に適用可能である。

【0076】

まず、図６に示されるように、第１の主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる半導体基板１０の上面に、化学気相堆積法（ｃｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）によって、１×１０^１５ｃｍ^－３以上、かつ、１×１０^１７ｃｍ^－３以下の不純物濃度で、５μｍ以上、かつ、５０μｍ以下の厚さを有するｎ型の炭化珪素からなるドリフト層２０をエピタキシャル成長させる。

【0077】

次に、ドリフト層２０の上面の一部にフォトレジストなどによって注入マスクを形成する。そして、ｐ型の不純物であるＡｌ（アルミニウム）を、当該注入マスクを介してイオン注入する。この際、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない、たとえば０．５μｍ以上、かつ３μｍ以下とする。また、イオン注入されたＡｌの不純物濃度は、１×１０^１７ｃｍ^－３以上、かつ、１×１０^１９ｃｍ^－３以下の範囲であり、ドリフト層２０の不純物濃度よりも高くする。その後、注入マスクを除去する。

【0078】

上記の工程によって、Ａｌがイオン注入された領域が、活性領域においてはウェル領域３０となり、終端領域においてはウェル領域３１となる。

【0079】

次に、終端領域のドリフト層２０の上面にフォトレジストなどによって注入マスクを形成し、ｐ型の不純物濃度であるＡｌをイオン注入する。この際、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない、たとえば０．５μｍ以上、かつ３μｍ以下とする。また、イオン注入されたＡｌの不純物濃度は、１×１０^１６ｃｍ^－３以上、かつ、１×１０^１８ｃｍ^－３以下の範囲であり、ドリフト層２０の不純物濃度よりも高く、かつ、ウェル領域３０の不純物濃度よりも低いものとする。その後、注入マスクを除去する。

【0080】

上記の工程によって、Ａｌがイオン注入された領域がＪＴＥ領域３７となる。

【0081】

同様に、所定の領域にウェル領域３０の不純物濃度よりも高い１×１０^１６ｃｍ^－３以上、かつ、１×１０^１８ｃｍ^－３以下の範囲の不純物濃度でＡｌをイオン注入することによって、コンタクト領域３５を形成する。

【0082】

次に、ドリフト層２０の上面のウェル領域３０の内側の所定の箇所が開口するようにフォトレジストなどにより注入マスクを形成し、ｎ型の不純物であるＮ（窒素）をイオン注入する。Ｎのイオン注入深さは、ウェル領域３０の厚さよりも浅いものとする。また、イオン注入するＮの不純物濃度は、１×１０^１８ｃｍ^－３以上、かつ、１×１０^２１ｃｍ^－３以下の範囲であり、ウェル領域３０のｐ型の不純物濃度を超えるものとする。

【0083】

上記の工程によって、Ｎが注入された領域のうちｎ型を示す領域がソース領域４０となる。

【0084】

同様に、終端領域のウェル領域３１の内側の所定の箇所が開口するようにフォトレジストなどにより注入マスクを形成し、ｎ型の不純物であるＮ（窒素）をイオン注入する。Ｎのイオン注入深さは、ウェル領域３０の厚さよりも浅いものとする。また、イオン注入するＮの不純物濃度は、１×１０^１８ｃｍ^－３以上、かつ、１×１０^２１ｃｍ^－３以下の範囲であり、ウェル領域３０のｐ型の不純物濃度を超えるものとする。

【0085】

上記の工程によって、Ｎが注入された領域のうちｎ型を示す領域が炭化珪素導電性層４５となる。炭化珪素導電性層４５の厚さは、ウェル領域３１の厚さよりも小さければよい。

【0086】

炭化珪素導電性層４５とソース領域４０とは、同じ工程で、同じ厚さ、不純物濃度で形成されてもよいし、炭化珪素導電性層４５とソース領域４０とが別の工程で、別の厚さ、別の不純物濃度で形成されてもよい。

【0087】

次に、熱処理装置によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で、たとえば１３００℃以上、かつ、１９００℃以下の温度で、たとえば３０秒以上、かつ、１時間以下でアニールを行う。このアニールによって、イオン注入されたＮおよびＡｌを電気的に活性化させる。このようにしてイオン注入までを終えた段階の構造が、図６に示されている。

【0088】

次に、図７に示されるように、ＣＶＤ法またはフォトリソグラフィー技術などを用いて、活性領域（ウェル領域３０が形成された領域にほぼ対応する領域）を除く領域の半導体層（炭化珪素導電性層４５、ウェル領域３１、ＪＴＥ領域３７、ドリフト層２０を含む）の上面に、膜厚がたとえば０．５μｍ以上、かつ、２μｍ以下であるゲート絶縁膜５０の膜厚よりも大きく、酸化珪素からなるフィールド絶縁膜５１を形成する。

【0089】

次に、フィールド絶縁膜５１に覆われていない半導体層（炭化珪素導電性層４５、ウェル領域３１、ドリフト層２０、ウェル領域３０、コンタクト領域３５、ソース領域４０を含む）の上面を熱酸化して、所望の厚みのゲート絶縁膜５０である酸化珪素膜を形成する。

【0090】

次に、ゲート絶縁膜５０の上面およびフィールド絶縁膜５１の上面に、導電性を有する多結晶シリコン膜を減圧ＣＶＤ法によって形成し、これをパターニングすることでゲート電極６０を形成する。

【0091】

次に、ゲート絶縁膜５０よりも膜厚が大きく、かつ、酸化珪素からなる層間絶縁膜５５を、減圧ＣＶＤ法でゲート絶縁膜５０、フィールド絶縁膜５１、ゲート電極６０を覆うように形成する。ここまでの工程を終えた段階の構造が、図７に示されている。

【0092】

次に、図８に示されるように、層間絶縁膜５５とゲート絶縁膜５０とを貫き、活性領域内のコンタクト領域３５とソース領域４０とに到達する活性領域コンタクトホール９０Ａを形成する。また、層間絶縁膜５５とゲート絶縁膜５０とを貫き、終端領域内の炭化珪素導電性層４５に到達する終端領域コンタクトホール９１を形成する。

【0093】

なお、活性領域コンタクトホール９０Ａは、活性領域コンタクトホール９０のうちの、ショットキー電極７１が形成される箇所を除く範囲である。

【0094】

次に、スパッタ法などによりＮｉを主成分とする金属膜を形成した後、たとえば６００℃以上、かつ、１１００℃以下の温度で熱処理を行い、Ｎｉを主成分とする金属膜と活性領域コンタクトホール９０Ａにおける炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成し、また、Ｎｉを主成分とする金属膜と終端領域コンタクトホール９１における炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。

【0095】

次に、上記のように形成されたシリサイド以外の残留している金属膜をウェットエッチングにより除去する。このようにして、活性領域コンタクトホール９０Ａにおいてオーミック電極７０を形成し、終端領域コンタクトホール９１において終端部オーミック電極７２を形成する。ここまでの工程を終えた段階の構造が、図８に示されている。

【0096】

次に、図９に示されるように、半導体基板１０の下面（第２の主面）にＮｉを主成分とする金属膜を形成し、さらに熱処理することによって、半導体基板１０の下面に裏面オーミック電極（ここでは、図示しない）を形成する。

【0097】

次に、レジストマスク９９を形成して、離間領域２１の上面の層間絶縁膜５５とゲート絶縁膜５０とを除去する。また、レジストマスク９９を形成して、ゲートコンタクトホール９５となる位置の層間絶縁膜５５を除去する。除去する方法としては、ショットキー界面となる炭化珪素層の上面にダメージを与えないウェットエッチングとする。ここまでの工程を終えた段階の構造が、図９に示されている。

【0098】

次に、レジストマスク９９を除去した後、スパッタ法などによって、ショットキー電極となる金属膜を堆積し、フォトレジストなどによるパターニングによって、活性領域コンタクトホール９０内の離間領域２１の上面にショットキー電極７１を形成する。ショットキー電極７１の材料は、Ｔｉ、Ｍｏなどであればよい。

【0099】

次に、ここまで処理してきたドリフト層２０の上面（形成されているウェル領域３０、ウェル領域３１、コンタクト領域３５、ソース領域４０、炭化珪素導電性層４５、ＪＴＥ領域３７、層間絶縁膜５５を含む）にスパッタ法または蒸着法によりＡｌなどの配線金属を形成し、フォトリソグラフィー技術により所定の形状に当該配線金属を加工することで、オーミック電極７０、終端部オーミック電極７２およびショットキー電極７１に接触するソース電極８０を形成する。また、上記の配線金属を所定の形状に加工することで、ゲート電極６０に接触するゲートパッド８１とゲート配線８２とを形成する。

【0100】

このようにして、図５に示された構造の、本実施の形態に関する半導体装置を製造することができる。

【0101】

＜１－５．動作説明＞
次に、本実施の形態に関する半導体装置であるＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの動作について説明する。以下では、半導体材料が４Ｈ型の炭化珪素である半導体装置を例として説明する。この場合、ｐｎ接合の拡散電位はおおよそ２Ｖである。

【0102】

本実施の形態に関する半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴの動作を、３つの状態に分けて簡単に説明する。

【0103】

１つ目の状態は、ドレイン電極８４に対してソース電極８０よりも高い電圧が印加され、かつ、ゲート電極６０にしきい値以上の正の電圧が印加されている場合で、以下「オン状態」と呼ぶ。

【0104】

このオン状態では、チャネル領域に反転チャネルが形成され、ｎ型のソース領域４０とｎ型の離間領域２２との間にキャリアである電子が流れる経路が形成される。一方、離間領域２１とショットキー電極７１との接触部に形成されるショットキー接合には、ショットキー接続にとって電流の流れにくい方向、すなわち、逆方向の電界（逆バイアス）が印加されているため電流は流れない。

【0105】

ソース電極８０からドレイン電極８４へ流れ込む電子は、ドレイン電極８４に印加される正電圧によって形成される電界にしたがって、ソース電極８０から、オーミック電極７０、ソース領域４０、チャネル領域、離間領域２２、ドリフト層２０および半導体基板１０を経由してドレイン電極８４に到達する。したがって、ゲート電極６０に正電圧を印加することによって、ドレイン電極８４からソース電極８０にオン電流が流れる。

【0106】

この際にソース電極８０とドレイン電極８４との間に印加される電圧をオン電圧と呼び、オン電圧をオン電流の密度で除した値をオン抵抗と呼ぶ。オン抵抗は、上記の電子が流れる経路の抵抗の合計に等しい。オン抵抗とオン電流の二乗との積は、ＭＯＳＦＥＴが通電時に消費する通電損失に等しいため、オン抵抗は低い方が好ましい。

【0107】

２つ目の状態は、ドレイン電極８４に対してソース電極８０よりも高い電圧が印加され、かつ、ゲート電極６０にしきい値未満の電圧が印加されている場合で、以下「オフ状態」と呼ぶ。

【0108】

このオフ状態では、チャネル領域に反転キャリアが存在しないため、オン電流は流れず、オン状態では負荷にかかっていた高電圧がＭＯＳＦＥＴのソース電極８０とドレイン電極８４との間に印加される。また、離間領域２１とショットキー電極７１との接触部に形成されるショットキー接合には「オン状態」と同じ方向の電界が印加されるため、理想的には電流が流れないが、「オン状態」よりも遥かに高い電界が印加されるため、リーク電流が発生し得る。

【0109】

リーク電流が大きいとＭＯＳＦＥＴの発熱を増大させ、ＭＯＳＦＥＴおよびＭＯＳＦＥＴを用いるモジュールを熱破壊させることがあること。そのため、リーク電流を低減すべく、ショットキー接合にかかる電界は低く抑えられることが好ましい。

【0110】

３つ目の状態は、ドレイン電極８４に対してソース電極８０よりも低い電圧、すなわち、ＭＯＳＦＥＴに逆起電圧が印加された状態で、ソース電極８０からドレイン電極８４に向かって還流電流が流れる。以下、この状態を「還流状態」と呼ぶ。

【0111】

この還流状態では、離間領域２１とショットキー電極７１との接触部に形成されるショットキー接合に順方向の電界（順バイアス）が印加され、ショットキー電極７１からｎ型の離間領域２１に向かって電子電流からなるユニポーラ電流が流れる。この時、還流ダイオードの還流電流成分は主にこのユニポーラ成分である。なお、ソース電極８０とウェル領域３０とはオーミック電極７０を介して同電位となっている。

【0112】

その結果、ｐ型のウェル領域３０とドリフト層２０との間のｐｎ接合にも順バイアスが印加されるが、ｐｎ接合は上記のショットキー接合と並列に形成されており、オフ状態から還流状態になる際に、しきい値電圧がより低いショットキー接合の方がｐｎ接合よりも先にオンするので、還流電流はほぼショットキー接合に流れ、ｐｎ接合には流れない。

【0113】

このように、ＳＢＤを内蔵することによって、還流状態においても、ｐｎ接合にバイポーラ電流である順方向電流が流れることを抑制することができる。

【0114】

ｐｎ接合にバイポーラ電流が流れ、このような箇所に基底面転位などの起点が存在すると、積層欠陥が拡張し、トランジスタの耐圧が低下してしまうことがある。具体的にはトランジスタがオフ状態のときに漏れ電流が発生し、漏れ電流による発熱によって素子または回路が破壊してしまうことがある。

【0115】

しかしながら、上記のようにＳＢＤを内蔵することによって、還流時にｐｎ接合にバイポーラ電流が流れることを抑制することができ、その結果、半導体装置の信頼性を高めることができる。

【0116】

＜１－６．他の構造＞
上記では、活性領域に、ＳＢＤとＭＯＳＦＥＴとが一体となった単位セルが備えられる例が説明されたが、活性領域に形成される単位セル内において、ＳＢＤとＭＯＳＦＥＴとが並列配置されていてもよい。

【0117】

また、活性領域における単位セルが、ｐ型のウェル領域３０の上面にｎ型のチャネルエピ層２８を形成するものであってもよい。具体的には、ゲート絶縁膜５０と平面視で重なる部分にｎ型のチャネルエピ層２８が形成された構造であってもよい。図１２は、ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの構造の例を模式的に示す断面図である。

【0118】

図１２に例が示されるように、チャネルエピ層２８がしきい値電圧未満のゲート電圧が印加されている状態においてユニポーラ型のダイオードとして動作するようにし、かつ、このユニポーラ型のダイオードの立ち上がり電圧が、ｐ型のウェル領域３０とｎ型のドリフト層２０とから形成されるｐｎダイオードの動作電圧よりも低く設計されたＭＯＳＦＥＴにしてもよい。

【0119】

このように、還流動作時においてＭＯＳＦＥＴのチャネル領域に逆通電させるＭＯＳＦＥＴの場合においても、ＳＢＤ内蔵ＭＯＳＦＥＴと同様の効果を得ることができる。

【0120】

＜２．トレンチ型＞
＜２－１．トレンチ型の構造＞
図１３は、ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴである半導体装置の一部を上面から見た例を示す平面図である。図１３に例が示されるように、半導体装置１０２の活性領域では、トランジスタが形成されたストライプ状のゲートトレンチＧＴとショットキー電極が埋め込まれたストライプ状のショットキートレンチＳＴとが、互いに平行に、かつ、交互に配置されている。

【0121】

また、活性領域の周囲に設けられた終端領域には、ウェル領域３１が形成されている。

【0122】

図１４は、図１３に示されるＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴである半導体装置の活性領域を拡大した平面図である。

【0123】

図１４に例が示されるように、ゲートトレンチＧＴの一方の側面には、一定間隔に形成されたｐ型の炭化珪素からなる接続領域３６が形成されている。また、ゲートトレンチＧＴの他方の側面には、一定間隔に形成されたｐ型の炭化珪素からなる接続領域３８が形成されている。同様に、ショットキートレンチＳＴの一方の側面には、一定間隔に形成されたｐ型の炭化珪素からなる接続領域３６が形成されている。また、ショットキートレンチＳＴの他方の側面には、一定間隔に形成されたｐ型の炭化珪素からなる接続領域３８が形成されている。

【0124】

半導体装置１０２の終端領域は、プレーナ型のＳＢＤ内蔵ＭＯＳＦＥＴと同様に形成されてもよいし、トレンチ型に合わせて別の構造とされてもよい。ここでは、トレンチ型のＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴである半導体装置１０２の活性領域部分について説明する。

【0125】

図１５は、図１４に示された活性領域における、接続領域３６および接続領域３８が形成されていない箇所の半導体装置１０２の断面図である。一方で、図１６は、図１４に示された活性領域における、接続領域３６および接続領域３８が形成されている箇所の半導体装置１０２の断面図である。

【0126】

図１４、図１５および図１６に示されるように、半導体装置１０２では、ｎ型で低抵抗の炭化珪素で構成される半導体基板１０の上面に、ｎ型の炭化珪素で構成されるドリフト層２０が形成されている。

【0127】

そして、ドリフト層２０の表層部には、ｐ型の炭化珪素で構成されるウェル領域３０Ｂが形成されている。

【0128】

ウェル領域３０Ｂの表層の一部には、ｎ型の炭化珪素で構成されるソース領域４０Ｂが形成されている。また、ウェル領域３０Ｂの表層におけるソース領域４０Ｂと隣接する部分には、低抵抗ｐ型のコンタクト領域３５Ｂが形成されている。

【0129】

また、活性領域において、ソース領域４０Ｂとウェル領域３０Ｂとを貫通してドリフト層２０に達するゲートトレンチＧＴが形成されている。また、活性領域の、ゲートトレンチＧＴが形成される箇所とは異なる箇所において、ソース領域４０Ｂとウェル領域３０Ｂを貫通してドリフト層２０に達するショットキートレンチＳＴが形成されている。

【0130】

ゲートトレンチＧＴとショットキートレンチＳＴとは、交互に、かつ、互いに平行に配置されている。図１５および図１６では、ゲートトレンチＧＴとショットキートレンチＳＴとは同じ深さで形成されているが、深さが両者で異なっていてもよい。また、ゲートトレンチＧＴとショットキートレンチＳＴとは、同じ幅で形成されていてもよいし、両者の幅が異なっていてもよい。

【0131】

ゲートトレンチＧＴ内には酸化珪素からなるゲート絶縁膜５０Ｂを介してゲート電極６０Ｂが形成されている。ゲート絶縁膜５０Ｂは、ソース領域４０Ｂとドリフト層２０とに挟まれるウェル領域３０Ｂに側面で接触して設けられる。ゲート電極６０Ｂは、不純物濃度が高い低抵抗多結晶珪素で構成されている。ゲート電極６０Ｂの上面には、酸化珪素からなる層間絶縁膜５５Ｂが形成されている。

【0132】

ショットキートレンチＳＴ内にはショットキー電極７１Ｂとソース電極８０とが形成されている。ショットキー電極７１Ｂは、ドリフト層２０に接触して形成され、ドリフト層２０とショットキー接続する。

【0133】

ゲートトレンチＧＴの下面のドリフト層２０側には、ｐ型の保護領域３２が形成されている。また、ショットキートレンチＳＴの下面のドリフト層２０側には、ｐ型の保護領域３３が形成されている。保護領域３２と保護領域３３とは、同じ深さで同じ不純物濃度である。

【0134】

図１４および図１６においては、保護領域３２とウェル領域３０Ｂとは、ｐ型の接続領域３６によって接続されている。また、図１４および図１６においては、保護領域３３とウェル領域３０Ｂとは、ｐ型の接続領域３８によって接続されている。

【0135】

ソース領域４０Ｂの上面および３５Ｂの上面に跨って、オーミック電極７０が形成されている。また、オーミック電極７０、ショットキー電極７１Ｂおよびコンタクト領域３５Ｂに接続されるソース電極８０が、これらを覆って形成されている。

【0136】

ウェル領域３０Ｂは、オーミック電極７０との間で、低抵抗のコンタクト領域３５Ｂを介して、電子と正孔との授受を容易に行うことができる。

【0137】

ソース電極８０は、ショットキートレンチＳＴ内において、ショットキー電極７１Ｂとも接続されている。

【0138】

ゲート電極６０Ｂが形成されているゲートトレンチＧＴの側面で、ゲート絶縁膜５０Ｂを介してゲート電極６０Ｂと対向するウェル領域３０Ｂの領域を、チャネル領域と呼ぶ。

【0139】

また、ショットキートレンチＳＴの側面で、ショットキー電極７１Ｂとドリフト層２０とが接触している箇所には、ショットキーダイオードが形成されている。

【0140】

一方で、半導体基板１０の下面には、ドレイン電極８４が形成されている。

【0141】

なお、終端領域のウェル領域３１は、活性領域のウェル領域３０Ｂと同じ深さに形成されてもよいし、活性領域の保護領域３２および保護領域３３と同様の深さ、すなわち、ゲートトレンチＧＴおよびショットキートレンチＳＴの底の深さに形成されてもよい。また、ウェル領域３１の表層部に低抵抗ｎ型の炭化珪素導電性層４５が形成されてもよい。

【0142】

さらに、ウェル領域３１は、ソース電極８０と直接オーミック接続されないように形成されてもよい。

【0143】

＜２－２．トレンチ型の製造方法＞
次に、本実施の形態に関する炭化珪素半導体装置であるトレンチ型ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの製造方法について、図１７から図２２を参照しつつ説明する。なお、図１７から図２２は、ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの製造方法を説明するための断面図である。ここでは、接続領域３６および接続領域３８が形成されていない箇所の断面を用いて説明する。

【0144】

まず、図１７に示されるように、第１の主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる半導体基板１０の上面に、化学気相堆積法（ｃｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）によって、１×１０^１５ｃｍ^－３以上、かつ、１×１０^１７ｃｍ^－３以下の不純物濃度で、５μｍ以上、かつ、５０μｍ以下の厚さを有するｎ型の炭化珪素からなるドリフト層２０をエピタキシャル成長させる。

【0145】

次に、ドリフト層２０の上面に、ｐ型の不純物であるＡｌ（アルミニウム）をイオン注入する。この際、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない、たとえば０．５μｍ以上、かつ３μｍ以下とする。また、イオン注入されたＡｌの不純物濃度は、１×１０^１７ｃｍ^－３以上、かつ、１×１０^１９ｃｍ^－３以下の範囲であり、ドリフト層２０の不純物濃度よりも高くする。

【0146】

上記の工程によって、Ａｌがイオン注入された領域が、活性領域においてはウェル領域３０Ｂとなり、終端領域においてはウェル領域３１となる。なお、ウェル領域３０Ｂは、エピタキシャル法によってドリフト層２０の上面に形成されてもよい。

【0147】

次に、ウェル領域３０Ｂの表層部の所定の領域にウェル領域３０Ｂの不純物濃度よりも高い、たとえば１×１０^１６ｃｍ^－３以上、かつ、１×１０^１８ｃｍ^－３以下の範囲の不純物濃度でＡｌをイオン注入することによって、コンタクト領域３５Ｂを形成する。

【0148】

また、ドリフト層２０の上面のウェル領域３０Ｂの表層部の所定の領域に、ｎ型の不純物であるＮをイオン注入する。Ｎのイオン注入深さは、ウェル領域３０Ｂの厚さよりも浅いものとする。また、イオン注入するＮの不純物濃度は、１×１０^１８ｃｍ^－３以上、かつ、１×１０^２１ｃｍ^－３以下の範囲であり、ウェル領域３０Ｂのｐ型の不純物濃度を超えるものとする。

【0149】

上記の工程によって、Ｎが注入された領域のうちｎ型を示す領域がソース領域４０Ｂとなる。ここまでの工程を終えた段階の構造が、図１７に示されている。

【0150】

次に、図１８に示されるように、ソース領域４０Ｂが形成されている箇所にゲートトレンチＧＴを、ソース領域４０Ｂとコンタクト領域３５Ｂとが形成されていない箇所にショットキートレンチＳＴをそれぞれ形成する。そして、ゲートトレンチＧＴの底部にｐ型不純物であるＡｌをイオン注入することによって、ゲートトレンチＧＴの底に保護領域３２を形成する。同様に、ショットキートレンチＳＴの底部にｐ型不純物であるＡｌをイオン注入することによって、ショットキートレンチＳＴの底に保護領域３３を形成する。保護領域３２の不純物濃度および保護領域３３の不純物濃度は、たとえば、１×１０^１７ｃｍ^－３以上、かつ、１×１０^１９ｃｍ^－３以下の範囲であればよい。

【0151】

また、上記の接続領域３６および接続領域３８については、ストライプ状トレンチの延伸方向と直交する方向からＡｌなどのｐ型不純物のイオンを斜めイオン注入して形成すればよい。接続領域３６および接続領域３８の不純物濃度は、１×１０^１７ｃｍ^－３以上、かつ、１×１０^１９ｃｍ^－３以下の範囲の不純物濃度でＡｌをイオン注入することによって形成すればよい。

【0152】

ここで、半導体基板１０の第１の主面の面方位が＜１１－２０＞方向にオフ角を有する（０００１）面とした場合、活性領域のゲートトレンチＧＴ、ショットキートレンチＳＴをともに＜１１－２０＞方向に平行に形成すればよい。このようにすると、ショットキートレンチＳＴの両側の側面（トレンチ側壁）が半導体基板１０のオフ方向の影響を受けなくなる。そのため、ショットキートレンチＳＴのショットキー界面のバリア高さのばらつきを低減することができる。また、ゲートトレンチＧＴのＭＯＳＦＥＴのしきい値電圧が半導体基板１０のオフ方向の影響を受けなくなるため、ＭＯＳＦＥＴのしきい値電圧のばらつきを低減することができる。

【0153】

次に、熱処理装置によって、Ａｒガスなどの不活性ガス雰囲気中で、１３００以上、かつ、１９００℃以下の温度で、たとえば３０秒以上、かつ、１時間以下でアニールを行う。このアニールによって、イオン注入されたＮおよびＡｌを電気的に活性化させる。ここまでの工程を終えた段階の構造が、図１８に示されている。

【0154】

次に、図１９に示されるように、ショットキートレンチＳＴの内部を酸化珪素などの保護絶縁膜５２で充填する。

【0155】

次に、図２０に示されるように、ゲートトレンチＧＴ内に酸化珪素からなるゲート絶縁膜５０Ｂを形成し、さらに、ゲート絶縁膜５０Ｂに囲まれたゲートトレンチＧＴの内部に、導電性を有する、低抵抗の多結晶シリコン膜からなるゲート電極６０Ｂを減圧ＣＶＤ法およびパターニングで形成する。

【0156】

そして、ゲート電極６０Ｂの上面には、ゲート絶縁膜５０Ｂよりも膜厚が大きく、酸化珪素などからなる層間絶縁膜５５Ｂを減圧ＣＶＤ法で形成する。

【0157】

次に、活性領域内のコンタクト領域３５Ｂとソース領域４０Ｂとが露出するように、層間絶縁膜５５Ｂとゲート絶縁膜５０Ｂとをウェットエッチングによって除去する。ここまでの工程を終えた段階の構造が、図２０に示されている。

【0158】

次に、図２１に示されるように、層間絶縁膜５５Ｂとゲート絶縁膜５０Ｂとが除去されてソース領域４０Ｂとコンタクト領域３５Ｂとが露出している上面に、スパッタ法などによってＮｉを主成分とする金属膜を形成する。その後、たとえば６００℃以上、かつ、１１００℃以下の温度の熱処理を行うことによって、Ｎｉを主成分とする金属膜と炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。

【0159】

次に、上記のように形成されたシリサイド以外の残留している金属膜をウェットエッチングによって除去する。これによって、残ったシリサイドがオーミック電極７０となる。ここまでの工程を終えた段階の構造が、図２１に示されている。

【0160】

次に、図２２に示されるように、ショットキートレンチＳＴ内の保護絶縁膜５２をフッ酸などによって除去し、ショットキートレンチＳＴ内（具体的には、底面および側面）にショットキー電極７１Ｂを形成する。ショットキー電極７１Ｂの材料は、Ｔｉ、Ｍｏなどであればよい。

【0161】

次に、ショットキー電極７１Ｂおよびオーミック電極７０と接続するように、Ａｌを主とするソース電極８０を形成する。ゲートパッド８１とゲート配線８２とも、ソース電極８０と同時に形成すればよい。ここまでの工程を終えた段階の活性領域の構造が、図２２に示されている。

【0162】

さらに、半導体基板１０の下面（裏面）に形成された裏面オーミック電極（ここでは、図示しない）の下面に金属膜であるドレイン電極８４を形成する。このようにして、図１５または図１６に示された、本実施の形態に関する半導体装置１０２を製造することができる。

【0163】

＜２－３．動作説明＞
本実施の形態に関する半導体装置であるトレンチ型ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの動作は、プレーナ型ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴと同様である。

【0164】

還流状態においては、ドレイン電極８４に対してソース電極８０よりも低い電圧、すなわち、ＭＯＳＦＥＴに逆起電圧が印加された状態で、ソース電極８０からドレイン電極８４に向かって還流電流が流れる。

【0165】

この還流状態では、ドリフト層２０とショットキー電極７１Ｂとの接触部に形成されるショットキー接合に順方向の電界（順バイアス）が印加され、ショットキー電極７１Ｂからｎ型のドリフト層２０に向かって電子電流からなるユニポーラ電流が流れる。この時、還流ダイオードの還流電流成分は主にこのユニポーラ成分である。なお、ソース電極８０とウェル領域３０Ｂとはオーミック電極７０を介して同電位となっている。

【0166】

その結果、ｐ型のウェル領域３０Ｂとドリフト層２０との間のｐｎ接合にも順バイアスが印加されるが、ｐｎ接合は上記のショットキー接合と並列に形成されており、オフ状態から還流状態になる際に、しきい値電圧がより低いショットキー接合の方がｐｎ接合より先にオンするので、還流電流はほぼショットキー接合に流れ、ｐｎ接合には流れない。

【0167】

【0168】

【0169】

【0170】

＜３．全体に対する補足説明＞
上記の実施の形態においては、ｐ型の不純物としてアルミニウム（Ａｌ）が用いられたが、ｐ型の不純物がホウ素（Ｂ）またはガリウム（Ｇａ）であってもよい。また、ｎ型の不純物は、窒素（Ｎ）ではなく燐（Ｐ）であってもよい。

【0171】

また、上記の実施の形態で説明されたＭＯＳＦＥＴにおいては、ゲート絶縁膜５０は、必ずしもＳｉＯ_２などの酸化膜である必要はなく、酸化膜以外の絶縁膜、または、酸化膜以外の絶縁膜と酸化膜とを組み合わせたものであってもよい。また、ゲート絶縁膜５０として炭化珪素を熱酸化した酸化珪素が用いられたが、ＣＶＤ法による堆積膜の酸化珪素であってもよい。

【0172】

また、上記実施の形態では、結晶構造、主面の面方位、オフ角およびそれぞれの注入条件など、具体的な例が用いられたが、これらの数値範囲に適用範囲が限られるものではない。

【0173】

また、半導体装置は、スーパージャンクション構造を有するＭＯＳＦＥＴにＳＢＤを内蔵させたものであってもよい。

【0174】

＜４．検査方法について＞
以下、本実施の形態に関する検査方法について説明する。発明者らの解析によって、Ｉ２ｔ耐量が低いＭＯＳＦＥＴには積層欠陥が含まれることが分かった。

【0175】

半導体装置に内蔵されたＳＢＤはＭＯＳＦＥＴとの間でドリフト層を共有する。そのため、積層欠陥によって高抵抗層がＳＢＤ部分を塞ぐことで、ボディダイオードと内蔵ＳＢＤとの並列関係が解け、結果として、ボディダイオードの動作電圧が下がる。特に、ＳＢＤ内蔵ＭＯＳＦＥＴチップが多数並列に接続されたモジュールの場合、ボディダイオードの動作電圧が下がったＭＯＳＦＥＴチップに電流が集中して早く破壊してしまうため、全体のＩ２ｔ耐量がさらに下がってしまう。

【0176】

そこで、積層欠陥を含むＭＯＳＦＥＴチップを除去する（脱落させる）ことで、Ｉ２ｔ耐量が低いＭＯＳＦＥＴチップをスクリーニングすることができる。しかしながら、積層欠陥は、ＳｉＣのドリフト層中に多数含まれており、Ｉ２ｔ耐量に影響を及ぼすものはそのうちの一部に過ぎない。

【0177】

図２３は、積層欠陥（ｓｔａｃｋｉｎｇｆａｕｌｔ、すなわちＳＦ）によるゲート電圧への影響の例を示す図である。図２３の横軸は、ドレイン電流Ｉｄｓ＝４．２８μＡになる際のゲート電圧Ｖｇｓの値を見た場合の値を示す。また、図２３の縦軸は、同じ素子でドレイン電流Ｉｄｓ＝４．２８ｍＡになる際のゲート電圧Ｖｇｓの値を見た場合の値を示す。図２３においては、積層欠陥がないＭＯＳＦＥＴチップが白い丸印で示され、積層欠陥があるＭＯＳＦＥＴチップが黒い丸印で示されている。

【0178】

図２３に示されるように、積層欠陥を有するＭＯＳＦＥＴチップの大多数は、Ｉ２ｔ耐量に影響を及ぼさない、すなわち、Ｉ２ｔ耐量が有意に低くなってはいない。よって、積層欠陥を含むＭＯＳＦＥＴチップのすべてを脱落させることは非現実的である。

【0179】

ボディダイオードを動作させ、その動作電圧に基づいてスクリーニングすることができればよいが、ＳＢＤ内蔵ＭＯＳＦＥＴはその性質上極力ボディダイオードが動作しない設計になっており、チップ段階の電気特性でスクリーニングすることは困難である。

【0180】

一方で、ＳＢＤ内蔵ＭＯＳＦＥＴが多数並列接続されたモジュールであれば実際に電流サージを印加してスクリーニングすることも可能であるが、スクリーニングによって脱落となるモジュールに搭載された並列接続の複数のＭＯＳＦＥＴチップはすべて廃棄することとなるため、コスト増大につながる。

【0181】

異なるアプローチとして、ボディダイオードの動作電圧を低下させる積層欠陥がボディダイオード以外の特性に及ぼす影響をとらえ、これに基づいて積層欠陥を有するＭＯＳＦＥＴチップを脱落させる手法を取ることができる。発明者らの解析によれば、ボディダイオードの動作電圧を低下させる積層欠陥はドレイン電流－ゲート電圧特性に異常を生じさせることが分かっている。

【0182】

図１０は、半導体装置のゲート電圧とドレイン電流との関係の例を示す図である。上記のボディダイオードの動作電圧を低下させる積層欠陥は、ドレイン電極８４からソース電極８０に流れる電流であるドレイン電流の立ち上がり領域で、ゲート電圧を低くする影響を及ぼす。図１０の例では、低い値のドレイン電流であるドレイン電流Ｉｄ１でのゲート電圧Ｖｇ１ａ（点線を参照）が、ボディダイオードの動作電圧を低下させるような積層欠陥を有さない半導体装置のドレイン電流Ｉｄ１でのゲート電圧Ｖｇ１（実線を参照）に比べて低くなっている。特に、ゲート絶縁膜に接触するｐ型のウェル領域の表層にｎ型の低抵抗層（ソース領域）を形成した場合に、この傾向が顕著となる。

【0183】

よって、上記のようなゲート電圧の変化量に着目することで、ボディダイオードの動作電圧が低いＭＯＳＦＥＴチップをスクリーニングすることができる。

【0184】

上記のゲート電圧の低下は低電流領域で生じ、高電流領域ではこの傾向は消える。そのため、検査対象のＭＯＳＦＥＴチップについて、一定のドレイン電圧で、低い値のドレイン電流であるドレイン電流Ｉｄ１でのゲート電圧と高い値のドレイン電流であるドレイン電流Ｉｄ２でのゲート電圧との差分をとり、この差分がしきい値を超えるＭＯＳＦＥＴチップを脱落させ（すなわち、除外し）、この差分がしきい値を超えないＭＯＳＦＥＴチップを選択すればよい。

【0185】

ここで、ゲート電圧とドレイン電流との組み合わせは、上記のように低電流領域と高電流領域との２つに限られず、３つ以上の領域におけるゲート電圧とドレイン電流との組み合わせを比較してもよい。また、単純な差分以外の演算方法によって、上記の影響（すなわち、ドレイン電流の立ち上がり領域でのゲート電圧を低くする影響）を検出してもよい。

【0186】

なお、検査に用いるドレイン電流の値は差が大きいほどよく、ドレイン電流のうち最大のものと最小のものとの比は、たとえば１００倍以上であるものを選択する。

【0187】

以上のように、ＳＢＤ内蔵の半導体装置に本実施の形態に関する検査方法を適用することによって、Ｉ２ｔ耐量が低い半導体装置をスクリーニングすることができる。

【0188】

＜第２の実施の形態＞
本実施の形態に関する半導体装置の検査方法、および、半導体装置の製造方法について説明する。

【0189】

発明者らの解析によれば、ＳＢＤ内蔵ＭＯＳＦＥＴのボディダイオードの動作電圧を低下させる積層欠陥は、耐圧特性（ドレイン電圧とドレイン電流との関係）にも影響を及ぼすことが分かっている。よって、耐圧特性に着目することでも、同様にボディダイオードの動作電圧を低下させる積層欠陥を含むＭＯＳＦＥＴチップをスクリーニングすることができる。

【0190】

図１１は、半導体装置のドレイン電圧とドレイン電流との関係の例を示す図である。図１１では、アバランシェ電圧よりも低い値のドレイン電圧であるドレイン電圧Ｖｄｍ３のもとでゲート電圧を変化させた場合の例が示されている。ここで、ドレイン電圧は、ドレイン電極８４とソース電極８０との間に印加される電圧である。

【0191】

図１１の例では、低い値のゲート電圧であるゲート電圧Ｖｇ３の場合のドレイン電圧Ｖｄｍ３に対応するドレイン電流Ｉｄ３（実線を参照）と、高い値のゲート電圧であるゲート電圧Ｖｇ４の場合のドレイン電圧Ｖｄｍ３に対応するドレイン電流Ｉｄ４（点線を参照）との差分をとり、この差分がしきい値を超える（すなわち、ゲート電圧が大きくした場合に、ドレイン電流が基準以上に大きくなる）ＭＯＳＦＥＴチップを脱落させ（すなわち、除外し）、この差分がしきい値を超えないＭＯＳＦＥＴチップを選択すればよい。

【0192】

ここで、ゲート電圧とドレイン電圧との組み合わせは、上記のような２つである場合に限られず、３つ以上の組み合わせであってもよい。また、単純な差分以外の演算方法によって、上記の影響（すなわち、ゲート電圧が大きくなった場合に、ドレイン電流が基準以上に大きくなる影響）を検出してもよい。

【0193】

なお、検査に用いるゲート電圧のうち、最大のものと最小のものの差は、たとえば１Ｖ以上であるものを選択する。

【0194】

＜以上に記載された複数の実施の形態によって生じる効果について＞
次に、以上に記載された複数の実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された複数の実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本説明書に例が示される他の具体的な構成と置き換えられてもよい。すなわち、以下では便宜上、対応づけられる具体的な構成のうちのいずれか１つのみが代表して記載される場合があるが、代表して記載された具体的な構成が対応づけられる他の具体的な構成に置き換えられてもよい。

【0195】

また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。

【0196】

以上に記載された実施の形態によれば、ＳＢＤ領域およびＭＯＳＦＥＴ領域は、炭化珪素で構成される半導体基板１０の第１の主面側に設けられる。また、半導体基板１０の第１の主面に、第１の導電型のドリフト層２０が設けられる。そして、ＭＯＳＦＥＴ領域が、第２の導電型のウェル領域と、第１の導電型のソース領域と、ゲート絶縁膜５０（または、ゲート絶縁膜５０Ｂ）と、ゲート電極６０（または、ゲート電極６０Ｂ）と、層間絶縁膜５５（または、層間絶縁膜５５Ｂ）とを備える。ここで、第２の導電型のウェル領域は、たとえば、ｐ型のウェル領域３０またはウェル領域３０Ｂなどに対応するものである。また、第１の導電型のソース領域は、たとえば、ｎ型のソース領域４０またはソース領域４０Ｂなどに対応するものである。ウェル領域３０は、ドリフト層２０の第１の主面側の表層に設けられる。ソース領域４０は、ウェル領域３０の表層に設けられる。ゲート絶縁膜５０は、ソース領域４０とドリフト層２０とに挟まれるウェル領域３０に接触して設けられる。ゲート電極６０は、ゲート絶縁膜５０に接触して設けられる。層間絶縁膜５５は、ゲート電極６０を覆う。また、ＳＢＤ領域は、ドリフト層２０の第１の主面側でドリフト層２０とショットキー接合するショットキー電極７１（または、ショットキー電極７１Ｂ）を備える。また、半導体装置は、ソース電極８０と、ドレイン電極８４とを備える。ソース電極８０は、ショットキー電極７１と接続される。また、ソース電極８０は、層間絶縁膜５５を覆う。ドレイン電極８４は、半導体基板１０の第１の主面の反対側の主面である第２の主面側に設けられる。そして、ＳＢＤ領域とＭＯＳＦＥＴ領域とを備える半導体装置の検査方法において、ドレイン電極８４からソース電極８０に流れる第１のドレイン電流に対応してゲート電極６０に印加される第１のゲート電圧を測定する。ここで、第１のドレイン電流は、たとえば、ドレイン電流Ｉｄ１などに対応するものである。また、第１のゲート電圧は、たとえば、ゲート電圧Ｖｇ１またはゲート電圧Ｖｇ１ａなどに対応するものである。そして、ドレイン電流Ｉｄ１よりも大きな値の第２のドレイン電流に対応してゲート電極６０に印加される第２のゲート電圧を測定する。ここで、第２のドレイン電流は、たとえば、ドレイン電流Ｉｄ２などに対応するものである。また、第２のゲート電圧は、たとえば、ゲート電圧Ｖｇ２などに対応するものである。そして、ゲート電圧Ｖｇ１ａとゲート電圧Ｖｇ２との差分があらかじめ定められたしきい値（たとえば、ゲート電圧Ｖｇ１とゲート電圧Ｖｇ２との差分を基準とする値）を超えるか否かを検査する。

【0197】

このような構成によれば、Ｉ２ｔ耐量が低いＳＢＤ内臓のＭＯＳＦＥＴが、積層欠陥に起因してドレイン電流－ゲート電圧特性に異常を生じさせることを利用して、異なるドレイン電流値における対応するゲート電圧の差分に基づいて、Ｉ２ｔ耐量が低いＳＢＤ内臓のＭＯＳＦＥＴを検知することができる。

【0198】

上記の検査方法は、具体的には、ボディダイオードの表層まで積層欠陥が到達しているものを電気特性から特定するものである。

【0199】

なお、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。

【0200】

また、上記の構成に本説明書に例が示された他の構成を適宜追加した場合、すなわち、上記の構成としては言及されなかった本説明書中の他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。

【0201】

また、以上に記載された実施の形態によれば、ドレイン電流Ｉｄ１とドレイン電流Ｉｄ２との比が、１００倍以上である。このような構成によれば、検査に用いられるドレイン電流の値の比が大きいほど、対応するゲート電圧の変位量が大きくなる。そのため、検査精度が向上する。

【0202】

また、以上に記載された実施の形態によれば、半導体装置の検査方法において、ドレイン電極８４とソース電極８０との間に印加する第１のドレイン電圧を一定として、ゲート電極６０に印加する第１のゲート電圧に対応する、ドレイン電極８４からソース電極８０に流れる第１のドレイン電流を測定する。ここで、第１のドレイン電圧は、たとえば、ドレイン電圧Ｖｄｍ３などに対応するものである。また、第１のゲート電圧は、たとえば、ゲート電圧Ｖｇ３などに対応するものである。また、第１のドレイン電流は、たとえば、ドレイン電流Ｉｄ３などに対応するものである。そして、ドレイン電圧Ｖｄｍ３をドレイン電極８４とソース電極８０との間に印加して、ゲート電極６０に印加するゲート電圧Ｖｇ４に対応する、ドレイン電極８４からソース電極８０に流れるドレイン電流Ｉｄ４を測定する。ここで、第２のゲート電圧は、たとえば、ゲート電圧Ｖｇ４などに対応するものである。また、第２のドレイン電流は、たとえば、ドレイン電流Ｉｄ４などに対応するものである。ここで、ゲート電圧Ｖｇ４は、ゲート電圧Ｖｇ３とは異なる電圧である。そして、ドレイン電流Ｉｄ３とドレイン電流Ｉｄ４との差分があらかじめ定められたしきい値（たとえば、積層欠陥を含まないＭＯＳＦＥＴチップでの、ゲート電圧Ｖｇ３に対応するドレイン電流とゲート電圧Ｖｇ４に対応するドレイン電流との差分を基準とする値）を超えるか否かを検査する。

【0203】

このような構成によれば、Ｉ２ｔ耐量が低いＳＢＤ内臓のＭＯＳＦＥＴが、積層欠陥に起因してドレイン電流－ドレイン電圧特性に異常を生じさせることを利用して、異なるゲート電圧値における対応するドレイン電流の差分に基づいて、Ｉ２ｔ耐量が低いＳＢＤ内臓のＭＯＳＦＥＴを検知することができる。

【0204】

上記の検査方法は、具体的には、ボディダイオードの表層まで積層欠陥が到達しているものを電気特性から特定するものである。

【0205】

なお、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。

【0206】

【0207】

また、以上に記載された実施の形態によれば、ゲート電圧Ｖｇ３とゲート電圧Ｖｇ４との差が、１Ｖ以上である。このような構成によれば、検査に用いられるゲート電圧の差が十分に大きいことによって、対応するドレイン電流の差も大きくなる。よって、検査精度が向上する。

【0208】

以上に記載された実施の形態によれば、半導体装置の製造方法において、炭化珪素で構成される半導体基板１０の第１の主面に、第１の導電型のドリフト層２０を形成する。そして、ドリフト層２０の第１の主面側の表層に、第２の導電型のウェル領域３０を形成し、ウェル領域３０の表層に、第１の導電型のソース領域４０を形成し、ソース領域４０とドリフト層２０とに挟まれるウェル領域３０に接触するゲート絶縁膜５０を形成し、ゲート絶縁膜５０に接触するゲート電極６０を形成し、ゲート電極６０を覆う層間絶縁膜５５を形成することによって、ＭＯＳＦＥＴ領域を形成する。また、ドリフト層２０の第１の主面側に、ドリフト層２０とショットキー接合するショットキー電極７１を形成することによって、ＳＢＤ領域を形成する。そして、ショットキー電極７１と接続され、かつ、層間絶縁膜５５を覆うソース電極８０を形成する。そして、半導体基板１０の第１の主面の反対側の主面である第２の主面側に、ドレイン電極８４を形成する。その上で、ドレイン電極８４からソース電極８０に流れるドレイン電流Ｉｄ１に対応してゲート電極６０に印加される第１のゲート電圧を測定する。ここで、第１のゲート電圧は、たとえば、ゲート電圧Ｖｇ１などに対応するものである。そして、ドレイン電流Ｉｄ１よりも大きな値のドレイン電流Ｉｄ２に対応してゲート電極６０に印加される第２のゲート電圧を測定する。ここで、第２のゲート電圧は、たとえば、ゲート電圧Ｖｇ２などに対応するものである。そして、ゲート電圧Ｖｇ１とゲート電圧Ｖｇ２との差分があらかじめ定められたしきい値を超えない半導体装置を選択する。

【0209】

このような構成によれば、Ｉ２ｔ耐量が低いＳＢＤ内臓のＭＯＳＦＥＴが、積層欠陥に起因してドレイン電流－ゲート電圧特性に異常を生じさせることを利用して、異なるドレイン電流値における対応するゲート電圧の差分に基づいて、Ｉ２ｔ耐量が低いＳＢＤ内臓のＭＯＳＦＥＴを検知して除去することができる。

【0210】

なお、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。

【0211】

【0212】

【0213】

また、以上に記載された実施の形態によれば、半導体装置の製造方法において、炭化珪素で構成される半導体基板１０の第１の主面に、ドリフト層２０を形成する。そして、ドリフト層２０の第１の主面側の表層に、ウェル領域３０を形成し、ウェル領域３０の表層に、ソース領域４０を形成し、ソース領域４０とドリフト層２０とに挟まれるウェル領域３０に接触するゲート絶縁膜５０を形成し、ゲート絶縁膜５０に接触するゲート電極６０を形成し、ゲート電極６０を覆う層間絶縁膜５５を形成することによって、ＭＯＳＦＥＴ領域を形成する。また、ドリフト層２０の第１の主面側に、ドリフト層２０とショットキー接合するショットキー電極７１を形成することによって、ＳＢＤ領域を形成する。そして、ショットキー電極７１と接続され、かつ、層間絶縁膜５５を覆うソース電極８０を形成する。そして、半導体基板１０の第１の主面の反対側の主面である第２の主面側に、ドレイン電極８４を形成する。その上で、ドレイン電極８４とソース電極８０との間に印加するドレイン電圧Ｖｄｍ３を一定として、ゲート電極６０に印加するゲート電圧Ｖｇ３に対応する、ドレイン電極８４からソース電極８０に流れるドレイン電流Ｉｄ３を測定する。また、ドレイン電圧Ｖｄｍ３をドレイン電極８４とソース電極８０との間に印加して、ゲート電極６０に印加するゲート電圧Ｖｇ４に対応する、ドレイン電極８４からソース電極８０に流れるドレイン電流Ｉｄ４を測定する。ここで、ゲート電圧Ｖｇ４は、ゲート電圧Ｖｇ３とは異なる電圧である。そして、ドレイン電流Ｉｄ３とドレイン電流Ｉｄ４との差分があらかじめ定められたしきい値を超えない半導体装置を選択する。

【0214】

このような構成によれば、Ｉ２ｔ耐量が低いＳＢＤ内臓のＭＯＳＦＥＴが、積層欠陥に起因してドレイン電流－ドレイン電圧特性に異常を生じさせることを利用して、異なるゲート電圧値における対応するドレイン電流の差分に基づいて、Ｉ２ｔ耐量が低いＳＢＤ内臓のＭＯＳＦＥＴを検知して除去することができる。

【0215】

なお、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。

【0216】

【0217】

【0218】

＜以上に記載された複数の実施の形態の変形例について＞
以上に記載された複数の実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、限定的なものではない。

【0219】

したがって、例が示されていない無数の変形例と均等物とが、本説明書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態における構成要素と組み合わせる場合が含まれるものとする。

【0220】

また、以上に記載された少なくとも１つの実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。

【0221】

以下、本開示の諸態様を付記としてまとめて記載する。

【0222】

（付記１）
ＳＢＤ領域とＭＯＳＦＥＴ領域とを備える半導体装置の検査方法であり、
前記ＳＢＤ領域および前記ＭＯＳＦＥＴ領域が、炭化珪素で構成される半導体基板の第１の主面側に設けられ、
前記半導体基板の前記第１の主面に、第１の導電型のドリフト層が設けられ、
前記ＭＯＳＦＥＴ領域が、
前記ドリフト層の前記第１の主面側の表層に設けられる第２の導電型のウェル領域と、
前記ウェル領域の表層に設けられる第１の導電型のソース領域と、
前記ソース領域と前記ドリフト層とに挟まれる前記ウェル領域に接触して設けられるゲート絶縁膜と、
前記ゲート絶縁膜に接触して設けられるゲート電極と、
前記ゲート電極を覆う層間絶縁膜とを備え、
前記ＳＢＤ領域が、前記ドリフト層の前記第１の主面側で前記ドリフト層とショットキー接合するショットキー電極を備え、
前記半導体装置が、
前記ショットキー電極と接続され、かつ、前記層間絶縁膜を覆うソース電極と、
前記半導体基板の前記第１の主面の反対側の主面である第２の主面側に設けられるドレイン電極とを備え、
前記半導体装置の検査方法が、
前記ドレイン電極から前記ソース電極に流れる第１のドレイン電流に対応して前記ゲート電極に印加される第１のゲート電圧を測定し、
前記第１のドレイン電流よりも大きな値の第２のドレイン電流に対応して前記ゲート電極に印加される第２のゲート電圧を測定し、
前記第１のゲート電圧と前記第２のゲート電圧との差分があらかじめ定められたしきい値を超えるか否かを検査する、
半導体装置の検査方法。

【0223】

（付記２）
付記１に記載の半導体装置の検査方法であり、
前記第１のドレイン電流と前記第２のドレイン電流との比が、１００倍以上である、
半導体装置の検査方法。

【0224】

（付記３）
ＳＢＤ領域とＭＯＳＦＥＴ領域とを備える半導体装置の検査方法であり、
前記ＳＢＤ領域および前記ＭＯＳＦＥＴ領域が、炭化珪素で構成される半導体基板の第１の主面側に設けられ、
前記半導体基板の前記第１の主面に、第１の導電型のドリフト層が設けられ、
前記ＭＯＳＦＥＴ領域が、
前記ドリフト層の前記第１の主面側の表層に設けられる第２の導電型のウェル領域と、
前記ウェル領域の表層に設けられる第１の導電型のソース領域と、
前記ソース領域と前記ドリフト層とに挟まれる前記ウェル領域に接触して設けられるゲート絶縁膜と、
前記ゲート絶縁膜に接触して設けられるゲート電極と、
前記ゲート電極を覆う層間絶縁膜とを備え、
前記ＳＢＤ領域が、前記ドリフト層の前記第１の主面側で前記ドリフト層とショットキー接合するショットキー電極を備え、
前記半導体装置が、
前記ショットキー電極と接続され、かつ、前記層間絶縁膜を覆うソース電極と、
前記半導体基板の前記第１の主面の反対側の主面である第２の主面側に設けられるドレイン電極とを備え、
前記半導体装置の検査方法が、
前記ドレイン電極と前記ソース電極との間に印加する第１のドレイン電圧を一定として、前記ゲート電極に印加する第１のゲート電圧に対応する、前記ドレイン電極から前記ソース電極に流れる第１のドレイン電流を測定し、
前記第１のドレイン電圧を前記ドレイン電極と前記ソース電極との間に印加して、前記ゲート電極に印加する第２のゲート電圧に対応する、前記ドレイン電極から前記ソース電極に流れる第２のドレイン電流を測定し、
前記第２のゲート電圧が、前記第１のゲート電圧とは異なる電圧であり、
前記第１のドレイン電流と前記第２のドレイン電流との差分があらかじめ定められたしきい値を超えるか否かを検査する、
半導体装置の検査方法。

【0225】

（付記４）
付記３に記載の半導体装置の検査方法であり、
前記第１のゲート電圧と前記第２のゲート電圧との差が、１Ｖ以上である、
半導体装置の検査方法。

【0226】

（付記５）
ＳＢＤ領域とＭＯＳＦＥＴ領域とを備える半導体装置の製造方法であり、
炭化珪素で構成される半導体基板の第１の主面に、第１の導電型のドリフト層を形成し、
前記ドリフト層の前記第１の主面側の表層に、第２の導電型のウェル領域を形成し、前記ウェル領域の表層に、第１の導電型のソース領域を形成し、前記ソース領域と前記ドリフト層とに挟まれる前記ウェル領域に接触するゲート絶縁膜を形成し、前記ゲート絶縁膜に接触するゲート電極を形成し、前記ゲート電極を覆う層間絶縁膜を形成することによって、前記ＭＯＳＦＥＴ領域を形成し、
前記ドリフト層の前記第１の主面側に、前記ドリフト層とショットキー接合するショットキー電極を形成することによって、前記ＳＢＤ領域を形成し、
前記ショットキー電極と接続され、かつ、前記層間絶縁膜を覆うソース電極を形成し、
前記半導体基板の前記第１の主面の反対側の主面である第２の主面側に、ドレイン電極を形成し、
前記ドレイン電極から前記ソース電極に流れる第１のドレイン電流に対応して前記ゲート電極に印加される第１のゲート電圧を測定し、
前記第１のドレイン電流よりも大きな値の第２のドレイン電流に対応して前記ゲート電極に印加される第２のゲート電圧を測定し、
前記第１のゲート電圧と前記第２のゲート電圧との差分があらかじめ定められたしきい値を超えない前記半導体装置を選択する、
半導体装置の製造方法。

【0227】

（付記６）
付記５に記載の半導体装置の製造方法であり、
前記第１のドレイン電流と前記第２のドレイン電流との比が、１００倍以上である、
半導体装置の製造方法。

【0228】

（付記７）
ＳＢＤ領域とＭＯＳＦＥＴ領域とを備える半導体装置の製造方法であり、
炭化珪素で構成される半導体基板の第１の主面に、第１の導電型のドリフト層を形成し、
前記ドリフト層の前記第１の主面側の表層に、第２の導電型のウェル領域を形成し、前記ウェル領域の表層に、第１の導電型のソース領域を形成し、前記ソース領域と前記ドリフト層とに挟まれる前記ウェル領域に接触するゲート絶縁膜を形成し、前記ゲート絶縁膜に接触するゲート電極を形成し、前記ゲート電極を覆う層間絶縁膜を形成することによって、前記ＭＯＳＦＥＴ領域を形成し、
前記ドリフト層の前記第１の主面側に、前記ドリフト層とショットキー接合するショットキー電極を形成することによって、前記ＳＢＤ領域を形成し、
前記ショットキー電極と接続され、かつ、前記層間絶縁膜を覆うソース電極を形成し、
前記半導体基板の前記第１の主面の反対側の主面である第２の主面側に、ドレイン電極を形成し、
前記ドレイン電極と前記ソース電極との間に印加する第１のドレイン電圧を一定として、前記ゲート電極に印加する第１のゲート電圧に対応する、前記ドレイン電極から前記ソース電極に流れる第１のドレイン電流を測定し、
前記第１のドレイン電圧を前記ドレイン電極と前記ソース電極との間に印加して、前記ゲート電極に印加する第２のゲート電圧に対応する、前記ドレイン電極から前記ソース電極に流れる第２のドレイン電流を測定し、
前記第２のゲート電圧が、前記第１のゲート電圧とは異なる電圧であり、
前記第１のドレイン電流と前記第２のドレイン電流との差分があらかじめ定められたしきい値を超えない前記半導体装置を選択する、
半導体装置の製造方法。

【0229】

（付記８）
付記７に記載の半導体装置の製造方法であり、
前記第１のゲート電圧と前記第２のゲート電圧との差が、１Ｖ以上である、
半導体装置の製造方法。

【符号の説明】

【0230】

１０半導体基板、２０ドリフト層、３０ウェル領域、３０Ａウェル領域、３０Ｂウェル領域、３１ウェル領域、４０ソース領域、４０Ｂソース領域、５０ゲート絶縁膜、５０Ｂゲート絶縁膜、５５層間絶縁膜、５５Ｂ層間絶縁膜、６０ゲート電極、６０Ｂゲート電極、７１ショットキー電極、７１Ｂショットキー電極、８０ソース電極、８４ドレイン電極、１００半導体装置、１０１半導体装置、１０２半導体装置。

【図1】