特開 2024-154951 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024154951

(43)【公開日】2024-10-31

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20241024BHJP

   H01L 29/78 20060101ALI20241024BHJP

   H01L 29/12 20060101ALI20241024BHJP

【ＦＩ】

H01L29/78 658H

H01L29/78 653A

H01L29/78 652J

H01L29/78 652F

H01L29/78 652S

H01L29/78 652H

H01L29/78 652T

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023069198

(22)【出願日】2023-04-20

(71)【出願人】

【識別番号】000233273

【氏名又は名称】ミネベアパワーデバイス株式会社

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】清水 悠佳

(72)【発明者】

【氏名】須藤 建瑠

(72)【発明者】

【氏名】三木 浩史

(72)【発明者】

【氏名】辻川 友紀

(57)【要約】

【課題】
製造が容易で、ＭＯＳＦＥＴのオン抵抗の増加を抑制しつつリカバリ電流を低減する。
【解決手段】
半導体装置１は、第１導電型のドレイン領域１１と、ドレイン領域１１よりも上方に配置され、ドレイン領域１１よりも不純物濃度が低い第１導電型のドリフト領域１０と、ドリフト領域１０よりも上方に配置された第２導電型のボディ領域９と、ボディ領域９よりも上方に配置された第１導電型のソース領域３と、ボディ領域９とソース領域３とに接する第２導電型のチャネル領域５と、チャネル領域５に接するゲート絶縁膜６と、ゲート絶縁膜６に接するゲート電極７と、隣接する２つのボディ領域９の間に配置された第１導電型のＪＦＥＴ領域８と、ＪＦＥＴ領域８に重ならず、ボディ領域９とドリフト領域１０との間に配置され、第２導電型の不純物を６×１０^１１ｃｍ^－２以上１×１０^１３ｃｍ^－２以下の範囲で含む、第１導電型の低ライフタイム領域４とを有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１導電型のドレイン領域と、
前記ドレイン領域よりも上方に配置され、前記ドレイン領域よりも不純物濃度が低い第１導電型のドリフト領域と、
前記ドリフト領域よりも上方に配置された第２導電型のボディ領域と、
前記ボディ領域よりも上方に配置された第１導電型のソース領域と、
前記ボディ領域と前記ソース領域とに接する第２導電型のチャネル領域と、
前記チャネル領域に接するゲート絶縁膜と、
前記ゲート絶縁膜に接するゲート電極と、
前記ドレイン領域に電気的に接続されたドレイン電極と、
前記ソース領域に電気的に接続されたソース電極と、
前記ドリフト領域よりも上方、かつ、隣接する２つの前記ボディ領域の間に配置された第１導電型のＪＦＥＴ領域と、
前記ボディ領域と前記ドリフト領域との間に配置され、第２導電型の不純物を６×１０^１１ｃｍ^－２以上１×１０^１３ｃｍ^－２以下の範囲で含む、第１導電型の低ライフタイム領域とを有し、
前記低ライフタイム領域は前記ＪＦＥＴ領域と前記ドリフト領域との間には配置されていないことを特徴とする半導体装置。

【請求項2】

請求項１において、
前記低ライフタイム領域は、第１導電型の不純物濃度から第２導電型の不純物濃度を差し引いた正味の不純物総量が、前記ドリフト領域の不純物総量の１５％以下であることを特徴とする半導体装置。

【請求項3】

請求項１において、
前記低ライフタイム領域は、第２導電型の不純物濃度のプロファイルが深さ方向にフラットな領域を有することを特徴とする半導体装置。

【請求項4】

請求項１において、
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする半導体装置。

【請求項5】

請求項４において、
前記低ライフタイム領域は、前記第２導電型の不純物としてアルミニウムを有することを特徴とする半導体装置。

【請求項6】

請求項１において、
前記ドリフト領域の一部に、プロトンまたはヘリウムを含むとともに格子欠陥が形成された格子欠陥領域を有することを特徴とする半導体装置。

【請求項7】

請求項１において、
前記ＪＦＥＴ領域は、前記ドリフト領域よりも不純物濃度が高いことを特徴とする半導体装置。

【請求項8】

請求項１において、
前記ゲート絶縁膜および前記ゲート電極は前記チャネル領域の上方に配置されていることを特徴とする半導体装置。

【請求項9】

請求項１において、
前記ソース領域および前記チャネル領域よりも深い位置まで形成されたトレンチを有し、
前記ゲート絶縁膜および前記ゲート電極は、前記トレンチの内部に配置されていることを特徴とする半導体装置。

【請求項10】

請求項１において、
前記ソース領域および前記チャネル領域よりも深い位置まで形成された複数のトレンチを有し、
前記ソース領域および前記チャネル領域は、前記複数のトレンチで区切られたフィン構造となっている領域を有し、
前記ゲート絶縁膜および前記ゲート電極は、前記複数のトレンチの内部に配置されていることを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

半導体装置の一種であるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、スイッチング素子であるとともに、ダイオードを内蔵している。ダイオードは、順方向にバイアスして導通している状態から、逆バイアスになったときに、導通時に蓄積されたキャリアによって逆方向にリカバリ電流が流れる。

【0003】

このリカバリ電流を低減する技術としては、例えば特許文献１がある。特許文献１の図１および要約には、「半導体装置は、Ｎ型炭化珪素基板（１）のおもて面側にＮ型炭化珪素層（２）、Ｐ型領域（３）、Ｎ型ソース領域（４）、Ｐ型コンタクト領域（５）、ゲート絶縁膜（６）、ゲート電極（７）及びソース電極（８）を有する。半導体装置は、Ｎ型炭化珪素基板（１）の裏面にドレイン電極（９）を有する。半導体装置は、少なくともＮ型炭化珪素層（２）とＰ型領域（３）の底面との界面全体に、ライフタイムキラーを注入したライフタイムキラー導入領域（１０）を有する。ライフタイムキラーは、Ｎ型炭化珪素基板（１）のおもて面側に素子の表面構造を作製した後、ドレイン電極（９）を設ける前に、Ｎ型炭化珪素基板（１）の裏面側からヘリウムまたはプロトンを注入することによって、Ｎ型炭化珪素層（２）とＰ型領域（３）の底面との界面全体に導入される。このようにすることで、半導体装置に内蔵されているＰＮダイオードの逆回復損失を低減することができる。」と記載されている。

【0004】

また、特許文献１の段落０００７には、「少数キャリアに対する再結合中心となるライフタイムキラーが、第１導電型炭化珪素層と第２導電型領域の底面との界面全体に導入されているため、内蔵ＰＮダイオードがオフする際に少数キャリアの消滅が高速化される。」と記載されている。

【0005】

さらに、特許文献１の図１０および段落００７９には、「図１０に示すように、実施の形態３にかかる半導体装置は、図１に示す実施の形態１にかかる半導体装置において、隣り合うＰ型領域３とＰ型領域３との間のＪｆｅｔ領域にもライフタイムキラーが導入されているものである。つまり、ライフタイムキラー導入領域１０は、Ｎ型炭化珪素層２とＰ型領域３の底面との界面と同じ深さの領域全体に設けられている。」と記載されている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】国際公開第２０１６／０３９０７１号

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、特許文献１では、リカバリ電流を低減するためのライフタイムキラーを、ヘリウムまたはプロトンを注入することによってできる格子欠陥により形成しているので、特許文献１の図１のようにライフタイムキラー導入領域（１０）を部分的に形成するためにはマスクが必要になるので製造するのが難しく、精度よく製造することが困難であるという問題がある。また、特許文献１の図１０のようにライフタイムキラー導入領域（１０）を全面に形成する場合は、ＭＯＳＦＥＴ動作時の電流経路を含んでしまい、ＭＯＳＦＥＴ動作時の電流経路でも半導体中のキャリア量が減少することでＭＯＳ動作時のオン抵抗が増大するという問題がある。

【0008】

本発明が解決しようとする課題は、製造が容易で、ＭＯＳＦＥＴのオン抵抗の増加を抑制しつつリカバリ電流を低減できる半導体装置を提供することである。

【課題を解決するための手段】

【0009】

上記課題を解決するために、本発明の半導体装置は、第１導電型のドレイン領域と、前記ドレイン領域よりも上方に配置され、前記ドレイン領域よりも不純物濃度が低い第１導電型のドリフト領域と、前記ドリフト領域よりも上方に配置された第２導電型のボディ領域と、前記ボディ領域よりも上方に配置された第１導電型のソース領域と、前記ボディ領域と前記ソース領域とに接する第２導電型のチャネル領域と、前記チャネル領域に接するゲート絶縁膜と、前記ゲート絶縁膜に接するゲート電極と、前記ドレイン領域に電気的に接続されたドレイン電極と、前記ソース領域に電気的に接続されたソース電極と、前記ドリフト領域よりも上方、かつ、隣接する２つの前記ボディ領域の間に配置された第１導電型のＪＦＥＴ領域と、前記ボディ領域と前記ドリフト領域との間に配置され、第２導電型の不純物を６×１０^１１ｃｍ^－２以上１×１０^１３ｃｍ^－２以下の範囲で含む、第１導電型の低ライフタイム領域とを有し、前記低ライフタイム領域は前記ＪＦＥＴ領域と前記ドリフト領域との間には配置されていないことを特徴とする。

【発明の効果】

【0010】

本発明の半導体装置によれば、第２導電型の不純物を含む第１導電型の低ライフタイム領域により、製造が容易で、ＭＯＳＦＥＴのオン抵抗の増加を抑制しつつリカバリ電流を低減できる。

【図面の簡単な説明】

【0011】

【図1】実施例１の半導体装置の断面図。

【図2】実施例１の半導体装置における図１のＺ１－Ｚ１’方向の深さに対する不純物濃度プロファイル。

【図3】実施例２の半導体装置の断面図。

【図4】実施例３の半導体装置の斜視図。

【図5】実施例３の半導体装置における図４のＸ１－Ｘ１’断面図。

【図6】実施例３の半導体装置における図４のＸ２－Ｘ２’断面図。

【図7】実施例３の半導体装置における図４のＹ１－Ｙ１’断面図。

【図8】実施例４の半導体装置の断面図。

【発明を実施するための形態】

【0012】

以下、図面を用いて本発明の実施例を説明する。各図、各実施例において、同一または類似の構成要素については同じ符号を付け、重複する説明は省略する。

【実施例0013】

図１は、実施例１の半導体装置の断面図である。

【0014】

実施例１の半導体装置１は、第１導電型のドレイン領域１１と、ドレイン領域１１よりも上方に配置され、ドレイン領域１１よりも不純物濃度が低い第１導電型のドリフト領域１０と、ドリフト領域１０よりも上方に配置された第２導電型のボディ領域９と、ボディ領域９よりも上方に配置された第１導電型のソース領域３と、ボディ領域９とソース領域３とに接する第２導電型のチャネル領域５とを有する。

【0015】

なお、実施例１では、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明するが、これに限られず、第１導電型がｐ型、第２導電型がｎ型としてもよい。

【0016】

また、実施例１の半導体装置１は、チャネル領域５に接するゲート絶縁膜６と、ゲート絶縁膜６に接するゲート電極７と、ドレイン領域１１に電気的に接続されたドレイン電極１３と、ソース領域３に電気的に接続されたソース電極１２とを有する。

【0017】

ここで、実施例１の半導体装置１は、プレーナ型のＭＯＳＦＥＴであり、ゲート絶縁膜６およびゲート電極７はチャネル領域５の上方に配置されている。

【0018】

実施例１の半導体装置１は、ドリフト領域１０よりも上方、かつ、隣接する２つのボディ領域９の間に配置された第１導電型のＪＦＥＴ領域８を有する。ＪＦＥＴ領域８は、ドリフト領域１０よりも不純物濃度が高いことが望ましいが、これに限られず、不純物濃度がドリフト領域１０と同じでもよい。

【0019】

他にも、実施例１の半導体装置１は、層間絶縁膜１４を有するが、これに限られない。

【0020】

ここまでは一般的なＭＯＳＦＥＴの構造であり、細部の構造は図１に示したものに限られない。実施例１の半導体装置１は、例えばｎ＋型のＳｉＣ基板で形成することが可能であるが、これに限られない。また、例えばｎ＋型のＳｉＣ基板でｎ＋型のドレイン領域１１を形成し、エピタキシャル成長でｎ－型のドリフト領域１０を形成するなど、一般的な半導体装置の製造方法で製造が可能であるため、詳細な説明は省略する。

【0021】

ここで、実施例１の半導体装置１は、ＭＯＳＦＥＴの内蔵ダイオードのリカバリ電流を低減するために、ボディ領域９とドリフト領域１０との間に配置され、第２導電型の不純物を６×１０^１１ｃｍ^－２以上１×１０^１３ｃｍ^－２以下の範囲で含む、第１導電型の低ライフタイム領域４を有する構成とした。また、ＪＦＥＴ領域８とドリフト領域１０との間は、ＭＯＳＦＥＴ動作時の電流経路となるので、オン抵抗の増加を避けるために、ここには低ライフタイム領域４を配置しないようにした。すなわち、低ライフタイム領域４は、ＭＯＳＦＥＴ動作時の電流経路となるＪＦＥＴ領域８には重ならないように形成されている。なお、第２導電型をｐ型とした場合、低ライフタイム領域４は、第２導電型の不純物としてアルミニウムを有することが望ましい。ｐ型の不純物にはアルミニウムとボロンが知られているが、アルミニウムは特にホールのライフタイムを低減させる効果が高いため、リカバリ電流の低減には効果的である。

【0022】

第２導電型をｐ型とした場合の例で説明すると、リカバリ電流を低減するためには、キャリアであるホールを低ライフタイムにするのが効果的である。ここで、単にボディ領域９とドリフト領域１０との間にｎ型の低ライフタイム領域４を形成するだけでは、低ライフタイムの効果は小さい。ｎ型の不純物濃度を上げれば低ライフタイムの効果は大きくなるが、ｎ型の不純物濃度を上げすぎると、耐圧が落ちるという問題がある。

【0023】

そこで、実施例１の半導体装置１では、ｎ型の低ライフタイム領域４の中にｐ型の不純物を含ませることで、ｎ型の不純物濃度からｐ型の不純物濃度を差し引いた正味の不純物総量は低濃度にしつつ、キャリアであるホールを低ライフタイムにすることを実現した。なお、ボディ領域９の中にもｐ型の不純物は存在するが、ボディ領域９の中にはホールもたくさんあるので、ボディ領域９の中のｐ型の不純物はリカバリ電流の低減には寄与しない。したがって、ｎ型の低ライフタイム領域４の中にｐ型の不純物を含ませることがリカバリ電流を低減するのに有効である。

【0024】

また、従来のようにヘリウムまたはプロトンを注入することによってできる格子欠陥によって低ライフタイムを実現する方法では、部分的に低ライフタイム領域を形成することが難しいという問題があり、また、ウェハ全面に渡って低ライフタイム領域を形成する場合は、ＭＯＳＦＥＴ動作時の電流経路が含まれてしまうのでＭＯＳＦＥＴ動作時のオン抵抗が大きくなってしまうという問題があるが、実施例１の第２導電型の不純物を含む第１導電型の低ライフタイム領域４であれば、ＭＯＳＦＥＴ動作時の電流経路に低ライフタイム領域４が含まれないように精度よく形成するのがヘリウムまたはプロトンを部分的に注入するのに比べれば容易であるため、低ライフタイム領域４を追加したことによるオン抵抗の増加を抑制することができる。

【0025】

第２導電型の不純物を含む第１導電型の低ライフタイム領域４は、不純物の打ち戻しで製造することが可能である。第１導電型の不純物濃度と第２導電型の不純物濃度との差分が低ライフタイム領域４の濃度となる。打ち戻しの順序には特に制限はなく、第１導電型の不純物と第２導電型の不純物のどちらを先にしてもよい。また、第１導電型のＪＦＥＴ領域８の形成工程を兼ねてもよい。

【0026】

低ライフタイム領域４は、第１導電型の不純物濃度から第２導電型の不純物濃度を差し引いた正味の不純物総量が、ドリフト領域１０の不純物総量の１５％以下であることが望ましい。低ライフタイム領域４の中の第２導電型の不純物の量を多くするためには打ち戻す第１導電型の不純物のドーズ量を多くする必要があるが、ドーズ量を多くすると、正味の不純物総量が多くなり、耐圧が低下する。低ライフタイム領域４の正味の不純物総量がドリフト領域１０の不純物総量の１５％より大きくなると顕著な耐圧の劣化となるため、１５％以下に抑えることが望ましい。

【0027】

また、低ライフタイム領域４は、リカバリ電流の低減の効果を大きくするために、第２導電型の不純物のドーズ量を６×１０^１１ｃｍ^－２以上とすることが望ましいが、第１導電型の不純物の打ち戻し量を抑えるために、ドーズ量を１×１０^１３ｃｍ^－２以下の範囲とすることが望ましい。

【0028】

リカバリ電流の経路は、ボディ領域９とドリフト領域１０との間を通るので、低ライフタイム領域４は、ボディ領域９の下面の全体に形成することが望ましい。

【0029】

図２は、実施例１の半導体装置における図１のＺ１－Ｚ１’方向の深さに対する不純物濃度プロファイルである。図２において、縦軸は不純物濃度ＩＣをｌｏｇスケールで示しており、横軸は深さＤＰである。図２のｎとｐは、それぞれｎ型（第１導電型）とｐ型（第２導電型）の不純物濃度のプロファイルを示している。

【0030】

図２に示すように、第２導電型の不純物を含む第１導電型の低ライフタイム領域４は、第２導電型の不純物濃度のプロファイル（図２のｐ）が深さ方向にフラットな領域を有することが望ましい。これにより、第２導電型の不純物を含む第１導電型の低ライフタイム領域４を深く（厚く）形成することができる。このようなフラットな領域を有するプロファイルは、例えば、半導体基板の結晶軸とイオン注入の向きを合わせたチャネリング注入により形成することができる。図２では、第２導電型の不純物の注入を２回に分けて行っており、ボディ領域９を形成するための第２導電型の不純物の注入を通常のイオン注入で行い、低ライフタイム領域４を形成するためのフラットな領域を有する第２導電型の不純物の注入をチャネリング注入で行った例を示している。

【0031】

なお、実施例１では、一例として、ＪＦＥＴ領域８はｎ型、ボディ領域９はｐ型、ドリフト領域１０と低ライフタイム領域４は低濃度のｎ－型、ドレイン領域１１は高濃度のｎ＋型として図示しているが、実施例１で意図した動作を実現可能であればこれに限られない。例えば、ＪＦＥＴ領域８は低濃度のｎ－型であってもよい。

【0032】

また、実施例１における各構成要素の一例を以下に示すが、実施例１で意図した動作を実現可能であればこれに限られない。

【0033】

ドレイン領域１１は、ＳｉＣウェハであり、１×１０^１８ｃｍ^－３程度のｎ型の不純物（窒素）を含む。厚さは５０～５００ｕｍの範囲であるが、代表的な例では１５０ｕｍ程度である。

【0034】

ドリフト領域１０は、ＳｉＣウェハ上に形成されたＳｉＣのエピタキシャル層であり、１×１０^１４ｃｍ^－３から１×１０^１７ｃｍ^－３の範囲のｎ型の不純物（窒素）を含む。厚さは５～１００ｕｍの範囲である。代表的な例では、１×１０^１６ｃｍ^－３、厚さは１０ｕｍである。ドリフト領域１０でオフ状態での耐圧が決まる。代表的な例は耐圧１２００Ｖの仕様である。

【0035】

ボディ領域９は、ストライプ状に複数形成されており、ｐ型の不純物（アルミニウム）のイオン注入にて形成する。深さは１ｕｍ程度であり、濃度は１×１０^１８ｃｍ^－３程度である。

【0036】

ソース領域３は、ボディ領域９の内部に形成されており、深さ（厚さ）は０．４ｕｍ程度、濃度は１×１０^２０ｃｍ^－３程度である。

【0037】

チャネル領域５は、ボディ領域９の表面に形成ており、ｐ型の不純物（アルミニウム）のイオン注入にて形成する。深さは０．２ｕｍ程度であり、濃度は１×１０^１７ｃｍ^－３程度である。なお、チャネル領域５をボディ領域９と同じ濃度にしてもよい。この場合は、ボディ領域９の一部がチャネル領域５として機能する。

【0038】

ゲート絶縁膜６は、ＳｉＯ_２を主成分とする膜であり、厚さは５０ｎｍ程度である。ＳｉＣとＳｉＯ_２の界面付近には、界面特性を改善するために窒素が導入されている。

【0039】

ゲート電極７は、ｎ型の不純物を高濃度で含有するポリシリコンである。

【0040】

低ライフタイム領域４は、ボディ領域９の下面の全体に形成されており、ボディ領域９の底部をｎ型の不純物で打ち戻すことで形成する。ｐ型の不純物であるアルミニウムを６×１０^１１ｃｍ^－２以上含んでいる。

【0041】

ソース電極１２とドレイン電極１３は、アルミニウムなどの金属で形成されている。

【実施例0042】

実施例２は、実施例１の変形例であり、トレンチ型のＭＯＦＳＥＴに適用した実施例である。

【0043】

図３は、実施例２の半導体装置の断面図である。

【0044】

実施例２の半導体装置１は、ソース領域３およびチャネル領域５よりも深い位置まで形成されたトレンチ２を有し、ゲート絶縁膜６およびゲート電極７は、トレンチ２の内部に配置されている。

【0045】

なお、細部の構造は図３に示したものに限られない。例えば、トレンチ２は、図３に示すように２つのボディ領域９の間に配置されてトレンチ２の側面の両方がチャネル領域５に接するようになっていてもよいし、トレンチ２の側面の片側がチャネル領域５に接するようになっていてもよい。

【0046】

トレンチ構造を有するＭＯＳＦＥＴは、チャネル抵抗が低いため、大電流密度で使用することができる。このとき、内蔵ダイオードに流れるホール電流も大きくなるため、リカバリ電流が大きくなる。したがって、リカバリ電流を低減する必要性が高く、低ライフタイム領域４によってリカバリ電流を低減できることの効果が大きくなる。