(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024155042
(43)【公開日】2024-10-31
(54)【発明の名称】ＤＣ－ＤＣコンバータ
(51)【国際特許分類】
H02M 3/28 20060101AFI20241024BHJP
【ＦＩ】
H02M3/28 H
【審査請求】有
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2023069411
(22)【出願日】2023-04-20
(11)【特許番号】
(45)【特許公報発行日】2023-07-27
(71)【出願人】
【識別番号】000003942
【氏名又は名称】日新電機株式会社
(74)【代理人】
【識別番号】110000338
【氏名又は名称】弁理士法人 ＨＡＲＡＫＥＮＺＯ ＷＯＲＬＤ ＰＡＴＥＮＴ ＆ ＴＲＡＤＥＭＡＲＫ
(72)【発明者】
【氏名】清水 健介
(72)【発明者】
【氏名】前地 洋明
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730BB27
5H730DD03
5H730EE04
5H730EE07
5H730EE57
5H730EE59
5H730FD01
5H730FD11
5H730FD31
(57)【要約】
【課題】簡易な制御によって、様々な状況での送電を可能にすることを目的とする。
【解決手段】第１端子対（１３）に接続されたブリッジ回路（１０）と、第２端子対（２３）に接続されたブリッジ回路（２０）と、の間にトランス（Ｔｒ）を備えたＤＣ－ＤＣコンバータ（１）は、トランスについての換算電圧として表した第１端子対および第２端子対における端子管電圧のより大きくない方を第１電圧と称し、より小さくない方を第２電圧と称し、送電する電流、第１電圧および第２電圧に基づき、ブリッジ間位相差、第１レグ間位相差、および第２レグ間位相差を決定し、各スイッチング素子を制御する。
【選択図】図２
【解決手段】第１端子対（１３）に接続されたブリッジ回路（１０）と、第２端子対（２３）に接続されたブリッジ回路（２０）と、の間にトランス（Ｔｒ）を備えたＤＣ－ＤＣコンバータ（１）は、トランスについての換算電圧として表した第１端子対および第２端子対における端子管電圧のより大きくない方を第１電圧と称し、より小さくない方を第２電圧と称し、送電する電流、第１電圧および第２電圧に基づき、ブリッジ間位相差、第１レグ間位相差、および第２レグ間位相差を決定し、各スイッチング素子を制御する。
【選択図】図２
【特許請求の範囲】
【請求項1】
複数のスイッチング素子を含み、第１端子対の間に２つのレグを有したブリッジ回路と、
複数のスイッチング素子を含み、第２端子対の間に２つのレグを有したブリッジ回路と、
トランスを有し、前記２つのブリッジ回路の間に接続される変換部と、
前記２つのブリッジ回路の各スイッチング素子のスイッチングを制御する制御部と、を備えたＤＣ－ＤＣコンバータであって、
前記制御部は、
前記トランスについての換算電圧として表した、前記第１端子対および前記第２端子対における端子間電圧のうち、より大きくない方の端子間電圧を第１電圧Ｖｓｍａｌｌと称し、より小さくない方の端子間電圧を第２電圧Ｖｌａｒｇｅと称したとき、
前記第１端子対側から前記第２端子対側へと送電する電力または電流に応じて、前記第１電圧側における前記ブリッジ回路と、前記第２電圧側における前記ブリッジ回路と、の間のブリッジ間位相差φＢを決定し、
前記第１電圧の前記第２電圧に対する比と前記ブリッジ間位相差とに基づいて、前記第１電圧側の前記ブリッジ回路における前記２つのレグ間での第１レグ間位相差を決定し、
前記第１レグ間位相差に前記比を乗じて、前記第２電圧側の前記ブリッジ回路における前記２つのレグ間での第２レグ間位相差を決定し、
前記各スイッチング素子におけるデューティを一定として、決定した前記ブリッジ間位相差と前記第１レグ間位相差と前記第２レグ間位相差とに従って、前記各スイッチング素子のスイッチングを制御する、ＤＣ－ＤＣコンバータ。
複数のスイッチング素子を含み、第２端子対の間に２つのレグを有したブリッジ回路と、
トランスを有し、前記２つのブリッジ回路の間に接続される変換部と、
前記２つのブリッジ回路の各スイッチング素子のスイッチングを制御する制御部と、を備えたＤＣ－ＤＣコンバータであって、
前記制御部は、
前記トランスについての換算電圧として表した、前記第１端子対および前記第２端子対における端子間電圧のうち、より大きくない方の端子間電圧を第１電圧Ｖｓｍａｌｌと称し、より小さくない方の端子間電圧を第２電圧Ｖｌａｒｇｅと称したとき、
前記第１端子対側から前記第２端子対側へと送電する電力または電流に応じて、前記第１電圧側における前記ブリッジ回路と、前記第２電圧側における前記ブリッジ回路と、の間のブリッジ間位相差φＢを決定し、
前記第１電圧の前記第２電圧に対する比と前記ブリッジ間位相差とに基づいて、前記第１電圧側の前記ブリッジ回路における前記２つのレグ間での第１レグ間位相差を決定し、
前記第１レグ間位相差に前記比を乗じて、前記第２電圧側の前記ブリッジ回路における前記２つのレグ間での第２レグ間位相差を決定し、
前記各スイッチング素子におけるデューティを一定として、決定した前記ブリッジ間位相差と前記第１レグ間位相差と前記第２レグ間位相差とに従って、前記各スイッチング素子のスイッチングを制御する、ＤＣ－ＤＣコンバータ。
【請求項2】
前記第１レグ間位相差は、第１関係式（１）によって求まる位相差φｌａｒｇｅ１と、第２関係式（２）によって求まる位相差φｌａｒｇｅ２と、のうちより大きくない方の値とする、請求項１に記載のＤＣ－ＤＣコンバータ。
【数1】
【数2】
【請求項3】
前記制御部は、前記変換部を流れる交流電流において電流ゼロ区間を設けるように、前記第１レグ間位相差を決定する、請求項１に記載のＤＣ－ＤＣコンバータ。
【請求項4】
前記制御部は、前記ブリッジ間位相差φＢを、前記第１端子対側から前記第２端子対側へと送電する電力または電流を参照したフィードバック制御により決定する、請求項１から３のいずれか１項に記載のＤＣ－ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はＤＣ－ＤＣコンバータに関する。
【背景技術】
【0002】
直流電力の送電に、デュアルアアクティブブリッジ方式（以下、ＤＡＢと省略する）のＤＣ－ＤＣコンバータが広く用いられている。特許文献１には、所望の出力電流を作り出すためのスイッチングパターンを示すスイッチングモードマップが定義されている。スイッチングモードマップに従い制御することによって、１次側から２次側への送電（力行）および２次側から１次側への送電（回生）、ならびに、１次側から２次側への昇圧動作、１次側から２次側への降圧動作、および１次側と２次側とをバランスさせた定格電圧動作が可能である。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１６－１０１０８９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、上述のような従来技術はスイッチングモードマップに従い、複数のスイッチング素子を管理するために、各動作パターンを網羅した制御則を実装する必要があり、制御部のメモリの圧迫および制御の複雑化を招く。さらに、スイッチングモードマップはＤＣ－ＤＣコンバータを構成する各回路素子の回路定数によって変化するために、回路の構成に応じて、各制御則の設計をやり直す必要がある。また、複数の制御則を切り替えるために、制御則の変化時に挙動が急変化する。
【0005】
本発明の一態様は、簡易な制御によって、様々な状況での送電を可能にすることを目的とする。
【課題を解決するための手段】
【0006】
上記の課題を解決するために、本発明の一態様に係るＤＣ－ＤＣコンバータは、複数のスイッチング素子を含み、第１端子対の間に２つのレグを有したブリッジ回路と、複数のスイッチング素子を含み、第２端子対の間に２つのレグを有したブリッジ回路と、トランスを有し、前記２つのブリッジ回路の間に接続される変換部と、前記２つのブリッジ回路の各スイッチング素子のスイッチングを制御する制御部と、を備えたＤＣ－ＤＣコンバータであって、前記制御部は、前記トランスについての換算電圧として表した、前記第１端子対および前記第２端子対における端子間電圧のうち、より大きくない方の端子間電圧を第１電圧Ｖｓｍａｌｌと称し、より小さくない方の端子間電圧を第２電圧Ｖｌａｒｇｅと称したとき、前記第１端子対側から前記第２端子対側へと送電する電力または電流に応じて、前記第１電圧側における前記ブリッジ回路と、前記第２電圧側における前記ブリッジ回路と、の間のブリッジ間位相差φＢを決定し、前記第１電圧の前記第２電圧に対する比と前記ブリッジ間位相差とに基づいて、前記第１電圧側の前記ブリッジ回路における前記２つのレグ間での第１レグ間位相差を決定し、前記第１レグ間位相差に前記比を乗じて、前記第２電圧側の前記ブリッジ回路における前記２つのレグ間での第２レグ間位相差を決定し、前記各スイッチング素子におけるデューティを一定として、決定した前記ブリッジ間位相差と前記第１レグ間位相差と前記第２レグ間位相差とに従って、前記各スイッチング素子のスイッチングを制御する。
【発明の効果】
【0007】
本発明の一態様によれば、簡易な制御によって、様々な状況での送電を可能にできる。
【図面の簡単な説明】
【0008】
【図1】本実施形態に係るＤＣ－ＤＣコンバータの回路図である。
【図2】制御部の動作を示すブロック図である。
【図3】定格電圧動作における力行時の各スイッチング素子のタイミングチャートである。
【図4】定格電圧動作における力行時のグラフである。
【図5】定格電圧動作における回生時のグラフである。
【図6】定格電圧動作において出力電流を徐々に上げていった場合におけるグラフである。
【図7】昇圧動作における力行時の各スイッチング素子のタイミングチャートである。
【図8】昇圧動作における低出力での力行時のグラフである。
【図9】昇圧動作における高出力での力行時のグラフである。
【図10】昇圧動作における低出力での回生時のグラフである。
【図11】昇圧動作における高出力での回生時のグラフである。
【図12】昇圧動作において出力電流を徐々に上げていった場合におけるグラフである。
【図13】降圧動作における力行時の各スイッチング素子のタイミングチャートである。
【図14】降圧動作における低出力での力行時のグラフである。
【図15】降圧動作における高出力での力行時のグラフである。
【図16】降圧動作における低出力での回生時のグラフである。
【図17】降圧動作における高出力での回生時のグラフである。
【図18】降圧動作において出力電流を徐々に上げていった場合におけるグラフである。
【発明を実施するための形態】
【0009】
〔実施形態〕
以下、本発明の一実施形態について、詳細に説明する。図１は、本実施形態に係るＤＣ－ＤＣコンバータ１の回路図である。ＤＣ－ＤＣコンバータ１は、１次側ブリッジ回路１０と、２次側ブリッジ回路２０と、変換部３０と、制御部４０と、を備える。
以下、本発明の一実施形態について、詳細に説明する。図１は、本実施形態に係るＤＣ－ＤＣコンバータ１の回路図である。ＤＣ－ＤＣコンバータ１は、１次側ブリッジ回路１０と、２次側ブリッジ回路２０と、変換部３０と、制御部４０と、を備える。
【0010】
（ＤＣ－ＤＣコンバータ１の構成）
１次側ブリッジ回路１０は、第１端子対１３に接続されている。第１端子対１３の電圧、すなわち、端子１３ａから端子１３ｂに向けた電圧は電圧Ｖ１である。なお、第１端子対１３には、電源または負荷が接続されていてもよい。また、端子１３ｂに流れ込む電流は電流Ｉ１である。
１次側ブリッジ回路１０は、第１端子対１３に接続されている。第１端子対１３の電圧、すなわち、端子１３ａから端子１３ｂに向けた電圧は電圧Ｖ１である。なお、第１端子対１３には、電源または負荷が接続されていてもよい。また、端子１３ｂに流れ込む電流は電流Ｉ１である。
【0011】
２次側ブリッジ回路２０は、第２端子対２３に接続されている。第２端子対２３の電圧、すなわち、端子２３ａから端子２３ｂに向けた電圧は電圧Ｖ２である。なお、第２端子対２３には、電源または負荷が接続されていてもよい。また、端子２３ｂに流れ込む電流は電流Ｉ２である。
【0012】
なお、電圧Ｖ１、電圧Ｖ２、電流Ｉ１、および電流Ｉ２は、制御部４０が取得する時間平均値であり、後述する制御に用いる。
【0013】
ここで、本明細書では、１次側ブリッジ回路１０から２次側ブリッジ回路２０へと電力が伝送されることを「力行」という表現を用い、２次側ブリッジ回路２０から１次側ブリッジ回路１０へと電力が伝送されることを「回生」という表現を用いる。また、１次側ブリッジ回路１０側を「１次側」、２次側ブリッジ回路２０側を「２次側」とも称する。「力行」は、出力電力Ｐｏｕｔ＞０となる。「回生」は、出力電力Ｐｏｕｔ＜０となる。
【0014】
１次側ブリッジ回路１０は、４つのスイッチング素子Ｓ１～Ｓ４が設けられたフルブリッジ回路に、コンデンサ素子Ｃ１が並列に接続されている回路である。１次側ブリッジ回路１０は、第１レグ１１と、第２レグ１２と、コンデンサ素子Ｃ１とにより構成されている。第１レグ１１は、スイッチング素子Ｓ１とスイッチング素子Ｓ２とが直列に接続されて構成される。第２レグ１２は、スイッチング素子Ｓ３とスイッチング素子Ｓ４とが直列に接続されて構成される。
【0015】
２次側ブリッジ回路２０は、４つのスイッチング素子Ｓ５～Ｓ８が設けられたフルブリッジ回路に、コンデンサ素子Ｃ２が並列に接続されている回路である。２次側ブリッジ回路２０は、第３レグ２１と、第４レグ２２と、コンデンサ素子Ｃ２とにより構成されている。第３レグ２１は、スイッチング素子Ｓ５とスイッチング素子Ｓ６とが直列に接続されて構成される。第４レグ２２は、スイッチング素子Ｓ７とスイッチング素子Ｓ８とが直列に接続されて構成される。
【0016】
スイッチング素子Ｓ１～Ｓ８はそれぞれＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）またはその他のＦＥＴ（Field Effect Transistor）で構成できる。あるいは、スイッチング素子Ｓ１～Ｓ８は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、その他のトランジスタで構成されてもよい。
【0017】
変換部３０は、巻線比ｎのトランスＴｒと、リアクトルＬとを備え、１次側ブリッジ回路１０と２次側ブリッジ回路２０との間に接続される。図１の回路図においては、変換部３０のインダクタンス成分が、１次側に設けられたリアクトルＬとして等価的に表されている。
【0018】
ここで、リアクトルＬは、スイッチング素子Ｓ１とスイッチング素子Ｓ２との接続点と、トランスＴｒの１次側の巻線の一端に接続されているようにあらわされている。また、トランスＴｒの１次側の巻線の他端は、スイッチング素子Ｓ３とスイッチング素子Ｓ４との接続点に接続されているようにあらわされている。
【0019】
ここでは、リアクトルＬをトランスＴｒの１次側の巻線に接続するように記載したが、これに限定されない。また、リアクトルＬはトランスＴｒに含まれないインダクタンス成分を含めて表すが、現実のリアクトル素子は回路上に存在しなくても構わない。変換部３０に現実の素子としてのリアクトル素子が設けられる場合には、リアクトル素子は、トランスＴｒの１次側に配置されても、２次側に配置されても、あるいは両方に配置されてもよい。
【0020】
リアクトルＬは、トランスＴｒの漏れインダクタンスを含んでもよい。図１の回路図においては、トランスＴｒの２次側の巻線は、スイッチング素子Ｓ５とスイッチング素子Ｓ６との接続点およびスイッチング素子Ｓ７とスイッチング素子Ｓ８との接続点に接続されているように表されている。
【0021】
変換部３０の１次側の電圧、すなわち、スイッチング素子Ｓ３とスイッチング素子Ｓ４との接続点から、スイッチング素子Ｓ１とスイッチング素子Ｓ２との接続点までの電圧を、１次側交流電圧Ｖａｃ１とする。また、変換部３０の１次側の電流、すなわち、変換部３０と１次側ブリッジ回路１０との間に流れる電流を、１次側交流電流Ｉａｃ１とする。
【0022】
変換部３０の２次側の電圧、すなわち、スイッチング素子Ｓ７とスイッチング素子Ｓ８との接続点から、スイッチング素子Ｓ５とスイッチング素子Ｓ６との接続点までの電圧を、２次側交流電圧Ｖａｃ２とする。また、変換部３０の２次側の電流、すなわち、変換部３０と２次側ブリッジ回路２０との間に流れる電流を、２次側交流電流Ｉａｃ２とする。
【0023】
（ブロック図）
図２は、制御部４０の動作を示すブロック図である。制御部４０は、ブロック図に従って各スイッチング素子Ｓ１～Ｓ８を制御する。ブロック図では、各スイッチング素子同士の位相差を決定している。
図２は、制御部４０の動作を示すブロック図である。制御部４０は、ブロック図に従って各スイッチング素子Ｓ１～Ｓ８を制御する。ブロック図では、各スイッチング素子同士の位相差を決定している。
【0024】
（ブリッジ間位相差φＢ）
符号４１において、目標電流Ｉｒｅｆと、現在の出力電流Ｉｏｕｔとを比較する。なお、目標電流Ｉｒｅｆおよび出力電流Ｉｏｕｔは、２次側ブリッジ回路２０の電流Ｉ２の目標値と現在値であり、１次側から２次側への送電を正とする。つまり、符号４１では出力電流Ｉｏｕｔの目標電流Ｉｒｅｆに対する偏差を求めている。
符号４１において、目標電流Ｉｒｅｆと、現在の出力電流Ｉｏｕｔとを比較する。なお、目標電流Ｉｒｅｆおよび出力電流Ｉｏｕｔは、２次側ブリッジ回路２０の電流Ｉ２の目標値と現在値であり、１次側から２次側への送電を正とする。つまり、符号４１では出力電流Ｉｏｕｔの目標電流Ｉｒｅｆに対する偏差を求めている。
【0025】
符号４２において、該偏差に対してＰＩ制御を行う。ＰＩ制御をおこなった結果は、ブリッジ間位相差φＢとなる。ここで、ブリッジ間位相差φＢは、１次側ブリッジ回路１０と２次側ブリッジ回路２０との位相差である。ブリッジ間位相差φＢは、１次側交流電圧Ｖａｃ１および２次側交流電圧Ｖａｃ２に着目して、１次側交流電圧Ｖａｃ１が、２次側交流電圧Ｖａｃ２に対して進み位相の場合が正である。なお、ブリッジ間位相差φＢは負の値をとることもあり、正の値の場合は力行となり、負の値の場合は回生となる。また、ブリッジ間位相差φＢは、－π／２～π／２の範囲の値となる。
【0026】
（巻線比ｎ、第１電圧Ｖｓｍａｌｌおよび第２電圧Ｖｌａｒｇｅ）
トランスＴｒの巻線比ｎは、１次巻線の巻き数ｎ１と２次巻線の巻き数ｎ２とでもって、次のように表せる。
トランスＴｒの巻線比ｎは、１次巻線の巻き数ｎ１と２次巻線の巻き数ｎ２とでもって、次のように表せる。
【0027】
【数1】
【0028】
【数2】
符号４５において、ＶｓｍａｌｌおよびＶｌａｒｇｅを用いて次式によって、位相差φｌａｒｇｅ１を求める。
【0029】
【数3】
【0030】
【数4】
【0031】
【数5】
【0032】
なお、第１レグ間位相差φＬ＿ｌａｒｇｅは、トランスＴｒを流れる交流電流において電流ゼロ区間を設けるように、決定されている。
【0033】
（第２レグ間位相差φＬ＿ｓｍａｌｌ）
符号４８において、第１レグ間位相差φＬ＿ｌａｒｇｅに、第１電圧Ｖｓｍａｌｌの第２電圧Ｖｌａｒｇｅに対する比（Ｖｓｍａｌｌ／Ｖｌａｒｇｅ）を乗算することで、第２レグ間位相差φＬ＿ｓｍａｌｌを求める。
符号４８において、第１レグ間位相差φＬ＿ｌａｒｇｅに、第１電圧Ｖｓｍａｌｌの第２電圧Ｖｌａｒｇｅに対する比（Ｖｓｍａｌｌ／Ｖｌａｒｇｅ）を乗算することで、第２レグ間位相差φＬ＿ｓｍａｌｌを求める。
【0034】
第２レグ間位相差φＬ＿ｓｍａｌｌは、第２電圧Ｖｌａｒｇｅ側のブリッジ回路における２つのレグ間の位相差である。仮に、第２電圧Ｖｌａｒｇｅが１次側のブリッジ回路の場合、第２レグ間位相差φＬ＿ｓｍａｌｌは、第１レグ１１に対して第２レグ１２が進んでいる場合が正である。仮に、第２電圧Ｖｌａｒｇｅが２次側のブリッジ回路の場合、第２レグ間位相差φＬ＿ｓｍａｌｌは、第３レグ２１に対して第４レグ２２が進んでいる場合が正である。なお、第２レグ間位相差φＬ＿ｓｍａｌｌは常に正の値を取る。また、第２レグ間位相差φＬ＿ｓｍａｌｌは、０～πの範囲の値となる。
【0035】
（三角波比較）
符号４９において、決定されたブリッジ間位相差φＢ、第１レグ間位相差φＬ＿ｌａｒｇｅ、および第２レグ間位相差φＬ＿ｓｍａｌｌに従って、各スイッチング素子Ｓ１～Ｓ８のスイッチングを制御する。このとき、各スイッチング素子Ｓ１～Ｓ８のデューティは、例えば０．５として固定する。なお、各スイッチング素子Ｓ１～Ｓ８についての所要のスイッチングの位相差を生じさせるために、三角波と位相差に応じた値の大小を比較してスイッチングのタイミングを決定する、いわゆる三角波比較法を用いてもよい。
符号４９において、決定されたブリッジ間位相差φＢ、第１レグ間位相差φＬ＿ｌａｒｇｅ、および第２レグ間位相差φＬ＿ｓｍａｌｌに従って、各スイッチング素子Ｓ１～Ｓ８のスイッチングを制御する。このとき、各スイッチング素子Ｓ１～Ｓ８のデューティは、例えば０．５として固定する。なお、各スイッチング素子Ｓ１～Ｓ８についての所要のスイッチングの位相差を生じさせるために、三角波と位相差に応じた値の大小を比較してスイッチングのタイミングを決定する、いわゆる三角波比較法を用いてもよい。
【0036】
なお、制御信号を作る手段は限定されず、ブリッジ間位相差φＢ、第１レグ間位相差φＬ＿ｌａｒｇｅ、および第２レグ間位相差φＬ＿ｓｍａｌｌを考慮した任意の手段を用いてもよい。
【0037】
（動作パターン）
以降は、図２に示すブロック図に基づき、制御をおこなったときの動作を詳細に説明する。動作としては、電力の送電方向と、１次側と２次側との電圧差と、の二種類の観点で区分することができる。
以降は、図２に示すブロック図に基づき、制御をおこなったときの動作を詳細に説明する。動作としては、電力の送電方向と、１次側と２次側との電圧差と、の二種類の観点で区分することができる。
【0038】
電力の送電方向では、上述したように、１次側から２次側へと送電する場合を「力行」と称し、２次側から１次側へと送電する場合を「回生」と称する。また、１次側と２次側との電圧差では、大きく分けて３パターンあり、定格電圧動作、昇圧動作、および降圧動作がある。定格電圧動作は、１次側と２次側との換算電圧がほぼ釣り合っている状態である。昇圧動作は、１次側よりも２次側の電圧が大きい状態である。降圧動作は、１次側よりも２次側の電圧が小さい状態である。
【0039】
上述したブロック図では、電力の送電方向と、１次側と２次側との電圧差と、を合わせた合計６種類の動作パターンがあり、全て実行可能である。
【0040】
（定格電圧動作）
図３は、定格電圧動作における力行時の各スイッチング素子のタイミングチャートである。ここで、スイッチング素子Ｓ２、Ｓ４、Ｓ６、およびＳ８のオンオフは、それぞれスイッチング素子Ｓ１、Ｓ３、Ｓ５、およびＳ７のオンオフの逆位相である。なお、各スイッチング素子Ｓ１～Ｓ８の動作には、実際には短絡を防止するためのデッドタイムを設けるが、簡素化のためにここではデッドタイムを省略して記載している。
図３は、定格電圧動作における力行時の各スイッチング素子のタイミングチャートである。ここで、スイッチング素子Ｓ２、Ｓ４、Ｓ６、およびＳ８のオンオフは、それぞれスイッチング素子Ｓ１、Ｓ３、Ｓ５、およびＳ７のオンオフの逆位相である。なお、各スイッチング素子Ｓ１～Ｓ８の動作には、実際には短絡を防止するためのデッドタイムを設けるが、簡素化のためにここではデッドタイムを省略して記載している。
【0041】
なお、図３ではブリッジ間位相差が正の値であるため、力行となっているが、負の値では、回生となる。つまり、１次側交流電圧Ｖａｃ１が、２次側交流電圧Ｖａｃ２に対して遅れ位相の場合では、回生となる。
【0042】
図４は、定格電圧動作における力行時のグラフである。図５は、定格電圧動作における回生時のグラフである。図４および図５では、スイッチング素子Ｓ１、Ｓ３、Ｓ５、およびＳ７のグラフに関して記載しているが、スイッチング素子Ｓ２、Ｓ４、Ｓ６、およびＳ８のグラフでは、それぞれスイッチング素子Ｓ１、Ｓ３、Ｓ５、およびＳ７に対して半周期遅れた波形となっている。また、各スイッチング素子Ｓ１～Ｓ８のグラフは、それぞれの素子に印加される電圧と、流れる電流とを記載している。
【0043】
図４に示す定格電圧動作における力行時では、スイッチング素子Ｓ３、Ｓ４、Ｓ５、Ｓ６がＺＣＳ（Zero Current Switching）可能であり、低損失である。図５に示す定格電圧動作における回生時では、スイッチング素子Ｓ１、Ｓ２、Ｓ７、Ｓ８がＺＣＳ可能であり、低損失である。
【0044】
図６は、定格電圧動作において出力電流Ｉｏｕｔを徐々に上げていった場合におけるグラフである。図６に示すように、１次側交流電流Ｉａｃ１は、徐々に振幅が大きくなっていることがわかり、出力電流Ｉｏｕｔは時間が経つにつれて増大している。この場合においても、１次側交流電圧Ｖａｃ１および２次側交流電圧Ｖａｃ２は、振幅およびパルス幅において、大きな変化がない波形となっている。
【0045】
また、図６では、位相差φｌａｒｇｅ１と位相差φｌａｒｇｅ２との値の変化もプロットしてある。図６に示すように、定格電圧動作では、常に位相差φｌａｒｇｅ１の方が位相差φｌａｒｇｅ２よりも大きくない。そのため、常に、位相差φｌａｒｇｅ１が第１レグ間位相差φＬ＿ｌａｒｇｅとして制御されていることになる。
【0046】
（昇圧動作）
図７は、昇圧動作における力行時の各スイッチング素子のタイミングチャートである。ここで、スイッチング素子Ｓ２、Ｓ４、Ｓ６、およびＳ８のオンオフは、それぞれスイッチング素子Ｓ１、Ｓ３、Ｓ５、およびＳ７のオンオフの逆位相である。なお、各スイッチング素子Ｓ１～Ｓ８の動作には、実際には短絡を防止するためのデッドタイムを設けるが、簡素化のためにここではデッドタイムを省略して記載している。
図７は、昇圧動作における力行時の各スイッチング素子のタイミングチャートである。ここで、スイッチング素子Ｓ２、Ｓ４、Ｓ６、およびＳ８のオンオフは、それぞれスイッチング素子Ｓ１、Ｓ３、Ｓ５、およびＳ７のオンオフの逆位相である。なお、各スイッチング素子Ｓ１～Ｓ８の動作には、実際には短絡を防止するためのデッドタイムを設けるが、簡素化のためにここではデッドタイムを省略して記載している。
【0047】
なお、図７ではブリッジ間位相差が正の値であるため、力行となっているが、負の値では、回生となる。つまり、１次側交流電圧Ｖａｃ１が、２次側交流電圧Ｖａｃ２に対して遅れ位相の場合では、回生となる。
【0048】
図８は、昇圧動作における低出力での力行時のグラフである。図９は、昇圧動作における高出力での力行時のグラフである。図１０は、昇圧動作における低出力での回生時のグラフである。図１１は、昇圧動作における高出力での回生時のグラフである。図８～図１１では、スイッチング素子Ｓ１、Ｓ３、Ｓ５、およびＳ７のグラフに関して記載しているが、スイッチング素子Ｓ２、Ｓ４、Ｓ６、およびＳ８のグラフでは、それぞれスイッチング素子Ｓ１、Ｓ３、Ｓ５、およびＳ７に対して半周期遅れた波形となっている。また、各スイッチング素子Ｓ１～Ｓ８のグラフは、それぞれの素子に印加される電圧と、流れる電流とを記載している。
【0049】
図８に示す昇圧動作における低出力での力行時では、スイッチング素子Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６がＺＣＳ可能であり、低損失である。図９に示す昇圧動作における高出力での力行時では、スイッチング素子Ｓ３、Ｓ４、Ｓ５、Ｓ６がＺＣＳ可能であり、低損失である。
【0050】
図１０に示す昇圧動作における低出力での回生時では、スイッチング素子Ｓ１、Ｓ２、Ｓ５、Ｓ６、Ｓ７、Ｓ８がＺＣＳ可能であり、低損失である。図１１に示す昇圧動作における高出力での回生時では、スイッチング素子Ｓ１、Ｓ２、Ｓ７、Ｓ８がＺＣＳ可能であり、低損失である。
【0051】
図１２は、昇圧動作において出力電流Ｉｏｕｔを徐々に上げていった場合におけるグラフである。図１２に示すように、１次側交流電流Ｉａｃ１は、徐々に振幅が大きくなっていることがわかり、出力電流Ｉｏｕｔは時間が経つにつれて増大している。また、１次側交流電圧Ｖａｃ１および２次側交流電圧Ｖａｃ２は、振幅は変化がないが、パルス幅は時間が経つにつれて徐々に増大している。
【0052】
また、図１２では、位相差φｌａｒｇｅ１と位相差φｌａｒｇｅ２との値の変化もプロットしてある。図１２に示すように、昇圧動作では、位相差φｌａｒｇｅ１と位相差φｌａｒｇｅ２との大小関係が時刻ｔ１において変化している。
【0053】
低出力においては、位相差φｌａｒｇｅ２が位相差φｌａｒｇｅ１よりも大きくない。そのため、低出力においては、位相差φｌａｒｇｅ２が第１レグ間位相差φＬ＿ｌａｒｇｅとして制御されていることになる。
【0054】
対して、高出力においては、位相差φｌａｒｇｅ１が位相差φｌａｒｇｅ２よりも大きくない。そのため、低出力においては、位相差φｌａｒｇｅ１が第１レグ間位相差φＬ＿ｌａｒｇｅとして制御されていることになる。
【0055】
（降圧動作）
図１３は、降圧動作における力行時の各スイッチング素子のタイミングチャートである。ここで、スイッチング素子Ｓ２、Ｓ４、Ｓ６、およびＳ８のオンオフは、それぞれスイッチング素子Ｓ１、Ｓ３、Ｓ５、およびＳ７のオンオフの逆位相である。なお、各スイッチング素子Ｓ１～Ｓ８の動作には、実際には短絡を防止するためのデッドタイムを設けるが、簡素化のためにここではデッドタイムを省略して記載している。
図１３は、降圧動作における力行時の各スイッチング素子のタイミングチャートである。ここで、スイッチング素子Ｓ２、Ｓ４、Ｓ６、およびＳ８のオンオフは、それぞれスイッチング素子Ｓ１、Ｓ３、Ｓ５、およびＳ７のオンオフの逆位相である。なお、各スイッチング素子Ｓ１～Ｓ８の動作には、実際には短絡を防止するためのデッドタイムを設けるが、簡素化のためにここではデッドタイムを省略して記載している。
【0056】
なお、図１３ではブリッジ間位相差が正の値であるため、力行となっているが、負の値では、回生となる。つまり、１次側交流電圧Ｖａｃ１が、２次側交流電圧Ｖａｃ２に対して遅れ位相の場合では、回生となる。
【0057】
図１４は、降圧動作における低出力での力行時のグラフである。図１５は、降圧動作における高出力での力行時のグラフである。図１６は、降圧動作における低出力での回生時のグラフである。図１７は、降圧動作における高出力での回生時のグラフである。図１４～図１７では、スイッチング素子Ｓ１、Ｓ３、Ｓ５、およびＳ７のグラフに関して記載しているが、スイッチング素子Ｓ２、Ｓ４、Ｓ６、およびＳ８のグラフでは、それぞれスイッチング素子Ｓ１、Ｓ３、Ｓ５、およびＳ７に対して半周期遅れた波形となっている。また、各スイッチング素子Ｓ１～Ｓ８のグラフは、それぞれの素子に印加される電圧と、流れる電流とを記載している。
【0058】
図１４に示す降圧動作における低出力での力行時では、スイッチング素子Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、Ｓ８がＺＣＳ可能であり、低損失である。図１５に示す降圧動作における高出力での力行時では、スイッチング素子Ｓ３、Ｓ４、Ｓ５、Ｓ６がＺＣＳ可能であり、低損失である。
【0059】
図１６に示す降圧動作における低出力での回生時では、スイッチング素子Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ７、Ｓ８がＺＣＳ可能であり、低損失である。図１７に示す降圧動作における高出力での回生時では、スイッチング素子Ｓ１、Ｓ２、Ｓ７、Ｓ８がＺＣＳ可能であり、低損失である。
【0060】
図１８は、降圧動作において出力電流Ｉｏｕｔを徐々に上げていった場合におけるグラフである。図１８に示すように、１次側交流電流Ｉａｃ１は、徐々に振幅が大きくなっていることがわかり、出力電流Ｉｏｕｔは時間が経つにつれて増大している。また、１次側交流電圧Ｖａｃ１および２次側交流電圧Ｖａｃ２は、振幅は変化がないが、パルス幅は時間が経つにつれて徐々に増大している。
【0061】
また、図１８では、位相差φｌａｒｇｅ１と位相差φｌａｒｇｅ２との値の変化もプロットしてある。図１２に示すように、降圧動作では、位相差φｌａｒｇｅ１と位相差φｌａｒｇｅ２との大小関係が時刻ｔ２において変化している。
【0062】
低出力においては、位相差φｌａｒｇｅ２が位相差φｌａｒｇｅ１よりも大きくない。そのため、低出力においては、位相差φｌａｒｇｅ２が第１レグ間位相差φＬ＿ｌａｒｇｅとして制御されていることになる。
【0063】
対して、高出力においては、位相差φｌａｒｇｅ１が位相差φｌａｒｇｅ２よりも大きくない。そのため、低出力においては、位相差φｌａｒｇｅ１が第１レグ間位相差φＬ＿ｌａｒｇｅとして制御されていることになる。
【0064】
（位相差φｌａｒｇｅ１および位相差φｌａｒｇｅ２について）
上述したように、定格電圧動作と、昇降動作の高出力時と、降圧動作の高出力と、において、位相差φｌａｒｇｅ１が制御に用いられる。ここで、位相差φｌａｒｇｅ１が制御に用いられる場合において、ブリッジ間位相差φＢと第２レグ間位相差φＬ＿ｓｍａｌｌとの和がπより大きくなると、交流電流における電流ゼロ区間がなくなりＺＣＳができるレグの数が減少する。そのため、これらの場合では、スイッチング損失が増加する。
上述したように、定格電圧動作と、昇降動作の高出力時と、降圧動作の高出力と、において、位相差φｌａｒｇｅ１が制御に用いられる。ここで、位相差φｌａｒｇｅ１が制御に用いられる場合において、ブリッジ間位相差φＢと第２レグ間位相差φＬ＿ｓｍａｌｌとの和がπより大きくなると、交流電流における電流ゼロ区間がなくなりＺＣＳができるレグの数が減少する。そのため、これらの場合では、スイッチング損失が増加する。
【0065】
また、１次側交流電流Ｉａｃ１および２次側交流電流Ｉａｃ２の波形が、電流値がゼロの直線となす形状が四角形となっている。これは、交流電流における電流ゼロ区間がなくなっており、電流が流れる方向に波形がオフセットしたような状態になるためである。そのため、波形と電流値がゼロの直線となす形状の面積が大きくなり易く、高出力での送電が可能となっている。
【0066】
昇圧動作の低出力時と、降圧動作の低出力時と、において、位相差φｌａｒｇｅ２が制御に用いられる。位相差φｌａｒｇｅ２が制御に用いられる場合において、ブリッジ間位相差φＢと第２レグ間位相差φＬ＿ｓｍａｌｌとの和が第１レグ間位相差φＬ＿ｌａｒｇｅ以上になると、無効電流の割合が増えてしまい、効率よく出力を出すことが困難になる。
【0067】
また、１次側交流電流Ｉａｃ１および２次側交流電流Ｉａｃ２の波形が、電流値がゼロの直線となす形状が三角形となっている。そのため、波形と電流値がゼロの直線となす形状の面積が小さくなり易く、低出力での送電となってしまう。
【0068】
（作用・効果）
上述したように、力行・回生および定格電圧動作・昇圧動作・降圧動作の、どの動作パターンにおいても、常に４個以上のスイッチング素子においてＺＣＳが可能である。そのため、低損失にスイッチングすることができる。
上述したように、力行・回生および定格電圧動作・昇圧動作・降圧動作の、どの動作パターンにおいても、常に４個以上のスイッチング素子においてＺＣＳが可能である。そのため、低損失にスイッチングすることができる。
【0069】
また、位相差φｌａｒｇｅ１と位相差φｌａｒｇｅ２とが等しい値になった段階において、第１レグ間位相差φＬ＿ｌａｒｇｅとなる位相差が切り替わるため、連続した動作が可能である。そのため、制御が急変動しなく安定性が高い。
【0070】
〔変形例〕
位相差φｌａｒｇｅ１および位相差φｌａｒｇｅ２を導出する式は、上述した式に制限されない。例えば、補正を行う定数項または係数を追加してもよい。これら補正を追加することによって、条件式の挙動を調整することができるようになり、トランスＴｒなどの特性に応じた損失を含めたトータルロスを低減することができるようになる。
位相差φｌａｒｇｅ１および位相差φｌａｒｇｅ２を導出する式は、上述した式に制限されない。例えば、補正を行う定数項または係数を追加してもよい。これら補正を追加することによって、条件式の挙動を調整することができるようになり、トランスＴｒなどの特性に応じた損失を含めたトータルロスを低減することができるようになる。
【0071】
また、実施形態においては、出力電流Ｉｏｕｔを用いて制御を行ったが、出力電力を用いて制御を行ってもよい。
【0072】
〔まとめ〕
上記の課題を解決するために、本発明の態様１に係るＤＣ－ＤＣコンバータは、複数のスイッチング素子を含み、第１端子対の間に２つのレグを有したブリッジ回路と、複数のスイッチング素子を含み、第２端子対の間に２つのレグを有したブリッジ回路と、トランスを有し、前記２つのブリッジ回路の間に接続される変換部と、前記２つのブリッジ回路の各スイッチング素子のスイッチングを制御する制御部と、を備えたＤＣ－ＤＣコンバータであって、前記制御部は、前記トランスについての換算電圧として表した、前記第１端子対および前記第２端子対における端子間電圧のうち、より大きくない方の端子間電圧を第１電圧Ｖｓｍａｌｌと称し、より小さくない方の端子間電圧を第２電圧Ｖｌａｒｇｅと称したとき、前記第１端子対側から前記第２端子対側へと送電する電力または電流に応じて、前記第１電圧側における前記ブリッジ回路と、前記第２電圧側における前記ブリッジ回路と、の間のブリッジ間位相差φＢを決定し、前記第１電圧の前記第２電圧に対する比と前記ブリッジ間位相差とに基づいて、前記第１電圧側の前記ブリッジ回路における前記２つのレグ間での第１レグ間位相差を決定し、前記第１レグ間位相差に前記比を乗じて、前記第２電圧側の前記ブリッジ回路における前記２つのレグ間での第２レグ間位相差を決定し、前記各スイッチング素子におけるデューティを一定として、決定した前記ブリッジ間位相差と前記第１レグ間位相差と前記第２レグ間位相差とに従って、前記各スイッチング素子のスイッチングを制御する。
上記の課題を解決するために、本発明の態様１に係るＤＣ－ＤＣコンバータは、複数のスイッチング素子を含み、第１端子対の間に２つのレグを有したブリッジ回路と、複数のスイッチング素子を含み、第２端子対の間に２つのレグを有したブリッジ回路と、トランスを有し、前記２つのブリッジ回路の間に接続される変換部と、前記２つのブリッジ回路の各スイッチング素子のスイッチングを制御する制御部と、を備えたＤＣ－ＤＣコンバータであって、前記制御部は、前記トランスについての換算電圧として表した、前記第１端子対および前記第２端子対における端子間電圧のうち、より大きくない方の端子間電圧を第１電圧Ｖｓｍａｌｌと称し、より小さくない方の端子間電圧を第２電圧Ｖｌａｒｇｅと称したとき、前記第１端子対側から前記第２端子対側へと送電する電力または電流に応じて、前記第１電圧側における前記ブリッジ回路と、前記第２電圧側における前記ブリッジ回路と、の間のブリッジ間位相差φＢを決定し、前記第１電圧の前記第２電圧に対する比と前記ブリッジ間位相差とに基づいて、前記第１電圧側の前記ブリッジ回路における前記２つのレグ間での第１レグ間位相差を決定し、前記第１レグ間位相差に前記比を乗じて、前記第２電圧側の前記ブリッジ回路における前記２つのレグ間での第２レグ間位相差を決定し、前記各スイッチング素子におけるデューティを一定として、決定した前記ブリッジ間位相差と前記第１レグ間位相差と前記第２レグ間位相差とに従って、前記各スイッチング素子のスイッチングを制御する。
【0073】
上記の構成によれば、力行・回生および定格電圧動作・昇圧動作・降圧動作の、どの動作パターンにおいても、少なくとも４個のスイッチング素子においてＺＣＳが可能となりスイッチング損失を低減することができる。
【0074】
本発明の態様２に係るＤＣ－ＤＣコンバータは、前記態様１において、前記第１レグ間位相差は、第１関係式（１）によって求まる位相差φｌａｒｇｅ１と、第２関係式（２）によって求まる位相差φｌａｒｇｅ２と、のうちより大きくない方の値としてもよい。
【0075】
上記の構成によれば、送電する電流または電力に対し、制御量の各位相差が連続した値をとることになり、シームレスな制御が可能になる。
【0076】
本発明の態様３に係るＤＣ－ＤＣコンバータは、前記態様１または２において、前記制御部は、前記変換部を流れる交流電流において電流ゼロ区間を設けるように、前記第１レグ間位相差を決定してもよい。
【0077】
上記の構成によれば、低損失で幾つかのスイッチング素子をスイッチングすることができる。
【0078】
本発明の態様４に係るＤＣ－ＤＣコンバータは、前記態様１から３のいずれかにおいて、前記制御部は、前記ブリッジ間位相差φＢを、前記第１端子対側から前記第２端子対側へと送電する電力または電流を参照したフィードバック制御により決定してもよい。
【0079】
上記の構成によれば、ブリッジ間位相差でもって、送電する電力または電流を制御することができる。
【0080】
〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【符号の説明】
【0081】
１ ＤＣ－ＤＣコンバータ
１０ １次側ブリッジ回路
１１ 第１レグ
１２ 第２レグ
１３ 第１端子対
２０ ２次側ブリッジ回路
２１ 第３レグ
２２ 第４レグ
２３ 第２端子対
３０ 変換部
４０ 制御部
Ｔｒ トランス
１０ １次側ブリッジ回路
１１ 第１レグ
１２ 第２レグ
１３ 第１端子対
２０ ２次側ブリッジ回路
２１ 第３レグ
２２ 第４レグ
２３ 第２端子対
３０ 変換部
４０ 制御部
Ｔｒ トランス
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】