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特開2024-155277試験制御プログラム,試験システムおよび試験方法
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024155277
(43)【公開日】2024-10-31
(54)【発明の名称】試験制御プログラム,試験システムおよび試験方法
(51)【国際特許分類】
   G01R 31/28 20060101AFI20241024BHJP
   G01R 31/3187 20060101ALI20241024BHJP
   H01L 21/822 20060101ALI20241024BHJP
   H01L 21/66 20060101ALI20241024BHJP
【FI】
G01R31/28 A
G01R31/3187
G01R31/28 V
H01L27/04 T
H01L21/66 B
【審査請求】未請求
【請求項の数】5
【出願形態】OL
(21)【出願番号】P 2023069881
(22)【出願日】2023-04-21
(71)【出願人】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】110003649
【氏名又は名称】弁理士法人真田特許事務所
(74)【代理人】
【識別番号】100189201
【弁理士】
【氏名又は名称】横田 功
(72)【発明者】
【氏名】▲柳▼田 昌宏
(72)【発明者】
【氏名】山崎 巌
【テーマコード(参考)】
2G132
4M106
5F038
【Fターム(参考)】
2G132AA03
2G132AB02
2G132AB07
2G132AD08
2G132AK29
2G132AL07
4M106AA01
4M106AA02
4M106BA01
4M106CA04
4M106CA09
4M106DD03
4M106DJ02
5F038DF04
5F038DT12
5F038DT15
5F038DT17
(57)【要約】      (修正有)
【課題】試験対象に対して効率的に試験を行なう。
【解決手段】試験対象に対して第1の試験を行なうことで得た第1の試験結果に基づき、前記試験対象に対する第1評価値を設定し、前記第1評価値に基づいて設定した初回試験条件下において、前記試験対象に対する第2の試験を行ない、前記第2の試験を行なうことで得た第2の試験結果に応じて補正した試験条件下において、前記試験対象に対する第3の試験を行なう処理をプロセッサに実行させる。
【選択図】図6
【特許請求の範囲】
【請求項1】
試験対象に対して第1の試験を行なうことで得た第1の試験結果に基づき、前記試験対象に対する第1評価値を設定し、
前記第1評価値に基づいて設定した初回試験条件下において、前記試験対象に対する第2の試験を行ない、
前記第2の試験を行なうことで得た第2の試験結果に応じて補正した試験条件下において、前記試験対象に対する第3の試験を行なう
処理をプロセッサに実行させることを特徴とする試験制御プログラム。
【請求項2】
前記第3の試験の後に、
先に行なった試験の結果に応じた試験条件の補正と、
補正された前記試験条件下での前記試験対象に対する試験とを終了条件が満たされるまで繰り返し実行する
処理を前記プロセッサに実行させることを特徴とする請求項1に記載の試験制御プログラム。
【請求項3】
複数の試験対象に対する前記第1評価値と前記第3の試験の結果とに基づき、前記第1評価値を生成する第1評価生成手法の更新を行なう
処理を前記プロセッサに実行させることを特徴とする請求項1または2に記載の試験制御プログラム。
【請求項4】
試験対象に対して第1の試験を行なう第1試験部と、
前記試験対象に対する第2の試験を行なう第2試験部と、
前記第1試験部が前記第1の試験により得た第1の試験結果に基づき、前記試験対象に対する第1評価値を設定する第1評価値設定部と、
前記第1評価値に基づいて設定した初回試験条件下において、前記第2試験部に、前記試験対象に対する第2の試験を行なわせる第1制御部と、
前記第2の試験を行なうことで得た第2の試験結果に応じて補正した試験条件下において、前記第2試験部に、前記試験対象に対する第3の試験を行なわせる第2制御部と、
を有することを特徴とする試験システム。
【請求項5】
試験対象に対して第1の試験を行なうことで得た第1の試験結果に基づき、前記試験対象に対する第1評価値を設定し、
前記第1評価値に基づいて設定した初回試験条件下において、前記試験対象に対する第2の試験を行ない、
前記第2の試験を行なうことで得た第2の試験結果に応じて補正した試験条件下において、前記試験対象に対する第3の試験を行なう
処理をプロセッサが実行することを特徴とする試験方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、試験制御プログラム,試験システムおよび試験方法に関する。
【背景技術】
【0002】
プロセッサなどの複雑な機能を有するLSI(Large Scale Integration)に対して、SLT(System Lebel Test)と呼ばれる試験を行なうことが知られている。
【0003】
SLTにおいては、LSIが搭載される装置相当の試験機を用いて実動作に近い試験環境を立ち上げて試験プログラムを実行することで、LSIが、搭載されるシステム上で正しく動作するかを検証する。
【0004】
また、SLTでは、例えば、動作上限周波数による性能ランク分けや動作下限電圧による消費電力ランク分け等、LSIのランク分けを行なう場合がある。
【0005】
半導体装置の試験方法として、例えば、前工程においてウェハ状態でのランク分け試験を行ない、後工程において、前工程でのランク分け試験の結果を参照し、パッケージングされた状態で行なうランク分け試験の条件を選択する手法が知られている(引用文献1等参照)。
【0006】
以下、前工程における試験を予測試験という場合があり、予測試験によってランク分けされたランクを予測ランクという場合がある。また、後工程における試験を実試験という場合があり、実試験によってランク分けされたランクを実ランクという場合がある。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2006-267056号公報
【特許文献2】特開2013-002892号公報
【特許文献3】特開2002-237505号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
DRAM(Dynamic Random Access Memory)などの、比較的、簡単な機能を有するLSIでは、予測ランクと実ランクとの差が小さい。これに対して、プロセッサなどの比較的、複雑な機能を有するLSIでは、予測ランクと実ランクとに差が多く生じる場合がある。
【0009】
これは、予測試験に主に用いられるLSIテスタが汎用試験機であるのに対して、実試験で用いられるSLTにおいては専用試験機が用いられることで、例えば、消費電力の大小や、クロックの連続動作の可/不可、回路の動作効率等、種々の点で相違することに起因する。
【0010】
そして、予測ランクと実ランクとに差異が生じた場合には、以下の問題が生じる。
【0011】
すなわち、実ランクより低い予測ランクが付与されたLSIは、予測ランクより上のランクで出荷できた可能性があるのに、実際には低い予測ランクで出荷されることで利益が減少する。
【0012】
また、実ランクより高い予測ランクが付与されたLSIは、予測ランクより下のランクで出荷できた可能性があったにもかかわらず、不良品として扱われ出荷不可となることで利益が減少する。
【0013】
1つの側面では、本発明は、試験対象に対して効率的に試験を行なうことを目的とする。
【課題を解決するための手段】
【0014】
このため、この試験制御プログラムは、試験対象に対して第1の試験を行なうことで得た第1の試験結果に基づき、前記試験対象に対する第1評価値を設定し、前記第1評価値に基づいて設定した初回試験条件下において、前記試験対象に対する第2の試験を行ない、前記第2の試験を行なうことで得た第2の試験結果に応じて補正した試験条件下において、前記試験対象に対する第3の試験を行なう処理をプロセッサに実行させる。
【発明の効果】
【0015】
一実施形態によれば、試験対象に対する試験精度を向上させることができる。
【図面の簡単な説明】
【0016】
図1】一実施形態に係る試験システムの構成を模式的に示す図である。
図2】一実施形態に係る試験システムの前工程試験部としての機能を実現するためのハードウェア構成を例示する図である。
図3】一実施形態に係る試験システムの後工程試験部としての機能を実現するためのハードウェアを例示する図である。
図4】一実施形態に係る試験システムの試験制御装置の機能を実現するコンピュータのハードウェア(HW)構成例を示すブロック図である。
図5】一実施形態に係る試験システムにおけるランク条件情報を例示する図である。
図6】一実施形態に係る試験システムにおけるプロセッサを対象とする試験の処理を説明するためのフローチャートである。
図7】一実施形態に係る試験システムの開発フェーズにおける処理を説明するためのフローチャートである。
図8】一実施形態に係る試験システムの量産フェーズにおける前工程試験の処理を説明するためのフローチャートである。
図9】一実施形態に係る試験システムの量産フェーズにおける後工程試験の処理を説明するためのフローチャートである。
図10】一実施形態に係る試験システムの最適化処理部の処理を説明するためのフローチャートである。
図11】一実施形態に係る試験システムの量産フェーズにおける後工程試験の処理に、予測式の最適化を組み合わせて実行する場合の処理を説明するためのフローチャートである。
図12】一実施形態に係る試験システムにより行なった試験結果を説明するための図である。
図13】一実施形態に係る試験システムにより行なった試験結果を説明するための図である。
図14】一実施形態に係る試験システムにより行なった試験結果を説明するための図である。
図15】一実施形態に係る試験システムの量産フェーズにおける、予測式の最適化完了後の後工程試験の処理を説明するためのフローチャートである。
図16】一実施形態に係る試験システムの量産フェーズにおける後工程試験の処理に、予測式の最適化と補正ランク試験とを組み合わせて実行する場合の処理を説明するためのフローチャートである。
【発明を実施するための形態】
【0017】
以下、図面を参照して本試験制御プログラム,試験システムおよび試験方法に係る実施の形態を説明する。ただし、以下に示す実施形態はあくまでも例示に過ぎず、実施形態で明示しない種々の変形例や技術の適用を排除する意図はない。すなわち、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。また、各図は、図中に示す構成要素のみを備えるという趣旨ではなく、他の機能等を含むことができる。
【0018】
(A)構成
図1は一実施形態に係る試験システム1の構成を模式的に示す図である。
【0019】
試験システム1は、試験対象の試験を行なう。試験対象は、被取付機器に取り付けられた状態で(搭載されて)機能する部品装置である。
【0020】
本実施形態においては、試験対象がLSIであり、より具体的には、プロセッサである例を示す。プロセッサもしくはLSIは試験対象の一例である。また、プロセッサは情報処理装置に搭載されて使用される。プロセッサが取り付けられる情報処理装置は被取付機器の一例である。
【0021】
プロセッサの製造工程には、例えば、ウェハ上にプロセッサのデバイス(回路)を形成する第1の製造工程と、形成された回路を切り離して(ダイシング)、個々のデバイスをパッケージングする第2の製造工程とが含まれる。
【0022】
プロセッサにおいては、例えば、複数種類のROSC(Ring Oscillator)回路を内蔵してよい。
【0023】
また、プロセッサの製造には、開発フェーズ(試作フェーズ)と量産フェーズとが含まれる。開発フェーズにおける試作において性能等の所定の条件を満たすことを確認されたプロセッサが、量産化フェーズにおいて量産される。
【0024】
これらの開発フェーズおよび量産フェーズのいずれにおいても、プロセッサは、第1の製造工程と第2の製造工程を経て製造される。
【0025】
プロセッサの製造に伴って、プロセッサの試験が行なわれる。プロセッサの試験工程には、単体のプロセッサに対して試験を行なう前工程試験と、プロセッサをSLT装置21(図3参照)に搭載してシステム単位で試験を行なう後工程試験とが含まれる。前工程試験を単に前工程と表す場合があり、後工程試験を単に後工程と表す場合がある。また、前工程試験を単体試験と表す場合があり、後工程試験を装置試験と表す場合がある。
【0026】
前工程試験は、プロセッサの製造工程における第1の製造工程および第2の製造工程と並行して実施される。第1の製造工程で製造されたウェハ上のデバイスの試験が第1前工程試験装置11を用いて行なわれ、第2の製造工程で製造されたプロセッサの試験が第2前工程試験装置12を用いて行なわれる。
【0027】
図2は一実施形態に係る試験システム1の前工程試験部10としての機能を実現するためのハードウェア構成を例示する図、図3はその後工程試験部20としての機能を実現するためのハードウェアを例示する図である。
【0028】
前工程試験部10としての機能は、図2に示すように、第1前工程試験装置11,第2前工程試験装置12,LSIテスタ113,123および試験制御装置100により実現される。
【0029】
第1前工程試験装置11は、ウェハ上に形成されたデバイスの試験を行なうウェハ試験装置である。
【0030】
第1前工程試験装置11は、ステージ111とプローブ112とLSIテスタ113とを有する。ステージ111上において、試験対象のウェハにプローブ112が接続され、LSIテスタ113が、例えば、ウェハ上の個々のデバイスにテスト信号をプローブ112を介して与え、デバイスからの応答を試験結果として収集する。
【0031】
第1前工程試験装置11において、LSIテスタ113は、デバイスの静止電源電流を測定してよい。また、LSIテスタ113は、デバイス(プロセッサ)に内蔵された複数のROSC回路のうちの少なくとも一部の発振周波数を測定してよい。LSIテスタ113は、例えば、プロセッサに内蔵されている28種のROSCの発振周波数を測定してよい。
【0032】
すなわち、第1前工程試験装置11において、LSIテスタ113は、静止電源電流と、各プロセッサに内蔵されている28種のROSCの発振周波数とを測定することで、合計で29種の数値(特性情報)を収集してよい。LSIテスタ113が収集した試験結果は、試験制御装置100に入力される。
【0033】
第2前工程試験装置12は、パッケージングされたプロセッサの試験を行なうパッケージ試験装置である。
【0034】
第2前工程試験装置12は、ソケット122と冷却器124とLSIテスタ123とを有する。ソケット122に試験対象のプロセッサ(試験対象プロセッサ)が取り付けられるとともに、当該プロセッサに冷却器124が取り付けられる。LSIテスタ123が、プロセッサに、例えば、テスト信号をソケット122を介して入力し、このプロセッサからの応答を試験結果として取得する。
【0035】
第2前工程試験装置12において、LSIテスタ123は、試験項目としてプロセッサの静止電源電流を測定してよい。また、LSIテスタ123は、試験項目として、プロセッサに内蔵された複数のROSC回路のうちの少なくとも一部の発振周波数を測定してよい。LSIテスタ123は複数の試験項目について測定を行なってよい。LSIテスタ123は、例えば、プロセッサに内蔵されている28種のROSCの発振周波数を測定してよい。
【0036】
すなわち、第2前工程試験装置12において、LSIテスタ123は、静止電源電流と、各プロセッサに内蔵されている28種のROSCの発振周波数とを測定することで、合計で29種の数値(特性情報)を収集してよい。LSIテスタ123が収集した試験結果は、試験制御装置100に入力される。
【0037】
前工程試験部10は、プロセッサ(試験対象)に対して第1の試験(前工程試験,単体試験)を行なう第1試験部に相当する。
【0038】
後工程試験部20としての機能は、図3に示すように、SLT装置21および試験制御装置100により実現される。
【0039】
SLT装置21は、試験対象プロセッサが試験条件下で正常に動作するかを検証することで、プロセッサのランク分けを行なう試験装置である。SLT装置21は、プロセッサが搭載される製品に近い動作条件で行なわれるSLTを実現する。
【0040】
SLT装置21は、一例として、図3に示すように、メモリ211,取り付け部212,冷却機213,IO(Input Output)カード214,記憶装置215,コンソール216および電源217を有する。
【0041】
IOカード214は、SLT装置21において、試験対象プロセッサに入出力装置を接続するための拡張カードである。図3に示す例においては、試験対象プロセッサに、IOカード214を介して記憶装置215およびコンソール216が接続されている。
【0042】
記憶装置215にはOS(Operating System)や試験プログラム,試験用データ等が格納されている。記憶装置215としては、HDD(Hard Disk Drive)等の磁気ディスク装置、SSD(Solid State Drive)等の半導体ドライブ装置、不揮発性メモリ等の各種記憶装置が挙げられる。不揮発性メモリとしては、例えば、フラッシュメモリ、SCM(Storage Class Memory)、ROM(Read Only Memory)等が挙げられる。
【0043】
取り付け部212には、試験対象プロセッサが取り付けられる。SLT装置21は、取り付け部212に試験対象プロセッサを取り付けることでコンピュータとして機能する。
【0044】
取り付け部212に取り付けられたプロセッサは、記憶装置215に格納されたOSや試験プログラムを実行する。
【0045】
メモリ211には、試験対象プロセッサが実行するプログラムや処理するデータが一時的に格納される。
【0046】
コンソール216には、試験対象プロセッサが試験プログラムを実行する過程で出力される各種情報等が表示される。
【0047】
SLT装置21には、各種のセンサが備えられており、試験対象プロセッサが試験プログラムを実行する過程でSLT装置21における種々の情報が測定される。例えば、SLT装置21においては、試験項目として試験対象プロセッサの動作下限電圧を測定してよい。プロセッサにおいては、電圧が低い方が低消費電力の製品として取り扱われる。本実施形態においては、動作下限電圧がプロセッサのランクを決定する指標として用いられる。SLT装置21による試験結果をプロセッサのランク指標といってよい。SLT装置21においては、複数の試験項目について測定を行なってよい。
【0048】
SLT装置21により測定される試験項目の値は、後述する試験制御装置100において、プロセッサのランクの指標として用いられる。
【0049】
後工程試験部20は、プロセッサ(試験対象)に対する第2の試験(後工程試験,SLT試験,初回ランク試験)を行なう第2試験部に相当する。
【0050】
SLT装置21において測定された結果(例えば、動作下限電圧)は試験制御装置100に入力される。
【0051】
試験制御装置100は、前工程試験部10および後工程試験処理部22によるプロセッサの試験を制御する。
【0052】
試験制御装置100の機能は、1台のコンピュータにより実現されてもよいし、2台以上のコンピュータにより実現されてもよい。さらに、試験制御装置100の機能のうちの少なくとも一部は、クラウド環境により提供されるHW(Hardware)リソース及びNW(Network)リソースを用いて実現されてもよい。
【0053】
図4は一実施形態に係る試験システム1の試験制御装置100の機能を実現するコンピュータ200のハードウェア(HW)構成例を示すブロック図である。
【0054】
図4に示すように、コンピュータ200は、HW構成として、例示的に、プロセッサ200a、グラフィック処理装置200b、メモリ200c、記憶部200d、IF(Interface)部200e、IO(Input / Output)部200f、および読取部200gを備えてよい。
【0055】
プロセッサ200aは、種々の制御や演算を行なう演算処理装置の一例であり、種々の処理を実行する制御部である。プロセッサ200aは、コンピュータ200内の各ブロックとバス200jで相互に通信可能に接続されてよい。なお、プロセッサ200aは、複数のプロセッサを含むマルチプロセッサであってもよいし、複数のプロセッサコアを有するマルチコアプロセッサであってもよく、或いは、マルチコアプロセッサを複数有する構成であってもよい。
【0056】
プロセッサ200aとしては、例えば、CPU、MPU、APU、DSP、ASIC、FPGA等の集積回路(IC;integrated circuit)が挙げられる。なお、プロセッサ200aとして、これらの集積回路の2以上の組み合わせが用いられてもよい。CPUはCentral Processing Unitの略称であり、MPUはMicro Processing Unitの略称である。APUはAccelerated Processing Unitの略称である。DSPはDigital Signal Processorの略称であり、ASICはApplication Specific ICの略称であり、FPGAはField-Programmable Gate Arrayの略称である。
【0057】
グラフィック処理装置200bは、IO部200fのうちのモニタ等の出力装置に対する画面表示制御を行なう。また、グラフィック処理装置200bは、機械学習モデルを利用した機械学習処理および推論処理を実行するアクセラレータとしての構成を有してよい。グラフィック処理装置200bとしては、種々の演算処理装置、例えば、GPU(Graphics Processing Unit)、APU、DSP、ASIC又はFPGA等の集積回路(IC)が挙げられる。
【0058】
メモリ200cは、種々のデータやプログラム等の情報を格納するHWの一例である。メモリ200cとしては、例えばDRAM(Dynamic Random Access Memory)等の揮発性メモリ、および、PM(Persistent Memory)等の不揮発性メモリ、の一方または双方が挙げられる。
【0059】
記憶部200dは、種々のデータやプログラム等の情報を格納するHWの一例である。記憶部200dとしては、HDD(Hard Disk Drive)等の磁気ディスク装置、SSD(Solid State Drive)等の半導体ドライブ装置、不揮発性メモリ等の各種記憶装置が挙げられる。不揮発性メモリとしては、例えば、フラッシュメモリ、SCM(Storage Class Memory)、ROM(Read Only Memory)等が挙げられる。
【0060】
記憶部200dは、コンピュータ200の各種機能の全部若しくは一部を実現するプログラム200h(試験制御プログラム)を格納してよい。
【0061】
例えば、プロセッサ200aは、記憶部200dに格納されたプログラム200hをメモリ200cに展開して実行することにより、図1に示す、予測手法作成部14,予測ランク決定部15,予測ランク取得部23,初回試験条件設定部24,試験制御部25および最適化処理部26としての機能を実現できる。
【0062】
IF部200eは、コンピュータ200と他のコンピュータとの間の接続および通信の制御等を行なう通信IFの一例である。例えば、IF部200eは、イーサネット(登録商標)等のLAN(Local Area Network)、或いは、FC(Fibre Channel)等の光通信等に準拠したアダプタを含んでよい。当該アダプタは、無線および有線の一方又は双方の通信方式に対応してよい。
【0063】
例えば、コンピュータ200は、IF部200eおよびネットワークを介して、図示しないデータベースや、他の情報処理装置と相互に通信可能に接続されてよい。なお、プログラム200hは、当該通信IFを介して、ネットワークからコンピュータ200にダウンロードされ、記憶部200dに格納されてもよい。
【0064】
IO部200fは、入力装置、および、出力装置、の一方又は双方を含んでよい。入力装置としては、例えば、キーボード、マウス、タッチパネル等が挙げられる。出力装置としては、例えば、モニタ、プロジェクタ、プリンタ等が挙げられる。また、IO部200fは、入力装置および出力装置が一体となったタッチパネル等を含んでもよい。出力装置は、グラフィック処理装置200bに接続されてよい。
【0065】
読取部200gは、記録媒体200iに記録されたデータやプログラムの情報を読み出すリーダの一例である。読取部200gは、記録媒体200iを接続可能又は挿入可能な接続端子又は装置を含んでよい。読取部200gとしては、例えば、USB(Universal Serial Bus)等に準拠したアダプタ、記録ディスクへのアクセスを行なうドライブ装置、SDカード等のフラッシュメモリへのアクセスを行なうカードリーダ等が挙げられる。なお、記録媒体200iにはプログラム200hが格納されてもよく、読取部200gが記録媒体200iからプログラム200hを読み出して記憶部200dに格納してもよい。
【0066】
記録媒体200iとしては、例示的に、磁気/光ディスクやフラッシュメモリ等の非一時的なコンピュータ読取可能な記録媒体が挙げられる。磁気/光ディスクとしては、例示的に、フレキシブルディスク、CD(Compact Disc)、DVD(Digital Versatile Disc)、ブルーレイディスク、HVD(Holographic Versatile Disc)等が挙げられる。フラッシュメモリとしては、例示的に、USBメモリやSDカード等の半導体メモリが挙げられる。
【0067】
上述したコンピュータ10のHW構成は例示である。従って、コンピュータ200内でのHWの増減(例えば任意のブロックの追加や削除)、分割、任意の組み合わせでの統合、又は、バスの追加若しくは削除等は適宜行なわれてもよい。
【0068】
コンピュータ200は、図1に示すように、例示的に、予測手法作成部14,予測ランク決定部15,予測ランク取得部23,初回試験条件設定部24,試験制御部25および最適化処理部26としての機能を備えてよい。これらの機能は、コンピュータ200(図4参照)のハードウェアにより実現されてよい。
【0069】
予測手法作成部14は、開発フェーズにおいて、前工程試験部10および後工程試験部20による試験結果に基づき、プロセッサに予測ランクを設定するために用いられる予測手法を作成する。
【0070】
予測ランクは、試験対象プロセッサに後工程試験を行なう前に、当該試験対象プロセッサに設定する仮のランクである。予測ランクを設定することを予測ランク分けといってよい。
【0071】
ランクの指標はLSIの仕様により異なるが、動作周波数や消費電力を指標として用いてよい。ランクを予測するために使用する試験結果もLSIの仕様により異なるが、静止電源電流,ROSC,遅延試験等の結果を用いてもよい。
【0072】
予測ランクは、例えば、予測式を用いて算出した値に基づいて決定してもよく、また、機械学習モデルに推定させることで決定してもよく、種々変形して実施することができる。
【0073】
以下においては、予測手法として予測式を用いてランクの予測を行なう例を示し、予測手法作成部14が予測式を作成する例について示す。
【0074】
予測手法作成部14は、例えば、前工程試験において試験対象プロセッサから測定された測定値の少なくとも一部が入力されると、予測ランク分けの指標となる値を算出する予測式を作成する。
【0075】
予測手法作成部14が予測式の作成を行なうに先立って、試験制御装置100においては、前工程の試験において測定される複数種類の測定結果のうち、ランク予測に使用する試験項目が選択される。ランク予測に使用する試験項目の選択は、例えば、ユーザが予め行なってもよい。ユーザは、過去の経験や予測精度からのフィードバックに基づいて、ランク予測に使用する試験項目を決定してよい。
【0076】
予測式算出の入力に用いる項目は、例えば、ユーザが過去の経験に基づき、その時の指標(動作周波数、動作下限電圧など)と相関が大きいと思われる測定項目を予め選択してよい。また、測定項目の個数は人間が把握できる数十個(例えば、20~30個)程度が望ましい。
【0077】
選択された測定項目で相関が高ければ(実験の主成分分析なら寄与率が高いものが数個になれば)、それらの測定項目を採用してよい。また、相関が低い場合には、測定項目を入れ替えて再評価を繰り返してよい。なお、全ての測定結果を予測ランクを決定するための入力に用いてよい。例えば、予測ランクの決定に機械学習モデルを用いる場合に、特に有効であると考えられる。
【0078】
予測手法作成部14は、評価用プロセッサの前工程試験結果とランク指標の測定結果との相関を分析する(相関分析)。予測手法作成部14は、例えば、主成分分析手法を用いて相関分析を行なってよい。
【0079】
予測手法作成部14は、相関分析の結果に基づいて、前工程試験の結果を入力として、ランク指標(例えば、動作下限電圧)の値を予測する数式(予測式)を作成する。
【0080】
本例においては、プロセッサがサーバ向けプロセッサであり、ランク指標が動作下限電圧であるものとする。
【0081】
上述の如く、前工程試験部10においては、第1前工程試験装置11において、LSIテスタ113は、静止電源電流と、各プロセッサに内蔵されている28種のROSCの発振周波数とを測定することで、合計で29種の数値(特性情報,測定結果)を収集するものとする。また、第2前工程試験装置12において、LSIテスタ123も、静止電源電流と、各プロセッサに内蔵されている28種のROSCの発振周波数とを測定することで、合計で29種の数値(特性情報,測定結果)を収集するものとする。従って、前工程試験部10においては、ウェハ試験とパッケージ試験とで、合計で58種の測定結果が取得される。
【0082】
開発フェーズにおいて、前工程試験部10が、複数の試験対象プロセッサのそれぞれについて、ウェハ試験とパッケージ試験とのそれぞれにおいて、例えば、静止電源電流と、各プロセッサに内蔵されている28種のROSCの発振周波数とを測定することで、合計で58種の数値(特性情報)を収集する。これらの数値が予測手法作成部14に入力される。
【0083】
また、後工程試験部20が、複数の試験対象プロセッサのそれぞれをSLT装置21に取り付けてSLT試験で測定した各動作下限電圧の値も予測手法作成部14に入力される。
【0084】
予測手法作成部14は、前工程試験部10により取得した試験結果の少なくとも一部を用いて予測式を作成する。以下に示す例においては、予測手法作成部14は、パッケージ試験において測定された、静止電源電流と各プロセッサに内蔵されている28種のROSCの発振周波数とを含む29種の数値(特性情報)を用いて、予測式を作成するものとする。
【0085】
予測手法作成部14は、前工程試験部10が測定した29種類の値と後工程試験部20が測定した各動作下限電圧の値との相関を、主成分分析により解析する。予測手法作成部14は、前工程試験部10により測定される29種類の数値を主成分として主成分分析を行なってよい。
【0086】
主成分分析は既知であり、その説明は省略する。予測手法作成部14は、例えば、既知の主成分分析プログラムを実行することで主成分分析を実現してよい。
【0087】
予測手法作成部14は、例えば、第1前工程試験装置11によって測定された各試験結果や、第2前工程試験装置12によって測定された各試験結果に対する主成分分析の結果、各主成分の寄与率等に基づき、予測式に用いる主成分を決定する。
【0088】
例えば、主成分分析の結果、複数の主成分のうち第一主成分と第二主成分とを合わせた寄与率が所定の閾値を越える場合に、予測手法作成部14は、ランク予測に第一主成分と第二主成分とを用いてよい。
【0089】
予測手法作成部14は、例えば、以下の式(1)に示すように、第一主成分と第二主成分とを用いて動作下限電圧を求める予測式を作成してよい。
【0090】
動作下限電圧=a×第一主成分-b×第二主成分+c・・・(1)
a,b,cはそれぞれ係数である。
【0091】
予測手法作成部14は、作成した予測式をメモリ200cや記憶部200dの所定の記憶領域等に記憶させる。
【0092】
予測ランク決定部15は、量産フェーズにおいて、第1前工程試験装置11によって測定された試験結果と、第2前工程試験装置12によって測定された試験結果と、予測手法作成部14が作成した予測式と、に基づき、プロセッサの予測ランクを設定する。
【0093】
例えば、予測ランク決定部15は、前工程試験部10によって測定された試験結果のうち、第一主成分に相当する値と第二主成分に相当する値とを抽出する。予測ランク決定部15は、抽出したこれらの第一主成分に相当する値と第二主成分に相当する値とを予測式に入力することで、試験対象プロセッサの動作下限電圧の予測値を算出する。予測ランク決定部15は、算出した動作下限電圧の予測値を予め設定された閾値と比較することで、試験対象プロセッサの予測ランクを決定する。
【0094】
図5は一実施形態に係る試験システム1におけるランク条件情報を例示する図である。
【0095】
ランク条件情報は、プロセッサにランク付けを行なうための条件を表す情報である。図5に例示するランク条件情報においては、ランクに対して、動作電圧,動作周波数および判定条件が関連付けられている。
【0096】
図5においては、ランク条件情報に符号T1を付して示している。以下、ランク条件情報T1と表してよい。図5に例示するランク条件情報T1はテーブルとして構成されているが、これに限定されるものではなく、種々変形して実施することができる。
【0097】
図5に示すランク条件情報T1は、動作周波数を一定(2.2GHz)とする条件下において、プロセッサを、動作電圧(動作下限電圧)の値に応じてA,BおよびNGの3つのうちのいずれかに分類(ランク分け)する例を示す。ランク条件情報T1において、動作電圧は、ランク分けをおこなうために予め設定された閾値に相当する。
【0098】
ただし、この図5に例示するランク条件情報T1においては、予測ランクの判定電圧は製品ランクの下限動作電圧にマージンを持たせて3mV低く設定するものとする。
【0099】
すなわち、プロセッサの動作下限電圧が0.984(=0.987-0.003)V以下の場合に、当該プロセッサのランクをAとする。
【0100】
また、プロセッサの動作下限電圧が0.984(=0.987-0.003)Vより大きく、1.047(=1.050-0.003)V以下の場合に、当該プロセッサのランクをBとする。
【0101】
さらに、プロセッサの動作下限電圧が1.047(=1.050-0.003)Vより大きい場合に、当該プロセッサのランクをNGとする。なお、ランクがNGとは、製品としての要求精度を満たさない(不良)として扱われることを表す。
【0102】
なお、ランク条件情報T1は適宜変更して実施することができる。例えば、2つ以下もしくは4つ以上のランクにランク分けを行なうような条件が設定されてよい。また、動作電圧は、図5に例示した値に限定されるものではない。また、例えば、動作電圧を一定とする条件下において、動作周波数の値に応じてプロセッサのランク分けを行なうような条件が設定されてよい。
【0103】
さらに、ランク条件情報T1において、動作電圧と動作周波数の両方が変動する値とし、これらの動作電圧の値と動作周波数の値の組み合わせに応じてランク分けを行なうような条件が設定されてよい。またさらに、動作電圧および動作周波数以外のパラメータを有してよい。
【0104】
予測ランク決定部15は、予測式に基づいて算出した試験対象プロセッサの動作下限電圧の予測値を、ランク条件情報T1の動作電圧の値(閾値)と比較し、当該試験対象プロセッサの予測ランクを決定する。
【0105】
予測ランク決定部15は、前工程試験部10(第1試験部)が第1の試験(前工程試験,単体試験)により得た第1の試験結果に基づき、プロセッサ(試験対象)に対する予測ランク(第1評価値)を設定する第1評価値設定部に相当する。
【0106】
予測ランク決定部15は、決定した予測ランクを表す情報を、当該試験対象プロセッサを識別する情報に対応させて、例えば、記憶部200dの所定の記憶領域に記憶させる。なお、予測ランク決定部15は、決定した予測ランクを表す情報を、試験制御装置100に接続されたデータベースに記憶させてもよく、また、当該試験対象プロセッサに備えられた不揮発性メモリ等の記憶部(図示省略)に記憶させてもよい。
【0107】
予測ランク取得部23は、試験対象プロセッサに対して予測ランク決定部15が決定した予測ランクを取得する。
【0108】
予測ランク取得部23は、例えば、記憶部200dから、試験対象プロセッサの識別情報に対応して記憶された予測ランクを読み出してよい。また、予測ランク取得部23は、図示しないデータベースから、試験対象プロセッサの識別情報に対応して記憶された予測ランクを読み出してよい。さらに、予測ランク取得部23は、試験対象プロセッサの記憶部から予測ランクを読み出してよい。
【0109】
初回試験条件設定部24は、予測ランク取得部23が取得した試験対象プロセッサの予測ランクに基づいて、当該試験対象プロセッサに対して後工程試験部20(SLT装置21)が初回ランク試験を行なうための試験条件を設定する。試験条件のうち、特に、初回ランク試験を行なうための試験条件を初回試験条件といってよい。
【0110】
初回ランク試験は、SLT装置21を用いて連続して行なわれる、試験対象プロセッサに対する複数の試験のうち、初回に行なわれる試験である。初回ランク試験を初期ランク試験といってもよい。
【0111】
初回試験条件設定部24は、例えば、ランク条件情報T1を参照して、予測ランクに対応する動作電圧および動作周波数を初回試験条件として取得する。
【0112】
すなわち、ランク条件情報T1の動作電圧は、初回ランク試験における初回試験条件として用いられる。
【0113】
また、初回試験条件設定部24は、ランク条件情報T1とは別に予め設けられた試験条件情報を参照して、予測ランクに対応する動作電圧および動作周波数等の値を初回試験条件として取得してよい。
【0114】
初回試験条件設定部24は、取得した初回試験条件を、メモリ200cや記憶部200dの所定の記憶領域等に記憶させる。
【0115】
試験制御部25は、SLT装置21を用いて試験対象プロセッサに対する試験を行なわせる。試験制御部25は、SLT装置21に、試験条件に応じた環境を実現させる。SLT装置21における試験条件に応じた環境を試験環境といってよい。
【0116】
例えば、試験制御部25は、SLT装置21に対して、動作電圧の値や動作周波数の値を通知し、SLT装置21を通知した動作電圧や動作周波数で動作させる。なお、SLT装置21に試験環境を実現させる手法は既知であり、その詳細な説明は省略する。
【0117】
そして、試験制御部25は、このように実現された試験環境下において、試験対象プロセッサに試験プログラムを実行させる等により、試験対象プロセッサの試験を行なわせる。
【0118】
また、試験制御部25は、試験対象プロセッサに対して、連続して複数の試験を行なわせる。これらの複数の試験には、初回ランク試験と補正ランク試験とが含まれる。
【0119】
初回ランク試験においては、初回試験条件設定部24が設定した初回試験条件によって実現される試験環境において試験対象プロセッサの試験が行なわれる。
【0120】
すなわち、試験制御部25は、初回ランク試験においては、予測ランク決定部15が試験対象プロセッサに対して決定した予測ランクに応じた初回試験条件で、当該試験対象プロセッサの試験を実行させる。初回ランク試験を予測ランク試験といってもよい。
【0121】
初回ランク試験においては、試験対象プロセッサが、ランク条件情報T1における予測ランクに応じた条件で動作可の場合に、試験制御部25は、当該試験対象プロセッサが合格(PASS)であると判断する。一方、試験対象プロセッサが、ランク条件情報T1における予測ランクに応じた条件で動作不可の場合に、試験制御部25は、当該試験対象プロセッサが不合格(FAIL)であると判断する。
【0122】
すなわち、ランク条件情報T1の動作電圧は、プロセッサの初回ランク試験において、試験対象プロセッサの合否を判断するための合否閾値としても用いられてよい。
【0123】
例えば、図5に示すランク条件情報T1においては、予測ランクAの試験対象プロセッサを動作周波数2.2GHzで動作させた場合に、その動作電圧が0.984(=0.987-0.003)V以下の場合に、試験制御部25は、当該試験対象プロセッサが初回ランク試験に合格したと判定する。一方、その動作電圧が0.984Vよりも大きい場合に、試験制御部25は、当該試験対象プロセッサが初回ランク試験に不合格であると判定する。
【0124】
試験制御部25は、予測ランク(第1評価値)に基づいて設定した初回試験条件下において、後工程試験部20(第2試験部)に、プロセッサ(試験対象)に対する第2の試験(後工程試験,SLT試験,初回ランク試験)を行なわせる第1制御部に相当する。
【0125】
補正ランク試験は、SLT装置21を用いて試験対象プロセッサに対して連続して行なわれる複数の試験のうち、2回目以降に行なわれる試験である。
【0126】
補正ランク試験は、実ランクと異なる予測ランクが設定されたプロセッサのランクを正しく設定するために実施される。
【0127】
補正ランク試験においては、試験制御部25が、初回試験条件に対して補正を行なうことで更新(設定)する試験条件によって実現される試験環境において試験対象プロセッサの試験が行なわれる。試験制御部25は、試験条件を更新する機能を含むといってよい。
【0128】
試験制御部25は、補正ランク試験において、試験対象プロセッサに対して先に行なった試験結果が合格の場合に、試験条件を厳しくなるように補正する。そして、試験制御部25は、補正後の試験条件によって実現される新たな試験環境において試験対象プロセッサの試験を行なわせる。
【0129】
例えば、試験制御部25は、ランク条件情報T1において、先に試験を行なったランクよりも1つ上のランクの動作電圧を、補正後の試験条件(新たな試験条件)として設定してよい。
【0130】
一方、試験制御部25は、補正ランク試験において、試験対象プロセッサに対して先に行なった試験結果が不合格の場合に、試験条件を優しくなるように補正する。そして、試験制御部25は、補正後の試験条件によって実現される新たな試験環境において試験対象プロセッサの試験を行なわせる。
【0131】
例えば、試験制御部25は、ランク条件情報T1において、先に試験を行なったランクよりも1つ下のランクの動作電圧を、補正後の試験条件(新たな試験条件)として設定してよい。
【0132】
すなわち、ランク条件情報T1の動作電圧は、補正ランク試験における補正後の試験条件としても用いられてよい。
【0133】
試験制御部25は、補正ランク試験において、先に行なった試験における試験対象プロセッサのランクに対して、当該ランクを試験的に変化させ(ランク補正+1、ランク補正ランク試験-1)、その変化後のランクに対応する合否閾値(ランク条件情報T1)を用いて当該試験対象プロセッサの評価(PASS/FAIL)を行なうのである。
【0134】
補正ランク試験において、試験条件を、現在のランクに対応するものから、他のランクに対応するものに変更することを、ランク補正といってよい。
【0135】
試験制御部25は、SLT装置21に、ランク補正後の試験条件によって実現される新たな試験環境において試験対象プロセッサの再試験を行なわせる。
【0136】
補正ランク試験においては、試験対象プロセッサが、ランク条件情報T1におけるランク補正後の試験条件で動作可の場合に、試験制御部25は、当該試験対象プロセッサが合格(PASS)であると判断する。一方、試験対象プロセッサが、ランク条件情報T1におけるランク補正後の試験条件で動作不可の場合に、試験制御部25は、当該試験対象プロセッサが不合格(FAIL)であると判断する。また、合格するランクがない場合には、当該プロセッサは不良品と決定される。
【0137】
すなわち、ランク条件情報T1の動作電圧は、プロセッサの補正ランク試験において、試験対象プロセッサの合否を判断するための合否閾値としても用いられてよい。
【0138】
補正ランク試験により、実ランクと異なる予測ランクが設定されたプロセッサのランクを正しくすることで、ランク設定の間違いによる負のコストを無くすことができる。
【0139】
試験制御部25は、初回ランク試験(第2の試験)を行なうことで得た第2の試験結果(PASS/FAIL)に応じて補正した試験条件下において、後工程試験部20(第2試験部)に、試験対象に対する補正ランク試験(第3の試験)を行なわせる第2制御部に相当する。
【0140】
試験制御部25は、ランク補正と、ランク補正後の試験条件によって実現される新たな試験環境での試験対象プロセッサの再試験とを、終了条件が満たされるまで繰り返し実行する。終了条件が満たされた時点において、試験対象プロセッサが合格している最大のランクが、当該試験対象プロセッサの実ランクとして決定される。
【0141】
終了条件は、ランク補正後のランクが、上限値(補正上限,最大ランク)もしくは下限値(補正下限,最小ランク)のいずれかに到達することであってよい。
【0142】
補正上限および補正下限は予め設定され、例えば、プロセッサの仕様に応じて設定されてよい。
【0143】
試験制御部25は、補正ランク試験(前記第3の試験)の後に、先に行なった試験の結果(PASS/FAIL)に応じた試験条件の補正と、補正された試験条件下でのプロセッサ(試験対象)に対する試験(補正ランク試験)とを終了条件が満たされるまで繰り返し実行する第3制御部に相当する。
【0144】
また、試験制御部25においては、ランク補正と試験対象プロセッサの再試験との実行回数に制限を設けてもよい。
【0145】
ランク補正と試験対象プロセッサの再試験とを補正上限もしくは補正下限に到達するまで繰り返し実施することで、後工程試験部20における補正ランク試験にかかる時間が延長する。すなわち、コストが増大する。
【0146】
そこで、次のランク補正および試験対象プロセッサの再試験を実施するコストと、次のランク補正および試験対象プロセッサの再試験を実施することによるプロセッサの価値上昇の期待値とを比較し、後者が高い場合に、次のランク補正および試験対象プロセッサの再試験を行なってもよい。
【0147】
次のランク補正および試験対象プロセッサの再試験を実施することによるプロセッサの価値上昇の期待値は、例えば、以下の式(2)を用いて算出してよい。
【0148】
期待値=「現ランクと次のランクの価値の差」×「誤判定が発生する確率」・・・(2)
【0149】
上記の式(2)において、現ランクと次のランクの価値の差は、誤判定の修正で得られる価値に相当する。
【0150】
なお、予測ランクが実ランクから遠いほど、すなわち、予測ランクの予測精度が低いほど、ランク補正の実施回数は多くなる。これに対して、予測ランクが実ランクに近いほど、すなわち、予測ランクの予測精度が高いほど、ランク補正の実施回数は減少する。
【0151】
なお、試験制御部25は、ランク補正の実行回数が予め設定された回数に到達した場合に、ランク補正と、ランク補正後の試験条件によって実現される新たな試験環境での試験対象プロセッサの試験とを終了させてもよい。
【0152】
最適化処理部26は、予測手法作成部14が作成した予測式の最適化を行なう。
【0153】
予測式を最適化することで、予測ランクの予測精度を向上させ、これにより補正ランク試験の実施数を減らすことができる。
【0154】
最適化処理部26は、予測式を最適化するための補正値を算出し、算出した補正値を用いて予測式を更新する。
【0155】
なお、最適化処理部26による処理は、試験を行なう度に実施する必要はなく、例えば、所定時間毎や試験の実施回数が所定数以上となった場合に実施してよい。
【0156】
最適化処理部26は、例えば、以下に示す処理(1)~(5)を実行することで予測式の最適化を行なう。
【0157】
(1)ランク判定結果(予測ランクおよび実ランク)を所定期間収集する。
【0158】
(2)ランク判定結果から得られる値が予め規定した目標値以内であれば最適化作業不要と判断する。ランク判定結果から得られる値は、例えば、不良率や各ランクの取得率であってよく、また、実ランクに対する予測ランクの誤判定の発生率であってもよい。
【0159】
(3)ランク判定結果から得られる値が目標値以内でない場合に、最適化処理部26は、処理(1)において収集したランク判定結果に基づき、再度、相関分析を行なうことで、予測式に対する補正値を算出する。この相関分析においては、予測ランクと実ランクとの関係に関する目標を反映させてよい。
【0160】
例えば、実ランクに対する予測ランクの誤判定が均等に生じることを目標としてよい。また、例えば、予測ランクAに対して実ランクBとなる誤判定と、予測ランクBに対して実ランクAとなる誤判定とがほぼ均等に生じることを目標としてもよい。
【0161】
(4)現在の予測式と処理(3)における相関分析の結果とに基づき、予測方法の更新を行なう。
【0162】
例えば、最適化処理部26は、量産フェーズにおいて、複数のプロセッサから取得した測定結果を用いて主成分分析を実施し、予測式を生成する。最適化処理部26は、この生成した新たな予測式の係数(例えば、a’,b’,c’)の少なくとも一部を用いて、元の予測式の係数(例えば、a,b,c)の少なくとも一部を置換することで、予測式候補を作成する。
例えば、最適化処理部26は、例えば、元の予測式に含まれる複数の係数のうち、係数cをc’に置換することで予測式候補を作成する。
【0163】
最適化処理部26は、作成した予測式候補の評価を行なう。予測式候補の評価においては、例えば、予測式候補を用いて決定したプロセッサの予測ランクと、当該プロセッサの実ランクとに基づくランク判定結果から得られる値が予め規定した目標値以内であるかを判定してよい。この判定の結果、ランク判定結果から得られる値が予め規定した目標値以内の場合に、最適化処理部26は、当該予測式候補を有効と判定し、予測式の更新に用いる。
【0164】
一方、予測ランクと実ランクとに基づくランク判定結果から得られる値が予め規定した目標値以内でない場合に、最適化処理部26は、当該予測式候補を無効と判定し、新たな予測式候補を作成する。
【0165】
例えば、最適化処理部26は、元の予測式に含まれる複数の係数のうち、他の係数(上記の例においては、aやb)を置換することで新たな予測式候補を作成してもよい。また、最適化処理部26は、第二主成分以降を用いて新たな予測式(予測式候補)を作成してもよく、さらに、使用する測定結果の種類や数を変更して新たな予測式(予測式候補)を作成してもよい。
【0166】
予測式候補と予測式との差分が補正値に相当する。最適化処理部26は、予測式にこの補正値を加えることで、予測式の更新を行なう。最適化処理部26は、予測式候補を用いて予測式を置換することで更新してもよい。
【0167】
最適化処理部26は、複数の試験対象プロセッサに対する予測ランク(第1評価値)と補正ランク試験(第3の試験)の結果(実ランク)とに基づき、予測ランク(第1評価値)を生成する予測手法(第1評価生成手法,予測式、機械学習モデル)の更新を行なう更新部に相当する。
【0168】
(5)更新結果の確認のために処理(1)に戻る。
【0169】
(B)動作
上述の如く構成された一実施形態に係る試験システム1におけるプロセッサを対象とする試験の処理を図6に示すフローチャート(ステップA1~A15)に従って説明する。
【0170】
なお、ステップA1~ステップA3の処理は前工程において行なわれ、ステップA4~A15の処理は後工程において行なわれる。
【0171】
また、本フローが実施される前に、開発フェーズにおいて予測手法作成部14による予測式の作成が行なわれているものとする。
【0172】
ステップA1において、前工程試験部10が前工程試験を行なう。この前工程試験には、第1前工程試験装置11によるウェハ上に形成されたデバイスの試験と、第2前工程試験装置12によるパッケージングされたプロセッサの試験とが含まれる。
【0173】
ステップA2において、前工程試験において測定された試験結果が、試験制御装置100の記憶部200d等の所定の記憶領域に記憶される。
【0174】
ステップA3において、試験制御装置100は、試験結果が記憶部200d等に記憶されているかを確認する。また、予測ランク決定部15が、試験結果と予測式とに基づいて試験対象プロセッサに予測ランクを決定する。また、予測ランク決定部15は、決定した予測ランクを表す情報を、当該試験対象プロセッサを識別する情報に対応させて、例えば、記憶部200dの所定の記憶領域に記憶させる。
【0175】
ステップA4において、予測ランク取得部23が、予測ランク決定部15が試験対象プロセッサに設定した予測ランクを記憶部200d等から取得する。
【0176】
ステップA5において、初回試験条件設定部24が、試験対象プロセッサの予測ランクに基づいてランク条件情報T1を参照して、当該試験対象プロセッサに対して後工程試験部20(SLT装置21)が初回ランク試験を行なうための試験条件(例えば、動作電圧および動作周波数)を設定する。
【0177】
ステップA6において、試験制御部25が、予測ランク決定部15が試験対象プロセッサに対して決定した予測ランクに応じた初回試験条件で、当該試験対象プロセッサの試験を実行させる。試験制御部25は、初回ランク試験の結果、試験対象プロセッサが合格(PASS)であるか不合格(FAIL)であるかを判定する。
【0178】
初回ランク試験の結果が合格の場合には(ステップA6のPASSルート参照)、ステップA7に移行する。
【0179】
ステップA7において、試験制御部25は、ランクを1つ上のランクに上げるようランク補正を行なう。
【0180】
ステップA8において、試験制御部25は、SLT装置21に、ランク補正後の試験条件によって実現される新たな試験環境において試験対象プロセッサの再試験を行なわせる。試験制御部25は、試験対象プロセッサの再試験の結果、試験対象プロセッサが合格(PASS)であるか不合格(FAIL)であるかを判定する。
【0181】
試験対象プロセッサの再試験の結果が合格の場合には(ステップA8のPASSルート参照)、ステップA9に移行する。
【0182】
ステップA9において、試験制御部25は、ステップA7においてランク補正を行なうことで設定されたランク(現ランク)が補正上限であるかを確認する。確認の結果、現ランクが補正上限に到達していない場合には(ステップA9のNOルート参照)、ステップA7に戻る。
【0183】
また、ステップA9における確認の結果、現ランクが補正上限に到達した場合には(ステップA9のYESルート参照)、ステップA10に移行する。
【0184】
さらに、ステップA8における判定の結果、試験対象プロセッサの再試験の結果が不合格の場合にも(ステップA8のFAILルート参照)、ステップA10に移行する。
【0185】
ステップA10において、試験制御部25は、試験対象プロセッサが合格している最大のランクを、当該試験対象プロセッサの実ランクとして決定し、処理を終了する。
【0186】
一方、ステップA6において行なった初回ランク試験の結果が不合格の場合には(ステップA6のFAILルート参照)、ステップA11に移行する。
【0187】
ステップA11において、試験制御部25は、ランクを1つ下のランクに下げるようランク補正を行なう。
【0188】
ステップA12において、試験制御部25は、SLT装置21に、ランク補正後の試験条件によって実現される新たな試験環境において試験対象プロセッサの再試験を行なわせる。試験制御部25は、試験対象プロセッサの再試験の結果、試験対象プロセッサが合格(PASS)であるか不合格(FAIL)であるかを判定する。
【0189】
試験対象プロセッサの再試験の結果が不合格の場合には(ステップA12のFAILルート参照)、ステップA13に移行する。
【0190】
ステップA13において、試験制御部25は、ステップA11においてランク補正を行なうことで設定されたランク(現ランク)が補正下限であるかを確認する。確認の結果、現ランクが補正下限に到達していない場合には(ステップA13のNOルート参照)、ステップA11に戻る。
【0191】
一方、ステップA13における確認の結果、現ランクが補正下限に到達した場合には(ステップ13のYESルート参照)、ステップA14に移行する。
【0192】
ステップA14において、試験制御部25は、ステップA12において行なった試験の結果において試験対象プロセッサが合格したランクがあるかを確認する。この確認の結果、合格したランクがない場合には(ステップA14のNOルート参照)、当該試験対象プロセッサを不良品として決定し(ステップA15)、処理を終了する。
【0193】
また、ステップA14における確認の結果、合格したランクがある場合にも(ステップA14のYESルート参照)、ステップA10に移行する。ステップA10においては、この合格したランクを当該試験対象プロセッサの実ランクとして決定し、その後、処理を終了する。
【0194】
さらに、ステップA12における判定の結果、試験対象プロセッサの再試験の結果が合格の場合にも(ステップA12のPASSルート参照)、ステップA10に移行する。
【0195】
ステップA10において、試験制御部25は、試験対象プロセッサが合格している最大のランクを、当該試験対象プロセッサの実ランクとして決定し、処理を終了する。
【0196】
次に、一実施形態に係る試験システム1の開発フェーズにおける処理を、図7に示すフローチャート(ステップB1~B6)に従って説明する。
【0197】
ステップB1において、前工程試験部10が、複数の試験対象プロセッサのそれぞれに対して単体試験を行なう。これにより、各試験対象プロセッサのそれぞれについて、例えば、28種のROSCの発振周波数と静止電源電流とを含む単体試験結果が収集される(ステップB2)。
【0198】
ステップB3において、後工程試験部20が、複数の試験対象プロセッサのそれぞれについてSLT試験(装置試験)を行なう。これにより、例えば、各試験対象プロセッサの動作下限電圧の値が収集される(ステップB4)。
【0199】
ステップB5において、予測手法作成部14が、予測式算出の入力に用いる項目が決定されたか(評価完)を確認する。予測式に使用する項目が決定していない場合には(ステップB5のNOルート参照)、ステップB1に戻る。
【0200】
また、予測式に使用する項目が決定した場合には(ステップB5のYESルート参照)、ステップB6に移行する。
【0201】
ステップB6において、予測手法作成部14が、単体試験結果と装置試験結果とに基づき、相関分析を行なうことで予測式を作成する。その後、処理を終了する。その後、量産フェーズに移行する。
【0202】
例えば、予測手法作成部14は、ROSCの発振周波数と動作下限電圧(電圧)との相関を主成分分析により解析し、予測式を作成する。その後、処理を終了し、量産フェーズに移行する。
【0203】
次に、一実施形態に係る試験システム1の量産フェーズにおける前工程試験の処理を、図8に示すフローチャート(ステップC1~C7)に従って説明する。
【0204】
ステップC1において、前工程試験部10が、複数の試験対象プロセッサのそれぞれに対して単体試験を行ない、ステップC2において、その試験結果(単体試験結果)が収集される。
【0205】
ステップC3において、例えば、試験制御装置100が、単体試験の結果に基づき、試験対象プロセッサに対して良品か不良かを判定する良否判定を行なう。試験制御装置100は、例えば、例えば、単体試験の結果得られた値が所定の基準範囲に含まれるか否かを判断することで良否判定を行なってよい。
【0206】
この良否判定の結果、合格(PASS)と判定された場合には(ステップC3のPASSルート参照)、当該試験対象プロセッサは良品とされる(ステップC6)。また、良否判定の結果、不合格(FAIL)と判定された場合には(ステップC3のFAILルート参照)、当該試験対象プロセッサは不良品とされる(ステップC7)。
【0207】
ステップC4において、予測ランク決定部15が、単体試験結果からランク予測に用いられる測定値(項目)を抽出する。
【0208】
予測ランク決定部15は、抽出した値と予測式とを用いて、試験対象プロセッサのランク予測を行なう。
【0209】
ステップC5において、予測ランク決定部15が、決定した予測ランクを表す情報を、良品と判定された当該試験対象プロセッサを識別する情報に対応させて、例えば、記憶部200dの所定の記憶領域に記憶させる。その後、処理を終了する。
【0210】
次に、一実施形態に係る試験システム1の量産フェーズにおける後工程試験の処理を、図9に示すフローチャート(ステップA4~A15)に示す。
【0211】
この図9に示す処理は、図8に示した量産フェーズにおける前工程試験の処理の後に実施される。
【0212】
なお、図中、既述の符号と同一の符号を付した処理は同様の処理を示しているので、その説明は省略する。すなわち、図9に示すステップA4~A15の処理は、図6に示したフローチャートのステップA4~A15と同様である。
【0213】
次に、一実施形態に係る試験システム1の最適化処理部26の処理を、図10に示すフローチャート(ステップD1~D5)に従って説明する。
【0214】
ステップD1において、最適化処理部26は、ランク判定結果(予測ランクおよび実ランク)を所定期間収集する。
【0215】
ステップD2において、最適化処理部26は、ランク判定結果の分析を行なう。具体的イには、ステップD3において、最適化処理部26は、ランク判定結果から得られる値が予め規定した目標内であるかを判定する。例えば、最適化処理部26は、実ランクに対する予測ランクの誤判定の発生率が目標内であるかを判定する。
【0216】
発生率が目標内でない場合には(ステップD3のNOルート参照)、ステップD4に移行する。ステップD4において、最適化処理部26は、収集したランク判定結果に基づき、再度、相関分析を行なうことで、予測式に対する補正値を算出する。
【0217】
ステップD5において、最適化処理部26は、算出した補正値を用いて予測方法(予測式)を更新する。その後、ステップD1に戻る。
【0218】
また、ステップD3における確認の結果、発生率が目標内である場合には(ステップD3のYESルート参照)、処理を終了する。
【0219】
次に、一実施形態に係る試験システム1の量産フェーズにおける後工程試験の処理に、予測式の最適化を組み合わせて実行する場合の処理を、図11に示すフローチャート(ステップA4~A17)に示す。
【0220】
この図11に示す処理は、図9に示した量産フェーズにおける前工程試験の処理(ステップA4~A15)に、ステップA16およびステップA17を追加したものである。図11に示すステップA4~A15の処理は、図9に示したフローチャートのステップA4~A15と同様であり、これらの処理の説明は省略する。
【0221】
ステップA10において、試験制御部25が、試験対象プロセッサが合格している最大のランクを当該試験対象プロセッサの実ランクとして決定した後、ステップA16に移行する。
ステップA16において、最適化処理部26は、ランク判定結果の相関分析から、ランク予測方法(予測式)の更新情報(補正値)を算出する。
【0222】
ステップA17において、最適化処理部26は、ステップA16において算出した更新情報に従って、予測式(予測方法)を更新する。
【0223】
図12図14は、それぞれ一実施形態に係る試験システム1により行なった試験結果を説明するための図である。
【0224】
以下に示す例においては、試験対象プロセッサがサーバ向けプロセッサであり、ランクの指標として動作下限電圧を用いる例を示す。
【0225】
開発フェーズにおいて、前工程試験部10が、15個のプロセッサを用いて前工程試験結果から得られた静止電源電流と、プロセッサに内蔵されている28種類のROSCの発振周波数との、計29種類の数値を取得した。また、後工程試験部20が、SLT試験で動作下限電圧を測定した。
【0226】
予測手法作成部14においては、静止電源電流およびプロセッサに内蔵されている28種類のROSCの発振周波数を含む29種類の数値と、動作下限電圧との相関を主成分分析プログラムにより解析を行なった。
【0227】
この結果、第一主成分と第二主成分を合わせた寄与率が98.1%となったため、予測には第二主成分までを用いることとした。
【0228】
動作下限電圧を求める初期予測式は第一主成分と第二主成分とを用いて以下の式(3)で表されるものとする。
【0229】
動作下限電圧=0.004238×第一主成分-0.01×第二主成分+0.983806 ・・・(3)
【0230】
予測ランク決定部15が、静止電源電流とROSCの値から主成分分析プログラムによって第一主成分と第二主成分を算出。これを予測式に入力して動作下限電圧を予測する。予測ランク決定部15は、図5に例示したランク条件情報T1に基づき、予測ランクを決定した。
【0231】
220個のプロセッサについて、予測式から求めた予測ランクと、後工程試験に基づいて設定された実ランクとの関係を図12に示す。
【0232】
この図12においては、予測ランク(予測)と実ランク(実績)との組み合わせに対して、プロセッサの個数とその個数のパーセント値とを対応付けて示している。
【0233】
この図12においては、実ランクBが予測ランクAと誤判定されたケース「A予測→B実績」が0.9%である(符号P1参照)。これに対して、実ランクAが予測ランクBと誤判定されたケース「B予測→A実績」が20.5%あり(符号P2参照)、ランク予測が過少評価気味である。また、これらの誤判定がされた各ケースの個数が、2個と45個でアンバランスである。
【0234】
そこで、最適化処理部26が、これらの「A予測→B実績」のケースと、「B予測→A実績」のケースがほぼ同数となることを目標として相関分析を行ない、予測式に対する修正を行なう。その結果、予測式の定数項の補正で予測式の最適化が可能と判断され、補正値として、動作下限電圧補正量= -0.0163(V)が決定された。
最適化処理部26は、算出した動作下限電圧補正量を式(5)に適用して、以下の式(4)に示すように更新する。
【0235】
動作下限電圧=0.004238×第一主成分-0.01×第二主成分+0.967506 ・・・(4)
【0236】
220個のプロセッサについて、最適化処理部26が更新した予測式から求めた予測ランクと、後工程試験に基づいて設定された実ランクとの関係を図13に示す。
【0237】
この図13においては、実ランクAが予測ランクBと誤判定されたケース「B予測→A実績」が13個に減少しており(符号P3参照)、誤判定が減少したことがわかる。
【0238】
また、実ランクBが予測ランクAと誤判定されたケース「A予測→B実績」と、実ランクAが予測ランクBと誤判定されたケース「B予測→A実績」のいずれも5.9%あり(符号P3,P4参照)、誤判定がされた各ケースの個数が均衡していることもわかる。
【0239】
効果の確認のために、各ランクのランク分け試験の回数を比較した。修正(補正)前の予測式(初期予測式)を用いた場合と、修正した予測式(修正予測式)を用いた場合との各試験回数を比較した結果を図14に示す。
【0240】
図14においては、初期予測式と修正予測式とのそれぞれに対して、ランクAと選別した試験の回数(A選別)と、ランクBと選別した試験の回数(B選別)と、これらの回数の合計(試験回数計)が対応付けられている。
【0241】
この図14に示すように、最適化処理部26が予測式の最適化(修正)を行なうことで、試験回数が317回から234回に減少する。試験回数が減少することで、試験時間も削減される。この図14においては、試験時間の削減効果は26.2{=1-(234/317)}%である。
【0242】
(C)効果
このように、一実施形態に係る試験システム1によれば、予測ランク決定部15が、前工程試験部10による前工程試験の結果に基づいて試験対象プロセッサのランクを予測して予測ランクを設定する。
【0243】
また試験条件設定部24が、設定された予測ランクに応じて、当該試験対象プロセッサに対して後工程試験部20(SLT装置21)が初回ランク試験を行なうための試験条件を設定する。
【0244】
そして、試験制御部25が、初回試験条件設定部24が設定した初回試験条件によって実現される試験環境において試験対象プロセッサの初回ランク試験を行なった後、実ランクと異なる予測ランクが設定されたプロセッサのランクを正しく設定するために補正ランク試験を行なう。
【0245】
これにより、予測ランクが実ランクと異なる誤判定が生じた場合においても、試験対象プロセッサに正しいランクを設定することができ、試験精度を向上させることができる。
【0246】
試験制御部25が、補正ランク試験において、先に行なった試験の結果に応じて、試験条件を、現在のランクに対応するものから、一つ上もしくは一つ下のランクに対応するものに変更するランク補正を行なう。これにより、試験対象プロセッサの実ランクを効率的に決定することができる。
【0247】
最適化処理部26が、ランク判定結果(予測ランクおよび実ランク)に基づき、再度、相関分析を行なうことで、予測式に対する補正値を算出し、予測式の更新(最適化)を行なう。
【0248】
これにより、予測式の精度が向上し、予測ランクの誤判定を低減させることができるので、補正ランク試験の実施回数(ループ回数)を削減することができる。従って、無駄な補正ランク試験の実施回数を減らすことができ、補正ランク試験の効率的に実施できる。また、補正ランク試験にかかるコストを削減することができる。
【0249】
(D)その他
本実施形態の各構成および各処理は、必要に応じて取捨選択することができ、あるいは適宜組み合わせてもよい。
【0250】
そして、開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。
【0251】
例えば、最適化処理部26による最適化により、予想ランク試験の結果のみで不良率や歩留りの目標が達成できる場合は、補正ランク試験を省略してもよい。これにより、更なる試験時間短縮が可能となる。そのため、最適化処理部26は、プロセッサの不良率や歩留まりの監視を行なうことが望ましい。
【0252】
一実施形態に係る試験システム1の量産フェーズにおける、予測式の最適化完了後の後工程試験の処理を、図15に示すフローチャート(ステップE1~E5)に従って説明する。
【0253】
ステップE1において、予測ランク取得部23が、予測ランク決定部15が試験対象プロセッサに設定した予測ランクを記憶部200d等から取得する。
【0254】
ステップE2において、初回試験条件設定部24が、試験対象プロセッサの予測ランクに基づいてランク条件情報T1を参照して、当該試験対象プロセッサに対して後工程試験部20(SLT装置21)が初回ランク試験を行なうための試験条件(例えば、動作電圧および動作周波数)を設定する。
【0255】
ステップE3において、試験制御部25が、予測ランク決定部15が試験対象プロセッサに対して決定した予測ランクに応じた初回試験条件で、当該試験対象プロセッサの試験を実行させる。試験制御部25は、初回ランク試験の結果、試験対象プロセッサが合格(PASS)であるか不合格(FAIL)であるかを判定する。
【0256】
初回ランク試験の結果が合格の場合には(ステップE3のPASSルート参照)、ステップE4に移行する。
【0257】
ステップE4において、試験制御部25は、当該試験対象プロセッサの予測ランクを実ランクとして決定し、処理を終了する。
【0258】
また、ステップE3において、初回ランク試験の結果が不合格の場合には(ステップE3のFAILルート参照)、ステップE5に移行する。
【0259】
ステップE5において、試験制御部25は、当該試験対象プロセッサを不良品と決定し、処理を終了する。
【0260】
また、図15に示した処理に加えて、補正ランク試験を部分的に実施してもよい。例えば、試験制御部25は、一定量の試験対象プロセッサに対して補正ランク試験を行なってよい。試験制御部25は、通常は補正ランク試験は実施せずに、定期的もしくは試験数が所定の閾値に到達する毎等のタイミングで補正ランク試験を実施してよい。
【0261】
また、試験制御部25はサンプリング的に補正ランク試験を実施してよい。例えば、試験制御部25は、所定のタイミング(例えば、ランダムなタイミング)で、監視対象のプロセッサをサンプリング的に選択して補正ランク試験を実施し、当該プロセッサの予測ランクと実ランクとの差を確認する。試験制御部25は、例えば、予測ランクと実ランクとの差が閾値以上の場合に、補正ランク試験を実施してよい。この場合に、最適化処理部26は、サンプリングしたプロセッサの予測ランクと実ランクとの関係に関する目標を反映させて相関分析を行ない、予測式に対する補正値を算出してよい。
【0262】
また、試験制御部25は、初回ランク試験における不良率が、予め設定した目標範囲内であるかを確認し、初回ランク試験における不良率が目標範囲外となった場合に、補正ランク試験を実施してもよい。
【0263】
さらに、試験制御部25は、半導体プロセス(製造レシピ)の改良,製造装置の更新(例えば、故障した装置の修理や老朽化した装置の入れ替え)等の、予測方法に影響がある何等かの変更が行なわれた場合に、影響を確認する。この確認の結果、変更による悪影響が確認された場合に補正ランク試験を実施してもよい。変更による悪影響は、例えば、予測ランクと実ランクとの差が閾値以上の場合が増加したことや、初回ランク試験における不良率が高くなった等であってよい。
【0264】
一実施形態に係る試験システムの量産フェーズにおける後工程試験の処理に、予測式の最適化と補正ランク試験とを組み合わせて実行する場合の処理を、図16に示すフローチャート(ステップE1~E5,A6~A17,F1)に従って説明する。
【0265】
なお、図16のステップA4~A17の処理は図11に示したフローチャートのステップA4~A17と同様であり、図16のステップE1~E5の処理は図15に示したフローチャートのステップE1~E5と同様である。これらの詳細な説明は省略する。
【0266】
ステップE2において、初回試験条件設定部24が、試験対象プロセッサの予測ランクに基づいてランク条件情報T1を参照して、当該試験対象プロセッサに対して後工程試験部20(SLT装置21)が初回ランク試験を行なうための試験条件(例えば、動作電圧および動作周波数)を設定する。
【0267】
ステップF1において、試験制御部25が、補正ランク試験を行なうか否かの判定を行なう。試験制御部25は、一定量の試験対象プロセッサに対して補正ランク試験を行なってよい。例えば、試験制御部25は、通常は補正ランク試験は実施せずに、定期的もしくは試験数が所定の閾値に到達する毎等のタイミングで補正ランク試験を実施してよい。また、試験制御部25はサンプリング的に補正ランク試験を実施してよい。
【0268】
補正ランク試験を実施しない場合(通常)には、処理はステップE3に移行する。また、補正ランク試験を実施する場合には、処理はステップA6に移行する。
【0269】
また、上述した実施形態においては、予測ランク決定部15が決定した予測ランクを試験制御装置100の記憶部200dに記憶させ、予測ランク取得部23が記憶部200dから予測ランクを取得しているが、これに限定されるものではない。
【0270】
予測ランクの代わりにランク予測に必要な測定値をプロセッサの不揮発性メモリに記憶させてもよい。
【0271】
ここで、プロセッサの製造工程においては、前工程と後工程が別の工場で実施されることが多い。また、上述した予測ランク決定部15の処理を前工程で行なう場合と後工程で行なう場合とが考えられる。
【0272】
予測ランク決定部15の処理を前工程で行なう場合、すなわち、前工程で予測式が使用される場合には、前工程において決定した予測ランクをプロセッサ等に記録する。これに対して、予測ランク決定部15の処理を後工程で行なう場合、すなわち、後工程で予測式が用いられる場合には、予測ランクではなく単体試験結果の値をプロセッサ等に記録する。
【0273】
そして、前工程を実施する工場で予測ランク決定部15の処理を行なう場合、最適化処理部26が予測式の更新を行なう場合に、後工程のSLT試験結果に基づいて算出される予測式の補正内容を工場間で受け渡す必要があり、より時間を要する。
【0274】
そこで、時間短縮のために、量産フェーズにおいては、単体試験結果のうちランク予測に用いられる値(例えば、静止電源電流値と28種類のROSCの値)をプロセッサの不揮発性メモリ等に記録して出荷してよい。
【0275】
また、予測ランク決定部15によって決定された予測ランクや、単体試験結果のうちランク予測に用いられる値(予測に必要な前工程の試験結果)を、図示しないデータベースに記憶させてもよい。
【0276】
また、上述した実施形態においては、予測手法作成部14が予測式を作成する例を示したが、これに限定されるものではなく、種々変形して実施することができる。例えば、予測手法作成部14は、機械学習モデルに推定させることで決定してもよい。
【0277】
予測式の代わりに機械学習モデルを用いる場合には、最適化処理部26は、例えば、量産フェーズにおけるプロセッサの単体試験(前工程試験)の結果を入力とし、補正ランク試験で決められた実ランクを正解データとして、機械学習モデルの訓練を行なうことで最適化を実現してよい。
【0278】
また、この機械学習モデルの訓練に、開発フェーズにおける試作プロセッサの試験結果を含めてもよい。例えば、試作プロセッサが製造問題を持っていて量産フェーズにおけるプロセッサでは問題が解決されているような場合は、開発フェーズにおける試作プロセッサの試験結果を訓練データから除外する。試作プロセッサの試験結果が製造バラつきの範囲内であれば含めてよい。
【0279】
また、試験制御装置100としての機能を複数のコンピュータに分散して実施してもよい。
【0280】
例えば、第1の拠点に備えられた第1のコンピュータに予測手法作成部14および予測ランク決定部15としての機能を実現させ、第2の拠点に備えられた第2のコンピュータに予測ランク取得部23,初回試験条件設定部24,試験制御部25および最適化処理部26としての機能を実現させてもよく、種々変形して実施することができる。この場合、第1のコンピュータと第2のコンピュータとの間において、ネットワークやデータベース等を介して必要なデータ(予測ランク,予測式,予測式の補正値等)を授受してもよい。
【0281】
また、上述した実施形態においては、試験対象がプロセッサである例を示しているが、これに限定されるものではない。試験対象はプロセッサ以外のLSIであってよく、種々変形して実施することができる。
【0282】
また、上述した実施形態においては、ランク条件情報T1の動作電圧が、初回ランク試験における初回試験条件,プロセッサの初回ランク試験における試験対象プロセッサの合否を判断するための合否閾値,補正ランク試験における補正後の試験条件、およびプロセッサの補正ランク試験における試験対象プロセッサの合否を判断するための合否閾値として用いられているが、これに限定されるものではない。これらの試験条件や閾値をランク条件情報T1とは別に設けてもよい。
【0283】
また、上述した開示により本実施形態を当業者によって実施・製造することが可能である。
(E)付記
以上の実施形態に関し、さらに以下の付記を開示する。
【0284】
(付記1)
試験対象に対して第1の試験装置が第1の試験を行なうことで得た第1の試験結果に基づき、前記試験対象に対する第1評価値を設定し、
前記第1評価値に基づいて設定した初回試験条件下において、第2の試験装置に前記試験対象に対する第2の試験を行なわせ、
前記第2の試験を行なうことで得た第2の試験結果に応じて補正した試験条件下において、前記第2の試験装置に、前記試験対象に対する第3の試験を行なわせる
処理をプロセッサに実行させることを特徴とする試験制御プログラム。
【0285】
(付記2)
前記第3の試験の後に、
先に行なった試験の結果に応じた試験条件の補正と、
補正された前記試験条件下での前記第2の試験装置による前記試験対象に対する試験とを終了条件が満たされるまで繰り返し実行させる
処理を前記プロセッサに実行させることを特徴とする付記1に記載の試験制御プログラム。
【0286】
(付記3)
複数の試験対象に対する前記第1評価値と前記第3の試験の結果とに基づき、前記第1評価値を生成する第1評価生成手法の更新を行なう
処理を前記プロセッサに実行させることを特徴とする付記1または2に記載の試験制御プログラム。
【0287】
(付記4)
試験対象に対して第1の試験を行なう第1試験部と、
前記試験対象に対する第2の試験を行なう第2試験部と、
前記第1試験部が前記第1の試験により得た第1の試験結果に基づき、前記試験対象に対する第1評価値を設定する第1評価値設定部と、
前記第1評価値に基づいて設定した初回試験条件下において、前記第2試験部に、前記試験対象に対する第2の試験を行なわせる第1制御部と、
前記第2の試験を行なうことで得た第2の試験結果に応じて補正した試験条件下において、前記第2試験部に、前記試験対象に対する第3の試験を行なわせる第2制御部と、
を有することを特徴とする試験システム。
【0288】
(付記5)
前記第3の試験の後に、先に行なった試験の結果に応じた試験条件の補正と、補正された前記試験条件下での前記試験対象に対する試験とを終了条件が満たされるまで繰り返し実行する第3制御部
を有することを特徴とする付記4に記載の試験システム。
【0289】
(付記6)
複数の試験対象に対する前記第1評価値と前記第3の試験の結果とに基づき、前記第1評価値を生成する第1評価生成手法の更新を行なう更新部
を有することを特徴とする付記4または5に記載の試験システム。
【0290】
(付記7)
試験対象に対して第1の試験を行なうことで得た第1の試験結果に基づき、前記試験対象に対する第1評価値を設定し、
前記第1評価値に基づいて設定した初回試験条件下において、前記試験対象に対する第2の試験を行ない、
前記第2の試験を行なうことで得た第2の試験結果に応じて補正した試験条件下において、前記試験対象に対する第3の試験を行なう
処理をプロセッサが実行することを特徴とする試験制御方法。
【0291】
(付記8)
前記第3の試験の後に、
先に行なった試験の結果に応じた試験条件の補正と、
補正された前記試験条件下での前記試験対象に対する試験とを終了条件が満たされるまで繰り返し実行する
処理を前記プロセッサが実行することを特徴とする付記7に記載の試験制御方法。
【0292】
(付記9)
複数の試験対象に対する前記第1評価値と前記第3の試験の結果とに基づき、前記第1評価値を生成する第1評価生成手法の更新を行なう
処理を前記プロセッサが実行することを特徴とする付記7または8に記載の試験制御方法。
【符号の説明】
【0293】
1 試験システム
10 前工程試験部
11 第1前工程試験装置
12 第2前工程試験装置
13 前工程試験処理部
14 予測手法作成部
15 予測ランク決定部
20 後工程試験部
21 SLT装置
22 後工程試験処理部
23 予測ランク取得部
24 初回試験条件設定部
25 試験制御部
26 最適化処理部
100 試験制御装置
113,123 LSIテスタ
200 コンピュータ
200a プロセッサ
200b グラフィック処理装置
200c メモリ
200d 記憶部
200e IF部
200f IO部
200g 読取部
200h プログラム
200i 記録媒体
200j バス
211 メモリ
212 取り付け部
213 冷却機
214 IOカード
215 記憶装置
216 コンソール
217 電源
T1 ランク条件情報
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16