(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024015543
(43)【公開日】2024-02-06
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20240130BHJP
H01L 29/739 20060101ALI20240130BHJP
H01L 21/336 20060101ALI20240130BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 653A
H01L29/78 652M
H01L29/78 652J
H01L29/78 655A
H01L29/78 655B
H01L29/78 655G
H01L29/78 658F
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022117638
(22)【出願日】2022-07-25
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】鎌田 拓歩
(72)【発明者】
【氏名】大形 公士
(72)【発明者】
【氏名】佐藤 聖幸
(57)【要約】
【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体装置は、ｎ型の半導体基板ＳＵＢと、トレンチＴＲと、トレンチＴＲの内部にゲート絶縁膜ＧＩを介して形成されたゲート電極とを備える。トレンチＴＲの角部に形成されているゲート絶縁膜ＧＩの厚さと、トレンチＴＲの底部に形成されているゲート絶縁膜ＧＩの厚さとの差の絶対値ΔＴＢは、トレンチＴＲの角部に形成されているゲート絶縁膜ＧＩの厚さと、トレンチＴＲの側壁部に形成されているゲート絶縁膜ＧＩの厚さとの差の絶対値ΔＴＡよりも小さい。
【選択図】図１２
【解決手段】半導体装置は、ｎ型の半導体基板ＳＵＢと、トレンチＴＲと、トレンチＴＲの内部にゲート絶縁膜ＧＩを介して形成されたゲート電極とを備える。トレンチＴＲの角部に形成されているゲート絶縁膜ＧＩの厚さと、トレンチＴＲの底部に形成されているゲート絶縁膜ＧＩの厚さとの差の絶対値ΔＴＢは、トレンチＴＲの角部に形成されているゲート絶縁膜ＧＩの厚さと、トレンチＴＲの側壁部に形成されているゲート絶縁膜ＧＩの厚さとの差の絶対値ΔＴＡよりも小さい。
【選択図】図１２
【特許請求の範囲】
【請求項1】
上面および下面を有する第１導電型の半導体基板と、
前記半導体基板の前記上面側において、前記半導体基板に形成された第１トレンチと、
前記第１トレンチの内部に形成された第１絶縁膜と、
前記第１絶縁膜を介して、前記第１トレンチの内部に埋め込まれた導電性膜と、
を備え、
前記第１トレンチは、
前記半導体基板の前記上面から前記半導体基板の内部へ向かって所定の深さまで形成された第１側壁部と、
前記半導体基板の内部に位置する第１底部と、
前記第１側壁部と前記第１底部とを繋ぐ第１角部と、
を有し、
前記第１角部上に形成されている前記第１絶縁膜の厚さと、前記第１底部上に形成されている前記第１絶縁膜の厚さとの差の絶対値ΔＴＢは、前記第１角部上に形成されている前記第１絶縁膜の厚さと、前記第１側壁部上に形成されている前記第１絶縁膜の厚さとの差の絶対値ΔＴＡよりも小さい、半導体装置。
前記半導体基板の前記上面側において、前記半導体基板に形成された第１トレンチと、
前記第１トレンチの内部に形成された第１絶縁膜と、
前記第１絶縁膜を介して、前記第１トレンチの内部に埋め込まれた導電性膜と、
を備え、
前記第１トレンチは、
前記半導体基板の前記上面から前記半導体基板の内部へ向かって所定の深さまで形成された第１側壁部と、
前記半導体基板の内部に位置する第１底部と、
前記第１側壁部と前記第１底部とを繋ぐ第１角部と、
を有し、
前記第１角部上に形成されている前記第１絶縁膜の厚さと、前記第１底部上に形成されている前記第１絶縁膜の厚さとの差の絶対値ΔＴＢは、前記第１角部上に形成されている前記第１絶縁膜の厚さと、前記第１側壁部上に形成されている前記第１絶縁膜の厚さとの差の絶対値ΔＴＡよりも小さい、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記第１底部は、前記半導体基板の前記上面からの深さが最も深い最深部を含み、
前記第１側壁部は、前記半導体基板の前記上面から前記最深部までの深さの半分に位置する中間部を含み、
前記第１底部上に形成されている前記第１絶縁膜の厚さは、前記最深部における前記第１絶縁膜の厚さであり、
前記第１側壁部上に形成されている前記第１絶縁膜の厚さは、前記中間部における前記第１絶縁膜の厚さである、半導体装置。
前記第１底部は、前記半導体基板の前記上面からの深さが最も深い最深部を含み、
前記第１側壁部は、前記半導体基板の前記上面から前記最深部までの深さの半分に位置する中間部を含み、
前記第１底部上に形成されている前記第１絶縁膜の厚さは、前記最深部における前記第１絶縁膜の厚さであり、
前記第１側壁部上に形成されている前記第１絶縁膜の厚さは、前記中間部における前記第１絶縁膜の厚さである、半導体装置。
【請求項3】
請求項２に記載の半導体装置において、
前記第１角部上に形成されている前記第１絶縁膜の厚さは、前記中間部の接線である第１直線と、前記最深部の接線である第２直線との交点において、前記第２直線から前記第１直線側へ４５度傾斜した方向に延在する第３直線上における前記第１絶縁膜の厚さである、半導体装置。
前記第１角部上に形成されている前記第１絶縁膜の厚さは、前記中間部の接線である第１直線と、前記最深部の接線である第２直線との交点において、前記第２直線から前記第１直線側へ４５度傾斜した方向に延在する第３直線上における前記第１絶縁膜の厚さである、半導体装置。
【請求項4】
請求項３に記載の半導体装置において、
前記第１トレンチは、平面視において第１方向に延在し、
前記半導体基板の前記上面の位置において、平面視で前記第１方向と直交する第２方向における前記第１トレンチの幅をＷとし、且つ、前記最深部と前記第３直線上の前記第１角部とを通過する真円の曲率半径をＲとした場合、
Ｒ－（Ｗ－０．４）＞Ｗ ［μｍ］
の関係を満たす、半導体装置。
前記第１トレンチは、平面視において第１方向に延在し、
前記半導体基板の前記上面の位置において、平面視で前記第１方向と直交する第２方向における前記第１トレンチの幅をＷとし、且つ、前記最深部と前記第３直線上の前記第１角部とを通過する真円の曲率半径をＲとした場合、
Ｒ－（Ｗ－０．４）＞Ｗ ［μｍ］
の関係を満たす、半導体装置。
【請求項5】
請求項１に記載の半導体装置において、
前記第１側壁部、前記第１底部および前記第１角部の各々における前記半導体基板の結晶面は、（１００）面である、半導体装置。
前記第１側壁部、前記第１底部および前記第１角部の各々における前記半導体基板の結晶面は、（１００）面である、半導体装置。
【請求項6】
請求項１に記載の半導体装置において、
前記第１トレンチよりも浅くなるように、前記半導体基板の前記上面側において、前記半導体基板に形成され、且つ、前記第１導電型と反対の第２導電型であるベース領域と、
前記ベース領域に形成された前記第１導電型のエミッタ領域と、
前記半導体基板の前記下面上に形成されたコレクタ電極と、
前記第１トレンチを覆うように、前記半導体基板の前記上面上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成されたゲート配線およびエミッタ電極と、
を更に備え、
前記エミッタ領域および前記ベース領域は、前記エミッタ電極に電気的に接続され、
前記導電性膜は、前記ゲート配線に電気的に接続され、且つ、ゲート電極として機能し、
前記第１絶縁膜は、ゲート絶縁膜として機能する、半導体装置。
前記第１トレンチよりも浅くなるように、前記半導体基板の前記上面側において、前記半導体基板に形成され、且つ、前記第１導電型と反対の第２導電型であるベース領域と、
前記ベース領域に形成された前記第１導電型のエミッタ領域と、
前記半導体基板の前記下面上に形成されたコレクタ電極と、
前記第１トレンチを覆うように、前記半導体基板の前記上面上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成されたゲート配線およびエミッタ電極と、
を更に備え、
前記エミッタ領域および前記ベース領域は、前記エミッタ電極に電気的に接続され、
前記導電性膜は、前記ゲート配線に電気的に接続され、且つ、ゲート電極として機能し、
前記第１絶縁膜は、ゲート絶縁膜として機能する、半導体装置。
【請求項7】
請求項６に記載の半導体装置において、
前記半導体基板の前記上面側において、前記半導体基板に形成された第２トレンチと、
前記第２トレンチの内部に形成された第２絶縁膜と、
前記第２絶縁膜を介して、前記第２トレンチの内部に埋め込まれた抵抗素子と、
を備え、
前記半導体基板の前記上面の位置において、平面視で前記第２トレンチの延在方向と直交する方向における前記第２トレンチの幅は、平面視で前記第１トレンチの延在方向と直交する方向における前記第１トレンチの幅よりも広く、
前記第２トレンチは、
前記半導体基板の前記上面から前記半導体基板の内部へ向かって所定の深さまで形成された第２側壁部と、
前記半導体基板の内部に位置する第２底部と、
前記第１側壁部と前記第１底部とを繋ぐ第２角部と、
を有し、
前記第２角部上に形成されている前記第２絶縁膜の厚さと、前記第２底部上に形成されている前記第２絶縁膜の厚さとの差の絶対値ΔＴＤは、前記第２角部上に形成されている前記第２絶縁膜の厚さと、前記第２側壁部上に形成されている前記第２絶縁膜の厚さとの差の絶対値ΔＴＣよりも小さく、
絶対値ΔＴＣと絶対値ΔＴＤとの差は、絶対値ΔＴＡと絶対値ΔＴＢとの差よりも小さい、半導体装置。
前記半導体基板の前記上面側において、前記半導体基板に形成された第２トレンチと、
前記第２トレンチの内部に形成された第２絶縁膜と、
前記第２絶縁膜を介して、前記第２トレンチの内部に埋め込まれた抵抗素子と、
を備え、
前記半導体基板の前記上面の位置において、平面視で前記第２トレンチの延在方向と直交する方向における前記第２トレンチの幅は、平面視で前記第１トレンチの延在方向と直交する方向における前記第１トレンチの幅よりも広く、
前記第２トレンチは、
前記半導体基板の前記上面から前記半導体基板の内部へ向かって所定の深さまで形成された第２側壁部と、
前記半導体基板の内部に位置する第２底部と、
前記第１側壁部と前記第１底部とを繋ぐ第２角部と、
を有し、
前記第２角部上に形成されている前記第２絶縁膜の厚さと、前記第２底部上に形成されている前記第２絶縁膜の厚さとの差の絶対値ΔＴＤは、前記第２角部上に形成されている前記第２絶縁膜の厚さと、前記第２側壁部上に形成されている前記第２絶縁膜の厚さとの差の絶対値ΔＴＣよりも小さく、
絶対値ΔＴＣと絶対値ΔＴＤとの差は、絶対値ΔＴＡと絶対値ΔＴＢとの差よりも小さい、半導体装置。
【請求項8】
（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
（ｂ）前記半導体基板の前記上面側において、前記半導体基板に、第１トレンチを形成する工程、
（ｃ）前記第１トレンチの内部に、第１絶縁膜を形成する工程、
（ｄ）第１絶縁膜を介して前記第１トレンチの内部を埋め込むように、導電性膜を形成する工程、
を備え、
前記第１トレンチは、
前記半導体基板の前記上面から前記半導体基板の内部へ向かって所定の深さまで形成された第１側壁部と、
前記半導体基板の内部に位置する第１底部と、
前記第１側壁部と前記第１底部とを繋ぐ第１角部と、
を有し、
前記第１角部上に形成されている前記第１絶縁膜の厚さと、前記第１底部上に形成されている前記第１絶縁膜の厚さとの差の絶対値ΔＴＢは、前記第１角部上に形成されている前記第１絶縁膜の厚さと、前記第１側壁部上に形成されている前記第１絶縁膜の厚さとの差の絶対値ΔＴＡよりも小さい、半導体装置の製造方法。
（ｂ）前記半導体基板の前記上面側において、前記半導体基板に、第１トレンチを形成する工程、
（ｃ）前記第１トレンチの内部に、第１絶縁膜を形成する工程、
（ｄ）第１絶縁膜を介して前記第１トレンチの内部を埋め込むように、導電性膜を形成する工程、
を備え、
前記第１トレンチは、
前記半導体基板の前記上面から前記半導体基板の内部へ向かって所定の深さまで形成された第１側壁部と、
前記半導体基板の内部に位置する第１底部と、
前記第１側壁部と前記第１底部とを繋ぐ第１角部と、
を有し、
前記第１角部上に形成されている前記第１絶縁膜の厚さと、前記第１底部上に形成されている前記第１絶縁膜の厚さとの差の絶対値ΔＴＢは、前記第１角部上に形成されている前記第１絶縁膜の厚さと、前記第１側壁部上に形成されている前記第１絶縁膜の厚さとの差の絶対値ΔＴＡよりも小さい、半導体装置の製造方法。
【請求項9】
請求項８に記載の半導体装置の製造方法において、
前記（ｂ）工程では、Ｃ４Ｆ８ガスおよびＳＦ６ガスを用いたドライエッチング処理が行われる、半導体装置の製造方法。
前記（ｂ）工程では、Ｃ４Ｆ８ガスおよびＳＦ６ガスを用いたドライエッチング処理が行われる、半導体装置の製造方法。
【請求項10】
請求項８に記載の半導体装置の製造方法において、
前記（ｃ）工程では、９００℃以上且つ１０００℃以下の条件下で水蒸気を用いた熱酸化処理が行われる、半導体装置の製造方法。
前記（ｃ）工程では、９００℃以上且つ１０００℃以下の条件下で水蒸気を用いた熱酸化処理が行われる、半導体装置の製造方法。
【請求項11】
請求項８に記載の半導体装置の製造方法において
前記第１底部は、前記半導体基板の前記上面からの深さが最も深い最深部を含み、
前記第１側壁部は、前記半導体基板の前記上面から前記最深部までの深さの半分に位置する中間部を含み、
前記第１底部上に形成されている前記第１絶縁膜の厚さは、前記最深部における前記第１絶縁膜の厚さであり、
前記第１側壁部上に形成されている前記第１絶縁膜の厚さは、前記中間部における前記第１絶縁膜の厚さである、半導体装置の製造方法。
前記第１底部は、前記半導体基板の前記上面からの深さが最も深い最深部を含み、
前記第１側壁部は、前記半導体基板の前記上面から前記最深部までの深さの半分に位置する中間部を含み、
前記第１底部上に形成されている前記第１絶縁膜の厚さは、前記最深部における前記第１絶縁膜の厚さであり、
前記第１側壁部上に形成されている前記第１絶縁膜の厚さは、前記中間部における前記第１絶縁膜の厚さである、半導体装置の製造方法。
【請求項12】
請求項１１に記載の半導体装置の製造方法において、
前記第１角部上に形成されている前記第１絶縁膜の厚さは、前記中間部の接線である第１直線と、前記最深部の接線である第２直線との交点において、前記第２直線から前記第１直線側へ４５度傾斜した方向に延在する第３直線上における前記第１絶縁膜の厚さである、半導体装置の製造方法。
前記第１角部上に形成されている前記第１絶縁膜の厚さは、前記中間部の接線である第１直線と、前記最深部の接線である第２直線との交点において、前記第２直線から前記第１直線側へ４５度傾斜した方向に延在する第３直線上における前記第１絶縁膜の厚さである、半導体装置の製造方法。
【請求項13】
請求項１２に記載の半導体装置の製造方法において、
前記第１トレンチは、平面視において第１方向に延在し、
前記半導体基板の前記上面の位置において、平面視で前記第１方向と直交する第２方向における前記第１トレンチの幅をＷとし、且つ、前記最深部と前記第３直線上の前記第１角部とを通過する真円の曲率半径をＲとした場合、
Ｒ－（Ｗ－０．４）＞Ｗ ［μｍ］
の関係を満たす、半導体装置の製造方法。
前記第１トレンチは、平面視において第１方向に延在し、
前記半導体基板の前記上面の位置において、平面視で前記第１方向と直交する第２方向における前記第１トレンチの幅をＷとし、且つ、前記最深部と前記第３直線上の前記第１角部とを通過する真円の曲率半径をＲとした場合、
Ｒ－（Ｗ－０．４）＞Ｗ ［μｍ］
の関係を満たす、半導体装置の製造方法。
【請求項14】
請求項８に記載の半導体装置の製造方法において、
前記第１側壁部、前記第１底部および前記第１角部の各々における前記半導体基板の結晶面は、（１００）面である、半導体装置の製造方法。
前記第１側壁部、前記第１底部および前記第１角部の各々における前記半導体基板の結晶面は、（１００）面である、半導体装置の製造方法。
【請求項15】
請求項８に記載の半導体装置の製造方法において、
（ｅ）前記第１トレンチよりも浅くなるように、前記半導体基板の前記上面側において、前記半導体基板に、前記第１導電型と反対の第２導電型であるベース領域を形成する工程、
（ｆ）前記ベース領域に、前記第１導電型のエミッタ領域を形成する工程、
（ｇ）前記第１トレンチを覆うように、前記半導体基板の前記上面上に、層間絶縁膜を形成する工程、
（ｈ）前記層間絶縁膜上に、ゲート配線およびエミッタ電極を形成する工程、
（ｉ）前記半導体基板の前記下面上に、コレクタ電極を形成する工程、
を更に備え、
前記エミッタ領域および前記ベース領域は、前記エミッタ電極に電気的に接続され、
前記導電性膜は、前記ゲート配線に電気的に接続され、且つ、ゲート電極として機能し、
前記第１絶縁膜は、ゲート絶縁膜として機能する、半導体装置の製造方法。
（ｅ）前記第１トレンチよりも浅くなるように、前記半導体基板の前記上面側において、前記半導体基板に、前記第１導電型と反対の第２導電型であるベース領域を形成する工程、
（ｆ）前記ベース領域に、前記第１導電型のエミッタ領域を形成する工程、
（ｇ）前記第１トレンチを覆うように、前記半導体基板の前記上面上に、層間絶縁膜を形成する工程、
（ｈ）前記層間絶縁膜上に、ゲート配線およびエミッタ電極を形成する工程、
（ｉ）前記半導体基板の前記下面上に、コレクタ電極を形成する工程、
を更に備え、
前記エミッタ領域および前記ベース領域は、前記エミッタ電極に電気的に接続され、
前記導電性膜は、前記ゲート配線に電気的に接続され、且つ、ゲート電極として機能し、
前記第１絶縁膜は、ゲート絶縁膜として機能する、半導体装置の製造方法。
【請求項16】
請求項１５に記載の半導体装置の製造方法において、
前記（ａ）工程では、前記半導体基板の前記上面側において、前記半導体基板に、第２トレンチが形成され、
前記（ｂ）工程では、前記第２トレンチの内部に、第２絶縁膜が形成され、
前記（ｃ）工程では、前記第２絶縁膜を介して、前記第２トレンチの内部に抵抗素子が埋め込まれ、
前記半導体基板の前記上面の位置において、平面視で前記第２トレンチの延在方向と直交する方向における前記第２トレンチの幅は、平面視で前記第１トレンチの延在方向と直交する方向における前記第１トレンチの幅よりも広く、
前記第２トレンチは、
前記半導体基板の前記上面から前記半導体基板の内部へ向かって所定の深さまで形成された第２側壁部と、
前記半導体基板の内部に位置する第２底部と、
前記第１側壁部と前記第１底部とを繋ぐ第２角部と、
を有し、
前記第２角部上に形成されている前記第２絶縁膜の厚さと、前記第２底部上に形成されている前記第２絶縁膜の厚さとの差の絶対値ΔＴＤは、前記第２角部上に形成されている前記第２絶縁膜の厚さと、前記第２側壁部上に形成されている前記第２絶縁膜の厚さとの差の絶対値ΔＴＣよりも小さく、
絶対値ΔＴＣと絶対値ΔＴＤとの差は、絶対値ΔＴＡと絶対値ΔＴＢとの差よりも小さい、半導体装置の製造方法。
前記（ａ）工程では、前記半導体基板の前記上面側において、前記半導体基板に、第２トレンチが形成され、
前記（ｂ）工程では、前記第２トレンチの内部に、第２絶縁膜が形成され、
前記（ｃ）工程では、前記第２絶縁膜を介して、前記第２トレンチの内部に抵抗素子が埋め込まれ、
前記半導体基板の前記上面の位置において、平面視で前記第２トレンチの延在方向と直交する方向における前記第２トレンチの幅は、平面視で前記第１トレンチの延在方向と直交する方向における前記第１トレンチの幅よりも広く、
前記第２トレンチは、
前記半導体基板の前記上面から前記半導体基板の内部へ向かって所定の深さまで形成された第２側壁部と、
前記半導体基板の内部に位置する第２底部と、
前記第１側壁部と前記第１底部とを繋ぐ第２角部と、
を有し、
前記第２角部上に形成されている前記第２絶縁膜の厚さと、前記第２底部上に形成されている前記第２絶縁膜の厚さとの差の絶対値ΔＴＤは、前記第２角部上に形成されている前記第２絶縁膜の厚さと、前記第２側壁部上に形成されている前記第２絶縁膜の厚さとの差の絶対値ΔＴＣよりも小さく、
絶対値ΔＴＣと絶対値ΔＴＤとの差は、絶対値ΔＴＡと絶対値ΔＴＢとの差よりも小さい、半導体装置の製造方法。
【請求項17】
請求項８に記載の半導体装置の製造方法において、
前記（ｂ）工程では、Ｃ４Ｆ８ガスを用いた第１プラズマ処理と、ＳＦ６ガスを用いた第２プラズマ処理と、ＳＦ６ガスを用い、且つ、前記第２プラズマ処理よりも低電圧の第３プラズマ処理とを含むドライエッチング処理を１サイクルとして、複数サイクルの前記ドライエッチング処理を繰り返すことで、前記第１トレンチが形成される、半導体装置の製造方法。
前記（ｂ）工程では、Ｃ４Ｆ８ガスを用いた第１プラズマ処理と、ＳＦ６ガスを用いた第２プラズマ処理と、ＳＦ６ガスを用い、且つ、前記第２プラズマ処理よりも低電圧の第３プラズマ処理とを含むドライエッチング処理を１サイクルとして、複数サイクルの前記ドライエッチング処理を繰り返すことで、前記第１トレンチが形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、トレンチの内部に形成されたゲート電極を備えた半導体装置と、その製造方法とに関する。
【背景技術】
【0002】
近年、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体素子を備えた半導体装置が広く使用されている。また、オン抵抗の低いＩＧＢＴとして、トレンチゲート型のＩＧＢＴが知られている。
【0003】
例えば、特許文献１には、ＧＧＥＥ構造のＩＧＢＴが開示されている。このようなＩＧＢＴでは、ｎ型の半導体基板にトレンチが形成され、トレンチの内部には、ゲート絶縁膜を介してゲート電極が埋め込まれている。特許文献１では、トレンチを形成するためのエッチング処理には、Ｃｌ２ガスおよびＯ２ガスが用いられており、その後、トレンチの内壁にゲート絶縁膜が形成される。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１３－１４０８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
パワー半導体素子の信頼性評価の１つとして、ブレークダウン電圧に対する耐性の評価がある。トレンチの底部付近において、ゲート絶縁膜の厚さにバラつきがあると、局所的に耐圧の低い箇所が存在することになるので、ゲート耐圧の信頼性が低下することになる。このような問題は、歩留まりの低下および検査コストの増加の原因となる。
【0006】
本願の主な目的は、トレンチの底部付近におけるゲート絶縁膜の厚さのバラつきを抑制し、半導体装置の信頼性を向上させることにある。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0007】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0008】
一実施の形態に係る半導体装置は、上面および下面を有する第１導電型の半導体基板と、前記半導体基板の前記上面側において、前記半導体基板に形成された第１トレンチと、前記第１トレンチの内部に形成された第１絶縁膜と、前記第１絶縁膜を介して、前記第１トレンチの内部に埋め込まれた導電性膜と、を備える。ここで、前記第１トレンチは、前記半導体基板の前記上面から前記半導体基板の内部へ向かって所定の深さまで形成された第１側壁部と、前記半導体基板の内部に位置する第１底部と、前記第１側壁部と前記第１底部とを繋ぐ第１角部と、を有する。また、前記第１角部上に形成されている前記第１絶縁膜の厚さと、前記第１底部上に形成されている前記第１絶縁膜の厚さとの差の絶対値ΔＴＢは、前記第１角部上に形成されている前記第１絶縁膜の厚さと、前記第１側壁部上に形成されている前記第１絶縁膜の厚さとの差の絶対値ΔＴＡよりも小さい。
【0009】
一実施の形態に係る半導体装置の製造方法は、（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、（ｂ）前記半導体基板の前記上面側において、前記半導体基板に、第１トレンチを形成する工程、（ｃ）前記第１トレンチの内部に、第１絶縁膜を形成する工程、（ｄ）第１絶縁膜を介して前記第１トレンチの内部を埋め込むように、導電性膜を形成する工程、を備える。ここで、前記第１トレンチは、前記半導体基板の前記上面から前記半導体基板の内部へ向かって所定の深さまで形成された第１側壁部と、前記半導体基板の内部に位置する第１底部と、前記第１側壁部と前記第１底部とを繋ぐ第１角部と、を有する。また、前記第１角部上に形成されている前記第１絶縁膜の厚さと、前記第１底部上に形成されている前記第１絶縁膜の厚さとの差の絶対値ΔＴＢは、前記第１角部上に形成されている前記第１絶縁膜の厚さと、前記第１側壁部上に形成されている前記第１絶縁膜の厚さとの差の絶対値ΔＴＡよりも小さい。
【発明の効果】
【0010】
一実施の形態によれば、半導体装置の信頼性を向上できる。
【図面の簡単な説明】
【0011】
【図1】実施の形態１における半導体装置を示す平面図である。
【図2】実施の形態１における半導体装置を示す要部平面図である。
【図3】実施の形態１における半導体装置を示す断面図である。
【図4】実施の形態１における半導体装置の製造工程を示す断面図である。
【図12】実施の形態１における半導体装置を示す拡大断面図である。
【図13】実施の形態１における半導体装置を示す拡大断面図である。
【図14】実施の形態１における半導体装置を示す拡大断面図である。
【図15】実施の形態１および検討例における耐圧分布を示すグラフである。
【図16】実施の形態１および検討例におけるＴＤＤＢ寿命を示すグラフである。
【図17】実施の形態２における半導体装置を示す要部平面図である。
【図18】実施の形態２における半導体装置を示す断面図である。
【図19】実施の形態２における半導体装置を示す拡大断面図である。
【図20】検討例における半導体装置を示す拡大断面図である。
【図21】検討例における半導体装置を示す拡大断面図である。
【図22】検討例における半導体装置を示す拡大断面図である。
【発明を実施するための形態】
【0012】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0013】
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。
【0014】
（実施の形態１）
＜半導体装置の構造＞
以下に図１～図３を用いて、実施の形態１における半導体装置１００の構造について説明する。実施の形態１の主な特徴は、トレンチＴＲの構造およびゲート絶縁膜ＧＩの厚さにある。そのような特徴は、図１２～図１６を用いて後で詳細に説明する。その前に、半導体装置１００の全体的な構造と、その製造方法について説明する。
＜半導体装置の構造＞
以下に図１～図３を用いて、実施の形態１における半導体装置１００の構造について説明する。実施の形態１の主な特徴は、トレンチＴＲの構造およびゲート絶縁膜ＧＩの厚さにある。そのような特徴は、図１２～図１６を用いて後で詳細に説明する。その前に、半導体装置１００の全体的な構造と、その製造方法について説明する。
【0015】
図１は、半導体装置１００である半導体チップを示す平面図である。図１に示されるように、半導体装置１００の大部分はエミッタ電極ＥＥで覆われている。平面視においてエミッタ電極ＥＥの周囲には、ゲート配線ＧＷが形成されている。
【0016】
エミッタ電極ＥＥおよびゲート配線ＧＷの各々の一部は、図示しない保護膜によって覆われている。この保護膜から露出している領域が、エミッタパッドおよびゲートパッドである。エミッタパッド上およびゲートパッド上に、ワイヤボンディングまたはクリップ（銅板）などの外部接続用部材が接続されることで、半導体装置１００が、他の半導体チップまたは配線基板などに電気的に接続される。
【0017】
半導体装置１００は、セル領域１Ａおよび抵抗領域２Ａを有する。セル領域１Ａには、ＩＧＢＴのような主要な半導体素子が形成されている。抵抗領域２Ａには、例えばゲート配線ＧＷの途中に形成されるような抵抗素子が形成されている。
【0018】
図２は、図１に示されるセル領域１Ａに対応した要部平面図である。図２に示されるＩＧＢＴは、ＧＧＥＥ構造のＩＧＢＴであり、ＩＥ（Injection Enhancement）効果を利用可能としたＩＥ型のＩＧＢＴである。ＩＥ効果とは、ＩＧＢＴがオン状態の際に、エミッタ電極ＥＥ側に正孔が排出され難くすることで、ドリフト領域ＮＶに蓄積される電荷の濃度を高める技術である。このため、半導体装置１００は、ＩＧＢＴの主動作を行うためのアクティブセルＡＣと、アクティブセルＡＣ以外のインアクティブセルＩＡＣとを有する。
【0019】
図２に示されるように、複数のトレンチＴＲは、Ｙ方向に延在し、Ｘ方向で互いに隣接している。アクティブセルＡＣのトレンチＴＲの内部には、ゲート電極ＧＥ１が形成されている。インアクティブセルＩＡＣのトレンチＴＲの内部には、ゲート電極ＧＥ２が形成されている。アクティブセルＡＣのゲート電極ＧＥ１には、ゲート配線ＧＷが電気的に接続され、ＩＧＢＴの動作時にゲート電位が供給される。インアクティブセルＩＡＣのゲート電極ＧＥ２には、エミッタ電極ＥＥが電気的に接続され、ＩＧＢＴの動作時にエミッタ電位が供給される。
【0020】
図３は、図２に示されるＡ－Ａ線に沿った断面図である。半導体装置１００は、上面および下面を有するｎ型の半導体基板ＳＵＢを備える。半導体基板ＳＵＢは、ｎ型のドリフト領域ＮＶを有する。ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成している。なお、ドリフト領域ＮＶは、ｎ型のシリコン基板と、シリコン基板上にエピタキシャル成長法によって燐（Ｐ）を導入しながら成長させた半導体層との積層体であってもよい。本願では、そのような積層体も半導体基板ＳＵＢであるとして説明する。
【0021】
半導体基板ＳＵＢの下面側において、半導体基板ＳＵＢには、ｎ型のフィールドストップ領域（不純物領域）ＮＳが形成されている。フィールドストップ領域ＮＳは、ＩＧＢＴのターンオフ時に、半導体基板ＳＵＢの上面側のｐｎ接合から延びる空乏層が、ｐ型のコレクタ領域ＰＣに達することを抑制するために設けられている。
【0022】
半導体基板ＳＵＢの下面側において、半導体基板ＳＵＢには、ｐ型のコレクタ領域（不純物領域）ＰＣが形成されている。コレクタ領域ＰＣは、フィールドストップ領域ＮＳの下方に位置している。
【0023】
半導体基板ＳＵＢの下面上には、コレクタ電極ＣＥが形成されている。コレクタ電極ＣＥは、コレクタ領域ＰＣに電気的に接続され、コレクタ領域ＰＣにコレクタ電位を供給する。コレクタ電極ＣＥは、例えばＡｌＳｉ膜、Ｔｉ膜、ＮｉＶ膜およびＡｕ膜のような金属膜からなる。
【0024】
半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢには、トレンチＴＲが形成されている。トレンチＴＲは、後述するエミッタ領域ＮＥおよびベース領域ＰＢを貫通し、且つ、半導体基板ＳＵＢに達している。トレンチＴＲの深さは、例えば２μｍ以上且つ５μｍ以下である。
【0025】
トレンチＴＲの内部には、ゲート絶縁膜ＧＩが形成されている。ゲート電極ＧＥ１、ＧＥ２は、ゲート絶縁膜ＧＩを介してトレンチＴＲの内部に埋め込まれている。ゲート絶縁膜ＧＩは、絶縁膜であり、例えば酸化シリコン膜である。ゲート電極ＧＥ１、ＧＥ２は、導電性膜であり、例えばｎ型の不純物が導入された多結晶シリコン膜である。ゲート絶縁膜ＧＩの厚さは、例えば７０ｎｍ以上且つ１５０ｎｍ以下である。
【0026】
アクティブセルＡＣの半導体基板ＳＵＢの上面側において、一対のトレンチＴＲ（一対のゲート電極ＧＥ１）の間の半導体基板ＳＵＢには、ホールバリア領域（不純物領域）ＮＨＢが形成されている。ホールバリア領域ＮＨＢには、ｐ型のベース領域（不純物領域）ＰＢが形成されている。ｐ型のベース領域ＰＢには、ｎ型のエミッタ領域（不純物領域）ＮＥが形成されている。ベース領域ＰＢは、トレンチＴＲよりも浅くなるように形成され、エミッタ領域ＮＥは、ベース領域ＰＢのよりも浅くなるように形成されている。
【0027】
インアクティブセルＩＡＣの半導体基板ＳＵＢの上面側において、一対のトレンチＴＲ（一対のゲート電極ＧＥ２）の間の半導体基板ＳＵＢには、ホールバリア領域ＮＨＢが形成されている。また、ゲート電極ＧＥ１とゲート電極ＧＥ２との間の半導体基板ＳＵＢには、ｐ型のフローティング領域（不純物領域）ＰＦが形成されている。ホールバリア領域ＮＨＢおよびフローティング領域ＰＦには、ｐ型のベース領域ＰＢが形成されている。フローティング領域ＰＦは、高耐圧特性を高めるために、トレンチＴＲの底部よりも深い位置にまで形成されていることが好ましく、トレンチＴＲの底部を覆うように形成されていることが、より好ましい。
【0028】
半導体基板ＳＵＢの上面上には、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜である。なお、層間絶縁膜ＩＬは、酸化シリコン膜と、ボロンおよびリンを含む酸化シリコン膜（ＢＰＳＧ：Boro Phospho Silicate Glass）との積層膜であってもよい。層間絶縁膜ＩＬの厚さは、例えば６００ｎｍ以上且つ１５００ｎｍ以下である。
【0029】
アクティブセルＡＣにおいて、コンタクトホールＣＨは、層間絶縁膜ＩＬおよびエミッタ領域ＮＥを貫通し、且つ、ベース領域ＰＢに達している。コンタクトホールＣＨは、エミッタ領域ＮＥおよびベース領域ＰＢに接するように形成されている。
【0030】
コンタクトホールＣＨの上部では、層間絶縁膜ＩＬが後退している。すなわち、半導体基板ＳＵＢの上面よりも上に位置するコンタクトホールＣＨの開口の大きさは、半導体基板ＳＵＢの上面よりも下に位置するコンタクトホールＣＨの開口の大きさよりも大きい。このため、エミッタ領域ＮＥの上面の一部が、層間絶縁膜ＩＬから露出している。従って、エミッタ電極ＥＥは、コンタクトホールＣＨの内部において、エミッタ領域ＮＥの側面に接触するだけでなく、エミッタ領域ＮＥの上面の一部にも接触する。これにより、エミッタ電極ＥＥとエミッタ領域ＮＥとの接触抵抗を低減することができる。
【0031】
インアクティブセルＩＡＣにおいて、コンタクトホールＣＨは、層間絶縁膜ＩＬを貫通し、且つ、ベース領域ＰＢに達している。また、コンタクトホールＣＨは、平面視においてゲート電極ＧＥ２に重なるように形成されている。このため、インアクティブセルＩＡＣにおけるコンタクトホールＣＨは、ゲート電極ＧＥ２およびベース領域ＰＢに接するように形成されている。
【0032】
アクティブセルＡＣおよびインアクティブセルＩＡＣにおいて、コンタクトホールＣＨの底部の周囲のベース領域ＰＢには、ｐ型の高濃度拡散領域（不純物領域）ＰＲが形成されている。高濃度拡散領域ＰＲは、エミッタ電極ＥＥとの接触抵抗を低くするため、および、ラッチアップを防止するために設けられている。
【0033】
コンタクトホールＣＨの内部には、プラグＰＧが埋め込まれている。プラグＰＧは、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とを含む。上記バリアメタル膜は、例えばチタン膜と、上記チタン膜上に形成された窒化チタン膜との積層膜である。上記導電性膜は、例えばタングステン膜である。
【0034】
なお、ここでは図示されていないが、コンタクトホールＣＨは、ゲート電極ＧＥ１の一部上にも形成され、このコンタクトホールＣＨの内部にもプラグＰＧが形成されている。
【0035】
層間絶縁膜ＩＬ上には、エミッタ電極ＥＥが形成されている。エミッタ電極ＥＥは、プラグＰＧを介して、エミッタ領域ＮＥ、ベース領域ＰＢ、高濃度拡散領域ＰＲおよびゲート電極ＧＥ２に電気的に接続され、これらの領域にエミッタ電位を供給する。
【0036】
なお、ここでは図示されていないが、層間絶縁膜ＩＬ上には、エミッタ電極ＥＥと同じ工程で形成されたゲート配線ＧＷも形成されている。ゲート配線ＧＷは、プラグＰＧを介してゲート電極ＧＥ１に電気的に接続され、ゲート電極ＧＥ１にゲート電位を供給する。このようなエミッタ電極ＥＥおよびゲート配線ＧＷは、例えば、ＴｉＷ膜と、上記ＴｉＷ膜上に形成されたアルミニウム膜とからなる。上記アルミニウム膜は、エミッタ電極ＥＥおよびゲート配線ＧＷの主導体膜であり、上記ＴｉＷ膜よりも十分に厚い。
【0037】
以下に各不純物領域の不純物濃度を例示する。ドリフト領域ＮＶの不純物濃度は、１×１０１３ｃｍ－３以上且つ２×１０１４ｃｍ－３以下である。フィールドストップ領域ＮＳの不純物濃度は、ドリフト領域ＮＶの不純物濃度よりも高く、５×１０１６ｃｍ－３以上且つ５×１０１７ｃｍ－３以下である。ホールバリア領域ＮＨＢの不純物濃度は、ドリフト領域ＮＶの不純物濃度よりも高く、１×１０１６ｃｍ－３以上且つ１×１０１７ｃｍ－３以下である。エミッタ領域ＮＥの不純物濃度は、ホールバリア領域ＮＨＢの不純物濃度よりも高く、１×１０１８ｃｍ－３以上且つ１×１０２１ｃｍ－３以下である。コレクタ領域ＰＣの不純物濃度は、１×１０１７ｃｍ－３以上且つ１×１０２１ｃｍ－３以下である。フローティング領域ＰＦの不純物濃度は、１×１０１５ｃｍ－３以上且つ１×１０１６以下ｃｍ－３である。ベース領域ＰＢの不純物濃度は、フローティング領域ＰＦの不純物濃度よりも高く、１×１０１６ｃｍ－３以上且つ１×１０１８ｃｍ－３以下である。高濃度拡散領域ＰＲの不純物濃度は、ベース領域ＰＢの不純物濃度よりも高く、１×１０１８ｃｍ－３以上且つ１×１０２１ｃｍ－３以下である。
【0038】
【0039】
図４に示されるように、まず、上面および下面を有するｎ型の半導体基板ＳＵＢを用意する。半導体基板ＳＵＢは、ｎ型のドリフト領域ＮＶを有する。次に、半導体基板ＳＵＢの上面側において、フォトリソグラフィ技術およびイオン注入法によって、半導体基板ＳＵＢに、ｎ型のホールバリア領域ＮＨＢおよびｐ型のフローティング領域ＰＦを形成する。
【0040】
図５に示されるように、半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢにトレンチＴＲを形成する。まず、半導体基板ＳＵＢの上面上に、レジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとして、Ｃ４Ｆ８ガスおよびＳＦ６ガスを用いたドライエッチング処理を半導体基板ＳＵＢに対して行うことで、半導体基板ＳＵＢにトレンチＴＲを形成する。その後、アッシング処理によって、レジストパターンＲＰ１を除去する。
【0041】
図６に示されるように、まず、半導体基板ＳＵＢに対して、例えば１０００℃以上且つ１２００℃以下の熱処理を施すことで、ホールバリア領域ＮＨＢおよびフローティング領域ＰＦに含まれる不純物を拡散させる。この熱処理によって、ホールバリア領域ＮＨＢは、トレンチＴＲの底部付近にまで拡散し、フローティング領域ＰＦは、トレンチＴＲの底部を覆うように、トレンチＴＲの底部よりも深い位置まで拡散する。
【0042】
次に、トレンチＴＲの内部および半導体基板ＳＵＢ上に、ゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩは、９００℃以上且つ１０００℃以下の条件下で水蒸気を用いた熱酸化処理を行うことで、形成される。次に、ゲート絶縁膜ＧＩを介してトレンチＴＲの内部を埋め込むように、例えばＣＶＤ法によって、導電性膜ＣＦ１を形成する。導電性膜ＣＦ１は、例えばｎ型の不純物が導入された多結晶シリコン膜である。
【0043】
図７に示されるように、まず、ドライエッチング処理によって、トレンチＴＲの外部に形成されていた導電性膜ＣＦ１を除去する。トレンチＴＲの内部に形成されていた導電性膜ＣＦ１が、ゲート電極ＧＥ１、ＧＥ２として残される。次に、等方性エッチング処理によって、トレンチＴＲの外部に形成されていたゲート絶縁膜ＧＩを除去する。
【0044】
図８に示されるように、フォトリソグラフィ技術およびイオン注入法によって、半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢ（フローティング領域ＰＦおよびホールバリア領域ＮＨＢ）に、ｐ型のベース領域ＰＢを形成する。次に、フォトリソグラフィ技術およびイオン注入法によって、アクティブセルＡＣのベース領域ＰＢに、ｎ型のエミッタ領域ＮＥを選択的に形成する。
【0045】
なお、図示はしていないが、これらのイオン注入を行う前に、半導体基板の上面上に、酸化シリコン膜のような絶縁膜を形成し、この絶縁膜をスルー膜として、イオン注入を行ってもよい。また、このスルー膜は、イオン注入後に除去されてもよいし、層間絶縁膜ＩＬの一部として残されていてもよい。
【0046】
図９に示されるように、トレンチＴＲを覆うように、例えばＣＶＤ法によって、半導体基板ＳＵＢの上面上に、層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、例えば酸化シリコン膜である。なお、層間絶縁膜ＩＬは、ＣＶＤ法によって形成された酸化シリコン膜と、塗布法によって形成されたＢＰＳＧ膜との積層膜であってもよい。
【0047】
図１０に示されるように、フォトリソグラフィ技術およびドライエッチング処理によって、アクティブセルＡＣにおいて、層間絶縁膜ＩＬ、エミッタ領域ＮＥおよびベース領域ＰＢに、コンタクトホールＣＨを形成する。コンタクトホールＣＨの底部は、ベース領域ＰＢに位置する。
【0048】
ここで、インアクティブセルＩＡＣにもコンタクトホールＣＨが形成され、このコンタクトホールＣＨは、平面視においてゲート電極ＧＥ２に重なるように形成されている。このため、インアクティブセルＩＡＣにおけるコンタクトホールＣＨは、ゲート電極ＧＥ２およびベース領域ＰＢに接するように形成される。なお、図示はしていないが、コンタクトホールＣＨは、ゲート電極ＧＥ１の一部上にも形成される。
【0049】
次に、フォトリソグラフィ技術およびイオン注入法によって、コンタクトホールＣＨの底部において、ベース領域ＰＢに、ｐ型の高濃度拡散領域ＰＲを形成する。次に、層間絶縁膜ＩＬに対して等方性エッチング処理を行うことで、層間絶縁膜ＩＬを後退させる。この等方性エッチング処理には、例えばフッ酸を含む水溶液が使用される。これにより、半導体基板ＳＵＢの上面上に位置するコンタクトホールＣＨの開口幅は、半導体基板ＳＵＢの内部に位置するコンタクトホールＣＨの開口幅よりも大きくなる。なお、等方性エッチング処理による層間絶縁膜ＩＬの後退量は、６０ｎｍ以上且つ１３０ｎｍ以下である。
【0050】
図１１に示されるように、コンタクトホールＣＨの内部を埋め込むように、層間絶縁膜ＩＬ上に、エミッタ電極ＥＥを形成する。まず、例えばスパッタリング法によって、層間絶縁膜ＩＬ上にＴｉＷ膜を形成し、例えばスパッタリング法によって、上記ＴｉＷ膜上にアルミニウム膜を形成する。次に、フォトリソグラフィ技術およびドライエッチング処理によって、上記ＴｉＷ膜および上記アルミニウム膜をパターニングすることで、エミッタ電極ＥＥを形成する。なお、ここでは図示していないが、エミッタ電極ＥＥを形成する工程と同じ工程で、ゲート配線ＧＷも層間絶縁膜ＩＬ上に形成される。
【0051】
その後、以下の製造工程を経て、図３の構造が得られる。まず、半導体基板ＳＵＢの下面側からイオン注入を行うことで、ｎ型のフィールドストップ領域ＮＳおよびｐ型のコレクタ領域ＰＣを形成する。これらのイオン注入の後に、レーザアニールを行うことで、フィールドストップ領域ＮＳおよびコレクタ領域ＰＣに含まれる不純物を活性化させる。次に、半導体基板ＳＵＢの下面上に、例えばスパッタリング法によって、例えばＡｌＳｉ膜、Ｔｉ膜、ＮｉＶ膜およびＡｕ膜のような金属膜を形成する。この金属膜が、コレクタ電極ＣＥとなる。
【0052】
＜実施の形態１の主な特徴＞
以下に図１２～図１６を用いて、実施の形態１の主な特徴について説明する。また、実施の形態１に対する比較として、図２０～図２２の検討例を用いる。検討例は、本願発明者らが特許文献１などを基にして検討を行った半導体装置である。
以下に図１２～図１６を用いて、実施の形態１の主な特徴について説明する。また、実施の形態１に対する比較として、図２０～図２２の検討例を用いる。検討例は、本願発明者らが特許文献１などを基にして検討を行った半導体装置である。
【0053】
図１２に示されるように、トレンチＴＲは、側壁部、底部、および、側壁部と底部とを繋ぐ角部を有する。底部は、半導体基板ＳＵＢの内部に位置し、半導体基板ＳＵＢの上面からの深さが最も深い最深部ＴＲｂを含んでいる。側壁部は、半導体基板ＳＵＢの上面から半導体基板の内部へ向かって所定の深さまで形成され、半導体基板ＳＵＢの上面から最深部ＴＲｂまでの深さの半分に位置する中間部ＴＲｓを含んでいる。
【0054】
角部は、中間部ＴＲｓの接線である第１直線ＳＬ１と、最深部ＴＲｂの接線である第２直線ＳＬ２との交点において、第２直線ＳＬ２から第１直線ＳＬ１側へ４５度傾斜した方向に延在する第３直線ＳＬ３が通過する箇所を含んでいる。
【0055】
図１２では、側壁部上に形成されているゲート絶縁膜ＧＩの厚さが厚さＴ１として示され、角部上に形成されているゲート絶縁膜ＧＩの厚さが厚さＴ２として示され、底部上に形成されているゲート絶縁膜ＧＩの厚さが厚さＴ３として示されている。なお、厚さＴ１は、中間部ＴＲｓにおけるゲート絶縁膜ＧＩの厚さである。また、厚さＴ２は、第３直線ＳＬ３上におけるゲート絶縁膜ＧＩの厚さである。また、厚さＴ３は、最深部ＴＲｂにおけるゲート絶縁膜ＧＩの厚さである。
【0056】
実施の形態１では、厚さＴ１および厚さＴ２は、それぞれ厚さＴ３よりも厚い。より具体的には、厚さＴ１は、厚さＴ２よりも厚く、厚さＴ２は、厚さＴ３よりも厚い。そして、厚さＴ２と厚さＴ３との差の絶対値ΔＴＢは、厚さＴ２と厚さＴ１の差の絶対値ΔＴＡよりも小さくなっている。
【0057】
一方で、検討例では、図２０に示されるように、厚さＴ１および厚さＴ３の大小関係と、厚さＴ２および厚さＴ３の大小関係とは変わらないが、厚さＴ２と厚さＴ３との差の絶対値ΔＴＢは、厚さＴ２と厚さＴ１の差の絶対値ΔＴＡよりも大きくなっている。また、検討例では、厚さＴ２が、厚さＴ１よりも厚く、厚さＴ１が、厚さＴ３よりも厚くなる場合（ワーストケース）がある。
【0058】
検討例では、トレンチＴＲの底部付近の形状がラウンド形状になっている。検討例のトレンチＴＲの形成には、ＳＦ６ガスを用いたドライエッチング処理が行われる。ＳＦ６ガスは等方性のエッチング成分が高いので、底部付近の形状がラウンド形状になり易い。なお、ＳＦ６ガスに代えてＣｌ２ガスおよびＯ２ガスを含む混合ガスを用いた場合でも、処理圧力を高圧化することで、底部付近の形状をラウンド形状にさせることもできる。
【0059】
このようなドライエッチング処理を行うことで、検討例では、図２１に示されるように、トレンチＴＲの側壁部および底部における半導体基板ＳＵＢの結晶面は、（１００）面になるが、角部の周囲に位置する側壁部の一部および底部の一部における半導体基板ＳＵＢの結晶面は、（１１０）面などのように、（１００）面以外の結晶面になる。
【0060】
（１１０）面などに熱酸化処理を行うと、（１００）面に熱酸化処理を行った場合と比較して、ゲート絶縁膜ＧＩの厚さが厚くなる。従って、検討例では、上述のワーストケースのように、角部の周囲におけるゲート絶縁膜ＧＩの厚さＴ２が、トレンチＴＲの内部で最も厚くなり易い。このため、トレンチＴＲの底部付近において、ゲート絶縁膜ＧＩの厚さにバラつきが生じ易くなり、局所的に耐圧の低い箇所が発生するという問題がある。
【0061】
実施の形態１では、トレンチＴＲの底部付近の形状がフラット形状になっている。実施の形態１のトレンチＴＲの形成には、Ｃ４Ｆ８ガスおよびＳＦ６ガスを用いたドライエッチング処理が行われる。図５を参照すると、Ｃ４Ｆ８ガスを用いた第１プラズマ処理を行うことで、レジストパターンＲＰ１の上面および側面と、半導体基板ＳＵＢの上面とに、堆積膜が堆積される。次に、ＳＦ６ガスを用いた高電圧の第２プラズマ処理を行うことで、レジストパターンＲＰ１の側面に上記堆積膜が残される。次に、ＳＦ６ガスを用い、且つ、第２プラズマ処理よりも低電圧の第３プラズマ処理を行うことで、レジストパターンＲＰ１および上記堆積膜から露出している半導体基板ＳＵＢがエッチングされる。これらの第１プラズマ処理、第２プラズマ処理および第３プラズマ処理を含むドライエッチング処理を１サイクルとして、複数サイクルのドライエッチング処理を繰り返すことで、実施の形態１のフラット形状のトレンチＴＲが形成される。
【0062】
図１３に示されるように、フラット形状のトレンチＴＲでは、（１００）面とは異なる結晶面の発生が抑制されるので、トレンチＴＲの側壁部、角部および底部の各々における半導体基板ＳＵＢの結晶面は、（１００）面である。そのため、底部の厚さＴ３が角部の厚さＴ２に近づく。従って、角部の厚さＴ２と底部の厚さＴ３との差の絶対値ΔＴＢは、検討例の関係と逆に、角部の厚さＴ２と側壁部の厚さＴ１の差の絶対値ΔＴＡよりも小さくなっている。言い換えれば、トレンチＴＲの底部付近において、ゲート絶縁膜ＧＩの厚さの均一性が高まっているので、局所的に耐圧の低い箇所が発生し難くなる。このように、実施の形態１によれば、半導体装置１００の信頼性を向上させることができる。
【0063】
なお、フラット形状のトレンチＴＲと、ラウンド形状のトレンチＴＲとは、以下のようにして区別することができる。フラット形状のトレンチＴＲであれば、トレンチＴＲの内部全体において、半導体基板ＳＵＢの結晶面を（１００）面にすることができ、ゲート絶縁膜ＧＩの厚さの均一性を向上させることができる。
【0064】
図１４に示されるように、半導体基板ＳＵＢの上面の位置において、Ｘ方向におけるトレンチＴＲの幅をＷとし、且つ、最深部ＴＲｂと第３直線ＳＬ３上の角部とを通過する真円の曲率半径をＲとして、以下の「式１」を用いることで、フラット形状またはラウンド形状の区別を行える。「式１」を満たす場合、トレンチＴＲがフラット形状であると見做せる。「式１」を満たさない場合、トレンチＴＲがラウンド形状であると見做せる。基本的には、曲率半径Ｒが十分に大きい場合、トレンチＴＲがフラット形状として区別される。
式１： Ｒ－（Ｗ－０．４）＞Ｗ ［μｍ］
式１： Ｒ－（Ｗ－０．４）＞Ｗ ［μｍ］
【0065】
図１４に示されるように、実施の形態１では、「式１」の関係を満たすので、トレンチＴＲはフラット形状である。図２２に示されるように、検討例では、「式１」の関係を満たさないので、トレンチＴＲはラウンド形状である。
【0066】
図１５および図１６は、本願発明者らが行った実験の結果を示すグラフであり、実施の形態１および検討例における結果を示している。図１５は、ブレークダウン電圧Ｖｂｄと累積不良との関係を示している。図１６は、ゲート絶縁膜ＧＩに対する経時劣化（ＴＤＤＢ寿命）を示し、ゲート電極ＧＥ１へ印加する電圧Ｖｇと、平均故障時間との関係を示している。なお、これらの実験は、１５０℃の環境下で行われたものである。
【0067】
図１５に示されるように、検討例では、ブレークダウン電圧が小さい領域から不良（初期不良）が発生しているが、実施の形態１では、初期不良が大幅に改善されている。この結果は、フラット形状のトレンチＴＲを用いたことで、ゲート絶縁膜ＧＩの厚さが均一化されたことによる効果であると言える。
【0068】
また、図１６に示されるように、実施の形態１では、ＴＤＤＢ寿命が２桁程度向上していることが判る。このように、実施の形態１では、半導体装置１００の信頼性が更に向上してる。これにより、歩留まりの低下および検査コストの増加を抑制できる。
【0069】
（実施の形態２）
以下に図１７～図１９を用いて、実施の形態２における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１７～図１９を用いて、実施の形態２における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0070】
実施の形態２では、抵抗領域２Ａに形成されている抵抗素子ＲＧについて説明する。図１７に示されるように、複数のトレンチＴＲは、Ｙ方向に延在し、Ｘ方向で互いに隣接している。これらのトレンチＴＲの内部には、それぞれ抵抗素子ＲＧが形成されている。抵抗素子ＲＧの両端部は、プラグＰＧを介してゲート配線ＧＷに電気的に接続されている。ゲート配線ＧＷの途中の電気経路を抵抗素子ＲＧによって構成することで、抵抗素子ＲＧをゲート抵抗として使用できる。
【0071】
図１８は、図１７に示されるＢ－Ｂ線に沿った断面図である。なお、図１８には、比較のために、セル領域１ＡのアクティブセルＡＣの断面図も示されている。抵抗領域２Ａの構造は、Ｘ方向におけるトレンチＴＲの幅がセル領域１ＡのトレンチＴＲの幅よりも大きいこと以外は、セル領域１Ａの構造とほぼ同じである。
【0072】
抵抗素子ＲＧは、ゲート絶縁膜ＧＩを介して、抵抗領域２ＡのトレンチＴＲの内部に埋め込まれている。また、抵抗素子ＲＧは、ゲート電極ＧＥ１、ＧＥ２と同じ工程で形成され、導電性膜ＣＦ１から形成され、ｎ型の多結晶シリコン膜である。また、トレンチＴＲおよびゲート絶縁膜ＧＩなど、抵抗領域２Ａの他の構造も、セル領域１Ａの構造を形成する工程と同じ工程によって形成される。
【0073】
図１９に示されるように、抵抗領域２ＡのトレンチＴＲは、セル領域１ＡのトレンチＴＲと同様に、中間部ＴＲｓを含む側壁部、最深部ＴＲｂを含む底部、および、側壁部と底部とを繋ぐ角部を有する。また、抵抗領域２Ａの角部は、セル領域１Ａの角部と同様に、中間部ＴＲｓの接線である第１直線ＳＬ１と、最深部ＴＲｂの接線である第２直線ＳＬ２との交点において、第２直線ＳＬ２から第１直線ＳＬ１側へ４５度傾斜した方向に延在する第３直線ＳＬ３が通過する箇所を含んでいる。
【0074】
図１９では、側壁部に形成されているゲート絶縁膜ＧＩの厚さが厚さＴ４として示され、角部に形成されているゲート絶縁膜ＧＩの厚さが厚さＴ５として示され、底部に形成されているゲート絶縁膜ＧＩの厚さが厚さＴ６として示されている。なお、厚さＴ４は、中間部ＴＲｓにおけるゲート絶縁膜ＧＩの厚さである。また、厚さＴ５は、第３直線ＳＬ３上におけるゲート絶縁膜ＧＩの厚さである。また、厚さＴ６は、最深部ＴＲｂにおけるゲート絶縁膜ＧＩの厚さである。
【0075】
実施の形態２でも、ゲート絶縁膜ＧＩの厚さの関係は、実施の形態１の厚さＴ１、厚さＴ２および厚さＴ３の関係と同じである。すなわち、厚さＴ４および厚さＴ５は、それぞれ厚さＴ５よりも厚い。より具体的には、厚さＴ４は、厚さＴ５よりも厚く、厚さＴ５は、厚さＴ６よりも厚い。そして、厚さＴ５と厚さＴ６との差の絶対値ΔＴＤは、厚さＴ５と厚さＴ４の差の絶対値ΔＴＣよりも小さい。
【0076】
また、抵抗領域２Ａでは、半導体基板ＳＵＢの上面の位置において、Ｘ方向におけるトレンチＴＲの幅は、セル領域１ＡのトレンチＴＲの幅よりも広く、例えば０．８μｍよりも広くなっている。ここでも、図１４で説明した「式１」を用いて、トレンチＴＲがフラット形状またはラウンド形状であるかの区別を行える。図１９では、曲率半径Ｒの図示を省略しているが、抵抗領域２ＡのトレンチＴＲは、セル領域１ＡのトレンチＴＲと同様に、フラット形状である。
【0077】
ゲート絶縁膜ＧＩを、９００℃以上且つ１０００℃以下の条件下で水蒸気を用いた熱酸化処理によって形成する場合、トレンチＴＲの側壁部におけるゲート絶縁膜ＧＩの厚さは、トレンチＴＲの底部におけるゲート絶縁膜ＧＩの厚さよりも厚くなる傾向がある。特に、半導体基板ＳＵＢの上面の位置におけるトレンチＴＲの幅が狭いと、水蒸気がトレンチＴＲの底部まで行き届き難くなるので、その傾向が強くなる。
【0078】
抵抗領域２ＡのトレンチＴＲの幅は、セル領域１ＡのトレンチＴＲの幅よりも広くなっているので、トレンチＴＲの底部におけるゲート絶縁膜ＧＩの厚さは、抵抗領域２Ａの方がセル領域１Ａよりも厚くなり易い。従って、セル領域１Ａでは、厚さＴ２と厚さＴ３との間にある程度の差があったが、抵抗領域２Ａでは、厚さＴ６は、厚さＴ５に近い値になる。言い換えれば、抵抗領域２Ａにおける絶対値ΔＴＣと絶対値ΔＴＤとの差は、セル領域１Ａにおける絶対値ΔＴＡと絶対値ΔＴＢとの差よりも小さくなっている。すなわち、トレンチＴＲの内部全体において、ゲート絶縁膜ＧＩの厚さの均一性が向上している。
【0079】
ところで、半導体装置１００に抵抗素子を内蔵させる他の方法としては、例えば半導体基板ＳＵＢの上面上に厚い絶縁膜を形成し、この絶縁膜上に多結晶シリコン膜を形成し、この多結晶シリコン膜をパターニングすることで、抵抗素子を形成する方法が知られている。この場合、抵抗素子と半導体基板ＳＵＢとの間の耐圧は、上記絶縁膜の厚さを調整することで確保できる。
【0080】
実施の形態２のような抵抗素子ＲＧの場合、トレンチＴＲ、ゲート絶縁膜ＧＩおよびゲート電極ＧＥ１、ＧＥ２を形成する工程と同じ工程によって、抵抗素子ＲＧの周囲の構造体を形成する。そのため、製造工程の簡略化を図れ、製造コストの増加を抑制できる。一方で、抵抗素子ＲＧと半導体基板ＳＵＢとの間の耐圧は、ゲート絶縁膜ＧＩに依存することになる。
【0081】
実施の形態２の抵抗領域２Ａでは、トレンチＴＲの底部付近において、ゲート絶縁膜ＧＩの厚さの均一性が高まっているので、局所的に耐圧の低い箇所が発生し難くなっている。従って、抵抗素子ＲＧの耐圧を向上できるので、このような抵抗素子ＲＧを備えた半導体装置１００においても、信頼性を向上させることができる。
【0082】
以上、本発明を実施の形態に基づき具体的に説明したが、本発明は、これらの実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0083】
１００ 半導体装置
１Ａ セル領域
２Ａ 抵抗領域
ＡＣ アクティブセル
ＣＥ コレクタ電極
ＣＦ１ 導電性膜
ＣＨ コンタクトホール
ＥＥ エミッタ電極
ＧＥ１、ＧＥ２ ゲート電極
ＧＩ ゲート絶縁膜
ＧＷ ゲート配線
ＩＡＣ インアクティブセル
ＩＬ 層間絶縁膜
ＮＥ エミッタ領域
ＮＨＢ ホールバリア領域
ＮＳ フィールドストップ領域
ＮＶ ドリフト領域
ＰＢ ベース領域
ＰＣ コレクタ領域
ＰＦ フローティング領域
ＰＧ プラグ
ＰＲ 高濃度拡散領域
ＲＧ 抵抗素子
ＲＰ１ レジストパターン
ＳＬ１ 第１直線（中間部の接線）
ＳＬ２ 第２直線（最深部の接線）
ＳＬ３ 第３直線（角部を通過する直線）
ＳＵＢ 半導体基板
ＴＲ トレンチ
ＴＲｂ トレンチの最深部
ＴＲｓ トレンチの中間部
１Ａ セル領域
２Ａ 抵抗領域
ＡＣ アクティブセル
ＣＥ コレクタ電極
ＣＦ１ 導電性膜
ＣＨ コンタクトホール
ＥＥ エミッタ電極
ＧＥ１、ＧＥ２ ゲート電極
ＧＩ ゲート絶縁膜
ＧＷ ゲート配線
ＩＡＣ インアクティブセル
ＩＬ 層間絶縁膜
ＮＥ エミッタ領域
ＮＨＢ ホールバリア領域
ＮＳ フィールドストップ領域
ＮＶ ドリフト領域
ＰＢ ベース領域
ＰＣ コレクタ領域
ＰＦ フローティング領域
ＰＧ プラグ
ＰＲ 高濃度拡散領域
ＲＧ 抵抗素子
ＲＰ１ レジストパターン
ＳＬ１ 第１直線（中間部の接線）
ＳＬ２ 第２直線（最深部の接線）
ＳＬ３ 第３直線（角部を通過する直線）
ＳＵＢ 半導体基板
ＴＲ トレンチ
ＴＲｂ トレンチの最深部
ＴＲｓ トレンチの中間部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】