特開 2024-155475 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024155475

(43)【公開日】2024-10-31

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 27/06 20060101AFI20241024BHJP

   H01L 21/822 20060101ALI20241024BHJP

【ＦＩ】

H01L27/06 311C

H01L27/06 311B

H01L27/04 H

【審査請求】未請求

【請求項の数】2

【出願形態】ＯＬ

(21)【出願番号】P 2023070221

(22)【出願日】2023-04-21

(71)【出願人】

【識別番号】000006666

【氏名又は名称】アズビル株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】小木曽 康弘

(72)【発明者】

【氏名】加藤 太一郎

(72)【発明者】

【氏名】手島 紘明

【テーマコード（参考）】

5F038

5F048

【Ｆターム（参考）】

5F038BH06

5F038BH18

5F038EZ20

5F048AA03

5F048CC06

5F048CC10

5F048CC18

(57)【要約】

【課題】起動の際の寄生トランジスタによる誤動作の発生を防ぐ。
【解決手段】本開示の半導体装置は、高電位側電源端子及び低電位側電源端子から電源が供給される回路ブロックである特定回路ブロックと、高電位側入力端子、高電位側電源端子及び低電位側電源端子にエミッタ、ベース及びコレクタがそれぞれ接続される第１の寄生トランジスタと、低電位側入力端子、低電位側電源端子及び高電位側電源端子にエミッタ、ベース及びコレクタがそれぞれ接続されて第１の寄生トランジスタとサイリスタ接続される第２の寄生トランジスタと、低電位側入力端子及び低電位側電源端子にエミッタ及びベースがそれぞれ接続されるとともに特定回路ブロック内の配線にコレクタが接続される第３の寄生トランジスタと、低電位側電源端子及び高電位側電源端子の間に接続されて第２の寄生トランジスタのコレクタ電位をクランプするダイオードとを備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

高電位側電源端子と、
低電位側電源端子と、
高電位側入力端子と、
前記高電位側入力端子に入力された電流が排出される低電位側入力端子と、
前記高電位側電源端子及び前記低電位側電源端子から電源が供給される回路ブロックである特定回路ブロックと、
前記高電位側入力端子、前記高電位側電源端子及び前記低電位側電源端子にエミッタ、ベース及びコレクタがそれぞれ接続される第１の寄生トランジスタと、
前記低電位側入力端子、前記低電位側電源端子及び前記高電位側電源端子にエミッタ、ベース及びコレクタがそれぞれ接続されて前記第１の寄生トランジスタとサイリスタ接続される第２の寄生トランジスタと、
前記低電位側入力端子及び前記低電位側電源端子にエミッタ及びベースがそれぞれ接続されるとともに前記特定回路ブロック内の配線にコレクタが接続される第３の寄生トランジスタと、
前記低電位側電源端子及び前記高電位側電源端子の間に接続されて前記第２の寄生トランジスタのコレクタ電位をクランプするダイオードと
を備える半導体装置。

【請求項2】

前記特定回路ブロックは、基準電源回路の電源投入時における起動不良を防ぐ回路ブロックである請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関する。

【背景技術】

【0002】

ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型の回路により構成された半導体装置は、消費電力が低い等の利点を有し、広く使用されている。一方、このＣＭＯＳ型の回路は半導体基板にｐウェル及びｎウェルが配置されるため、半導体基板にｐｎｐトランジスタ及びｎｐｎトランジスタの寄生トランジスタが形成される。これらの寄生トランジスタがサイリスタ接続されて導通すると、半導体装置に異常な電流が流れる等の不具合を生じる。

【0003】

このような不具合の発生を防ぐ半導体装置が提案されている。例えば、特許文献１には、入力端子及び電源端子の間に保護用のダイオードを配置するとともにサイリスタ接続された寄生トランジスタに流れる電流を阻害する半導体領域（コンタクト領域）を配置した半導体装置が提案されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開昭５１－１４７１８７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、特許文献１の半導体装置では、半導体装置に電源が投入される起動時において入力端子に電圧が印加される場合に寄生トランジスタによる誤動作の発生を防ぐことができないという問題がある。起動時等の電源電圧が十分に立ち上がっていない状態では、保護用のダイオードがフローティング状態となって機能せず、半導体装置の入力端子に印加される電圧により寄生トランジスタが導通してしまうためである。

【0006】

そこで、本開示では、起動の際の寄生トランジスタによる誤動作の発生を防ぐ半導体装置を提案する。

【課題を解決するための手段】

【0007】

本開示に係る半導体装置は、高電位側電源端子と、低電位側電源端子と、高電位側入力端子と、上記高電位側入力端子に入力された電流が排出される低電位側入力端子と、上記高電位側電源端子及び上記低電位側電源端子から電源が供給される回路ブロックである特定回路ブロックと、上記高電位側入力端子、上記高電位側電源端子及び上記低電位側電源端子にエミッタ、ベース及びコレクタがそれぞれ接続される第１の寄生トランジスタと、上記低電位側入力端子、上記低電位側電源端子及び上記高電位側電源端子にエミッタ、ベース及びコレクタがそれぞれ接続されて上記第１の寄生トランジスタとサイリスタ接続される第２の寄生トランジスタと、上記低電位側入力端子及び上記低電位側電源端子にエミッタ及びベースがそれぞれ接続されるとともに上記特定回路ブロック内の配線にコレクタが接続される第３の寄生トランジスタと、上記低電位側電源端子及び上記高電位側電源端子の間に接続されて上記第２の寄生トランジスタのコレクタ電位をクランプするダイオードとを備える半導体装置である。

【0008】

また、上記半導体装置において、上記特定回路ブロックは、基準電源回路の電源投入時における起動不良を防ぐ回路ブロックであってもよい。

【発明の効果】

【0009】

上述した半導体装置によれば、サイリスタ接続される第１の寄生トランジスタ及び第２の寄生トランジスタのうちの第２の寄生トランジスタのコレクタ電位をクランプするダイオードを配置することにより、第１の寄生トランジスタ及び第２の寄生トランジスタからなる回路の電流の増加を防ぐことができる。このため、第１の寄生トランジスタのコレクタ電流がベースに流入する第３の寄生トランジスタのコレクタ電流を低減することができる。第３の寄生トランジスタが等価的に接続される半導体装置の内部の回路ブロックの誤動作の発生を防ぐことができる。

【図面の簡単な説明】

【0010】

【図1】図１は、本開示の実施形態に係る半導体装置の構成例を示す図である。

【図2】図２は、本開示の実施形態に係る半導体装置の構成例を示す断面図である。

【発明を実施するための形態】

【0011】

以下に、本開示の実施形態について図面に基づいて詳細に説明する。以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。

【0012】

［半導体装置の構成］
図１は、本開示の実施形態に係る半導体装置の構成例を示す図である。同図は、半導体装置１の構成例を表す回路図である。半導体装置１は、例えば、センサからの信号に基づいて計測を行う装置である。半導体装置１は、高電位側電源端子１１と、低電位側電源端子１２と、高電位側入力端子１３と、低電位側入力端子１４と、受信回路３０と、スタートアップ回路４０と、基準電源回路５０と、ダイオード２１乃至２５とを備える。なお、半導体装置１には、第１の寄生トランジスタ２７、第２の寄生トランジスタ２８及び第３の寄生トランジスタ２９が含まれる。

【0013】

また、同図には、直列に接続された抵抗３及び定電流回路４からなる外部回路２を更に記載した。この外部回路２は、電流ループにより信号を入力する回路を想定したものである。定電流回路４のソース側端子は抵抗３を介して半導体装置１の高電位側入力端子１３に接続される。定電流回路４のシンク側端子は半導体装置１の低電位側入力端子１４に接続される。なお、同図の「ＩＮ＋」は外部回路２と高電位側入力端子１３とを接続する信号線ＩＮ＋を表し、「ＩＮ－」は外部回路２と低電位側入力端子１４とを接続する信号線ＩＮ－を表す。

【0014】

高電位側電源端子１１及び低電位側電源端子１２は、半導体装置１の動作に必要な電源が供給される端子である。同図の高電位側電源端子１１及び低電位側電源端子１２には、電源線Ｖｄｄ及び電源線Ｖｓｓがそれぞれ接続される。電源線Ｖｄｄ及び電源線Ｖｓｓは、例えば、１５Ｖの電源電圧を供給する。

【0015】

高電位側入力端子１３及び低電位側入力端子１４は、外部回路２から信号が入力される端子である。高電位側入力端子１３は外部回路２から見たシンク側端子に相当し、低電位側入力端子１４は外部回路２から見たソース側端子に相当する。

【0016】

受信回路３０は、高電位側入力端子１３及び低電位側入力端子１４に接続され、外部回路２から入力される信号を受信する回路である。この受信回路３０は、受信した入力信号に応じた信号を生成し、半導体装置１の他の回路ブロック（不図示）に出力する。

【0017】

基準電源回路５０は、半導体装置１の内部の回路の基準電圧を生成し、出力する回路である。この基準電源回路５０には、バンドギャップリファレンス（ＢＧＲ：Bandgap Reference）回路を適用することができる。このＢＧＲ回路は、抵抗及びバイポーラトランジスタからなる回路であり、入力された電源電圧から基準電圧、例えば、２．５Ｖの電圧を生成する回路である。

【0018】

スタートアップ回路４０は、電源投入時に半導体装置１の回路の起動不良を防ぐ回路である。具体的には、このスタートアップ回路４０は、基準電源回路５０を構成するＢＧＲ回路の起動不良を防ぐ回路である。上述のように、ＢＧＲ回路は、抵抗及びバイポーラトランジスタを含む回路により構成される。ＢＧＲ回路の起動時において、抵抗の電流は直線的に増加し、バイポーラトランジスタの電流は指数関数的に増加する。これらの電流の交点がＢＧＲ回路の動作点となる。直線及び指数関数曲線は原点を含む２つの点で交わることから、ＢＧＲ回路には、基準電圧を出力する正常な動作点の他に出力電流が略０の動作点であるゼロ点にて動作するモードが存在する。このゼロ点の状態は、デットロック状態と称される。スタートアップ回路４０は、基準電源回路５０のＢＧＲ回路がデットロック状態にならないように動作させる回路である。例えば、スタートアップ回路４０には、ＢＧＲ回路のバイポーラトランジスタに電流が流れる状態を保つ回路を適用することができる。

【0019】

同図には、スタートアップ回路４０のうちのＭＯＳトランジスタ４１及びＭＯＳトランジスタ４２の回路を記載した。ＭＯＳトランジスタ４１にはｐチャネルＭＯＳトランジスタを適用することができる。ＭＯＳトランジスタ４２には、ｎチャネルＭＯＳトランジスタを適用することができる。ＭＯＳトランジスタ４１のソースは電源線Ｖｄｄに接続され、ドレインはＭＯＳトランジスタ４２のドレインに接続される。ＭＯＳトランジスタ４２のソースは、電源線Ｖｓｓに接続される。ここで、ＭＯＳトランジスタ４１のドレイン及びＭＯＳトランジスタ４２のドレインの間の配線を配線４９と称する。この配線４９は、電源線Ｖｄｄ及び電源線Ｖｓｓに接続されない配線である。配線４９には、後述する第３の寄生トランジスタ２９のコレクタが接続される。

【0020】

ダイオード２１乃至２４は、入力端子（高電位側入力端子１３及び低電位側入力端子１４）に接続される保護用のダイオードである。ダイオード２１のアノードは低電位側入力端子１４に接続され、カソードは電源線Ｖｄｄに接続される。ダイオード２２のアノードは電源線Ｖｓｓに接続され、カソードは低電位側入力端子１４に接続される。ダイオード２３のアノードは高電位側入力端子１３に接続され、カソードは電源線Ｖｄｄに接続される。ダイオード２４のアノードは電源線Ｖｓｓに接続され、カソードは高電位側入力端子１３に接続される。

【0021】

ダイオード２１は、低電位側入力端子１４に印加される電圧を電源線Ｖｄｄにバイパスするダイオードである。ダイオード２２は、低電位側入力端子１４に印加される電圧を電源線Ｖｓｓにバイパスするダイオードである。ダイオード２３は、高電位側入力端子１３に印加される電圧を電源線Ｖｄｄにバイパスするダイオードである。ダイオード２４は、高電位側入力端子１３に印加される電圧を電源線Ｖｓｓにバイパスするダイオードである。ダイオード２１乃至２４は、入力端子に印加される電圧により後述する寄生トランジスタに電流が流れることを防ぐダイオードである。ダイオード２１乃至２４には、ｐｎ接合ダイオードやショットキーバリアダイオードを適用することができる。

【0022】

ダイオード２５は、電源線Ｖｄｄ及び電源線Ｖｓｓの間に接続されて後述する第２の寄生トランジスタ２８のコレクタ電位をクランプするダイオードである。

【0023】

前述のように半導体装置１には、第１の寄生トランジスタ２７、第２の寄生トランジスタ２８及び第３の寄生トランジスタ２９が含まれる。第１の寄生トランジスタ２７はｐｎｐトランジスタに該当し、第２の寄生トランジスタ２８及び第３の寄生トランジスタ２９はｎｐｎトランジスタに該当する。第１の寄生トランジスタ２７のエミッタは高電位側入力端子１３に接続され、ベースは電源線Ｖｄｄに接続され、コレクタは電源線Ｖｓｓに接続される。第２の寄生トランジスタ２８のエミッタは低電位側入力端子１４に接続され、ベースは電源線Ｖｓｓに接続され、コレクタは電源線Ｖｄｄに接続される。第３の寄生トランジスタ２９のエミッタは低電位側入力端子１４に接続され、ベースは電源線Ｖｓｓに接続され、コレクタは配線４９に接続される。

【0024】

同図に表したように、第１の寄生トランジスタ２７及び第２の寄生トランジスタ２８は、サイリスタ接続される。具体的には、第１の寄生トランジスタ２７のコレクタが第２の寄生トランジスタ２８のベースに接続され、第２の寄生トランジスタ２８のコレクタが第１の寄生トランジスタ２７のベースに接続される。また、第１の寄生トランジスタ２７のコレクタは、第３の寄生トランジスタ２９のベースに更に接続される。外部回路２から入力される電圧により第１の寄生トランジスタ２７及び第２の寄生トランジスタ２８の少なくとも一方にベース電流が流れると、このベース電流が正帰還作用により増幅され、第１の寄生トランジスタ２７及び第２の寄生トランジスタ２８が飽和する導通状態になる。

【0025】

定常時においては、入力端子から第１の寄生トランジスタ２７及び第２の寄生トランジスタ２８のベース電流が供給される状態にはならない。ダイオード２２及び２３の作用により入力端子からの電流がバイパスされるためである。しかし、半導体装置１への電源の投入時においては、電源線Ｖｄｄ及びＶｓｓにより供給される電源電圧が十分に立ち上がっていない状態になるため、ダイオード２２及び２３がフローティングに近い状態になる。この状態において外部回路２から高電位側入力端子１３及び低電位側入力端子１４に電圧が印加されると、第１の寄生トランジスタ２７及び第２の寄生トランジスタ２８にベース電流が流れ、第１の寄生トランジスタ２７及び第２の寄生トランジスタ２８が導通状態になる。

【0026】

また、第１の寄生トランジスタ２７のコレクタ電流は、第３の寄生トランジスタ２９のベースにも流れるため、スタートアップ回路４０の配線４９の電流が第３の寄生トランジスタ２９により引き抜かれることとなる。このため、スタートアップ回路４０の動作が阻害され、基準電源回路５０がデットロック状態に陥ることとなり、半導体装置１が誤動作する。

【0027】

そこで、ダイオード２５を配置して第２の寄生トランジスタ２８のコレクタ電位をクランプし、第２の寄生トランジスタ２８の飽和を防ぐ。ダイオード２５は、第２の寄生トランジスタ２８のベース及びコレクタ間に接続され、第２の寄生トランジスタ２８のコレクタ電位が下がる際にベース電流を減少させる作用を有する。これにより、第２の寄生トランジスタ２８のコレクタ電流の増加を防ぐとともに第１の寄生トランジスタ２７のベース電流の増加を防ぐことができる。このため、第１の寄生トランジスタ２７から第３の寄生トランジスタ２９に供給されるベース電流が低減され、第３の寄生トランジスタ２９のコレクタ電流も低減される。これにより、第３の寄生トランジスタ２９による配線４９からの電流の引き抜きが減少し、スタートアップ回路４０の異常動作を防ぐことができる。

【0028】

［半導体装置の断面の構成］
図２は、本開示の実施形態に係る半導体装置の構成例を示す断面図である。同図は、半導体装置１の構成例を表す断面図である。同図の半導体装置１は、半導体基板１００に形成される。半導体基板１００は、例えば、シリコン（Ｓｉ）により構成される半導体の基板である。同図には、ダイオード２１乃至２５、スタートアップ回路４０のＭＯＳトランジスタ４２、第１の寄生トランジスタ２７、第２の寄生トランジスタ２８及び第３の寄生トランジスタ２９を記載した。

【0029】

同図の半導体基板１００の表面近傍には、ｐ型のウェル領域１１０が配置される。このｐ型のウェル領域１１０にｐ型の半導体領域１１２、１１３、１１５、１１６、１１７及び１１９が配置される。これらのｐ型の半導体領域には、電源線Ｖｓｓが接続される。また、ｐ型のウェル領域１０１にｎ型のウェル領域１０１乃至１０５及びｐ型の半導体領域１０６が配置される。

【0030】

ｎ型のウェル領域１０１には、ｐ型の半導体領域１１１及び比較的高い不純物濃度に構成されるｎ型の半導体領域１２１が配置される。ｎ型の半導体領域１２１には電源線Ｖｄｄが接続される。ｐ型の半導体領域１１１には電源線Ｖｓｓが接続される。また、ｐ型の半導体領域１１１及びｎ型のウェル領域１０１はダイオード２５を構成する。

【0031】

また、ｎ型のウェル領域１０２には、比較的高い不純物濃度に構成されるｎ型の半導体領域１２２が配置される。このｎ型の半導体領域１２２には、信号線ＩＮ－が接続される。ｐ型のウェル領域１１０及びｎ型のウェル領域１０２は、ダイオード２２を構成する。

【0032】

ｎ型のウェル領域１０３には、比較的高い不純物濃度に構成されるｎ型の半導体領域１２３及びｐ型の半導体領域１１４が配置される。ｎ型の半導体領域１２３には、電源線Ｖｄｄが接続される。ｐ型の半導体領域１１４には、信号線ＩＮ－が接続される。ｐ型の半導体領域１１４及びｎ型のウェル領域１０２は、ダイオード２１を構成する。

【0033】

ｎ型のウェル領域１０４には、比較的高い不純物濃度に構成されるｎ型の半導体領域１２６が配置される。このｎ型の半導体領域１２６には、信号線ＩＮ＋が接続される。また、ｐ型のウェル領域１１０及びｎ型のウェル領域１０４は、ダイオード２４を構成する。

【0034】

ｎ型のウェル領域１０５には、比較的高い不純物濃度に構成されるｎ型の半導体領域１２７及びｐ型の半導体領域１１８が配置される。ｎ型の半導体領域１２７には、電源線Ｖｄｄが接続される。ｐ型の半導体領域１１８には、信号線ＩＮ＋が接続される。ｐ型の半導体領域１１８及びｎ型のウェル領域１０５は、ダイオード２３を構成する。

【0035】

ｐ型のウェル領域１０６には、比較的高い不純物濃度に構成されるｎ型の半導体領域１２４および比較的高い不純物濃度に構成されるｎ型の半導体領域１２５が配置される。また、ｎ型の半導体領域１２４及び１２５の間のｐ型のウェル領域１０６の上層にゲート絶縁膜（不図示）及びゲート電極１３０が配置される。ｎ型の半導体領域１２４及び１２５並びにゲート電極１３０は、ＭＯＳトランジスタ４２を構成する。なお、ｎ型の半導体領域１２４及び１２５は、それぞれドレイン及びソースに該当する。また、ｎ型の半導体領域１２５には、不図示の配線４９が接続される。

【0036】

第１の寄生トランジスタ２７は、ｐ型の半導体領域１１８、ｎ型のウェル領域１０５及びｐ型のウェル領域１１０により構成される。ｐ型の半導体領域１１８、ｎ型のウェル領域１０５及びｐ型のウェル領域１１０は、それぞれエミッタ、ベース及びコレクタに該当する。

【0037】

第２の寄生トランジスタ２８は、ｎ型のウェル領域１０３、ｐ型のウェル領域１１０及びｎ型のウェル領域１０２により構成される。ｎ型のウェル領域１０３、ｐ型のウェル領域１１０及びｎ型のウェル領域１０２は、それぞれコレクタ、ベース及びエミッタに該当する。

【0038】

第３の寄生トランジスタ２９は、ｎ型の半導体領域１２５、ｐ型のウェル領域１１０及びｎ型のウェル領域１０２により構成される。ｎ型の半導体領域１２５、ｐ型のウェル領域１１０及びｎ型のウェル領域１０２は、それぞれコレクタ、ベース及びエミッタに該当する。

【0039】

同図に表したように、第３の寄生トランジスタ２９が第２の寄生トランジスタ２８に近接して形成される場合には、第１の寄生トランジスタ２７のコレクタ電流が第３の寄生トランジスタ２９のベースに流入し、第３の寄生トランジスタ２９に比較的大きな電流が流れてしまう。そこで、ダイオード２５を配置して第２の寄生トランジスタ２８のコレクタ電位をクランプし、第２の寄生トランジスタ２８の飽和を防ぐ。これにより、第１の寄生トランジスタ２７のコレクタ電流の増加が抑制され、第３の寄生トランジスタ２９に供給されるベース電流が低減される。第３の寄生トランジスタ２９による配線４９からの電流の引き抜きが減少し、スタートアップ回路４０の異常動作を防ぐことができる。半導体装置１の誤動作の発生を防ぐことが可能となる。

【0040】

（他の実施形態）
上述の実施形態では、電源線Ｖｓｓを使用していたが、接地線（ＧＮＤ）であっても良い。また、第３の寄生トランジスタ２９は、スタートアップ回路４０以外の回路ブロックに接続されても良い。また、外部回路２は、定電流回路４の代わりに電圧源を備える構成であっても良い。

【0041】

以上、実施形態の一例を説明したが、これらは例示であり、本実施形態は上記した説明に限定されるものではない。発明の開示の欄に記載の態様を始めとして、実施形態の構成や詳細は、当業者の知識に基づいて種々の変形、改良を施した他の形態で実施することができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。

【0042】

なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

【符号の説明】

【0043】

１ 半導体装置
１１ 高電位側電源端子
１２ 低電位側電源端子
１３ 高電位側入力端子
１４ 低電位側入力端子
２１～２５ ダイオード
２７ 第１の寄生トランジスタ
２８ 第２の寄生トランジスタ
２９ 第３の寄生トランジスタ
４０ スタートアップ回路
４９ 配線

【図1】

【図2】