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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024155630
(43)【公開日】2024-10-31
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20241024BHJP
H01L 29/06 20060101ALI20241024BHJP
H01L 21/336 20060101ALI20241024BHJP
H01L 29/739 20060101ALI20241024BHJP
H01L 29/861 20060101ALI20241024BHJP
【ＦＩ】
H01L29/78 652N
H01L29/78 652P
H01L29/78 658F
H01L29/78 658J
H01L29/06 301F
H01L29/06 301G
H01L29/78 655F
H01L29/78 655B
H01L29/91 C
H01L29/06 301V
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023070505
(22)【出願日】2023-04-21
(71)【出願人】
【識別番号】000233273
【氏名又は名称】ミネベアパワーデバイス株式会社
(74)【代理人】
【識別番号】110001807
【氏名又は名称】弁理士法人磯野国際特許商標事務所
(72)【発明者】
【氏名】森塚 翼
(72)【発明者】
【氏名】白石 正樹
(72)【発明者】
【氏名】古川 智康
(57)【要約】
【課題】膜応力によるクラックの発生を抑止し、かつ高温高湿バイアス試験耐性向上を図ることができる。
【解決手段】ＩＧＢＴチップ１は、ｎ－型の半導体基板６と、ｎ－型の半導体基板６の表面部に部分的に形成されるｐ型拡散層８と、ｎ－型の半導体基板６とｐ型拡散層８とに接する層間絶縁膜９と、ｐ型拡散層８と層間絶縁膜９とに接するフィールドプレート電極１２と、を備え、フィールドプレート電極１２は、表面に、窒化物を含んでなる無機膜からなるＡｌＮ系改質層２１を有し、層間絶縁膜９は、表面に、窒化物を含んでなる無機膜からなるＳｉＯＮ系改質層２２を有する。
【選択図】図２
【解決手段】ＩＧＢＴチップ１は、ｎ－型の半導体基板６と、ｎ－型の半導体基板６の表面部に部分的に形成されるｐ型拡散層８と、ｎ－型の半導体基板６とｐ型拡散層８とに接する層間絶縁膜９と、ｐ型拡散層８と層間絶縁膜９とに接するフィールドプレート電極１２と、を備え、フィールドプレート電極１２は、表面に、窒化物を含んでなる無機膜からなるＡｌＮ系改質層２１を有し、層間絶縁膜９は、表面に、窒化物を含んでなる無機膜からなるＳｉＯＮ系改質層２２を有する。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１導電型の第１半導体層と、前記第１半導体層の表面部に部分的に形成される第２導電型の第２半導体層と、前記第１半導体層と前記第２半導体層とに接する層間絶縁膜と、前記第２半導体層と前記層間絶縁膜とに接するフィールドプレート電極と、を備え、
前記フィールドプレート電極は、表面に、窒化物を含んでなる無機膜からなる第１改質層を有し、
前記層間絶縁膜は、表面に、前記窒化物を含んでなる無機膜からなる第２改質層を有する
ことを特徴とする半導体装置。
前記フィールドプレート電極は、表面に、窒化物を含んでなる無機膜からなる第１改質層を有し、
前記層間絶縁膜は、表面に、前記窒化物を含んでなる無機膜からなる第２改質層を有する
ことを特徴とする半導体装置。
【請求項2】
前記第２半導体層と前記層間絶縁膜とに接するエミッタ電極を備え、
前記エミッタ電極は、表面に、前記窒化物を含んでなる前記第１改質層を有する
ことを特徴とする請求項１に記載の半導体装置。
前記エミッタ電極は、表面に、前記窒化物を含んでなる前記第１改質層を有する
ことを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記第２半導体層と前記層間絶縁膜とに接するアノード電極を備え、
前記アノード電極は、表面に、前記窒化物を含んでなる前記第１改質層を有する
ことを特徴とする請求項１に記載の半導体装置。
前記アノード電極は、表面に、前記窒化物を含んでなる前記第１改質層を有する
ことを特徴とする請求項１に記載の半導体装置。
【請求項4】
前記フィールドプレート電極は、アルミニウム系電極であり、
前記第１改質層は、前記アルミニウム系電極を前記窒化処理により改質した窒化アルミニウムである
ことを特徴とする請求項１に記載の半導体装置。
前記第１改質層は、前記アルミニウム系電極を前記窒化処理により改質した窒化アルミニウムである
ことを特徴とする請求項１に記載の半導体装置。
【請求項5】
前記第２改質層は、酸窒化シリコンである
ことを特徴とする請求項１に記載の半導体装置。
ことを特徴とする請求項１に記載の半導体装置。
【請求項6】
半導体基板の主面に配置されたアクティブ領域と、
前記アクティブ領域を囲むように前記主面に配置されたターミネーション領域と、を備え、
前記ターミネーション領域は、前記フィールドプレート電極と、前記層間絶縁膜と、を備える
ことを特徴とする請求項１に記載の半導体装置。
前記アクティブ領域を囲むように前記主面に配置されたターミネーション領域と、を備え、
前記ターミネーション領域は、前記フィールドプレート電極と、前記層間絶縁膜と、を備える
ことを特徴とする請求項１に記載の半導体装置。
【請求項7】
半導体基板の主面に配置されたアクティブ領域の前記エミッタ電極の前記第１改質層は、除去されている
ことを特徴とする請求項２に記載の半導体装置。
ことを特徴とする請求項２に記載の半導体装置。
【請求項8】
半導体基板の主面に配置されたアクティブ領域の前記アノード電極の前記第１改質層は、除去されている
ことを特徴とする請求項３に記載の半導体装置。
ことを特徴とする請求項３に記載の半導体装置。
【請求項9】
第１半導体層の表面部に第２導電型の第２半導体層を部分的に形成する工程と、
前記第１半導体層と前記第２半導体層とに接する層間絶縁膜を形成する工程と、
前記第２半導体層と前記層間絶縁膜とに接するフィールドプレート電極を形成する工程と、
前記フィールドプレート電極および前記層間絶縁膜を窒化処理して、表面に窒化物を含んでなる無機膜からなる改質層を形成する工程と、を有する
ことを特徴とする半導体装置の製造方法。
前記第１半導体層と前記第２半導体層とに接する層間絶縁膜を形成する工程と、
前記第２半導体層と前記層間絶縁膜とに接するフィールドプレート電極を形成する工程と、
前記フィールドプレート電極および前記層間絶縁膜を窒化処理して、表面に窒化物を含んでなる無機膜からなる改質層を形成する工程と、を有する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
パワー半導体チップの耐圧劣化の原因の１つとして、チップ終端部における電界集中がある。パワー半導体チップの表面に接合を形成すると、逆バイアス印加時に終端部において空乏層が扇型に広がる。扇型の領域の電荷の電気力線はチップ終端部に集まり、いわゆる電界集中が生じる。その結果、理論耐圧よりかなり低い電圧でアバランシェ降伏（絶縁破壊）が起こる。
チップ終端部における電界集中を緩和するために、逆バイアス印加時に扇型に広がった空乏層領域の電荷からの電気力線の行き先をチップ終端部から終端構造（以下、ターミネーション領域とも呼ぶ）全体へ分散させる必要がある。
チップ終端部における電界集中を緩和するために、逆バイアス印加時に扇型に広がった空乏層領域の電荷からの電気力線の行き先をチップ終端部から終端構造（以下、ターミネーション領域とも呼ぶ）全体へ分散させる必要がある。
【0003】
パワー半導体は様々な過酷な環境下で使用されるため、複数にわたる信頼性項目を満たす必要性がある。要求される信頼性項目の１つとして高温高湿環境下において一定の電圧を印加し続ける、高温高湿バイアス試験（Ｈ３ＴＲＢ）耐性がある。
Ａｌ電極で形成されたフィールドプレート構造を持つパワー半導体では、高温高湿環境下での水分により、Ａｌ電極が腐食し、リーク電流の増大や耐圧劣化を起こすことが知られている。
Ａｌ電極で形成されたフィールドプレート構造を持つパワー半導体では、高温高湿環境下での水分により、Ａｌ電極が腐食し、リーク電流の増大や耐圧劣化を起こすことが知られている。
【0004】
特許文献１には、半導体部分と、終端絶縁膜と、第１保護膜と、第２電極と、終端電極と、第１絶縁膜と、第２保護膜と、を備える半導体装置が記載されている。特許文献１に記載の半導体装置は、Ａｌ電極上に水分の侵入を防止する無機膜で形成されるパッシベーション領域を形成することが記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０２２－０４７４１０号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
パッシベーション領域を形成するパッシベーション膜には、耐湿性に優れたシリコン窒化膜系の膜が使われることが多い。しかしながら、シリコン窒化膜は応力が大きく、膜厚によっては、パッシベーション膜形成後のプロセスでの熱処理による熱応力や実装時の応力等によりクラックが生じるリスクがある。クラックが生じてしまうと、水分を防止する機能が失われ、Ｈ３ＴＲＢ耐性の低下につながる。
また、半導体基板の主面に配置されたアクティブ領域では、パッシベーション膜を除去する必要がある。このため、パッシベーション膜除去の加工工程を設ける必要があり、工程の増加を招くこととなる。
また、半導体基板の主面に配置されたアクティブ領域では、パッシベーション膜を除去する必要がある。このため、パッシベーション膜除去の加工工程を設ける必要があり、工程の増加を招くこととなる。
【0007】
本発明は、このような事情に鑑みてなされたものであり、膜応力によるクラックの発生を抑止し、かつ高温高湿バイアス試験耐性向上を図ることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記課題を解決するために、本発明の半導体装置は、第１導電型の第１半導体層と、前記第１半導体層の表面部に部分的に形成される第２導電型の第２半導体層と、前記第１半導体層と前記第２半導体層とに接する層間絶縁膜と、前記第２半導体層と前記層間絶縁膜とに接するフィールドプレート電極と、を備え、前記フィールドプレート電極は、表面に、窒化物を含んでなる無機膜からなる第１改質層を有し、前記層間絶縁膜は、表面に、前記窒化物を含んでなる無機膜からなる第２改質層を有することを特徴とする。
【発明の効果】
【0009】
本発明によれば、膜応力によるクラックの発生を抑止し、かつ高温高湿バイアス試験耐性向上を図ることができる。
【図面の簡単な説明】
【0010】
【図1】本発明の第１の実施形態に係る半導体装置の外観を示す平面図である。
【図3A】本発明の実施形態に係る半導体装置の表面電極形成前の製造工程の断面図である。
【図4】本発明の第２の実施形態に係る半導体装置の外観を示す平面図である。
【図6A】本発明の実施形態に係る半導体装置の表面電極形成前の製造工程の断面図である。
【発明を実施するための形態】
【0011】
以下、本発明の実施形態について図面を参照して詳細に説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
（第１の実施形態）
図１および図２は、本発明の第１の実施形態に係る半導体装置の構成を示す図である。図１は、本実施形態の半導体装置の外観を示す平面図であり、図２は、図１のＡ－Ａ’断面図である。
以下では、半導体装置としてＩＧＢＴ（Insulated Gate Bipolar Transistor）チップを例に説明するが、本発明の対象はこれに限定されるものではなく、ダイオード（Diode）やサイリスタ、パワーＭＯＳＦＥＴ、ＤＭＯＳＦＥＴ（Double-Diffused MOSFET）等にも適用することが可能である。ダイオードに適用した例については後記する。
（第１の実施形態）
図１および図２は、本発明の第１の実施形態に係る半導体装置の構成を示す図である。図１は、本実施形態の半導体装置の外観を示す平面図であり、図２は、図１のＡ－Ａ’断面図である。
以下では、半導体装置としてＩＧＢＴ（Insulated Gate Bipolar Transistor）チップを例に説明するが、本発明の対象はこれに限定されるものではなく、ダイオード（Diode）やサイリスタ、パワーＭＯＳＦＥＴ、ＤＭＯＳＦＥＴ（Double-Diffused MOSFET）等にも適用することが可能である。ダイオードに適用した例については後記する。
【0012】
図１に示すように、ＩＧＢＴチップ１（半導体装置）は、半導体基板の主面に配置されたアクティブ領域５と、アクティブ領域５の周囲を囲むように配置されたターミネーション領域４を備えている。アクティブ領域５上には、エミッタ電極２およびゲート電極パッド３が形成されている。ターミネーション領域４は、ＩＧＢＴチップ１のチップ終端部における電界集中を緩和する終端構造、すなわち電界緩和領域である。
【0013】
図２に示すように、ターミネーション領域４は、例えば、ｎ－型の半導体基板６（第１導電型の第１半導体層）の主面に形成された複数のガードリング７（第２導電型の第２半導体層）と、ｐ型拡散層８（第２導電型の第２半導体層）と、半導体基板６の主面上に形成された層間絶縁膜９と、層間絶縁膜９中に形成されたゲート配線１０と、層間絶縁膜９上に形成され、層間絶縁膜９に形成された開孔を貫通してゲート配線１０に接続されたゲート電極１１と、層間絶縁膜９上に形成され、層間絶縁膜９に形成された開孔を貫通してガードリング７に接続されたフィールドプレート電極１２と、層間絶縁膜９上に形成され、層間絶縁膜９に形成された開孔を貫通してｐ型拡散層８に接続されたエミッタ電極２と、層間絶縁膜９およびＡｌ電極（エミッタ電極２、ゲート電極１１、およびフィールドプレート電極１２）を覆うように形成された有機系保護膜１３と、を有する。ゲート電極１１は、図１に示すゲート電極パッド３に電気的に接続される。
【0014】
ＩＧＢＴチップ１は、電流を通電するアクティブ領域であるアクティブ部３１と、ゲート配線１０およびゲート電極１１を有する領域であるゲートフィンガー部３２と、耐圧を保持するターミネーション領域であるターミネーション部３３と、を有する。
ゲートフィンガー部３２は、拡散層であるウエル領域（P-well）と、ウエル領域に電気的に接続されたゲート電極１１を有し、ターミネーション領域（ターミネーション部３３）は、拡散層であるウエル領域（P-well）と、ウエル領域に電気的に接続されたフィールドプレート電極１２を有する。
ゲートフィンガー部３２は、拡散層であるウエル領域（P-well）と、ウエル領域に電気的に接続されたゲート電極１１を有し、ターミネーション領域（ターミネーション部３３）は、拡散層であるウエル領域（P-well）と、ウエル領域に電気的に接続されたフィールドプレート電極１２を有する。
【0015】
ｎ型の半導体基板６は、Ｓｉ基板である。ｎ型の半導体基板６は、ＳｉＣ基板やＧａＮ基板などを用いてもよい。
ガードリング７およびｐ型拡散層８は、イオン注入により半導体基板６の表面に形成されたｐ型拡散層である。
層間絶縁膜９は、後述するパイロジェニック酸化等により形成されたゲート酸化膜、およびＴＥＯＳ（Tetra Ethoxy Silane）膜やＢＰＳＧ（Boron-phospho silicate glass）膜等の層間膜からなり、いずれもシリコン酸化膜（ＳｉＯ２）である。
ガードリング７およびｐ型拡散層８は、イオン注入により半導体基板６の表面に形成されたｐ型拡散層である。
層間絶縁膜９は、後述するパイロジェニック酸化等により形成されたゲート酸化膜、およびＴＥＯＳ（Tetra Ethoxy Silane）膜やＢＰＳＧ（Boron-phospho silicate glass）膜等の層間膜からなり、いずれもシリコン酸化膜（ＳｉＯ２）である。
【0016】
フィールドプレート電極１２は、例えばＴｉ／（以下の説明において、「／」は「または」を表記する）ＴｉＮ／Ａｌ、ＭｏＳｉ／Ａｌなどの積層膜からなる電極膜であり、アクティブ領域（アクティブ部３１）のエミッタ電極２やゲート電極パッド３（図１）と同層で形成される。
【0017】
エミッタ電極２、ゲート配線１０、ゲート電極１１、およびフィールドプレート電極１２は、Ａｌ電極（Ａｌ系電極）からなる。
【0018】
非アクティブ領域のエミッタ電極２、ゲート電極１１、およびフィールドプレート電極１２の各電極の表面は、Ａｌ電極そのものがプラズマ窒化処理（例えば、Ｎ２プラズマやＮＨ３プラズマ処理）され、ＡｌＮ系改質層２１（第１改質層）が形成されている。すなわち、非アクティブ領域のエミッタ電極２、ゲート電極１１、およびフィールドプレート電極１２は、表面部分にプラズマ窒化処理により形成されたＡｌＮ系改質層２１を有する。
本実施形態では、プラズマ窒化処理を用いているが、プラズマ以外の窒化処理、例えば熱窒化処理、イオン窒化処理やラジカル窒化処理を用いてもよい。
本実施形態では、プラズマ窒化処理を用いているが、プラズマ以外の窒化処理、例えば熱窒化処理、イオン窒化処理やラジカル窒化処理を用いてもよい。
【0019】
ＡｌＮ系改質層２１は、各電極の表面を改質するだけであるため、各電極の膜厚はプラズマ窒化処理前と変わらない。
【0020】
上記プラズマ窒化処理により、エミッタ電極２、ゲート電極１１、およびフィールドプレート電極１２の表面にＡｌＮ系改質層２１を形成する場合、各電極間の層間絶縁膜表面にも同時に、ＳｉＯＮ系改質層２２（第２改質層）が形成される。
【0021】
すなわち、１工程のプラズマ窒化処理工程で、エミッタ電極２、ゲート電極１１、およびフィールドプレート電極１２の表面に、ＡｌＮ系改質層２１が形成され、各電極間の層間絶縁膜９の表面に、ＳｉＯＮ系改質層２２が形成される。
【0022】
有機系保護膜１３は、例えばポリイミド膜が用いられる。
半導体基板６の裏面には、基板側から順に、ｎ型バッファ層１４、ｐ型コレクタ層１５、コレクタ電極１６が形成されている。
半導体基板６の裏面には、基板側から順に、ｎ型バッファ層１４、ｐ型コレクタ層１５、コレクタ電極１６が形成されている。
【0023】
以下、上述のように構成されたＩＧＢＴチップ１の動作について説明する。
［ＩＧＢＴチップ１の動作］
アクティブ領域（アクティブ部３１）内において、ゲート電極１１－エミッタ電極２間に電圧が印加されると、ゲート配線１０のゲート酸化膜直下にｎチャネル反転層が形成され、ＭＯＳＦＥＴ部分がＯＮになる。そして、コレクタ電極１６－エミッタ電極２間に電圧が印加されると、コレクタ電極１６からエミッタ電極２に向かって正孔のなだれ込みが発生し、コレクタ電極１６－エミッタ電極２間に電流が流れ、ＩＧＢＴがオンになる。ゲート電極１１－エミッタ電極２間の電圧を０（ゼロ）に戻すと反転層が無くなり、ＭＯＳＦＥＴ部分のｎチャネルが遮断され、ＩＧＢＴがオフになる。
［ＩＧＢＴチップ１の動作］
アクティブ領域（アクティブ部３１）内において、ゲート電極１１－エミッタ電極２間に電圧が印加されると、ゲート配線１０のゲート酸化膜直下にｎチャネル反転層が形成され、ＭＯＳＦＥＴ部分がＯＮになる。そして、コレクタ電極１６－エミッタ電極２間に電圧が印加されると、コレクタ電極１６からエミッタ電極２に向かって正孔のなだれ込みが発生し、コレクタ電極１６－エミッタ電極２間に電流が流れ、ＩＧＢＴがオンになる。ゲート電極１１－エミッタ電極２間の電圧を０（ゼロ）に戻すと反転層が無くなり、ＭＯＳＦＥＴ部分のｎチャネルが遮断され、ＩＧＢＴがオフになる。
【0024】
［ＩＧＢＴチップ１の製造方法］
図３Ａ乃至図３Ｅは、ＩＧＢＴチップ１の製造工程を示す断面図である。図３Ａは、表面電極形成前の製造工程の断面図、図３Ｂは、表面電極形成後の製造工程の断面図、図３Ｃは、プラズマ窒化処理後の製造工程の断面図、図３Ｄは、有機系保護膜形成後の製造工程の断面図、図３Ｅは、アクティブ領域の改質層除去後の製造工程の断面図である。
なお、各図では主にターミネーション領域（ターミネーション部３３）の製造過程の断面を示す。
図３Ａ乃至図３Ｅは、ＩＧＢＴチップ１の製造工程を示す断面図である。図３Ａは、表面電極形成前の製造工程の断面図、図３Ｂは、表面電極形成後の製造工程の断面図、図３Ｃは、プラズマ窒化処理後の製造工程の断面図、図３Ｄは、有機系保護膜形成後の製造工程の断面図、図３Ｅは、アクティブ領域の改質層除去後の製造工程の断面図である。
なお、各図では主にターミネーション領域（ターミネーション部３３）の製造過程の断面を示す。
【0025】
まず、乾燥酸素（Ｏ２）を用いたドライ酸化や、酸素（Ｏ２）と水素ガス（Ｈ２）の燃焼反応による水蒸気を用いたウェット酸化（パイロジェニック酸化）を用いた選択酸化により、ｎ－型の半導体基板６の主面にゲート酸化膜（ＳｉＯ２）（図示せず）を形成する。その後、低圧ＣＶＤ装置等により、このゲート酸化膜上にポリシリコン膜（Poly-Si）（図示せず）を成膜し、フォトリソグラフィによるパターニングおよびエッチングにより、ゲート電極（図２の符号１１）を形成する。続いて、イオン注入により、半導体基板６の主面にホウ素（Ｂ）などのｐ型不純物を打ち込み、ｐ型拡散層７、８を形成する。このｐ型拡散層７は、ガードリング（図２の符号７）として機能する。
【0026】
次に、図３Ａに示すように、プラズマＣＶＤ装置や常圧ＣＶＤ装置等により、ゲート酸化膜（図示せず）およびゲート配線１０を覆うように、半導体基板６の主面上にＴＥＯＳ膜やＢＰＳＧ膜などの層間絶縁膜（ＳｉＯ２）９を成膜する。その後、フォトリソグラフィによるパターニングおよびエッチングにより、層間絶縁膜９にｐ型拡散層８、ガードリング７まで貫通する開孔（コンタクトホール）１７を形成する。この際、ゲート配線１０上にも開孔（コンタクトホール）１７が形成される。
【0027】
次に、図３Ｂに示すように、プラズマＣＶＤ装置やスパッタリング装置等により、層間絶縁膜９を覆い、なおかつ、層間絶縁膜９に形成した開孔（コンタクトホール）１７内を埋め込むように、半導体基板６の主面上に例えばＴｉ／ＴｉＮ／Ａｌ、ＭｏＳｉ／Ａｌなどからなる電極膜（図示略）を成膜する。その後、フォトリソグラフィによるパターニングおよびエッチングにより、エミッタ電極２、ゲート電極１１、およびフィールドプレート電極１２（図２）を形成する。
【0028】
次に、図３Ｃに示すように、Ｎ２プラズマやＮＨ３プラズマを用いたプラズマ窒化処理により、Ａｌ電極（エミッタ電極２、ゲート電極１１、およびフィールドプレート電極１２）と層間絶縁膜９の表面に改質層（ＡｌＮ系改質層２１とＳｉＯＮ系改質層２２）を形成する。すなわち、１工程のプラズマ窒化処理工程により、エミッタ電極２、ゲート電極１１、およびフィールドプレート電極１２の表面に、ＡｌＮ系改質層２１を形成し、各電極間の層間絶縁膜９の表面に、ＳｉＯＮ系改質層２２を形成する。
【0029】
ＡｌＮ系改質層２１は、各電極の表面を改質するだけであるため、各電極の膜厚はプラズマ窒化処理前と変わらない。
【0030】
次に、図３Ｄに示すように、塗布装置により、ＡｌＮ系改質層２１を有するエミッタ電極２、ゲート電極１１、およびフィールドプレート電極１２を覆うように、半導体基板６の主面上に有機系保護膜（ポリイミド膜）１３を塗布する。
【0031】
次に、図３Ｅに示すように、フォトリソグラフィによるパターニングおよびエッチングにより、アクティブ領域のエミッタ電極２表面のＡｌＮ系改質層２１を除去する。
【0032】
最後に、半導体基板６の裏面に、裏面工程として、基板側から順に、ｎ型バッファ層１４、ｐ型コレクタ層１５、コレクタ電極１６を形成する。
以上のような製造工程を経て、図２に示す終端構造が形成される。
以上のような製造工程を経て、図２に示す終端構造が形成される。
【0033】
以上説明したように、本実施形態のＩＧＢＴチップ１（半導体装置）（図１、図２）は、ｎ－型の半導体基板６（第１導電型の第１半導体層）と、ｎ－型の半導体基板６の表面部に部分的に形成されるｐ型拡散層８（第２導電型の第２半導体層）と、ｎ－型の半導体基板６とｐ型拡散層８とに接する層間絶縁膜９と、ｐ型拡散層８と層間絶縁膜９とに接するフィールドプレート電極１２と、を備え、フィールドプレート電極１２は、表面に、プラズマ窒化処理により形成された無機膜からなるＡｌＮ系改質層２１（第１改質層）を有し、層間絶縁膜９は、表面に、窒化処理（例えば、プラズマ窒化処理）により形成された無機膜からなるＳｉＯＮ系改質層２２（第２改質層）を有する。
【0034】
また、ＩＧＢＴチップ１の製造方法（図３Ａ乃至図３Ｅ）は、ｎ－型の半導体基板６（第１導電型の第１半導体層）の表面部にｐ型拡散層８（第２導電型の第２半導体層）を部分的に形成する工程と、ｎ－型の半導体基板６とｐ型拡散層８とに接する層間絶縁膜９を形成する工程と、ｐ型拡散層８と層間絶縁膜９とに接するフィールドプレート電極１２を形成する工程と、フィールドプレート電極１２および層間絶縁膜９を窒化処理（例えば、プラズマ窒化処理）して、表面に窒化物を含んでなる改質層（ＡｌＮ系改質層２１、ＳｉＯＮ系改質層２２）を形成する工程と、を有する。
【0035】
このように、フィールドプレート電極１２を形成後、Ａｌ電極（エミッタ電極２、ゲート電極１１、およびフィールドプレート電極１２）そのものをプラズマ窒化処理（例えば、Ｎ２プラズマやＮＨ３プラズマ等）する。プラズマ窒化処理により、エミッタ電極２、ゲート電極１１、およびフィールドプレート電極１２の表面にＡｌＮ系改質層２１が形成され、各電極間の層間絶縁膜９表面にも同時に、ＳｉＯＮ系改質層２２が形成される。
【0036】
本実施形態のＩＧＢＴチップ１（図１、図２）のＡｌＮ系改質層２１は、Ａｌ電極の表面の耐湿性を向上させることで、Ａｌ電極の腐食を防止し、Ｈ３ＴＲＢ耐性を向上させることができる。
ＡｌＮ系改質層２１は、各Ａｌ電極の表面を改質するだけであるため、各電極の膜厚はプラズマ窒化処理前と変わらない。このため、膜応力によるクラックの発生を抑止できる。
ＡｌＮ系改質層２１は、各Ａｌ電極の表面を改質するだけであるため、各電極の膜厚はプラズマ窒化処理前と変わらない。このため、膜応力によるクラックの発生を抑止できる。
【0037】
また、層間絶縁膜９であるＳｉＯ２も同時に窒化処理され、表面がＳｉＯＮ層となることで、層間絶縁膜９を介して侵入する水分も防止することが可能であり、Ｈ３ＴＲＢ耐性向上が期待できる。
【0038】
以上、膜応力によるクラックの発生を抑止しつつ、ＩＧＢＴチップ１の表面側からの水分の浸入を確実に防止し、高温高湿バイアス試験耐性向上を図ることができる。
【0039】
また、半導体基板の主面に配置されたアクティブ領域において、パッシベーション膜を除去する工程が不要となり、工程を低減することができる。
【0040】
本実施形態のＩＧＢＴチップ１（図１、図２）において、ｐ型拡散層８（第２半導体層）と層間絶縁膜９とに接するエミッタ電極２を備え、エミッタ電極２は、表面に、プラズマ窒化処理により形成されたＡｌＮ系改質層２１を有する。
【0041】
このようにすることにより、ＩＧＢＴチップ１は、ＡｌＮ系改質層２１（第１改質層）が、エミッタ電極２の表面の耐湿性を向上させることで、エミッタ電極２の腐食を防止し、Ｈ３ＴＲＢ耐性を向上させることができる。また、エミッタ電極２において、膜応力によるクラックの発生を抑止できる。
【0042】
本実施形態のＩＧＢＴチップ１（図１、図２）において、フィールドプレート電極１２は、アルミニウム系電極であり、ＡｌＮ系改質層２１は、アルミニウム系電極をプラズマ窒化処理により改質した窒化アルミニウムである。
【0043】
このようにすることにより、ＩＧＢＴチップ１は、ＡｌＮ系改質層２１が、エミッタ電極２の表面の耐湿性を向上させることで、エミッタ電極２の腐食を防止し、Ｈ３ＴＲＢ耐性を向上させることができる。
【0044】
【0045】
このようにすることにより、ＩＧＢＴチップ１は、ＳｉＯＮ系改質層２２が、層間絶縁膜９を介して侵入する水分も防止することができ、Ｈ３ＴＲＢ耐性を向上させることが。
【0046】
本実施形態のＩＧＢＴチップ１（図１、図２）において、半導体基板の主面に配置されたアクティブ領域（アクティブ部３１）と、アクティブ領域を囲むように主面に配置されたターミネーション領域（ターミネーション部３３）と、を備え、ターミネーション領域は、フィールドプレート電極１２と、層間絶縁膜９と、を備える。
【0047】
このようにすることにより、ＩＧＢＴチップ１は、比較的簡単な方法でチップの終端構造（ターミネーション領域）の高温高湿バイアス耐性を向上しつつ、デバイス特性への影響を抑制可能な信頼性の高い半導体装置を実現することができる。
【0048】
【0049】
このようにすることにより、ＩＧＢＴチップ１は、アクティブ領域のエミッタ電極２のＡｌＮ系改質層２１を除去することで、エミッタ電極２への電気的な接続が可能になる。
【0050】
（第２の実施形態）
図４および図５は、本発明の第２の実施形態に係る半導体装置の構成を示す図である。図４は、本実施形態の半導体装置の外観を示す平面図であり、図５は、図４のＢ－Ｂ’断面図である。半導体装置として、ダイオードに適用した例である。
図４および図５は、本発明の第２の実施形態に係る半導体装置の構成を示す図である。図４は、本実施形態の半導体装置の外観を示す平面図であり、図５は、図４のＢ－Ｂ’断面図である。半導体装置として、ダイオードに適用した例である。
【0051】
図４に示すように、ダイオード５０（半導体装置）は、半導体基板の主面に配置されたアクティブ領域５５と、アクティブ領域５５の周囲を囲むように配置されたターミネーション領域５４を備えている。ターミネーション領域５４は、ダイオード５０のチップ終端部における電界集中を緩和する終端構造、すなわち電界緩和領域である。
【0052】
図４に示すように、ターミネーション領域５４は、例えば、ｎ－型の半導体基板５６の主面に形成された複数のガードリング５７と、Ｐ層５８と、半導体基板５６の主面上に形成された層間絶縁膜５９と、層間絶縁膜５９上に形成され、層間絶縁膜５９に形成された開孔を貫通してガードリング５７に接続されたフィールドプレート電極６１と、層間絶縁膜５９上に形成され、層間絶縁膜５９に形成された開孔を貫通してＰ層５８に接続されたアノード電極６０と、層間絶縁膜５９およびＡｌ電極（アノード電極６０、フィールドプレート電極６１）を覆うように形成された有機系保護膜６３と、を有する。
【0053】
ダイオード５０は、電流を通電するアクティブ領域であるアクティブ部８１と、耐圧を保持するターミネーション領域であるターミネーション部８２と、を有する。
アクティブ領域（アクティブ部８１）は、Ｐ層５８と、アノード電極６０と、を有する。ターミネーション領域（ターミネーション部８２）は、拡散層であるウエル領域（P-well）と、ウエル領域に電気的に接続されたフィールドプレート電極６１を有する。
アクティブ領域（アクティブ部８１）は、Ｐ層５８と、アノード電極６０と、を有する。ターミネーション領域（ターミネーション部８２）は、拡散層であるウエル領域（P-well）と、ウエル領域に電気的に接続されたフィールドプレート電極６１を有する。
【0054】
ｎ型の半導体基板５６は、Ｓｉ基板である。ｎ型の半導体基板５６は、ＳｉＣ基板やＧａＮ基板などを用いてもよい。
ガードリング５７は、イオン注入により半導体基板５６の表面に形成されたｐ型拡散層である。
Ｐ層５８は、アノード電極６０に接続され、ダイオード５０のアノードとなる。
層間絶縁膜５９は、パイロジェニック酸化等により形成されたゲート酸化膜、およびＴＥＯＳ膜やＢＰＳＧ膜等の層間膜からなり、いずれもシリコン酸化膜（ＳｉＯ２）である。
ガードリング５７は、イオン注入により半導体基板５６の表面に形成されたｐ型拡散層である。
Ｐ層５８は、アノード電極６０に接続され、ダイオード５０のアノードとなる。
層間絶縁膜５９は、パイロジェニック酸化等により形成されたゲート酸化膜、およびＴＥＯＳ膜やＢＰＳＧ膜等の層間膜からなり、いずれもシリコン酸化膜（ＳｉＯ２）である。
【0055】
フィールドプレート電極６１は、例えばＴｉ／ＴｉＮ／Ａｌ、ＭｏＳｉ／Ａｌなどの積層膜からなる電極膜であり、アクティブ領域（アクティブ部８１）のアノード電極６０と同層で形成される。
【0056】
アノード電極６０およびフィールドプレート電極６１は、Ａｌ電極（Ａｌ系電極）からなる。
【0057】
非アクティブ領域のアノード電極６０およびフィールドプレート電極６１の各電極の表面は、Ａｌ電極そのものがプラズマ窒化処理（例えば、Ｎ２プラズマやＮＨ３プラズマ処理）され、ＡｌＮ系改質層７１が形成されている。すなわち、非アクティブ領域のアノード電極６０およびフィールドプレート電極６１は、表面部分にプラズマ窒化処理により形成されたＡｌＮ系改質層７１を有する。
【0058】
ＡｌＮ系改質層７１は、各電極の表面を改質するだけであるため、各電極の膜厚はプラズマ窒化処理前と変わらない。
【0059】
上記プラズマ窒化処理により、アノード電極６０およびフィールドプレート電極６１の表面にＡｌＮ系改質層７１を形成する場合、各電極間の層間絶縁膜表面にも、ＳｉＯＮ系改質層７２が形成される。
【0060】
すなわち、１工程のプラズマ窒化処理工程で、アノード電極６０およびフィールドプレート電極６１の表面に、ＡｌＮ系改質層７１が形成され、各電極間の層間絶縁膜５９の表面に、ＳｉＯＮ系改質層７２が形成される。
【0061】
有機系保護膜６３は、例えばポリイミド膜が用いられる。
半導体基板６の裏面には、基板側から順に、ｎ型バッファ層６４、Ｎ＋層６５、カソード電極６６が形成されている。
半導体基板６の裏面には、基板側から順に、ｎ型バッファ層６４、Ｎ＋層６５、カソード電極６６が形成されている。
【0062】
以下、上述のように構成されたダイオード５０の製造方法について説明する。
図６Ａ乃至図６Ｅは、ダイオード５０の製造工程を示す断面図である。図６Ａは、表面電極形成前の製造工程の断面図、図６Ｂは、表面電極形成後の製造工程の断面図、図６Ｃは、プラズマ窒化処理後の製造工程の断面図、図６Ｄは、有機系保護膜形成後の製造工程の断面図、図６Ｅは、アクティブ領域の改質層除去後の製造工程の断面図である。
なお、各図では主にターミネーション領域（ターミネーション部８２）の製造過程の断面を示す。
図６Ａ乃至図６Ｅは、ダイオード５０の製造工程を示す断面図である。図６Ａは、表面電極形成前の製造工程の断面図、図６Ｂは、表面電極形成後の製造工程の断面図、図６Ｃは、プラズマ窒化処理後の製造工程の断面図、図６Ｄは、有機系保護膜形成後の製造工程の断面図、図６Ｅは、アクティブ領域の改質層除去後の製造工程の断面図である。
なお、各図では主にターミネーション領域（ターミネーション部８２）の製造過程の断面を示す。
【0063】
まず、乾燥酸素（Ｏ２）を用いたドライ酸化や、酸素（Ｏ２）と水素ガス（Ｈ２）の燃焼反応による水蒸気を用いたウェット酸化（パイロジェニック酸化）を用いた選択酸化により、ｎ－型の半導体基板５６の主面にゲート酸化膜（ＳｉＯ２）（図示せず）を形成する。その後、低圧ＣＶＤ装置等により、このゲート酸化膜上にポリシリコン膜（Poly-Si）（図示せず）を成膜し、フォトリソグラフィによるパターニングおよびエッチングにより、ゲート電極（図２の符号１１）を形成する。続いて、イオン注入により、半導体基板５６の主面にホウ素（Ｂ）などのｐ型不純物を打ち込み、ｐ型拡散層５７、Ｐ層５８を形成する。このｐ型拡散層５７は、ガードリング（図５の符号５７）として機能する。Ｐ層５８は、ダイオード５０のアノードとなる。
【0064】
次に、図６Ａに示すように、プラズマＣＶＤ装置や常圧ＣＶＤ装置等により、半導体基板５６の主面上にＴＥＯＳ膜やＢＰＳＧ膜などの層間絶縁膜（ＳｉＯ２）５９を成膜する。その後、フォトリソグラフィによるパターニングおよびエッチングにより、層間絶縁膜９にガードリング５７まで貫通する開孔（コンタクトホール）６７を形成する。
【0065】
次に、図６Ｂに示すように、プラズマＣＶＤ装置やスパッタリング装置等により、層間絶縁膜５９を覆い、なおかつ、層間絶縁膜５９に形成した開孔（コンタクトホール）６７内を埋め込むように、半導体基板５６の主面上に例えばＴｉ／ＴｉＮ／Ａｌ、ＭｏＳｉ／Ａｌなどからなる電極膜（図示略）を成膜する。その後、フォトリソグラフィによるパターニングおよびエッチングにより、アノード電極６０およびフィールドプレート電極６１（図５）を形成する。
【0066】
次に、図６Ｃに示すように、Ｎ２プラズマやＮＨ３プラズマを用いたプラズマ窒化処理により、Ａｌ電極（アノード電極６０およびフィールドプレート電極６１）と層間絶縁膜９の表面に改質層（ＡｌＮ系改質層７１とＳｉＯＮ系改質層７２）を形成する。すなわち、１工程のプラズマ窒化処理工程により、アノード電極６０およびフィールドプレート電極６１の表面に、ＡｌＮ系改質層７１を形成し、各電極間の層間絶縁膜５９の表面に、ＳｉＯＮ系改質層７２を形成する。
【0067】
ＡｌＮ系改質層７１は、各電極の表面を改質するだけであるため、各電極の膜厚はプラズマ窒化処理前と変わらない。
【0068】
次に、図６Ｄに示すように、塗布装置により、ＡｌＮ系改質層７１を有するアノード電極６０およびフィールドプレート電極６１を覆うように、半導体基板５６の主面上に有機系保護膜（ポリイミド膜）６３を塗布する。
【0069】
次に、図６Ｅに示すように、フォトリソグラフィによるパターニングおよびエッチングにより、アクティブ領域のアノード電極６０表面のＡｌＮ系改質層７１を除去する。
【0070】
最後に、半導体基板５６の裏面に、裏面工程として、基板側から順に、ｎ型バッファ層６４、Ｎ＋層６５、カソード電極６６を形成する。
以上のような製造工程を経て、図５に示す終端構造が形成される。
以上のような製造工程を経て、図５に示す終端構造が形成される。
【0071】
以上説明したように、本実施形態のダイオード５０（半導体装置）（図４、図５）は、ｎ－型の半導体基板５６（第１導電型の第１半導体層）と、ｎ－型の半導体基板５６の表面部に部分的に形成されるｐ型拡散層５７（第２導電型の第２半導体層）と、ｎ－型の半導体基板５６とｐ型拡散層５７とに接する層間絶縁膜５９と、ｐ型拡散層５７と層間絶縁膜５９とに接するフィールドプレート電極６１と、を備え、フィールドプレート電極６１は、表面に、窒化処理（例えば、プラズマ窒化処理）により形成された（窒化物を含んでなる）無機膜からなるＡｌＮ系改質層７１（第１改質層）を有し、層間絶縁膜５９は、表面に、窒化処理（例えば、プラズマ窒化処理）により形成された（窒化物を含んでなる）無機膜からなるＳｉＯＮ系改質層７２（第２改質層）を有する。
【0072】
また、ダイオード５０の製造方法（図６Ａ乃至図６Ｅ）は、ｎ－型の半導体基板５６（第１導電型の第１半導体層）の表面部にｐ型拡散層５７（第２導電型の第２半導体層）を部分的に形成する工程と、ｎ－型の半導体基板５６とｐ型拡散層５７とに接する層間絶縁膜５９を形成する工程と、ｐ型拡散層５７と層間絶縁膜５９とに接するフィールドプレート電極６１を形成する工程と、フィールドプレート電極６１および層間絶縁膜５９を窒化処理（例えば、プラズマ窒化処理）して、表面に窒化物を含んでなる無機膜からなる改質層（ＡｌＮ系改質層７１、ＳｉＯＮ系改質層７２）を形成する工程と、を有する。
【0073】
このようにすることにより、本実施形態のダイオード５０（図４、図５）は、第１の実施形態のＩＧＢＴチップ１（図１、図２）と同様に、ＡｌＮ系改質層７１が、Ａｌ電極の表面の耐湿性を向上させることで、Ａｌ電極の腐食を防止し、Ｈ３ＴＲＢ耐性を向上させることができる。
【0074】
ＡｌＮ系改質層７１は、各Ａｌ電極の表面を改質するだけであるため、各電極の膜厚はプラズマ窒化処理前と変わらない。このため、膜応力によるクラックの発生を抑止できる。
【0075】
また、層間絶縁膜５９であるＳｉＯ２も同時に窒化処理され、表面がＳｉＯＮ層となることで、層間絶縁膜５９を介して侵入する水分も防止することが可能であり、Ｈ３ＴＲＢ耐性向上が期待できる。
【0076】
以上、膜応力によるクラックの発生を抑止しつつ、ダイオード５０の表面側からの水分の浸入を確実に防止し、高温高湿バイアス試験耐性向上を図ることができる。
【0077】
また、半導体基板の主面に配置されたアクティブ領域において、パッシベーション膜を除去する工程が不要となり、工程を低減することができる。
【0078】
本実施形態のダイオード５０（図４、図５）において、ｐ型拡散層５７（第２半導体層）と層間絶縁膜５９とに接するアノード電極６０を備え、アノード電極６０は、表面に、プラズマ窒化処理により形成されたＡｌＮ系改質層７１を有する。
【0079】
このようにすることにより、ダイオード５０は、ＡｌＮ系改質層７１（第１改質層）が、エミッタ電極２の表面の耐湿性を向上させることで、アノード電極６０の腐食を防止し、Ｈ３ＴＲＢ耐性を向上させることができる。また、アノード電極６０において、膜応力によるクラックの発生を抑止できる。
【0080】
【0081】
このようにすることにより、ダイオード５０は、アクティブ領域のアノード電極６０のＡｌＮ系改質層７１を除去することで、アノード電極６０への電気的な接続が可能になる。
【0082】
なお、本発明は、上述したようなターミネーション領域にガードリング７，５７およびフィールドプレート電極１２，６１を設ける構造とすることが多い高耐圧製品に対して特に有効であるが、必ずしもこれに限定されるものではない。ガードリング７，５７やフィールドプレート電極１２，６１を用いない他の終端構造を採用する半導体チップや、比較的低耐圧の製品にも適用することができる。
【0083】
また、本発明は上記した各実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記の実施例は本発明に対する理解を助けるために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
例えば、ＩＧＢＴを用いているが、これらに限らず、他の種類の素子を適用することも可能である。なお、デバイスに応じて、主端子やセンス端子の名称が、上述の「コレクタ」および「エミッタ」に代えて、「ドレイン」および「ソース」と呼称される。
例えば、ＩＧＢＴを用いているが、これらに限らず、他の種類の素子を適用することも可能である。なお、デバイスに応じて、主端子やセンス端子の名称が、上述の「コレクタ」および「エミッタ」に代えて、「ドレイン」および「ソース」と呼称される。
【符号の説明】
【0084】
１ ＩＧＢＴチップ（半導体装置）
２ エミッタ電極
３ ゲート電極パッド
６，５６ 半導体基板（第１導電型の第１半導体層）
７，５７ ガードリング
８ ｐ型拡散層（第２導電型の第２半導体層）
９，５９ 層間絶縁膜
１０ ゲート配線
１１ ゲート電極
１２，６１ フィールドプレート電極
１３，６３ 有機系保護膜
１４ ｎ型バッファ層
１５ ｐ型コレクタ層
１６ コレクタ電極
２１，７１ ＡｌＮ系改質層（第１改質層）
２２，７２ ＳｉＯＮ系改質層（第２改質層）
３１，８１ アクティブ部（アクティブ領域）
３２ ゲートフィンガー部
３３，８２ ターミネーション部（ターミネーション領域）
５０ ダイオード（半導体装置）
５８ Ｐ層
６４ ｎ型バッファ層
６５ Ｎ＋層
６６ カソード電極
２ エミッタ電極
３ ゲート電極パッド
６，５６ 半導体基板（第１導電型の第１半導体層）
７，５７ ガードリング
８ ｐ型拡散層（第２導電型の第２半導体層）
９，５９ 層間絶縁膜
１０ ゲート配線
１１ ゲート電極
１２，６１ フィールドプレート電極
１３，６３ 有機系保護膜
１４ ｎ型バッファ層
１５ ｐ型コレクタ層
１６ コレクタ電極
２１，７１ ＡｌＮ系改質層（第１改質層）
２２，７２ ＳｉＯＮ系改質層（第２改質層）
３１，８１ アクティブ部（アクティブ領域）
３２ ゲートフィンガー部
３３，８２ ターミネーション部（ターミネーション領域）
５０ ダイオード（半導体装置）
５８ Ｐ層
６４ ｎ型バッファ層
６５ Ｎ＋層
６６ カソード電極
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】