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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024155720
(43)【公開日】2024-10-31
(54)【発明の名称】遅延チェーン回路及び電子デバイス
(51)【国際特許分類】
H03K 5/134 20140101AFI20241024BHJP
H03K 5/00 20060101ALI20241024BHJP
H04L 25/02 20060101ALN20241024BHJP
【ＦＩ】
H03K5/134
H03K5/00 T
H04L25/02 S
H04L25/02 R
【審査請求】有
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2024010619
(22)【出願日】2024-01-27
(31)【優先権主張番号】202310421725.7
(32)【優先日】2023-04-19
(33)【優先権主張国・地域又は機関】CN
(71)【出願人】
【識別番号】520412486
【氏名又は名称】深▲セン▼市紫光同創電子有限公司
(74)【代理人】
【識別番号】100207561
【弁理士】
【氏名又は名称】柳元 八大
(74)【代理人】
【識別番号】100230086
【弁理士】
【氏名又は名称】譚 粟元
(72)【発明者】
【氏名】陸 ▲コウ▼▲サン▼
(72)【発明者】
【氏名】武 鵬
(72)【発明者】
【氏名】宣 学雷
【テーマコード（参考）】
5J001
5K029
【Ｆターム（参考）】
5J001AA08
5J001BB12
5J001CC03
5J001DD08
5K029LL08
(57)【要約】 （修正有）
【課題】グリッチなしの遅延チェーン切り替え機能を実現することができる遅延チェーン回路及び電子デバイスを提供する
【解決手段】遅延チェーン回路は、遅延分岐回路１００、反転処理分岐回路１１０及びグリッチ除去分岐回路１２０を含む。遅延分岐回路は、入力信号ＩＮを受信して第１の遅延信号ｉｎｔＡＣ及び第２の遅延信号ｉｎｔＢＤを取得し、反転処理分岐回路は、第１の遅延信号を受信して第３の遅延信号を取得し、第２の遅延信号を受信して第４の遅延信号を取得し、グリッチ除去分岐回路は、第３の遅延信号及び第４の遅延信号を統合して統合後の信号ｉｎｔＣＤを取得し、統合後の信号に対して反転処理を行って出力信号ＯＵＴを取得する。遅延チェーンを調整する必要がある場合、第１の遅延信号及び第２の遅延信号のいずれかの遅延量を調整し、第３の遅延信号及び第４の遅延信号を統合してグリッチを除去する。
【選択図】図１
【解決手段】遅延チェーン回路は、遅延分岐回路１００、反転処理分岐回路１１０及びグリッチ除去分岐回路１２０を含む。遅延分岐回路は、入力信号ＩＮを受信して第１の遅延信号ｉｎｔＡＣ及び第２の遅延信号ｉｎｔＢＤを取得し、反転処理分岐回路は、第１の遅延信号を受信して第３の遅延信号を取得し、第２の遅延信号を受信して第４の遅延信号を取得し、グリッチ除去分岐回路は、第３の遅延信号及び第４の遅延信号を統合して統合後の信号ｉｎｔＣＤを取得し、統合後の信号に対して反転処理を行って出力信号ＯＵＴを取得する。遅延チェーンを調整する必要がある場合、第１の遅延信号及び第２の遅延信号のいずれかの遅延量を調整し、第３の遅延信号及び第４の遅延信号を統合してグリッチを除去する。
【選択図】図１
【特許請求の範囲】
【請求項1】
遅延分岐回路、反転処理分岐回路及びグリッチ除去分岐回路を含み、
前記遅延分岐回路は、入力信号に対して遅延処理を行った後、第１の遅延信号及び第２の遅延信号を取得し、前記第１の遅延信号と前記第２の遅延信号との間に遅延量があり、
前記反転処理分岐回路は、前記第１の遅延信号に対して反転遅延処理を行って第３の遅延信号を取得し、前記第２の遅延信号に対して反転遅延処理を行って第４の遅延信号を取得し、
前記グリッチ除去分岐回路は、前記第３の遅延信号及び前記第４の遅延信号を統合して統合後の信号を取得し、前記統合後の信号に対して反転処理を行って出力信号を取得し、
前記出力信号の遅延量は、前記第３の遅延信号の遅延量と前記第４の遅延信号の遅延量との間にある、ことを特徴とする、遅延チェーン回路。
前記遅延分岐回路は、入力信号に対して遅延処理を行った後、第１の遅延信号及び第２の遅延信号を取得し、前記第１の遅延信号と前記第２の遅延信号との間に遅延量があり、
前記反転処理分岐回路は、前記第１の遅延信号に対して反転遅延処理を行って第３の遅延信号を取得し、前記第２の遅延信号に対して反転遅延処理を行って第４の遅延信号を取得し、
前記グリッチ除去分岐回路は、前記第３の遅延信号及び前記第４の遅延信号を統合して統合後の信号を取得し、前記統合後の信号に対して反転処理を行って出力信号を取得し、
前記出力信号の遅延量は、前記第３の遅延信号の遅延量と前記第４の遅延信号の遅延量との間にある、ことを特徴とする、遅延チェーン回路。
【請求項2】
前記遅延分岐回路は、並列設置された第１の粗遅延チェーン及び第２の粗遅延チェーンを含み、
前記第１の粗遅延チェーンは、前記入力信号を複数の粗遅延時間だけ遅延させて前記第１の遅延信号を取得し、
前記第２の粗遅延チェーンは、前記入力信号を複数の粗遅延時間だけ遅延させて前記第２の遅延信号を取得する、ことを特徴とする請求項１に記載の遅延チェーン回路。
前記第１の粗遅延チェーンは、前記入力信号を複数の粗遅延時間だけ遅延させて前記第１の遅延信号を取得し、
前記第２の粗遅延チェーンは、前記入力信号を複数の粗遅延時間だけ遅延させて前記第２の遅延信号を取得する、ことを特徴とする請求項１に記載の遅延チェーン回路。
【請求項3】
前記第１の粗遅延チェーンは、順に直列接続された複数の第１の粗遅延グループを含み、各前記第１の粗遅延グループは、１つの第１の粗遅延コード信号を受信し、各前記第１の粗遅延グループは、少なくとも２つの第１の粗遅延ユニットを含み、
各前記第１の粗遅延グループについて、該前記第１の粗遅延グループに対応する前記第１の粗遅延コード信号が有効である場合、該前記第１の粗遅延グループにおける各前記第１の粗遅延ユニットは、
いずれも有効であり、かつ前記第１の粗遅延ユニットが有効である場合、前記第１の粗遅延ユニットは、前記入力信号を１つの粗遅延時間だけ遅延させ、
前記第１の粗遅延チェーンは、複数の前記第１の粗遅延グループにおける対応する有効な前記第１の粗遅延コード信号の数と、前記第１の粗遅延グループに含まれる前記第１の粗遅延ユニットの数とに基づいて、前記入力信号に対する遅延量を決定し、決定された遅延量に基づいて、前記入力信号に対して遅延処理を行って、前記第１の遅延信号を取得する、ことを特徴とする請求項２に記載の遅延チェーン回路。
各前記第１の粗遅延グループについて、該前記第１の粗遅延グループに対応する前記第１の粗遅延コード信号が有効である場合、該前記第１の粗遅延グループにおける各前記第１の粗遅延ユニットは、
いずれも有効であり、かつ前記第１の粗遅延ユニットが有効である場合、前記第１の粗遅延ユニットは、前記入力信号を１つの粗遅延時間だけ遅延させ、
前記第１の粗遅延チェーンは、複数の前記第１の粗遅延グループにおける対応する有効な前記第１の粗遅延コード信号の数と、前記第１の粗遅延グループに含まれる前記第１の粗遅延ユニットの数とに基づいて、前記入力信号に対する遅延量を決定し、決定された遅延量に基づいて、前記入力信号に対して遅延処理を行って、前記第１の遅延信号を取得する、ことを特徴とする請求項２に記載の遅延チェーン回路。
【請求項4】
前記第２の粗遅延チェーンは、１つの強制遅延ユニットと、順に直列接続された複数の第２の粗遅延グループとを含み、前記強制遅延ユニットは、前記第２の粗遅延グループに直列接続され、各前記第２の粗遅延グループは、１つの第２の粗遅延コード信号を受信し、各前記第２の粗遅延グループは、少なくとも２つの第２の粗遅延ユニットを含み、
各前記第２の粗遅延グループについて、該前記第２の粗遅延グループに対応する前記第２の粗遅延コード信号が有効である場合、該前記第２の粗遅延グループにおける各前記第２の粗遅延ユニットは、いずれも有効であり、かつ前記第２の粗遅延ユニットが有効である場合、前記第２の粗遅延ユニットは、前記入力信号を１つの粗遅延時間だけ遅延させ、前記強制遅延ユニットは、前記入力信号を１つの粗遅延時間だけ遅延させ、
前記第２の粗遅延チェーンは、複数の前記第２の粗遅延グループにおける対応する有効な前記第２の粗遅延コード信号の数と、前記第２の粗遅延グループに含まれる前記第２の粗遅延ユニットの数と、前記強制遅延ユニットとに基づいて、前記入力信号に対する遅延量を決定し、決定された遅延量に基づいて、前記入力信号に対して遅延処理を行って、前記第２の遅延信号を取得する、ことを特徴とする請求項２に記載の遅延チェーン回路。
各前記第２の粗遅延グループについて、該前記第２の粗遅延グループに対応する前記第２の粗遅延コード信号が有効である場合、該前記第２の粗遅延グループにおける各前記第２の粗遅延ユニットは、いずれも有効であり、かつ前記第２の粗遅延ユニットが有効である場合、前記第２の粗遅延ユニットは、前記入力信号を１つの粗遅延時間だけ遅延させ、前記強制遅延ユニットは、前記入力信号を１つの粗遅延時間だけ遅延させ、
前記第２の粗遅延チェーンは、複数の前記第２の粗遅延グループにおける対応する有効な前記第２の粗遅延コード信号の数と、前記第２の粗遅延グループに含まれる前記第２の粗遅延ユニットの数と、前記強制遅延ユニットとに基づいて、前記入力信号に対する遅延量を決定し、決定された遅延量に基づいて、前記入力信号に対して遅延処理を行って、前記第２の遅延信号を取得する、ことを特徴とする請求項２に記載の遅延チェーン回路。
【請求項5】
前記グリッチ除去分岐回路は、２つの精密遅延チェーンを含み、
１つの前記精密遅延チェーンは、前記第１の遅延信号を反転させ、複数の精密遅延時間だけで遅延させて第３の遅延信号を取得し、
もう１つの前記精密遅延チェーンは、前記第２の遅延信号を反転させ、複数の精密遅延時間だけで遅延させ第４の遅延信号を取得し、
２つの前記精密遅延チェーンが与える遅延量は、同じであり、１つの前記精密遅延チェーンにおける複数の前記精密遅延時間が与える最大総遅延量は、１つの粗遅延時間が与える遅延量と等しい、ことを特徴とする請求項１に記載の遅延チェーン回路。
１つの前記精密遅延チェーンは、前記第１の遅延信号を反転させ、複数の精密遅延時間だけで遅延させて第３の遅延信号を取得し、
もう１つの前記精密遅延チェーンは、前記第２の遅延信号を反転させ、複数の精密遅延時間だけで遅延させ第４の遅延信号を取得し、
２つの前記精密遅延チェーンが与える遅延量は、同じであり、１つの前記精密遅延チェーンにおける複数の前記精密遅延時間が与える最大総遅延量は、１つの粗遅延時間が与える遅延量と等しい、ことを特徴とする請求項１に記載の遅延チェーン回路。
【請求項6】
前記精密遅延チェーンは、第１のスイッチ及び第２のスイッチを含み、
前記第１のスイッチは、前記第１の遅延信号又は前記第２の遅延信号がローレベルである場合、前記グリッチ除去分岐回路とハイレベルを導通させ、前記第２のスイッチは、前記第１の遅延信号又は前記第２の遅延信号がハイレベルである場合、前記グリッチ除去分岐回路を接地する、ことを特徴とする請求項５に記載の遅延チェーン回路。
前記第１のスイッチは、前記第１の遅延信号又は前記第２の遅延信号がローレベルである場合、前記グリッチ除去分岐回路とハイレベルを導通させ、前記第２のスイッチは、前記第１の遅延信号又は前記第２の遅延信号がハイレベルである場合、前記グリッチ除去分岐回路を接地する、ことを特徴とする請求項５に記載の遅延チェーン回路。
【請求項7】
前記第１のスイッチ及び前記第２のスイッチは、いずれも電子スイッチであり、
前記第１のスイッチ及び第２のスイッチの制御端は、いずれも前記第１の遅延信号又は前記第２の遅延信号を受信し、前記第１のスイッチは、入力端がハイレベルに接続され、出力端が前記第２のスイッチの入力端に接続され、前記第２のスイッチの出力端は、接地され、前記グリッチ除去分岐回路は、前記第１のスイッチと前記第２のスイッチとの間に接続される、ことを特徴とする請求項６に記載の遅延チェーン回路。
前記第１のスイッチ及び第２のスイッチの制御端は、いずれも前記第１の遅延信号又は前記第２の遅延信号を受信し、前記第１のスイッチは、入力端がハイレベルに接続され、出力端が前記第２のスイッチの入力端に接続され、前記第２のスイッチの出力端は、接地され、前記グリッチ除去分岐回路は、前記第１のスイッチと前記第２のスイッチとの間に接続される、ことを特徴とする請求項６に記載の遅延チェーン回路。
【請求項8】
前記精密遅延チェーンは、並列接続された複数の精密遅延ユニットを含み、各前記精密遅延ユニットは、直列接続された１つの充電電流源及び１つの放電電流源を含み、
前記精密遅延ユニットは、１つの精密遅延コード信号を受信し、前記精密遅延コード信号が有効である場合、対応する充電電流源及び放電電流源をオフにすることにより、前記精密遅延ユニットによる信号の遅延量を１つの精密遅延時間だけ増加させ、前記精密遅延コード信号が無効である場合、対応する充電電流源及び放電電流源をオンにすることにより、前記精密遅延ユニットによる信号の遅延量を１つの精密遅延時間だけ減少させ、
前記精密遅延チェーンは、複数の前記精密遅延ユニットに対応する有効な前記精密遅延コード信号の数に基づいて、前記充電電流源及び放電電流源がオフになる数を決定し、それにより前記第１の遅延信号又は前記第２の遅延信号に対する遅延量を決定し、決定された遅延量に基づいて、反転後の前記第１の遅延信号又は前記第２の遅延信号に対して遅延処理を行って、前記第３の遅延信号又は前記第４の遅延信号を取得する、ことを特徴とする請求項５に記載の遅延チェーン回路。
前記精密遅延ユニットは、１つの精密遅延コード信号を受信し、前記精密遅延コード信号が有効である場合、対応する充電電流源及び放電電流源をオフにすることにより、前記精密遅延ユニットによる信号の遅延量を１つの精密遅延時間だけ増加させ、前記精密遅延コード信号が無効である場合、対応する充電電流源及び放電電流源をオンにすることにより、前記精密遅延ユニットによる信号の遅延量を１つの精密遅延時間だけ減少させ、
前記精密遅延チェーンは、複数の前記精密遅延ユニットに対応する有効な前記精密遅延コード信号の数に基づいて、前記充電電流源及び放電電流源がオフになる数を決定し、それにより前記第１の遅延信号又は前記第２の遅延信号に対する遅延量を決定し、決定された遅延量に基づいて、反転後の前記第１の遅延信号又は前記第２の遅延信号に対して遅延処理を行って、前記第３の遅延信号又は前記第４の遅延信号を取得する、ことを特徴とする請求項５に記載の遅延チェーン回路。
【請求項9】
前記グリッチ除去分岐回路は、出力インバータ及びコンデンサを含み、前記コンデンサは、一端が前記出力インバータの入力端に接続され、前記充電電流源の負極と前記放電電流源の正極との間に接続され、他端が接地され、
前記コンデンサは、前記第３の遅延信号及び前記第４の遅延信号を統合して前記統合後の信号を取得し、前記出力インバータは、前記統合後の信号に対して反転処理を行って出力信号を取得する、ことを特徴とする請求項８に記載の遅延チェーン回路。
前記コンデンサは、前記第３の遅延信号及び前記第４の遅延信号を統合して前記統合後の信号を取得し、前記出力インバータは、前記統合後の信号に対して反転処理を行って出力信号を取得する、ことを特徴とする請求項８に記載の遅延チェーン回路。
【請求項10】
請求項１～９のいずれか一項に記載の遅延チェーン回路を含む、ことを特徴とする電子デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、回路の技術分野に関し、具体的に遅延チェーン回路及び電子デバイスに関する。
【背景技術】
【0002】
配置可能遅延チェーンは、遅延コード値の入力を制御することにより異なる遅延効果を実現できる回路構造であり、各種のＰＨＹ設計において広く使用され、多くのインタフェースモジュールにおける重要な回路構成であり、特に、高速インタフェーススシステム、例えば、ＤＤＲ、ＳｅｒｄｅｓのＰＨＹに不可欠な構成部分である。正確かつ効率的な遅延チェーンをどのように設計するかは、しばしば高速インタフェーススシステムの性能ネックとなる。
【0003】
現在の遅延チェーン設計は、いずれもグリッチなしの切り替え機能を備えないものであり、基本的には、同じ回路構造を使用することにより、いくつかの固定遅延ユニットを実現する設計である。このような設計において、どのように遅延コード値を変換しても、伝送信号が遅延コード値の変換と衝突する可能性があり、これにより伝送信号にグリッチが発生し、伝送システムにリスクが発生する。したがって、主流の設計では、一般に、遅延コード値を変換する際に信号伝送がないことが要求され、コード値が安定した後でしか信号伝送を継続できず、このような設計は、実際の応用において大きな制約があり、多くのシステムにおいてデータストリーム伝送を中断することができないため、遅延コード値を変化させないことが要求され、このように高速インタフェーススシステムに多くの制約をもたらす。
【発明の概要】
【0004】
以上の問題に鑑みて、本願は、遅延チェーン回路及び電子デバイスを提供し、毎回の遅延コード値変化に対して一定の制約を行った上で、グリッチなしの遅延チェーン切り替え機能を実現することができ、これによりデータストリーム伝送を中断することなく、遅延チェーンの遅延を動的に調整することにより、高速インタフェーススシステムの動作性能を大幅に向上させることができる。
【0005】
本願の実施例は、以下の技術的手段によって実現される。
遅延チェーン回路は、遅延分岐回路、反転処理分岐回路及びグリッチ除去分岐回路を含み、前記遅延分岐回路は、入力信号に対して遅延処理を行った後、第１の遅延信号及び第２の遅延信号を取得し、前記第１の遅延信号と前記第２の遅延信号との間に遅延量があり、前記反転処理分岐回路は、前記第１の遅延信号に対して反転遅延処理を行って第３の遅延信号を取得し、前記第２の遅延信号に対して反転遅延処理を行って第４の遅延信号を取得し、前記グリッチ除去分岐回路は、前記第３の遅延信号及び前記第４の遅延信号を統合して統合後の信号を取得し、前記統合後の信号に対して反転処理を行って出力信号を取得し、前記出力信号の遅延量は、前記第３の遅延信号の遅延量と前記第４の遅延信号の遅延量との間にある。
遅延チェーン回路は、遅延分岐回路、反転処理分岐回路及びグリッチ除去分岐回路を含み、前記遅延分岐回路は、入力信号に対して遅延処理を行った後、第１の遅延信号及び第２の遅延信号を取得し、前記第１の遅延信号と前記第２の遅延信号との間に遅延量があり、前記反転処理分岐回路は、前記第１の遅延信号に対して反転遅延処理を行って第３の遅延信号を取得し、前記第２の遅延信号に対して反転遅延処理を行って第４の遅延信号を取得し、前記グリッチ除去分岐回路は、前記第３の遅延信号及び前記第４の遅延信号を統合して統合後の信号を取得し、前記統合後の信号に対して反転処理を行って出力信号を取得し、前記出力信号の遅延量は、前記第３の遅延信号の遅延量と前記第４の遅延信号の遅延量との間にある。
【0006】
好ましくは、前記遅延分岐回路は、並列設置された第１の粗遅延チェーン及び第２の粗遅延チェーンを含み、前記第１の粗遅延チェーンは、前記入力信号を複数の粗遅延時間だけ遅延させて前記第１の遅延信号を取得し、前記第２の粗遅延チェーンは、前記入力信号を複数の粗遅延時間だけ遅延させて前記第２の遅延信号を取得する。
【0007】
好ましくは、前記第１の粗遅延チェーンは、順に直列接続された複数の第１の粗遅延グループを含み、各前記第１の粗遅延グループは、１つの第１の粗遅延コード信号を受信し、各前記第１の粗遅延グループは、少なくとも２つの第１の粗遅延ユニットを含み、各前記第１の粗遅延グループについて、該前記第１の粗遅延グループに対応する前記第１の粗遅延コード信号が有効である場合、該前記第１の粗遅延グループにおける各前記第１の粗遅延ユニットは、いずれも有効であり、かつ前記第１の粗遅延ユニットが有効である場合、前記第１の粗遅延ユニットは、前記入力信号を１つの粗遅延時間だけ遅延させ、前記第１の粗遅延チェーンは、複数の前記第１の粗遅延グループにおける対応する有効な前記第１の粗遅延コード信号の数と、前記第１の粗遅延グループに含まれる前記第１の粗遅延ユニットの数とに基づいて、前記入力信号に対する遅延量を決定し、決定された遅延量に基づいて、前記入力信号に対して遅延処理を行って、前記第１の遅延信号を取得する。
【0008】
好ましくは、前記第２の粗遅延チェーンは、１つの強制遅延ユニットと、順に直列接続された複数の第２の粗遅延グループとを含み、前記強制遅延ユニットは、前記第２の粗遅延グループに直列接続され、各前記第２の粗遅延グループは、１つの第２の粗遅延コード信号を受信し、各前記第２の粗遅延グループは、少なくとも２つの第２の粗遅延ユニットを含み、各前記第２の粗遅延グループについて、該前記第２の粗遅延グループに対応する前記第２の粗遅延コード信号が有効である場合、該前記第２の粗遅延グループにおける各前記第２の粗遅延ユニットは、いずれも有効であり、かつ前記第２の粗遅延ユニットが有効である場合、前記第２の粗遅延ユニットは、前記入力信号を１つの粗遅延時間だけ遅延させ、前記強制遅延ユニットは、前記入力信号を１つの粗遅延時間だけ遅延させ、前記第２の粗遅延チェーンは、複数の前記第２の粗遅延グループにおける対応する有効な前記第２の粗遅延コード信号の数と、前記第２の粗遅延グループに含まれる前記第２の粗遅延ユニットの数と、前記強制遅延ユニットとに基づいて、前記入力信号に対する遅延量を決定し、決定された遅延量に基づいて、前記入力信号に対して遅延処理を行って、前記第２の遅延信号を取得する。
【0009】
好ましくは、前記グリッチ除去分岐回路は、２つの精密遅延チェーンを含み、１つの前記精密遅延チェーンは、前記第１の遅延信号を反転させ、複数の精密遅延時間だけで遅延させて第３の遅延信号を取得し、もう１つの前記精密遅延チェーンは、前記第２の遅延信号を反転させ、複数の精密遅延時間だけで遅延させ第４の遅延信号を取得し、２つの前記精密遅延チェーンが与える遅延量は、同じであり、１つの前記精密遅延チェーンにおける複数の前記精密遅延時間が与える最大総遅延量は、１つの粗遅延時間が与える遅延量と等しい。
【0010】
好ましくは、前記精密遅延チェーンは、第１のスイッチ及び第２のスイッチを含み、前記第１のスイッチは、前記第１の遅延信号又は前記第２の遅延信号がローレベルである場合、前記グリッチ除去分岐回路と前記ハイレベルを導通させ、前記第２のスイッチは、前記第１の遅延信号又は前記第２の遅延信号がハイレベルである場合、前記グリッチ除去分岐回路を接地する。
【0011】
好ましくは、前記第１のスイッチ及び前記第２のスイッチは、いずれも電子スイッチであり、前記第１のスイッチ及び第２のスイッチの制御端は、いずれも前記第１の遅延信号又は前記第２の遅延信号を受信し、前記第１のスイッチは、入力端がハイレベルに接続され、出力端が前記第２のスイッチの入力端に接続され、前記第２のスイッチの出力端は、接地され、前記グリッチ除去分岐回路は、前記第１のスイッチと前記第２のスイッチとの間に接続される。
【0012】
好ましくは、前記精密遅延チェーンは、並列接続された複数の精密遅延ユニットを含み、各前記精密遅延ユニットは、直列接続された１つの充電電流源及び１つの放電電流源を含み、前記精密遅延ユニットは、１つの精密遅延コード信号を受信し、前記精密遅延コード信号が有効である場合、対応する充電電流源及び放電電流源をオフにすることにより、前記精密遅延ユニットによる信号の遅延量を１つの精密遅延時間だけ増加させ、前記精密遅延コード信号が無効である場合、対応する充電電流源及び放電電流源をオンにすることにより、前記精密遅延ユニットによる信号の遅延量を１つの精密遅延時間だけ減少させ、前記精密遅延チェーンは、複数の前記精密遅延ユニットに対応する有効な前記精密遅延コード信号の数に基づいて、前記充電電流源及び放電電流源がオフになる数を決定し、それにより前記第１の遅延信号又は前記第２の遅延信号に対する遅延量を決定し、決定された遅延量に基づいて、反転後の前記第１の遅延信号又は前記第２の遅延信号に対して遅延処理を行って、前記第３の遅延信号又は前記第４の遅延信号を取得する。
【0013】
好ましくは、前記グリッチ除去分岐回路は、出力インバータ及びコンデンサを含み、前記コンデンサは、一端が前記出力インバータの入力端に接続され、前記充電電流源の負極と前記放電電流源の正極との間に接続され、他端が接地され、前記コンデンサは、前記第３の遅延信号及び前記第４の遅延信号を統合して前記統合後の信号を取得し、前記出力インバータは、前記統合後の信号に対して反転処理を行って出力信号を取得する。
【0014】
本願の実施例に係る電子デバイスは、上記遅延チェーン回路を含む。
【0015】
従来技術に対して、本願の実施例に係る遅延チェーン回路及び電子デバイスは、遅延チェーン回路によって入力信号に対して異なる遅延処理を行って異なる遅延量を有する第１の遅延信号及び第２の遅延信号を取得し、反転処理分岐回路によって第１の遅延信号に対して反転遅延処理を行って第３の遅延信号を取得し、反転処理分岐回路は、第２の遅延信号に対して反転遅延処理を行って第４の遅延信号を取得し、グリッチ除去分岐回路によって前記第３の遅延信号及び前記第４の遅延信号を統合して統合後の信号を取得し、前記統合後の信号に対して反転処理を行って出力信号を取得し、出力信号の遅延量が前記第３の遅延信号の遅延量と前記第４の遅延信号の遅延量との間にあるようにし、遅延チェーンを調整する必要がある場合、第１の遅延信号及び第２の遅延信号のいずれかの遅延量を調整し、グリッチを第１の遅延信号のみ又は第２の遅延信号のみに発生させ、グリッチ除去分岐回路が第３の遅延信号及び第４の遅延信号を統合する場合、第３の遅延信号及び第４の遅延信号を統合してグリッチを除去し、統合後の信号に対して反転処理を行って出力信号を取得することにより、入力信号を中断することなく、遅延チェーンの遅延を動的に調整し、グリッチなしの遅延チェーン切り替えを実現する。
【0016】
本願のこれらの態様又は他の態様は、以下の実施例の説明においてより簡潔に理解され得る。
【図面の簡単な説明】
【0017】
本願の実施例における技術的手段をより明確に説明するために、以下に実施例の説明に必要な図面を簡単に紹介し、明らかに、以下の説明における図面は、本願のいくつかの実施例に過ぎず、当業者にとって、創造的な労力を要することなく、これらの図面に基づいて他の図面を得ることもできる。
【図1】本願の実施例に係る遅延チェーン回路のモジュールブロック図である。
【図2】本願の実施例に係る第１の粗遅延チェーンの概略図である。
【図3】本願の実施例に係る第２の粗遅延チェーンの概略図である。
【図4】本願の実施例に係る精密遅延チェーンの回路原理図である。
【図5】本願の実施例に係る精密遅延チェーン及びグリッチ除去分岐回路の原理図である。
【図6】本願の実施例に係る第１の遅延信号及び第３の遅延信号の波形図である。
【図7】本願の別の実施例に係る第１の遅延信号及び第３の遅延信号の波形図である。
【図8】本願の実施例に係るコード値の切り替え前の各信号の波形図である。
【図9】本願の実施例に係るコード値の切り替え後の各信号の波形図である。
【図10】本願の実施例に係るコード値の切り替え後の各信号の別の波形図である。
【図11】本願の実施例に係るコード値の切り替え後の各信号のさらに別の波形図である。
【発明を実施するための形態】
【0018】
本願の実施形態を以下に詳細に説明し、実施形態の例は、図面に示され、図中、全体を通して同一又は類似の符号は、同一若しくは類似の部材又は同一若しくは類似の機能を有する部材を示す。以下に図面を参照して説明される実施形態は、本願を解釈するための例示的なものに過ぎず、本願を限定するものとして解釈することはことができない。
【0019】
当業者が本願の手段をよりよく理解するために、本願の実施例における技術的手段は、本願の実施例における添付図面を参照して、以下で明確かつ完全に説明される。明らかに、説明される実施例は、本願の一部の実施例に過ぎず、全ての実施例ではない。本願における実施例に基づいて、当業者が創造的労働をしない前提で得る全ての他の実施例は、いずれも本願の保護範囲に含まれる。
【0020】
図１に示すように、図１は、本願に係る遅延チェーン回路のモジュール概略図を概略的に示し、遅延分岐回路１００、反転処理分岐回路１１０及びグリッチ除去分岐回路１２０を含み、遅延分岐回路１００は、入力信号ＩＮに対して遅延処理を行った後、第１の遅延信号ｉｎｔ ＡＣ及び第２の遅延信号ｉｎｔ ＢＤを取得し、第１の遅延信号ｉｎｔ ＡＣと第２の遅延信号ｉｎｔ ＢＤとの間に遅延量があり、
具体的には、遅延分岐回路１００は、並列設置された第１の粗遅延チェーンＤｅｌａｙ Ａ及び第２の粗遅延チェーンＤｅｌａｙ Ｂを含み、第１の粗遅延チェーンＤｅｌａｙ Ａの入力端ｉｎ Ａ及び第２の粗遅延チェーンＤｅｌａｙ Ｂの入力端ｉｎ Ｂは、入力信号ＩＮを同時に受信し、入力信号ＩＮは、クロック信号又は他の周期信号であってもよく、第１の粗遅延チェーンＤｅｌａｙ Ａは、入力信号ＩＮを複数の粗遅延時間ＣＤだけ遅延させて、出力端ｏｕｔ Ａから第１の遅延信号ｉｎｔ ＡＣを出力し、第２の粗遅延チェーンＤｅｌａｙ Ｂは、入力信号ＩＮを複数の粗遅延時間ＣＤだけ遅延させて、出力端ｏｕｔ Ｂから第２の遅延信号ｉｎｔ ＢＤを取得する。
具体的には、遅延分岐回路１００は、並列設置された第１の粗遅延チェーンＤｅｌａｙ Ａ及び第２の粗遅延チェーンＤｅｌａｙ Ｂを含み、第１の粗遅延チェーンＤｅｌａｙ Ａの入力端ｉｎ Ａ及び第２の粗遅延チェーンＤｅｌａｙ Ｂの入力端ｉｎ Ｂは、入力信号ＩＮを同時に受信し、入力信号ＩＮは、クロック信号又は他の周期信号であってもよく、第１の粗遅延チェーンＤｅｌａｙ Ａは、入力信号ＩＮを複数の粗遅延時間ＣＤだけ遅延させて、出力端ｏｕｔ Ａから第１の遅延信号ｉｎｔ ＡＣを出力し、第２の粗遅延チェーンＤｅｌａｙ Ｂは、入力信号ＩＮを複数の粗遅延時間ＣＤだけ遅延させて、出力端ｏｕｔ Ｂから第２の遅延信号ｉｎｔ ＢＤを取得する。
【0021】
反転処理分岐回路１１０は、第１の遅延信号ｉｎｔ ＡＣに対して反転遅延処理を行って第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃを取得し、第２の遅延信号ｉｎｔ ＢＤに対して反転遅延処理を行って第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄを取得し、
具体的には、反転処理分岐回路１１０は、２つの精密遅延チェーンＤｅｌａｙ Ｃ及びＤｅｌａｙ Ｄを含み、Ｄｅｌａｙ ＣとＤｅｌａｙ Ｄとの構成が同じであり、１つの精密遅延チェーンＤｅｌａｙ Ｃの入力端ｉｎ Ｃは、第１の粗遅延チェーンＤｅｌａｙ Ａの出力端ｏｕｔ Ａに接続され、精密遅延チェーンＤｅｌａｙ Ｃは、第１の遅延信号ｉｎｔ ＡＣを反転させ、複数の精密遅延時間ＦＤだけ遅延させて第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃを取得し、
もう１つの精密遅延チェーンＤｅｌａｙ Ｄの入力端ｉｎ Ｄは、第２の粗遅延チェーンＤｅｌａｙ Ｂの出力端ｏｕｔ Ｂに接続され、精密遅延チェーンＤｅｌａｙ Ｄは、第２の遅延信号ｉｎｔ ＢＤを反転させ、複数の精密遅延時間ＦＤだけ遅延させて第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄを取得する。
具体的には、反転処理分岐回路１１０は、２つの精密遅延チェーンＤｅｌａｙ Ｃ及びＤｅｌａｙ Ｄを含み、Ｄｅｌａｙ ＣとＤｅｌａｙ Ｄとの構成が同じであり、１つの精密遅延チェーンＤｅｌａｙ Ｃの入力端ｉｎ Ｃは、第１の粗遅延チェーンＤｅｌａｙ Ａの出力端ｏｕｔ Ａに接続され、精密遅延チェーンＤｅｌａｙ Ｃは、第１の遅延信号ｉｎｔ ＡＣを反転させ、複数の精密遅延時間ＦＤだけ遅延させて第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃを取得し、
もう１つの精密遅延チェーンＤｅｌａｙ Ｄの入力端ｉｎ Ｄは、第２の粗遅延チェーンＤｅｌａｙ Ｂの出力端ｏｕｔ Ｂに接続され、精密遅延チェーンＤｅｌａｙ Ｄは、第２の遅延信号ｉｎｔ ＢＤを反転させ、複数の精密遅延時間ＦＤだけ遅延させて第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄを取得する。
【0022】
精密遅延チェーンＤｅｌａｙ Ｃ及び精密遅延チェーンＤｅｌａｙ Ｄにおける複数の精密遅延時間ＦＤが与える最大総遅延量は、１つの粗遅延時間ＣＤが与える遅延量と等しく、すなわち、ＣＤ＝ｍＦＤ（ｍは、正の整数である）である。
【0023】
グリッチ除去分岐回路１２０は、同時に、精密遅延チェーンの２つの出力端ｏｕｔ Ｃ及びｏｕｔ Ｄに接続され、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃ及び第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄを統合して、統合後の信号ｉｎｔ ＣＤを取得し、統合後の信号ｉｎｔ ＣＤに対して反転処理を行って出力信号ＯＵＴを取得し、出力信号ＯＵＴの遅延量は、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃの遅延量と第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄの遅延量との間にある。
【0024】
第１の粗遅延チェーンＤｅｌａｙ Ａ及び第２の粗遅延チェーンＤｅｌａｙ Ｂは、入力信号ＩＮを同時に受信し、第１の粗遅延チェーンＤｅｌａｙ Ａ及び第２の粗遅延チェーンＤｅｌａｙ Ｂにより、入力信号ＩＮに対して異なる遅延処理を行って異なる遅延量を有する第１の遅延信号ｉｎｔ ＡＣと第２の遅延信号ｉｎｔ ＢＤを取得し、精密遅延チェーンＤｅｌａｙ Ｃにより、第１の遅延信号ｉｎｔ ＡＣに対して反転遅延処理を行って第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃを取得し、精密遅延チェーンＤｅｌａｙ Ｄにより、第２の遅延信号ｉｎｔ ＢＤに対して反転遅延処理を行って第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄを取得し、グリッチ除去分岐回路１２０により、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃ及び第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄを統合して統合後の信号ｉｎｔ ＣＤを取得し、統合後の信号ｉｎｔ ＣＤに対して反転処理を行って出力信号ＯＵＴを取得し、出力信号ＯＵＴの遅延量が第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃの遅延量と第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄの遅延量との間にあるようにし、遅延チェーンを調整する必要がある場合、第１の遅延信号ｉｎｔ ＡＣ及び第２の遅延信号ｉｎｔ ＢＤのいずれかの遅延量を調整し、グリッチを第１の遅延信号ｉｎｔ ＡＣのみ又は第２の遅延信号ｉｎｔ ＢＤのみに発生させ、グリッチ除去分岐回路１２０が第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃ及び第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄを統合する場合、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃ及び第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄを統合してグリッチを除去し、統合後の信号ｉｎｔ ＣＤに対して反転処理を行って出力信号ＯＵＴを取得することにより、入力信号ＩＮを中断することなく、遅延チェーンの遅延を動的に調整し、グリッチなしの遅延チェーン切り替えを実現する。
【0025】
図２に示すように、図２は、第１の粗遅延チェーンＤｅｌａｙ Ａの概略図を示し、第１の粗遅延チェーンＤｅｌａｙ Ａは、順に直列接続された複数の第１の粗遅延グループを含み、各第１の粗遅延グループは、１つの第１の粗遅延コード信号を受信し、各第１の粗遅延グループは、少なくとも２つの第１の粗遅延ユニットを含み、各第１の粗遅延グループについて、該第１の粗遅延グループに対応する第１の粗遅延コード信号が有効である場合、該第１の粗遅延グループにおける各第１の粗遅延ユニットは、いずれも有効であり、かつ第１の粗遅延ユニットが有効である場合、第１の粗遅延ユニットは、入力信号ＩＮを１つの粗遅延時間ＣＤだけ遅延させ、第１の粗遅延ユニットが無効である場合、第１の粗遅延ユニットによる入力信号ＩＮの遅延量は、ゼロである。
【0026】
理解できるように、入力信号ＩＮが通過すると、入力信号ＩＮを１つの粗遅延時間ＣＤだけ遅延させることができ、入力信号ＩＮの極性を変更しない限り、第１の粗遅延ユニットは、ＲＣ遅延回路、トランジスタ遅延回路などの遅延回路を使用することができ、本願の実施例では、具体的に限定されない。
【0027】
第１の粗遅延チェーンＤｅｌａｙ Ａは、複数の第１の粗遅延グループにおける対応する有効な第１の粗遅延コード信号の数と、第１の粗遅延グループに含まれる第１の粗遅延ユニットの数とに基づいて、入力信号ＩＮに対する遅延量を決定し、決定された遅延量に基づいて、入力信号ＩＮに対して遅延処理を行って、第１の遅延信号ｉｎｔ ＡＣを取得する。
【0028】
いくつかの実施例において、第１の粗遅延チェーンＤｅｌａｙ Ａは、コードｃｏｄｅ Ａによって制御され、コードｃｏｄｅ Ａは、ｎ＋１ビットの第１の粗遅延コードＣ０、Ｃ２…Ｃ２ｎ（ｎは、任意の正の整数である）の組み合わせによって形成され、第１の粗遅延グループは、ｎ＋１グループが直列接続され、１つの第１の粗遅延グループは、２つの第１の粗遅延ユニットを含み、各第１の粗遅延グループは、１つの第１の粗遅延コード信号を受信する。
【0029】
理解できるように、ｃｏｄｅ Ａが１だけ進み、すなわち、有効な第１の粗遅延コードの数が１だけ増加すると、第１の遅延信号の遅延量は、２つの粗遅延時間ＣＤだけ増加し、第１の粗遅延チェーンＤｅｌａｙ Ａ全体は、最大でｎ＋１ステップの遅延レベルを与えることができ、１ステップごとに２つの粗遅延時間ＣＤを与え、最大で２ｎ＋２個の粗遅延時間ＣＤを与えることができる。
【0030】
図３に示すように、図３は、第２の粗遅延チェーンＤｅｌａｙ Ｂの概略図を示し、第２の粗遅延チェーンＤｅｌａｙ Ｂは、１つの強制遅延ユニットと、順に直列接続された複数の第２の粗遅延グループとを含み、強制遅延ユニットは、第２の粗遅延グループに直列接続され、各第２の粗遅延グループは、１つの第２の粗遅延コード信号を受信し、各第２の粗遅延グループは、少なくとも２つの第２の粗遅延ユニットを含み、
各第２の粗遅延グループについて、該第２の粗遅延グループに対応する第２の粗遅延コード信号が有効である場合、該第２の粗遅延グループにおける各第２の粗遅延ユニットは、いずれも有効であり、かつ第２の粗遅延ユニットが有効である場合、第２の粗遅延ユニットは、入力信号ＩＮを１つの粗遅延時間ＣＤだけ遅延させ、第２の粗遅延ユニットが無効である場合、第２の粗遅延ユニットによる入力信号ＩＮの遅延量は、ゼロであり、強制遅延ユニットは、入力信号ＩＮを１つの粗遅延時間ＣＤだけ遅延させる。
各第２の粗遅延グループについて、該第２の粗遅延グループに対応する第２の粗遅延コード信号が有効である場合、該第２の粗遅延グループにおける各第２の粗遅延ユニットは、いずれも有効であり、かつ第２の粗遅延ユニットが有効である場合、第２の粗遅延ユニットは、入力信号ＩＮを１つの粗遅延時間ＣＤだけ遅延させ、第２の粗遅延ユニットが無効である場合、第２の粗遅延ユニットによる入力信号ＩＮの遅延量は、ゼロであり、強制遅延ユニットは、入力信号ＩＮを１つの粗遅延時間ＣＤだけ遅延させる。
【0031】
理解できるように、入力信号ＩＮが通過すると、入力信号ＩＮを１つの粗遅延時間ＣＤだけ遅延させることができ、入力信号ＩＮの極性を変更しない限り、強制遅延ユニット及び第２の粗遅延ユニットは、ＲＣ遅延回路、トランジスタ遅延回路などを使用することができ、本願の実施例では、具体的に限定されない。
【0032】
第２の粗遅延チェーンＤｅｌａｙ Ｂは、複数の第２の粗遅延グループにおける対応する有効な第２の粗遅延コード信号の数と、第２の粗遅延グループに含まれる第２の粗遅延ユニットの数と、強制遅延ユニットとに基づいて、入力信号ＩＮに対する遅延量を決定し、決定された遅延量に基づいて、入力信号ＩＮに対して遅延処理を行って、第２の遅延信号ｉｎｔ ＢＤを取得する。
【0033】
いくつかの実施例において、第２の粗遅延チェーンＤｅｌａｙ Ｂは、コードｃｏｄｅ Ｂによって制御され、コードｃｏｄｅ Ｂは、ｎビットの第２の粗遅延コードＣ１、Ｃ３…Ｃ２ｎ－１（ｎは、任意の正の整数である）の組み合わせによって形成され、第２の粗遅延グループは、ｎグループが設置され、各第２の粗遅延グループは、１つの第２の粗遅延コード信号を受信し、１つの第２の粗遅延グループは、２つの第２の粗遅延ユニットを含み、第２の粗遅延チェーンＤｅｌａｙ Ｂ全体は、最大でｎステップの遅延レベル（ｎは、任意の正の整数である）を与えることができ、１ステップごとに２つの粗遅延時間ＣＤを与え、最大で２ｎ＋１個の粗遅延時間を与えることができる。
【0034】
いくつかの実施例において、Ｃｏｄｅ ＡとＣｏｄｅ Ｂとを交互に組み合わせて２ｎ＋１ビットの連続コードＣｏｄｅ Ｃｏａｒｓｅ：Ｃ０、Ｃ１、Ｃ２…Ｃ２ｎ－１、Ｃ２ｎを生成することができ、この連続コードは、サーモメータコードである。
【0035】
理解できるように、強制遅延ユニットの存在により、連続コードＣｏｄｅ Ｃｏａｒｓｅがどのように変化しても、第１の遅延信号ｉｎｔ ＡＣと第２の遅延信号ｉｎｔ ＢＤとの間に常に１つの粗遅延時間ＣＤの遅延量があり、同時に、連続コードＣｏｄｅ Ｃｏａｒｓｅが１ビットずつ変化する場合、すなわち、Ｃｏｄｅ Ｃｏａｒｓｅが１だけ進むか又は１だけ戻る場合、第１の遅延信号ｉｎｔ ＡＣ及び第２の遅延信号ｉｎｔ ＢＤのうちの１つのみが２つの粗遅延時間ＣＤの遅延量を発生させ、それにより第１の遅延信号ｉｎｔ ＡＣ又は第２の遅延信号ｉｎｔ ＢＤのみにグリッチが発生する。
【0036】
図４に示すように、図４は、精密遅延チェーンの回路原理図を示し、２つの精密遅延チェーンンＤｅｌａｙ ＣとＤｅｌａｙ Ｄは、同じ構成を有し、２つの精密遅延チェーンＤｅｌａｙ ＣとＤｅｌａｙ Ｄが与える遅延量を同じにし、精密遅延チェーンＤｅｌａｙ Ｃを例にとる。
【0037】
精密遅延チェーンＤｅｌａｙ Ｃは、第１のスイッチ及び第２のスイッチを含み、第１のスイッチ及び第２のスイッチは、いずれも電子スイッチであり、
第１のスイッチ及び第２のスイッチの制御端は、いずれも第１の遅延信号ｉｎｔ ＡＣを受信し、第１のスイッチは、入力端がハイレベルに接続され、出力端が第２のスイッチの入力端に接続され、第２のスイッチの出力端は、接地され、グリッチ除去分岐回路１２０は、第１のスイッチの出力端と第２のスイッチの入力端との間に接続される。
第１のスイッチ及び第２のスイッチの制御端は、いずれも第１の遅延信号ｉｎｔ ＡＣを受信し、第１のスイッチは、入力端がハイレベルに接続され、出力端が第２のスイッチの入力端に接続され、第２のスイッチの出力端は、接地され、グリッチ除去分岐回路１２０は、第１のスイッチの出力端と第２のスイッチの入力端との間に接続される。
【0038】
第１のスイッチは、第１の遅延信号ｉｎｔ ＡＣがローレベルである場合、グリッチ除去分岐回路とハイレベルを導通させ、第２のスイッチは、第１の遅延信号ｉｎｔ ＡＣがハイレベルである場合、グリッチ除去分岐回路１２０を接地する。
【0039】
第１のスイッチは、制御端の入力がローレベルである場合、グリッチ除去分岐回路１２０とハイレベルを導通させる限り、電界効果トランジスタ、リレー、三極管などであってもよく、本願の実施例では、具体的に限定されない。
【0040】
第２のスイッチは、制御端の入力がハイレベルである場合、グリッチ除去分岐回路１２０を接地する限り、電界効果トランジスタ、リレー、三極管などであってもよく、本願の実施例では、具体的に限定されない。
【0041】
いくつかの実施例において、第１のスイッチは、ＰＭＯＳトランジスタを含み、ＰＭＯＳトランジスタは、ゲートが第１の遅延信号ｉｎｔ ＡＣを受信し、ソースがハイレベルに接続され、ドレインがグリッチ除去分岐回路に接続され、第２のスイッチは、ＮＭＯＳトランジスタを含み、ＮＭＯＳトランジスタは、ゲートが第１の遅延信号ｉｎｔ ＡＣを受信し、ドレインがグリッチ除去分岐回路１２０に接続され、ソースが接地される。
【0042】
理解できるように、第１の遅延信号又は第２の遅延信号がローレベル信号である場合、第１のスイッチのＰＭＯＳトランジスタがオンになり、第２のスイッチのＮＭＯＳトランジスタがオフになり、グリッチ除去分岐回路１２０がハイレベルに導通し、第１の遅延信号又は第２の遅延信号がハイレベル信号である場合、第１のスイッチのＰＭＯＳトランジスタがオフになり、第２のスイッチのＮＭＯＳトランジスタがオンになり、グリッチ除去分岐回路１２０が接地される。
【0043】
図４に示すように、精密遅延チェーンＤｅｌａｙ Ｃは、並列接続された複数の精密遅延ユニットをさらに含み、各精密遅延ユニットは、１つの充電電流源及び１つの放電電流源を含み、充電電流源及び放電電流源は、直列接続される。
【0044】
充電電流源及び放電電流源は、いずれもグリッチ除去分岐回路１２０に入力される電荷量を調整し、さらに電圧変化速度を調整し、さらに遅延時間を調整する。各充電電流源は、正極が第１のスイッチのＰＭＯＳトランジスタのドレインに接続され、負極が放電電流源の正極に接続され、各放電電流源は、負極が第２のスイッチのＮＭＯＳトランジスタの入力端に接続され、グリッチ除去分岐回路１２０は、複数の充電電流源と複数の放電電流源との間に接続される。
【0045】
理解できるように、第１の遅延信号ｉｎｔ ＡＣがローレベルである場合、第１のスイッチのＰＭＯＳトランジスタがオンになり、すなわち、充電電流源が位置する分岐回路がオン状態にあり、複数の充電電流源は、グリッチ除去分岐回路１２０を充電することができ、第２のスイッチのＮＭＯＳトランジスタがオフ状態にあり、すなわち、放電電流源が位置する分岐回路がオフ状態にある場合、放電電流源は、グリッチ除去分岐回路１２０を放電させることができず、第１の遅延信号ｉｎｔ ＡＣがハイレベルである場合、第１のスイッチのＰＭＯＳトランジスタがオフになり、すなわち、充電電流源が位置する分岐回路がオフ状態にあり、充電電流源は、グリッチ除去分岐回路１２０を充電することができず、第２のスイッチのＮＭＯＳトランジスタがオン状態にあり、すなわち、放電電流源が位置する分岐回路がオン状態にある場合、複数の放電電流源は、グリッチ除去分岐回路１２０を放電させることができる。
【0046】
さらに、各精密遅延ユニットは、１つの精密遅延コード信号を受信し、精密遅延コード信号が有効である場合、対応する精密遅延ユニットの充電電流源及び放電電流源がオフになり、該精密遅延ユニットは、信号の遅延量を１つの精密遅延時間ＦＤだけ増加させ、精密遅延コード信号が無効である場合、対応する精密遅延ユニットの充電電流源及び放電電流源がオンになり、該精密遅延ユニットは、信号の遅延量を１つの精密遅延時間ＦＤだけ減少させる。
【0047】
精密遅延チェーンＤｅｌａｙ Ｃは、複数の精密遅延ユニットにおける対応する有効な精密遅延コード信号の数に基づいて、充電電流源及び放電電流源がオンになる数を決定し、それにより遅延量を決定し、決定された遅延量に基づいて、反転後の第１の遅延信号ｉｎｔ ＡＣに対して遅延処理を行って、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃを取得する。
【0048】
いくつかの実施例において、各精密遅延チェーンは、いずれもｍ個の充電電流源とｍ個の放電電流源を含み、ＣＤ＝ｍＦＤであり、精密遅延チェーンＤｅｌａｙ Ｃは、コードＣｏｄｅ Ｃによって制御され、精密遅延チェーンＤｅｌａｙ Ｄは、コードＣｏｄｅ Ｄによって制御され、Ｃｏｄｅ ＣとＣｏｄｅ Ｄは、コードコンテンツが一致し、かついずれもｍビットの精密遅延コード信号Ｆ０、Ｆ１…Ｆｍ－２、Ｆｍ－１からなり、Ｃｏｄｅ ＣとＣｏｄｅ Ｄも１つの連続したサーモメータコードＣｏｄｅ Ｆｉｎｅである。
【0049】
具体的には、精密遅延コード信号が有効である場合、電流源がオフになることに相当し、充放電電流源の電流が低下し、遅延ユニットにより信号を１つのＦＤだけ遅延させ、精密遅延コード信号が無効である場合、電流源がオンになることに相当し、充放電電流源の電流が上昇し、遅延ユニットにより信号の遅延量を１つのＦＤだけ減少させ、Ｃｏｄｅ Ｆｉｎｅを変更して有効な精密遅延コード信号の数を変更することにより、充電電流源及び放電電流源がオンになる数を変更し、遅延制御を実現する。
【0050】
理解できるように、精密遅延チェーンＤｅｌａｙ Ｃと精密遅延チェーンＤｅｌａｙ Ｄの有効な精密遅延コード信号の数は、常に一致し、Ｃｏｄｅ Ｆｉｎｅが変化すると、精密遅延チェーンＤｅｌａｙ Ｃと精密遅延チェーンＤｅｌａｙ Ｄの精密遅延コード信号が同期して変化し、精密遅延チェーンＤｅｌａｙ Ｃと精密遅延チェーンＤｅｌａｙ Ｄが与える遅延量は、常に同じになる。
【0051】
図５に示すように、グリッチ除去分岐回路１２０は、出力インバータ及びコンデンサＣを含み、コンデンサＣは、一端が出力インバータの入力端に接続され、複数の充電電流源の負極と複数の放電電流源の正極との間に接続され、他端が接地され、コンデンサＣは、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃ及び第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄを統合して統合後の信号ｉｎｔ ＣＤを取得し、出力インバータは、統合後の信号ｉｎｔ ＣＤに対して反転処理を行って出力信号ＯＵＴを取得する。
【0052】
第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃ及び第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄに対して、Ｃｏｄｅ Ｆｉｎｅが変化すると、精密遅延チェーンＤｅｌａｙ Ｃ及び精密遅延チェーンＤｅｌａｙ Ｄにおいて動作する充電電流源及び放電電流源の数が変化し、精密遅延チェーンＤｅｌａｙ Ｃ及び精密遅延チェーンＤｅｌａｙ ＤによるコンデンサＣの充電及び放電のレートを変化させることにより、精密遅延チェーンＤｅｌａｙ Ｃは、第１の遅延信号ｉｎｔ ＡＣに対して反転遅延処理を行って第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃを取得し、精密遅延チェーンＤｅｌａｙ Ｄは、第２の遅延信号ｉｎｔ ＢＤに対して反転遅延処理を行って第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄを取得することができ、この時、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃ及び第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄは、いずれもグリッチが発生せず、その解析過程は、以下のとおりである（精密遅延チェーンＤｅｌａｙ Ｃと精密遅延チェーンＤｅｌａｙ Ｄとの構成が同じであるため、ここでは、精密遅延チェーンＤｅｌａｙ Ｃ及び第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃを例とする）。
【0053】
【0054】
第１の遅延信号ｉｎｔ ＡＣがローレベルからハイレベルに反転すると、この時、第１のスイッチのＰＭＯＳトランジスタがオフになり、充電電流源が位置する分岐回路がオフになり、充電電流源を無効にし、充電電流源は、コンデンサＣを充電することができず、第２のスイッチのＮＭＯＳトランジスタがオンになり、放電電流源が位置する分岐回路がオンになり、放電電流源は、コンデンサＣを放電させて、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃが徐々に低下する。
【0055】
例示的に、Ｃｏｄｅ Ｃ＝０である場合、有効な精密遅延コード信号の数は、ゼロであり、放電電流源は、全て有効状態にあり、放電電流源は、全てオンになり、それによりコンデンサＣは、迅速に放電することができ、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃの電圧が迅速に低下し、Ｃｏｄｅ Ｃが増大するにつれて、有効な精密遅延コード信号の数が増加し、放電電流源がオンになる数が減少し、コンデンサＣの放電速度が遅くなり、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃの電圧が緩やかに低下し、それにより第１の遅延信号ｉｎｔ ＡＣに対する反転遅延を実現する。
【0056】
第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃが定常状態に達する前に、Ｃｏｄｅ Ｃが変化すると、有効な精密遅延コード信号の数を増加又は減少させ、この時、第１の遅延信号ｉｎｔ ＡＣ及び第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃの波形は、図７に示す。
【0057】
例示的に、Ｃｏｄｅ Ｃ＝０からＣｏｄｅ Ｃ＝２に変化し、すなわち、Ｃｏｄｅ Ｃが増大する場合、有効な精密遅延コード信号の数が増加し、対応する放電電流源がオフになり、コンデンサＣの放電速度が低下し、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃの減少速度が緩やかになり、最終的に定常状態に達する時間が遅延され、Ｃｏｄｅ Ｃ＝ｍ－１からＣｏｄｅ Ｃ＝０に変化し、すなわち、Ｃｏｄｅ Ｃが減少する場合、有効な精密遅延コード信号の数が減少し、対応する放電電流源がオンになり、コンデンサＣの放電速度が向上し、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃが迅速に減少して定常状態に達し、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃが定常状態に達する時間が早められる。
【0058】
理解できるように、上記過程は、第１の遅延信号ｉｎｔ ＡＣがローレベルからハイレベルに反転する時、Ｃｏｄｅ Ｃの変化によるコンデンサＣの放電速度に対する影響を説明し、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃに対する遅延制御を実現し、同様に、第１の遅延信号ｉｎｔ ＡＣがハイレベルからローレベルに反転する場合の、Ｃｏｄｅ Ｃの変化によるコンデンサＣの充電速度に対する影響及び第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃの定常状態の確立時間に対する影響を推定することができ、これから分かるように、Ｃｏｄｅ Ｃがどのように変化しても、コンデンサＣに対して充放電速度のみが変化するため、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃが定常状態に達する時間に影響を与え、すなわち、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃの遅延量に影響を与え、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃに新たな変換又はグリッチが発生しない。
【0059】
精密遅延チェーンＤｅｌａｙ Ｃと精密遅延チェーンＤｅｌａｙ Ｄとの構成が同じであるため、同様に、Ｃｏｄｅ Ｄがどのように変化しても、コンデンサＣに対して充放電速度のみが変化するため、第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄが定常状態に達する時間に影響を与え、すなわち、第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄの遅延量に影響を与え、第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄに新たな変換又はグリッチが発生しないことが分かる。前記のように、Ｃｏｄｅ Ｆｉｎｅが変化する時、精密遅延チェーンＤｅｌａｙ Ｃ及び精密遅延チェーンＤｅｌａｙ Ｄ自体にグリッチが発生せず、すなわち、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃ及び第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄにグリッチが発生しない。
【0060】
このことから、Ｃｏｄｅ Ｆｉｎｅがゼロ値とフル値との間で１ビットずつ切り替わる時、精密遅延チェーンＤｅｌａｙ Ｃ及び精密遅延チェーンＤｅｌａｙ Ｄの構成にグリッチが発生せず、Ｃｏｄｅ Ｆｉｎｅがゼロ値とフル値との間で１ビットずつ切り替わる時、第１の遅延信号ｉｎｔ ＡＣ及び第２の遅延信号ｉｎｔ ＢＤに影響を与えず、すなわち、第１の粗遅延チェーンＤｅｌａｙ Ａ及び第２の粗遅延チェーンＤｅｌａｙ Ｂの遅延量に影響を与えないことが分かる。
【0061】
Ｃｏｄｅ Ｆｉｎｅが連続的に変化する時、Ｃｏｄｅ Ｆｉｎｅがフル値からゼロに戻り、又はゼロ値からフル値にジャンプする状況があり、この時、対応するＣｏｄｅ Ｃｏａｒｓｅが１ビットだけ進むか又は１ビットだけ戻り、第１の遅延信号ｉｎｔ ＡＣ又は第２の遅延信号ｉｎｔ ＢＤの遅延量が変更される。この時、精密遅延チェーンＤｅｌａｙ Ｃ、精密遅延チェーンＤｅｌａｙ Ｄ及びコンデンサＣによって形成される補間器回路、並びに第１の粗遅延チェーンＤｅｌａｙ Ａ及び第２の粗遅延チェーンＤｅｌａｙ Ｂの別々の配置は、Ｃｏｄｅ Ｃｏａｒｓｅの変化による可能なグリッチを除去することができ、具体的な過程は、以下のとおりである。
【0062】
例示的に、Ｃｏｄｅ Ｃｏａｒｓｅが２ｉ－１（ｉは、任意の、ｎよりも小さい正の整数）であり、Ｃｏｄｅ Ｆｉｎｅがｍ－１であると仮定すると、Ｃｏｄｅ Ｃｏａｒｓｅの配列方式から分かるように、第１の粗遅延チェーンＤｅｌａｙ Ａと第２の粗遅延チェーンＤｅｌａｙ Ｂは、それぞれｉステップ遅延レベルを与え、精密遅延チェーンＤｅｌａｙ Ｃと精密遅延チェーンＤｅｌａｙ Ｄは、それぞれｍ－１ステップ遅延レベルを与え、この時、分岐回路ＡＣ（第１の粗遅延チェーンＤｅｌａｙ Ａと精密遅延チェーンＤｅｌａｙ Ｃから構成され、以下同様）が与える遅延時間分は、２ｉ×ＣＤ＋（ｍ－１）×ＦＤであり、分岐回路ＢＤ（第２の粗遅延チェーンＤｅｌａｙ Ｂと精密遅延チェーンＤｅｌａｙ Ｄから構成され、以下同様）が与える遅延時間分は、（２ｉ＋１）×ＣＤ＋（ｍ－１）×ＦＤであり、出力信号ＯＵＴの遅延量は、２ｉ×ＣＤ＋（ｍ－１）×ＦＤと（２ｉ＋１）×ＣＤ＋（ｍ－１）×ＦＤとの間にあり、
Ｃｏｄｅ Ｆｉｎｅサーモメータコードがｍ－１から１だけ進み、すなわち、ｍに増加し、実際にゼロクリアと表現され、Ｃｏｄｅ Ｃｏａｒｓｅが１だけ進み、すなわち、２ｉに増加し、この時、分岐回路ＡＣが与える遅延時間分は、（２ｉ＋２）×ＣＤであり、分岐回路ＢＤが与える遅延時間分は、（２ｉ＋１）×ＣＤであり、回路全体の遅延量は、（２ｉ＋１）×ＣＤと（２ｉ＋２）×ＣＤとの間にあり、すなわち、第１の遅延信号ｉｎｔ ＡＣが２つのＣＤだけ増加し、第２の遅延信号ｉｎｔ ＢＤが変化せず、精密遅延チェーンＤｅｌａｙ Ｃ及び精密遅延チェーンＤｅｌａｙ Ｄが与える精密遅延時間ＦＤがゼロに戻る。
Ｃｏｄｅ Ｆｉｎｅサーモメータコードがｍ－１から１だけ進み、すなわち、ｍに増加し、実際にゼロクリアと表現され、Ｃｏｄｅ Ｃｏａｒｓｅが１だけ進み、すなわち、２ｉに増加し、この時、分岐回路ＡＣが与える遅延時間分は、（２ｉ＋２）×ＣＤであり、分岐回路ＢＤが与える遅延時間分は、（２ｉ＋１）×ＣＤであり、回路全体の遅延量は、（２ｉ＋１）×ＣＤと（２ｉ＋２）×ＣＤとの間にあり、すなわち、第１の遅延信号ｉｎｔ ＡＣが２つのＣＤだけ増加し、第２の遅延信号ｉｎｔ ＢＤが変化せず、精密遅延チェーンＤｅｌａｙ Ｃ及び精密遅延チェーンＤｅｌａｙ Ｄが与える精密遅延時間ＦＤがゼロに戻る。
【0063】
【0064】
理解できるように、第１の遅延信号ｉｎｔ ＡＣの反転と、第２の遅延信号ｉｎｔ ＢＤの反転との間の間隔は、１つのＣＤの時間差、すなわち、図８におけるｔ１区間であり、
ｔ０区間において、第１の遅延信号ｉｎｔ ＡＣ及び第２の遅延信号ｉｎｔ ＢＤの反転エッジがいずれも到達されず、ｔ１区間において、第１の遅延信号ｉｎｔ ＡＣがローレベルからハイレベルに反転し、精密遅延チェーンＤｅｌａｙ Ｃの充電電流源分岐回路がオフになり、放電電流源分岐回路がオンになり、コンデンサＣがグランドに放電し、それにより精密遅延チェーンＤｅｌａｙ Ｃの出力電流ｐｒｅ Ｄｅｌａｙ Ｃが負の小電流－Ｉｍ－１として出力され、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃの電圧が減少し始め、この時、第２の遅延信号ｉｎｔ ＢＤは、まだ反転しておらず、精密遅延チェーンＤｅｌａｙ Ｄの出力電流ｐｒｅ Ｄｅｌａｙ Ｄは、変化せず、第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄは、変化せず、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃ及び第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄを統合した後に取得された統合後の信号ｉｎｔ ＣＤ電圧は、小さくなり始め、
ｔ２区間において、第２の遅延信号ｉｎｔ ＢＤがローレベルからハイレベルに反転し、精密遅延チェーンＤｅｌａｙ Ｄの充電電流源分岐回路がオフになり、放電電流源分岐回路がオンになり、コンデンサＣがグランドに放電し、精密遅延チェーンＤｅｌａｙ Ｄの出力電流ｐｒｅ Ｄｅｌａｙ Ｄも負の小電流－Ｉｍ－１であり、第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄが減少し始め、この時、統合後の信号ｉｎｔ ＣＤの電圧は、出力インバータの閾値電圧よりも低くなるまで急速に変化し始め、出力信号ＯＵＴをこの区間で反転させ、出力インバータにより統合後の信号ｉｎｔ ＣＤを反転させ、出力信号ＯＵＴを取得する。
ｔ０区間において、第１の遅延信号ｉｎｔ ＡＣ及び第２の遅延信号ｉｎｔ ＢＤの反転エッジがいずれも到達されず、ｔ１区間において、第１の遅延信号ｉｎｔ ＡＣがローレベルからハイレベルに反転し、精密遅延チェーンＤｅｌａｙ Ｃの充電電流源分岐回路がオフになり、放電電流源分岐回路がオンになり、コンデンサＣがグランドに放電し、それにより精密遅延チェーンＤｅｌａｙ Ｃの出力電流ｐｒｅ Ｄｅｌａｙ Ｃが負の小電流－Ｉｍ－１として出力され、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃの電圧が減少し始め、この時、第２の遅延信号ｉｎｔ ＢＤは、まだ反転しておらず、精密遅延チェーンＤｅｌａｙ Ｄの出力電流ｐｒｅ Ｄｅｌａｙ Ｄは、変化せず、第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄは、変化せず、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃ及び第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄを統合した後に取得された統合後の信号ｉｎｔ ＣＤ電圧は、小さくなり始め、
ｔ２区間において、第２の遅延信号ｉｎｔ ＢＤがローレベルからハイレベルに反転し、精密遅延チェーンＤｅｌａｙ Ｄの充電電流源分岐回路がオフになり、放電電流源分岐回路がオンになり、コンデンサＣがグランドに放電し、精密遅延チェーンＤｅｌａｙ Ｄの出力電流ｐｒｅ Ｄｅｌａｙ Ｄも負の小電流－Ｉｍ－１であり、第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄが減少し始め、この時、統合後の信号ｉｎｔ ＣＤの電圧は、出力インバータの閾値電圧よりも低くなるまで急速に変化し始め、出力信号ＯＵＴをこの区間で反転させ、出力インバータにより統合後の信号ｉｎｔ ＣＤを反転させ、出力信号ＯＵＴを取得する。
【0065】
ｔ３区間において、コンデンサＣの電荷が放出された後に放電されなくなり、統合後の信号ｉｎｔ ＣＤが定常状態に達し、精密遅延チェーンＤｅｌａｙ Ｃ及び精密遅延チェーンＤｅｌａｙ Ｄが放電しなくなり、遅延反転過程が終了する。
【0066】
いくつかの実施例において、図９に示すように、図９は、別の実施例の波形図であって、Ｃｏｄｅ Ｆｉｎｅサーモメータコードがｍ－１から１だけ進み、Ｃｏｄｅ Ｃｏａｒｓｅが１だけ進む場合の各信号の波形図を示す。
【0067】
理解できるように、Ｃｏｄｅ Ｃｏａｒｓｅが１だけ進む前に、第１の遅延信号ｉｎｔ ＡＣの反転は、第２の遅延信号ｉｎｔ ＢＤの反転よりも１つのＣＤの時間差だけ超えるが、Ｃｏｄｅ Ｃｏａｒｓｅが１だけ進んだ後、第１の遅延信号ｉｎｔ ＡＣは、第２の遅延信号ｉｎｔ ＢＤよりも１つのＣＤの時間差だけ遅れ、Ｃｏｄｅ Ｃｏａｒｓｅが１だけ進んだ後にちょうど第１の遅延信号ｉｎｔ ＡＣが反転した後の２つのＣＤの時間内にある場合、この時、第１の遅延信号ｉｎｔ ＡＣにグリッチが発生し、図９に示すように、このグリッチは、出力信号ＯＵＴに反映されず、この時、Ｄｅｌａｙ Ｃ、Ｄｅｌａｙ Ｄ及びコンデンサＣにより形成された補間器は、該グリッチを除去することができ、具体的な過程は、以下のとおりである。
【0068】
ｔ０区間において、第１の遅延信号ｉｎｔ ＡＣ及び第２の遅延信号ｉｎｔ ＢＤの反転エッジがいずれも到達されない。ｔ１区間において、第１の遅延信号ｉｎｔ ＡＣが反転し、精密遅延チェーンＤｅｌａｙ Ｃの出力電流ｐｏｓｔ Ｄｅｌａｙ Ｃが負の小電流－Ｉｍ－１であり、この時、第２の遅延信号ｉｎｔ ＢＤがまだ反転しておらず、精密遅延チェーンＤｅｌａｙ Ｄの出力電流ｐｏｓｔ Ｄｅｌａｙ Ｄがあまり変化せず、すなわち、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃの電圧が減少し始め、第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄが変化せず、この時、統合後の信号ｉｎｔ ＣＤ電圧が小さくなり始める。
【0069】
ｔ２区間において、第２の遅延信号ｉｎｔ ＢＤが反転し、精密遅延チェーンＤｅｌａｙ Ｄの出力電流ｐｏｓｔ Ｄｅｌａｙ Ｄも負の小電流－Ｉｍ－１であり、すなわち、第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄも減少し始め、この時、統合後の信号ｉｎｔ ＣＤの電圧は、出力インバータの閾値電圧よりも低くなるまで急速に変化し始め、出力信号ＯＵＴをこの区間で反転させる。
【0070】
ｔ３区間において、コード値が反転すると、Ｃｏｄｅ Ｃｏａｒｓｅが１だけ進み、第１の遅延信号ｉｎｔ ＡＣは、グリッチが発生するため反転され、この時、第１の遅延信号ｉｎｔ ＡＣと第２の遅延信号ｉｎｔ ＢＤは、極性が逆の状態であり、精密遅延チェーンＤｅｌａｙ Ｃ及び精密遅延チェーンＤｅｌａｙ Ｄの制御コードＦｉｎｅ Ｃｏｄｅがゼロに戻り、充電電流源及び放電電流源は、いずれも全体的にオン状態にあり、したがって、精密遅延チェーンＤｅｌａｙ Ｃにおいて充電電流源が位置する分岐回路がオンになり、放電電流源が位置する分岐回路がオフになり、充電電流源がコンデンサＣに充電し、それにより精密遅延チェーンＤｅｌａｙ Ｃの出力電流ｐｏｓｔ Ｄｅｌａｙ Ｃが正の大電流Ｉ０になり、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃが迅速に上昇し、精密遅延チェーンＤｅｌａｙ Ｄにおいて充電電流源が位置する分岐回路がオフになり、放電電流源がコンデンサＣを放電させ、それにより精密遅延チェーンＤｅｌａｙ Ｄの出力電流ｐｏｓｔ Ｄｅｌａｙ Ｄが負の大電流－Ｉ０であり、第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄが迅速に低下し、両者が統合された後に互いに相殺するため、統合後の信号ｉｎｔ ＣＤの電圧が変化せず、出力信号ＯＵＴの状態変化に影響を与えない。
【0071】
ｔ４区間において、第１の遅延信号ｉｎｔ ＡＣが再び反転し、第２の遅延信号ｉｎｔ ＢＤと極性が同じであり、この時、精密遅延チェーンＤｅｌａｙ Ｃの出力電流ｐｏｓｔ Ｄｅｌａｙ Ｃと精密遅延チェーンＤｅｌａｙ Ｄの出力電流ｐｏｓｔ Ｄｅｌａｙ Ｄは、いずれも負の大電流－Ｉ０であり、コンデンサＣにおける電荷をさらに放出し、この過程は、出力信号ＯＵＴの状態変化に影響を与えず、遅延反転過程は、終了する。
【0072】
図１０は、また別の実施例の各信号の波形図を示す。いくつかの実施例において、Ｃｏｄｅ Ｆｉｎｅサーモメータコードがｍ－１から１だけ進み、Ｃｏｄｅ Ｃｏａｒｓｅが１だけ進む場合、統合後の信号ｉｎｔ ＣＤがｔ２区間において出力インバータの閾値電圧に達していない状況があり、この時、ｔ０からｔ２の状況は、図９におけるｔ０からｔ２の状況と同様であり、ここでは繰り返して説明しないが、出力信号ＯＵＴは、まだｔ２区間で反転せず、依然として反転前の状態を保持する。
【0073】
ｔ３区間において、精密遅延チェーンＤｅｌａｙ Ｃの出力電流ｐｏｓｔ Ｄｅｌａｙ Ｃが正の大電流Ｉ０であり、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃが上昇し、精密遅延チェーンＤｅｌａｙ Ｄの出力電流ｐｏｓｔ Ｄｅｌａｙ Ｄが負の大電流－Ｉ０であり、第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄが低下し、両者が互いに相殺するため、統合後の信号ｉｎｔ ＣＤの電圧が変化せず、出力信号ＯＵＴが反転していない。
【0074】
ｔ４区間において、第１の遅延信号ｉｎｔ ＡＣが再び反転し、第２の遅延信号ｉｎｔ ＢＤと極性が同じであり、この時、精密遅延チェーンＤｅｌａｙ Ｃの出力電流ｐｏｓｔ Ｄｅｌａｙ Ｃと精密遅延チェーンＤｅｌａｙ Ｄの出力電流ｐｏｓｔ Ｄｅｌａｙ Ｄは、いずれも負の大電流－Ｉ０であり、コンデンサＣは、電荷を完全に放出するまで迅速に放電し、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃ及び第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄは、いずれも低下し、統合後の信号ｉｎｔ ＣＤは、出力インバータの閾値に達するまで迅速に低下し、この過程において、出力信号ＯＵＴが反転し、遅延反転過程は、終了する。
【0075】
図１１は、さらなる別の実施例の各信号の波形図を示す。別の状況において、すなわち、Ｃｏｄｅ Ｆｉｎｅサーモメータコードがｍ－１から１だけ進み、Ｃｏｄｅ Ｃｏａｒｓｅが１だけ進むことは、第１の遅延信号ｉｎｔ ＡＣが反転した後、第２の遅延信号ｉｎｔ ＢＤが反転する前に発生する。ｔ１区間において、第１の遅延信号ｉｎｔ ＡＣがハイレベルに反転し、精密遅延チェーンＤｅｌａｙ Ｃの出力電流ｐｏｓｔ Ｄｅｌａｙ Ｃが負の小電流－Ｉｍ－１であり、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃの電圧が低下し、統合後の信号ｉｎｔ ＣＤの電圧が徐々に低下し始める。
【0076】
ｔ２区間の開始時に、Ｃｏｄｅ Ｃｏａｒｓｅが１だけ進み、Ｃｏｄｅ Ｆｉｎｅがクリアされ、第１の遅延信号ｉｎｔ ＡＣがローレベルに反転し、この時、精密遅延チェーンＤｅｌａｙ Ｃの出力電流ｐｏｓｔ Ｄｅｌａｙ Ｃは、正の大電流Ｉ０を出力し、充電電流源は、満充電になるまでコンデンサＣを充電し、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃの電圧は、迅速に上昇し、統合後の信号ｉｎｔ ＣＤの電圧は、ハイレベルまで迅速に上昇し、コンデンサＣが満充電になった後、精密遅延チェーンＤｅｌａｙ Ｃの出力電流ｐｏｓｔ Ｄｅｌａｙ Ｃは、ゼロに戻る。
【0077】
ｔ３区間において、第２の遅延信号ｉｎｔ ＢＤが反転し、Ｃｏｄｅ Ｆｉｎｅがクリアされているので、精密遅延チェーンＤｅｌａｙ Ｄの出力電流ｐｏｓｔ Ｄｅｌａｙ Ｄは、負の大電流Ｉ０であり、この時、精密遅延チェーンＤｅｌａｙ Ｃの出力電流ｐｏｓｔ Ｄｅｌａｙ Ｃ及び精密遅延チェーンＤｅｌａｙ Ｄの出力電流ｐｏｓｔ Ｄｅｌａｙ Ｄは、いずれもＩ０であり、かつ向きが逆であり、両者が互いに相殺するため、統合後の信号ｉｎｔ ＣＤ電圧は、変化しない。
【0078】
ｔ４区間において、第１の遅延信号ｉｎｔ ＡＣが再び反転し、この時、精密遅延チェーンＤｅｌａｙ Ｃの出力電流ｐｏｓｔ Ｄｅｌａｙ Ｃ及び精密遅延チェーンＤｅｌａｙ Ｄの出力電流ｐｏｓｔ Ｄｅｌａｙ Ｄは、いずれも負の大電流－Ｉ０であり、コンデンサＣは、迅速に放電し、統合後の信号ｉｎｔ ＣＤは、出力インバータの閾値電圧に達するまで迅速に低下し、この過程において、出力信号ＯＵＴが反転し、遅延反転過程は、終了し、精密遅延チェーンＤｅｌａｙ Ｃの出力電流ｐｏｓｔ Ｄｅｌａｙ Ｃ及び精密遅延チェーンＤｅｌａｙ Ｄの出力電流ｐｏｓｔ Ｄｅｌａｙ Ｄは、ゼロに戻る。
【0079】
いくつかの実施例において、Ｃｏｄｅ Ｃｏａｒｓｅが１だけ進み、Ｃｏｄｅ Ｆｉｎｅがクリアされるコード値変化は、ｔ０区間の前にあり、この場合、第１の遅延信号ｉｎｔ ＡＣにグリッチが発生せず、出力信号ＯＵＴに影響を与えてグリッチが発生することがない。Ｃｏｄｅ Ｃｏａｒｓｅが１だけ進むことは、ちょうど第１の遅延信号ｉｎｔ ＡＣが反転した後の２つのＣＤの時間外、すなわち、ｔ４区間の後にあると、この時、出力信号ＯＵＴが定常状態に達し、Ｃｏｄｅ Ｃｏａｒｓｅが１だけ進むことは、出力信号ＯＵＴに影響を与えることがない。
【0080】
前記のように、Ｃｏｄｅ Ｃｏａｒｓｅが１だけ進み、Ｃｏｄｅ Ｆｉｎｅがクリアされるコード値変化が発生する時、精密遅延チェーンＤｅｌａｙ Ｃ、精密遅延チェーンＤｅｌａｙ Ｄ及びコンデンサＣによって形成される補間器回路、並びに第１の粗遅延チェーンＤｅｌａｙ Ａ及び第２の粗遅延チェーンＤｅｌａｙ Ｂの別々の配置は、コード値変化による可能なグリッチを除去することができ、出力信号ＯＵＴにグリッチが発生しない。
【0081】
別のいくつかの実施例において、同様に、Ｃｏｄｅ Ｃｏａｒｓｅサーモメータコードが２ｉ－１であり、Ｃｏｄｅ Ｆｉｎｅサーモメータコードが０であると仮定すると、この時、分岐回路ＡＣが与える遅延時間分は、２ｉ×ＣＤであり、分岐回路ＢＤが与える遅延時間分は、（２ｉ＋１）×ＣＤであり、回路全体の遅延量は、２ｉ×ＣＤと（２ｉ＋１）×ＣＤとの間であり、Ｃｏｄｅ Ｆｉｎｅサーモメータコードが０から１だけ戻り、すなわち、－１に低下し、実際にフルになると表現する場合、Ｃｏｄｅ Ｃｏａｒｓｅが１だけ戻り、すなわち、２ｉ－２に減少し、この時、分岐回路ＡＣが与える遅延時間分は、２ｉ×ＣＤ＋（ｍ－１）×ＦＤであり、分岐回路ＢＤが与える遅延時間分は、（２ｉ－１）×ＣＤ＋（ｍ－１）×ＦＤであり、回路全体の遅延量は、（２ｉ－１）×ＣＤ＋（ｍ－１）×ＦＤと２ｉ×ＣＤ＋（ｍ－１）×ＦＤとの間にあり、すなわち、Ｄｅｌａｙ Ａが変化せず、Ｄｅｌａｙ Ｂが２つのＣＤだけ減少し、Ｄｅｌａｙ Ｃ及びＤｅｌａｙ Ｄが最大に増加する。
【0082】
Ｃｏｄｅ Ｃｏａｒｓｅが１だけ戻り、Ｃｏｄｅ Ｆｉｎｅがゼロからフルに戻る場合、該過程に対して上記同じ分析を行うと、Ｃｏｄｅ Ｃｏａｒｓｅが１だけ戻り、Ｃｏｄｅ Ｆｉｎｅがフルになるコード値変化が発生する場合、精密遅延チェーンＤｅｌａｙ Ｃ、精密遅延チェーンＤｅｌａｙ Ｄ及びコンデンサＣによって形成される補間器回路、並びに第１の粗遅延チェーンＤｅｌａｙ Ａ及び第２の粗遅延チェーンＤｅｌａｙ Ｂの別々の配置は、コード値変化による可能なグリッチを除去することができ、出力信号ＯＵＴにグリッチが発生しない。
【0083】
電子デバイスは、上記実施例に係る遅延チェーン回路を含む。
【0084】
以上のように、本願に係る遅延チェーン回路及び電子デバイスは、上記遅延チェーン回路により、遅延チェーンを調整する必要がある場合、第１の遅延信号ｉｎｔ ＡＣ及び第２の遅延信号ｉｎｔ ＢＤのいずれかの遅延量を調整し、グリッチを第１の遅延信号ｉｎｔ ＡＣのみ又は第２の遅延信号ｉｎｔ ＢＤのみに発生させ、コンデンサＣが第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃ及び第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄを統合する場合、第３の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｃ及び第４の遅延信号ｏｕｔｐｕｔ Ｄｅｌａｙ Ｄを統合してグリッチを除去し、出力インバータは、統合後の信号ｉｎｔ ＣＤに対して反転処理を行って出力信号ＯＵＴを取得することにより、入力信号ＩＮを中断することなく、遅延チェーンの遅延を動的に調整し、グリッチなしの遅延チェーン切り替えを実現する。
【0085】
以上は、本願の好適な実施例に過ぎず、本願を何ら限定するものではなく、本願は、好適な実施例で上記のように開示されているが、本願を限定するものではなく、当業者であれば、本願の技術的手段の範囲を逸脱することなく、上記に開示された技術的内容を利用して、同等の変化の同等の実施例を行うことができるが、本願の技術的手段の内容を逸脱することなく、本願の技術的実質に基づいて上記の実施例に対して行う任意の簡単な修正、同等の変化及び修飾は、いずれも本願の技術的手段の範囲に属する。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】