特開 2024-156328 メモリ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024156328

(43)【公開日】2024-11-06

(54)【発明の名称】メモリ回路

(51)【国際特許分類】

   G11C 29/00 20060101AFI20241029BHJP

   G06F 12/00 20060101ALI20241029BHJP

   G06F 12/02 20060101ALI20241029BHJP

【ＦＩ】

G11C29/00 412

G06F12/00 550C

G06F12/02 570A

G06F12/00 597U

G11C29/00 426

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023070700

(22)【出願日】2023-04-24

(71)【出願人】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】大塚 竜志

(72)【発明者】

【氏名】重信 優也

(72)【発明者】

【氏名】山口 徳志

【テーマコード（参考）】

5B160

5L206

【Ｆターム（参考）】

5B160AB25

5B160MM01

5L206AA02

5L206CC09

5L206CC17

5L206CC32

5L206DD08

5L206EE02

(57)【要約】

【課題】動作モードの切り替えにより複数の小容量メモリまたは大容量メモリとして動作可能なメモリ回路を提供する。
【解決手段】メモリ回路は、複数の第１メモリセルと第２メモリセルとを各々含む複数のメモリ部と各メモリ部のアクセスを制御する複数の第１メモリ制御部と、複数のメモリ部に共通に設けられる第２メモリ制御部とを有する。複数のメモリ部のいずれかは、各メモリ部の第２メモリセルにそれぞれ対応して第３メモリセルを有する。第１メモリ制御部は、第１モード中、アクセスできない第１メモリセルを示す第１アドレスを第２メモリセルを示す第２アドレスに変換してメモリ部に出力する。第２メモリ制御部は、第２モード中、第２メモリセルを示す第２アドレスが第２アクセス要求に含まれる場合、第２アドレスを第３メモリセルを示す第３アドレスに変換して、第３メモリセルを含むメモリ部に出力する。
【選択図】図１

【特許請求の範囲】

【請求項1】

複数の第１メモリセルと、不良の前記第１メモリセルの代わりにアクセスされる第２メモリセルとを各々含む複数のメモリ部と、
前記複数のメモリ部の各々に対応して設けられ、第１モード中に前記複数のメモリ部の各々に対する第１アクセス要求に基づいて、対応する前記メモリ部のアクセスを制御する複数の第１メモリ制御部と、
前記複数のメモリ部に共通に設けられ、第２モード中に第２アクセス要求に基づいて、前記複数のメモリ部のアクセスを制御する第２メモリ制御部と、を有し、
前記複数のメモリ部のいずれかは、前記複数のメモリ部の複数の前記第２メモリセルにそれぞれ対応して複数の第３メモリセルを有し、
前記複数の第１メモリ制御部の各々は、前記第１モード中、前記第１アクセス要求がアクセスできない前記第１メモリセルを示す第１アドレスを含む場合、前記第１アドレスを前記第２メモリセルを示す第２アドレスに変換して対応する前記メモリ部に出力し、
前記第２メモリ制御部は、前記第２モード中、前記複数のメモリ部の複数の前記第２メモリセルをそれぞれ示す前記第２アドレスが前記第２アクセス要求に含まれる場合、前記第２アドレスを前記複数の第３メモリセルのいずれかを示す第３アドレスに変換して、前記第３メモリセルを含む前記メモリ部に出力する
メモリ回路。

【請求項2】

前記複数の第１メモリ制御部は、前記第１モード中に並列に動作し、対応する前記メモリ部を並列にアクセス可能である
請求項１に記載のメモリ回路。

【請求項3】

直列に接続される前記第２メモリ制御部および前記複数のメモリ部の間に配置され、前記第２モード中に前記第２メモリ制御部からの前記第２アクセス要求を順次転送可能な複数の中継制御部を有し、
互いに隣接する一対の前記中継制御部の間には、１以上の前記メモリ部を含むメモリブロックが配置され、
前記複数の中継制御部の各々は、前記第２アクセス要求が直後に位置する後続の前記メモリブロックのアクセスを示す場合、前記第２アクセス要求を前記後続の前記メモリブロックに出力し、前記第２アクセス要求が前記後続の前記メモリブロックより後ろに位置する前記メモリブロックのアクセスを示す場合、前記第２アクセス要求を次の前記中継制御部に出力する
請求項１または請求項２に記載のメモリ回路。

【請求項4】

前記メモリ部の不良情報を記憶する不揮発性メモリと、
前記複数のメモリ部の各々に対応して設けられ、前記第１モード中に並列に動作し、前記複数のメモリ部の各々を試験する複数の試験回路と、を有し、
前記複数の試験回路の各々は、書き込み要求と読み出し要求とを前記第１アクセス要求として対応する前記第１メモリ制御部に出力し、アクセスできない前記第１メモリセルを検出した場合、アクセスできない前記第１メモリセルを示す不良アドレスを前記不揮発性メモリに格納し、
前記複数の第１メモリ制御部の各々は、前記複数の試験回路による前記複数のメモリ部の試験後、前記第１アクセス要求に含まれるアドレスが前記不揮発性メモリに保持された前記不良アドレスと一致する場合、前記第１アクセス要求に含まれるアドレスを前記第２アドレスに変換して対応する前記メモリ部に出力する
請求項１または請求項２に記載のメモリ回路。

【請求項5】

前記複数の試験回路の各々は、前記不良アドレスを前記不揮発性メモリに格納した後、前記不揮発性メモリに保持された前記不良アドレスを含む前記書き込み要求と前記読み出し要求とを前記第１アクセス要求として対応する前記第１メモリ制御部に出力し、前記読み出し要求に基づいて前記メモリ部から出力される読み出しデータが期待値と一致するか否かを判定する
請求項４に記載のメモリ回路。

【請求項6】

複数の第１メモリセルを各々含む複数のメモリ部と、
前記複数のメモリ部の各々に対応して設けられ、第１モード中に前記複数のメモリ部の各々に対する第１アクセス要求に基づいて、対応する前記メモリ部のアクセスを制御する複数の第１メモリ制御部と、
前記複数のメモリ部に共通に設けられ、第２モード中に第２アクセス要求に基づいて、前記複数のメモリ部のアクセスを制御する第２メモリ制御部と、を有し、
前記複数のメモリ部のいずれかは、前記第２モード中に前記複数のメモリ部の各々のアクセスできない前記第１メモリセルの代わりにアクセスされる複数の第２メモリセルを有し、
前記複数のメモリ部は、一対の前記メモリ部毎にグループ分けされ、
一対の前記メモリ部に対応する一対の前記第１メモリ制御部の一方は、前記第１モード中、前記第１アクセス要求にアクセスできない前記第１メモリセルを示すアドレスが含まれる場合、前記第１メモリセルを示す前記アドレスを前記第１メモリ制御部の他方に出力し、前記第１メモリ制御部の他方からアドレスを受けた場合、受けたアドレスを対応する前記メモリ部に出力し、前記第１アクセス要求に正常な前記第１メモリセルを示すアドレスが含まれる場合、対応する前記メモリ部に前記正常な前記第１メモリセルを示すアドレスを出力し、
前記第２メモリ制御部は、前記第２モード中、前記第２アクセス要求に含まれるアドレスがアクセスできない前記第１メモリセルを示す場合、前記第２アクセス要求に含まれるアドレスを、前記複数の第２メモリセルのいずれかを示すアドレスに変換して前記複数のメモリ部の前記いずれかに出力する
メモリ回路。

【請求項7】

前記複数のメモリ部の各々は、複数の前記グループのいずれかに含まれ、
複数の前記グループのそれぞれにおいて、前記メモリ部の一方に対応する前記第１メモリ制御部は、前記第１モード中に並列に動作し、前記メモリ部の前記一方を並列にアクセス可能である
請求項６に記載のメモリ回路。

【請求項8】

直列に接続される前記第２メモリ制御部および前記複数のメモリ部の間に配置され、前記第２モード中に前記第２メモリ制御部からの前記第２アクセス要求を順次転送可能な複数の中継制御部を有し、
互いに隣接する一対の前記中継制御部の間には、１以上の前記メモリ部を含むメモリブロックが配置され、
前記複数の中継制御部の各々は、前記第２アクセス要求が直後に位置する後続の前記メモリブロックのアクセスを示す場合、前記第２アクセス要求を前記後続の前記メモリブロックに出力し、前記第２アクセス要求が前記後続の前記メモリブロックより後ろに位置する前記メモリブロックのアクセスを示す場合、前記第２アクセス要求を次の前記中継制御部に出力する
請求項６または請求項７に記載のメモリ回路。

【請求項9】

前記複数のメモリ部の不良情報を記憶する不揮発性メモリと、
前記複数のメモリ部の各々に対応して設けられ、前記第１モード中に並列に動作し、前記複数のメモリ部の各々を試験する複数の試験回路と、を有し、
前記複数の試験回路のうち、前記第１メモリ制御部の前記一方に対応する前記試験回路と前記第１メモリ制御部の前記他方に対応する前記試験回路とが交互に動作し、
動作する前記試験回路は、書き込み要求と読み出し要求を前記第１アクセス要求として対応する前記第１メモリ制御部に出力し、アクセスできない前記第１メモリセルを検出した場合、アクセスできない前記第１メモリセルを示す不良アドレスを前記不揮発性メモリに格納し、
前記第１メモリ制御部の前記一方は、前記不良アドレスが前記不揮発性メモリに格納された後、前記読み出し要求に含まれるアドレスが前記不揮発性メモリに保持された前記不良アドレスと一致する場合、前記読み出し要求に含まれる前記アドレスを前記第１メモリ制御部の前記他方に出力する
請求項６または請求項７に記載のメモリ回路。

【請求項10】

前記動作する前記試験回路は、前記不良アドレスを前記不揮発性メモリに格納した後、前記不揮発性メモリに保持された前記不良アドレスを含む前記書き込み要求と前記読み出し要求とを前記第１アクセス要求として対応する前記第１メモリ制御部に出力し、前記動作する前記試験回路に対応しない前記メモリ部から出力される読み出しデータが期待値と一致するか否かを判定する
請求項９に記載のメモリ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、メモリ回路に関する。

【背景技術】

【0002】

メモリセルを各々有する複数のブロックを有する半導体記憶装置において、各ブロックと冗長ブロックとの各々に不良を救済する冗長カラムを設ける手法が知られている（例えば、特許文献１参照）。複数のメモリブロックを有するメモリデバイスにおいて、不良をメモリブロック単位で救済する手法が知られている（例えば、特許文献２参照）。

【0003】

不揮発性メモリにおいて、メモリ領域に欠陥がある場合に、欠陥アドレスの出力先を切り替え回路により冗長メモリ領域に切り替える手法が知られている（例えば、特許文献３参照）。また、不揮発性メモリにおいて、複数のメモリブロックの各々に設けられた冗長メモリセル行を、他のメモリブロックの欠陥メモリセルの救済に使用する手法が知られている（例えば、特許文献４参照）。不揮発性半導体記憶装置において、不揮発性メモリセルの書き込み特性または消去特性の劣化が生じたセルを、自動的に冗長用のセルあるいはセルブロックに置換する手法が知られている（例えば、特許文献５参照）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００３－１８７５９１号公報

【特許文献2】特開２０１２－５０９５４１号公報

【特許文献3】特開平０１－１２８３００号公報

【特許文献4】特開平０５－２９０５９８号公報

【特許文献5】特開平０８－００７５９７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところで、システムＬＳＩ（Large-Scale Integration）等に搭載されるメモリ回路は、アプリケーションにより使用するメモリ容量が異なり、複数のアプリケーションで１つのメモリ回路を共有する場合もある。このため、この種のメモリ回路は、１つの大容量メモリとして動作するモードと、複数の小容量メモリとして動作する動作モードとを備えることが好ましいが、そのような手法は提案されていない。

【0006】

本発明は、上記の点に鑑みてなされたもので、動作モードの切り替えにより複数の小容量メモリまたは大容量メモリとして動作可能なメモリ回路を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明の一態様では、メモリ回路は、複数の第１メモリセルと、不良の前記第１メモリセルの代わりにアクセスされる第２メモリセルとを各々含む複数のメモリ部と、前記複数のメモリ部の各々に対応して設けられ、第１モード中に前記複数のメモリ部の各々に対する第１アクセス要求に基づいて、対応する前記メモリ部のアクセスを制御する複数の第１メモリ制御部と、前記複数のメモリ部に共通に設けられ、第２モード中に第２アクセス要求に基づいて、前記複数のメモリ部のアクセスを制御する第２メモリ制御部と、を有し、前記複数のメモリ部のいずれかは、前記複数のメモリ部の複数の前記第２メモリセルにそれぞれ対応して複数の第３メモリセルを有し、前記複数の第１メモリ制御部の各々は、前記第１モード中、前記第１アクセス要求がアクセスできない前記第１メモリセルを示す第１アドレスを含む場合、前記第１アドレスを前記第２メモリセルを示す第２アドレスに変換して対応する前記メモリ部に出力し、前記第２メモリ制御部は、前記第２モード中、前記複数のメモリ部の複数の前記第２メモリセルをそれぞれ示す前記第２アドレスが前記第２アクセス要求に含まれる場合、前記第２アドレスを前記複数の第３メモリセルのいずれかを示す第３アドレスに変換して、前記第３メモリセルを含む前記メモリ部に出力する。

【発明の効果】

【0008】

開示の技術によれば、動作モードの切り替えにより複数の小容量メモリまたは大容量メモリとして動作可能なメモリ回路を提供することができる。

【図面の簡単な説明】

【0009】

【図1】第１の実施形態のメモリ回路の概要を示すブロック図である。

【図2】図１の各メモリ部のワード救済の一例を示す説明図である。

【図3】図１のメモリ制御部ＣＮＴ１の一例を示すブロック図である。

【図4】図３のメモリ制御部ＣＮＴ１の動作の一例を示すフロー図である。

【図5】図１の各試験回路による各メモリ部の不良を検出する第１試験の一例を示すフロー図である。

【図6】図１の各試験回路による不揮発性メモリに不良情報を格納した後に各メモリ部の動作を確認する第２試験の一例を示すフロー図である。

【図7】システムバスを介してアクセス要求を受けたメモリ制御部ＣＮＴ２の動作の一例を示すフロー図である。

【図8】最終段を除く分岐制御部の動作の一例を示すフロー図である。

【図9】第２の実施形態のメモリ回路の概要を示すブロック図である。

【図10】図９のメモリ制御部ＣＮＴ１の一例を示すブロック図である。

【図11】図９のメモリブロックのワード救済の一例を示す説明図である。

【図12】第３の実施形態のメモリ回路の概要を示すブロック図である。

【図13】第４の実施形態のメモリ回路の概要を示すブロック図である。

【図14】第５の実施形態のメモリ回路の概要を示すブロック図である。

【図15】第６の実施形態のメモリ回路の概要を示すブロック図である。

【図16】図１５のメモリブロックのワード救済の一例を示す説明図である。

【図17】図１５の各試験回路による各メモリ部の不良を検出する第１試験の一例を示すフロー図である。

【図18】図１５の各試験回路により不揮発性メモリに不良情報を格納した後の各メモリ部の動作を確認する第２試験の一例を示すフロー図である。

【図19】第７の実施形態のメモリ回路の概要を示すブロック図である。

【図20】第８の実施形態のメモリ回路の概要を示すブロック図である。

【図21】図２０のメモリグループの一例を示すブロック図である。

【図22】図２０のメモリグループの別の例を示すブロック図である。

【図23】図１のメモリ回路が搭載されるシステムの一例を示すブロック図である。

【発明を実施するための形態】

【0010】

以下、図面を用いて実施形態を説明する。以下では、信号等の情報が伝達される信号線には、信号名と同じ符号を使用する。

【0011】

図１は、第１の実施形態のメモリ回路の概要を示す。図１に示すメモリ回路１００は、例えば、ＳＲＡＭ（Static Random Access Memory）であり、画像データを処理するシステムＬＳＩ等の半導体装置に実装される。例えば、メモリ回路１００を含む半導体装置は、監視カメラ等の撮像装置、ＡＲ／ＶＲ（Augmented Reality／Virtual Reality）グラスなどのヘッドマウントデバイスまたはデジタルカメラ等に搭載され、表示デバイスに表示する動画像データ等を生成する。

【0012】

メモリ回路１００は、メモリ管理部ＭＮＧ（入力側）と、メモリ管理部ＭＮＧ（出力側）と、複数の中継制御部ＲＣＮＴと、複数のメモリブロックＭＢＬＫと、システムバスＳＢＵＳとを有する。複数の中継制御部ＲＣＮＴと複数のメモリブロックＭＢＬＫとは、メモリ管理部ＭＮＧ（入力側）とメモリ管理部ＭＮＧ（出力側）との間に交互に配置される。以下では、メモリ管理部ＭＮＧ（入力側）とメモリ管理部ＭＮＧ（出力側）とを区別なく説明する場合、単にメモリ管理部ＭＮＧと称する。

【0013】

各メモリブロックＭＢＬＫは、複数のメモリセルを含むメモリ部ＭＥＭ（ＭＥＭ０、ＭＥＭ１、ＭＥＭ２またはＭＥＭ３）と、メモリ部ＭＥＭの入力側に配置されるメモリ制御部ＣＮＴ１とを有する。メモリ制御部ＣＮＴ１は、第１メモリ制御部の一例である。また、各メモリブロックＭＢＬＫは、メモリ制御部ＣＮＴ１に対応して配置される試験回路ＢＩＳＴ（Built-In Self Test）と不揮発性メモリＮＶＭとを有する。

【0014】

図１では、４つのメモリブロックＭＢＬＫが記載されているが、メモリブロックＭＢＬＫの数は、１以上であればよい。なお、メモリブロックＭＢＬＫが１つの場合、メモリブロックＭＢＬＫは、複数のメモリ部ＭＥＭを有する。

【0015】

図１に示す例では、メモリ部ＭＥＭ０－ＭＥＭ３の各々は、複数のワード線ＷＬと、所定数のバブル冗長ワード線ＢＲＷＬとを有する。また、最終段のメモリ部ＭＥＭ３は、所定数のワード線ＷＬとバブル冗長ワード線ＢＲＷＬとが、サブワード線ＳＷＬとしても機能する。バブル冗長ワード線ＢＲＷＬおよびサブワード線ＳＷＬについては、図２で説明される。なお、サブワード線ＳＷＬを有するメモリ部ＭＥＭ３の位置は、最終段に限らず、メモリ部ＭＥＭ０の入力側、メモリ部ＭＥＭ１－ＭＥＭ２の間、またはメモリ部ＭＥＭ１－ＭＥＭ２の間に配置されてもよい。メモリ部ＭＥＭのワード線ＷＬ等の配置については、図２で説明される。

【0016】

図１において、ワード線ＷＬ、バブル冗長ワード線ＢＲＷＬおよびサブワード線ＳＷＬに付した丸印は、メモリセルを例示している。ワード線ＷＬに接続されるメモリセルは、第１メモリセルの一例である。バブル冗長ワード線ＢＲＷＬに接続されるメモリセルは、第２メモリセルの一例である。サブワード線ＳＷＬに接続されるメモリセルは、第３メモリセルの一例である。

【0017】

メモリ管理部ＭＮＧは、システムバスＳＢＵＳに接続され、システムバスＳＢＵＳからアクセス要求ＭＲＥＱを受ける通常動作モード中に動作し、試験モード中に動作しない。通常動作モードは、第２モードの一例であり、試験モードは、第１モードの一例である。システムバスＳＢＵＳから受けるアクセス要求ＭＲＥＱは、第２アクセス要求の一例である。メモリ管理部ＭＮＧは、システムバスＳＢＵＳに対して入出力する信号と、メモリブロックＭＢＬＫに対して入出力する信号とのインタフェース回路として機能する。

【0018】

メモリ管理部ＭＮＧ（入力側）は、メモリブロックＭＢＬＫのアクセスに使用されるコマンドＣＭＤ、アドレスＡＤおよび書き込みデータＷＤ等を含むアクセス要求ＭＲＥＱを、システムバスＳＢＵＳを介してＣＰＵ（Central Processing Unit）等の上位のコントローラから受ける。アクセス要求ＭＲＥＱは、書き込み要求または読み出し要求である。メモリ管理部ＭＮＧ（入力側）は、受信したアクセス要求ＭＲＥＱを初段の中継制御部ＲＣＮＴに出力する。

【0019】

メモリ管理部ＭＮＧ（入力側）は、複数のメモリブロックＭＢＬＫに共通なメモリ制御部ＣＮＴ２を有する。メモリ制御部ＣＮＴ２は、第２メモリ制御部の一例である。メモリ制御部ＣＮＴ２は、複数の不揮発性メモリＮＶＭが記憶する不良情報（不良アドレスＦＡＤおよび冗長イネーブルＲＥＤＥＮ）を参照し又は仕様として複数のメモリ部ＭＥＭのバブル冗長ワード線ＢＲＷＬを把握しており、アクセス要求ＭＲＥＱの転送先を決定し、アクセス要求ＭＲＥＱに含まれるアドレスＡＤを、決定した転送先のアドレスＡＤに変換する。メモリ制御部ＣＮＴ２の動作の例は、図２および図７に示される。

【0020】

図１では、メモリ管理部ＭＮＧ（入力側）とメモリ管理部ＭＮＧ（出力側）とが離れて配置されているが、メモリ管理部ＭＮＧ（入力側）とメモリ管理部ＭＮＧ（出力側）とは、１つのメモリ管理部ＭＮＧとして配置されてもよい。この場合、複数の中継制御部ＲＣＮＴと複数のメモリブロックＭＢＬＫとの列がコ字状（Ｕ字状）に配置されてもよい。

【0021】

例えば、メモリ管理部ＭＮＧ（入力側）は、書き込み要求に含まれる６４ビットの書き込みデータＷＤを４回受信する毎に、２５６ビットの書き込みデータＷＤを初段の中継制御部ＲＣＮＴに出力する。すなわち、メモリ管理部ＭＮＧ（入力側）は、システムバスＳＢＵＳから受信する直列の書き込みデータＷＤを並列の書き込みデータＷＤに変換してメモリブロックＭＢＬＫのいずれかに２５６ビットの書き込み動作を実施させる。

【0022】

メモリ管理部ＭＮＧ（出力側）は、メモリ管理部ＭＮＧ（入力側）が受信する読み出し要求に基づいてメモリブロックＭＢＬＫから出力される２５６ビットの読み出しデータＲＤを６４ビットずつ４回に分けてシステムバスＳＢＵＳに出力する。すなわち、メモリ管理部ＭＮＧ（出力側）は、読み出し動作によりメモリブロックＭＢＬＫのいずれかから読み出される２５６ビットの読み出しデータＲＤを直列の読み出しデータＲＤに変換してシステムバスＳＢＵＳに出力する。

【0023】

なお、メモリ管理部ＭＮＧ（入力側）とメモリ管理部ＭＮＧ（出力側）との間に図１に示す２つのメモリブロックＭＢＬＫが並列に配置されてもよい。そして、メモリ管理部ＭＮＧは、書き込み要求に含まれる６４ビットの書き込みデータＷＤを８回受信する毎に、５１２ビットの書き込みデータＷＤを２つのメモリブロックＭＢＬＫに並列に出力してもよい。また、メモリ管理部ＭＮＧは、読み出し動作に基づいて２つのメモリブロックＭＢＬＫから並列に読み出される５１２ビットの読み出しデータＲＤを６４ビットの読み出しデータＲＤとしてシステムバスＳＢＵＳに８回出力してもよい。

【0024】

メモリ回路１００内で２５６ビットまたは５１２ビットのデータを並列に処理することで、メモリブロックＭＢＬＫの動作周波数を、システムバスＳＢＵＳの動作周波数のほぼ４分の１またはほぼ８分の１にすることができる。したがって、メモリ回路１００内で６４ビットのデータを順次処理する場合に比べて、メモリブロックＭＢＬＫの消費電力を削減することができる。メモリブロックＭＢＬＫの動作周波数を低くできるため、中継制御部ＲＣＮＴ、メモリ制御部ＣＮＴ１およびメモリ部ＭＥＭの動作マージンに余裕を持たせることができ、回路のタイミング設計等を容易に実施することができる。

【0025】

なお、メモリブロックＢＬＫに対して入出力されるデータのビット数は、システムバスＳＢＵＳに対して入出力されるデータのビット数の２のｎ乗倍（ｎは１以上の整数；この例ではｎ＝２またはｎ＝３）であればよい。

【0026】

各試験回路ＢＩＳＴは、試験モード中に動作し、対応するメモリ制御部ＣＮＴ１にアクセス要求を出力し、対応するメモリ部ＭＥＭの試験を実施する。各試験回路ＢＩＳＴは、試験により不良を検出した場合、不良の位置を示す不良アドレス等を含む不良情報を不揮発性メモリＮＶＭに格納する。試験回路ＢＩＳＴが出力するアクセス要求は、第１アクセス要求の一例である。

【0027】

例えば、不揮発性メモリＮＶＭは、ｅＦＵＳＥまたはフラッシュメモリ等の情報を電気的に書き込み可能なメモリである。なお、不揮発性メモリＮＶＭは、ＭＲＡＭ（Magnetoresistive Random Access Memory）または抵抗変化メモリでもよい。不揮発性メモリＮＶＭに格納された不良情報は、メモリ回路１００の電源が遮断された場合にも保持される。不揮発性メモリＮＶＭに格納された不良情報は、対応するメモリ制御部ＣＮＴ１とメモリ管理部ＭＮＧ（入力側）のメモリ制御部ＣＮＴ２とに出力される。

【0028】

なお、複数の試験回路ＢＩＳＴおよび複数のメモリ制御部ＣＮＴ１に共通に接続される１つの不揮発性メモリＮＶＭが、図１に示す複数の不揮発性メモリＮＶＭの代わりにメモリ回路１００内に設けられてもよい。メモリ制御部ＣＮＴ１および試験回路ＢＩＳＴの機能は、図４から図６で説明される。

【0029】

また、メモリ回路１００は、試験回路ＢＩＳＴを持たなくてもよい。この場合、メモリ回路１００の試験は、メモリ回路１００に接続されるＬＳＩテスタの試験回路により実施され、試験結果（不良アドレス）が各不揮発性メモリＮＶＭに格納される。但し、この場合、試験時に各メモリ制御部ＣＮＴ１と外部の試験回路とを接続する必要があるため、メモリ回路１００の外部端子数が多くなる。

【0030】

各中継制御部ＲＣＮＴは、選択部ＳＥＬを有する。中継制御部ＲＣＮＴは、通常動作モード中に動作し、試験モード中に動作しない。初段の中継制御部ＲＣＮＴは、受信したアクセス要求ＭＲＥＱを、次段の中継制御部ＲＣＮＴまたは後続のメモリ制御部ＣＮＴ１に出力する。初段および最終段を除く中継制御部ＲＣＮＴは、受信したアクセス要求ＭＲＥＱまたは読み出しデータＲＤを、次段の中継制御部ＲＣＮＴまたは後続のメモリ制御部ＣＮＴ１に出力する。最終段の中継制御部ＲＣＮＴは、受信した読み出しデータＲＤをメモリ管理部ＭＮＧ（出力側）に出力する。このように、中継制御部ＲＣＮＴは、アクセス要求ＭＲＥＱを順次転送可能である。ここで、書き込み要求は、コマンドＣＭＤ、アドレスＡＤおよび書き込みデータＷＤを含み、読み出し要求は、コマンドＣＭＤおよびアドレスＡＤを含む。

【0031】

選択部ＳＥＬは、受信したアドレスＡＤが後続のメモリ部ＭＥＭに割り当てられたアドレスＡＤを示す場合、受信したアクセス要求ＭＲＥＱを後続のメモリ制御部ＣＮＴ１に出力する。選択部ＳＥＬは、受信したアドレスＡＤが後続のメモリ部ＭＥＭに割り当てられたアドレスＡＤを示さない場合、または読み出しデータＲＤを受信した場合、受信したアクセス要求ＭＲＥＱまたは読み出しデータＲＤを次の中継制御部ＲＣＮＴに出力する。最終段の中継制御部ＲＣＮＴの選択部ＳＥＬは、受信した読み出しデータＲＤをメモリ管理部ＭＮＧ（出力側）に出力する。

【0032】

図２は、図１の各メモリ部ＭＥＭのワード救済の一例を示す。例えば、メモリ部ＭＥＭ０－ＭＥＭ３の各々は、８１９０本のワード線ＷＬと、２本のバブル冗長ワード線ＢＲＷＬとを有する。メモリ部ＭＥＭ３においてメモリ管理部ＭＮＧ（出力側）の６本のワード線ＷＬと２本のバブル冗長ワード線ＢＲＷＬとは、サブワード線ＳＷＬとして機能する。

【0033】

図２に示すように、バブル冗長ワード線ＢＲＷＬは、メモリ管理部ＭＮＧ（入力側）とメモリ管理部ＭＮＧ（出力側）との間に離散的に（泡が分散するように）配置される。これにより、複数のメモリ部ＭＥＭを複数の試験回路ＢＩＳＴを使用して独立かつ並列に動作させて試験を実施することができ、ワード線不良をバブル冗長ワード線ＢＲＷＬを使用して救済することができる。

【0034】

これにより、メモリ回路１００のメモリ容量が大きい場合にも、試験時間を短縮し、試験効率を向上することができる。この結果、メモリ回路１００の製造コストの増大を抑制することができる。なお、ワード線不良は、ワード線ＷＬ自体の不良だけでなく、図２にＸ印で示すように、ワード線ＷＬに接続されたメモリセルの不良も示す。

【0035】

８本のサブワード線ＳＷＬは、４つのメモリ部ＭＥＭ０－ＭＥＭ３の各々の２本のバブル冗長ワード線ＢＲＷＬにそれぞれ対応して割り当てられている。メモリ管理部ＭＮＧ（入力側）のメモリ制御部ＣＮＴ２は、メモリ部ＭＥＭ０－ＭＥＭ３に対するアクセス要求ＭＲＥＱで示されるアドレスＡＤがバブル冗長ワード線ＢＲＷＬを示すとき、一点鎖線の矢印で示すように、アドレスＡＤを、対応するサブワード線ＳＷＬを示すアドレスＡＤに変換する。

【0036】

これにより、メモリ管理部ＭＮＧ（入力側）とメモリ管理部ＭＮＧ（出力側）との間にバブル冗長ワード線ＢＲＷＬが離散的に配置される場合にも、メモリ回路１００内で割り当てられるワード線のアドレスを連続させることができる。この結果、メモリ回路１００を使用するシステム（例えば、ユーザまたはアプリケーション等）によるメモリ回路１００の使い勝手が低下することを抑制することができる。

【0037】

図３は、図１のメモリ制御部ＣＮＴ１の一例を示す。メモリ制御部ＣＮＴ１は、通常動作モード中および試験モード中に動作する。メモリ制御部ＣＮＴ１は、セレクタＳＥＬ０、ＳＥＬ１、比較器ＣＭＰ、アンド回路ＡＮＤおよび各バブル冗長ワード線ＢＲＷＬのアドレスＢＲＡＤを保持するレジスタＲＥＧを有する。なお、比較器ＣＭＰ、アンド回路ＡＮＤ、レジスタＲＥＧおよびセレクタＳＥＬ１は、２本のバブル冗長ワード線ＢＲＷＬにそれぞれ対応して２つずつ設けられる。

【0038】

セレクタＳＥＬ０は、モードＭＤが試験モード（＝０）を示す場合、試験回路ＢＩＳＴから受信するアクセス要求ＭＲＥＱを選択する。セレクタＳＥＬ０は、モードＭＤが通常動作モード（＝１）を示す場合、中継制御部ＲＣＮＴから受信するアクセス要求ＭＲＥＱを選択する。セレクタＳＥＬ０は、選択したアクセス要求ＭＲＥＱに含まれるコマンドＣＭＤおよび書き込みデータＷＤ（書き込み動作時のみ）をメモリ部ＭＥＭに出力し、アクセス要求ＭＲＥＱに含まれるアドレスＡＤを比較器ＣＭＰおよびセレクタＳＥＬ１に出力する。

【0039】

各比較器ＣＭＰは、セレクタＳＥＬ０からのアドレスＡＤと不揮発性メモリＮＶＭからの不良アドレスＦＡＤとを比較し、一致する場合、アンド回路ＡＮＤにハイレベルを出力し、不一致の場合、アンド回路ＡＮＤにロウレベルを出力する。なお、不揮発性メモリＮＶＭは、２本のバブル冗長ワード線ＢＲＷＬに対応して最大で２つの不良アドレスＦＡＤを２つの比較器ＣＭＰにそれぞれ出力する。

【0040】

各アンド回路ＡＮＤは、対応する比較器ＣＭＰからのハイレベルと、対応する不良アドレスＦＡＤが有効であることを示すハイレベルの冗長イネーブルＲＥＤＥＮとを受けたとき、対応するセレクタＳＥＬ１にハイレベルを出力する。各アンド回路ＡＮＤは、対応する比較器ＣＭＰからロウレベルを受けたとき、または、対応する不良アドレスＦＡＤが無効であることを示すロウレベルの冗長イネーブルＲＥＤＥＮを受けたとき、対応するセレクタＳＥＬ１にロウレベルを出力する。

【0041】

各セレクタＳＥＬ１は、対応するアンド回路ＡＮＤからハイレベルを受けた場合、すなわち、バブル冗長ワード線ＢＲＷＬを使用して不良を救済する場合、対応するレジスタＲＥＧに保持されたバブル冗長ワード線ＢＲＷＬを示すアドレスＢＲＡＤをメモリ部ＭＥＭに出力する。各セレクタＳＥＬ１は、対応するアンド回路ＡＮＤからロウレベルを受けた場合、すなわち、アクセス要求ＭＲＥＱのアクセス対象のメモリセル等が正常に動作する場合、中継制御部ＲＣＮＴから受信するアドレスＡＤをメモリ部ＭＥＭに出力する。

【0042】

試験モードにおいて動作する試験回路ＢＩＳＴは、メモリ部ＭＥＭから読み出した読み出しデータＲＤが期待値（すなわち、書き込みデータＷＤ）と一致しない場合、不良を判定する。試験回路ＢＩＳＴは、バブル冗長ワード線ＢＲＷＬにより不良を救済できる場合、不良を検出したワード線ＷＬのアドレスである不良アドレスＦＡＤとハイレベルの冗長イネーブルＲＥＤＥＮとを不揮発性メモリＮＶＭに格納する。

【0043】

図４は、図３のメモリ制御部ＣＮＴ１の動作の一例を示す。まず、ステップＳ１０において、メモリ制御部ＣＮＴ１は、アクセス要求ＭＲＥＱを受信するまで待ち、アクセス要求ＭＲＥＱを受信した場合、ステップＳ１１を実施する。

【0044】

ステップＳ１１において、メモリ制御部ＣＮＴ１は、アクセス要求ＭＲＥＱに含まれるアクセスアドレスが不良アドレスＦＡＤか否かを判定する。不良アドレスＦＡＤは、アクセスできないメモリセルを示す第１アドレスの一例である。メモリ制御部ＣＮＴ１は、アクセスアドレスが不良アドレスＦＡＤの場合、ステップＳ１２を実施し、アクセスアドレスが不良アドレスＦＡＤでない場合、ステップＳ１３を実施する。

【0045】

なお、図５に示す第１試験では、不良アドレスＦＡＤが不揮発性メモリＮＶＭに格納されていないため、メモリ制御部ＣＮＴ１は、ステップＳ１１において、アクセスアドレスと不良アドレスＦＡＤとの不一致を判定する。

【0046】

ステップＳ１２において、メモリ制御部ＣＮＴ１は、アクセスアドレスをバブル冗長ワード線ＢＲＷＬのいずれかを示すアドレスＢＲＡＤに置き換える。バブル冗長ワード線ＢＲＷＬを示すアドレスＢＲＡＤは、第２アドレスの一例である。ステップＳ１３において、メモリ制御部ＣＮＴ１は、アクセス要求ＭＲＥＱに含まれるアクセスアドレスまたはステップＳ１２で置き換えられたアドレスＢＲＡＤをメモリ部ＭＥＭに出力し、メモリ部ＭＥＭに読み出しアクセスまたは書き込みアクセスする。メモリ制御部ＣＮＴ１は、ステップＳ１０－Ｓ１３の動作を繰り返す。

【0047】

図５は、図１の各試験回路ＢＩＳＴによる各メモリ部ＭＥＭの不良を検出する第１試験の一例を示す。例えば、図５に示す第１試験は、複数の試験回路ＢＩＳＴで並列に実施される。

【0048】

まず、ステップＳ２０において、試験回路ＢＩＳＴは、メモリ制御部ＣＮＴ１に書き込み要求を出力する。メモリ制御部ＣＮＴ１に出力される書き込み要求は、第１アクセス要求の一例である。メモリ制御部ＣＮＴ１は、書き込み要求に基づいてメモリ部ＭＥＭに書き込みアクセスし、メモリ部ＭＥＭに試験用のデータ（期待値）を書き込む。

【0049】

次に、ステップＳ２１において、試験回路ＢＩＳＴは、メモリ制御部ＣＮＴ１に読み出し要求を出力する。メモリ制御部ＣＮＴ１に出力される読み出し要求は、第１アクセス要求の一例である。メモリ制御部ＣＮＴ１は、読み出し要求に基づいてメモリ部ＭＥＭに読み出しアクセスし、メモリ部ＭＥＭからデータを読み出す。

【0050】

次に、ステップＳ２２において、試験回路ＢＩＳＴは、読み出しデータが期待値（すなわち、ステップＳ２０での書き込みデータ）と一致するか否かを判定する。試験回路ＢＩＳＴは、読み出しデータが期待値と一致する場合、不良がないため、ステップＳ２５を実施する。試験回路ＢＩＳＴは、読み出しデータが期待値と一致しない場合、不良を救済するためにステップＳ２３を実施する。

【0051】

次に、ステップＳ２３において、試験回路ＢＩＳＴは、バブル冗長ワード線ＢＲＷＬにより不良を救済可能か否かを判定する。試験回路ＢＩＳＴは、不良を救済可能な場合、ステップＳ２４を実施し、不良を救済できない場合、ステップＳ２６を実施する。例えば、不良を救済できない例として、バブル冗長ワード線ＢＲＷＬに空きがない場合などがある。

【0052】

ステップＳ２４において、試験回路ＢＩＳＴは、不良の救済に使用するバブル冗長ワード線ＢＲＷＬに対応して、不良アドレスＦＡＤと冗長イネーブルＲＥＤＥＮ（＝１）とを不揮発性メモリＮＶＭに格納し、ステップＳ２５を実施する。ステップＳ２５において、試験回路ＢＩＳＴは、メモリ部ＭＥＭのバブル冗長ワード線ＢＲＷＬを除く全領域を試験した場合、図５に示す動作を終了し、メモリ部ＭＥＭに試験していない領域がある場合、ステップＳ２０の動作に戻る。

【0053】

ステップＳ２６において、試験回路ＢＩＳＴは、試験したメモリ部ＭＥＭにバブル冗長ワード線ＢＲＷＬにより救済できない故障があることを検出し、図５に示す動作を終了する。

【0054】

図６は、図１の各試験回路ＢＩＳＴによる不揮発性メモリＮＶＭに不良情報を格納した後に各メモリ部ＭＥＭの動作を確認する第２試験の一例を示す。例えば、図６に示す第２試験は、複数の試験回路ＢＩＳＴおよび複数のメモリ制御部ＣＮＴ１で並列に実施される。

【0055】

まず、ステップＳ３０において、試験回路ＢＩＳＴは、図５のステップＳ２０と同様に、メモリ制御部ＣＮＴ１に書き込み要求を出力する。メモリ制御部ＣＮＴ１は、書き込み要求に含まれるアドレスと不揮発性メモリＮＶＭに格納された不良アドレスＦＡＤとが一致する場合、書き込み要求に含まれるアドレスをバブル冗長ワード線ＢＲＷＬを示すアドレスＢＲＡＤに変換してメモリ部ＭＥＭに書き込みアクセスし、メモリ部ＭＥＭに試験用のデータ（期待値）を書き込む。また、メモリ制御部ＣＮＴ１は、書き込み要求に含まれるアクセスアドレスと不揮発性メモリＮＶＭに格納された不良アドレスＦＡＤとが一致しない場合、書き込み要求に含まれるアドレスを使用してメモリ部ＭＥＭに書き込みアクセスし、メモリ部ＭＥＭに試験用のデータ（期待値）を書き込む。

【0056】

次に、ステップＳ３１において、図５のステップＳ２１と同様に、試験回路ＢＩＳＴは、メモリ制御部ＣＮＴ１に読み出し要求を出力する。メモリ制御部ＣＮＴ１は、書き込み要求の受信時と同様に、読み出し要求に含まれるアドレスと不良アドレスＦＡＤとが一致する場合、読み出し要求に含まれるアドレスをバブル冗長ワード線ＢＲＷＬを示すアドレスＢＲＡＤに変換してメモリ部ＭＥＭに読み出しアクセスする。また、メモリ制御部ＣＮＴ１は、読み出し要求に含まれるアドレスと不良アドレスＦＡＤとが一致しない場合、読み出し要求に含まれるアドレスを使用してメモリ部ＭＥＭに書き込みアクセスする。

【0057】

次に、ステップＳ３２において、試験回路ＢＩＳＴは、図５のステップＳ２２と同様に、読み出しデータが期待値と一致するか否かを判定する。試験回路ＢＩＳＴは、読み出しデータが期待値と一致する場合、正常に動作すると判定し、ステップＳ３３を実施する。試験回路ＢＩＳＴは、読み出しデータが期待値と一致しない場合、不良があると判定し、ステップＳ３４を実施する。

【0058】

ステップＳ３３において、試験回路ＢＩＳＴは、図５のステップ２５と同様に、メモリ部ＭＥＭのバブル冗長ワード線ＢＲＷＬを除く全領域を試験した場合、図６に示す動作を終了し、メモリ部ＭＥＭに試験していない領域がある場合、ステップＳ３０の動作に戻る。

【0059】

ステップＳ３４において、試験回路ＢＩＳＴは、図５のステップＳ２６と同様に、試験したメモリ部ＭＥＭに救済できない故障があることを検出し、図６に示す動作を終了する。

【0060】

図５および図６に示すように、複数の試験回路ＢＩＳＴにより、複数のメモリ部ＭＥＭの第１試験および第２試験を順次実施することで、複数のメモリ部ＭＥＭの各々に含まれる不良の検出と、不良を救済した後の確認とを並列に実施することができる。

【0061】

図７は、システムバスＳＢＵＳを介してアクセス要求ＭＲＥＱを受けたメモリ制御部ＣＮＴ２の動作の一例を示す。図７は、メモリ回路１００が通常動作モード中に実施する動作である。

【0062】

まず、ステップＳ４０において、メモリ制御部ＣＮＴ２は、メモリ管理部ＭＮＧがアクセス要求ＭＲＥＱを受信するまで待ち、メモリ管理部ＭＮＧがアクセス要求ＭＲＥＱを受信した場合、ステップＳ４１を実施する。

【0063】

ステップＳ４１において、メモリ制御部ＣＮＴ２は、アクセス要求ＭＲＥＱに含まれるアクセスアドレスがバブル冗長ワード線ＢＲＷＬを示すアドレスＢＲＡＤか否かを判定する。メモリ制御部ＣＮＴ２は、アクセスアドレスがアドレスＢＲＡＤの場合、ステップＳ４２を実施し、アクセスアドレスがアドレスＢＲＡＤでない場合、ステップＳ４３を実施する。

【0064】

ステップＳ４２において、メモリ制御部ＣＮＴ２は、アクセスアドレスをメモリ部ＭＥＭ３のサブワード線ＳＷＬを示すアドレスに変換し、ステップＳ４３を実施する。サブワード線ＳＷＬを示すアドレスは、第３アドレスの一例である。ステップＳ４３において、メモリ制御部ＣＮＴ２は、初段の中継制御部ＲＣＮＴにアクセス要求を出力する。メモリ制御部ＣＮＴ２は、ステップＳ４０－Ｓ４３の動作を繰り返す。

【0065】

図８は、最終段を除く中継制御部ＲＣＮＴの動作の一例を示す。図８は、中継制御部ＲＣＮＴが通常動作モード中に実施する動作である。なお、最終段の中継制御部ＲＣＮＴは、読み出し要求とともに読み出しデータＲＤを受信し、受信した読み出しデータＲＤをメモリ管理部ＭＮＧ（出力側）に出力する。

【0066】

まず、ステップＳ５０において、中継制御部ＲＣＮＴは、アクセス要求ＭＲＥＱまたは読み出しデータＲＤを受信するまで待ち、アクセス要求ＭＲＥＱまたは読み出しデータＲＤを受信した場合、ステップＳ５１を実施する。アクセス要求ＭＲＥＱは、メモリ管理部ＭＮＧ（入力側）または前段の中継制御部ＲＣＮＴから供給される。読み出しデータＲＤは、前段の中継制御部ＲＣＮＴから供給される。

【0067】

ステップＳ５１において、中継制御部ＲＣＮＴは、アクセス要求ＭＲＥＱを受信した場合、ステップＳ５２を実施し、アクセス要求ＭＲＥＱを受信していない場合、読み出しデータＲＤを受信したため、ステップＳ５５を実施する。

【0068】

ステップＳ５２において、中継制御部ＲＣＮＴは、直後に位置する後続のメモリ部ＭＥＭに対するアクセス要求ＭＲＥＱか否かを判定する。中継制御部ＲＣＮＴは、後続のメモリ部ＭＥＭに対するアクセス要求ＭＲＥＱの場合、ステップＳ５３を実施し、後続のメモリ部ＭＥＭに対するアクセス要求ＭＲＥＱでない場合、ステップＳ５４を実施する。

【0069】

ステップＳ５３において、中継制御部ＲＣＮＴは、後続のメモリ制御部ＣＮＴ１にアクセス要求ＭＲＥＱを出力し、動作をステップＳ５０に戻す。ステップＳ５４において、中継制御部ＲＣＮＴは、次の中継制御部ＲＣＮＴにアクセス要求ＭＲＥＱを出力し、動作をステップＳ５０に戻す。

【0070】

ステップＳ５５において、中継制御部ＲＣＮＴは、次の中継制御部ＲＣＮＴに読み出しデータＲＤを出力し、動作をステップＳ５０に戻す。

【0071】

以上、第１の実施形態では、試験モード中、複数のメモリ部ＭＥＭを並列にアクセスして試験することができ、通常動作モード中、複数のメモリ部ＭＥＭを１つのメモリとしてアクセスすることができる。この結果、動作モードの切り替えにより複数の小容量メモリまたは大容量メモリとして動作可能なメモリ回路１００を提供することができる。

【0072】

メモリ制御部ＣＮＴ２は、アクセス要求ＭＲＥＱに含まれるアドレスＡＤがバブル冗長ワード線ＢＲＷＬを示すとき、アドレスＡＤを、対応するサブワード線ＳＷＬを示すアドレスＡＤに変換する。これにより、バブル冗長ワード線ＢＲＷＬが離散的に配置される場合にも、メモリ回路１００内で割り当てられるワード線のアドレスＡＤを連続させることができる。この結果、メモリ回路１００を使用するシステムによるメモリ回路１００の使い勝手が低下することを抑制することができる。

【0073】

メモリ部ＭＥＭ（メモリブロックＭＢＬＫ）毎に、試験回路ＢＩＳＴとバブル冗長ワード線ＢＲＷＬを設けることで、複数のメモリ部ＭＥＭを並列に動作させて試験することができる。また、複数の試験回路ＢＩＳＴにより、複数のメモリ部ＭＥＭの第１試験および第２試験を順次実施することで、複数のメモリ部ＭＥＭの各々に含まれる不良の検出と、不良を救済した後の確認とを並列に実施することができる。これにより、メモリ回路１００のメモリ容量が大きい場合にも、試験時間を短縮し、試験効率を向上することができる。この結果、メモリ回路１００の製造コストの増大を抑制することができる。

【0074】

中継制御部ＲＣＮＴは、アクセス要求ＭＲＥＱが後続のメモリブロックＭＢＬＫのアクセスを示さない場合、メモリブロックＭＢＬＫをバイパスして、アクセス要求ＭＲＥＱを次の中継制御部ＲＣＮＴに転送する。これにより、コマンド線ＣＭＤ、アドレス線ＡＤ、書き込みデータ線ＷＤおよび読み出しデータ線ＤＴが複数のメモリブロックＢＬＫを通って配線されることを抑止することができる。この結果、配線負荷の増加を抑制することができ、メモリ回路１００のアクセス時間の増加を抑制しつつ、消費電力の増加を抑制することができる。

【0075】

図９は、第２の実施形態のメモリ回路の概要を示す。図１と同一または同様の要素については、同じ符号を付し、詳細な説明は省略する。図９に示すメモリ回路１０１は、通常動作モード中に、外部から各メモリ部ＭＥＭに並列にデータの読み書きが実施可能である。メモリ回路１０１の構成および機能は、メモリ制御部ＣＮＴ１の機能が追加されたことを除き、図１のメモリ回路１００の構成および機能と同じである。

【0076】

このため、各メモリ制御部ＣＮＴ１は、メモリ回路１０１の外部からアクセス要求ＭＲＥＱ（ＣＭＤ、ＡＤ、ＷＤ）を受信する機能と、メモリ回路１０１の外部に読み出しデータＲＤを出力する機能とを有する。なお、各メモリ制御部ＣＮＴ１は、システムバスＳＢＵＳを介してアクセス要求ＭＲＥＱを受信してもよい。各試験回路ＢＩＳＴが出力するアクセス要求および各メモリ制御部ＣＮＴ１が受信するアクセス要求ＭＲＥＱは、第１アクセス要求の一例である。

【0077】

この実施形態では、通常動作モードは、各メモリ部ＭＥＭを小容量メモリとして並列にアクセス可能な第１通常動作モードと、全てのメモリ部ＭＥＭを１つの大容量メモリとしてアクセス可能な第２通常動作モードとを有する。第１通常動作モードでは、アクセス要求ＭＲＥＱが各メモリ制御部ＣＮＴ１に供給される。第２通常動作モードでは、アクセス要求ＭＲＥＱがメモリ管理部ＭＮＧ（入力側）に供給される。第１通常動作モードは、第１モードの一例であり、第２通常動作モードは、第２モードの一例である。

【0078】

図１０は、図９のメモリ制御部ＣＮＴ１の一例を示す。図３と同一または同様の要素については、同じ符号を付し、詳細な説明は省略する。図１０に示すメモリ制御部ＣＮＴ１は、図３のメモリ制御部ＣＮＴ１にオア回路ＯＲが追加されていることを除き、図３のメモリ制御部ＣＮＴ１と同様の構成を有する。

【0079】

オア回路ＯＲは、試験回路ＢＩＳＴからのアクセス要求ＭＲＥＱまたはメモリ回路１０１の外部からのアクセス要求ＭＲＥＱを選択部ＳＥＬ０に出力する。図１０に示すメモリ制御部ＣＮＴ１の機能は、通常動作モード中に中継制御部ＲＣＮＴだけでなく、メモリ回路１０１の外部からのアクセス要求ＭＲＥＱに基づいてメモリ部ＭＥＭにアクセスできることを除き、図３のメモリ制御部ＣＮＴ１の機能と同様である。なお、通常動作モード中に受信したアクセス要求ＭＲＥＱ（読み出し要求）に基づいてメモリ部ＭＥＭから出力される読み出しデータＲＤは、中継制御部ＲＣＮＴとメモリ回路１０１の外部に出力される。

【0080】

図１１は、図９のメモリブロックのワード救済の一例を示す。図２と同様の動作については、詳細な説明は省略する。例えば、メモリ部ＭＥＭ０－ＭＥＭ３の各々は、図２と同様に、８１９０本のワード線ＷＬと２本のバブル冗長ワード線ＢＲＷＬとを有する。メモリ部ＭＥＭ３の６本のワード線ＷＬと２本のバブル冗長ワード線ＢＲＷＬとは、サブワード線ＳＷＬとして機能する。

【0081】

試験モード中および第１通常動作モード中、各メモリ部ＭＥＭの不良は、メモリ部ＭＥＭ毎に独立に救済される。また、第１通常動作モードでは、メモリ部ＭＥＭ０－ＭＥＭ２のバブル冗長ワード線ＢＲＷＬのアドレスを、メモリブロックＭＢＬＫ１のメモリ部ＭＥＭ３のサブワード線ＳＷＬのアドレスに変換する処理は実施されない。第２通常動作モード中のワード救済は、図２と同様に実施される。すなわち、アクセス要求ＭＲＥＱに含まれるアドレスがバブル冗長ワード線ＢＲＷＬを示すとき、一点鎖線の矢印で示すように、アクセス要求ＭＲＥＱに含まれるアドレスは、対応するサブワード線ＳＷＬを示すアドレスに変換される。

【0082】

以上、第２の実施形態においても、第１の実施形態と同様の効果を得ることができる。例えば、試験モード中、複数のメモリ部ＭＥＭを並列にアクセスして試験することで、試験時間を短縮し、試験効率を向上することができる。この結果、メモリ回路１０１の製造コストの増大を抑制することができる。

【0083】

さらに、第２の実施形態では、メモリ回路１０１は、複数のメモリ部ＭＥＭを小容量メモリとして並列にアクセス可能な第１通常動作モードと、複数のメモリ部ＭＥＭを１つの大容量メモリとしてアクセス可能な第２通常動作モードとを有する。これにより、動作モードの切り替えにより複数の小容量メモリまたは大容量メモリとして動作可能なメモリ回路１０１を提供することができる。

【0084】

図１２は、第３の実施形態のメモリ回路の概要を示す。図１と同一または同様の要素については、同じ符号を付し、詳細な説明は省略する。図１２に示すメモリ回路１０２は、メモリ管理部ＭＮＧ（入力側）とメモリ管理部ＭＮＧ（出力側）との間に配置される３つの中継制御部ＲＣＮＴと、互いに隣接する２つの中継制御部ＲＣＮＴの間に配置されたメモリブロックＭＢＬＫ（ＭＢＬＫ０、ＭＢＬＫ１）とを有する。

【0085】

各メモリブロックＭＢＬＫは、４つのメモリ部ＭＥＭ（ＭＥＭ０－ＭＥＭ３）を有する。各メモリブロックＭＢＬＫ０、ＭＢＬＫ１のメモリ部ＭＥＭ０－ＭＥＭ３は、図１の各メモリ部ＭＥＭと同様に、複数のワード線ＷＬと、所定数のバブル冗長ワード線ＢＲＷＬとを有する。

【0086】

また、メモリブロックＢＬＫ１のメモリ部ＭＥＭ３は、図１のメモリ部ＭＥＭ３と同様に、所定数のワード線ＷＬとバブル冗長ワード線ＢＲＷＬとが、サブワード線ＳＷＬとしても機能する。サブワード線ＳＷＬは、図２と同様に、各メモリ部ＭＥＭのバブル冗長ワード線ＢＲＷＬに対応して割り当てられる。メモリ管理部ＭＮＧ（入力側）のメモリ制御部ＣＮＴ２は、アクセス要求ＭＲＥＱで示されるアドレスＡＤがバブル冗長ワード線ＢＲＷＬを示すとき、アドレスＡＤを、対応するサブワード線ＳＷＬを示すアドレスＡＤに変換する。

【0087】

メモリ回路１０２の試験は、図２で説明したように、複数の試験回路ＢＩＳＴを使用して、複数のメモリブロックＭＢＬＫの複数のメモリ部ＭＥＭ０－ＭＥＭ３で独立かつ並列に実施することができる。メモリ回路１０２におけるワード線ＷＬの救済方法は、メモリブロックＭＢＬＫ０のメモリ部ＭＥＭ０－ＭＥＭ３およびメモリブロックＭＢＬＫ１のメモリ部ＭＥＭ０－ＭＥＭ２のバブル冗長ワード線ＢＲＷＬのアドレスが、メモリブロックＭＢＬＫ１のメモリ部ＭＥＭ３のサブワード線ＳＷＬのアドレスに変換されることを除き、図２に示したワード線ＷＬの救済方法と同様である。

【0088】

この実施形態のメモリ制御部ＣＮＴ２は、アクセス要求ＭＲＥＱに含まれるアクセスアドレスがバブル冗長ワード線ＢＲＷＬを示す場合、アクセスアドレスをメモリブロックＭＢＬＫ１のメモリ部ＭＥＭ３のサブワード線ＳＷＬのいずれかを示すアドレスに変換する。メモリ制御部ＣＮＴ２は、変換したアドレスを初段の中継制御部ＲＣＮＴに出力する。メモリ制御部ＣＮＴ２は、アクセス要求ＭＲＥＱに含まれるアクセスアドレスがバブル冗長ワード線ＢＲＷＬを示さない場合、アクセスアドレスを変換することなく初段の中継制御部ＲＣＮＴに出力する。

【0089】

メモリ回路１０２は、５つの中継制御部ＲＣＮＴと４つのメモリブロックＢＭＬＫとを有し、各メモリブロックＭＢＬＫが、互いに隣接する２つの中継制御部ＲＣＮＴの間に配置されてもよい。この場合のワード線ＷＬの救済方法は、各メモリブロックＭＢＬＫが４つのメモリ部ＭＥＭ０－ＭＥＭ３を有することを除き、図２に示したワード線ＷＬの救済方法と同様である。中継制御部ＲＣＮＴとメモリブロックＢＭＬＫの数はこれに限定されない。

【0090】

以上、第３の実施形態においても、第１の実施形態と同様の効果を得ることができる。さらに、第３の実施形態では、各メモリブロックＭＢＬＫは、複数のメモリ部ＭＥＭと、メモリ部ＭＥＭに対応するメモリ制御部ＣＮＴ１、試験回路ＢＩＳＴおよび不揮発性メモリＮＶＭとを有する。これにより、試験を実行する単位であるメモリ容量を第１の実施形態に比べて小さくすることができる。この結果、第１の実施形態に比べて、試験時間をさらに短縮し、試験効率をさらに向上することができる。

【0091】

図１３は、第４の実施形態のメモリ回路の概要を示す。図１、図９および図１２と同一または同様の要素については、同じ符号を付し、詳細な説明は省略する。図１３に示すメモリ回路１０３は、図９のメモリ回路１０１と同様に、通常動作モード中に、外部から各メモリ部ＭＥＭに並列にデータの読み書きが実施可能であることを除き、図１２のメモリ回路１０２の構成および機能と同様である。

【0092】

図１３に示すメモリ回路１０３においても、通常動作モードは、各メモリ部ＭＥＭを小容量メモリとして並列にアクセス可能な第１通常動作モードと、全てのメモリ部ＭＥＭを１つの大容量メモリとしてアクセス可能な第２通常動作モードとを有する。第１通常動作モードでは、アクセス要求ＭＲＥＱが各メモリ制御部ＣＮＴ１に供給される。第２通常動作モードでは、アクセス要求ＭＲＥＱがメモリ管理部ＭＮＧ（入力側）に供給される。試験モードと第１通常動作モードと第２通常動作モードとにおけるワードの救済方法は、各メモリブロックＭＢＬＫが複数のメモリ部ＭＥＭを有することを除き、図１１と同様である。

【0093】

以上、第４の実施形態においても、第１から第３の実施形態と同様の効果を得ることができる。

【0094】

図１４は、第５の実施形態のメモリ回路の概要を示す。図１、図９、図１２および図１３と同一または同様の要素については、同じ符号を付し、詳細な説明は省略する。図１４に示すメモリ回路１０４は、図１３のメモリブロックＭＢＬＫ１と同一または同様の構成を有する複数のメモリブロックＭＢＬＫ（ＭＢＬＫ０、ＭＢＬＫ１）と、各メモリブロックＭＢＬＫに対応して設けられるサブメモリ管理部ＭＮＧｓとを有する。メモリブロックＭＢＬＫおよびサブメモリ管理部ＭＮＧｓを除く構成および機能は、サブメモリ管理部ＭＮＧｓからのアクセス要求ＭＲＥＱを受ける機能が中継制御部ＲＣＮＴに追加されることを除き、図１３のメモリ回路１０３の構成および機能と同様である。

【0095】

メモリ回路１０４は、図９のメモリ回路１０１と同様の第１通常動作モードおよび第２通常動作モードに加えて、第３通常動作モードを有する。第１通常動作モードは、各メモリ部ＭＥＭを小容量メモリとして並列にアクセス可能である。第２通常動作モードは、全てのメモリ部ＭＥＭを１つの大容量メモリとしてアクセス可能である。第３通常モードは、各メモリブロックＭＢＬＫを中容量メモリとして並列にアクセス可能である。これにより、動作モードの切り替えにより複数の小容量メモリ、複数の中容量メモリまたは大容量メモリとして動作可能なメモリ回路１０４を提供することができる。

【0096】

各メモリブロックＭＢＬＫのメモリ部ＭＥＭ０－ＭＥＭ２は、図１の各メモリ部ＭＥＭと同様に、複数のワード線ＷＬと、所定数のバブル冗長ワード線ＢＲＷＬとを有する。各メモリブロックＢＬＫのメモリ部ＭＥＭ３は、図１のメモリ部ＭＥＭ３と同様に、所定数のワード線ＷＬとバブル冗長ワード線ＢＲＷＬとが、サブワード線ＳＷＬとしても機能する。そして、バブル冗長ワード線ＢＲＷＬのアドレスのメモリ部ＭＥＭ３のサブワード線ＳＷＬのアドレスへの変換は、メモリブロックＭＢＬＫ毎に実施される。

【0097】

サブメモリ管理部ＭＮＧｓは、メモリ管理部ＭＮＧ（入力側）のサブセットであり、アドレスＡＤを変換する範囲が異なる。メモリ管理部ＭＮＧ（入力側）は、複数のメモリブロックＭＢＬＫにまたがったアドレス変換を実施し、サブメモリ管理部ＭＮＧｓは、対応するメモリブロックＭＢＬＫ内でアドレス変換を実施する。各サブメモリ管理部ＭＮＧｓは、システムバスＳＢＵＳからアクセス要求ＭＲＥＱを受信する第３通常動作モード中に動作し、受信したアクセス要求ＭＲＥＱを対応する中継制御部ＲＣＮＴに出力する。各サブメモリ管理部ＭＮＧｓは、メモリ制御部ＣＮＴ２に相当するサブメモリ制御部ＣＮＴ２ｓを有する。

【0098】

各サブメモリ制御部ＣＮＴ２ｓは、対応するメモリブロックＭＢＬＫの不揮発性メモリＮＶＭが記憶する不良情報を参照し又は仕様として複数のメモリ部ＭＥＭのバブル冗長ワード線ＢＲＷＬを把握しており、アクセス要求ＭＲＥＱを転送するメモリ部ＭＥＭを決定し、アクセス要求ＭＲＥＱに含まれるアドレスＡＤを、決定した転送先のメモリ部ＭＥＭのアドレスＡＤに変換する。

【0099】

各サブメモリ制御部ＣＮＴ２ｓは、アクセス要求ＭＲＥＱに含まれるアドレスＡＤがバブル冗長ワード線ＢＲＷＬを示すとき、アドレスＡＤを、対応するメモリブロックＭＢＬＫ内のサブワード線ＳＷＬを示すアドレスＡＤに変換する。これにより、第３通常動作モードにおいて、各メモリブロックＭＢＬＫ内のメモリ部ＭＥＭ０－ＭＥＭ３をアドレスＡＤが連続する領域として使用することができる。

【0100】

試験モード、第１通常動作モード、第２通常動作モードおよび第３通常動作モードにおけるワードの救済方法は、各メモリブロックＭＢＬＫが複数のメモリ部ＭＥＭを有することを除き、図１１と同様である。但し、第２通常動作モードでは、メモリ制御部ＣＮＴ２は、アクセス要求ＭＲＥＱで示されるアドレスＡＤがバブル冗長ワード線ＢＲＷＬを示すとき、アドレスＡＤを、メモリブロックＭＢＬＫ１のメモリ部ＭＥＭ３において対応するサブワード線ＳＷＬを示すアドレスＡＤに変換する。第３通常動作モードでは、各サブメモリ制御部ＣＮＴ２ｓは、アクセス要求ＭＲＥＱで示されるアドレスＡＤがバブル冗長ワード線ＢＲＷＬを示すとき、アドレスＡＤを、対応するメモリブロックＭＢＬＫのメモリ部ＭＥＭ３において対応するサブワード線ＳＷＬを示すアドレスＡＤに変換する。なお、アドレスＡＤがバブル冗長ワード線ＢＲＷＬにより離散的に割り当てられてもよい場合、サブメモリ制御部ＣＮＴ２ｓによるサブワード線ＳＷＬのアドレスＡＤへの変換は不要である。

【0101】

以上、第５の実施形態においても、第１から第４の実施形態と同様の効果を得ることができる。さらに、この実施形態では、動作モードの切り替えにより複数の小容量メモリ、複数の中容量メモリまたは大容量メモリとして動作可能なメモリ回路１０４を提供することができる。

【0102】

図１５は、第６の実施形態のメモリ回路の概要を示す。図１および図１２と同一または同様の要素については、同じ符号を付し、詳細な説明は省略する。図１４に示すメモリ回路１０５は、図１と同様に、複数の中継制御部ＲＣＮＴを有する。また、メモリ回路１０５は、隣接する２つの中継制御部ＲＣＮＴの間にそれぞれ配置されたメモリ制御部ＣＮＴ１、メモリ部ＭＥＭ（ＭＥＭ０、ＭＥＭ１、ＭＥＭ２またはＭＥＭ３）、試験回路ＢＩＳＴおよび不揮発性メモリＮＶＭを有する。この実施形態では、メモリ制御部ＣＮＴ１、メモリ部ＭＥＭ、試験回路ＢＩＳＴおよび不揮発性メモリＮＶＭを２組含むグループＧＲが各メモリブロックＭＢＬＫ（ＭＢＬＫ０、ＭＢＬＫ１）に割り当てられる。

【0103】

この実施形態では、各メモリブロックＭＢＬＫ（すなわち、各グループＧＲ）において、一方のメモリ部ＭＥＭを試験するとき、他方のメモリ部ＭＥＭのワード線ＷＬが冗長ワード線として使用される。すなわち、試験モード中、各グループＧＲにおいて、一方のメモリ部ＭＥＭの不良は、他方のメモリ部ＭＥＭのワード線ＷＬにより救済される。

【0104】

バブル冗長ワード線ＢＲＷＬは、通常動作モードでのみ使用される。メモリ部ＭＥＭ３においてメモリ管理部ＭＮＧ（出力側）の複数のワード線ＷＬと所定数のバブル冗長ワード線ＢＲＷＬとは、サブワード線ＳＷＬとして機能する。通常動作モードでのバブル冗長ワード線ＢＲＷＬを使用した不良の救済方法およびサブワード線ＳＷＬの使用方法は、第１の実施形態および第２の実施形態と同様である。

【0105】

例えば、試験モード中、一方のメモリ部ＭＥＭの不良のワード線ＷＬは、他方のメモリ部ＭＥＭにおいて、不良のワード線ＷＬと同じ番号（すなわち、同じワード線アドレス）のワード線ＷＬに置き換えられる。これにより、メモリ回路１０５の試験をグループＧＲ毎に独立して実施することができ、複数のグループＧＲの試験を並列に実施することができる。各グループＧＲの試験では、まず、一方のメモリ部ＭＥＭの試験が実施され、次に、他方のメモリ部ＭＥＭの試験が実施される。

【0106】

各ワード線ＷＬに接続されるメモリセル（丸印）は、第１メモリセルの一例である。各バブル冗長ワード線ＢＲＷＬに接続されるメモリセル（丸印）は、第２メモリセルの一例である。なお、図１３では、メモリ回路１０５は、５つの中継制御部ＲＣＮＴと２つのメモリブロックＭＢＬＫとを有するが、中継制御部ＲＣＮＴとメモリブロックＢＭＬＫの数はこれに限定されない。

【0107】

各試験回路ＢＩＳＴは、各メモリ部ＭＥＭの不良を検出する第１試験において、不良を検出したワード線ＷＬを示す不良アドレスを、対応する不揮発性メモリＮＶＭに格納する。また、各試験回路ＢＩＳＴは、不揮発性メモリＮＶＭに不良情報を格納した後の各メモリ部ＭＥＭの動作を確認する第２試験を実施する。すなわち、各試験回路ＢＩＳＴは、第１試験の結果に基づいて不揮発性メモリＮＶＭに不良情報を格納した後に、各メモリ部ＭＥＭの動作を確認する第２試験を実施することができる。

【0108】

各メモリ制御部ＣＮＴ１は、第２試験において、不揮発性メモリＮＶＭに格納された不良アドレスに応じて、グループＧＲ内の他方のメモリ制御部ＣＮＴ１にアクセス要求ＭＲＥＱを転送可能である。各試験回路ＢＩＳＴは、一対のメモリ部ＭＥＭの両方から読み出しデータＲＤを受信可能である。

【0109】

図１６は、図１５のメモリブロックＭＢＬＫのワード救済の一例を示す。例えば、メモリ部ＭＥＭ０－ＭＥＭ３の各々は、８１９２本のワード線を有する。通常動作モード中に図２と同様に、各メモリ部ＭＥＭの不良は、バブル冗長ワード線ＢＲＷＬを使用して救済される。また、８本のサブワード線ＳＷＬは、４つのメモリ部ＭＥＭ０－ＭＥＭ３の各々の２本のバブル冗長ワード線ＢＲＷＬにそれぞれ対応して割り当てられる。アクセス要求ＭＲＥＱに含まれるアドレスがバブル冗長ワード線ＢＲＷＬを示すとき、一点鎖線の矢印で示すように、アクセス要求ＭＲＥＱに含まれるアドレスは、対応するサブワード線ＳＷＬを示すアドレスに変換される。

【0110】

例えば、試験モード中、Ｘ印で示すメモリ部ＭＥＭ０の不良は、メモリ部ＭＥＭ１のワード線ＷＬを使用して救済され、Ｘ印で示すメモリ部ＭＥＭ１の不良は、メモリ部ＭＥＭ０のワード線ＷＬを使用して救済される。同様に、試験モード中、Ｘ印で示すメモリ部ＭＥＭ２の不良は、メモリ部ＭＥＭ３のワード線ＷＬを使用して救済され、Ｘ印で示すメモリ部ＭＥＭ３の不良は、メモリ部ＭＥＭ２のワード線ＷＬを使用して救済される。

【0111】

これにより、試験モード時に複数のメモリブロックＢＭＬＫの試験を並列に実施することで試験時間を短縮しつつ、通常動作モード時にバブル冗長ワード線ＢＲＷＬを使用して不良を救済することができる。

【0112】

図１７は、図１５の各試験回路ＢＩＳＴによる各メモリ部ＭＥＭの不良を検出する第１試験の一例を示す。図５と同様の動作については、同じステップ番号を示し、詳細な説明は省略する。例えば、図１７に示す第１試験は、複数のグループＧＲの一方の試験回路ＢＩＳＴで並列に実施される。図１７に示す試験フローは、図５のステップＳ２３の代わりにステップＳ２３Ａが実施されること、ステップＳ２５の代わりにＳ２５Ａが実施されることを除き、図５の試験フローと同じである。

【0113】

ステップＳ２３Ａにおいて、試験回路ＢＩＳＴは、隣のメモリ部ＭＥＭのワード線ＷＬを使用して不良を救済可能か否かを判定する。試験回路ＢＩＳＴは、不良を救済可能な場合、ステップＳ２４を実施し、不良を救済できない場合、ステップＳ２６を実施する。例えば、不良を救済できない例として、隣のメモリ部ＭＥＭにおいて不良アドレスＦＡＤにより示されるワード線ＷＬがアクセスできない場合などがある。ステップＳ２４の後、ステップＳ２５Ａにおいて、試験回路ＢＩＳＴは、メモリ部ＭＥＭの全領域を試験した場合、図１７に示す動作を終了し、メモリ部ＭＥＭに試験していない領域がある場合、ステップＳ２０の動作に戻る。

【0114】

図１８は、図１５の各試験回路ＢＩＳＴにより不揮発性メモリＮＶＭに不良情報を格納した後の各メモリ部ＭＥＭの動作を確認する第２試験の一例を示す。図６と同様の動作については、同じステップ番号を示し、詳細な説明は省略する。例えば、図１８に示す第２試験は、複数のグループＧＲの一方の試験回路ＢＩＳＴで並列に実施される。図１８に示す試験フローは、図６のステップＳ３３の代わりにステップＳ３３Ａが実施されることを除き、図５の試験フローと同じである。ステップＳ３２の後、ステップＳ３３Ａにおいて、試験回路ＢＩＳＴは、メモリ部ＭＥＭの全領域を試験した場合、図１８に示す動作を終了し、メモリ部ＭＥＭに試験していない領域がある場合、ステップＳ３０の動作に戻る。

【0115】

なお、試験回路ＢＩＳＴから書き込み要求を受けたメモリ制御部ＣＮＴ１は、書き込み要求に含まれるアドレスと不揮発性メモリＮＶＭに格納された不良アドレスＦＡＤとが一致する場合、書き込み要求を隣のメモリ制御部ＣＮＴ１に転送する。また、試験回路ＢＩＳＴから書き込み要求を受けたメモリ制御部ＣＮＴ１は、書き込み要求に含まれるアクセスアドレスと不揮発性メモリＮＶＭに格納された不良アドレスＦＡＤとが一致しない場合、書き込み要求に含まれるアドレスを使用してメモリ部ＭＥＭに書き込みアクセスし、メモリ部ＭＥＭに試験用のデータ（期待値）を書き込む。隣のメモリ制御部ＣＮＴ１から書き込み要求を受けたメモリ制御部ＣＮＴ１は、書き込み要求に含まれるアドレスを使用してメモリ部ＭＥＭに書き込みアクセスし、メモリ部ＭＥＭに試験用のデータ（期待値）を書き込む。

【0116】

また、試験回路ＢＩＳＴから読み出し要求を受けたメモリ制御部ＣＮＴ１は、読み出し要求に含まれるアドレスと不揮発性メモリＮＶＭに格納された不良アドレスＦＡＤとが一致する場合、読み出し要求を隣のメモリ制御部ＣＮＴ１に転送する。また、試験回路ＢＩＳＴから読み出し要求を受けたメモリ制御部ＣＮＴ１は、読み出し要求に含まれるアクセスアドレスと不揮発性メモリＮＶＭに格納された不良アドレスＦＡＤとが一致しない場合、読み出しに含まれるアドレスを使用してメモリ部ＭＥＭに読み出しアクセスする。隣のメモリ制御部ＣＮＴ１から読み出し要求を受けたメモリ制御部ＣＮＴ１は、読み出し要求に含まれるアドレスを使用してメモリ部ＭＥＭに読み出しアクセスする。

【0117】

以上、第６の実施形態においても、第１の実施形態と同様の効果を得ることができる。例えば、試験モード中、複数のメモリ部ＭＥＭを並列にアクセスして試験することができ、通常動作モード中、複数のメモリ部ＭＥＭを１つのメモリとしてアクセスすることができる。この結果、動作モードの切り替えにより複数の小容量メモリまたは大容量メモリとして動作可能なメモリ回路１０５を提供することができる。また、試験モード中、複数のメモリ部ＭＥＭを並列にアクセスして試験することで、試験時間を短縮し、試験効率を向上することができる。この結果、メモリ回路１０５の製造コストの増大を抑制することができる。

【0118】

さらに、第６の実施形態では、試験モード中に各グループＧＲにおいて、一方のメモリ部ＭＥＭの不良は、他方のメモリ部ＭＥＭのワード線ＷＬにより救済される。これにより、図１に示したバブル冗長ワード線ＢＲＷＬを各メモリ部ＭＥＭに割り当てることなく、第１試験および第２試験を実施することができるため、各メモリ部ＭＥＭの全領域の試験を実施することができる。

【0119】

図１９は、第７の実施形態のメモリ回路の概要を示す。図１５と同一または同様の要素については、同じ符号を付し、詳細な説明は省略する。図１９に示すメモリ回路１０６は、図９と同様に、通常動作モード中に、メモリ回路１０６の外部から複数のメモリ部ＭＥＭに並列にデータの読み書きが実施可能である。

【0120】

この実施形態においても、図９と同様に、通常動作モードは、複数のメモリ部ＭＥＭを小容量メモリとして並列にアクセス可能な第１通常動作モードと、複数のメモリ部ＭＥＭを１つの大容量メモリとしてアクセス可能な第２通常動作モードとを有する。第１通常動作モードでは、アクセス要求ＭＲＥＱが各メモリ制御部ＣＮＴ１に供給される。第２通常動作モードでは、アクセス要求ＭＲＥＱがメモリ管理部ＭＮＧ（入力側）に供給される。なお、試験モードでのメモリブロックＭＢＬＫの試験は、図１７および図１８に示したメモリブロックＭＢＬＫの試験と同じである。

【0121】

この実施形態では、第１通常動作モードでは、各メモリブロックＢＬＫは、グループＧＲ内の一対のメモリ部ＭＥＭの一方を主メモリ領域として使用し、一対のメモリ部ＭＥＭの他方を不良の救済用の冗長メモリ領域として使用する。すなわち、第１通常動作モードの不良の救済方法は、図１６に示した試験モード中の救済方法と同じである。一方、第２通常動作モードの不良の救済方法は、図１６に示した通常動作モード中の救済方法と同じである。

【0122】

なお、第１通常動作モードにおいて、第２の実施形態（図９、図１０、図１１）と同様に、メモリ部ＭＥＭ毎に不良を独立に救済することも可能である。その場合、図１９には図示していないが、各メモリブロックＭＢＬＫ（すなわち、各グループＧＲ）の一対のメモリ制御部ＣＮＴ１の各々に、メモリ回路１０６の外部からアクセス要求ＭＲＥＱ（ＣＭＤ、ＡＤ、ＷＤ）を受信する機能と、メモリ回路１０６の外部に読み出しデータＲＤを出力する機能とが設けられる。なお、各メモリ制御部ＣＮＴ１は、システムバスＳＢＵＳを介してアクセス要求ＭＲＥＱを受信し、システムバスＳＢＵＳに読み出しデータＲＤを出力してもよい。

【0123】

以上、第７の実施形態においても、第１の実施形態から第６の実施形態と同様の効果を得ることができる。

【0124】

図２０は、第８の実施形態のメモリ回路の概要を示す。上述した実施形態と同一または同様の要素については、同じ符号を付し、詳細な説明は省略する。図２０に示すメモリ回路１０７は、メモリ管理部ＭＮＧ（入力側）とメモリ管理部ＭＮＧ（出力側）との間に配置される５つの中継制御部ＲＣＮＴと、互いに隣接する２つの中継制御部ＲＣＮＴの間に配置されたメモリブロックＭＢＬＫとを有する。

【0125】

メモリブロックＭＢＬＫは、５つの中継制御部ＲＣＮＴと、隣接する中継制御部ＲＣＮＴの間にそれぞれ配置された４つのメモリブロックＭＢＬＫとを各々含む２つのメモリグループＭＥＭＧを有する。各メモリグループＭＥＭＧにおいて、初段の中継制御部ＲＣＮＴは、メモリ管理部ＭＮＧ（入力側）に接続され、最終段の中継制御部ＲＣＮＴは、メモリ管理部ＭＮＧ（出力側）に接続される。なお、メモリ回路１０７に搭載されるメモリブロックＭＢＬＫの数と配列は、図２０に示す例に限定されない。

【0126】

各メモリブロックＭＢＬＫは、縦４個、横４個の１６個のメモリユニットＭＵを有する。なお、各メモリブロックＭＢＬＫに搭載されるメモリユニットＭＵの数と配列は、図２０に示す例に限定されない。

【0127】

特に限定されないが、各メモリユニットＭＵのサイズは、３２ｋワード×６４ビット（＝２Ｍビット）であり、縦方向に並ぶ４個のメモリユニットＭＵは、２５６ビットのデータを入出力する。１６個のメモリユニットＭＵを含むメモリブロックＭＢＬＫのサイズは、１２８ｋワード×２５６ビット（＝３２Ｍビット）である。８個のメモリブロックＭＢＬＫを含むメモリ回路１０７のサイズは、５１２ｋワード×５１２ビット（＝２５６Ｍビット）である。

【0128】

縦方向に並ぶ２個のメモリブロックＭＢＬＫによりメモリグループ列ＭＧＣが構成される。この実施形態では、メモリ部ＭＥＭは、縦方向に並ぶ４個のメモリユニットＭＵにより構成される。例えば、各メモリグループ列ＭＧＣは、２５ビットのアドレスＡＤのうち、ビット［２４：２３］により識別される。各メモリ部ＭＥＭは、２５ビットのアドレスＡＤのうち、ビット［２２：２１］により識別される。

【0129】

メモリ回路１０７は、全てのメモリ部ＭＥＭを１つの大容量メモリとしてアクセス可能な第２通常動作モード中に、システムバスＳＢＵＳからアクセス要求ＭＲＥＱを受けて動作する。第２通常動作モード中、各メモリブロックＭＢＬＫの入力側の中継制御部ＲＣＮＴは、当該メモリブロックＭＢＬＫまたは当該メモリブロックＭＢＬＫの出力側の中継制御部ＲＣＮＴに、アクセス要求ＭＲＥＱ（コマンドＣＭＤ、アドレスＡＤおよび書き込みデータＷＤ）を出力する。各メモリブロックＭＢＬＫは、出力側の中継制御部ＲＣＮＴに読み出しデータＲＤを出力する。

【0130】

図２０に示すように、コマンド線ＣＭＤおよびアドレス線ＡＤは、複数のメモリブロックＭＢＬＫを通って配線されない。このため、配線負荷の増加を抑えることができ、メモリ回路１０７のアクセス時間の増加を抑制しつつ、消費電力の増加を抑制することができる。

【0131】

一方、メモリ回路１０７は、第１通常動作モード中に、メモリ回路１０７の外部からメモリ部ＭＥＭ毎または２つのメモリ部ＭＥＭ毎に並列にデータの読み書きが実施可能である。

【0132】

図２１は、図２０のメモリブロックＭＢＬＫの一例を示す。例えば、図２１は、図２０において、メモリ管理部ＭＮＧ（入力側）およびメモリ管理部ＭＮＧ（出力側）から離れている中央部分の４つのメモリブロックＭＢＬＫを示している。

【0133】

各メモリブロックＭＢＬＫは、図１２のメモリブロックＭＢＬＫと同一または同様の構成を有する。すなわち、各メモリブロックＭＢＬＫは、４つのメモリ部ＭＥＭ、４つのメモリ制御部ＣＮＴ１、４つの試験回路ＢＩＳＴおよび４つの不揮発性メモリＮＶＭを有する。なお、図１５または図１９に示したように、各メモリブロックＭＬＫを２つのグループＧＲで構成し、試験モード中に各グループＧＲにおいて、一方のメモリ部ＭＥＭの不良を他方のメモリ部ＭＥＭのワード線ＷＬにより救済してもよい。

【0134】

図２２は、図２０のメモリブロックＭＢＬＫの別の例を示す。図２２は、図２０において、メモリ管理部ＭＮＧ（入力側）およびメモリ管理部ＭＮＧ（出力側）から離れている中央部分の４つのメモリブロックＭＢＬＫを示している。

【0135】

各メモリブロックＭＢＬＫは、メモリ制御部ＣＮＴ１、試験回路ＢＩＳＴおよび不揮発性メモリＮＶＭが２つのメモリ部ＭＥＭに共通に設けられていることを除き、図２１のメモリブロックＭＢＬＫと同様の構成を有する。なお、各メモリブロックＭＢＬＫは、メモリ制御部ＣＮＴ１、試験回路ＢＩＳＴおよび不揮発性メモリＮＶＭが４つのメモリ部ＭＥＭに共通に設けられてもよい。すなわち、メモリ制御部ＣＮＴ１、試験回路ＢＩＳＴおよび不揮発性メモリＮＶＭは、メモリブロックＭＢＬＫ毎に設けられてもよい。また、図１５または図１９に示したように、各メモリブロックＭＬＫを２つのグループＧＲで構成し、試験モード中に各グループＧＲにおいて、一方のメモリ部ＭＥＭの不良を他方のメモリ部ＭＥＭのワード線ＷＬにより救済してもよい。

【0136】

以上、第８の実施形態においても、第１の実施形態から第７の実施形態と同様の効果を得ることができる。

【0137】

図２３は、図１のメモリ回路１００が搭載されるシステムの一例を示す。例えば、図２３に示すシステム２００は、動画像を処理可能なＡＲ／ＶＲグラスなどのヘッドマウントデバイス、デジタルカメラまたはゲーム機等である。なお、システム２００は、車両に搭載される画像処理システムでもよい。また、メモリ回路１００が搭載されるシステムは、図２３に示す構成に限定されない。

【0138】

システム２００は、コントローラ２１０、撮像装置２２０、表示装置２３０および外部メモリ２４０を有する。コントローラ２１０は、システムバスＳＢＵＳを介して相互に接続されたＣＰＵ２１１、画像処理部２１２、表示処理部２１３、エンコーダ／デコーダ２１４、外部メモリ制御部２１５および図１に示したメモリ回路１００を有する。例えば、コントローラ２１０は、システムＬＳＩとして設計されてもよい。

【0139】

なお、コントローラ２１０は、図９のメモリ回路１０１、図１２のメモリ回路１０２、図１３のメモリ回路１０３、図１４のメモリ回路１０４、図１５のメモリ回路１０５、図１９のメモリ回路１０６、または、図２０のメモリ回路１０７を有してもよい。なお、例えば、メモリ回路１００、１０１、１０２、１０３、１０４、１０５、１０６、１０７は、ＳＲＡＭであるが、ＭＲＡＭまたは抵抗変化メモリ等のランダムアクセスが可能な他のメモリ回路でもよい。

【0140】

ＣＰＵ２１１は、システム２００の全体を制御する。画像処理部２１２は、撮像装置２２０が取得した画像データを処理し、処理した画像データを表示装置２３０に表示可能なフレーム画像データに変換し、フレーム画像データをメモリ回路１００に格納する。表示処理部２１３は、メモリ回路１００からフレーム画像データを読み出し、表示装置２３０に画像を表示させる。エンコーダ／デコーダ２１４は、画像データがメモリ回路１００に格納される前に符号化し、メモリ回路１００から読み出される圧縮された画像データを複合する。外部メモリ制御部２１５は、ＤＲＡＭ（Dynamic Random Access Memory）等の外部メモリ２４０のアクセスを制御する。

【0141】

以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。

【符号の説明】

【0142】

１００、１０１、１０２、１０３、１０４、１０５、１０６、１０７ メモリ回路
２００ システム
２１０ コントローラ
２１１ ＣＰＵ
２１２ 画像処理部
２１３ 表示処理部
２１４ エンコーダ／デコーダ
２１５ 外部メモリ制御部
２２０ 撮像装置
２３０ 表示装置
２４０ 外部メモリ
ＡＤ アドレス
ＢＩＳＴ 試験回路
ＢＲＷＬ バブル冗長ワード線
ＣＭＤ コマンド
ＣＭＰ 比較器
ＣＮＴ１、ＣＮＴ２、ＣＮＴ３ メモリ制御部
ＦＡＤ 不良アドレス
ＧＲ グループ
ＲＤ 読み出しデータ
ＭＢＬＫ メモリブロック
ＭＥＭ、ＭＥＭ０、ＭＥＭ１、ＭＥＭ２、ＭＥＭ３ メモリ部
ＭＥＭＧ メモリグループ
ＭＲＧ メモリ管理部
ＭＲＥＱ アクセス要求
ＭＵ メモリユニット
ＮＶＭ 不揮発性メモリ
ＲＣＮＴ 中継制御部
ＲＥＤＥＮ 冗長イネーブル
ＲＥＧ レジスタ
ＲＷＬ 冗長ワード線
ＳＢＵＳ システムバス
ＳＥＬ 選択部
ＳＥＬ０、ＳＥＬ１ セレクタ
ＳＷＬ サブワード線
ＷＤ 書き込みデータ
ＷＬ ワード線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】