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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024156495
(43)【公開日】2024-11-06
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20241029BHJP
H01L 29/12 20060101ALI20241029BHJP
H01L 21/336 20060101ALI20241029BHJP
【ＦＩ】
H01L29/78 652E
H01L29/78 652T
H01L29/78 658A
H01L29/78 652D
H01L29/78 658E
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023071005
(22)【出願日】2023-04-24
(71)【出願人】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(71)【出願人】
【識別番号】000003207
【氏名又は名称】トヨタ自動車株式会社
(71)【出願人】
【識別番号】520124752
【氏名又は名称】株式会社ミライズテクノロジーズ
(74)【代理人】
【識別番号】110001128
【氏名又は名称】弁理士法人ゆうあい特許事務所
(72)【発明者】
【氏名】近藤 健
(57)【要約】
【課題】所望のしきい値と低抵抗の両立を図ることが可能なｎ型チャネルのプレーナ型の縦型半導体素子を有する半導体装置を提供する。
【解決手段】チャネル領域６をそれぞれ異なるアクセプタ濃度に調整された第１チャネル領域６ａおよび第２チャネル領域６ｂによって構成する。第１チャネル領域６ａについては、しきい値の制御を第２チャネル領域６ｂから独立して行うことができ、縦型ＭＯＳＦＥＴとして好適なしきい値に設定できる。また、第２チャネル領域６ｂについては、第１チャネル領域６ａよりも低アクセプタ濃度に設定できる。これにより、所望のしきい値と低抵抗の両立を図ることが可能な半導体装置にできる。
【選択図】図１
【解決手段】チャネル領域６をそれぞれ異なるアクセプタ濃度に調整された第１チャネル領域６ａおよび第２チャネル領域６ｂによって構成する。第１チャネル領域６ａについては、しきい値の制御を第２チャネル領域６ｂから独立して行うことができ、縦型ＭＯＳＦＥＴとして好適なしきい値に設定できる。また、第２チャネル領域６ｂについては、第１チャネル領域６ａよりも低アクセプタ濃度に設定できる。これにより、所望のしきい値と低抵抗の両立を図ることが可能な半導体装置にできる。
【選択図】図１
【特許請求の範囲】
【請求項1】
ＧａＮで構成されるｎ型チャネルのプレーナ型の縦型半導体素子を有する半導体装置であって、
表面（１ａ）および裏面（１ｂ）を有するｎ型またはｐ型のＧａＮ基板（１）と、
前記ＧａＮ基板の表面上に形成され、前記ＧａＮ基板よりも低ドナー濃度とされたｎ型のドリフト領域（２）と、
前記ドリフト領域の上に形成されたｐ型のベース領域（３）と、
前記ベース領域の上または該ベース領域の表層部に備えられたｐ型のコンタクト領域（４）と、
前記ベース領域の上に形成され、前記ドリフト領域よりも高いドナー濃度とされたｎ型のソース領域（５）と、
前記ベース領域の上に形成され、前記ソース領域を挟んで前記コンタクト領域と反対側に配置されたｐ型のチャネル領域（６）と、
前記ドリフト領域の上において、前記ベース領域および前記チャネル領域に接して配置されたＪＦＥＴ領域（７）と、
前記チャネル領域の上に形成されたゲート絶縁膜（８）と、
前記チャネル領域の上における前記ゲート絶縁膜の上に形成されたゲート電極（９）と、
前記コンタクト領域および前記ソース領域に接続されたソース電極（１０）と、
前記ＧａＮ基板の裏面に接続されたドレイン電極（１１）と、を有し、
前記チャネル領域は、前記コンタクト領域よりもアクセプタ濃度が低くされていると共に、チャネル長方向において、異なるアクセプタ濃度で構成された第１チャネル領域（６ａ）と第２チャネル領域（６ｂ）とを含んでいる、半導体装置。
表面（１ａ）および裏面（１ｂ）を有するｎ型またはｐ型のＧａＮ基板（１）と、
前記ＧａＮ基板の表面上に形成され、前記ＧａＮ基板よりも低ドナー濃度とされたｎ型のドリフト領域（２）と、
前記ドリフト領域の上に形成されたｐ型のベース領域（３）と、
前記ベース領域の上または該ベース領域の表層部に備えられたｐ型のコンタクト領域（４）と、
前記ベース領域の上に形成され、前記ドリフト領域よりも高いドナー濃度とされたｎ型のソース領域（５）と、
前記ベース領域の上に形成され、前記ソース領域を挟んで前記コンタクト領域と反対側に配置されたｐ型のチャネル領域（６）と、
前記ドリフト領域の上において、前記ベース領域および前記チャネル領域に接して配置されたＪＦＥＴ領域（７）と、
前記チャネル領域の上に形成されたゲート絶縁膜（８）と、
前記チャネル領域の上における前記ゲート絶縁膜の上に形成されたゲート電極（９）と、
前記コンタクト領域および前記ソース領域に接続されたソース電極（１０）と、
前記ＧａＮ基板の裏面に接続されたドレイン電極（１１）と、を有し、
前記チャネル領域は、前記コンタクト領域よりもアクセプタ濃度が低くされていると共に、チャネル長方向において、異なるアクセプタ濃度で構成された第１チャネル領域（６ａ）と第２チャネル領域（６ｂ）とを含んでいる、半導体装置。
【請求項2】
前記チャネル領域は、Ｍｇが導入されていることでｐ型ＧａＮとされていると共にＢが導入されており、前記第１チャネル領域よりも前記第２チャネル領域の方がＢの導入量が多くされ、前記第１チャネル領域のアクセプタ濃度（Ｐ３）が前記第２チャネル領域のアクセプタ濃度（Ｐ４）よりも高くなっている、請求項１に記載の半導体装置。
【請求項3】
前記チャネル領域のうち前記ソース領域から前記ＪＦＥＴ領域に向う方向の寸法をチャネル長として、該チャネル長の方向において、前記第２チャネル領域の寸法が前記第１チャネル領域の寸法よりも大きくされている、請求項２に記載の半導体装置。
【請求項4】
前記チャネル領域のうち前記ソース領域から前記ＪＦＥＴ領域に向う方向の寸法をチャネル長として、該チャネル長の方向において、前記第１チャネル領域の寸法が前記第２チャネル領域の寸法よりも大きくされている、請求項２に記載の半導体装置。
【請求項5】
前記第２チャネル領域は前記ソース領域に接し、前記第１チャネル領域は前記ＪＦＥＴ領域に接している、請求項２ないし４のいずれか１つに記載の半導体装置。
【請求項6】
前記第１チャネル領域は前記ソース領域に接し、前記第２チャネル領域は前記ＪＦＥＴ領域に接している、請求項２ないし４のいずれか１つに記載の半導体装置。
【請求項7】
ＧａＮで構成されるｎ型チャネルのプレーナ型の縦型半導体素子を有する半導体装置の製造方法であって、
表面（１ａ）および裏面（１ｂ）を有するｎ型またはｐ型のＧａＮ基板（１）を用意することと、
前記ＧａＮ基板の表面上に、前記ＧａＮ基板よりも低ドナー濃度となるｎ型のドリフト領域（２）を形成することと、
前記ドリフト領域の上にｐ型のベース領域（３）を形成することと、
前記ベース領域の上に、または該ベース領域の表層部にて、ｐ型のコンタクト領域（４）を形成することと、
前記ドリフト領域の上において、前記コンタクト領域の表面から前記ベース領域よりも深い位置までｎ型のＪＦＥＴ領域（７）を形成することと、
前記コンタクト領域に対してｎ型不純物をイオン注入し、前記ベース領域の上に、前記ドリフト領域よりも高いドナー濃度となるｎ型のソース領域（５）を形成することと、
前記コンタクト領域にＢをイオン注入することで前記コンタクト領域のアクセプタ濃度を低くし、前記ベース領域の上における前記ソース領域を挟んだ前記コンタクト領域と反対側に、ｐ型のチャネル領域（６）を形成することと、
前記チャネル領域の上にゲート絶縁膜（８）を形成することと、
前記チャネル領域の上における前記ゲート絶縁膜の上にゲート電極（９）を形成することと、
前記コンタクト領域および前記ソース領域に接続されるソース電極（１０）を形成することと、
前記ＧａＮ基板の裏面に接続されるドレイン電極（１１）を形成することと、を含み、
前記チャネル領域を形成することは、
前記コンタクト領域よりもアクセプタ濃度が低くされ、チャネル長方向において、異なるアクセプタ濃度となるように第１チャネル領域（６ａ）と第２チャネル領域（６ｂ）とを形成することであり、
前記コンタクト領域のうちの前記チャネル領域の形成予定領域にＢのイオン注入を行うことで前記第１チャネル領域を形成し、さらに、前記第１チャネル領域のうち前記第２チャネル領域の形成予定領域にさらにＢのイオン注入を行って前記第２チャネル領域を形成する、半導体装置の製造方法。
表面（１ａ）および裏面（１ｂ）を有するｎ型またはｐ型のＧａＮ基板（１）を用意することと、
前記ＧａＮ基板の表面上に、前記ＧａＮ基板よりも低ドナー濃度となるｎ型のドリフト領域（２）を形成することと、
前記ドリフト領域の上にｐ型のベース領域（３）を形成することと、
前記ベース領域の上に、または該ベース領域の表層部にて、ｐ型のコンタクト領域（４）を形成することと、
前記ドリフト領域の上において、前記コンタクト領域の表面から前記ベース領域よりも深い位置までｎ型のＪＦＥＴ領域（７）を形成することと、
前記コンタクト領域に対してｎ型不純物をイオン注入し、前記ベース領域の上に、前記ドリフト領域よりも高いドナー濃度となるｎ型のソース領域（５）を形成することと、
前記コンタクト領域にＢをイオン注入することで前記コンタクト領域のアクセプタ濃度を低くし、前記ベース領域の上における前記ソース領域を挟んだ前記コンタクト領域と反対側に、ｐ型のチャネル領域（６）を形成することと、
前記チャネル領域の上にゲート絶縁膜（８）を形成することと、
前記チャネル領域の上における前記ゲート絶縁膜の上にゲート電極（９）を形成することと、
前記コンタクト領域および前記ソース領域に接続されるソース電極（１０）を形成することと、
前記ＧａＮ基板の裏面に接続されるドレイン電極（１１）を形成することと、を含み、
前記チャネル領域を形成することは、
前記コンタクト領域よりもアクセプタ濃度が低くされ、チャネル長方向において、異なるアクセプタ濃度となるように第１チャネル領域（６ａ）と第２チャネル領域（６ｂ）とを形成することであり、
前記コンタクト領域のうちの前記チャネル領域の形成予定領域にＢのイオン注入を行うことで前記第１チャネル領域を形成し、さらに、前記第１チャネル領域のうち前記第２チャネル領域の形成予定領域にさらにＢのイオン注入を行って前記第２チャネル領域を形成する、半導体装置の製造方法。
【請求項8】
前記コンタクト領域を形成することでは、前記ベース領域のアクセプタ濃度を前記コンタクト領域のアクセプタ濃度に合せることで前記ベース領域の表層部によって前記コンタクト領域を構成する、請求項７に記載の半導体装置の製造方法。
【請求項9】
前記チャネル領域を形成することでは、前記第２チャネル領域が前記ソース領域に接し、前記第１チャネル領域が前記ＪＦＥＴ領域に接するように、前記第１チャネル領域および前記第２チャネル領域を形成するためのＢのイオン注入を行う、請求項７または８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、窒化ガリウム（以下、ＧａＮという）で構成されるｎ型チャネルのプレーナ型の縦型半導体素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【0002】
ＧａＮを用いたｎ型チャネルのプレーナ型の縦型ＭＯＳＦＥＴでは、チャネル領域を構成するｐ型領域の不純物濃度を高くすることでしきい値を高くできるが、不純物濃度が高くなるために移動度が低下してチャネル抵抗を増加させることになる。
【0003】
一方、特許文献１において、トレンチゲート構造の縦型ＭＯＳＦＥＴにおいて、高いしきい値を得つつ、チャネル抵抗を低減した構造が開示されている。この縦型ＭＯＳＦＥＴは、ｎ型の基板の上に第１ｎ層、第１ｐ層、第２ｐ層、第２ｎ層を順にエピタキシャル成長させ、第２ｎ層の表面から第１ｎ層に至るトレンチを形成し、このトレンチ内にゲート絶縁膜を介してゲート電極を形成した構造とされている。下層側の第１ｐ層を低アクセプタ濃度とし、上層側の第２ｐ層を高アクセプタ濃度とすることで、高アクセプタ濃度の第２ｐ層にて高いしきい値を得つつ、低アクセプタ濃度の第１ｐ層でチャネル抵抗の低減が図れるようにしている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２１－１９０５７８号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、特許文献１の技術をプレーナ型の縦型半導体ＭＯＳＦＥＴに適用しようとすると、以下の課題が発生する。
【0006】
まず、各層をエピタキシャル成長によって形成しているが、プレーナ型の縦型ＭＯＳＦＥＴに採用しようとすると、チャネル部分を高アクセプタ濃度の第２ｐ層のエピタキシャル層で構成することになる。その場合、先にチャネル部分の両側に形成したｎ型のソース領域の間に凹部を形成し、その凹部内にエピタキシャル層を埋め込むことで第１ｐ層を構成することになり、凹部形成時に意図しないｎ型不純物が導入される。したがって、所望のしきい値に設定することが難しく、また、低抵抗にできなくなる。
【0007】
また、スイッチング損失低減の観点からｐ型コンタクトの低抵抗化が必須である。特許文献１の縦型ＭＯＳＦＥＴの場合、第２ｐ層がｐ型コンタクトとしても機能することになるが、アクセプタ濃度を高くするために不純物濃度を増やしすぎると、しきい値が必要以上に高くなり、移動度が低下して低抵抗にできなくなる。
【0008】
本開示は、所望のしきい値と低抵抗の両立を図ることが可能なｎ型チャネルのプレーナ型の縦型半導体素子を有する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
本開示の第１の観点は、ＧａＮで構成されるｎ型チャネルのプレーナ型の縦型半導体素子を有する半導体装置であって、
表面（１ａ）および裏面（１ｂ）を有するｎ型またはｐ型のＧａＮ基板（１）と、
ＧａＮ基板の表面上に形成され、ＧａＮ基板よりも低ドナー濃度とされたｎ型のドリフト領域（２）と、
ドリフト領域の上に形成されたｐ型のベース領域（３）と、
ベース領域の上または該ベース領域の表層部に備えられたｐ型のコンタクト領域（４）と、
ベース領域の上に形成され、ドリフト領域よりも高いドナー濃度とされたｎ型のソース領域（５）と、
ベース領域の上に形成され、ソース領域を挟んでコンタクト領域と反対側に配置されたｐ型のチャネル領域（６）と、
ドリフト領域の上において、ベース領域およびチャネル領域に接して配置されたＪＦＥＴ領域（７）と、
チャネル領域の上に形成されたゲート絶縁膜（８）と、
チャネル領域の上におけるゲート絶縁膜の上に形成されたゲート電極（９）と、
コンタクト領域およびソース領域に接続されたソース電極（１０）と、
ＧａＮ基板の裏面に接続されたドレイン電極（１１）と、を有し、
チャネル領域は、コンタクト領域よりもアクセプタ濃度が低くされていると共に、チャネル長方向において、異なるアクセプタ濃度で構成された第１チャネル領域（６ａ）と第２チャネル領域（６ｂ）とを含んでいる。
表面（１ａ）および裏面（１ｂ）を有するｎ型またはｐ型のＧａＮ基板（１）と、
ＧａＮ基板の表面上に形成され、ＧａＮ基板よりも低ドナー濃度とされたｎ型のドリフト領域（２）と、
ドリフト領域の上に形成されたｐ型のベース領域（３）と、
ベース領域の上または該ベース領域の表層部に備えられたｐ型のコンタクト領域（４）と、
ベース領域の上に形成され、ドリフト領域よりも高いドナー濃度とされたｎ型のソース領域（５）と、
ベース領域の上に形成され、ソース領域を挟んでコンタクト領域と反対側に配置されたｐ型のチャネル領域（６）と、
ドリフト領域の上において、ベース領域およびチャネル領域に接して配置されたＪＦＥＴ領域（７）と、
チャネル領域の上に形成されたゲート絶縁膜（８）と、
チャネル領域の上におけるゲート絶縁膜の上に形成されたゲート電極（９）と、
コンタクト領域およびソース領域に接続されたソース電極（１０）と、
ＧａＮ基板の裏面に接続されたドレイン電極（１１）と、を有し、
チャネル領域は、コンタクト領域よりもアクセプタ濃度が低くされていると共に、チャネル長方向において、異なるアクセプタ濃度で構成された第１チャネル領域（６ａ）と第２チャネル領域（６ｂ）とを含んでいる。
【0010】
このように、第１チャネル領域および第２チャネル領域をそれぞれ異なるアクセプタ濃度に調整している。このため、第１チャネル領域については、しきい値の制御を第２チャネル領域から独立して行うことができ、縦型半導体素子として好適なしきい値に設定可能となる。また、第２チャネル領域については、第１チャネル領域よりも低アクセプタ濃度に設定できる。このため、第２チャネル領域については、縦型半導体素子をオンさせたときのチャネル抵抗を低減することができ、高い移動度を得ることが可能となる。よって、所望のしきい値と低抵抗の両立を図ることが可能な半導体装置にできる。
【0011】
本開示のもう１つの観点は、ＧａＮで構成されるｎ型チャネルのプレーナ型の縦型半導体素子を有する半導体装置の製造方法であって、
表面（１ａ）および裏面（１ｂ）を有するｎ型またはｐ型のＧａＮ基板（１）を用意することと、
ＧａＮ基板の表面上に、ＧａＮ基板よりも低ドナー濃度となるｎ型のドリフト領域（２）を形成することと、
ドリフト領域の上にｐ型のベース領域（３）を形成することと、
ベース領域の上に、または該ベース領域の表層部にて、ｐ型のコンタクト領域（４）を形成することと、
ドリフト領域の上において、コンタクト領域の表面からベース領域よりも深い位置までｎ型のＪＦＥＴ領域（７）を形成することと、
コンタクト領域に対してｎ型不純物をイオン注入し、ベース領域の上に、ドリフト領域よりも高いドナー濃度となるｎ型のソース領域（５）を形成することと、
コンタクト領域にＢをイオン注入することでコンタクト領域のアクセプタ濃度を低くし、ベース領域の上におけるソース領域を挟んだコンタクト領域と反対側に、ｐ型のチャネル領域（６）を形成することと、
チャネル領域の上にゲート絶縁膜（８）を形成することと、
チャネル領域の上におけるゲート絶縁膜の上にゲート電極（９）を形成することと、
コンタクト領域およびソース領域に接続されるソース電極（１０）を形成することと、
ＧａＮ基板の裏面に接続されるドレイン電極（１１）を形成することと、を含み、
チャネル領域を形成することは、
コンタクト領域よりもアクセプタ濃度が低くされ、チャネル長方向において、異なるアクセプタ濃度となるように第１チャネル領域（６ａ）と第２チャネル領域（６ｂ）とを形成することであり、
コンタクト領域のうちのチャネル領域の形成予定領域にＢのイオン注入を行うことで第１チャネル領域を形成し、さらに、第１チャネル領域のうちの第２チャネル領域の形成予定領域にさらにＢのイオン注入を行って第２チャネル領域を形成する。
表面（１ａ）および裏面（１ｂ）を有するｎ型またはｐ型のＧａＮ基板（１）を用意することと、
ＧａＮ基板の表面上に、ＧａＮ基板よりも低ドナー濃度となるｎ型のドリフト領域（２）を形成することと、
ドリフト領域の上にｐ型のベース領域（３）を形成することと、
ベース領域の上に、または該ベース領域の表層部にて、ｐ型のコンタクト領域（４）を形成することと、
ドリフト領域の上において、コンタクト領域の表面からベース領域よりも深い位置までｎ型のＪＦＥＴ領域（７）を形成することと、
コンタクト領域に対してｎ型不純物をイオン注入し、ベース領域の上に、ドリフト領域よりも高いドナー濃度となるｎ型のソース領域（５）を形成することと、
コンタクト領域にＢをイオン注入することでコンタクト領域のアクセプタ濃度を低くし、ベース領域の上におけるソース領域を挟んだコンタクト領域と反対側に、ｐ型のチャネル領域（６）を形成することと、
チャネル領域の上にゲート絶縁膜（８）を形成することと、
チャネル領域の上におけるゲート絶縁膜の上にゲート電極（９）を形成することと、
コンタクト領域およびソース領域に接続されるソース電極（１０）を形成することと、
ＧａＮ基板の裏面に接続されるドレイン電極（１１）を形成することと、を含み、
チャネル領域を形成することは、
コンタクト領域よりもアクセプタ濃度が低くされ、チャネル長方向において、異なるアクセプタ濃度となるように第１チャネル領域（６ａ）と第２チャネル領域（６ｂ）とを形成することであり、
コンタクト領域のうちのチャネル領域の形成予定領域にＢのイオン注入を行うことで第１チャネル領域を形成し、さらに、第１チャネル領域のうちの第２チャネル領域の形成予定領域にさらにＢのイオン注入を行って第２チャネル領域を形成する。
【0012】
このように、コンタクト領域に対してＢのイオンを行うことで第１チャネル領域および第２チャネル領域を形成している。つまり、これらをソース領域の形成後にトレンチ内にＧａＮ層を成長させる埋込成長によって形成していない。このため、第１チャネル領域および第２チャネル領域に意図しないｎ型不純物が導入されないようにできる。したがって、所望のしきい値に設定できると共に、低抵抗化を実現でき、所望のしきい値と低抵抗の両立を図ることが可能なｎ型チャネルのプレーナ型の縦型半導体素子を有する半導体装置を製造できる。
【0013】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【0014】
【図1】第１実施形態にかかるｎ型チャネルのプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の断面図である。
【図3A】第２実施形態にかかるｎ型チャネルのプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の製造工程を示した断面図である。
【図4】第１、第２実施形態の変形例にかかるｎ型チャネルのプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の断面図である。
【図5】第１、第２実施形態の変形例にかかるｎ型チャネルのプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の断面図である。
【図6】第３実施形態にかかるｎ型チャネルのプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の断面図である。
【図8】第３実施形態の変形例にかかるｎ型チャネルのプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の断面図である。
【図9】第３実施形態の変形例にかかるｎ型チャネルのプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置の断面図である。
【発明を実施するための形態】
【0015】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【0016】
（第１実施形態）
本発明の第１実施形態について説明する。まず、図１を参照して、本実施形態にかかるＧａＮで構成されるｎ型チャネルのプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置について説明する。なお、図１中、Ｐ１～Ｐ４は、ｐ型ＧａＮのアクセプタ濃度を示しており、本実施形態では、Ｐ１＜Ｐ２、Ｐ４＜Ｐ３＜Ｐ２の関係となっている。
本発明の第１実施形態について説明する。まず、図１を参照して、本実施形態にかかるＧａＮで構成されるｎ型チャネルのプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置について説明する。なお、図１中、Ｐ１～Ｐ４は、ｐ型ＧａＮのアクセプタ濃度を示しており、本実施形態では、Ｐ１＜Ｐ２、Ｐ４＜Ｐ３＜Ｐ２の関係となっている。
【0017】
縦型パワーＭＯＳＦＥＴは、ｎ＋型のＧａＮ基板１を用いて形成されている。ＧａＮ基板１は、上面を主表面１ａとし、主表面１ａの反対面である下面を裏面１ｂとした構成とされており、ドーパントとしてＳｉ（シリコン）が高濃度にドープされている。
【0018】
ＧａＮ基板１の主表面１ａ上には、ＳｉがＧａＮ基板１よりも低いドナー濃度でドープされたＧａＮで構成されるｎ－型のドリフト領域２が積層されている。
【0019】
ドリフト領域２上の所定領域には、所定の厚みのｐ型ＧａＮで構成されたベース領域３が形成されている。ベース領域３は、Ｍｇ（マグネシウム）が所望のドーパント濃度でドープされることで所定のアクセプタ濃度Ｐ１とされている。
【0020】
また、ベース領域３上には、高アクセプタ濃度のｐ型ＧａＮで構成されたコンタクト領域４が形成されていると共に、高ドナー濃度のｎ型ＧａＮで構成されたソース領域５が形成されている。コンタクト領域４は、Ｍｇがベース領域３よりも高いドーパント濃度でドープされることで、ベース領域３よりも高いアクセプタ濃度Ｐ２とされている。ソース領域５は、Ｓｉがドリフト領域２よりも高いドーパント濃度でドープされて高ドナー濃度とされている。
【0021】
さらに、ベース領域３上には、ソース領域５を挟んでコンタクト領域４と反対側に、ｐ型ＧａＮで構成されたチャネル領域６が形成されている。チャネル領域６は、コンタクト領域４よりもアクセプタ濃度が低く設定されており、アクセプタ濃度が異なった第１チャネル領域６ａおよび第２チャネル領域６ｂを有している。そして、チャネル領域６は、Ｍｇが所定のドーパント濃度でドープされると共に、ｐ型ドーパントを不活性化させるイオンがドープされることで、コンタクト領域４と異なるアクセプタ濃度に設定されている。
【0022】
本実施形態では、第１チャネル領域６ａは後述するＪＦＥＴ領域７に接して形成されており、第２チャネル領域６ｂは第１チャネル領域６ａとソース領域５との間においてソース領域５に接して配置されている。つまり、第１チャネル領域６ａは、ソース領域５から離れて形成されている。
【0023】
第１チャネル領域６ａは、コンタクト領域４よりも低く、かつ、第２チャネル領域６ｂよりも高いアクセプタ濃度Ｐ３とされており、縦型ＭＯＳＦＥＴのしきい値を設定する部分として機能する。また、第１チャネル領域６ａのアクセプタ濃度Ｐ３は、コンタクト領域４のアクセプタ濃度Ｐ２とは異なる濃度に設定されている。このため、コンタクト領域４については低コンタクト抵抗としつつ、第１チャネル領域６ａのアクセプタ濃度Ｐ３についてはしきい値の設定に適した濃度に設定されている。
【0024】
一方、第２チャネル領域６ｂは、第１チャネル領域６ａよりも低いアクセプタ濃度Ｐ４とされており、この第２チャネル領域６ｂにより、後述するように低抵抗化を可能としている。
【0025】
さらに、ベース領域３やチャネル領域６に隣接してＪＦＥＴ領域７が形成されている。ＪＦＥＴ領域７は、ドリフト領域２の上に形成されていてドリフト領域２とは別に形成されたものであっても良いし、ドリフト領域２のうちの上方に位置する部分により構成されたものであっても良い。本実施形態の場合、ＪＦＥＴ領域７は、ドリフト領域２の上に成長させたエピタキシャル成長層もしくはドリフト領域２の上に形成されたＧａＮにｎ型不純物をイオン注入して形成したイオン注入層によって構成している。
【0026】
チャネル領域６およびＪＦＥＴ領域７の上にはシリコン酸化膜などで構成されるゲート絶縁膜８が形成されている。さらに、ゲート絶縁膜８の上にはゲート電極９が形成されており、ゲート電極９は図示しないがシリコン酸化膜などで構成される絶縁膜で覆われている。
【0027】
そして、ＧａＮ基板１の主表面１ａ側において、ソース領域５およびコンタクト領域４に接続されるようにソース電極１０が形成されている。また、ＧａＮ基板１の裏面１ｂ側において、ドレイン電極１１が形成されている。このような構造により、ＧａＮで構成されるプレーナ型の縦型ＭＯＳＦＥＴが形成されている。そして、この縦型ＭＯＳＦＥＴが形成された領域をセル領域として、セル領域を囲む外周領域に耐圧構造が構成されることで半導体装置が構成されている。
【0028】
次に、図１に示す縦型パワーＭＯＳＦＥＴを有する半導体装置の製造方法について図２Ａ～図２Ｅを参照して説明する。なお、図２Ｂ～図２Ｅでは、ＧａＮ基板１やドリフト領域２の下方部分については図を省略してある。
【0029】
〔図２Ａに示す工程〕
まず、ＧａＮ基板１を用意する。そして、ＧａＮ基板１の主表面１ａに、ドリフト領域２を結晶成長させ、さらにその上にｐ型のベース領域３およびコンタクト領域４を順に結晶成長させる。この段階では、ベース領域３およびコンタクト領域４がＧａＮ基板１の全面に形成されることになり、これらがＪＦＥＴ領域７となる部分にも形成され、コンタクト領域４がソース領域５やチャネル領域６となる部分にも形成されることになる。ドリフト領域２についてはｎ型ＧａＮとするＳｉがドープされるように、また、ベース領域３およびコンタクト領域４についてはｐ型ＧａＮとするＭｇがドープされるように、導入するドープ原料を異ならせて結晶成長を行っている。ベース領域３とコンタクト領域４については、アクセプタ濃度を変えるために、ドープ原料の導入量などの結晶成長条件を調整している。
まず、ＧａＮ基板１を用意する。そして、ＧａＮ基板１の主表面１ａに、ドリフト領域２を結晶成長させ、さらにその上にｐ型のベース領域３およびコンタクト領域４を順に結晶成長させる。この段階では、ベース領域３およびコンタクト領域４がＧａＮ基板１の全面に形成されることになり、これらがＪＦＥＴ領域７となる部分にも形成され、コンタクト領域４がソース領域５やチャネル領域６となる部分にも形成されることになる。ドリフト領域２についてはｎ型ＧａＮとするＳｉがドープされるように、また、ベース領域３およびコンタクト領域４についてはｐ型ＧａＮとするＭｇがドープされるように、導入するドープ原料を異ならせて結晶成長を行っている。ベース領域３とコンタクト領域４については、アクセプタ濃度を変えるために、ドープ原料の導入量などの結晶成長条件を調整している。
【0030】
〔図２Ｂに示す工程〕
コンタクト領域４の表面からベース領域３よりも深い位置に至り、ドリフト領域２に達するようにＪＦＥＴ領域７を形成する。ＪＦＥＴ領域７については、コンタクト領域４の表面にＪＦＥＴ領域７の形成予定領域が開口するマスクを配置し、そのマスクを用いてコンタクト領域４およびベース領域３を貫通するトレンチを形成し、このトレンチ内をｎ型ＧａＮで埋め込む埋込成長で形成される。または、ＪＦＥＴ領域７については、コンタクト領域４の表面にＪＦＥＴ領域７の形成予定領域が開口するマスクを配置し、そのマスクを用いてコンタクト領域４の表面からベース領域３より深い位置までＳｉをイオン注入することでも形成可能である。
コンタクト領域４の表面からベース領域３よりも深い位置に至り、ドリフト領域２に達するようにＪＦＥＴ領域７を形成する。ＪＦＥＴ領域７については、コンタクト領域４の表面にＪＦＥＴ領域７の形成予定領域が開口するマスクを配置し、そのマスクを用いてコンタクト領域４およびベース領域３を貫通するトレンチを形成し、このトレンチ内をｎ型ＧａＮで埋め込む埋込成長で形成される。または、ＪＦＥＴ領域７については、コンタクト領域４の表面にＪＦＥＴ領域７の形成予定領域が開口するマスクを配置し、そのマスクを用いてコンタクト領域４の表面からベース領域３より深い位置までＳｉをイオン注入することでも形成可能である。
【0031】
〔図２Ｃに示す工程〕
コンタクト領域４およびＪＦＥＴ領域７の表面上にマスク２０を配置したのち、マスク２０をパターニングしてソース領域５の形成予定領域を開口させる。そして、マスク２０の上からＳｉをイオン注入する。これにより、ソース領域５が形成される。
コンタクト領域４およびＪＦＥＴ領域７の表面上にマスク２０を配置したのち、マスク２０をパターニングしてソース領域５の形成予定領域を開口させる。そして、マスク２０の上からＳｉをイオン注入する。これにより、ソース領域５が形成される。
【0032】
〔図２Ｄに示す工程〕
マスク２０を除去したのち、コンタクト領域４やソース領域５およびＪＦＥＴ領域７の表面上にマスク２１を配置し、マスク２１をパターニングしてチャネル領域６の形成予定領域を開口させる。そして、マスク２１の上からＢ（ボロン）をイオン注入する。これにより、チャネル領域６となる部分、つまり第１チャネル領域６ａおよび第２チャネル領域６ｂの両方にボロンが導入される。
マスク２０を除去したのち、コンタクト領域４やソース領域５およびＪＦＥＴ領域７の表面上にマスク２１を配置し、マスク２１をパターニングしてチャネル領域６の形成予定領域を開口させる。そして、マスク２１の上からＢ（ボロン）をイオン注入する。これにより、チャネル領域６となる部分、つまり第１チャネル領域６ａおよび第２チャネル領域６ｂの両方にボロンが導入される。
【0033】
〔図２Ｅに示す工程〕
マスク２１を除去したのち、コンタクト領域４、ソース領域５、チャネル領域６およびＪＦＥＴ領域７の表面上にマスク２２を配置し、マスク２２をパターニングして第２チャネル領域６ｂの形成予定領域を開口させる。そして、マスク２２の上からＢ（ボロン）を追加でイオン注入する。これにより、第２チャネル領域６ｂとなる部分に、第１チャネル領域６ａとなる部分よりも多くボロンが導入される。
マスク２１を除去したのち、コンタクト領域４、ソース領域５、チャネル領域６およびＪＦＥＴ領域７の表面上にマスク２２を配置し、マスク２２をパターニングして第２チャネル領域６ｂの形成予定領域を開口させる。そして、マスク２２の上からＢ（ボロン）を追加でイオン注入する。これにより、第２チャネル領域６ｂとなる部分に、第１チャネル領域６ａとなる部分よりも多くボロンが導入される。
【0034】
この後、高温での熱処理による活性化アニール処理を行って、チャネル領域６に注入されたＢイオンを活性化させる。これにより、Ｂイオンの導入量に応じてチャネル領域６内のＭｇイオンが不活性化される。具体的には、第１チャネル領域６ａの方が第２チャネル領域６ｂよりもＭｇイオンの不活性化される量が少ないため、第１チャネル領域６ａの方が第２チャネル領域６ｂよりもアクセプタ濃度が高くなる。また、第１チャネル領域６ａと第２チャネル領域６ｂは、共に、Ｂイオンが注入された状態になっているため、コンタクト領域４よりもアクセプタ濃度が低くなる。
【0035】
なお、ここではＢイオンの活性化アニール処理について説明したが、ソース領域５に注入したＳｉイオンの活性化アニール処理も行われる。ソース領域５に注入したＳｉイオンの活性化アニール処理については、Ｂイオンの活性化アニール処理と兼ねても良いし、Ｓｉイオンを注入した後、チャネル領域６となる部分へのＢイオンの注入前に行っても良い。
【0036】
この後の工程については図示しないが、ゲート絶縁膜８の形成工程、ゲート電極９の形成工程、ゲート電極９を覆う絶縁膜の形成工程、ソース電極１０の形成工程、ＧａＮ基板１の裏面へのドレイン電極１１の形成工程などを行う。これにより、図１に示したＧａＮで構成されるプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置が完成する。
【0037】
続いて、本実施形態にかかる半導体装置に備えられたｎ型チャネルのプレーナ型の縦型ＭＯＳＦＥＴの作動について説明する。
【0038】
まず、縦型ＭＯＳＦＥＴは、ゲート電極９にゲート電圧が印加される前のオフ状態では、チャネル領域６に反転層が形成されない。このため、ドレイン電極１１に正の電圧が印加されたとしても、ソース領域５からチャネル領域６内に電子が流れず、ソース電極１０とドレイン電極１１との間には電流が流れない。
【0039】
そして、ゲート電極９に所定のゲート電圧が印加されると、チャネル領域６のうちのゲート絶縁膜８に接している表面にチャネルが形成される。このため、ソース電極１０から注入された電子は、ソース領域５からチャネル領域６に形成されたチャネルを通った後、ＪＦＥＴ領域７およびドリフト領域２を通過してドレイン電極１１へ流れる。これにより、ソース電極１０とドレイン電極１１との間に電流が流れ、半導体装置がオン状態となる。
【0040】
このとき、縦型ＭＯＳＦＥＴのしきい値は、チャネル領域６の中でもアクセプタ濃度が高く設定された第１チャネル領域６ａのアクセプタ濃度Ｐ３によって決まる。そして、第１チャネル領域６ａのアクセプタ濃度Ｐ３がコンタクト領域４のアクセプタ濃度Ｐ２とは異なっているため、しきい値を所望の値に設定することが可能となる。また、アクセプタ濃度が低く設定された第２チャネル領域６ｂについては、よりｎ型に反転し易く、電子を流れやすくすることで低抵抗化に寄与する。このため、ソース領域５からＪＦＥＴ領域７までの第１チャネル領域６ａと第２チャネル領域６ｂとを含めたチャネル領域６全体の長さをチャネル長として、チャネル長のうちの第２チャネル領域６ｂの部分の寸法を長くするほど低抵抗化を実現できる。したがって、第１チャネル領域６ａについてはしきい値を的確に設定できる寸法に設定しつつ、できるだけ第２チャネル領域６ｂの部分の寸法を長くするのが好ましい。例えば、第２チャネル領域６ｂの部分の寸法をチャネル長の１／２より大きくし、第１チャネル領域６ａの部分の寸法よりも大きくなるようにすると良い。
【0041】
以上説明した本実施形態にかかるＧａＮで構成されるｎ型チャネルのプレーナ型の縦型ＭＯＳＦＥＴを有する半導体装置によれば、以下の効果を奏することができる。
【0042】
（１）第１チャネル領域６ａおよび第２チャネル領域６ｂをそれぞれ異なるアクセプタ濃度に調整している。このため、第１チャネル領域６ａについては、しきい値の制御を第２チャネル領域６ｂから独立して行うことができ、縦型ＭＯＳＦＥＴとして好適なしきい値に設定できる。また、第２チャネル領域６ｂについては、第１チャネル領域６ａよりも低アクセプタ濃度に設定できる。このため、第２チャネル領域６ｂについては、縦型ＭＯＳＦＥＴをオンさせたときのチャネル抵抗を低減することができ、高い移動度を得ることが可能となる。よって、所望のしきい値と低抵抗の両立を図ることが可能な半導体装置にできる。
【0043】
（２）コンタクト領域４と第１チャネル領域６ａおよび第２チャネル領域６ｂをそれぞれ異なるアクセプタ濃度に調整している。このため、コンタクト領域４については、ソース電極１０との間のコンタクト抵抗を低くするアクセプタ濃度に設定しつつ、第１チャネル領域６ａをしきい値に適したアクセプタ濃度、第２チャネル領域６ｂを低抵抗にできるアクセプタ濃度に設定できる。このため、コンタクト領域４のアクセプタ濃度を高くすることによってしきい値が必要以上に高くなることを抑制でき、移動度の低下を抑制できる。
【0044】
（３）本実施形態では、ソース領域５から第１チャネル領域６ａを離している。このため、よりしきい値を的確に設定できると共に、ノーマリオン化を抑制でき、さらに低抵抗化が可能になる。
【0045】
第１チャネル領域６ａは、しきい値を設定するためアクセプタ濃度が精度良く設定されていることが好ましいが、ソース領域５に隣接していると、横方向拡散によってｎ型不純物が導入され得る。この場合、しきい値が変動してノーマリオン化する可能性があるため、チャネル長の長さ方向、つまり図１の紙面左右方向おいて、第１チャネル領域６ａの寸法をある程度確保してノーマリオン化を抑制する必要がある。一方、チャネル長の長さ方向において第１チャネル領域６ａの寸法が大きくなると低抵抗化の妨げになる。このため、しきい値を的確に設定されるようにしつつも、当該方向での寸法をできるだけ小さくすることが好ましい。
【0046】
したがって、第１チャネル領域６ａがソース領域５に接した構造にする場合、ｎ型不純物の横方向拡散を加味して、第１チャネル領域６ａの寸法を大きめに設定する必要があり、低抵抗化の妨げになり得る。このため、本実施形態では、ソース領域５から第１チャネル領域６ａを離している。これにより、第１チャネル領域６ａへのｎ型不純物の横方向拡散を抑制でき、よりしきい値を的確に設定できると共に、低抵抗化が可能になる。
【0047】
なお、第２チャネル領域６ｂについてはソース領域５に隣接することになるが、第２チャネル領域６ｂは低抵抗化のためにアクセプタ濃度を低く設定しているため、ｎ型不純物が横方向拡散してきても高抵抗化することはない。
【0048】
（４）また、本実施形態の製造方法によれば、コンタクト領域４をドリフト領域２上の全面に形成しつつ、第１チャネル領域６ａおよび第２チャネル領域６ｂをＢのイオン注入によって形成している。つまり、ソース領域５の形成後に凹部を形成し、その凹部内にＧａＮ層を成長させる埋込成長によってチャネル領域６を形成していない。このため、第１チャネル領域６ａおよび第２チャネル領域６ｂに意図しないｎ型不純物が導入されないようにできる。したがって、より的確に所望のしきい値に設定できると共に、低抵抗化を実現することが可能となる。
【0049】
（５）第１チャネル領域６ａに重ねてＢをイオン注入することで第２チャネル領域６ｂを形成している。このため、チャネル長、つまりソース領域５からＪＦＥＴ領域７までの第１チャネル領域６ａと第２チャネル領域６ｂとを含めたチャネル領域６全体の長さを精度良く設定でき、チャネル長を不必要に長くしなくても済む。勿論、マスクずれに起因してチャネル領域６全体の長さが変動し得るが、マスクずれ程度の変動であるため、十分にチャネル領域６全体の長さを精度良く設定できる。
【0050】
なお、ｐ型半導体を不活性化する方法としては、Ｂイオンを用いる他に、水素やフッ素などをイオン注入して行う方法もある。ただし、水素やフッ素などをイオン注入する方法は熱的に不安定で、半導体装置の製造プロセス中の熱履歴によって注入した水素イオンやフッ素イオンなどが離脱する可能性があるため、より好ましい方法としてここではＢイオンを用いている。また、Ｂイオンを活性化させるための活性化アニール処理の温度は、８００～１０００℃とＭｇイオンを活性化させる際の温度の１３００～１４００℃よりも低く、ＧａＮが分解するほどの高温でなくても済む。このため、活性化アニール処理によってＧａＮ表面が荒れるなど、ＧａＮ表面にダメージを与えることを抑制できる。
【0051】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して半導体装置の製造方法を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
第２実施形態について説明する。本実施形態は、第１実施形態に対して半導体装置の製造方法を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【0052】
本実施形態では、コンタクト領域４をイオン注入によって形成する点が、第１実施形態と異なる。図３Ａ～図３Ｃを参照して、本実施形態の製造方法について説明する。なお、図３Ｂ～図３Ｃでは、ＧａＮ基板１やドリフト領域２の下方部分については図を省略してある。
【0053】
まず、図３Ａに示す工程として、ＧａＮ基板１を用意したのち、ＧａＮ基板１の主表面１ａに、ドリフト領域２とベース領域３を順に結晶成長させる。このとき、ベース領域３の厚みについて、最終的にベース領域３として残す部分の厚みに加えてコンタクト領域４の厚み分加えた厚みとする。
【0054】
【0055】
そして、図３Ｃに示す工程として、コンタクト領域４やチャネル領域６の形成予定領域が開口する図示しないマスクを配置し、このマスクを用いてＭｇをイオン注入することで、コンタクト領域４を形成する。
【0056】
また、この段階ではまだｎ型不純物が高濃度にドープされたソース領域５が形成されていない。このため、ｎ型不純物の横方向拡散を考慮しなくてもよい。したがって、コンタクト領域４やチャネル領域６の形成予定領域が開口する図示しないマスクを配置したのち、マスクを用いてベース領域３を部分的にエッチングしてトレンチを形成し、埋込成長にてコンタクト領域４を形成しても良い。
【0057】
これにより、図２Ｂと同様のプロセスまで進むため、この後は図２Ｃ以降と同様の工程を行うことで、縦型パワーＭＯＳＦＥＴを有する半導体装置を製造できる。このように、ＪＦＥＴ領域７の形成後にコンタクト領域４を形成するようにしても良く、この場合にも第１実施形態と同様の効果を得ることができる。
【0058】
（第１、第２実施形態の変形例）
上記第１、第２実施形態では、チャネル領域６について、第１チャネル領域６ａがソース領域５から離れ、第２チャネル領域６ｂがソース領域５に接する構造としていた。これに対して、図４に示すように、第１実施形態に対してチャネル領域６の構成を変更し、第１チャネル領域６ａがソース領域５に接した構造としても良い。
上記第１、第２実施形態では、チャネル領域６について、第１チャネル領域６ａがソース領域５から離れ、第２チャネル領域６ｂがソース領域５に接する構造としていた。これに対して、図４に示すように、第１実施形態に対してチャネル領域６の構成を変更し、第１チャネル領域６ａがソース領域５に接した構造としても良い。
【0059】
このような構造の場合でも、ソース領域５からのｎ型不純物の横方向拡散によって第１チャネル領域６ａにｎ型不純物が入り込んだとしても、残りの部分によってしきい値設定が行え、縦型ＭＯＳＦＥＴがノーマリオン化してしまわなければ良い。
【0060】
また、図５に示すように、第２チャネル領域６ｂがチャネル領域６のうちの中央位置に配置され、第２チャネル領域６ｂの両側、つまり第２チャネル領域６ｂよりもソース領域５側やＪＦＥＴ領域７側に第１チャネル領域６ａが分かれて形成されていても良い。この場合でも、ＪＦＥＴ領域７側に位置する第１チャネル領域６ａの方でしきい値設定できれば、ソース領域５側の第１チャネル領域６ａ側にｎ型不純物が横方向拡散していても構わない。
【0061】
マスクずれを考慮すると、第２チャネル領域６ｂをソース領域５との境界位置に的確に形成できない場合もあり得るが、ＪＦＥＴ領域７側にある第１チャネル領域６ａによってしきい値を的確に設定できれば良い。
【0062】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対してベース領域３をコンタクト領域４にできるアクセプタ濃度Ｐ２とするものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
第３実施形態について説明する。本実施形態は、第１実施形態に対してベース領域３をコンタクト領域４にできるアクセプタ濃度Ｐ２とするものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【0063】
図６に示すように、本実施形態では、ベース領域３を第１実施形態で説明したコンタクト領域４としても機能できるアクセプタ濃度Ｐ２まで高くしている。このように、ベース領域３をコンタクト領域４のアクセプタ濃度Ｐ２に合せて高くすれば、ベース領域３の表層部をコンタクト領域４として機能させられ、これらを１度に形成することができる。
【0064】
具体的には、図７Ａに示す工程として、ＧａＮ基板１を用意したのち、ＧａＮ基板１の主表面１ａに、ドリフト領域２とコンタクト領域４としても機能するｐ型のベース領域３を順に結晶成長させる。
【0065】
続いて、図７Ｂに示す工程として、図２Ｂに示す工程と同様の手法で、ベース領域３の表面からベース領域３よりも深い位置に至り、ドリフト領域２に達するようにｎ型のＪＦＥＴ領域７を形成する。なお、図７Ｂ～図７Ｅでは、ＧａＮ基板１やドリフト領域２の下方部分については図を省略してある。
【0066】
この後は、図７Ｃ～図７Ｅに示す工程として、図２Ｃ以降と同様の工程を行うことで、縦型パワーＭＯＳＦＥＴを有する半導体装置を製造できる。このように、ベース領域３をコンタクト領域４としても機能させられるアクセプタ濃度Ｐ２とすることで、より半導体装置の製造工程を簡略化できる。勿論、ベース領域３を高いアクセプタ濃度Ｐ２で厚く形成することになるため、ベース領域３の形成工程が難化するが、結晶成長時間を長くするなどで対応すれば良い。
【0067】
（第３実施形態の変形例）
上記第３実施形態でも、第１、第２実施形態と同様、チャネル領域６について、第１チャネル領域６ａがソース領域５から離れ、第２チャネル領域６ｂがソース領域５に接する構造としていた。これに対して、図８に示すように、第３実施形態についても、チャネル領域６の構成を変更し、第１チャネル領域６ａがソース領域５に接した構造としても良い。
上記第３実施形態でも、第１、第２実施形態と同様、チャネル領域６について、第１チャネル領域６ａがソース領域５から離れ、第２チャネル領域６ｂがソース領域５に接する構造としていた。これに対して、図８に示すように、第３実施形態についても、チャネル領域６の構成を変更し、第１チャネル領域６ａがソース領域５に接した構造としても良い。
【0068】
このような構造の場合でも、ソース領域５からのｎ型不純物の横方向拡散によって第１チャネル領域６ａでのしきい値設定が行え、縦型ＭＯＳＦＥＴがノーマリオン化してしまわなければ良い。
【0069】
また、図９に示すように、第２チャネル領域６ｂがチャネル領域６のうちの中央位置に配置され、第２チャネル領域６ｂの両側、つまり第２チャネル領域６ｂよりもソース領域５側やＪＦＥＴ領域７側に第１チャネル領域６ａが分かれて形成されていても良い。この場合でも、ＪＦＥＴ領域７側に位置する第１チャネル領域６ａの方でしきい値設定できれば、ソース領域５側の第１チャネル領域６ａ側にｎ型不純物が横方向拡散していても構わない。
【0070】
（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【0071】
例えば、実施形態では、アクセプタ濃度について、Ｐ１＜Ｐ２、Ｐ４＜Ｐ３＜Ｐ２の関係となるようにしているが必ずしもこの通りの関係出なくても良く、例えばＰ１＜Ｐ３となっていても良い。つまり、Ｐ３については、設定したいしきい値に応じて決まれば良く、Ｐ１とＰ３との大小関係については要求される仕様に応じて決めれば良い。また、Ｐ１とＰ４については、同じであっても良いし、いずれか一方が他方に対して高くなっていても良い。
【0072】
また、上記各実施形態では、チャネル長の方向において、第１チャネル領域６ａの寸法よりも第２チャネル領域６ｂの寸法の方が長くなるようにしているが、第２チャネル領域６ｂの寸法よりも第１チャネル領域６ａの寸法の方が長くなっていても良い。
【0073】
また、上記各実施形態では、半導体素子としてｎチャネルのプレーナ型の縦型ＭＯＳＦＥＴを例に挙げたが、ｎチャネルのプレーナ型のＩＧＢＴであっても良い。ＩＧＢＴは、上記各実施形態に対してＧａＮ基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【符号の説明】
【0074】
１…ＧａＮ基板、２…ドリフト領域、３…ベース領域、４…コンタクト領域
５…ソース領域、６…チャネル領域、６ａ、６ｂ…第１、第２チャネル領域
７…ＪＦＥＴ領域、８…ゲート絶縁膜、９…ゲート電極、１０…ソース電極
１１…ドレイン電極
５…ソース領域、６…チャネル領域、６ａ、６ｂ…第１、第２チャネル領域
７…ＪＦＥＴ領域、８…ゲート絶縁膜、９…ゲート電極、１０…ソース電極
１１…ドレイン電極
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図3A】
【図3B】
【図3C】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図8】
【図9】