(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024157115
(43)【公開日】2024-11-07
(54)【発明の名称】制御装置，制御方法および分散処理システム
(51)【国際特許分類】
G06F 9/50 20060101AFI20241030BHJP
G06T 1/20 20060101ALI20241030BHJP
G06F 15/78 20060101ALI20241030BHJP
【ＦＩ】
G06F9/50 120A
G06T1/20 Z
G06F15/78 560
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2023071252
(22)【出願日】2023-04-25
(71)【出願人】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】110003649
【氏名又は名称】弁理士法人真田特許事務所
(74)【代理人】
【識別番号】100189201
【弁理士】
【氏名又は名称】横田 功
(72)【発明者】
【氏名】児玉 宏喜
(72)【発明者】
【氏名】吉川 隆英
【テーマコード（参考）】
5B057
5B062
【Ｆターム（参考）】
5B057AA06
5B057AA19
5B057CA08
5B057CA12
5B057CA16
5B057CD07
5B057CD12
5B057CE12
5B057CH02
5B057CH14
5B057CH16
5B057DA16
5B057DB02
5B057DB09
5B057DC16
5B062AA03
(57)【要約】
【課題】プログラマブルロジック回路の処理効率を向上させる。
【解決手段】制御装置４は、１以上のプログラマブルロジック回路７の各々が備える書き換え可能な回路領域７０に設定された回路によって実行される複数の処理について、処理間の負荷の不均衡を検出した場合、回路デザインの合成が完了済み且つ配置配線が決定済みである回路ロジックのテンプレート５を複数記憶する記憶領域４０から、予め設定された条件を満たす第１テンプレート５を読み出し、１以上の前記回路領域７０のうちの前記条件を満たす第１回路領域７０に、読み出した前記第１テンプレート５を書き込むことで、前記第１テンプレート５の回路ロジックが実現する第１処理を前記第１回路領域７０に設定する。
【選択図】図３
【解決手段】制御装置４は、１以上のプログラマブルロジック回路７の各々が備える書き換え可能な回路領域７０に設定された回路によって実行される複数の処理について、処理間の負荷の不均衡を検出した場合、回路デザインの合成が完了済み且つ配置配線が決定済みである回路ロジックのテンプレート５を複数記憶する記憶領域４０から、予め設定された条件を満たす第１テンプレート５を読み出し、１以上の前記回路領域７０のうちの前記条件を満たす第１回路領域７０に、読み出した前記第１テンプレート５を書き込むことで、前記第１テンプレート５の回路ロジックが実現する第１処理を前記第１回路領域７０に設定する。
【選択図】図３
【特許請求の範囲】
【請求項1】
１以上のプログラマブルロジック回路の各々が備える書き換え可能な回路領域に設定された回路によって実行される複数の処理について、処理間の負荷の不均衡を検出した場合、回路デザインの合成が完了済み且つ配置配線が決定済みである回路ロジックのテンプレートを複数記憶する記憶領域から、予め設定された条件を満たす第１テンプレートを読み出し、
１以上の前記回路領域のうちの前記条件を満たす第１回路領域に、読み出した前記第１テンプレートを書き込むことで、前記第１テンプレートの回路ロジックが実現する第１処理を前記第１回路領域に設定する、
制御部を備える、制御装置。
１以上の前記回路領域のうちの前記条件を満たす第１回路領域に、読み出した前記第１テンプレートを書き込むことで、前記第１テンプレートの回路ロジックが実現する第１処理を前記第１回路領域に設定する、
制御部を備える、制御装置。
【請求項2】
前記条件は、負荷が増加傾向にある第１処理を、負荷が第１閾値以下である第２処理を実行する前記第１回路領域に書き込むことを示す条件である、
請求項１に記載の制御装置。
請求項１に記載の制御装置。
【請求項3】
前記制御部は、前記複数の処理を実行する複数の論理回路の各々のネットワーク転送量に基づき、前記複数の処理の各々の負荷を算出する、
請求項１又は請求項２に記載の制御装置。
請求項１又は請求項２に記載の制御装置。
【請求項4】
前記制御部は、新たなテンプレートの登録要求の受信に応じて、前記新たなテンプレートを前記記憶領域に登録する、
請求項１又は請求項２に記載の制御装置。
請求項１又は請求項２に記載の制御装置。
【請求項5】
前記制御部は、
情報処理装置から発行された、前記１以上のプログラマブルロジック回路に対する処理要求を取得し、
前記複数のテンプレートの回路ロジックが実現する処理と、前記１以上のプログラマブルロジック回路の各々で動作する処理に対応するテンプレートとを管理する情報に基づき、前記処理要求で要求される処理を実現するテンプレートが動作するプログラマブルロジック回路に、前記処理要求を送信する、
請求項１又は請求項２に記載の制御装置。
情報処理装置から発行された、前記１以上のプログラマブルロジック回路に対する処理要求を取得し、
前記複数のテンプレートの回路ロジックが実現する処理と、前記１以上のプログラマブルロジック回路の各々で動作する処理に対応するテンプレートとを管理する情報に基づき、前記処理要求で要求される処理を実現するテンプレートが動作するプログラマブルロジック回路に、前記処理要求を送信する、
請求項１又は請求項２に記載の制御装置。
【請求項6】
前記条件は、前記不均衡の検出条件と、書込対象のテンプレートと、前記書込対象のテンプレートの書込先の回路領域と、の少なくとも１つを定義し、
前記制御部は、
複数の前記条件を管理する情報から、前記複数の処理の各々の負荷が前記検出条件に合致する前記条件を特定し、
特定した前記条件を満たす前記第１テンプレート及び前記第１回路領域を特定する、
請求項１又は請求項２に記載の制御装置。
前記制御部は、
複数の前記条件を管理する情報から、前記複数の処理の各々の負荷が前記検出条件に合致する前記条件を特定し、
特定した前記条件を満たす前記第１テンプレート及び前記第１回路領域を特定する、
請求項１又は請求項２に記載の制御装置。
【請求項7】
１以上のプログラマブルロジック回路の各々が備える書き換え可能な回路領域に設定された回路によって実行される複数の処理について、処理間の負荷の不均衡を検出した場合、回路デザインの合成が完了済み且つ配置配線が決定済みである回路ロジックのテンプレートを複数記憶する記憶領域から、予め設定された条件を満たす第１テンプレートを読み出し、
１以上の前記回路領域のうちの前記条件を満たす第１回路領域に、読み出した前記第１テンプレートを書き込むことで、前記第１テンプレートの回路ロジックが実現する第１処理を前記第１回路領域に設定する、
処理をコンピュータが実行する、制御方法。
１以上の前記回路領域のうちの前記条件を満たす第１回路領域に、読み出した前記第１テンプレートを書き込むことで、前記第１テンプレートの回路ロジックが実現する第１処理を前記第１回路領域に設定する、
処理をコンピュータが実行する、制御方法。
【請求項8】
１以上のプログラマブルロジック回路と、
制御装置と、を備え、
前記制御装置は、
前記１以上のプログラマブルロジック回路の各々が備える書き換え可能な回路領域に設定された回路によって実行される複数の処理について、処理間の負荷の不均衡を検出した場合、回路デザインの合成が完了済み且つ配置配線が決定済みである回路ロジックのテンプレートを複数記憶する記憶領域から、予め設定された条件を満たす第１テンプレートを読み出し、
１以上の前記回路領域のうちの前記条件を満たす第１回路領域に、読み出した前記第１テンプレートを書き込むことで、前記第１テンプレートの回路ロジックが実現する第１処理を前記第１回路領域に設定する、制御部を備える、
分散処理システム。
制御装置と、を備え、
前記制御装置は、
前記１以上のプログラマブルロジック回路の各々が備える書き換え可能な回路領域に設定された回路によって実行される複数の処理について、処理間の負荷の不均衡を検出した場合、回路デザインの合成が完了済み且つ配置配線が決定済みである回路ロジックのテンプレートを複数記憶する記憶領域から、予め設定された条件を満たす第１テンプレートを読み出し、
１以上の前記回路領域のうちの前記条件を満たす第１回路領域に、読み出した前記第１テンプレートを書き込むことで、前記第１テンプレートの回路ロジックが実現する第１処理を前記第１回路領域に設定する、制御部を備える、
分散処理システム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、制御装置，制御方法および分散処理システムに関する。
【背景技術】
【0002】
近年、ＣＰＵ（Central Processing Unit）等の半導体の性能向上が鈍化しており、半導体の高性能化によるコンピュータの性能向上は限界に近付いている。
【0003】
一方、ＡＩ（Artificial Intelligence）技術やＩｏＴ（Internet of Things）等の発展により処理対象のデータ数が増加しており、コンピュータが実行するアプリケーションには、これまで以上の処理速度及び処理量でタスクを実行することが期待される。
【0004】
アプリケーションの高速化を図る手法の１つとして、ドメイン指向型のアーキテクチャを利用したシステム（以下、「ドメイン指向型システム」と表記する）が挙げられる。ドメイン指向型のアーキテクチャは、適用するアプリケーション領域を絞り、その領域の特性に合わせてハードウェア及びソフトウェアを最適化することで、サーバの性能及び運用性を向上させるアプローチである。
【0005】
ドメイン指向型システムでは、特定の分野における特定の計算に特化したアクセラレータと呼ばれるＡＳＩＣ（Application Specific Integrated Circuit）が利用される。ＡＳＩＣは専用のハードウェアとして製造されるため、利用用途が特定の用途に制限される。これは、ビジネス的に成り立つ見込みのあるアプリケーションでなければ、設計及び製造のコストの観点で、ドメイン指向型システムの適用が困難であることを意味する。
【0006】
アプリケーションへのドメイン指向型システムの適用を容易とするために、書き換え可能なＡＳＩＣとしてＦＰＧＡ（Field-Programmable Gate Array）が注目されている。ＦＰＧＡは、ＰＬＤ（Programmable Logic Device）の一例である。ＰＬＤはプログラマブルロジック回路と称されてもよい。
【0007】
ＦＰＧＡは、回路ロジックが書き込まれる回路領域を備え、リコンフィギャラブル機能により回路領域の回路ロジックの書き換えが可能である。回路ロジックは、ＦＰＧＡに所定の処理を実現させる論理回路の構造を示す情報である。回路領域の回路ロジックの書き換え処理により様々な種類のＡＳＩＣを作成できるため、ドメイン指向型システムにＦＰＧＡを用いることで、設計及び製造のコストと性能とのバランスを取ることができる。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】米国特許出願公開第２０１９／０３３４７７１号明細書
【特許文献2】米国特許出願公開第２０２０／００９９５７９号明細書
【特許文献3】特開２０１５－１８４５４９号公報
【特許文献4】特開２０１８－１３２９８１号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
例えば、１以上のＦＰＧＡに複数の処理を分散して実行させるドメイン指向型システム（分散処理システム）において、複数の処理間の負荷が不均衡である場合、例えば処理Ａの実行要求数が多く、処理Ｂの実行要求数が少ない場合を想定する。
【0010】
このような場合、処理Ｂの回路ロジックが書き込まれたＦＰＧＡでは処理リソースに余裕がある一方、処理Ａの回路ロジックが書き込まれたＦＰＧＡでは、処理リソースの不足により処理Ａの滞留（処理待ち）が発生することがある。このようなＦＰＧＡの処理効率（稼働効率）の低下により、処理Ａの実行要求元のコンピュータでは、処理遅延が発生し得る。
【0011】
そこで、リコンフィギャラブル機能により、処理Ａの回路ロジックを１以上のＦＰＧＡの回路領域に書き込むことで、負荷の不均衡の解消を図ることが考えられる。しかし、ＦＰＧＡの回路ロジックの書き換え処理には時間がかかる。例えば、書き換え処理の工程のうちの合成及び配置配線（Place and Route）には、数日程度の時間がかかることがある。このため、ＦＰＧＡに実行させる処理をリアルタイムに変更することは困難であり、負荷の不均衡が解消できない場合がある。
【0012】
このように、ＦＰＧＡが実行する処理の負荷に応じて、ＦＰＧＡの処理効率が低下する場合があり、これによって実行要求元のコンピュータで処理遅延が発生することがある。
【0013】
１つの側面では、本発明は、プログラマブルロジック回路の処理効率を向上させることを目的の１つとする。
【課題を解決するための手段】
【0014】
１つの側面では、制御装置は、以下の処理を行なう制御部を備えてよい。前記制御部は、１以上のプログラマブルロジック回路の各々が備える書き換え可能な回路領域に設定された回路によって実行される複数の処理について、処理間の負荷の不均衡を検出した場合、回路デザインの合成が完了済み且つ配置配線が決定済みである回路ロジックのテンプレートを複数記憶する記憶領域から、予め設定された条件を満たす第１テンプレートを読み出してよい。また、前記制御部は、１以上の前記回路領域のうちの前記条件を満たす第１回路領域に、読み出した前記第１テンプレートを書き込むことで、前記第１テンプレートの回路ロジックが実現する第１処理を前記第１回路領域に設定してよい。
【発明の効果】
【0015】
１つの側面では、本発明は、プログラマブルロジック回路の処理効率を向上させることができる。
【図面の簡単な説明】
【0016】
【図1】比較例に係るシステムの構成を示すブロック図である。
【図2】ＦＰＧＡに対する回路ロジックの書き込み処理の工程の一例を説明するための図である。
【図3】一実施形態に係るシステムの構成例を示すブロック図である。
【図4】一実施形態に係るシステムのハードウェア構成例を示すブロック図である。
【図5】一実施形態に係る最適化装置のソフトウェア構成例を示すブロック図である。
【図6】判定条件管理情報の一例を示す図である。
【図7】判定部による判定処理の一例を説明するための図である。
【図8】ＦＰＧＡ管理情報の一例を示す図である。
【図9】テンプレート管理情報の一例を示す図である。
【図10】一実施形態に係るシステムの動作例を説明するシーケンス図である。
【図11】ＦＰＧＡ管理情報の更新例を示す図である。
【図12】テンプレート管理情報の更新例を示す図である。
【図13】判定条件管理情報の更新例を示す図である。
【発明を実施するための形態】
【0017】
以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形又は技術の適用を排除する意図はない。例えば、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。なお、以下の説明で用いる図面において、同一符号を付した部分は、特に断らない限り、同一若しくは同様の部分を表す。
【0018】
〔Ａ〕比較例
図１は、比較例に係るシステム１００の構成を示すブロック図である。システム１００は、例示的に、複数（図１の例ではｎ台：ｎは２以上の整数）のカメラ１１０（カメラ＃０～＃ｎ－１），ホストＰＣ（Personal Computer）１２０，インターフェイス１３０，及び１以上（図１の例では４台）のＦＰＧＡ１４０（ＦＰＧＡ群）を備える。
図１は、比較例に係るシステム１００の構成を示すブロック図である。システム１００は、例示的に、複数（図１の例ではｎ台：ｎは２以上の整数）のカメラ１１０（カメラ＃０～＃ｎ－１），ホストＰＣ（Personal Computer）１２０，インターフェイス１３０，及び１以上（図１の例では４台）のＦＰＧＡ１４０（ＦＰＧＡ群）を備える。
【0019】
ホストＰＣ１２０は、複数のカメラ１１０により撮像された撮像画像を用いて、自動運転又は防犯システム等で用いられるＡＩ処理を実行する。ＡＩ処理は、例えば、物体検出処理等の画像認識処理であってよい。ＡＩ処理には、撮像画像そのものではなく、撮像画像に対してエッジ抽出処理，二値化処理等の前処理（画像処理）が施された画像が入力される。
【0020】
前処理は、ホストＰＣ１２０での実行負荷が高い処理である。このため、ホストＰＣ１２０が前処理を実行する場合、処理遅延が発生する。そこで、比較例に係るシステム１００では、前処理の実行をホストＰＣ１２０からＦＰＧＡ１４０にオフロードする。
【0021】
例えば、ホストＰＣ１２０は、インターフェイス１３０、又は、ＦＰＧＡ１４０の図示しないＩＯ（Input / Output）ポートと繋がる高速な通信路を介して、撮像画像をＦＰＧＡ１４０に出力する。そして、ホストＰＣ１２０は、ＦＰＧＡ１４０より高速に実行された前処理の結果を取得し、当該結果を用いてＡＩ処理を行なう。
【0022】
ＦＰＧＡ１４０は、回路ロジックを書き換え可能な回路領域を備え、回路領域に設定された回路によって所定の処理を実行する。以下、ＦＰＧＡ１４０を区別する場合にはＦＰＧＡ＃０～＃３（図１参照）と表記する。例えば、ＦＰＧＡ＃０～＃３のそれぞれは、以下の処理を行なってよい。
【0023】
ＦＰＧＡ＃０：処理Ａ：解像度４Ｋの撮像画像に対するエッジ抽出処理
ＦＰＧＡ＃１：処理Ｂ：解像度ＨＲ（High Resolution）の撮像画像に対するエッジ抽出処理
ＦＰＧＡ＃２：処理Ｃ：解像度ＳＴＤ（Standard）の撮像画像に対するエッジ抽出処理
ＦＰＧＡ＃３：処理Ｄ：二値化処理
ＦＰＧＡ＃１：処理Ｂ：解像度ＨＲ（High Resolution）の撮像画像に対するエッジ抽出処理
ＦＰＧＡ＃２：処理Ｃ：解像度ＳＴＤ（Standard）の撮像画像に対するエッジ抽出処理
ＦＰＧＡ＃３：処理Ｄ：二値化処理
【0024】
図１の例では、撮像画像が解像度別にＦＰＧＡ＃０～＃２に入力される。ＦＰＧＡ＃０～＃２（処理Ａ～処理Ｃ）のそれぞれにより撮像画像から抽出されたエッジは、ＦＰＧＡ＃３に入力され、ＦＰＧＡ＃３（処理Ｄ）により二値化される。二値化された画像データは、前処理の処理結果としてホストＰＣ１２０に出力される。
【0025】
処理Ａ～処理Ｃは、いずれも撮像画像に対するエッジ抽出処理であるが、扱うことのできる解像度（最大解像度）が互いに異なる。図１の例では、システム１００は、同じエッジ抽出処理を解像度別にＦＰＧＡ＃０～＃２に実行させるため、冗長な構成となり易い。
【0026】
また、ＦＰＧＡ１４０の書き換え可能な回路領域に設定される回路の規模は、当該回路が実行する処理Ａ～処理Ｄの内容によって異なる。図１の符号１４１に、処理Ａ～処理Ｄのそれぞれの回路規模を枠の大きさによって示す。
【0027】
例えば、処理Ａ～処理Ｃのエッジ抽出処理は、解像度が高いほど回路規模１４１は大きくなる。図１の例では、扱うことのできる解像度の高い順に、処理Ａ（４Ｋ），処理Ｂ（ＨＲ），処理Ｃ（ＳＴＤ）であり、回路規模１４１の大きい順に、処理Ａ，処理Ｂ，処理Ｃである。なお、処理Ｄは、処理Ａ～処理Ｃのそれぞれから順次出力される処理結果を利用した処理であり、最大で４Ｋの解像度の撮像画像に基づくエッジが入力されるため、処理Ａの回路規模に合わせた回路規模１４１を示している。
【0028】
このため、例えば、リコンフィギャラブル機能により、各ＦＰＧＡ１４０の回路を変更する場合、各ＦＰＧＡ１４０の書き換え可能な回路領域の空き領域のサイズと、各処理の回路規模１４１とに基づき、適切な処理の組み合わせを決定することが重要である。
【0029】
次に、ＦＰＧＡ１４０に対する回路ロジックの書き換え（書き込み）処理、すなわち回路の設定処理について説明する。図２は、ＦＰＧＡ１４０に対する回路ロジックの書き込み処理の工程の一例を説明するための図である。
【0030】
図２に示すように、開発者は、ＨＤＬ（Hardware Description Language）等の言語で回路ロジックのデザインを開発環境に入力し（工程Ｐ１）、論理合成ツールを用いてデザイン合成を行なう（工程Ｐ２）。このとき、開発者は、デザインの論理検証を行なうことで（工程Ｐ３）、デザイン検証を行ない、デザイン合成を完了する。
【0031】
開発者は、デザイン合成の完了後、ＦＰＧＡ１４０上に論理回路を組み込むためのデザイン実装を行なう（工程Ｐ４）。
【0032】
例えば、開発者は、書き換え可能な回路領域上に実装する各機能の最適化（工程Ｐ４１），最適化した各機能の回路領域上への配置，配線（Place and Route）（工程Ｐ４２）を行なう。このとき、開発者は、静的タイミング解析（工程Ｐ５），バックアノテーション（工程Ｐ６）によるタイミング検証（工程Ｐ７）を行ない、配置，配線を決定する。
【0033】
そして、開発者は、決定した配置，配線に基づき、回路領域に回路を書き込む（プログラムする）ためのビットストリームを作成する（工程Ｐ４３）。
【0034】
開発者は、ビットストリームをＦＰＧＡ１４０にダウンロードする（工程Ｐ８）。例えば、開発者は、ＪＴＡＧ（Joint Test Action Group）等の規格に準拠したインターフェイスを介して、ＦＰＧＡ１４０の外部記憶装置にビットストリームを書き込む。工程Ｐ８は、ＦＰＧＡ１４０のコンフィグレーション，論理回路の書き込み等と称されてもよい。
【0035】
外部記憶装置に書き込まれたビットストリームは、ＦＰＧＡ１４０の起動時やリコンフィギャラブル機能の実行時に外部記憶装置から読み出され、ＦＰＧＡ１４０の書き換え可能な回路領域に書き込まれる。なお、開発者は、回路領域へのビットストリームの書き込み後に、実機検証を行なう（工程Ｐ９）。これにより、ＦＰＧＡ１４０への回路の設定が完了する。
【0036】
例えば、ＦＰＧＡ１４０が実行する処理Ａ～処理Ｄ間に負荷の不均衡が発生した場合、ＦＰＧＡ１４０の稼働効率が悪化するため、ホストＰＣ１２０によるＡＩ処理の実行に遅延が生じ得る。このような不均衡を解消するために、例えば、負荷の高い処理を実行する回路を、負荷の低い処理を実行する回路が設定されたＦＰＧＡ１４０の回路領域に設定することで、負荷の不均衡の解消を図ることが考えられる。
【0037】
しかし、上述したように、書き換え処理の工程のうちの合成，配置，配線（例えば図２の工程Ｐ２及びＰ４２）には、数日程度の時間がかかることがある。このため、ＦＰＧＡ１４０に実行させる処理をリアルタイムに変更することは困難である。
【0038】
そこで、一実施形態では、ＦＰＧＡの処理効率を向上させる手法の一例を説明する。
【0039】
〔Ｂ〕一実施形態に係るシステムの説明
図３は、一実施形態に係るシステム１の構成例を示すブロック図である。システム１は、分散処理システム又は情報処理システムの一例である。システム１は、例示的に、複数（図３の例ではｎ台）のカメラ２（カメラ＃０～＃ｎ－１），ホストＰＣ３，最適化装置４，インターフェイス６，及び１以上（図３の例では４台）のＦＰＧＡ７（ＦＰＧＡ群）を備える。
図３は、一実施形態に係るシステム１の構成例を示すブロック図である。システム１は、分散処理システム又は情報処理システムの一例である。システム１は、例示的に、複数（図３の例ではｎ台）のカメラ２（カメラ＃０～＃ｎ－１），ホストＰＣ３，最適化装置４，インターフェイス６，及び１以上（図３の例では４台）のＦＰＧＡ７（ＦＰＧＡ群）を備える。
【0040】
一実施形態に係るシステム１は、ＡＩ処理の前処理である複数の処理をＦＰＧＡ７に実行させるものとする。前処理は、例えば、画像に対するエッジ抽出処理，抽出されたエッジに基づく二値化処理等を含んでよい。なお、ＦＰＧＡ７が実行する複数の処理は、ＡＩ処理の前処理に限定されるものではなく、種々の処理が含まれてよい。
【0041】
カメラ２は、所定の撮像領域を撮像して撮像画像を出力する撮像装置の一例である。複数のカメラ２の各々は、互いに異なる解像度の撮像画像を出力してもよい。
【0042】
ホストＰＣ３は、情報処理装置又はコンピュータの一例であり、カメラ２により撮像された撮像画像に対するＡＩ処理を行なうＡＩ処理エンジン３０を備える。ホストＰＣ３は、例えば、前処理をＦＰＧＡ７にオフロードし、ＦＰＧＡ７による前処理の処理結果に基づき、ＡＩ処理エンジン３０によりＡＩ処理を行なう。
【0043】
例えば、ホストＰＣ３は、カメラ２から撮像画像を取得すると、取得した撮像画像を含む前処理の実行要求（処理要求）を送信してよい。実行要求は、例えば、最適化装置４が取得可能な態様で送信されてよい。ＡＩ処理は、例えば、物体検出処理等の画像認識処理であってよく、自動運転又は防犯システム等で用いられてよい。
【0044】
なお、ホストＰＣ３及び最適化装置４と、ＦＰＧＡ７のＩＯポートとの間は、通信路１ａによって相互に通信可能に接続されてよい。通信路１ａは、前処理の実行要求及び実行結果の伝送，回路領域７０への通信路１ａの書き込み等の処理に利用されてよい。例えば、ホストＰＣ３は、ネットワーク又は通信路１ａを介して、実行要求を最適化装置４に送信してもよい。なお、ホストＰＣ３は、インターフェイス６を介して、ＦＰＧＡ７から前処理の実行結果を受信してもよい。
【0045】
ＦＰＧＡ７は、書き換え可能な回路領域７０を備えてよく、回路領域７０に設定された論理回路によって所定の処理を実行する。以下、ＦＰＧＡ７を区別する場合にはＦＰＧＡ＃０～＃３（図３参照）と表記する。例えば、ＦＰＧＡ＃０～＃３は、それぞれ、上述した処理Ａ～処理Ｄを実行してよい。図３には各処理の回路規模を符号７１で示す。
【0046】
最適化装置４は、情報処理装置又はコンピュータの一例であり、ＦＰＧＡ７の処理効率を向上させるOptimizerである。最適化装置４は、例えば、ホストＰＣ３とＦＰＧＡ７との間に、各々と通信可能に設けられてよい。
【0047】
例えば、最適化装置４は、論理プール４０を備えてよい。論理プール４０は、記憶領域の一例であり、回路デザインの合成が完了済み且つ配置配線が決定済みである回路ロジックのテンプレート５を複数記憶してよい。テンプレート５は、回路ロジックの情報であり、一例として、ビットストリームであってよい。
【0048】
最適化装置４は、１以上のＦＰＧＡ７の各々が備える書き換え可能な回路領域７０に設定された回路によって実行される複数の処理について、処理間の負荷の不均衡を検出した場合、予め設定された条件を満たす第１テンプレートを論理プール４０から読み出す。第１テンプレートは、例えば、負荷の高い（一例として、滞留している）処理を実行する回路のテンプレート５であってよい。
【0049】
最適化装置４は、１以上の回路領域７０のうちの条件を満たす第１回路領域７０に、読み出した第１テンプレート５を書き込むことで、第１テンプレート５の回路ロジックが実現する第１処理を第１回路領域７０に設定する。
【0050】
近年のＦＰＧＡ７は、専用機能の他に、ＩＯ，ネットワーク等の様々な機能が統合されている。ＦＰＧＡ７に搭載された機能のうちの専用機能部分のみの書き換えは、書き込む論理回路が準備されていれば、数ミリ秒で書き換えることができ、応用の幅が広い。
【0051】
一実施形態では、この点に着目し、ＦＰＧＡ７に設定可能な回路のテンプレート５を予め用意しておくことで、最適化装置４は、処理間の負荷の不均衡を解消するための回路領域７０への論理回路の設定を、リアルタイム又は略リアルタイムに行なうことができる。これにより、ＦＰＧＡ７に実行させる処理を最適化することができ、ＦＰＧＡ７の処理効率を向上させることができる。
【0052】
【0053】
図４に示すように、カメラ２とホストＰＣ３との間，ホストＰＣ３と最適化装置４との間は、それぞれ、例えば、ＬＡＮ（Local Area Network），インターネット等のネットワークを介して相互に通信可能に接続されてよい。
【0054】
インターフェイス６としては、例えば、ＰＣＩｅ（Peripheral Component Interconnect-express）又はＣＸＬ（Compute Express Link）等の規格に準拠したインターコネクトが挙げられる。例えば、インターフェイス６は、ＰＣＩｅ又はＣＸＬに対応したアダプタ（コネクタ）であってよい。また、インターフェイス６は、当該アダプタに加えて、ホストＰＣ３と１以上のＦＰＧＡ７の各々との間の通信（接続）のスイッチングを行なうＰＣＩｅスイッチ又はＣＸＬスイッチを備えてもよい。
【0055】
また、図４に示すように、ホストＰＣ３とＦＰＧＡ７との間，最適化装置４とＦＰＧＡ７との間は、それぞれ、ＦＰＧＡ７のＩＯポートの規格に準拠した高速な通信路１ａを介して、相互に通信可能に接続されてよい。
【0056】
一実施形態に係るホストＰＣ３及び最適化装置４の少なくとも一方は、物理サーバであってもよいし、仮想サーバ（ＶＭ：Virtual Machine）であってもよい。また、ホストＰＣ３の機能及び最適化装置４の機能の少なくとも一方は、１台のコンピュータにより実現されてもよいし、２台以上のコンピュータにより実現されてもよい。
【0057】
一実施形態に係るホストＰＣ３の機能及び最適化装置４の機能は、いずれも同様のハードウェア（ＨＷ）構成を備えるコンピュータにより実現されてよい。以下、ホストＰＣ３及び最適化装置４のＨＷ構成を、代表して最適化装置４を例に挙げて説明する。
【0058】
【0059】
図４に示すように、最適化装置４は、ＨＷ構成として、例示的に、プロセッサ４ａ，グラフィック処理装置４ｂ，メモリ４ｃ，記憶部４ｄ，ＩＦ（Interface）部４ｅ，ＩＯ部４ｆ，読取部４ｇを備えてよい。
【0060】
プロセッサ４ａは、種々の制御や演算を行なう演算処理装置の一例である。プロセッサ４ａは、最適化装置４内の各ブロックとバス４ｊで相互に通信可能に接続されてよい。なお、プロセッサ４ａは、複数のプロセッサを含むマルチプロセッサであってもよいし、複数のプロセッサコアを有するマルチコアプロセッサであってもよく、或いは、マルチコアプロセッサを複数有する構成であってもよい。
【0061】
プロセッサ４ａとしては、例えば、ＣＰＵ，ＭＰＵ，ＡＰＵ，ＤＳＰ，ＡＳＩＣ，ＦＰＧＡ等の集積回路（ＩＣ）が挙げられる。なお、プロセッサ４ａとして、これらの集積回路の２以上の組み合わせが用いられてもよい。ＭＰＵはMicro Processing Unitの略称である。ＡＰＵはAccelerated Processing Unitの略称である。ＤＳＰはDigital Signal Processorの略称である。
【0062】
グラフィック処理装置４ｂは、ＩＯ部４ｆのうちのモニタ等の出力装置に対する画面表示制御を行なう。また、グラフィック処理装置４ｂは、機械学習モデルを利用した機械学習処理及び推論処理を実行するアクセラレータとしての構成を有してもよい。グラフィック処理装置４ｂとしては、種々の演算処理装置、例えば、ＧＰＵ（Graphics Processing Unit），ＡＰＵ，ＤＳＰ，ＡＳＩＣ又はＦＰＧＡ等の集積回路（ＩＣ）が挙げられる。
【0063】
メモリ４ｃは、種々のデータやプログラム等の情報を格納するハードウェアの一例である。メモリ４ｃとしては、例えばＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリ，ＰＭ（Persistent Memory）等の不揮発性メモリ、の一方又は双方が挙げられる。
【0064】
記憶部４ｄは、種々のデータやプログラム等の情報を格納するハードウェアの一例である。記憶部４ｄとしては、ＨＤＤ（Hard Disk Drive）等の磁気ディスク装置，ＳＳＤ等の半導体ドライブ装置，不揮発性メモリ等の各種記憶装置が挙げられる。不揮発性メモリとしては、例えば、フラッシュメモリ，ＳＣＭ（Storage Class Memory），ＲＯＭ（Read Only Memory）等が挙げられる。
【0065】
記憶部４ｄは、最適化装置４の各種機能の全部若しくは一部を実現するプログラム４ｈ（制御プログラム）を格納してよい。
【0066】
例えば、最適化装置４のプロセッサ４ａは、記憶部４ｄに格納されたプログラム４ｈをメモリ４ｃに展開して実行することにより、後述する最適化装置４（例えば、図５に示す制御部４８）としての機能を実現できる。
【0067】
ＩＦ部４ｅは、ホストＰＣ３と最適化装置４との間，最適化装置４とＦＰＧＡ７との間等の接続及び通信の制御等を行なう通信ＩＦの一例である。例えば、ＩＦ部４ｅは、イーサネット（登録商標），インフィニバンド，ミリネット，ＰＣＩｅ，ＣＸＬ，ＦＰＧＡ７のＩＯポート等の種々の通信規格に準拠したアダプタを含んでよい。当該アダプタは、無線及び有線の一方又は双方の通信方式に対応してよい。また、当該アダプタは、例えば、ＦＣ（Fibre Channel）等の光通信に準拠してもよい。
【0068】
なお、プログラム４ｈは、当該通信ＩＦを介して、図示しないネットワークから最適化装置４にダウンロードされ、記憶部４ｄに格納されてもよい。
【0069】
ＩＯ部４ｆは、入力装置及び出力装置の一方又は双方を含んでよい。入力装置としては、例えば、キーボード，マウス，タッチパネル等が挙げられる。出力装置としては、例えば、モニタ，プロジェクタ，プリンタ等の表示装置が挙げられる。また、ＩＯ部４ｆは、入力装置及び出力装置が一体となったタッチパネル等を含んでもよい。出力装置は、グラフィック処理装置４ｂに接続されてもよい。
【0070】
読取部４ｇは、記録媒体４ｉに記録されたデータやプログラムの情報を読み出すリーダの一例である。読取部４ｇは、記録媒体４ｉを接続可能又は挿入可能な接続端子又は装置を含んでよい。読取部４ｇとしては、例えば、ＵＳＢ（Universal Serial Bus）等に準拠したアダプタ，記録ディスクへのアクセスを行なうドライブ装置，ＳＤカード等のフラッシュメモリへのアクセスを行なうカードリーダ等が挙げられる。なお、記録媒体４ｉにはプログラム４ｈが格納されてもよく、読取部４ｇが記録媒体４ｉからプログラム４ｈを読み出して記憶部４ｄに格納してもよい。
【0071】
記録媒体４ｉとしては、例示的に、磁気／光ディスクやフラッシュメモリ等の非一時的なコンピュータ読取可能な記録媒体が挙げられる。磁気／光ディスクとしては、例示的に、フレキシブルディスク，ＣＤ（Compact Disc），ＤＶＤ（Digital Versatile Disc），ブルーレイディスク，ＨＶＤ（Holographic Versatile Disc）等が挙げられる。フラッシュメモリとしては、例示的に、ＵＳＢメモリやＳＤカード等の半導体メモリが挙げられる。
【0072】
上述した最適化装置４のハードウェア構成は例示である。従って、最適化装置４内でのハードウェアの増減（例えば任意のブロックの追加や削除）、分割、任意の組み合わせでの統合、又は、バスの追加若しくは削除等は適宜行なわれてもよい。例えば、最適化装置４は、ＩＯ部４ｆ及び読取部４ｇ等を省略してもよい。
【0073】
また、ホストＰＣ３は、最適化装置４と同様のＨＷ構成を備えてよい。例えば、ホストＰＣ３のプロセッサ４ａは、記憶部４ｄに格納されたプログラム４ｈをメモリ４ｃに展開して実行することにより、ホストＰＣ３としての機能を実現できる。
【0074】
〔Ｄ〕ソフトウェア構成例
図５は、一実施形態に係る最適化装置４のソフトウェア構成例を示すブロック図である。図５に示すように、最適化装置４は、例示的に、メモリ部４１，通信部４２，情報収集部４３，判定部４４，読出部４５，書込部４６及び更新部４７を備えてよい。通信部４２，情報収集部４３，判定部４４，読出部４５，書込部４６及び更新部４７は、制御部４８の一例である。
図５は、一実施形態に係る最適化装置４のソフトウェア構成例を示すブロック図である。図５に示すように、最適化装置４は、例示的に、メモリ部４１，通信部４２，情報収集部４３，判定部４４，読出部４５，書込部４６及び更新部４７を備えてよい。通信部４２，情報収集部４３，判定部４４，読出部４５，書込部４６及び更新部４７は、制御部４８の一例である。
【0075】
メモリ部４１は、記憶領域の一例であり、最適化装置４が利用する種々のデータを記憶する。メモリ部４１は、例えば、最適化装置４のメモリ４ｃ及び記憶部４ｄ（図４参照）のうちの一方又は双方が有する記憶領域により実現されてもよい。
【0076】
図５に示すように、メモリ部４１は、例示的に、論理プール領域４１ａ，判定条件管理情報４１ｂ，ＦＰＧＡ管理情報４１ｃ及びテンプレート管理情報４１ｄを記憶可能であってよい。判定条件管理情報４１ｂ，ＦＰＧＡ管理情報４１ｃ及びテンプレート管理情報４１ｄは、それぞれ、判定条件，ＦＰＧＡ７，テンプレート５を管理する情報の一例である。
【0077】
論理プール領域４１ａは、論理プール４０（図３参照）として確保された記憶領域である。なお、論理プール領域４１ａのうち、論理プール４０として複数のテンプレート５を格納する記憶領域は、記憶部４ｄの記憶領域により実現されてもよい。また、論理プール領域４１ａのうち、ＦＰＧＡ７に書き込むために論理プール４０から選択された（記憶部４ｄから読み出された）テンプレート５を格納する記憶領域は、メモリ４ｃの記憶領域により実現されてもよい。
【0078】
以下、論理プール４０に格納されるテンプレート５について説明する。例えば、ホストＰＣ３（ＡＩ処理エンジン３０）が、自動運転等に用いられるカメラ２からの撮像画像を収集してＡＩ処理を行なう場合を想定する。
【0079】
複数のカメラ２の性能差，昼夜等の撮像環境による撮像画像の差異等を吸収するために、撮像画像には、前処理が実行される。前処理は、間引き，輝度補正，射影変換，歪補正，エッジ抽出等、ＡＩ処理の内容によって様々である。
【0080】
これらの処理は、最大解像度に合わせて実行される。このため、解像度ごとに処理パイプラインが形成され、処理パイプラインごとにＦＰＧＡ７の処理が行なわれる。処理パイプラインに含まれる処理、換言すれば、ＦＰＧＡ７が実行する処理としては、例えば、以下の一連の処理が挙げられる。
処理パイプライン：間引き→輝度補正→歪処理→エッジ抽出
処理パイプライン：間引き→輝度補正→歪処理→エッジ抽出
【0081】
１つの処理パイプラインで処理できる入力映像数（チャンネル数）は、解像度が高くなるにつれて少なくなる。前処理に入力される撮像画像の解像度としては、例えば、降順に、８Ｋ（7680×4320），４Ｋ（3840×2160），ＷＱＨＤ（2560×1440），ＦＨＤ（1920×1080），ＷＸＧＡ＋＋(1600×900），ＨＤ（1280×720）等のバリエーションがある。各解像度の括弧内の数字は、横×縦のピクセル数を示す。
【0082】
このように、解像度が高いほど処理パイプライン数が増加するため、ＦＰＧＡ７の回路領域７０に書き込まれる論理回路の回路規模は、解像度が高いほど大きくなる。以下の説明では、図４に示すＦＰＧＡ＃０～＃２のそれぞれにより実行される処理パイプライン（処理Ａ～処理Ｃ）のうち、処理Ａは４Ｋ用，処理ＢはＷＱＨＤ用，処理ＣはＦＨＤ用であるものとする。
【0083】
論理プール４０は、これらの処理Ａ～処理Ｃを含む複数の処理の各々について、合成（図２の工程Ｐ２）及び配置配線（図２の工程Ｐ４２）が完了して生成されたビットストリーム（図２の工程Ｐ４３）を、予め格納してよい。図３には、処理Ａ～処理Ｇの各々を実行する論理回路のテンプレート５が論理プール４０に格納されている。
【0084】
通信部４２は、ＩＦ部４ｅ（図４参照）を用いて、ホストＰＣ３及びＦＰＧＡ７の各々との間で種々の通信を行なう。
【0085】
情報収集部４３は、通信部４２を介して、ホストＰＣ３及びＦＰＧＡ７の各々から情報を収集する。
【0086】
例えば、情報収集部４３は、システム監視ツールを利用して、通信路１ａを介してＦＰＧＡ７の稼働状況を監視してよい。一例として、情報収集部４３は、システム監視ツールにより各ＦＰＧＡ７のネットワーク転送量を取得してよい。システム監視ツールによる各ＦＰＧＡ７のネットワーク転送量の取得は、例えば、情報収集部４３（及び後述する判定部４４）が各ＦＰＧＡ７に送信する情報（データ）量を計測することにより行なわれてもよい。そして、情報収集部４３は、取得したネットワーク転送量と、各ＦＰＧＡ７が最大の入力映像数（チャンネル数）で動作するときの最大ネットワーク転送量とを比較することで、各ＦＰＧＡ７の処理量を算出してよい。
【0087】
情報収集部４３により算出される処理量は、負荷の一例であり、稼働状況の監視結果の一例である。例えば、処理量は、最大ネットワーク転送量に対する現在のネットワーク転送量の割合であってよい。最大ネットワーク転送量は、例えば、事前に計測されてよい。なお、各ＦＰＧＡ７のネットワーク転送量は、例えば、システム監視ツールにより、所定時間（例えば5秒）ごとに取得されてよい。
【0088】
なお、ここまで、各ＦＰＧＡ７には、単一の種類の処理（処理Ａ～処理Ｃのいずれか：図３参照）を実行する論理回路が設定されている場合を前提として、ＦＰＧＡ７の処理量を算出する例を説明した。
【0089】
一実施形態に係る手法によれば、各ＦＰＧＡ７には、２種類以上の処理を実行する論理回路が設定され得る。このような場合、情報収集部４３は、ＦＰＧＡ７で動作する処理（テンプレート５）の種類ごとのネットワーク転送量を取得してもよい。処理の種類ごとのネットワーク転送量とは、例えば、当該処理を実行する論理回路のネットワーク転送量であってよい。
【0090】
例えば、情報収集部４３は、各処理が最大の入力映像数（チャンネル数）で動作するときの最大ネットワーク転送量に対する、取得した処理の種類ごとのネットワーク転送量の割合を、各処理の処理量として算出してよい。このように、情報収集部４３は、処理量の算出にネットワーク転送量を用いることで、論理回路の実際の稼働状況に基づく正確な負荷を推定することができる。
【0091】
また、例えば、情報収集部４３は、ホストＰＣ３から前処理の実行要求を取得（受信）してよい。一例として、情報収集部４３は、ホストＰＣ３から通信路１ａを介して送信された実行要求をＩＦ部４ｅ（通信ＩＦ）により取得してもよい。なお、ホストＰＣ３は、実行要求の送信態様を変更できる場合、ＬＡＮ等のネットワーク経由で最適化装置４に実行要求を送信してもよい。この場合、情報収集部４３は、当該ネットワーク経由でＩＦ部４ｅ（通信ＩＦ）により実行要求を取得してもよい。
【0092】
なお、情報収集部４３は、ＦＰＧＡ７の処理量の算出に、ホストＰＣ３から受信する実行要求の数を用いてもよい。一例として、情報収集部４３は、所定期間内にＦＰＧＡ７が処理可能な実行要求の最大数に対する、所定期間にホストＰＣ３から当該ＦＰＧＡ７に発行された実行要求の数の割合を、ＦＰＧＡ７の処理量として算出してもよい。
【0093】
判定部４４は、ＦＰＧＡ７の稼働状況の監視結果に基づき、ＦＰＧＡ群における複数の処理間の不均衡の発生を判定し、複数の処理間の不均衡を検出した場合、所定の条件に合致するテンプレート５を、所定の条件に合致する回路領域７０に設定すると判定する。
【0094】
所定の条件とは、複数のポリシーのうちの、稼働状況の監視結果が示す状態が合致するポリシーに従った条件である。
【0095】
【0096】
「条件名」は、判定条件のエントリの識別情報の一例である。「判定条件（ポリシー）」は、処理の不均衡を解消するための種々のアプローチであり、例えば、「効率化」や「省電力」等の手法（観点）である。「詳細」は、判定条件のアプローチを達成するための具体的な条件であり、例えば、不均衡の状態（検出条件），書込対象のテンプレート５の情報（読み出す処理の条件），テンプレート５の書込先のＦＰＧＡ７の情報（書き込み先の条件）のうちの少なくとも１種類を定義してよい。
【0097】
判定部４４は、監視結果と判定条件管理情報４１ｂとを比較し、監視結果が検出条件と一致する場合に、当該エントリの読み出す処理の条件と一致するテンプレート５を、書き込み先の条件と一致するＦＰＧＡ７に書き込むと判定してよい。そして、判定部４４は、判定結果を読出部４５及び書込部４６に通知する。
【0098】
図７は、判定部４４による判定処理の一例を説明するための図である。図７の符号Ａ１に示すように、ＦＰＧＡ＃０～＃２のうちの、処理Ａを実行するＦＰＧＡ＃０の処理量が５０％以下、且つ、ＦＰＧＡ＃１及び＃２の処理量が増加傾向にある場合を想定する。ＦＰＧＡ＃１又は＃２が実行する処理Ｂ又は処理Ｃは、第１処理の一例であり、ＦＰＧＡ＃０が実行する処理Ａは、第２処理の一例である。
【0099】
なお、上記判定条件において、５０％は、第１閾値の一例である。増加傾向とは、例えば、情報収集部４３が今回算出した処理量が、過去ｍ回（ｍは１以上の整数）に算出した処理量（例えば平均又は加重平均）から第２閾値以上増加していることを意味してよい。第２閾値は、数％～数十％等の割合であってもよいし、所定の値であってもよい。
【0100】
この場合、判定部４４は、判定条件管理情報４１ｂのエントリ（条件名）Ｒ１又はＲ２に従い、ＦＰＧＡ＃１の処理Ｂ又はＦＰＧＡ＃２の処理Ｃを、ＦＰＧＡ＃０の回路領域７０の第２論理パーティションに書き込むと判定する。ＦＰＧＡ＃０の回路領域７０（第２論理パーティション）は、第１回路領域の一例である。このような判定により、処理量が増加傾向にある（処理が滞っている）処理Ｂ又は処理Ｃのテンプレート５を、処理リソースに空きのあるＦＰＧＡ＃０の回路領域７０に設定することができる（図７の符号Ａ２から符号Ａ３への変化参照）。
【0101】
なお、監視結果が検出条件と一致するエントリが判定条件管理情報４１ｂに複数存在する場合、判定部４４は、ポリシーの優先度に従い、優先度が最も高いポリシーを選択してもよい。ポリシーの優先度（降順）としては、例えば、エントリ（条件名）の降順，検出条件の厳しさ（条件数が多い，処理量の割合が低い等）の降順，或いは管理者による事前の指定等が挙げられる。
【0102】
判定部４４としては、例えば、最適化ソルバー等のアプリケーションの機能によって実現されてもよいし、Deep Learning等の手法により訓練された機械学習モデルによって実現されてよい。機械学習モデルは、例えば、監視結果を入力された場合に、検出条件に応じて、読み出す処理の条件及び書き込み先の条件を出力するように訓練されてよい。
【0103】
なお、判定部４４は、システム１（又はＦＰＧＡ７）の起動時に、ＦＰＧＡ７の各々に初回に書き込むテンプレート５を特定し、読出部４５及び書込部４６に通知してもよい。初回に書き込むテンプレート５は、システム１の管理者又はユーザから指定されてもよいし、初回に書き込むテンプレート５を選択するための判定条件が判定条件管理情報４１ｂに設定されていてもよい。
【0104】
また、判定部４４は、ＦＰＧＡ管理情報４１ｃ及びテンプレート管理情報４１ｄを参照して、ホストＰＣ３から送信された実行要求の転送先のＦＰＧＡ７を、当該実行要求を処理する適切なＦＰＧＡ７に振り分ける。
【0105】
図８は、ＦＰＧＡ管理情報４１ｃの一例を示す図である。図８に示すように、ＦＰＧＡ管理情報４１ｃは、「ＦＰＧＡ番号」，「論理パーティション数」，「論理パーティションサイズ」，「動作しているテンプレート番号」の項目を含んでよい。
【0106】
「ＦＰＧＡ番号」は、ＦＰＧＡ７の識別情報の一例である。「論理パーティション数」は、ＦＰＧＡ７の回路領域７０に設定される論理パーティションの数である。論理パーティションは、ＦＰＧＡ７の起動時等のタイミングで回路領域７０を論理的に区分けすることで得られてもよいし、回路領域７０に設定される処理（書き込まれるテンプレート５）の数及びサイズに合わせて動的に設定されてもよい。
【0107】
「論理パーティションサイズ」は、論理パーティション部分の領域サイズである。領域サイズの単位は任意である。例えば、論理パーティションサイズとしては、回路領域７０の領域サイズに対する論理パーティション部分の領域サイズの割合に関する指標，論理パーティション部分の実際の面積（例えば論理パーティションに含まれるＬＢ（Logical Block）の数）に関する指標等が用いられてもよい。図８の例では、１つのＦＰＧＡ７あたりの論理パーティションサイズの最大値（すなわち回路領域７０の領域サイズ）が200であるものとする。
【0108】
「動作しているテンプレート番号」は、回路領域７０の論理パーティションに設定されているテンプレート５の識別情報の一例であり、ＦＰＧＡ７で動作する処理に対応するテンプレート５を示す。
【0109】
図９は、テンプレート管理情報４１ｄの一例を示す図である。図９に示すように、テンプレート管理情報４１ｄは、「テンプレート番号」，「論理パーティションサイズ」，「論理パーティションサイズ」，「動作しているテンプレート番号」の項目を含んでよい。
【0110】
「テンプレート番号」は、テンプレート５の識別情報の一例である。「論理パーティションサイズ」は、テンプレート５により実現される論理回路が回路領域７０（論理パーティション）上で占める領域サイズであり、回路規模７１の一例である。当該領域サイズの単位は、ＦＰＧＡ管理情報４１ｃの論理パーティションサイズと同一であってよい。
【0111】
「処理内容」は、テンプレート５の回路ロジックが論理回路として実現する処理の内容である。例えば、図９に示すテンプレート＃０は、４Ｋ処理を実現する論理回路（サイズ：100）のテンプレート５である。
【0112】
例えば、判定部４４は、ホストＰＣ３から送信された実行要求で要求される処理を実現するテンプレート５をテンプレート管理情報４１ｄから特定し、特定したテンプレート５が動作するＦＰＧＡ７をＦＰＧＡ管理情報４１ｃから特定してよい。そして、判定部４４は、ホストＰＣ３から送信された実行要求を、特定したＦＰＧＡ７に通信路１ａを介して発行（送信）してよい。これにより、テンプレート５（論理回路）の種類ごとに負荷を分散させることができ、分散処理システムとしてのシステム１の処理効率を向上させることができる。
【0113】
同じテンプレート５が、１つのＦＰＧＡ７内又は複数のＦＰＧＡ７間で複数の論理パーティションに設定される場合、これらの複数の論理パーティションのそれぞれにおいて、当該テンプレート５の処理が実行可能である。判定部４４は、取得した実行要求の発行先の候補として複数のＦＰＧＡ７（論理パーティション）を特定した場合、実行要求の発行先を、ＦＰＧＡ７（論理パーティション）の処理の負荷に応じて決定してもよい。
【0114】
例えば、判定部４４は、最適化装置４のメモリ４ｃの記憶領域の一部を、実行要求を格納するキュー（バッファ）として管理してもよい。キューは、全ての実行要求で共通に用いられてもよいし、テンプレート５ごと又はＦＰＧＡ７ごとに設けられてもよい。例えば、判定部４４は、キューに格納された実行要求をＦＩＦＯ（First-In First-Out）等のロジックにより読み出し、発行先の候補となるＦＰＧＡ７（論理パーティション）のうちから選択したＦＰＧＡ７（論理パーティション）に、実行要求を発行してよい。ＦＰＧＡ７による処理の実行結果は、インターフェイス６を介してホストＰＣ３に送信される。
【0115】
さらに、判定部４４は、後述する書込部４６による回路領域７０へのテンプレート５の書き込み後、並びに、後述する更新部４７による論理プール４０内のテンプレート５の更新後に、メモリ部４１に格納された情報を４１ｂ～４１ｄを更新してよい。
【0116】
例えば、判定部４４は、回路領域７０へのテンプレート５の書き込み後、ＦＰＧＡ管理情報４１ｃの当該ＦＰＧＡ７のエントリの「動作しているテンプレート番号」を更新してよい。なお、テンプレート５に応じて論理パーティションが変化する場合、判定部４４は、当該エントリの「論理パーティション数」及び「論理パーティションサイズ」を更新してよい。
【0117】
また、例えば、判定部４４は、論理プール４０内にテンプレート５が追加されると、テンプレート管理情報４１ｄに追加されたテンプレート５のエントリを追加してよい。さらに、判定部４４は、論理プール４０からテンプレート５が変更又は削除されると、テンプレート管理情報４１ｄの該当エントリを更新又は削除してよい。
【0118】
さらに、例えば、テンプレート５の追加，変更又は削除により、判定条件管理情報４１ｂの「詳細」が変化する場合、判定部４４は、当該変化に適合するように、判定条件管理情報４１ｂの各エントリを更新してよい。判定条件管理情報４１ｂの更新は、例えば、後述する判定条件更新要求に基づき行なわれてもよい。
【0119】
読出部４５は、判定部４４により特定されたテンプレート５を論理プール４０から読み出す。例えば、読出部４５は、記憶部４ｄの一部の記憶領域により実現される論理プール４０から判定部４４により特定されたテンプレート５を読み出し、メモリ４ｃに書き込む。
【0120】
書込部４６は、読出部４５がメモリ４ｃに書き込んだテンプレート５を、判定部４４により特定されたＦＰＧＡ７の回路領域７０に通信路１ａを介して書き込む。書込部４６による回路領域７０へのテンプレート５の書き込みの手法としては、例えば、回路領域７０へのビットストリームのダウンロード（図２の工程Ｐ８）と同様の手法が採用されてよい。書込部４６は、テンプレート５の書き込みが完了すると、判定部４４に完了を通知する。
【0121】
更新部４７は、テンプレート更新要求に基づき、論理プール４０に格納されたテンプレート５を更新する。テンプレート更新要求は、テンプレート５の登録要求の一例であり、テンプレート５を新たに追加する格納要求，既存のテンプレート５を変更する変更要求，既存のテンプレート５を削除する削除要求等が含まれてよい。
【0122】
例えば、更新部４７は、新たなテンプレート５の情報を含む格納要求を受信すると、論理プール４０に当該テンプレート５を格納してよい。また、例えば、更新部４７は、変更後のテンプレート５の情報と、変更元のテンプレート５を特定する情報とを含む変更要求を受信すると、論理プール４０の変更元のテンプレート５を変更後のテンプレート５に更新してよい。さらに、例えば、更新部４７は、論理プール４０に格納されているテンプレート５を特定する情報を含む削除要求を受信すると、論理プール４０から当該テンプレート５を削除してよい。更新部４７は、テンプレート更新要求に応じた処理が完了すると、判定部４４に完了を通知する。
【0123】
例えば、更新部４７は、ＬＡＮ等のネットワークを介して、ホストＰＣ３又は図示しないコンピュータからテンプレート更新要求を受信してもよい。或いは、更新部４７は、システム１の管理者又はユーザによりＩＯ部４ｆ又は読取部４ｇを介して入力されたテンプレート更新要求を取得してもよい。
【0124】
また、テンプレート更新要求には、テンプレート５の更新に伴い変化する判定条件を更新するための判定条件更新要求が含まれてもよい。判定条件更新要求は、条件の登録要求の一例である。判定条件更新要求には、判定条件管理情報４１ｂに含まれる既存の条件の変更又は削除に関する情報、或いは、判定条件管理情報４１ｂに新たに追加する条件に関する情報が含まれてよい。判定条件更新要求は、テンプレート更新要求とは独立して、ホストＰＣ３又は図示しないコンピュータから送信されてもよいし、ＩＯ部４ｆ又は読取部４ｇを介して入力されてもよい。
【0125】
このように、更新部４７により、テンプレート５又は判定条件を適宜更新することができるため、例えば、カメラ２の変更等の、システム１の環境の変更に対して、ＦＰＧＡ７が実行する処理を柔軟に変更する（対応させる）ことができる。これにより、ＦＰＧＡ７の稼働効率を向上させることができるため、システム１のユーザに対して、低価格又は高性能なサービスを提供することが可能となる。
【0126】
〔Ｅ〕動作例
次に、一実施形態に係るシステム１の動作例を説明する。図１０は、一実施形態に係るシステム１の動作例を説明するシーケンス図である。
次に、一実施形態に係るシステム１の動作例を説明する。図１０は、一実施形態に係るシステム１の動作例を説明するシーケンス図である。
【0127】
図１０に例示するように、最適化装置４の情報収集部４３及び判定部４４は、各ＦＰＧＡ７のネットワーク転送量に基づくＦＰＧＡ７の処理量が判定条件管理情報４１ｂの検出条件に合致するか否かを判定する（処理Ｓ１ｂ）。なお、情報収集部４３は、ホストＰＣ３から受信する実行要求の数（例えばＦＰＧＡ７別の実行要求の数）に基づき、処理量を算出してもよい（処理Ｓ１ａ）。処理Ｓ１ａ及び／又は処理Ｓ１ｂは、定期的に、一例として5秒ごとに実行されてよい。
【0128】
情報収集部４３及び判定部４４は、ホストＰＣ３から前処理の実行要求を受信すると（処理Ｓ２，Ｓ５，Ｓ８）、テンプレート管理情報４１ｄに基づき、各実行要求が示す処理Ａ～処理Ｃに対応するテンプレート＃０～＃２を特定する。情報収集部４３及び判定部４４は、ＦＰＧＡ管理情報４１ｃに基づき、特定したテンプレート＃０～＃２が設定されたＦＰＧＡ＃０～＃２を特定し、通信路１ａを介して、特定したＦＰＧＡ＃０～＃２にそれぞれの実行要求を送信する（処理Ｓ３，Ｓ６，Ｓ９）。
【0129】
ＦＰＧＡ＃０～＃２は、実行要求に応じた処理Ａ～処理Ｃの実行結果を、インターフェイス６又は通信路１ａを介してホストＰＣ３に送信（応答）する（処理Ｓ４，Ｓ７，Ｓ１０）。これにより、ホストＰＣ３から前処理の実行要求が発行された場合の処理が終了する。
【0130】
次に、処理Ｓ１１ａ及び／又はＳ１１ｂで示すように、情報収集部４３及び判定部４４による判定において、ＦＰＧＡ７の処理量が判定条件管理情報４１ｂの条件Ｒ１に合致した場合を想定する。この場合、判定部４４は、読出部４５及び書込部４６に条件Ｒ１を通知する。
【0131】
読出部４５は、条件Ｒ１に従い、論理プール４０（例えば記憶部４ｄ）からテンプレート＃１を読み出し（処理Ｓ１２）、読み出したテンプレート＃１をメモリ４ｃに格納する（処理Ｓ１３）。
【0132】
書込部４６は、条件Ｒ１に従い、通信路１ａ経由で、メモリ４ｃに格納されたテンプレート＃１をＦＰＧＡ＃０の回路領域７０における第２論理パーティションに書き込み（処理Ｓ１４）、書き込みの完了を判定部４４に通知する。なお、ＦＰＧＡ＃０の回路領域７０の第１論理パーティションでは、第２論理パーティションにおけるテンプレート＃１の書き込みの影響を受けずに、テンプレート＃０（４Ｋ処理）が継続して動作する。
【0133】
判定部４４は、書込部４６によるＦＰＧＡ＃０へのテンプレート＃１の書き込み結果結果に基づき、ＦＰＧＡ管理情報４１ｃを更新する（処理Ｓ１５）。
【0134】
図１１は、ＦＰＧＡ管理情報４１ｃの更新例を示す図である。図１１に例示するように、判定部４４は、ＦＰＧＡ＃０の第２論理パーティションの論理パーティションサイズを100から70に更新し、動作しているテンプレート番号をテンプレート＃０からテンプレート＃１に更新する。
【0135】
以上により、ＦＰＧＡ７へのテンプレート５の書込処理（判定条件が満たされた場合の処理）が終了する。
【0136】
次に、ユーザによりＩＯ部４ｆ又は読取部４ｇを介して最適化装置４にテンプレート更新要求が入力された場合を想定する。
【0137】
更新部４７は、テンプレート更新要求を受信すると（処理Ｓ１６）、論理プール４０に対して、受信したテンプレート更新要求に応じたテンプレート５の追加，変更又は削除を行ない（処理Ｓ１７）、テンプレート５の更新の完了を判定部４４に通知する。
【0138】
判定部４４は、更新部４７による論理プール４０に対するテンプレート５の更新結果に基づき、判定条件管理情報４１ｂを更新する（処理Ｓ１８）。
【0139】
図１２は、テンプレート管理情報４１ｄの更新例を示す図である。例えば、テンプレート更新要求により新たなテンプレート＃ｘが論理プール４０に格納された場合を想定する。テンプレート＃ｘは、解像度がＨＤである撮像画像に対する前処理（ＨＤ処理）を実行する論理回路のテンプレート５であり、論理パーティションサイズは25である。判定部４４は、これらの情報に基づき、テンプレート＃ｘのエントリをテンプレート管理情報４１ｄに登録する。
【0140】
以上により、テンプレート５の更新処理が終了する。なお、テンプレート更新要求とともに、判定条件更新要求が最適化装置４に入力された場合、判定部４４は、処理Ｓ１８において、さらにテンプレート管理情報４１ｄを更新する。
【0141】
図１３は、判定条件管理情報４１ｂの更新例を示す図である。例えば、テンプレート更新要求とともに、ＦＰＧＡ＃０の処理量が７５％以下である場合に、テンプレート＃ｘの処理をＦＰＧＡ＃０の第３論理パーティションに書き込むという条件Ｒｙを含む判定条件更新要求が最適化装置４に入力された場合を想定する。判定部４４は、これらの情報に基づき、条件名Ｒｙのエントリを判定条件管理情報４１ｂに登録する。
【0142】
〔Ｆ〕その他
上述した実施形態に係る技術は、以下のように変形、変更して実施することができる。
上述した実施形態に係る技術は、以下のように変形、変更して実施することができる。
【0143】
例えば、図５に示す最適化装置４が備える機能ブロック４２～４７は、任意の組み合わせで併合してもよく、それぞれ分割してもよい。図５に示すメモリ部４１が格納する情報４１ｂ～４１ｄは、任意の組み合わせで併合してもよく、それぞれ分割してもよい。
【0144】
また、一実施形態では、ホストＰＣ３と最適化装置４とが別のコンピュータであるものとして説明したが、これに限定されるものではない。例えば、ホストＰＣ３と最適化装置４とは、１つのコンピュータであってもよいし、最適化装置４が備える少なくとも一部の機能又は情報が、ホストＰＣ３に備えられてもよい。
【0145】
さらに、論理プール４０は、最適化装置４に備えられるものとしたが、これに限定されるものではなく、最適化装置４とは異なるコンピュータ又はストレージ装置に備えられてもよい。この場合、読出部４５は、ＩＦ部４ｅを介して論理プール４０からテンプレート５を読み出してよく、更新部４７は、ＩＦ部４ｅを介して論理プール４０のテンプレート５を更新してよい。
【0146】
また、一実施形態では、プログラマブルロジック回路として、ＦＰＧＡ７を例に挙げたが、これに限定されるものではなく、ＣＰＬＤ（Complex PLD）が用いられる場合も、一実施形態に係る手法を適用可能である。なお、ＣＰＬＤのテンプレート５は、ＦＰＧＡ７のテンプレート５と同様に、回路ロジックの配置配線（フィットと称されてもよい）が完了したビットストリームデータであってよい。
【0147】
さらに、一実施形態では、１つのＦＰＧＡ７に２種類の解像度の処理のテンプレート５を設定する例（図７，図１１参照）を説明したが、これに限定されるものではない。例えば、処理ごとに、より細分化したテンプレート５を用意して回路領域７０に配置することで、回路領域７０の未使用領域を削減でき、回路領域７０を効率的に使用できる。
【0148】
また、一実施形態では、判定条件管理情報４１ｂに含まれる判定条件として、ＦＰＧＡ７を特定した具体的な判定条件が用いられるものとしたが、これに限定されるものではない。例えば、判定条件としては、「処理量が所定値以下のＦＰＧＡ７に、処理量が最大のＦＰＧＡ７が実行する処理を書き込む」等の条件が用いられてもよい。
【0149】
さらに、一実施形態では、判定条件として、ＦＰＧＡ７単位の処理量を用いる例を挙げたが、これに限定されるものではない。例えば、判定条件としては、ＦＰＧＡ７で動作するテンプレート５の種類ごとの処理量が用いられてもよい。一例として、ＦＰＧＡ７で複数種類のテンプレート５が動作している場合において、第１の種類のテンプレート５の数をＮとし、第１の種類のテンプレート５が実行する処理の処理量（％）をＺとした場合、判定条件管理情報４１ｂは、以下のような判定条件を含んでもよい。
【0150】
Z ≦ 100*(N-1)/Nの場合（検出条件）、第１の種類のテンプレート５のZ*N/100個の論理パーティションに（書き込み先の条件）、処理量が増加傾向にある種類のテンプレート５（読み出す処理の条件）を書き込む。
【0151】
このような判定条件により、テンプレート５の種類ごとに、処理負荷の不均衡を解消することができ、ＦＰＧＡ７の処理効率を向上させることができる。
【0152】
なお、上記の例では、判定条件として、１つのＦＰＧＡ７内における同種のテンプレート５の処理量を用いたが、これに限定されるものではなく、システム１に備えられるＦＰＧＡ群全体の中で、テンプレート５の種類ごとの処理量が用いられてもよい。
【0153】
また、一実施形態では、ＦＰＧＡ７の回路領域７０に処理Ａ（４Ｋ処理）を実行する論理回路を最大で２つ書き込み可能な例を説明した。ＦＰＧＡ７の更なる高集積化に伴い回路領域７０の領域サイズが増大すると、回路領域７０には多数の論理回路が設定されることになる。この場合において、一実施形態に係る手法によって回路領域７０に対するテンプレート５の書き込みが繰り返されると、回路領域７０に大小様々な論理回路が、テンプレート５単位で離散的に配置されることがある。この結果、回路領域７０に十分な未使用領域（空き領域）があるにもかかわらず、論理回路を設定するためのまとまった領域が不足する虞がある。
【0154】
そこで、判定部４４は、例えば、処理量が減少したＦＰＧＡ７の論理パーティションに、当該ＦＰＧＡ７又は他のＦＰＧＡ７に設定されたテンプレート５を配置し直す処理を繰り返すことで、テンプレート５単位の離散的な配置を解消してもよい。
【0155】
或いは、複数のシステム１（或いはＦＰＧＡ群）が存在する場合には、一方のシステム１（或いはＦＰＧＡ群）におけるテンプレート５単位の離散的な配置を解消するために、他方のシステム１（或いはＦＰＧＡ群）の未使用の回路領域７０が利用されてもよい。
【0156】
〔Ｇ〕付記
以上の実施形態に関し、さらに以下の付記を開示する。
以上の実施形態に関し、さらに以下の付記を開示する。
【0157】
（付記１）
１以上のプログラマブルロジック回路の各々が備える書き換え可能な回路領域に設定された回路によって実行される複数の処理について、処理間の負荷の不均衡を検出した場合、回路デザインの合成が完了済み且つ配置配線が決定済みである回路ロジックのテンプレートを複数記憶する記憶領域から、予め設定された条件を満たす第１テンプレートを読み出し、
１以上の前記回路領域のうちの前記条件を満たす第１回路領域に、読み出した前記第１テンプレートを書き込むことで、前記第１テンプレートの回路ロジックが実現する第１処理を前記第１回路領域に設定する、
制御部を備える、制御装置。
１以上のプログラマブルロジック回路の各々が備える書き換え可能な回路領域に設定された回路によって実行される複数の処理について、処理間の負荷の不均衡を検出した場合、回路デザインの合成が完了済み且つ配置配線が決定済みである回路ロジックのテンプレートを複数記憶する記憶領域から、予め設定された条件を満たす第１テンプレートを読み出し、
１以上の前記回路領域のうちの前記条件を満たす第１回路領域に、読み出した前記第１テンプレートを書き込むことで、前記第１テンプレートの回路ロジックが実現する第１処理を前記第１回路領域に設定する、
制御部を備える、制御装置。
【0158】
（付記２）
前記条件は、負荷が増加傾向にある第１処理を、負荷が第１閾値以下である第２処理を実行する前記第１回路領域に書き込むことを示す条件である、
付記１に記載の制御装置。
前記条件は、負荷が増加傾向にある第１処理を、負荷が第１閾値以下である第２処理を実行する前記第１回路領域に書き込むことを示す条件である、
付記１に記載の制御装置。
【0159】
（付記３）
前記制御部は、前記複数の処理を実行する複数の論理回路の各々のネットワーク転送量に基づき、前記複数の処理の各々の負荷を算出する、
付記１又は付記２に記載の制御装置。
前記制御部は、前記複数の処理を実行する複数の論理回路の各々のネットワーク転送量に基づき、前記複数の処理の各々の負荷を算出する、
付記１又は付記２に記載の制御装置。
【0160】
（付記４）
前記制御部は、新たなテンプレートの登録要求の受信に応じて、前記新たなテンプレートを前記記憶領域に登録する、
付記１～付記３のいずれか１項に記載の制御装置。
前記制御部は、新たなテンプレートの登録要求の受信に応じて、前記新たなテンプレートを前記記憶領域に登録する、
付記１～付記３のいずれか１項に記載の制御装置。
【0161】
（付記５）
前記制御部は、
情報処理装置から発行された、前記１以上のプログラマブルロジック回路に対する処理要求を取得し、
前記複数のテンプレートの回路ロジックが実現する処理と、前記１以上のプログラマブルロジック回路の各々で動作する処理に対応するテンプレートとを管理する情報に基づき、前記処理要求で要求される処理を実現するテンプレートが動作するプログラマブルロジック回路に、前記処理要求を送信する、
付記１～付記４のいずれか１項に記載の制御装置。
前記制御部は、
情報処理装置から発行された、前記１以上のプログラマブルロジック回路に対する処理要求を取得し、
前記複数のテンプレートの回路ロジックが実現する処理と、前記１以上のプログラマブルロジック回路の各々で動作する処理に対応するテンプレートとを管理する情報に基づき、前記処理要求で要求される処理を実現するテンプレートが動作するプログラマブルロジック回路に、前記処理要求を送信する、
付記１～付記４のいずれか１項に記載の制御装置。
【0162】
（付記６）
前記条件は、前記不均衡の検出条件と、書込対象のテンプレートと、前記書込対象のテンプレートの書込先の回路領域と、の少なくとも１つを定義し、
前記制御部は、
複数の前記条件を管理する情報から、前記複数の処理の各々の負荷が前記検出条件に合致する前記条件を特定し、
特定した前記条件を満たす前記第１テンプレート及び前記第１回路領域を特定する、
付記１～付記５のいずれか１項に記載の制御装置。
前記条件は、前記不均衡の検出条件と、書込対象のテンプレートと、前記書込対象のテンプレートの書込先の回路領域と、の少なくとも１つを定義し、
前記制御部は、
複数の前記条件を管理する情報から、前記複数の処理の各々の負荷が前記検出条件に合致する前記条件を特定し、
特定した前記条件を満たす前記第１テンプレート及び前記第１回路領域を特定する、
付記１～付記５のいずれか１項に記載の制御装置。
【0163】
（付記７）
１以上のプログラマブルロジック回路の各々が備える書き換え可能な回路領域に設定された回路によって実行される複数の処理について、処理間の負荷の不均衡を検出した場合、回路デザインの合成が完了済み且つ配置配線が決定済みである回路ロジックのテンプレートを複数記憶する記憶領域から、予め設定された条件を満たす第１テンプレートを読み出し、
１以上の前記回路領域のうちの前記条件を満たす第１回路領域に、読み出した前記第１テンプレートを書き込むことで、前記第１テンプレートの回路ロジックが実現する第１処理を前記第１回路領域に設定する、
処理をコンピュータが実行する、制御方法。
１以上のプログラマブルロジック回路の各々が備える書き換え可能な回路領域に設定された回路によって実行される複数の処理について、処理間の負荷の不均衡を検出した場合、回路デザインの合成が完了済み且つ配置配線が決定済みである回路ロジックのテンプレートを複数記憶する記憶領域から、予め設定された条件を満たす第１テンプレートを読み出し、
１以上の前記回路領域のうちの前記条件を満たす第１回路領域に、読み出した前記第１テンプレートを書き込むことで、前記第１テンプレートの回路ロジックが実現する第１処理を前記第１回路領域に設定する、
処理をコンピュータが実行する、制御方法。
【0164】
（付記８）
前記条件は、負荷が増加傾向にある第１処理を、負荷が第１閾値以下である第２処理を実行する前記第１回路領域に書き込むことを示す条件である、
付記７に記載の制御方法。
前記条件は、負荷が増加傾向にある第１処理を、負荷が第１閾値以下である第２処理を実行する前記第１回路領域に書き込むことを示す条件である、
付記７に記載の制御方法。
【0165】
（付記９）
前記コンピュータが、
前記複数の処理を実行する複数の論理回路の各々のネットワーク転送量に基づき、前記複数の処理の各々の負荷を算出する、
処理を実行する、付記７又は付記８に記載の制御方法。
前記コンピュータが、
前記複数の処理を実行する複数の論理回路の各々のネットワーク転送量に基づき、前記複数の処理の各々の負荷を算出する、
処理を実行する、付記７又は付記８に記載の制御方法。
【0166】
（付記１０）
前記コンピュータが、
新たなテンプレートの登録要求の受信に応じて、前記新たなテンプレートを前記記憶領域に登録する、
処理を実行する、付記７～付記９のいずれか１項に記載の制御方法。
前記コンピュータが、
新たなテンプレートの登録要求の受信に応じて、前記新たなテンプレートを前記記憶領域に登録する、
処理を実行する、付記７～付記９のいずれか１項に記載の制御方法。
【0167】
（付記１１）
前記コンピュータが、
情報処理装置から発行された、前記１以上のプログラマブルロジック回路に対する処理要求を取得し、
前記複数のテンプレートの回路ロジックが実現する処理と、前記１以上のプログラマブルロジック回路の各々で動作する処理に対応するテンプレートとを管理する情報に基づき、前記処理要求で要求される処理を実現するテンプレートが動作するプログラマブルロジック回路に、前記処理要求を送信する、
処理を実行する、付記７～付記１０のいずれか１項に記載の制御方法。
前記コンピュータが、
情報処理装置から発行された、前記１以上のプログラマブルロジック回路に対する処理要求を取得し、
前記複数のテンプレートの回路ロジックが実現する処理と、前記１以上のプログラマブルロジック回路の各々で動作する処理に対応するテンプレートとを管理する情報に基づき、前記処理要求で要求される処理を実現するテンプレートが動作するプログラマブルロジック回路に、前記処理要求を送信する、
処理を実行する、付記７～付記１０のいずれか１項に記載の制御方法。
【0168】
（付記１２）
前記条件は、前記不均衡の検出条件と、書込対象のテンプレートと、前記書込対象のテンプレートの書込先の回路領域と、の少なくとも１つを定義し、
前記コンピュータが、
複数の前記条件を管理する情報から、前記複数の処理の各々の負荷が前記検出条件に合致する前記条件を特定し、
特定した前記条件を満たす前記第１テンプレート及び前記第１回路領域を特定する、
処理を実行する、付記７～付記１１のいずれか１項に記載の制御方法。
前記条件は、前記不均衡の検出条件と、書込対象のテンプレートと、前記書込対象のテンプレートの書込先の回路領域と、の少なくとも１つを定義し、
前記コンピュータが、
複数の前記条件を管理する情報から、前記複数の処理の各々の負荷が前記検出条件に合致する前記条件を特定し、
特定した前記条件を満たす前記第１テンプレート及び前記第１回路領域を特定する、
処理を実行する、付記７～付記１１のいずれか１項に記載の制御方法。
【0169】
（付記１３）
１以上のプログラマブルロジック回路と、
制御装置と、を備え、
前記制御装置は、
前記１以上のプログラマブルロジック回路の各々が備える書き換え可能な回路領域に設定された回路によって実行される複数の処理について、処理間の負荷の不均衡を検出した場合、回路デザインの合成が完了済み且つ配置配線が決定済みである回路ロジックのテンプレートを複数記憶する記憶領域から、予め設定された条件を満たす第１テンプレートを読み出し、
１以上の前記回路領域のうちの前記条件を満たす第１回路領域に、読み出した前記第１テンプレートを書き込むことで、前記第１テンプレートの回路ロジックが実現する第１処理を前記第１回路領域に設定する、制御部を備える、
分散処理システム。
１以上のプログラマブルロジック回路と、
制御装置と、を備え、
前記制御装置は、
前記１以上のプログラマブルロジック回路の各々が備える書き換え可能な回路領域に設定された回路によって実行される複数の処理について、処理間の負荷の不均衡を検出した場合、回路デザインの合成が完了済み且つ配置配線が決定済みである回路ロジックのテンプレートを複数記憶する記憶領域から、予め設定された条件を満たす第１テンプレートを読み出し、
１以上の前記回路領域のうちの前記条件を満たす第１回路領域に、読み出した前記第１テンプレートを書き込むことで、前記第１テンプレートの回路ロジックが実現する第１処理を前記第１回路領域に設定する、制御部を備える、
分散処理システム。
【0170】
（付記１４）
前記条件は、負荷が増加傾向にある第１処理を、負荷が第１閾値以下である第２処理を実行する前記第１回路領域に書き込むことを示す条件である、
付記１３に記載の分散処理システム。
前記条件は、負荷が増加傾向にある第１処理を、負荷が第１閾値以下である第２処理を実行する前記第１回路領域に書き込むことを示す条件である、
付記１３に記載の分散処理システム。
【0171】
（付記１５）
前記制御部は、前記複数の処理を実行する複数の論理回路の各々のネットワーク転送量に基づき、前記複数の処理の各々の負荷を算出する、
付記１３又は付記１４に記載の分散処理システム。
前記制御部は、前記複数の処理を実行する複数の論理回路の各々のネットワーク転送量に基づき、前記複数の処理の各々の負荷を算出する、
付記１３又は付記１４に記載の分散処理システム。
【0172】
（付記１６）
前記制御部は、新たなテンプレートの登録要求の受信に応じて、前記新たなテンプレートを前記記憶領域に登録する、
付記１３～付記１５のいずれか１項に記載の分散処理システム。
前記制御部は、新たなテンプレートの登録要求の受信に応じて、前記新たなテンプレートを前記記憶領域に登録する、
付記１３～付記１５のいずれか１項に記載の分散処理システム。
【0173】
（付記１７）
前記制御部は、
情報処理装置から発行された、前記１以上のプログラマブルロジック回路に対する処理要求を取得し、
前記複数のテンプレートの回路ロジックが実現する処理と、前記１以上のプログラマブルロジック回路の各々で動作する処理に対応するテンプレートとを管理する情報に基づき、前記処理要求で要求される処理を実現するテンプレートが動作するプログラマブルロジック回路に、前記処理要求を送信する、
付記１３～付記１６のいずれか１項に記載の分散処理システム。
前記制御部は、
情報処理装置から発行された、前記１以上のプログラマブルロジック回路に対する処理要求を取得し、
前記複数のテンプレートの回路ロジックが実現する処理と、前記１以上のプログラマブルロジック回路の各々で動作する処理に対応するテンプレートとを管理する情報に基づき、前記処理要求で要求される処理を実現するテンプレートが動作するプログラマブルロジック回路に、前記処理要求を送信する、
付記１３～付記１６のいずれか１項に記載の分散処理システム。
【0174】
（付記１８）
前記条件は、前記不均衡の検出条件と、書込対象のテンプレートと、前記書込対象のテンプレートの書込先の回路領域と、の少なくとも１つを定義し、
前記制御部は、
複数の前記条件を管理する情報から、前記複数の処理の各々の負荷が前記検出条件に合致する前記条件を特定し、
特定した前記条件を満たす前記第１テンプレート及び前記第１回路領域を特定する、
付記１３～付記１７のいずれか１項に記載の分散処理システム。
前記条件は、前記不均衡の検出条件と、書込対象のテンプレートと、前記書込対象のテンプレートの書込先の回路領域と、の少なくとも１つを定義し、
前記制御部は、
複数の前記条件を管理する情報から、前記複数の処理の各々の負荷が前記検出条件に合致する前記条件を特定し、
特定した前記条件を満たす前記第１テンプレート及び前記第１回路領域を特定する、
付記１３～付記１７のいずれか１項に記載の分散処理システム。
【符号の説明】
【0175】
１ システム
１ａ 通信路
２ カメラ
３ ホストＰＣ
３０ ＡＩ処理エンジン
４ 最適化装置
４０ 論理プール
４１ メモリ部
４１ａ 論理プール領域
４１ｂ 判定条件管理情報
４１ｃ ＦＰＧＡ管理情報
４１ｄ テンプレート管理情報
４２ 通信部
４３ 情報収集部
４４ 判定部
４５ 読出部
４６ 書込部
４７ 更新部
４８ 制御部
５ テンプレート
６ インターフェイス
７ ＦＰＧＡ
７０ 回路領域
７１ 回路規模
１ａ 通信路
２ カメラ
３ ホストＰＣ
３０ ＡＩ処理エンジン
４ 最適化装置
４０ 論理プール
４１ メモリ部
４１ａ 論理プール領域
４１ｂ 判定条件管理情報
４１ｃ ＦＰＧＡ管理情報
４１ｄ テンプレート管理情報
４２ 通信部
４３ 情報収集部
４４ 判定部
４５ 読出部
４６ 書込部
４７ 更新部
４８ 制御部
５ テンプレート
６ インターフェイス
７ ＦＰＧＡ
７０ 回路領域
７１ 回路規模
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】