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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024157287
(43)【公開日】2024-11-07
(54)【発明の名称】パワー半導体素子の保護回路
(51)【国際特許分類】
H02M 1/00 20070101AFI20241030BHJP
H02M 1/08 20060101ALI20241030BHJP
H03K 17/0812 20060101ALI20241030BHJP
H03K 17/60 20060101ALI20241030BHJP
【ＦＩ】
H02M1/00 H
H02M1/08 C
H03K17/0812
H03K17/60 Z
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2023071566
(22)【出願日】2023-04-25
(71)【出願人】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(74)【代理人】
【識別番号】110000567
【氏名又は名称】弁理士法人サトー
(72)【発明者】
【氏名】谷川 晴紀
(72)【発明者】
【氏名】山内 一輝
【テーマコード（参考）】
5H740
5J055
【Ｆターム（参考）】
5H740AA06
5H740AA08
5H740BA11
5H740BB01
5H740BC01
5H740BC02
5H740JB01
5H740KK01
5H740MM12
5J055AX34
5J055AX64
5J055BX16
5J055CX07
5J055DX09
5J055DX61
5J055EY01
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5J055EY12
5J055EY21
5J055EZ04
5J055EZ09
5J055EZ10
5J055FX04
5J055FX08
5J055FX13
5J055FX20
5J055GX01
5J055GX04
(57)【要約】
【課題】ソフト遮断回路とプリチャージ電源とで出力端子を共通化した構成においても、ソフト遮断回路を構成する半導体素子の大型化を抑制できるパワー半導体素子の保護回路を提供する。
【解決手段】保護回路２３において、コンパレータ１６，１７は、それぞれＩＧＢＴ１のコレクタ、エミッタ間の短絡、コレクタ、エミッタ間を流れる過電流を異常として検出する。ソフト遮断部７は、ロジック１０Ｓが前記異常の検出を判定すると、ＩＧＢＴ１のゲートに充電されている電荷を、通常のオフ時よりも遅い速度で引き抜くように動作する。駆動ＩＣ２において、ＩＧＢＴ１のゲートとソフト遮断部７及びプリチャージ電源８とを接続する端子６は共通化されており、ロジック１０は、ソフト遮断部７によるゲート電位を低下させる動作を開始する前に、プリチャージ電源８による電圧の供給を停止させる。
【選択図】図１
【解決手段】保護回路２３において、コンパレータ１６，１７は、それぞれＩＧＢＴ１のコレクタ、エミッタ間の短絡、コレクタ、エミッタ間を流れる過電流を異常として検出する。ソフト遮断部７は、ロジック１０Ｓが前記異常の検出を判定すると、ＩＧＢＴ１のゲートに充電されている電荷を、通常のオフ時よりも遅い速度で引き抜くように動作する。駆動ＩＣ２において、ＩＧＢＴ１のゲートとソフト遮断部７及びプリチャージ電源８とを接続する端子６は共通化されており、ロジック１０は、ソフト遮断部７によるゲート電位を低下させる動作を開始する前に、プリチャージ電源８による電圧の供給を停止させる。
【選択図】図１
【特許請求の範囲】
【請求項1】
パワー半導体素子（１）の導通端子間の短絡、若しくは前記導通端子間を流れる過電流の何れか一方又は双方を異常として検出する電流異常検出部（１６，１７）と、
前記異常の検出を判定すると、前記パワー半導体素子の導通制御端子に充電されている電荷を、通常のオフ時よりも遅い速度で引き抜くように動作するソフト遮断部（７、１０Ｓ）と、
前記短絡に対する保護のため、前記導通制御端子の電圧上昇を抑制するプリチャージ電源（８）と、を備え、
前記導通制御端子と、前記ソフト遮断部及び前記プリチャージ電源とを接続する端子（６）は共通化されており、
前記ソフト遮断部による前記導通制御端子の電圧を低下させる動作が完了する以前に、前記プリチャージ電源による電圧の供給を停止させる電源制御部（１０）を更に備えるパワー半導体素子の保護回路。
前記異常の検出を判定すると、前記パワー半導体素子の導通制御端子に充電されている電荷を、通常のオフ時よりも遅い速度で引き抜くように動作するソフト遮断部（７、１０Ｓ）と、
前記短絡に対する保護のため、前記導通制御端子の電圧上昇を抑制するプリチャージ電源（８）と、を備え、
前記導通制御端子と、前記ソフト遮断部及び前記プリチャージ電源とを接続する端子（６）は共通化されており、
前記ソフト遮断部による前記導通制御端子の電圧を低下させる動作が完了する以前に、前記プリチャージ電源による電圧の供給を停止させる電源制御部（１０）を更に備えるパワー半導体素子の保護回路。
【請求項2】
前記ソフト遮断部（１０Ｓ）は、前記電流異常検出部が異常を検出してから前記判定を行うまでに判定待機時間の経過待ちを行い、
前記電源制御部は、前記ソフト遮断部が動作を開始する前に、前記電圧の供給を停止させる請求項１記載のパワー半導体素子の保護回路。
前記電源制御部は、前記ソフト遮断部が動作を開始する前に、前記電圧の供給を停止させる請求項１記載のパワー半導体素子の保護回路。
【請求項3】
前記プリチャージ電源は、オペアンプ（１２）を備え、
前記電源制御部は、前記電圧の供給を停止させる際に、前記オペアンプの差動入力部に供給されているテール電流を遮断する請求項１記載のパワー半導体素子の保護回路。
前記電源制御部は、前記電圧の供給を停止させる際に、前記オペアンプの差動入力部に供給されているテール電流を遮断する請求項１記載のパワー半導体素子の保護回路。
【請求項4】
前記プリチャージ電源と前記導通制御端子との間に配置される常閉型のスイッチ（２７）を備え、
前記電源制御部は、前記電圧の供給を停止させる際に、前記スイッチを開く請求項１記載のパワー半導体素子の保護回路。
前記電源制御部は、前記電圧の供給を停止させる際に、前記スイッチを開く請求項１記載のパワー半導体素子の保護回路。
【請求項5】
前記導通制御端子と低電位基準点との間に接続される、ダイオード（３）及びコンデンサ（４）の直列回路を備え、
前記プリチャージ電源の出力端子は、前記ダイオードと前記コンデンサとの共通接続点に接続されている請求項１から４の何れか一項に記載のパワー半導体素子の保護回路。
前記プリチャージ電源の出力端子は、前記ダイオードと前記コンデンサとの共通接続点に接続されている請求項１から４の何れか一項に記載のパワー半導体素子の保護回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電力変換装置を構成するパワー半導体素子を保護する回路に関する。
【背景技術】
【0002】
パワー半導体素子を保護する構成として、例えば特許文献１，２に開示されているものがある。特許文献１では、パワー半導体素子に短絡が発生した際に、帰還容量によってゲートに電荷が注入されている状態でも、パワー半導体素子に流れる電流を速やかに遮断できるゲート電位変更回路を備えている。特許文献２では、パワー半導体素子のターンオフを通常時よりも遅い速度で行うためのソフト遮断回路と、ゲート電位制御回路としてのプリチャージ電源とで、ＩＣの出力端子を共通にしている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１４－６８０７１号公報
【特許文献2】特開２０２１－１７６２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、特許文献１の構成では、ゲート電位変更回路を備えることに伴い、そのための端子が別途必要になり、回路が大型化するという問題がある。また、特許文献２では、ソフト遮断回路とプリチャージ電源とで出力端子を共通化しているので、ソフト遮断動作時には、パワー半導体素子のゲート容量に充電されている電荷を放電させる電流と、プリチャージ電源からパワー半導体素子のゲートに流入する電流が重畳する状態になる。そのため、ソフト遮断回路を構成する半導体素子を大型化せざるを得ないという問題がある。
【0005】
本発明は上記事情に鑑みてなされたものであり、その目的は、ソフト遮断回路とプリチャージ電源とで出力端子を共通化した構成においても、ソフト遮断回路を構成する半導体素子の大型化を抑制できるパワー半導体素子の保護回路を提供することにある。
【課題を解決するための手段】
【0006】
請求項１記載のパワー半導体素子の保護回路によれば、電流異常検出部（１６，１７）は、パワー半導体素子（１）の導通端子間の短絡、若しくは導通端子間を流れる過電流の何れか一方又は双方を異常として検出する。尚、パワー半導体素子とは、例えばインバータのような電力変換回路を構成する、比較的大きな電力をスイッチングするのに対応した半導体素子である。ソフト遮断部（７，１０Ｓ）は、前記異常の検出を判定すると、パワー半導体素子の導通制御端子に充電されている電荷を、通常のオフ時よりも遅い速度で引き抜くように動作する。
【0007】
プリチャージ電源（８）は、前記短絡に対する保護のため導通制御端子の電圧上昇を抑制する。そして、導通制御端子と、ソフト遮断部及びプリチャージ電源とを接続する端子（６）は共通化されており、電源制御部（１０）は、ソフト遮断部による導通制御端子の電圧を低下させる動作が完了する以前に、プリチャージ電源による電圧の供給を停止させる。
【0008】
このように構成すれば、ソフト遮断部が異常の検出を判定して、パワー半導体素子の導通制御端子より電荷を引き抜く動作を完了させるまでにプリチャージ電源による電圧の出力が停止するので、ソフト遮断部において、電荷を引き抜く経路を構成する回路素子の電力容量の増大をある程度抑制できる。したがって、保護回路を構成するコストの上昇を抑えることが可能になる。
【0009】
請求項２記載のパワー半導体素子の保護回路によれば、ソフト遮断部（１０Ｓ）は、電流異常検出部が異常を検出してから前記判定を行うまでに判定待機時間の経過待ちを行う。これにより、電流異常検出部からの入力を受け付ける端子に、例えばノイズが重畳されたことによる誤判定を回避する。そして、電源制御部は、ソフト遮断部が動作を開始する前にプリチャージ電源による電圧の出力を停止させるので、ソフト遮断部を構成する回路素子の電力容量の増大を、より大きく抑制できる。
【0010】
請求項３記載のパワー半導体素子の保護回路によれば、電源制御部は、プリチャージ電源による電圧の出力を停止させる際に、プリチャージ電源を構成しているオペアンプ（１２）の差動入力部に供給されているテール電流を遮断する。したがって、オペアンプの内部にテール電流を遮断するための構成を付加するだけで、プリチャージ電源の動作を停止させることが可能になる。
【図面の簡単な説明】
【0011】
【図1】第１実施形態において、ＩＧＢＴの保護回路の構成を示す図
【図2】プリチャージ電源を構成するオペアンプの内部構成を示す回路図
【図3】ロジックの処理内容を示すフローチャート
【図4】プリチャージ電源の出力を停止しない場合と、停止した場合とを示す各部の電圧波形を示す図
【図7】第２実施形態において、ＩＧＢＴの保護回路の構成を示す図
【図8】第３実施形態において、ＩＧＢＴの保護回路の構成を示す図
【発明を実施するための形態】
【0012】
（第１実施形態）
本実施形態は、特許文献２に開示されている構成をベースとしており、要旨に係る部分以外の構成は、例えば特許文献２の図３８に開示されているものと同様である。図１に示すように、パワー半導体素子であるＩＧＢＴ（Insulated Gate Bipolar Transistor）１は、例えばインバータ等の電力変換装置を構成するもので、電源及びグランドの間に、図示しないもう１つのＩＧＢＴと直列に接続されている。ＩＧＢＴ１にはセンスエミッタが設けられ、そのセンスエミッタとエミッタとの間に電流検出抵抗１ａが接続されている。
本実施形態は、特許文献２に開示されている構成をベースとしており、要旨に係る部分以外の構成は、例えば特許文献２の図３８に開示されているものと同様である。図１に示すように、パワー半導体素子であるＩＧＢＴ（Insulated Gate Bipolar Transistor）１は、例えばインバータ等の電力変換装置を構成するもので、電源及びグランドの間に、図示しないもう１つのＩＧＢＴと直列に接続されている。ＩＧＢＴ１にはセンスエミッタが設けられ、そのセンスエミッタとエミッタとの間に電流検出抵抗１ａが接続されている。
【0013】
ＩＧＢＴ１の導通制御端子であるゲートは駆動ＩＣ２によって駆動されるが、ＩＧＢＴ１を通常の制御においてオンオフ駆動する構成については図示を省略する。ＩＧＢＴ１のゲートは、ダイオード３及びコンデンサ４の直列回路を介してグランドに接続されている。ダイオード３及びコンデンサ４の共通接続点は、抵抗素子５を介して駆動ＩＣ２の端子６に接続されている。
【0014】
駆動ＩＣ２の内部において、端子６には、ソフト遮断部７と、プリチャージ電源８の出力端子とが接続されている。ソフト遮断部７は、端子６とグランドとの間に接続されるＮチャネルＭＯＳＦＥＴ９を備え、ＦＥＴ９のゲートは、ロジック１０によりドライバ１１を介して駆動される。抵抗素子５の抵抗値は、ＩＧＢＴ１を通常の制御においてオフ駆動する際の放電経路に設けられている、ゲート抵抗の抵抗値よりも大きく設定されている。
【0015】
プリチャージ電源８は、オペアンプ１２を備えている。オペアンプ１２の出力端子は端子６に接続されていると共に、抵抗素子１３及び１４を介してグランドに接続されている。抵抗素子１３及び１４の共通接続点は、オペアンプ１２の非反転入力端子に接続されており、反転入力端子には基準電圧Ｖｒｅｆが与えられている。プリチャージ電源８の動作は、ロジック１０がオペアンプ１２を制御することで制御される。ロジック１０は電源制御部に相当する。
【0016】
ＩＧＢＴ１のセンスエミッタは、駆動ＩＣ２の端子１５に接続されている。駆動ＩＣ２の内部において、端子１５には、過電流検出用のコンパレータ１６、及び短絡検出用のコンパレータ１７の非反転入力端子が接続されており、それぞれの反転入力端子には、過電流検出用、短絡検出用の閾値電圧Ｖｔｈ＿ｏｃ、Ｖｔｈ＿ｓが与えられている。各コンパレータ１６，１７の出力端子は、ロジック１０の入力端子にそれぞれ接続されている。尚、「短絡」は、ＩＧＢＴ１の導通端子であるコレクタ、エミッタ間の短絡である。コンパレータ１６，１７は、電流異常検出部に相当する。
【0017】
図２に示すように、オペアンプ１２の差動入力部は、ソースが電源に接続されるＰチャネルＭＯＳＦＥＴ１８ａ，１８ｂのミラー対を備えている。ＮチャネルＭＯＳＦＥＴ１９ａ，１９ｂのドレインは、それぞれＦＥＴ１８ａ，１８ｂのドレインに接続されている。ＮチャネルＭＯＳＦＥＴ２０ｂは、ＦＥＴ１９ａ，１９ｂのソースとグランドとの間に接続されている。ＦＥＴ２０ｂは、ＮチャネルＭＯＳＦＥＴ２０ａとミラー対を構成しており、ＦＥＴ２０ａは、電源とグランドとの間に基準電流源２１と共に直列に接続されている。ＦＥＴ２０ａ及び２０ｂのゲートとグランドとの間には、ＮチャネルＭＯＳＦＥＴ２２が接続されており、ＦＥＴ２２のゲートは、ロジック１０により制御される。
【0018】
ロジック１０がＦＥＴ２２をオフにしていれば、ＦＥＴ２０ａ及び２０ｂのミラー対を介して差動入力部にテール電流が流れる。ロジック１０がＦＥＴ２２をオンにすると、差動入力部に対するテール電流の供給が停止されることで、オペアンプ１２の動作が停止してプリチャージ電源８の動作が停止し、電圧の出力が停止する。以上が保護回路２３を構成している。
【0019】
次に、本実施形態の作用について説明する。図３に示すように、ロジック１０は、異常の発生がない正常状態から（Ｓ１）、コンパレータ１６又は１７が過電流又は短絡の発生を検出すると（Ｓ２ａ，Ｓ２ｂ）、それぞれの検出に対応した判定待機時間を設定する（Ｓ３ａ，Ｓ３ｂ）。判定待機時間は、コンパレータ１６、１７が出力する信号が入力されるロジック１０の端子に、例えばノイズが重畳されたことによる誤判定を回避するために設定される。短絡の判定待機時間は、過電流の判定待機時間よりも短く設定されている。
【0020】
それぞれの判定待機時間が経過する前に、コンパレータ１６、１７による検出状態が解消すれば、正常状態に移行する。一方、それぞれの判定待機時間が経過しても、コンパレータ１６、１７による検出状態が維持されていれば、ロジック１０は過電流、短絡を検出したと判定する（Ｓ４ａ，Ｓ４ｂ）。すると、ロジック１０は、最初にプリチャージ電源８の動作を停止させてから（Ｓ５）、図中では「ソフト遮断素子」と示すソフト遮断部７のＦＥＴ９をオフにする（Ｓ６）。
【0021】
図４の上段は、ロジック１０がプリチャージ電源８の動作を制御しない場合を想定している。駆動ＩＣ２がＩＧＢＴ１のゲートをハイレベルに駆動している間に、ＩＧＢＴ１のコレクタ、エミッタ間に短絡が発生したものとする。短絡の発生によりＩＧＢＴ１のミラー容量を介してゲートの電圧が上昇して閾値電圧Ｖｔｈ＿ｓを超えると、コンパレータ１７の出力信号がハイレベルになる。それにより、ロジック１０が短絡の発生を検知すると、短絡判定用の判定時間Ｔｓ１の経過待ちをする。判定時間Ｔｓ１を経過した時点でも短絡の発生を検知した状態が継続していれば、ロジック１０は短絡発生と判定する。すると、ロジック１０は、ソフト遮断部７のＦＥＴ９をオンにする。ＦＥＴ９のドレイン電位は、ＩＧＢＴ１のゲート電位よりダイオード３の順方向電圧分だけ低下した電位となっているが、ＦＥＴ９がオンになるとローレベルに変化する。ロジック１０もソフト遮断部を構成しており、上記の判定時間Ｔｓ１の経過待ちをした後、短絡発生と判定する機能部分の構成を１０Ｓとする。
【0022】
これに対して、図４の下段は、本実施形態の作用を示しており、短絡判定用の判定時間Ｔｓ２は上記の判定時間Ｔｓ１よりも短く設定されている。ロジック１０は、判定時間Ｔｓ２が経過した時点でプリチャージ電源８の動作を停止させる（Ｓ４ｂ→Ｓ５）。その後、ソフト遮断部７のＦＥＴ９をオンにする（Ｓ６）。尚、図３に示すフローチャートには反映していないが、ＩＧＢＴ１のゲートの放電が完了してゲート電位がローレベルになると、ロジック１０はプリチャージ電源８の動作を再開させる。
【0023】
図５，図６は、それぞれ図４の上段、下段に対応した作用をイメージ的に示している。図４の上段に示すケースでは、ソフト遮断部７のＦＥＴ９をオンにすると、ＩＧＢＴ１のゲートより放電される電流（１）と、プリチャージ電源８より供給される電流（２）とが合流してＦＥＴ９に流れる。これに対して、図４の下段に示すケースでは、ソフト遮断部７のＦＥＴ９がオンになった時点で、プリチャージ電源８は動作を停止しているので、ＦＥＴ９には電流（１）のみが流れることになる。
【0024】
以上のように本実施形態によれば、保護回路２３において、コンパレータ１６，１７は、それぞれＩＧＢＴ１のコレクタ、エミッタ間の短絡、コレクタ、エミッタ間を流れる過電流を異常として検出する。ソフト遮断部７は、ロジック１０Ｓが前記異常の検出を判定すると、ＩＧＢＴ１のゲートに充電されている電荷を、通常のオフ時よりも遅い速度で引き抜くように動作する。駆動ＩＣ２において、ＩＧＢＴ１のゲートとソフト遮断部７及びプリチャージ電源８とを接続する端子６は共通化されており、ロジック１０は、ソフト遮断部７によるゲート電位を低下させる動作を開始する前に、プリチャージ電源８による電圧の出力を停止させる。
【0025】
このように構成すれば、ロジック１０Ｓが異常の検出を判定して、ソフト遮断部７がゲートより電荷を引き抜く動作を開始させる前にプリチャージ電源８による電圧の出力が停止するので、ソフト遮断部７において、電荷を引き抜く経路を構成するＦＥＴ９の電力容量の増大を抑制できる。したがって、保護回路２３を構成するコストの上昇を抑えることが可能になる。
【0026】
また、ロジック１０Ｓは、コンパレータ１６，１７が異常を検出してから判定を行うまでに判定待機時間の経過待ちを行う。これにより、コンパレータ１６，１７からの入力を受け付ける端子に、例えばノイズが重畳されたことによる誤判定を回避する。そして、ロジック１０は、ソフト遮断部が動作を開始する前にプリチャージ電源による電圧の出力を停止させるので、ソフト遮断部を構成する回路素子の電力容量の増大を、より大きく抑制できる。
【0027】
また、ロジック１０は、プリチャージ電源８による電圧の供給を停止させる際に、プリチャージ電源８を構成しているオペアンプ１２の差動入力部に供給されているテール電流を遮断する。したがって、オペアンプ１２の内部にテール電流を遮断するためのＦＥＴ２２を付加するだけで、プリチャージ電源８の動作を停止させることが可能になる。
【0028】
（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図７に示すように、第２実施形態の保護回路２４は、保護回路２３を構成するプリチャージ電源８を、プリチャージ電源２５に置換えている。プリチャージ電源２５は、オペアンプ１２に替わるオペアンプ２６を備えている。オペアンプ２６は、オペアンプ１２のように、内部にＦＥＴ２２がない通常の構成である。そして、オペアンプ２６の出力端子と駆動ＩＣ２の端子６との間には、常閉型のスイッチ２７が配置されている。ロジック１０は、プリチャージ電源２５による電圧の供給を停止させる際には、スイッチ２７をオンからオフに切り換える。
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図７に示すように、第２実施形態の保護回路２４は、保護回路２３を構成するプリチャージ電源８を、プリチャージ電源２５に置換えている。プリチャージ電源２５は、オペアンプ１２に替わるオペアンプ２６を備えている。オペアンプ２６は、オペアンプ１２のように、内部にＦＥＴ２２がない通常の構成である。そして、オペアンプ２６の出力端子と駆動ＩＣ２の端子６との間には、常閉型のスイッチ２７が配置されている。ロジック１０は、プリチャージ電源２５による電圧の供給を停止させる際には、スイッチ２７をオンからオフに切り換える。
【0029】
（第３実施形態）
図８に示すように、第３実施形態は、駆動ＩＣ２の外部の構成が第１実施形態とは相違している。コンデンサ４には、抵抗素子３１が並列に接続されている。ダイオード３のアノードと端子６との間には、抵抗素子３２及びダイオード３３の直列回路が接続されており、端子６ダイオード３のカソードとの間には、ダイオード３４及び抵抗素子３５の直列回路が接続されている。
図８に示すように、第３実施形態は、駆動ＩＣ２の外部の構成が第１実施形態とは相違している。コンデンサ４には、抵抗素子３１が並列に接続されている。ダイオード３のアノードと端子６との間には、抵抗素子３２及びダイオード３３の直列回路が接続されており、端子６ダイオード３のカソードとの間には、ダイオード３４及び抵抗素子３５の直列回路が接続されている。
【0030】
（その他の実施形態）
プリチャージ電源８の動作を停止させるタイミングは、必ずしもソフト遮断部７のＦＥＴ９をターンオンさせる前に限らず、ターンオンさせてから、ＩＧＢＴ１のゲートに充電された電荷の放電が完了するよりも前であれば良い。
パワー半導体素子はＩＧＢＴに限らず、パワーＭＯＳＦＥＴ等でも良い。
短絡、過電流の検出は、何れか一方のみを行うようにしても良い。
コンパレータ１６，１７の出力信号をソフト遮断部７に直接入力して、異常発生時における判定待機時間の経過待ち及び経過後の判定を、ソフト遮断部７の内部で行っても良い。
差動入力部におけるテール電流の供給を停止させる構成は、図２に示すものに限らない。
プリチャージ電源８の動作を停止させるタイミングは、必ずしもソフト遮断部７のＦＥＴ９をターンオンさせる前に限らず、ターンオンさせてから、ＩＧＢＴ１のゲートに充電された電荷の放電が完了するよりも前であれば良い。
パワー半導体素子はＩＧＢＴに限らず、パワーＭＯＳＦＥＴ等でも良い。
短絡、過電流の検出は、何れか一方のみを行うようにしても良い。
コンパレータ１６，１７の出力信号をソフト遮断部７に直接入力して、異常発生時における判定待機時間の経過待ち及び経過後の判定を、ソフト遮断部７の内部で行っても良い。
差動入力部におけるテール電流の供給を停止させる構成は、図２に示すものに限らない。
【0031】
本件は、特許請求の範囲に記載の発明に加え、以下のような発明を含む。
［１］
パワー半導体素子（１）の導通端子間の短絡、若しくは前記導通端子間を流れる過電流の何れか一方又は双方を異常として検出する電流異常検出部（１６，１７）と、
前記異常の検出を判定すると、前記パワー半導体素子の導通制御端子に充電されている電荷を、通常のオフ時よりも遅い速度で引き抜くように動作するソフト遮断部（７，１０Ｓ）と、
前記短絡に対する保護のため、前記導通制御端子の電圧上昇を抑制するプリチャージ電源（８）と、を備え、
前記導通制御端子と、前記ソフト遮断部及び前記プリチャージ電源とを接続する端子（６）は共通化されており、
前記ソフト遮断部による前記導通制御端子の電圧を低下させる動作が完了する以前に、前記プリチャージ電源による電圧の供給を停止させる電源制御部（１０）を更に備えるパワー半導体素子の保護回路。
［２］
前記ソフト遮断部（１０Ｓ）は、前記電流異常検出部が異常を検出してから前記判定を行うまでに判定待機時間の経過待ちを行い、
前記電源制御部は、前記ソフト遮断部が動作を開始する前に、前記電圧の供給を停止させる［１］記載のパワー半導体素子の保護回路。
［３］
前記プリチャージ電源は、オペアンプ（１２）を備え、
前記電源制御部は、前記電圧の供給を停止させる際に、前記オペアンプの差動入力部に供給されているテール電流を遮断する［１］又は［２］記載のパワー半導体素子の保護回路。
［４］
前記プリチャージ電源と前記導通制御端子との間に配置される常閉型のスイッチ（２７）を備え、
前記電源制御部は、前記電圧の供給を停止させる際に、前記スイッチを開く［１］又は［２］記載のパワー半導体素子の保護回路。
［５］
前記導通制御端子と低電位基準点との間に接続される、ダイオード（３）及びコンデンサ（４）の直列回路を備え、
前記プリチャージ電源の出力端子は、前記ダイオードと前記コンデンサとの共通接続点に接続されている［１］から［４］の何れか一つに記載のパワー半導体素子の保護回路。
［１］
パワー半導体素子（１）の導通端子間の短絡、若しくは前記導通端子間を流れる過電流の何れか一方又は双方を異常として検出する電流異常検出部（１６，１７）と、
前記異常の検出を判定すると、前記パワー半導体素子の導通制御端子に充電されている電荷を、通常のオフ時よりも遅い速度で引き抜くように動作するソフト遮断部（７，１０Ｓ）と、
前記短絡に対する保護のため、前記導通制御端子の電圧上昇を抑制するプリチャージ電源（８）と、を備え、
前記導通制御端子と、前記ソフト遮断部及び前記プリチャージ電源とを接続する端子（６）は共通化されており、
前記ソフト遮断部による前記導通制御端子の電圧を低下させる動作が完了する以前に、前記プリチャージ電源による電圧の供給を停止させる電源制御部（１０）を更に備えるパワー半導体素子の保護回路。
［２］
前記ソフト遮断部（１０Ｓ）は、前記電流異常検出部が異常を検出してから前記判定を行うまでに判定待機時間の経過待ちを行い、
前記電源制御部は、前記ソフト遮断部が動作を開始する前に、前記電圧の供給を停止させる［１］記載のパワー半導体素子の保護回路。
［３］
前記プリチャージ電源は、オペアンプ（１２）を備え、
前記電源制御部は、前記電圧の供給を停止させる際に、前記オペアンプの差動入力部に供給されているテール電流を遮断する［１］又は［２］記載のパワー半導体素子の保護回路。
［４］
前記プリチャージ電源と前記導通制御端子との間に配置される常閉型のスイッチ（２７）を備え、
前記電源制御部は、前記電圧の供給を停止させる際に、前記スイッチを開く［１］又は［２］記載のパワー半導体素子の保護回路。
［５］
前記導通制御端子と低電位基準点との間に接続される、ダイオード（３）及びコンデンサ（４）の直列回路を備え、
前記プリチャージ電源の出力端子は、前記ダイオードと前記コンデンサとの共通接続点に接続されている［１］から［４］の何れか一つに記載のパワー半導体素子の保護回路。
【0032】
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【0033】
図面中、１はＩＧＢＴ、２は駆動ＩＣ、３はダイオード、４はコンデンサ、６は端子、７はソフト遮断部、８はプリチャージ電源、９はＮチャネルＭＯＳＦＥＴ、１０はロジック、１２はオペアンプ、１６及び１７はコンパレータ、１８ａ，１８ｂはＭＯＳＦＥＴ、２３は保護回路を示す。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】