特開 2024-157301 デバッグ回路及び情報処理システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024157301

(43)【公開日】2024-11-07

(54)【発明の名称】デバッグ回路及び情報処理システム

(51)【国際特許分類】

   G06F 11/36 20060101AFI20241030BHJP

【ＦＩ】

G06F11/36 136

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023071587

(22)【出願日】2023-04-25

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】野▲崎▼賢治

【テーマコード（参考）】

5B042

【Ｆターム（参考）】

5B042HH03

5B042HH12

5B042HH30

(57)【要約】

【目的】ポーリングプログラムのデバッグを短時間で効率よく行うことが可能なデバッグ回路を提供する
【構成】情報処理装置に設けられ、情報処理装置の周辺機能の制御に用いる制御レジスタのフラグをポーリングするポーリングプログラムのデバッグを行う回路であって、周辺機能の実行命令を検知して検知信号を生成する実行命令検知回路と、制御レジスタから読み出したフラグのフラグ値と当該フラグの期待値とを比較する期待値比較回路と、検知信号及び期待値比較回路による比較結果に基づいて、制御レジスタのフラグのポーリングに関するポーリング値を計測するポーリング時間計測回路と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

情報処理装置に設けられ、前記情報処理装置の周辺機能の制御に用いる制御レジスタのフラグをポーリングするポーリングプログラムのデバッグを行う回路であって、
前記周辺機能の実行命令を検知して検知信号を生成する実行命令検知回路と、
前記制御レジスタから読み出したフラグのフラグ値と当該フラグの期待値とを比較する期待値比較回路と、
前記検知信号及び前記期待値比較回路による比較結果に基づいて、前記制御レジスタのフラグのポーリングに関するポーリング値を計測するポーリング時間計測回路と、
を有することを特徴とするデバッグ回路。

【請求項2】

前記ポーリング時間計測回路は、前記実行命令検知回路による前記実行命令の検知後、前記制御レジスタから読み出したフラグのフラグ値と当該フラグの期待値とが不一致状態から一致状態に変化するまでの時間を前記ポーリング値として計測することを特徴とする請求項１に記載のデバッグ回路。

【請求項3】

前記ポーリング時間計測回路は、前記制御レジスタから読み出したフラグのフラグ値と当該フラグの期待値とが不一致状態から一致状態に変化した後、前記制御レジスタのフラグのポーリングが開始するまでの時間を前記ポーリング値として計測することを特徴とする請求項１に記載のデバッグ回路。

【請求項4】

前記実行命令検知回路は、前記制御レジスタのフラグのポーリングが開始した後、前記制御レジスタから読み出したフラグのフラグ値と当該フラグの期待値とが不一致状態から一致状態に変化するまでに実行したポーリングの回数をカウントすることを特徴とする請求項１に記載のデバッグ回路。

【請求項5】

前記ポーリング時間計測回路は、前記実行命令検知回路による前記実行命令の検知後、前記制御レジスタから読み出したフラグのフラグ値と当該フラグの期待値とが一致状態から不一致状態に変化するまでの時間を前記ポーリング値として計測することを特徴とする請求項１に記載のデバッグ回路。

【請求項6】

前記ポーリング時間計測回路は、外部から読み出し可能なレジスタを有し、前記ポーリング値を当該レジスタに格納することを特徴とする請求項１乃至５のいずれか１に記載のデバッグ回路。

【請求項7】

前記実行命令検知回路は、外部から読み出し可能なレジスタを有し、前記ポーリングの回数のカウント結果を当該レジスタに格納することを特徴とする請求項４に記載のデバッグ回路。

【請求項8】

情報処理装置と、前記情報処理装置にバスラインを介して接続された外部装置と、から構成される情報処理システムであって、
前記情報処理装置は、前記情報処理装置の周辺機能の制御に用いる制御レジスタのフラグをポーリングするポーリングプログラムのデバッグを行うデバッグ回路を含み、
前記デバッグ回路は、
前記周辺機能の実行命令を検知して検知信号を生成する実行命令検知回路と、
前記制御レジスタから読み出したフラグのフラグ値と当該フラグの期待値とを比較する期待値比較回路と、
前記検知信号及び前記期待値比較回路による比較結果に基づいて、前記制御レジスタのフラグのポーリングに関するポーリング値を計測するポーリング時間計測回路と、
を有し、
前記外部装置は、前記ポーリング時間計測回路の計測結果を前記バスラインを介して取得し、視認可能に表示することを特徴とする情報処理システム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、プログラムのデバッグを行うデバッグ回路及び情報処理システムに関する。

【背景技術】

【0002】

マイコン等のコンピュータにおいて、プログラムのデバッグが行われている。例えば、ホスト装置とワークステーション等とのデータの伝送制御をポーリング処理によって行う情報処理システムにおいて、ホスト装置が実行中のプログラムをトレースするトレース機能部を備えたデバッグ装置を用いてプログラムのデバッグが行われている（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平５－２３３４８１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

従来、マイコンに内蔵された特殊機能レジスタ（ＳＦＲ：Special Function Register）等の周辺機能の制御レジスタのポーリングプログラムのデバッグは、インサーキットエミュレータ（ＩＣＥ：In Circuit Emulator）やオンチップデバッグエミュレータに搭載されているトレース機能やステップ実行機能を利用して行っていた。例えば、トレース機能を用いてＳＦＲのフラグ値をポーリングするプログラムのデバッグを行う場合、当該プログラムを実行後にトレース内容（例えば、プログラムカウンタやＳＦＲの内容）をダンプ後、ポーリングを開始してＳＦＲのフラグ値が期待値になるまでの内容を抽出し、その内容を基にポーリング間隔やポーリング開始タイミングのデバッグを行っていた。また、トレース機能を持たないＩＣＥ等の場合、ポーリング開始からＳＦＲのフラグ値が期待値と一致するまでステップ実行を繰り返しながらデバッグを行っていた。

【0005】

しかしながら、トレース機能を用いてデバッグを行う場合、ＳＦＲのフラグはその内容を読み出し命令（プログラム）によって読み出すまでトレース結果に内容が反映されないため、フラグが変化した正確なタイミングを把握することができないという問題があった。

【0006】

また、ステップ実行機能を用いてデバッグを行う場合、プログラムを１命令ずつ実行しながらその都度ＳＦＲの内容を確認する必要があるため、手間と時間がかかるという問題があった。

【0007】

また、一定条件で発生する割込み処理ルーチンで定期的にＳＦＲのフラグ値のポーリングを行うアプリケーションプログラムにおいて、割込み発生の遅延や抜けの有無を確認したい場合、トレース機能やステップ実行機能だけでは効率的なデバッグができないという問題があった。

【0008】

本発明は、上記問題点に鑑みてなされたものであり、ポーリングプログラムのデバッグを短時間で効率よく行うことが可能なデバッグ回路を提供することを目的とする。

【課題を解決するための手段】

【0009】

本発明に係るデバッグ回路は、情報処理装置に設けられ、前記情報処理装置の周辺機能の制御に用いる制御レジスタのフラグをポーリングするポーリングプログラムのデバッグを行う回路であって、前記周辺機能の実行命令を検知して検知信号を生成する実行命令検知回路と、前記制御レジスタから読み出したフラグのフラグ値と当該フラグの期待値とを比較する期待値比較回路と、前記検知信号及び前記期待値比較回路による比較結果に基づいて、前記制御レジスタのフラグのポーリングに関するポーリング値を計測するポーリング時間計測回路と、を有することを特徴とする。

【0010】

本発明に係る情報処理システムは、情報処理装置と、前記情報処理装置にバスラインを介して接続された外部装置と、から構成される情報処理システムであって、前記情報処理装置は、前記情報処理装置の周辺機能の制御に用いる制御レジスタのフラグをポーリングするポーリングプログラムのデバッグを行うデバッグ回路を含み、前記デバッグ回路は、前記周辺機能の実行命令を検知して検知信号を生成する実行命令検知回路と、前記制御レジスタから読み出したフラグのフラグ値と当該フラグの期待値とを比較する期待値比較回路と、前記検知信号及び前記期待値比較回路による比較結果に基づいて、前記制御レジスタのフラグのポーリングに関するポーリング値を計測するポーリング時間計測回路と、を有し、前記外部装置は、前記ポーリング時間計測回路の計測結果を前記バスラインを介して取得し、視認可能に表示することを特徴とする。

【発明の効果】

【0011】

本発明に係るデバッグ回路によれば、ポーリングプログラムのデバッグを短時間で効率よく行うことが可能なことが可能となる。

【図面の簡単な説明】

【0012】

【図1】本発明の実施例１に係る情報処理システムの構成を示すブロック図である。

【図2】実施例１のデバッグ処理の処理ルーチンを示すフローチャートである。

【図3】実施例１のデバッグ処理の処理ルーチンを示すフローチャートである。

【図4】本発明の実施例２に係る情報処理システムの構成を示すブロック図である。

【図5】実施例２のデバッグ処理の処理ルーチンを示すフローチャートである。

【図6】実施例２のデバッグ処理の処理ルーチンを示すフローチャートである。

【図7】本発明の実施例３に係る情報処理システムの構成を示すブロック図である。

【図8】実施例３のデバッグ処理の処理ルーチンを示すフローチャートである。

【図9】実施例３のデバッグ処理の処理ルーチンを示すフローチャートである。

【図10】実施例３のデバッグ処理の処理ルーチンを示すフローチャートである。

【図11】本発明の実施例４に係る情報処理システムの構成を示すブロック図である。

【図12】実施例４のデバッグ処理の処理ルーチンを示すフローチャートである。

【図13】実施例４のデバッグ処理の処理ルーチンを示すフローチャートである。

【発明を実施するための形態】

【0013】

以下、本発明の実施例について、図面を参照して説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。

【実施例0014】

図１は、本発明の実施例１に係る情報処理システムの構成を示すブロック図である。本実施例の情報処理システムは、外部デバッグ機器ＥＤ及びマイクロコンピュータ１００から構成されている。マイクロコンピュータ１００は、ＩＣＥ（In Circuit Emulator）回路１０及びマイクロコンピュータ回路２０から構成されている。

【0015】

ＩＣＥ回路１０は、トレースメモリ＆トレース回路１１、ステップ／ブレーク回路１２、実行命令検知回路１３、ポーリング時間計測回路１４及びフラグ期待値比較回路１５を有する。これらの回路は、通信用バスＢＬを介して外部デバッグ機器ＥＤに接続されている。

【0016】

トレースメモリ＆トレース回路１１は、マイクロコンピュータ回路２０が実行したプログラムの実行履歴を記録するトレース機能を担う回路である。トレースメモリ＆トレース回路１１には、マイクロコンピュータ回路２０からＣＰＵクロックＣＬＫ１及びプログラム実行アドレスＰＡ１が供給される。

【0017】

ステップ／ブレーク回路１２は、１命令ずつプログラムを実行させるステップ実行の機能を担う回路である。ステップ／ブレーク回路１２には、マイクロコンピュータ回路２０からＣＰＵクロックＣＬＫ１及びプログラム実行アドレスＰＡ１が供給される。

【0018】

実行命令検知回路１３は、マイクロコンピュータ回路２０の周辺機能の制御プログラムの実行命令を検知する回路である。また、実行命令検知回路１３は、ＳＦＲ２５のフラグ値（例えばＵＡＲＴ通信の制御プログラムにおいて通信終了時に０から１に変化するような通信終了を表すフラグ等）と期待値とを比較する比較命令（以下、ポーリング命令と称する）の実行有無を検知する。実行命令検知回路１３には、ＣＰＵクロックＣＬＫ１、プログラム実行アドレスＰＡ１及びプログラム開始信号ＰＳ１が供給される。

【0019】

実行命令検知回路１３は、アプリケーションプログラム上の物理アドレス値を格納する命令アドレスレジスタ３１を有する。実行命令検知回路１３は、当該物理アドレス値とプログラム実行アドレスＰＡ１の値とが一致した場合に、ワンショットの実行検知トリガパルス信号ＤＴＳを出力する。

【0020】

ポーリング時間計測回路１４は、ＳＦＲ２５のフラグのポーリングに関するポーリング値を計測する回路である。本実施例では、ポーリング時間計測回路１４は、実行命令検知回路１３による実行命令の検知後、ＳＦＲ２５のフラグ値とその期待値とが不一致状態から一致状態に変化するまでの時間をポーリング値として計測する。

【0021】

ポーリング時間計測回路１４は、時間計測タイマー４１、計測値レジスタ４２及び最大値レジスタ４３を有する。ポーリング時間計測回路１４には、ＣＰＵクロックＣＬＫ１が供給される。また、ポーリング時間計測回路１４には、フラグ期待値比較回路１５から期待値一致トリガパルス信号ＭＴＳが供給される。

【0022】

時間計測タイマー４１は、ＣＰＵクロックＣＬＫ１に基づいてカウントを行うことにより、ポーリング時間を計測する。計測値レジスタ４２は、時間計測タイマー４１による最新のポーリング時間計測結果を格納する。最大値レジスタ４３は、ポーリング時間計測結果を示す計測値のうちの最大値（ポーリング時間の最大値）を格納する。ポーリング時間計測回路１４は、ポーリング時間計測の開始時にワンショットの時間計測開始トリガパルス信号ＴＴＳを出力する。

【0023】

フラグ期待値比較回路１５は、期待値データレジスタ５１及びビット列マスクレジスタ５２を有する。フラグ期待値比較回路１５には、ＳＦＲ２５のフラグ値からなるビット列ＦＢＳが供給される。

【0024】

期待値データレジスタ５１は、ビット列ＦＢＳと同じビット幅を持つ期待値データを格納する。ビット列マスクレジスタ５２は、ビット列ＦＢＳと同じビット幅のビット列を取り出すためのビットマスク値を格納する。フラグ期待値比較回路１５は、これをビット列ＦＢＳとビット列マスクレジスタ５２から読み出されたビットマスク値との論理積の値を、期待値データレジスタ５１から読み出した期待値データと比較する。フラグ期待値比較回路１５は、論理積の値と期待値データとが不一致状態から一致状態に変化した場合に、ワンショットの期待値一致トリガパルス信号ＭＴＳを出力する。

【0025】

マイクロコンピュータ回路２０は、ＣＰＵ２１、クロック制御回路２２、バスブリッジ２３、プログラムメモリ２４及びＳＦＲ２５を有する。

【0026】

ＣＰＵ（Central Processing Unit）２１は、マイクロコンピュータ回路２０の全体の動作を制御する処理制御部である。本実施例では、ＣＰＵ２１は、バスブリッジ２３を介してプログラムメモリ２４及びＳＦＲ２５に接続されている。

【0027】

クロック制御回路２２は、ＣＰＵ２１の動作クロックであるＣＰＵクロックＣＬＫ１を出力する。ＣＰＵクロックＣＬＫ１は、ＣＰＵ２１に供給されるほか、ＩＣＥ回路１０のトレースメモリ＆トレース回路１１、ステップ／ブレーク回路１２、実行命令検知回路１３、ポーリング時間計測回路１４及びフラグ期待値比較回路１５に供給される。

【0028】

プログラムメモリ２４は、マイクロコンピュータ回路２０が実行する様々なプログラムを格納する記憶装置である。プログラムメモリ２４には、例えばＳＦＲ２５のフラグ値をポーリングするためのポーリングプログラムが格納されている。

【0029】

ＳＦＲ２５は、マイクロコンピュータ回路２０の周辺機能の制御に用いるレジスタ値を格納する特殊機能レジスタである。例えば、ＳＦＲ２５には、マイクロコンピュータ回路２０に内蔵された図示せぬＵＡＲＴ（Universal Asynchronous Receiver Transmitter）機能の通信制御や状態を表すレジスタ値が格納される。

【0030】

次に、本実施例のＩＣＥ回路１０が実行するデバッグ処理の処理動作について説明する。

【0031】

図２及び図３は、実施例１のデバッグ処理の処理ルーチンを示すフローチャートである。

【0032】

まず、ＩＣＥ回路１０は、ポーリング命令が格納されているプログラムメモリ２４上の物理アドレス値を、外部デバッグ機器ＥＤから通信用バスＢＬを経由して取得し、実行命令検知回路１３の命令アドレスレジスタ３１に格納する（ＳＴＥＰ１０１）。

【0033】

また、ＩＣＥ回路１０は、ＳＦＲ２５のフラグの期待値データを外部デバッグ機器ＥＤから通信用バスＢＬを経由して取得し、フラグ期待値比較回路１５の期待値データレジスタ５１に格納する（ＳＴＥＰ１０２）。

【0034】

また、ＩＣＥ回路１０は、ビット列ＦＢＳのマスクに用いるビットマスク値を外部デバッグ機器ＥＤから通信用バスＢＬを経由して取得し、フラグ期待値比較回路１５のビット列マスクレジスタ５２に格納する（ＳＴＥＰ１０３）。

【0035】

ポーリング時間計測回路１４は、時間計測タイマー４１及び最大値レジスタ４３の値を“０”にリセットする（ＳＴＥＰ１０４）。

【0036】

アプリケーションプログラムがスタートすると、実行命令検知回路１３は、ＣＰＵクロックＣＬＫ１に同期して、命令アドレスレジスタ３１に格納されている物理アドレス値とプログラム実行アドレスＰＡ１の値とを比較する（ＳＴＥＰ１０５）。

【0037】

実行命令検知回路１３は、当該比較の結果、両者のアドレス値が一致したか否かを判定する（ＳＴＥＰ１０６）。

【0038】

アドレス値が一致しないと判定すると（ＳＴＥＰ１０６：ＮＯ）、ＳＴＥＰ１０５に戻り、実行命令検知回路１３は、再びＣＰＵクロックＣＬＫ１に同期してアドレス値の比較を行う。

【0039】

一方、アドレス値が一致したと判定すると（ＳＴＥＰ１０６：ＹＥＳ）、実行命令検知回路１３は、実行命令を検知したことを示す実行検知トリガパルス信号ＤＴＳを出力する（ＳＴＥＰ１０７）。

【0040】

ポーリング時間計測回路１４は、実行検知トリガパルス信号ＤＴＳの供給を受け、これに応じて時間計測タイマー４１のカウントをスタートさせる。また、ポーリング時間計測回路１４は、時間計測を開始したことを示す時間計測開始トリガパルス信号ＴＴＳを出力する（ＳＴＥＰ１０８）。

【0041】

フラグ期待値比較回路１５は、ＣＰＵクロックＣＬＫ１に同期して、ビット列ＦＢＳとビット列マスクレジスタ５２から読み出したビットマスク値との論理積の値と、期待値データレジスタ５１から読み出した期待値データと、を比較する（ＳＴＥＰ１０９）。

【0042】

フラグ期待値比較回路１５は、当該比較の結果、両者の値が不一致状態から一致状態に変化したか否かを判定する（ＳＴＥＰ１１０）。

【0043】

値が不一致のままであると判定すると（ＳＴＥＰ１１０：ＮＯ）、ＳＴＥＰ１０９に戻り、フラグ期待値比較回路１５は、再びＣＰＵクロックＣＬＫ１に同期して論理積の値と期待値データとの比較を行う。

【0044】

一方、値が一致したと判定すると（ＳＴＥＰ１１０：ＹＥＳ）、フラグ期待値比較回路１５は、期待値が一致したことを示す期待値一致トリガパルス信号ＭＴＳを出力する（ＳＴＥＰ１１１）。

【0045】

ポーリング時間計測回路１４は、期待値一致トリガパルス信号ＭＴＳの供給を受けて時間計測タイマー４１のカウントをストップさせ、その時の時間計測タイマーのカウント値を計測値として計測値レジスタ４２に格納する（ＳＴＥＰ１１２）。

【0046】

ポーリング時間計測回路１４は、計測値レジスタ４２に格納された計測値と最大値レジスタ４３から読み出した最大値とを比較し、値が大きい方を最大値（すなわち計測値の方が大きい場合、新たな最大値）として最大値レジスタ４３に格納する（ＳＴＥＰ１１３）。

【0047】

外部デバッグ機器ＥＤは、ポーリング時間計測回路１４の最大値レジスタ４３に格納されている最大値を、通信用バスＢＬを経由して定期的に読み出し、外部デバッグ機器ＥＤに接続されたモニタ用のＰＣ（図１では図示を省略）の画面に表示させる（ＳＴＥＰ１１４）。

【0048】

以上のように、本実施例の情報処理システムでは、ＩＣＥ回路１０に実行命令検知回路１３、ポーリング時間計測回路１４及びフラグ期待値比較回路１５が設けられている。かかる構成によれば、ＳＦＲ２５のフラグ値のポーリングを開始後、フラグ値及び期待値が不一致状態から一致状態になるまでの時間（最大値）を計測し、それをモニタ画面上に表示させることができる。

【0049】

これにより、上記のような回路を有しないＩＣＥ回路においてトレース機能を用いてデバッグを行う場合とは異なり、フラグが不一致状態から一致状態へと変化した正確なタイミングを把握することが可能となる。また、ステップ実行機能により１命令ずつプログラムを実行してデバッグを行う場合とは異なり、短時間でデバッグを行うことが可能となる。

【0050】

したがって、本実施例のＩＣＥ回路１０によれば、ポーリングプログラムのデバッグを短時間で効率よく行うことが可能となる。

【実施例0051】

次に、本発明の実施例２について説明する。本実施例のＩＣＥ回路は、フラグ値が一致状態になってからポーリングを開始するまでの時間を計測するための構成を有する点で、実施例１のＩＣＥ回路１０と異なる。

【0052】

図４は、実施例２に係る情報処理システムの構成を示すブロック図である。本実施例の情報処理システムは、外部デバッグ機器ＥＤ及びマイクロコンピュータ１００Ａから構成されている。マイクロコンピュータ１００Ａは、ＩＣＥ回路１０Ａ及びマイクロコンピュータ回路２０から構成されている。なお、ここでは実行命令検知回路１３、第１ポーリング時間計測回路１４及びフラグ期待値比較回路１５の内部構成については省略して示している。

【0053】

ＩＣＥ回路１０Ａは、実施例１のポーリング時間計測回路１４と同様の機能を有する第１ポーリング時間計測回路１４に加えて、第２ポーリング時間計測回路１６を有する。

【0054】

第２ポーリング時間計測回路１６は、ＳＦＲ２５のフラグ値とその期待値とが不一致状態から一致状態に変化した後、ＳＦＲ２５のポーリングが開始するまでの時間をポーリング値として計測する回路である。

【0055】

第２ポーリング時間計測回路１６は、時間計測タイマー６１、計測値レジスタ６２及び最大値レジスタ６３を有する。第２ポーリング時間計測回路１６には、ＣＰＵクロックＣＬＫ１が供給される。また、第２ポーリング時間計測回路１６には、フラグ期待値比較回路１５から期待値一致トリガパルス信号ＭＴＳが供給される。

【0056】

時間計測タイマー６１は、ＣＰＵクロックＣＬＫ１に基づいてカウントを行うことにより、ポーリング時間を計測する。計測値レジスタ６２は、時間計測タイマー４１による最新のポーリング時間計測結果を格納する。最大値レジスタ６３は、ポーリング時間計測結果を示す計測値のうちの最大値（ポーリング時間の最大値）を格納する。

【0057】

第２ポーリング時間計測回路１６は、ポーリング時間計測の開始時にワンショットの時間計測開始トリガパルス第２信号ＴＴＳ２を出力する。時間計測開始トリガパルス第２信号ＴＴＳ２は、実行命令検知回路１３に供給される。

【0058】

次に、本実施例のＩＣＥ回路１０Ａが実行するデバッグ処理の処理動作について説明する。

【0059】

図５及び図６は、実施例２のデバッグ処理の処理ルーチンを示すフローチャートである。

【0060】

まず、ＩＣＥ回路１０Ａは、ポーリング命令が格納されているプログラムメモリ２４上の物理アドレス値を、外部デバッグ機器ＥＤから通信用バスＢＬを経由して取得し、実行命令検知回路１３の命令アドレスレジスタ３１に格納する（ＳＴＥＰ２０１）。

【0061】

また、ＩＣＥ回路１０Ａは、ＳＦＲ２５のフラグの期待値データを外部デバッグ機器ＥＤから通信用バスＢＬを経由して取得し、フラグ期待値比較回路１５の期待値データレジスタ５１に格納する（ＳＴＥＰ２０２）。

【0062】

また、ＩＣＥ回路１０Ａは、ビット列ＦＢＳのマスクに用いるビットマスク値を外部デバッグ機器ＥＤから通信用バスＢＬを経由して取得し、フラグ期待値比較回路１５のビット列マスクレジスタ５２に格納する（ＳＴＥＰ２０３）。

【0063】

ポーリング時間計測回路１４は、時間計測タイマー４１及び最大値レジスタ４３の値を“０”にリセットする（ＳＴＥＰ２０４）。

【0064】

アプリケーションプログラムがスタートすると、フラグ期待値比較回路１５は、ＣＰＵクロックＣＬＫ１に同期して、ビット列ＦＢＳをビット列マスクレジスタ５２から読み出したビットマスク値でマスクした値と、期待値データレジスタ５１から読み出した期待値データと、を比較する（ＳＴＥＰ２０５）。

【0065】

フラグ期待値比較回路１５は、当該比較の結果、両者の値が不一致状態から一致状態に変化したか否かを判定する（ＳＴＥＰ２０６）。

【0066】

値が不一致のままであると判定すると（ＳＴＥＰ２０６：ＮＯ）、ＳＴＥＰ２０５に戻り、フラグ期待値比較回路１５は、再びＣＰＵクロックＣＬＫ１に同期してビット列ＦＢＳをマスクした値と期待値データとの比較を行う。

【0067】

一方、値が一致したと判定すると（ＳＴＥＰ２０６：ＹＥＳ）、フラグ期待値比較回路１５は、期待値が一致したことを示す期待値一致トリガパルス信号ＭＴＳを出力する（ＳＴＥＰ２０７）。

【0068】

第２ポーリング時間計測回路１６は、期待値一致トリガパルス信号ＭＴＳの供給を受け、これに応じて時間計測タイマー６１のカウントをスタートさせる。また、第２ポーリング時間計測回路１６は、時間計測を開始したことを示す時間計測開始トリガパルス第２信号ＴＴＳ２を出力する（ＳＴＥＰ２０８）。

【0069】

実行命令検知回路１３は、時間計測開始トリガパルス第２信号ＴＴＳ２の供給を受け、これに応じて、ＣＰＵクロックＣＬＫ１に同期して、命令アドレスレジスタ３１に格納されている物理アドレス値とプログラム実行アドレスＰＡ１の値とを比較する（ＳＴＥＰ２０９）。

【0070】

実行命令検知回路１３は、当該比較の結果、両者のアドレス値が一致したか否かを判定する（ＳＴＥＰ２１０）。

【0071】

アドレス値が一致しないと判定すると（ＳＴＥＰ２１０：ＮＯ）、ＳＴＥＰ２０９に戻り、実行命令検知回路１３は、再びＣＰＵクロックＣＬＫ１に同期してアドレス値の比較を行う。

【0072】

一方、アドレス値が一致したと判定すると（ＳＴＥＰ２１０：ＹＥＳ）、実行命令検知回路１３は、実行命令を検知したことを示す実行検知トリガパルス信号ＤＴＳを出力する（ＳＴＥＰ２１１）。

【0073】

第２ポーリング時間計測回路１６は、実行検知トリガパルス信号ＤＴＳの供給を受けて時間計測タイマー６１のカウントをストップさせ、その時の時間計測タイマーのカウント値を計測値として計測値レジスタ６２に格納する（ＳＴＥＰ２１２）。

【0074】

第２ポーリング時間計測回路１６は、計測値レジスタ６２に格納された計測値と最大値レジスタ６３から読み出した最大値とを比較し、値が大きい方を最大値（すなわち計測値の方が大きい場合、新たな最大値）として最大値レジスタ６３に格納する（ＳＴＥＰ２１３）。

【0075】

外部デバッグ機器ＥＤは、第２ポーリング時間計測回路６４の最大値レジスタ６３に格納されている最大値を、通信用バスＢＬを経由して定期的に読み出し、外部デバッグ機器ＥＤに接続されたモニタ用のＰＣ（図４では図示を省略）の画面に表示させる（ＳＴＥＰ２１４）。

【0076】

以上のように、本実施例の情報処理システムでは、ＩＣＥ回路１０Ａに実行命令検知回路１３、第１ポーリング時間計測回路１４、フラグ期待値比較回路１５及び第２ポーリング時間計測回路１６が設けられている。かかる構成によれば、ＳＦＲ２５のフラグ値及び期待値が不一致状態から一致状態に変化してから、ポーリングを開始するまでの時間（最大値）を計測し、それをモニタ画面上に表示させることができる。

【0077】

これにより、上記のような回路を有しないＩＣＥ回路においてトレース機能やステップ機能を用いてデバッグを行う場合とは異なり、ポーリング間隔とポーリング処理の遅延及び処理抜けのデバッグを短時間で効率よく行うことが可能となる。

【0078】

したがって、本実施例のＩＣＥ回路１０Ａによれば、ポーリングプログラムのデバッグを短時間で効率よく行うことが可能となる。