特開 2024-157469 半導体装置、半導体モジュール、およびリードフレーム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024157469

(43)【公開日】2024-11-07

(54)【発明の名称】半導体装置、半導体モジュール、およびリードフレーム

(51)【国際特許分類】

   H01L 29/739 20060101AFI20241030BHJP

   H01L 23/48 20060101ALI20241030BHJP

   H01L 21/822 20060101ALI20241030BHJP

   H01L 21/768 20060101ALI20241030BHJP

   H01L 21/3205 20060101ALI20241030BHJP

   H01L 21/8234 20060101ALI20241030BHJP

   H01L 29/861 20060101ALI20241030BHJP

   H01L 29/78 20060101ALI20241030BHJP

   H01L 29/06 20060101ALI20241030BHJP

【ＦＩ】

H01L29/78 655F

H01L23/48 G

H01L27/04 F

H01L21/90 S

H01L21/88 Z

H01L27/06 102A

H01L27/088 E

H01L29/91 L

H01L29/91 E

H01L29/78 657D

H01L29/78 652N

H01L29/78 652P

【審査請求】未請求

【請求項の数】19

【出願形態】ＯＬ

(21)【出願番号】P 2023071867

(22)【出願日】2023-04-25

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】仲野 逸人

【テーマコード（参考）】

5F033

5F038

5F048

【Ｆターム（参考）】

5F033HH07

5F033HH08

5F033RR22

5F033UU03

5F033VV01

5F033VV06

5F033VV07

5F033XX31

5F038AZ08

5F038BE07

5F038BH16

5F038BH20

5F038CA10

5F038DT12

5F048AA07

5F048AB10

5F048AC01

5F048AC06

5F048AC07

5F048AC10

(57)【要約】      （修正有）

【課題】はんだ飛散の防止効果を得る半導体装置、半導体モジュール、およびリードフレームを提供する。
【解決手段】半導体装置は、半導体チップ４０の上方に設けられた温度センス部と、温度センス部とアノードパッド１７４及びカソードパッド１７６とにそれぞれ電気的に接続された温度センス配線部（アノード配線およびカソード配線）と、温度センス部の上方に設けられた温度センス保護膜１５０－４および温度センス配線部の上方に設けられた第１配線保護膜１５０－７を有する保護膜と、を備える。第１配線保護膜１５０－７は、温度センス保護膜１５０－４に隣接する第１領域Ｒ１と、第１領域Ｒ１よりも温度センス保護膜１５０－４から離間して設けられ、第１領域Ｒ１よりも幅が狭い第２領域Ｒ２と、を有する。
【選択図】図３

【特許請求の範囲】

【請求項1】

半導体基板の上方に設けられた温度センス部と、
前記温度センス部と電気的に接続された温度センス配線部と、
前記温度センス部の上方に設けられた温度センス保護膜および前記温度センス配線部の上方に設けられた第１配線保護膜を有する保護膜と、
を備え、
前記第１配線保護膜は、
前記温度センス保護膜に隣接する第１領域と、
前記第１領域よりも前記温度センス保護膜から離間して設けられ、前記第１領域よりも幅が狭い第２領域と
を有する、半導体装置。

【請求項2】

前記第１配線保護膜の幅は、前記温度センス保護膜から離れるに従い漸減する
請求項１に記載の半導体装置。

【請求項3】

前記第１配線保護膜は、上面視で台形である
請求項１に記載の半導体装置。

【請求項4】

前記第１配線保護膜は、上面視で階段状である
請求項１に記載の半導体装置。

【請求項5】

前記第２領域の幅は、５μｍ以上、５００μｍ以下である
請求項１に記載の半導体装置。

【請求項6】

前記温度センス配線部の延伸方向における前記第２領域の長さは、５００μｍ以上、５０００μｍ以下である
請求項１に記載の半導体装置。

【請求項7】

前記保護膜は、前記温度センス保護膜から、前記第１配線保護膜の延伸方向と異なる方向に延伸する第２配線保護膜を有する
請求項１に記載の半導体装置。

【請求項8】

前記半導体基板の上方に設けられたゲート配線部を備え、
前記第２配線保護膜は、前記ゲート配線部の上方に設けられている
請求項７に記載の半導体装置。

【請求項9】

前記第２配線保護膜は、前記第１領域および前記第２領域を有する
請求項８に記載の半導体装置。

【請求項10】

前記温度センス部は、上面視で、前記半導体基板の中央に設けられている
請求項１に記載の半導体装置。

【請求項11】

前記半導体基板の外周領域に、前記温度センス配線部と電気的に接続された温度センスパッド部を備える
請求項１０に記載の半導体装置。

【請求項12】

前記温度センス配線部は、カソード配線部と、アノード配線部とを有する
請求項１に記載の半導体装置。

【請求項13】

請求項１から１２のいずれか一項に記載の半導体装置と、
前記半導体装置との接合面に凹部を有するリードフレームと、
前記リードフレームと前記半導体装置とを接合するためのはんだ部と、
を備え、
前記リードフレームは、前記凹部が前記第１配線保護膜に対応するように、前記半導体装置上に配置されている
半導体モジュール。

【請求項14】

前記凹部が前記第１配線保護膜の前記第２領域に対応して設けられている
請求項１３に記載の半導体モジュール。

【請求項15】

前記凹部は、前記リードフレームの端部に設けられ、
前記凹部において、前記リードフレームと前記第１配線保護膜との間に、前記はんだ部から延伸して設けられたはんだブリッジを備える
請求項１３に記載の半導体モジュール。

【請求項16】

前記はんだブリッジの厚みは、２０μｍ以上、５００μｍ以下である
請求項１５に記載の半導体モジュール。

【請求項17】

前記接合面は、
前記半導体装置と接合するための主面部と、
前記主面部の端部に設けられた前記凹部と、
を有し、
前記リードフレームは、前記主面部が前記第１配線保護膜と接するように、前記半導体装置上に配置されている
請求項１５に記載の半導体モジュール。

【請求項18】

前記凹部の上端の幅は、１００μｍ以上、５００μｍ以下である
請求項１３に記載の半導体モジュール。

【請求項19】

はんだ部を介して半導体装置に接合される接合面を有するリードフレームであって、
前記接合面は、
前記半導体装置と接合するための主面部と、
前記主面部の端部に設けられた凹部と、
を有する
リードフレーム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置、半導体モジュール、およびリードフレームに関する。

【背景技術】

【0002】

特許文献１には、半導体素子の上に形成された電極と板状のリードフレームとがはんだで接続された半導体モジュールが記載されている。
［先行技術文献］
［特許文献］
［特許文献１］ 国際公開第２０２０／０６７０５９号明細書

【発明の概要】

【発明が解決しようとする課題】

【0003】

半導体素子の上に形成された電極と板状のリードフレームとをはんだ付けする際に、はんだの一部が飛散し、半導体素子の上に形成されたワイヤ配線用電極に付着するおそれがある。

【課題を解決するための手段】

【0004】

本発明の第１の態様においては、半導体基板の上方に設けられた温度センス部と、前記温度センス部と電気的に接続された温度センス配線部と、前記温度センス部の上方に設けられた温度センス保護膜および前記温度センス配線部の上方に設けられた第１配線保護膜を有する保護膜と、を備え、前記第１配線保護膜は、前記温度センス保護膜に隣接する第１領域と、前記第１領域よりも前記温度センス保護膜から離間して設けられ、前記第１領域よりも幅が狭い第２領域とを有する半導体装置を提供する。

【0005】

前記第１配線保護膜の幅は、前記温度センス保護膜から離れるに従い漸減してよい。

【0006】

前記第１配線保護膜は、上面視で台形であってよい。

【0007】

前記第１配線保護膜は、上面視で階段状であってよい。

【0008】

前記第２領域の幅は、５μｍ以上、５００μｍ以下であってよい。

【0009】

前記温度センス配線部の延伸方向における前記第２領域の長さは、５００μｍ以上、５０００μｍ以下であってよい。

【0010】

前記保護膜は、前記温度センス保護膜から、前記第１配線保護膜の延伸方向と異なる方向に延伸する第２配線保護膜を有してよい。

【0011】

半導体装置は、前記半導体基板の上方に設けられたゲート配線部を備え、前記第２配線保護膜は、前記ゲート配線部の上方に設けられていてよい。

【0012】

前記第２配線保護膜は、前記第１領域および前記第２領域を有してよい。

【0013】

前記温度センス部は、上面視で、前記半導体基板の中央に設けられていてよい。

【0014】

半導体装置は、前記半導体基板の外周領域に、前記温度センス配線部と電気的に接続された温度センスパッド部を備えてよい。

【0015】

前記温度センス配線部は、カソード配線部と、アノード配線部とを有してよい。

【0016】

本発明の第２の態様においては、第１の態様のいずれか１つに係る半導体装置と、前記半導体装置との接合面に凹部を有するリードフレームと、前記リードフレームと前記半導体装置とを接合するためのはんだ部と、を備え、前記リードフレームは、前記凹部が前記第１配線保護膜に対応するように、前記半導体装置上に配置されている半導体モジュールを提供する。

【0017】

前記凹部が前記第１配線保護膜の前記第２領域に対応して設けられていてよい。

【0018】

前記凹部は、前記リードフレームの端部に設けられてよく、半導体装置は、前記凹部において、前記リードフレームと前記第１配線保護膜との間に、前記はんだ部から延伸して設けられたはんだブリッジを備えてよい。

【0019】

前記はんだブリッジの厚みは、２０μｍ以上、５００μｍ以下であってよい。

【0020】

前記接合面は、前記半導体装置と接合するための主面部と、前記主面部の端部に設けられた前記凹部と、を有し、前記リードフレームは、前記主面部が前記第１配線保護膜と接するように、前記半導体装置上に配置されている。

【0021】

前記凹部の上端の幅は、１００μｍ以上、５００μｍ以下であってよい。

【0022】

本発明の第３の態様においては、はんだ部を介して半導体装置に接合される接合面を有するリードフレームであって、前記接合面は、前記半導体装置と接合するための主面部と、
前記主面部の端部に設けられた凹部と、を有するリードフレームを提供する。

【0023】

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

【図面の簡単な説明】

【0024】

【図1】実施例に係る半導体モジュール１００の一例を示す概略図である。

【図2】実施例に係る半導体チップ４０の上面図の一例である。

【図3】実施例に係る半導体チップ４０の上面図の一例である。

【図4】図３に示す保護膜１５０－７の拡大図の一例である。

【図5】実施例に係る半導体チップ４０の上面図の一例である。

【図6A】半導体モジュール１００の保護膜１５０－４における断面図の一例である。

【図6B】半導体モジュール１００の保護膜１５０－７における断面図の一例である。

【図6C】半導体モジュール１００の保護膜１５０－７における断面図の一例である。

【図7】比較例に係る半導体チップ４０の上面図の一例を示す図である。

【図8】実施例に係る半導体チップ４０の上面図の他の一例である。

【図9A】チップ接続部６２の下面図の一例である。

【図9B】チップ接続部６２の断面図の一例である。

【図9C】半導体モジュール１００の保護膜１５０－７における断面図の一例である。

【発明を実施するための形態】

【0025】

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。なお、本明細書及び図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、又、本発明に直接関係のない要素は図示を省略する。また、１つの図面において、同一の機能、構成を有する要素については、代表して符合を付し、その他については符合を省略する場合がある。

【0026】

本明細書においては半導体チップの深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体モジュールの実装時における方向に限定されない。

【0027】

本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。

【0028】

本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。

【0029】

図１は、実施例に係る半導体モジュール１００の一例を示す概略図である。半導体モジュール１００は、インバータ等の電力変換装置として機能してよい。半導体モジュール１００は、１つ以上の絶縁基板２１を備える。絶縁基板２１のいずれか一方の面には、所定の回路パターン２６が設けられ、絶縁基板２１の他方の面には、冷却器２０が設けられている。回路パターン２６は、銅板またはアルミニウム板、あるいはこれらの材料にめっきを施した板を、窒化ケイ素セラミックスや窒化アルミニウムセラミックス等の絶縁基板２１に直接接合あるいはろう材層を介して接合することで、構成されてよい。

【0030】

回路パターン２６には、１つ以上の半導体チップ４０が載置される。半導体チップ４０は、半導体装置の一例である。図１の例では、１つの半導体チップ４０が載置される。はんだ部３０は、半導体チップ４０を回路パターン２６に接合する。半導体チップ４０は、絶縁基板２１を囲む樹脂ケース１０や樹脂ケース１０に充填される封止樹脂１２といった樹脂パッケージにより保護される。なお、樹脂ケース１０を設けず、封止樹脂１２によるトランスファーモールド等で半導体チップ４０等を保護してもよい。

【0031】

半導体チップ４０は、ＩＧＢＴ、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードおよびこれらを組み合わせたＲＣ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ）－ＩＧＢＴ、並びにＭＯＳトランジスタ等を含んでよい。半導体チップ４０は、動作状態に応じて発熱量が変化する。例えばＲＣ－ＩＧＢＴにおいて、ＩＧＢＴがオンしている状態と、ＩＧＢＴがオフしてＦＷＤに電流が流れている状態とで、通電箇所が異なるため発熱量が変化する。このため、半導体チップ４０は、スイッチング時に温度上昇および温度低下が発生する。

【0032】

本例の半導体チップ４０は、上面および下面に電極（例えば、エミッタ電極とコレクタ電極）が形成された縦型のチップである。半導体チップ４０は、下面に形成された電極により回路パターン２６と接続され、上面に形成された電極により配線部材と接続される。なお、半導体チップ４０は縦型のチップに限定されない。半導体チップ４０は、回路パターン２６と接続される電極を上面に有していてもよい。

【0033】

樹脂ケース１０は、半導体チップ４０を収容する空間９４を囲むように設けられている。絶縁基板２１は、樹脂ケース１０の下方に設けられている。なお、空間９４は、絶縁基板２１の上方の領域でかつ樹脂ケース１０に囲まれる領域であってよい。

【0034】

本例において、樹脂ケース１０は、射出成形により形成可能な熱硬化型樹脂、または、ＵＶ成形により形成可能な紫外線硬化型樹脂等の樹脂により成形される。当該樹脂は、例えばポリフェニレンサルファイド（ＰＰＳ）樹脂、ポリブチレンテレフタレート（ＰＢＴ）樹脂、ポリアミド（ＰＡ）樹脂、アクリロニトリルブタジエンスチレン（ＡＢＳ）樹脂およびアクリル樹脂等から選択される１又は複数の高分子材料を含んでよい。

【0035】

冷却器２０は、内部に水等の冷媒を含む。冷却器２０は、絶縁基板２１等を介して、半導体チップ４０を冷却する。また、冷却器２０と絶縁基板２１の間には、放熱板が設けられていてもよい。冷却器２０は、当該放熱板を介して、半導体チップ４０を冷却してもよい。

【0036】

半導体チップ４０は、その上面が接合部材であるはんだ部３２を介して配線部材と接続される。本例の配線部材は、リードフレーム６０である。リードフレーム６０は、銅またはアルミニウム等の金属材料で形成された部材である。リードフレーム６０は、ニッケル等により表面の少なくとも一部がメッキされていてもよい。また、リードフレーム６０は、樹脂等により表面の少なくとも一部がコーティングされていてもよい。リードフレーム６０は、板状の部分を有してよい。板状とは、対向して配置された２つの主面の面積が、他の面の面積よりも大きい形状を指す。リードフレーム６０は、少なくとも、半導体チップ４０と接続する部分が板状であってよい。リードフレーム６０は、１枚の金属板を折り曲げることで、形成されてよい。

【0037】

リードフレーム６０は、半導体チップ４０と、回路パターン２６とを電気的に接続する。リードフレーム６０には、主電流が流れてよい。ここで、主電流とは、半導体チップ４０に流れる電流のうち、最大の電流である。本例のリードフレーム６０は、チップ接続部６２、架橋部６４、回路パターン接続部６６および足部６８を含む。チップ接続部６２は、半導体チップ４０の上面と接続する部分である。半導体チップ４０の上面と接続するチップ接続部６２の下面を、接合面と称することがある。回路パターン接続部６６は、回路パターン２６の上面に接続される部分である。チップ接続部６２および回路パターン接続部６６は、ＸＹ面とほぼ平行な板状の部分であってよい。従って、チップ接続部６２および回路パターン接続部６６は、半導体チップ４０の上面とほぼ平行な板状の部分であってよい。なお、ほぼ平行とは、例えば、２つの部材のなす角度が１０度以下の状態を指す。

【0038】

足部６８は、Ｚ軸方向に延伸する部分である。架橋部６４は、足部６８を介して、チップ接続部６２および回路パターン接続部６６を接続する。架橋部６４は、回路パターン２６等の導電部材から離れて配置されている。本例の架橋部６４は、回路パターン２６等の上方に配置されており、チップ接続部６２から回路パターン接続部６６まで、回路パターン２６等を跨ぐように設けられている。

【0039】

本例において、封止樹脂１２は、樹脂ケース１０の内部に設けられている。封止樹脂１２は、半導体チップ４０、並びに、配線部材としてのリードフレーム６０を封止する。つまり封止樹脂１２は、半導体チップ４０およびリードフレーム６０が露出しないように、半導体チップ４０およびリードフレーム６０の全体を覆っている。封止樹脂１２により、半導体チップ４０およびリードフレーム６０を保護できる。

【0040】

はんだ部３２は、半導体チップ４０の上面とリードフレーム６０のチップ接続部６２の下面との間に設けられ、半導体チップ４０およびチップ接続部６２を機械的かつ電気的に接続する。はんだ部３２は、フィレット部３３を有する。フィレット部３３は、はんだ部３２の端部に設けられた、裾広がりの形をした部分である。フィレット部３３は、上面視において（図５参照）、チップ接続部６２と重ならないはんだ部３２の部分であってよい。本例において、はんだ部３２は、鉛フリーはんだが用いられる。鉛フリーはんだは、例えば、錫－銀－銅からなる合金、錫－亜鉛－ビスマスからなる合金、錫－銅からなる合金、錫－銀－インジウム－ビスマスからなる合金のうち少なくともいずれかの合金を主成分とする。また、このような接合部材として、はんだ部３２に代わり、金属焼結体を用いてもよい。金属焼結体は、銀、金、ニッケル、銅、または、少なくともこれらの一種を含む合金である。

【0041】

図２は、実施例に係る半導体チップ４０の上面図の一例である。半導体チップ４０は、半導体基板１１０を備える。半導体基板１１０は、シリコンまたは化合物半導体等の半導体材料で形成された基板である。半導体基板１１０は、上面視において端辺１０２を有する。本例の半導体基板１１０は、上面視において互いに向かい合う２組の端辺１０２を有する。図１においては、互いに向かい合う１組の端辺１０２－１および端辺１０２－２を示している。図１においては、端辺１０２－１および端辺１０２－２と平行な方向をＸ軸方向、端辺１０２－１および端辺１０２－２と垂直な方向をＹ軸方向とする。

【0042】

半導体基板１１０には活性部１２０が設けられている。本例では、半導体基板１１０には活性部１２０－１および活性部１２０－２が設けられている。活性部１２０は、半導体チップ４０をオン状態に制御した場合に半導体基板１１０の上面と下面との間で、深さ方向に主電流が流れる領域である。したがって、図２中のウェル領域の間の領域を活性部１２０としてよい。活性部１２０には、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部が設けられていてよい。活性部１２０は、ＦＷＤ等のダイオード素子を含むダイオード部が設けられていてもよい。活性部１２０は、トランジスタ部およびダイオード部の少なくとも一方が設けられた領域であってよい。活性部１２０は、上面視において上面主電極と重なる領域であってもよい。上面主電極は、半導体基板１１０の上面の上方に配置された電極のうち、上面視における面積が最大の電極であってよい。上面主電極は、トランジスタ部のエミッタ領域またはソース領域と電気的に接続されてよく、ダイオード部のアノード領域と電気的に接続されてよい。図２の例では、エミッタ電極５２が上面主電極である。

【0043】

半導体基板１１０には、Ｐ型のウェル領域が設けられている。ウェル領域は、トランジスタ部のベース領域、または、ダイオード部のアノード領域よりも高濃度のＰ型領域である。ベース領域は、ゲート電極と対向して配置され、ゲート電極に所定のゲート電圧が印加された場合に、ゲート電極と対向する部分にチャネルが形成されるＰ型領域である。半導体チップ４０は、第１ウェル領域１１１および第２ウェル領域１１２を有する。第１ウェル領域１１１および第２ウェル領域１１２は、上面視において活性部１２０を挟んで配置されている。第１ウェル領域１１１および第２ウェル領域１１２は、予め定められた方向（図２ではＹ軸方向）において、活性部１２０を挟んで配置されている。２つのウェル領域が活性部１２０を挟むとは、上面視において２つのウェル領域を結ぶいずれかの直線が、活性部１２０を通過することを指す。

【0044】

第１ウェル領域１１１は、端辺１０２－１の近傍に配置されてよい。つまり、第１ウェル領域１１１と端辺１０２－１との距離は、第１ウェル領域１１１と端辺１０２－２との距離よりも小さい。第２ウェル領域１１２は、端辺１０２－２の近傍に配置されてよい。つまり、第２ウェル領域１１２と端辺１０２－２との距離は、第２ウェル領域１１２と端辺１０２－１との距離よりも小さい。

【0045】

本例の第１ウェル領域１１１は、Ｙ軸方向において、活性部１２０と、端辺１０２－１との間に配置されている。第１ウェル領域１１１と端辺１０２－１との間には、活性部１２０が設けられていない。つまり第１ウェル領域１１１は、活性部１２０のＹ軸方向における端部と、端辺１０２－１との間に配置されている。

【0046】

本例の第２ウェル領域１１２は、Ｙ軸方向において、活性部１２０と、端辺１０２－２との間に配置されている。第２ウェル領域１１２と端辺１０２－２との間には、活性部１２０が設けられていない。つまり第２ウェル領域１１２は、活性部１２０のＹ軸方向における端部と、端辺１０２－２との間に配置されている。

【0047】

第１ウェル領域１１１および第２ウェル領域１１２は、Ｘ軸方向において、端辺１０２－１および端辺１０２－２の中央位置Ｘｃを含む範囲に設けられてよい。第１ウェル領域１１１は、Ｘ軸方向において活性部１２０に挟まれていてよい。第２ウェル領域１１２は、Ｘ軸方向において活性部１２０に挟まれていてよい。第２ウェル領域１１２は、第１ウェル領域１１１よりも、Ｘ軸方向において広い範囲に設けられてよい。

【0048】

半導体チップ４０は、上面視において活性部１２０を囲んで配置された周辺ウェル領域１１３を有してよい。周辺ウェル領域１１３は、半導体基板１１０の各端辺と平行に設けられてよい。本例の周辺ウェル領域１１３は、上面視において、活性部１２０を囲む環状の領域である。周辺ウェル領域１１３は、各端辺と垂直な方向における幅が一定であってよい。

【0049】

本例の第１ウェル領域１１１および第２ウェル領域１１２は、周辺ウェル領域１１３よりも、半導体チップ４０の中央側に突出している。他の例では、第１ウェル領域１１１および第２ウェル領域１１２の少なくとも一方は、周辺ウェル領域１１３と、半導体基板１１０の端辺１０２との間に配置されていてもよい。この場合、第１ウェル領域１１１および第２ウェル領域１１２は、周辺ウェル領域１１３から、端辺１０２側に突出する。

【0050】

半導体チップ４０は、上面視において活性部１２０を分割する分割ウェル領域１１４を有してよい。分割ウェル領域１１４を含むウェル領域により、活性部１２０は、活性部１２０－１および活性部１２０－２に分割されてよい。分割ウェル領域１１４は、予め定められたウェル長手方向に長手を有している。分割ウェル領域１１４は、ウェル長手方向に延伸して半導体チップ４０を横断する。分割ウェル領域１１４のウェル長手方向はＹ軸方向である。

【0051】

分割ウェル領域１１４は、第１ウェル領域１１１と、第２ウェル領域１１２との間に設けられてよい。分割ウェル領域１１４の長手方向の一端は第１ウェル領域１１１に接続され、他の一端は第２ウェル領域１１２に接続されてよい。分割ウェル領域１１４は、半導体チップ４０の中央と重なる領域に設けられてよい。

【0052】

分割ウェル領域１１４は、上面視においてウェル長手方向と垂直な方向（本例ではＸ軸方向）の幅が、他の部分よりも広い幅広部１１５を有してよい。幅広部１１５も、第１ウェル領域１１１と、第２ウェル領域１１２との間に設けられている。幅広部１１５は、半導体チップ４０の中央と重なる領域に設けられてよい。幅広部１１５は、分割ウェル領域１１４のウェル長手方向における中央を含む領域に配置されてよい。

【0053】

本例の半導体チップ４０は、ゲートパッド５０、電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６等のパッド電極を有する。ゲートパッド５０は、第１ウェル領域１１１の上方に配置される第１のパッド領域の一例である。電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６は、第２ウェル領域１１２の上方に配置される第２のパッド領域の一例である。

【0054】

温度センス部１７８は、ポリシリコン等の半導体材料で形成されたＰＮ接合ダイオードである。温度センス部１７８は、上面視で、半導体基板１１０の中央に設けられている。つまり、温度センス部１７８は、幅広部１１５の上方に配置されている。つまり、温度センス部１７８の少なくとも一部と、幅広部１１５の少なくとも一部とが重なっている。本例の温度センス部１７８は、上面視における半分以上の領域が、幅広部１１５と重なっている。温度センス部１７８は、全体が幅広部１１５と重なっていてもよい。

【0055】

幅広部１１５には、活性部１２０が設けられていない。半導体チップ４０の活性部を集積化すると、活性部に設けられたスイッチング素子からの発熱により、上面視で、半導体チップ４０の中央部が加熱されやすくなる。温度センス部１７８を半導体チップ４０中央の幅広部１１５に設けることにより、半導体チップ４０が通常動作温度範囲を超えて過熱することを防止することができる。

【0056】

エミッタ電極５２および各パッド電極は、アルミニウム等の金属を含む電極である。エミッタ電極５２および各パッド電極と、半導体基板１１０との間には層間絶縁膜３８が設けられている。エミッタ電極５２および各パッド電極と、半導体基板１１０とは、層間絶縁膜３８に設けられたコンタクトホールを介して接続する。図２においては、層間絶縁膜３８およびコンタクトホールを省略している。

【0057】

エミッタ電極５２は、活性部１２０の上方に配置されている。エミッタ電極５２は、上述したコンタクトホールを介して活性部１２０と接続されている。エミッタ電極５２の上面には、配線部材が接続され、所定のエミッタ電圧が印加される。エミッタ電極５２および各パッド電極は、上面視において互いに分離して設けられている。各パッド電極の上面には、ワイヤ等が接続される。エミッタ電極５２は、活性部１２０－１および活性部１２０－２のそれぞれに対して設けられてよい。

【0058】

ゲートパッド５０には、所定のゲート電圧が印加される。ゲートパッド５０に印加されたゲート電圧は、後述するゲートランナー等によって、活性部１２０のトランジスタ部に供給される。ゲートパッド５０は、第１ウェル領域１１１の上方に配置されている。つまり、ゲートパッド５０の少なくとも一部と、第１ウェル領域１１１の少なくとも一部とが重なっている。本例のゲートパッド５０は、上面視における半分以上の領域が、第１ウェル領域１１１と重なっている。ゲートパッド５０は、全体が第１ウェル領域１１１と重なっていてもよい。本例のゲートパッド５０は、半導体チップ４０の端辺１０２－１の近傍に配置されてよい。つまり、ゲートパッド５０は、エミッタ電極５２と半導体チップ４０の端辺１０２－１との間に配置され、ゲートパッド５０と端辺１０２－１との間にはエミッタ電極５２が配置されていない。ゲートパッド５０は、半導体チップ４０の端辺１０２－１のＸ軸方向における中央位置Ｘｃを含む領域に配置されてよい。

【0059】

電流検出パッド１７２は、電流検出部（不図示）と接続されており、電流検出部に流れる電流を検出する。アノードパッド１７４は、アノード配線１８０を介して温度センス部１７８のアノード領域に接続されている。カソードパッド１７６は、カソード配線１８２を介して温度センス部１７８のカソード領域に接続されている。アノードパッド１７４およびカソードパッド１７６は、温度センスパッド部の一例であり、アノード配線１８０およびカソード配線１８２は、温度センス配線部の一例である。

【0060】

電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６は、第２ウェル領域１１２の上方に配置されている。電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６の各パッド電極について、パッド電極の少なくとも一部と、第２ウェル領域１１２の少なくとも一部とが重なっている。本例の電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６は、上面視における半分以上の領域が、第２ウェル領域１１２と重なっている。電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６は、全体が第２ウェル領域１１２と重なっていてもよい。

【0061】

本例の電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６の各パッド電極は、半導体チップ４０の端辺１０２－２の近傍に配置されてよい。つまり、電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６の各パッド電極は、エミッタ電極５２と半導体チップ４０の端辺１０２－２との間に配置され、各パッド電極と端辺１０２－２との間にはエミッタ電極５２が配置されていない。さらに、各パッド電極は、半導体チップ４０の端辺１０２－２のＸ軸方向における中央位置Ｘｃを含む領域に配置されてよい。

【0062】

本例のゲートパッド５０と、電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６の各パッド電極とは、半導体チップ４０の向い合う端辺１０２－１、１０２－２にそれぞれ配置され、分割ウェル領域１１４を介して対向して配置されていてよい。

【0063】

図２においては、ゲートランナー４８を破線で示している。ゲートランナー４８は、不純物が添加されたポリシリコン、または、金属等の導電材料で形成された配線である。ゲートランナー４８は、ゲートパッド５０に印加されたゲート電圧を、活性部１２０に設けられたトランジスタ部に供給する。ゲートランナー４８は、ウェル領域の上方に配置されてよい。ゲートランナー４８は、ゲート配線部の一例である。

【0064】

半導体チップ４０は、上面視において活性部１２０を囲んで配置されたゲートランナー４８－３を有してよい。ゲートランナー４８－３は、周辺ウェル領域１１３の上方に配置されてよい。

【0065】

半導体チップ４０は、上面視において第１ウェル領域１１１の少なくとも一部の領域を囲むゲートランナー４８－１を有してよい。ゲートランナー４８－１は、上面視において第１ウェル領域１１１の端辺に沿って配置されてよい。ゲートランナー４８－１は、第１ウェル領域１１１の各端辺と平行な部分を有してよい。

【0066】

半導体チップ４０は、上面視において第２ウェル領域１１２の少なくとも一部の領域を囲むゲートランナー４８－２を有してよい。ゲートランナー４８－２は、上面視において第２ウェル領域１１２の端辺に沿って配置されてよい。ゲートランナー４８－２は、第２ウェル領域１１２の各端辺と平行な部分を有してよい。

【0067】

半導体チップ４０は、上面視において分割ウェル領域１１４の上方に配置されたゲートランナー４８－４を有してよい。半導体チップ４０は、上面視において幅広部１１５の少なくとも一部の領域を囲むゲートランナー４８－５を有してよい。ゲートランナー４８－５は、上面視において幅広部１１５の端辺に沿って配置されてよい。ゲートランナー４８－５は、幅広部１１５の各端辺と平行な部分を有してよい。ゲートランナー４８－４およびゲートランナー４８－５は、上面視において活性部１２０を分割してよい。

【0068】

半導体チップ４０は、周辺ウェル領域１１３と、半導体基板１１０の端辺との間に、エッジ終端構造部を備えてもよい。エッジ終端構造部は、半導体基板１１０の上面側の電界集中を緩和する。エッジ終端構造部は、例えば、活性部１２０を囲んで環状に設けられたガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。

【0069】

図３は、実施例に係る半導体チップ４０の上面図の一例である。半導体チップ４０は、保護膜１５０を備える。図３においては、保護膜１５０が配置される領域を、斜線のハッチングで示している。保護膜１５０は、エミッタ電極５２の上方、および、半導体基板１１０の上方に設けられてよい。保護膜１５０は、エミッタ電極５２の上面に接していてよい。保護膜１５０を設けることにより、半導体チップ４０の上面を保護することができる。保護膜１５０は、一例として、ポリイミド膜である。

【0070】

半導体チップ４０は、第１ウェル領域１１１を覆う保護膜１５０－１を有してよい。保護膜１５０－１は、ゲートパッド５０の上面の一部を露出させてよい。これにより、ゲートパッド５０の上面にワイヤ等を接続できる。

【0071】

半導体チップ４０は、第２ウェル領域１１２を覆う保護膜１５０－２を有してよい。保護膜１５０－２は、電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６の上面の一部を露出させてよい。これにより、電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６の上面にワイヤ等を接続できる。

【0072】

半導体チップ４０は、周辺ウェル領域１１３を覆う保護膜１５０－３を有してよい。保護膜１５０－３は、周辺ウェル領域１１３の全体を覆っていてよい。保護膜１５０－３は、周辺保護膜の一例である。半導体チップ４０は、半導体基板１１０の上面を分割する保護膜１５０－５および保護膜１５０－６を有してよい。保護膜１５０－５および保護膜１５０－６は、半導体基板１１０の上面を、Ｘ軸方向に横切って設けられてよい。本例では、保護膜１５０－５が保護膜１５０－２と接続し、保護膜１５０－６が保護膜１５０－１と接続して設けられている。

【0073】

半導体チップ４０は、分割ウェル領域１１４を覆う保護膜１５０－４、保護膜１５０－７および保護膜１５０－８を有してよい。保護膜１５０－４、保護膜１５０－７および保護膜１５０－８により、分割ウェル領域１１４の全体が覆われていてよい。本例では、保護膜１５０－４が、幅広部１１５の全体を覆っており、保護膜１５０－７が、幅広部１１５と保護膜１５０－５との間の分割ウェル領域１１４を覆い、保護膜１５０－８が、幅広部１１５と保護膜１５０－６との間の分割ウェル領域１１４を覆っている。

【0074】

保護膜１５０－４は、温度センス保護膜の一例であり、保護膜１５０－７は、第１配線保護膜の一例であり、保護膜１５０－８は、第２配線保護膜の一例である。つまり、保護膜１５０－４は、温度センス部１７８の上方に設けられ、保護膜１５０－７は、温度センス配線部（アノード配線１８０およびカソード配線１８２）の上方に設けられ、保護膜１５０－８は、ゲートランナー４８－４の上方に設けられている。保護膜１５０－７は、温度センス配線部およびゲートランナー４８－４の上方に設けられていてもよい。

【0075】

保護膜１５０－７および保護膜１５０－８は、保護膜１５０－４から異なる方向に延伸している。本例では、保護膜１５０－７は、保護膜１５０－４から＋Ｙ軸方向に延伸して保護膜１５０－５に接続し、保護膜１５０－８は、保護膜１５０－４から－Ｙ軸方向に延伸して保護膜１５０－１に接続している。

【0076】

保護膜１５０は、エミッタ電極５２の上面の一部を露出させている。これにより、エミッタ電極５２の上面に、ワイヤ等を容易に接続できる。

【0077】

図４は、図３に示す保護膜１５０－７の拡大図の一例である。本例の保護膜１５０－７は、保護膜１５０－４に隣接する第１領域Ｒ１と、第１領域Ｒ１よりも保護膜１５０－４から離間して設けられ、第１領域Ｒ１よりも幅が狭い第２領域Ｒ２とを有する。第２領域Ｒ２は、保護膜１５０－５に隣接する。ここで、幅とは、保護膜１５０－７の延伸方向に直交する方向（本例ではＸ軸方向）における距離を指す。

【0078】

本例の保護膜１５０－７の幅は、保護膜１５０－４から離れるに従い漸減する。本例の保護膜１５０－７は、上面視で台形である。あるいは、保護膜１５０－７は、テーパ状であってもよい。第１領域Ｒ１の保護膜１５０－４側の端部の幅Ｗ_１は、保護膜１５０－４の幅Ｗ_０以下であってよい。第１領域Ｒ１および第２領域Ｒ２の境界の幅Ｗ_２は、温度センス配線部の幅以上であり、かつ、保護膜１５０－４の幅Ｗ_０よりも小さい。幅Ｗ_１は、２０μｍ以上、５００μｍ以下であり、幅Ｗ_２は、１０μｍ以上、５００μｍ以下である。

【0079】

第１領域Ｒ１の幅は、２０μｍ以上、５００μｍ以下であり、第２領域Ｒ２の幅は、５μｍ以上、５００μｍ以下である。Ｙ軸方向において、第１領域Ｒ１の長さＬ_１は、３００μｍ以上、３０００μｍ以下であり、第２領域Ｒ２の長さＬ_２は、５００μｍ以上、５０００μｍ以下である。

【0080】

同様に、保護膜１５０－８の幅も、保護膜１５０－４から離れるに従い漸減する。本例の保護膜１５０－８は、保護膜１５０－４に隣接する第１領域Ｒ１と、第１領域Ｒ１よりも保護膜１５０－４から離間して設けられ、第１領域Ｒ１よりも幅が狭い第２領域Ｒ２とを有する。保護膜１５０－８の第２領域Ｒ２は、保護膜１５０－６に隣接する。

【0081】

図５は、実施例に係る半導体チップ４０の上面図の一例である。図５においては、半導体チップ４０におけるはんだ部３２（図５中ではフィレット部３３）およびリードフレーム６０のチップ接続部６２の配置の一例を示している。図５では、チップ接続部６２と重なる保護膜１５０を点線で示している。

【0082】

チップ接続部６２は、上面視において端辺を有する。本例のチップ接続部６２は、上面視において互いに向かい合う２組の端辺を有する。一つの端辺は、上面視において同一の直線上に配置された辺である。図１においては、互いに向かい合う１組の第１端辺１０４および第２端辺１０６を示している。チップ接続部６２の第１端辺１０４は、ゲートパッド５０と対向している。第１端辺１０４は、チップ接続部６２の端辺のうち、ゲートパッド５０に最も近い端辺である。チップ接続部６２の第２端辺１０６は、電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６と対向している。第２端辺１０６は、第１端辺１０４とは逆側の端辺である。第２端辺１０６は、チップ接続部６２の端辺のうち、電流検出パッド１７２、アノードパッド１７４およびカソードパッド１７６のいずれかと最も近い端辺であってよい。

【0083】

半導体チップ４０にリードフレーム６０をはんだ部３２を介して接続する場合、保護膜１５０－４、保護膜１５０－７および保護膜１５０－８の一部とリードフレーム６０のチップ接続部６２が接触する。保護膜１５０にポリイミド膜等の非金属を使用した場合、保護膜１５０ははんだ濡れ性が低いため、保護膜１５０とチップ接続部６２との間に空気等のボイドが発生してしまう。保護膜１５０とチップ接続部６２との間にボイドが存在すると、熱処理装置にて減圧処理を実施する場合等において、はんだ飛散が発生してしまう。はんだがパッド電極上に飛散すると、パッド電極とワイヤ等との接続信頼性が低下する。また、はんだ飛散によってパッド領域とエミッタ電極５２とが接続してしまう場合もある。

【0084】

本例の保護膜１５０－７および保護膜１５０－８は、第１領域Ｒ１よりも幅が狭い第２領域Ｒ２を有する。本例の第２領域Ｒ２は、保護膜１５０－２および保護膜１５０－１に隣接する。フィレット部３３の下方には、第２領域Ｒ２の少なくとも一部が設けられている。

【0085】

上述したように、保護膜１５０ははんだ濡れ性が低いため、保護膜１５０－４上にはんだ部３２が設けられていない。同様に、保護膜１５０－７および保護膜１５０－８の第１領域Ｒ１上にも、フィレット部３３は設けられていない。

【0086】

これに対し、第１領域Ｒ１よりも幅が狭い保護膜１５０－７および保護膜１５０－８の第２領域Ｒ２の上方には、フィレット部３３から延伸するはんだブリッジ３６が設けられている。本例の第２領域Ｒ２は、はんだブリッジ３６が形成される領域である。本例のはんだブリッジ３６は、Ｙ軸方向におけるフィレット部３３の端部に設けられている。他の例では、はんだブリッジ３６は、保護膜１５０－７および保護膜１５０－８の第２領域Ｒ２の延伸方向（Ｙ軸方向）に沿って、フィレット部３３の端部からはんだ部３２まで延伸して設けられてよい。

【0087】

はんだブリッジ３６は、半導体チップ４０にはんだ部３２を介してチップ接続部６２を接続するときに、保護膜１５０上に残存したはんだから形成される。はんだブリッジ３６は、熱処理時に保護膜１５０－４側から飛散するはんだを阻止し、パッド電極上に飛散することを防止する。このため、これらのパッド電極とワイヤとの接続信頼性を維持でき、また、電流検出パッド１７２、アノードパッド１７４またはカソードパッド１７６とエミッタ電極５２が接続してしまう不良が発生しにくくなる。はんだブリッジ３６の厚みは、２０μｍ以上、５００μｍ以下であってよい。ここで、厚みとは、半導体基板１１０の深さ方向（Ｚ軸方向）における、上端と下端との間の距離を指す。

【0088】

図６Ａは、半導体モジュール１００の保護膜１５０－４における断面図の一例である。図６Ａは、保護膜１５０－４、チップ接続部６２、はんだ部３２、エミッタ電極５２、温度センス部１７８およびゲートランナー４８－４を通るＸＺ面である。

【0089】

温度センス部１７８は、半導体基板１１０の上方に層間絶縁膜３８を介して設けられた多結晶シリコンによるＰＮ接合ダイオードを有する。ゲートランナー４８－４は、ＰＮ接合ダイオード近傍で分岐し、ＰＮ接合ダイオードを囲むように延伸する。これにより、ゲートランナー４８－４は、温度センス部１７８との絶縁を確保する。

【0090】

本例のゲートランナー４８－４は、ゲート電極と電気的に接続されたポリシリコン配線４６と、ポリシリコン配線４６の上方を延伸し、コンタクトホールを介してポリシリコン配線４６と電気的に接続された金属配線４７とを有する。他の例では、ゲートランナー４８－４は、ポリシリコン配線４６または金属配線４７のいずれか一方のみを有してもよい。

【0091】

本例の保護膜１５０－４は、温度センス部１７８および金属配線４７の上方に設けられている。保護膜１５０－４およびエミッタ電極５２の上方には、チップ接続部６２が設けられている。エミッタ電極５２ははんだ部３２を介してチップ接続部６２と電気的に接続されている。これに対し、チップ接続部６２と保護膜１５０－４との間にはんだ部３２が設けられておらず、保護膜１５０－４の上面は、チップ接続部６２の下面に直接接している。これは、保護膜１５０－４がはんだ濡れ性の低いポリイミド等で形成されていることによる。ただし、保護膜１５０－４とチップ接続部６２との間に空気等のボイドが発生することがある。

【0092】

図６Ｂは、半導体モジュール１００の保護膜１５０－７における断面図の一例である。図６Ｂは、保護膜１５０－７の第１領域Ｒ１、チップ接続部６２、はんだ部３２、エミッタ電極５２、アノード配線１８０、カソード配線１８２、およびゲートランナー４８－４を通るＸＺ面である。なお、保護膜１５０－８の第１領域Ｒ１を通るＸＺ面は、アノード配線１８０およびカソード配線１８２を含まない点を除き、保護膜１５０－７の第１領域Ｒ１を通るＸＺ面と共通するので、図示を省略する。

【0093】

本例の保護膜１５０－７は、アノード配線１８０、カソード配線１８２、およびゲートランナー４８－４の上方に設けられている。保護膜１５０－７の幅は、保護膜１５０－４から離れるに従い漸減する。第１領域Ｒ１の幅は、保護膜１５０－４の幅以下である。保護膜１５０－７およびエミッタ電極５２の上方には、チップ接続部６２が設けられている。第１領域Ｒ１では、チップ接続部６２と保護膜１５０－７との間にはんだ部３２が設けられておらず、保護膜１５０－７の上面は、チップ接続部６２の下面に直接接している。従って、保護膜１５０－４と同様に、保護膜１５０－７とチップ接続部６２との間に空気等のボイドが発生することがある。

【0094】

図６Ｃは、半導体モジュール１００の保護膜１５０－７における断面図の一例である。図６Ｃは、保護膜１５０－７の第２領域Ｒ２、フィレット部３３、エミッタ電極５２、アノード配線１８０、カソード配線１８２、およびゲートランナー４８－４を通るＸＺ面である。なお、保護膜１５０－８の第２領域Ｒ２を通るＸＺ面は、アノード配線１８０およびカソード配線１８２を含まない点を除き、保護膜１５０－７の第２領域Ｒ２を通るＸＺ面と共通するので、図示を省略する。

【0095】

第２領域Ｒ２の幅は、第１領域Ｒ１の幅よりも狭い。第２領域Ｒ２では、保護膜１５０－７の上方に、フィレット部３３から延伸するはんだブリッジ３６が設けられている。本例のはんだブリッジ３６は、Ｙ軸方向におけるフィレット部３３の端部に設けられている。はんだブリッジ３６の厚みは、２０μｍ以上、５００μｍ以下であってよい。なお、はんだブリッジ３６は、第２領域Ｒ２の延伸方向（Ｙ軸方向）に沿って、フィレット部３３の端部からはんだ部３２まで延伸して設けられてもよい。この場合、はんだブリッジ３６は、チップ接続部６２の下面と保護膜１５０－７の上面との間に設けられる。

【0096】

図７は、比較例に係る半導体チップ４０の上面図の一例を示す図である。ここでは、実施例に係る半導体チップ４０と共通する部材には同じ符号を付し、説明を省略する。比較例に係る保護膜１５０－７および保護膜１５０－８は、一定の幅を有している。

【0097】

保護膜１５０にポリイミド膜等の非金属を使用した場合、保護膜１５０ははんだ濡れ性が低いため、保護膜１５０とチップ接続部６２との間に空気等のボイド３４が発生することがある。さらに、保護膜１５０とチップ接続部６２との間に、少量のはんだが残存することがある。特に、半導体チップ４０の中央において、相対的に大きい面積を有する保護膜１５０－４上に、ボイド３４が発生するとともに、はんだが残存する可能性がある。

【0098】

保護膜１５０－４上にボイド３４が存在したまま、熱処理装置にて減圧処理を実施すると、ボイド３４が破裂し、保護膜１５０上に残存するはんだを飛散させる。はんだ飛散３５は、保護膜１５０－４に接続された保護膜１５０－７および保護膜１５０－８上を伝搬して、保護膜１５０－２および保護膜１５０－１に到達する。この結果、図７の比較例では、はんだ飛散３５を介して、ゲートパッド５０とエミッタ電極５２とが接続し、アノードパッド１７４とエミッタ電極５２とが接続している。つまり、はんだ飛散３５によってパッド領域とエミッタ電極５２が接続し、不良が発生するおそれがある。

【0099】

これに対し、実施例に係る半導体チップ４０によれば、保護膜１５０－７および保護膜１５０－８の第２領域Ｒ２の上方に設けられたはんだブリッジ３６が、はんだ飛散３５を阻止することができる。

【0100】

なお、比較例に係る保護膜１５０－７および保護膜１５０－８の幅を細くすることにより、これらの上方にはんだブリッジ３６を形成することも考えられる。しかしながら、保護膜１５０－７および保護膜１５０－８の全体が一定幅で細くなると、はんだブリッジ３６が形成される領域を制御することが難しく、保護膜１５０－７および保護膜１５０－８に沿って複数のランダムな位置に、はんだブリッジ３６が形成されることがある。この場合、破裂したボイド３４が、ランダムに形成されたはんだブリッジ３６を吹き飛ばし、結果的にはんだ飛散３５が発生するおそれがある。

【0101】

これに対し、実施例に係る半導体チップ４０によれば、保護膜１５０－７および保護膜１５０－８の第２領域Ｒ２は、保護膜１５０－４から離間し、保護膜１５０－２および保護膜１５０－１に隣接している。これにより、はんだブリッジ３６が保護膜１５０－４から離間した位置で形成されるように制御することができ、はんだ飛散３５が保護膜１５０－２および保護膜１５０－１に到達することを防止することができる。

【0102】

図８は、実施例に係る半導体チップ４０の上面図の他の一例である。ここでは、実施例に係る半導体チップ４０と共通する部材には同じ符号を付し、説明を省略する。本例の保護膜１５０－７および保護膜１５０－８は、上面視で階段状である。つまり、本例の保護膜１５０－７および保護膜１５０－８の幅は、保護膜１５０－４から離れるに従い、階段状に漸減する。

【0103】

このように保護膜１５０－７および保護膜１５０－８を階段状にすることにより、第２領域Ｒ２においてはんだブリッジ３６が形成される位置を容易に制御することができる。なお、第１領域Ｒ１および第２領域Ｒ２のそれぞれの幅および長さは、前述の実施例で説明した数値範囲とすることにより、前述したはんだ飛散の防止効果を得ることができる。

【0104】

図９Ａは、チップ接続部６２の下面図の一例である。図９Ｂは、チップ接続部６２の断面図の一例である。本例のチップ接続部６２は、半導体チップ４０との接合面である下面に、半導体装置と接合するための主面部６５と、主面部６５の端部に設けられた凹部６７とを有してよい。図９Ｂは、凹部６７を通るＸＺ面である。

【0105】

凹部６７は、保護膜１５０－７に対応するように設けられている。つまり、凹部６７はチップ接続部６２の第２端辺１０６において、保護膜１５０－７の第２領域Ｒ２と重なる位置に設けられている。主面部６５は、保護膜１５０と接している。複数の凹部６７が、保護膜１５０－７および保護膜１５０－８に対応するように設けられてよい。この場合、凹部６７は、チップ接続部６２の第１端辺１０４および第２端辺１０６の対向する位置に設けられる。

【0106】

凹部６７のＹ軸方向における長さＬ_Ｒは、１００μｍ以上、２０００μｍ以下である。図９Ｂにおいて、凹部６７は矩形断面を有するものとして示されているが、これに限定されない。凹部６７の上端の幅Ｗ_Ｒは、下端の幅よりも狭くてよい。幅Ｗ_Ｒは、１００μｍ以上、５００μｍ以下である。

【0107】

図９Ｃは、半導体モジュール１００の保護膜１５０－７における断面図の一例である。図９Ｃは、保護膜１５０－７の第２領域Ｒ２、チップ接続部６２、はんだ部３２、エミッタ電極５２、アノード配線１８０、カソード配線１８２、およびゲートランナー４８－４を通るＸＺ面である。本例のチップ接続部６２は、接合面に主面部６５および凹部６７を有する。なお、保護膜１５０－８の第２領域Ｒ２を通るＸＺ面は、アノード配線１８０およびカソード配線１８２を含まない点を除き、保護膜１５０－７の第２領域Ｒ２を通るＸＺ面と共通するので、図示を省略する。

【0108】

本例の主面部６５は、保護膜１５０－７の上面と接している。本例の凹部６７内には、チップ接続部６２と保護膜１５０－７との間に、はんだ部３２から延伸するはんだブリッジ３６が設けられている。はんだブリッジ３６の厚みＴ_Ｓは、２０μｍ以上、５００μｍ以下である。凹部６７を設けることにより、半導体チップ４０にはんだ部３２を介してチップ接続部６２を接続するときに、凹部６７内にはんだ部３２が容易に延伸し、チップ接続部６２と保護膜１５０－７との間にはんだブリッジ３６が形成される。これにより、前述の実施例と同様に、はんだ飛散を防止する効果が得られる。

【0109】

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

【0110】

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

【符号の説明】

【0111】

１０・・・樹脂ケース、１２・・・封止樹脂、２０・・・冷却器、２１・・・絶縁基板、２６・・・回路パターン、３０・・・はんだ部、３２・・・はんだ部、３３・・・フィレット部、３４・・・ボイド、３５・・・はんだ飛散、３６・・・はんだブリッジ、４０・・・半導体チップ、３８・・・層間絶縁膜、４６・・・ポリシリコン配線、４７・・・金属配線、４８・・・ゲートランナー、５０・・・ゲートパッド、５２・・・エミッタ電極、６０・・・リードフレーム、６２・・・チップ接続部、６４・・・架橋部、６５・・・主面部、６６・・・回路パターン接続部、６７・・・凹部、６８・・・足部、９４・・・空間、１００・・・半導体モジュール、１０２・・・端辺、１０４・・・第１端辺、１０６・・・第２端辺、１１０・・・半導体基板、１１１・・・第１ウェル領域、１１２・・・第２ウェル領域、１１３・・・周辺ウェル領域、１１４・・・分割ウェル領域、１１５・・・幅広部、１２０・・・活性部、１５０・・・保護膜、１７２・・・電流検出パッド、１７４・・・アノードパッド、１７６・・・カソードパッド、１７８・・・温度センス部、１８０・・・アノード配線、１８２・・・カソード配線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図6C】

【図7】

【図8】

【図9A】

【図9B】

【図9C】