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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024157636
(43)【公開日】2024-11-08
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20241031BHJP
H01L 29/06 20060101ALI20241031BHJP
【ＦＩ】
H01L29/78 652M
H01L29/78 652P
H01L29/78 652K
H01L29/78 653C
H01L29/78 652F
H01L29/78 652S
H01L29/06 301V
H01L29/06 301F
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023072094
(22)【出願日】2023-04-26
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】渡邉 建太
(57)【要約】
【課題】オン抵抗の低減を図ること。
【解決手段】半導体装置１０は、Ｘ軸方向に配列された第１ゲートトレンチ４１および第２ゲートトレンチ４２と、第１ゲートトレンチ４１から第２ゲートトレンチ４２に向けてＸ軸方向に延び、第２ゲートトレンチ４２との間に第１ギャップ５１を形成する第３ゲートトレンチ４３と、第２ゲートトレンチ４２から第１ゲートトレンチ４１に向けてＸ軸方向に延び、第１ゲートトレンチ４１との間に第２ギャップ５２を形成する第４ゲートトレンチ４４と、第１～第４ゲートトレンチ４１～４４によって囲まれたセル領域ＣＡに配置されたフィールドプレートトレンチ１４と、第１～第４ゲートトレンチ４１～４４内に配置されたゲート電極６１，６２と、フィールドプレートトレンチ１４内に配置され、ソース電極に電気的に接続されているフィールドプレート電極６５と、を含む。
【選択図】図３
【解決手段】半導体装置１０は、Ｘ軸方向に配列された第１ゲートトレンチ４１および第２ゲートトレンチ４２と、第１ゲートトレンチ４１から第２ゲートトレンチ４２に向けてＸ軸方向に延び、第２ゲートトレンチ４２との間に第１ギャップ５１を形成する第３ゲートトレンチ４３と、第２ゲートトレンチ４２から第１ゲートトレンチ４１に向けてＸ軸方向に延び、第１ゲートトレンチ４１との間に第２ギャップ５２を形成する第４ゲートトレンチ４４と、第１～第４ゲートトレンチ４１～４４によって囲まれたセル領域ＣＡに配置されたフィールドプレートトレンチ１４と、第１～第４ゲートトレンチ４１～４４内に配置されたゲート電極６１，６２と、フィールドプレートトレンチ１４内に配置され、ソース電極に電気的に接続されているフィールドプレート電極６５と、を含む。
【選択図】図３
【特許請求の範囲】
【請求項1】
上面を含む半導体層と、
前記半導体層に設けられ、前記上面に垂直な方向から視た平面視において第１方向に配列され、前記第１方向と交差する第２方向に延びる第１ゲートトレンチおよび第２ゲートトレンチと、
前記第１ゲートトレンチから前記第２ゲートトレンチに向けて前記第１方向に延び、前記第２ゲートトレンチとの間に第１ギャップを形成する第３ゲートトレンチと、
前記第３ゲートトレンチから前記第２方向に離隔して配置され、前記第２ゲートトレンチから前記第１ゲートトレンチに向けて前記第１方向に延び、前記第１ゲートトレンチとの間に第２ギャップを形成する第４ゲートトレンチと、
前記第１～第４ゲートトレンチによって囲まれたセル領域に配置されたフィールドプレートトレンチと、
前記第１～第４ゲートトレンチ内に配置されたゲート電極と、
前記半導体層上に形成された絶縁層と、
前記絶縁層上に形成されたソース電極と、
前記フィールドプレートトレンチ内に配置され、前記ソース電極に電気的に接続されているフィールドプレート電極と、
を含む、半導体装置。
前記半導体層に設けられ、前記上面に垂直な方向から視た平面視において第１方向に配列され、前記第１方向と交差する第２方向に延びる第１ゲートトレンチおよび第２ゲートトレンチと、
前記第１ゲートトレンチから前記第２ゲートトレンチに向けて前記第１方向に延び、前記第２ゲートトレンチとの間に第１ギャップを形成する第３ゲートトレンチと、
前記第３ゲートトレンチから前記第２方向に離隔して配置され、前記第２ゲートトレンチから前記第１ゲートトレンチに向けて前記第１方向に延び、前記第１ゲートトレンチとの間に第２ギャップを形成する第４ゲートトレンチと、
前記第１～第４ゲートトレンチによって囲まれたセル領域に配置されたフィールドプレートトレンチと、
前記第１～第４ゲートトレンチ内に配置されたゲート電極と、
前記半導体層上に形成された絶縁層と、
前記絶縁層上に形成されたソース電極と、
前記フィールドプレートトレンチ内に配置され、前記ソース電極に電気的に接続されているフィールドプレート電極と、
を含む、半導体装置。
【請求項2】
前記第１方向における前記第１ゲートトレンチ、前記フィールドプレートトレンチ、前記第２ゲートトレンチの配置ピッチは等しい、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記第１方向における前記第２ギャップの第２長さは、前記第１方向における前記第１ギャップの第１長さと等しい、
請求項１または請求項２に記載の半導体装置。
請求項１または請求項２に記載の半導体装置。
【請求項4】
前記第１方向において、前記第３ゲートトレンチと前記第２ゲートトレンチとの間の前記第１ギャップの第１長さは、前記第１ゲートトレンチと前記第２ゲートトレンチとの配置ピッチと前記第１および第２ゲートトレンチのトレンチ幅の差よりも小さい、
請求項３に記載の半導体装置。
請求項３に記載の半導体装置。
【請求項5】
前記第１ギャップの第１長さは、前記第１ゲートトレンチと前記フィールドプレートトレンチとの配置ピッチと前記トレンチ幅との差の２／３よりも大きい、
請求項４に記載の半導体装置。
請求項４に記載の半導体装置。
【請求項6】
前記第２方向において、前記フィールドプレートトレンチと前記第３ゲートトレンチとの間の第３ギャップの第３長さは、前記フィールドプレートトレンチと前記第４ゲートトレンチとの間の第４ギャップの第４長さと等しい、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項7】
前記第３ギャップの第３長さは、前記第１ギャップの第１長さと等しい、
請求項６に記載の半導体装置。
請求項６に記載の半導体装置。
【請求項8】
前記第１方向における前記第１および第２ゲートトレンチのトレンチ幅と、前記第２方向における前記第３および第４ゲートトレンチのトレンチ幅は等しい、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項9】
前記第１方向における前記フィールドプレートトレンチのトレンチ幅は、前記第１方向における前記第１および第２ゲートトレンチのトレンチ幅、前記第２方向における前記第３および第４ゲートトレンチのトレンチ幅と等しい、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項10】
前記第２方向における前記第３および第４ゲートトレンチの配置ピッチは、前記第１方向における前記第１および第２ゲートトレンチの配置ピッチと等しい、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項11】
前記ソース電極と前記フィールドプレート電極とを電気的に接続するソースコンタクトプラグを含む、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項12】
前記ソースコンタクトプラグは、平面視において前記フィールドプレートトレンチと交差するように延びる第１コンタクト部と、前記フィールドプレートトレンチを囲むように形成されて前記第１コンタクト部の両端と接続された第２コンタクト部と、を含み、
前記フィールドプレート電極は、前記第１コンタクト部と電気的に接続されている、
請求項１１に記載の半導体装置。
前記フィールドプレート電極は、前記第１コンタクト部と電気的に接続されている、
請求項１１に記載の半導体装置。
【請求項13】
前記第１方向において前記フィールドプレート電極を挟むように前記フィールドプレートトレンチ内に、配置された第２フィールドプレート電極を含む、
請求項１１または請求項１２に記載の半導体装置。
請求項１１または請求項１２に記載の半導体装置。
【請求項14】
前記第２フィールドプレート電極は、前記ソースコンタクトプラグと電気的に接続されている、請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関するものである。
【背景技術】
【0002】
特許文献１は、トレンチゲート構造を有するＭＩＳＦＥＴを開示している。当該トレンチゲート構造は、ゲートトレンチと、絶縁層と、底側電極と、開口側電極とを含んでいる。特許文献１には、底側電極に基準電圧を印加するとともに、開口側電極にゲート電圧を印加することによって、ＭＩＳＦＥＴの耐圧の低下を抑制しつつスイッチング速度を向上できることが記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－０７２１５８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、スプリットゲート構造の半導体装置において、オン抵抗を低減することが望まれる。
【課題を解決するための手段】
【0005】
本開示の一態様である半導体装置は、上面を含む半導体層と、前記半導体層に設けられ、前記上面に垂直な方向から視た平面視において第１方向に配列され、前記第１方向と交差する第２方向に延びる第１ゲートトレンチおよび第２ゲートトレンチと、前記第１ゲートトレンチから前記第２ゲートトレンチに向けて前記第１方向に延び、前記第２ゲートトレンチとの間に第１ギャップを形成する第３ゲートトレンチと、前記第３ゲートトレンチから前記第２方向に離隔して配置され、前記第２ゲートトレンチから前記第１ゲートトレンチに向けて前記第１方向に延び、前記第１ゲートトレンチとの間に第２ギャップを形成する第４ゲートトレンチと、前記第１～第４ゲートトレンチによって囲まれたセル領域に配置されたフィールドプレートトレンチと、前記第１～第４ゲートトレンチ内に配置されたゲート電極と、前記半導体層上に形成された絶縁層と、前記絶縁層上に形成されたソース電極と、前記フィールドプレートトレンチ内に配置され、前記ソース電極に電気的に接続されているフィールドプレート電極と、を含む。
【発明の効果】
【0006】
本開示の一態様である半導体装置によれば、オン抵抗の低減を図ることができる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【0009】
本開示における「第１」、「第２」、「第３」等の用語は、単に対象物を区別するために用いられており、対象物を順位づけするものではない。また、本明細書における「平行」、「垂直」、「直交」、「一定」は、厳密に平行、垂直、直交、一定の場合のみでなく、本実施形態における作用効果を奏する範囲内で概ね平行、垂直、直交、一定の場合も含まれる。本明細書において「等しい」とは、正確に等しい場合の他、寸法公差等の影響により比較対象同士に多少の相違がある場合も含む。
【0010】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【0011】
本明細書において使用される「少なくとも１つ」という表現は、所望の選択肢の「１つ以上」を意味する。一例として、本明細書において使用される「少なくとも１つ」という表現は、選択肢の数が２つであれば「１つの選択肢のみ」または「２つの選択肢の双方」を意味する。他の例として、本明細書において使用される「少なくとも１つ」という表現は、選択肢の数が３つ以上であれば「１つの選択肢のみ」または「２つ以上の任意の選択肢の組み合わせ」を意味する。
【0012】
（半導体装置の概略構成）
図１は、第１実施形態による例示的な半導体装置１０の概略平面図である。なお、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ軸方向に半導体装置１０を視ることをいう。明示的に別段の記載がない限り、「平面視」とは、半導体装置１０をＺ軸に沿って上方から視ることを指す。
図１は、第１実施形態による例示的な半導体装置１０の概略平面図である。なお、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ軸方向に半導体装置１０を視ることをいう。明示的に別段の記載がない限り、「平面視」とは、半導体装置１０をＺ軸に沿って上方から視ることを指す。
【0013】
半導体装置１０は、例えばスプリットゲート構造を有するＭＩＳＦＥＴである。半導体装置１０は、半導体層１１を含む。
半導体層１１は、一例ではシリコン（Ｓｉ）から形成することができる。半導体層１１は、上面１１Ａ、および上面１１Ａとは反対側の下面１１Ｂを含む。半導体層１１は、上面１１Ａに垂直な方向（Ｚ軸方向）の厚さを有している。
半導体層１１は、一例ではシリコン（Ｓｉ）から形成することができる。半導体層１１は、上面１１Ａ、および上面１１Ａとは反対側の下面１１Ｂを含む。半導体層１１は、上面１１Ａに垂直な方向（Ｚ軸方向）の厚さを有している。
【0014】
半導体装置１０は、複数のゲートトレンチ１２を含む。一例では、複数のゲートトレンチ１２は、平面視でＹ軸方向に延びている。複数のゲートトレンチ１２は、Ｘ軸方向に幅を有している。複数のゲートトレンチ１２は、平面視においてＸ軸方向に配列されている。複数のゲートトレンチ１２は、平面視でＸ軸方向に等間隔に配置されていてよい。
【0015】
また、半導体装置１０は、複数のゲートトレンチ１３を含む。複数のゲートトレンチ１３は、平面視で、Ｘ軸方向に延びている。複数のゲートトレンチ１３は、Ｙ軸方向に幅を有している。複数のゲートトレンチ１３は、Ｘ軸方向に隣り合う２つのゲートトレンチ１２のそれぞれに対して配置されている。また、複数のゲートトレンチ１３は、Ｙ軸方向に配列されている。複数のゲートトレンチ１３は、平面視でＹ軸方向に等間隔で配置されていてよい。
【0016】
なお、図１は、半導体装置１０におけるゲートトレンチ１２，１３の配置の一例を示すものである。ゲートトレンチ１２，１３の配置は、変更されてよい。たとえば、半導体装置１０は、Ｙ軸方向に配列された複数のゲートトレンチ１２を含んでいてよい。また、半導体装置１０は、複数列のゲートトレンチ１２を含んでいてよい。ゲートトレンチ１３は、ゲートトレンチ１２の配置に応じて配置される。
【0017】
ゲートトレンチ１２，１３内には、後述するゲート電極６１，６２およびフィールドプレート電極６３，６４（図４、図５参照）を配置することができる。
ゲートトレンチ１２，１３は、半導体層１１の上面１１Ａに開口を有しており、Ｚ軸方向に深さを有している。本明細書においては、Ｚ軸方向を「ゲートトレンチ１２，１３の深さ方向」、Ｘ軸方向を「第１方向」、Ｙ軸方向を「第２方向」ともいう。したがって、ゲートトレンチ１２，１３の深さ方向は、第１方向および第２方向の双方と直交しており、第２方向は、平面視で第１方向と直交している。
ゲートトレンチ１２，１３は、半導体層１１の上面１１Ａに開口を有しており、Ｚ軸方向に深さを有している。本明細書においては、Ｚ軸方向を「ゲートトレンチ１２，１３の深さ方向」、Ｘ軸方向を「第１方向」、Ｙ軸方向を「第２方向」ともいう。したがって、ゲートトレンチ１２，１３の深さ方向は、第１方向および第２方向の双方と直交しており、第２方向は、平面視で第１方向と直交している。
【0018】
半導体装置１０は、半導体層１１に形成されたフィールドプレートトレンチ１４をさらに含む。フィールドプレートトレンチ１４は、ゲートトレンチ１２，１３の間に配置されている。また、フィールドプレートトレンチ１４は、ゲートトレンチ１２，１３から離隔されている。すなわち、フィールドプレートトレンチ１４は、ゲートトレンチ１２，１３とは連通していない。一例では、フィールドプレートトレンチ１４は、平面視でＹ軸方向に延びている。フィールドプレートトレンチ１４は、Ｘ軸方向に幅を有する矩形状に形成されている。
【0019】
半導体装置１０は、半導体層１１上に形成された絶縁層２１を含む。絶縁層２１は、半導体層１１の上面１１Ａに接している。絶縁層２１は、一例では、シリコン酸化膜（ＳｉＯ２）から形成することができる。絶縁層２１は、追加的または代替的に、ＳｉＯ２と異なる絶縁材料、たとえば窒化シリコン（ＳｉＮ）などから形成された層を含んでいてもよい。
【0020】
半導体装置１０は、半導体層１１に形成された周縁トレンチ２２をさらに含んでいてもよい。周縁トレンチ２２は、ゲートトレンチ１２，１３から離隔されつつ、平面視でゲートトレンチ１２，１３を取り囲むように配置することができる。周縁トレンチ２２内には、図示しない周縁電極を配置することができる。
【0021】
図１に示すように、半導体層１１の上面１１Ａは、ｎ型不純物を含むｎ－型領域２３と、ｐ型不純物を含むｐ－型領域２４と、ｎ型不純物を含むｎ＋型領域２５とを含むことができる。ｎ－型領域２３は、周縁トレンチ２２を取り囲んでいてよい。また、ｐ－型領域２４およびｎ＋型領域２５は、周縁トレンチ２２によって取り囲まれていてよい。周縁トレンチ２２の存在によりｐ－型領域２４とｎ＋型領域２５との間のｐｎ接合界面が露出しないため、半導体装置１０の耐圧を向上させることができる。
【0022】
ゲートトレンチ１２，１３は、ｐ－型領域２４およびｎ＋型領域２５の両方と隣接するように配置することができる。図１の例では、ｎ＋型領域２５は、Ｙ軸方向において２つのｐ－型領域２４の間に位置することができる。ゲートトレンチ１２のＹ軸方向における各端は、２つのｐ－型領域２４のうちの１つに隣接することができ、一方、ゲートトレンチ１２の中間部分は、ｎ＋型領域２５に隣接することができる。ゲートトレンチ１３は、ｎ＋型領域２５に隣接することができる。
【0023】
半導体装置１０は、絶縁層２１上に形成されたゲート電極３１およびソース電極３２をさらに含むことができる。ゲート電極３１およびソース電極３２の各々は、ゲートトレンチ１２，１３の一部と、周縁トレンチ２２の一部とを覆うように配置することができる。ゲート電極３１は、２つのｐ－型領域２４のうちの一方と少なくとも部分的に重なるように配置することができる。ソース電極３２は、２つのｐ－型領域２４のうちの他方と少なくとも部分的に重なるように配置することができる。ソース電極３２は、ゲート電極３１から離隔されつつ、少なくともｎ＋型領域２５の全体を覆っていてよい。
【0024】
ゲート電極３１およびソース電極３２は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、Ｃｕ合金、およびＡｌ合金のうちの少なくとも１つから形成することができる。
【0025】
半導体装置１０は、複数のゲートコンタクト１５をさらに含むことができる。各ゲートコンタクト１５は、各ゲートトレンチ１２，１３内に配置されたゲート電極６１，６２（図３参照）をゲート電極３１に接続することができる。ゲートコンタクト１５は、ゲートトレンチ１２，１３内のゲート電極６１，６２とゲート電極３１との間に位置する絶縁層２１を貫通するようにＺ軸方向に延びることができる。一例では、ゲートコンタクト１５は、平面視でゲートトレンチ１２とゲート電極３１とが重なる領域に配置することができる。
【0026】
半導体装置１０は、複数のソースコンタクト１６をさらに含むことができる。各ソースコンタクト１６は、各ゲートトレンチ１２，１３内に配置されたフィールドプレート電極６３，６４（図４、図５参照）をソース電極３２に接続することができる。ソースコンタクト１６は、フィールドプレート電極６３，６４とソース電極３２との間に位置する絶縁層２１を貫通するようにＺ軸方向に延びることができる。一例では、ソースコンタクト１６は、平面視でゲートトレンチ１２とソース電極３２とが重なる領域に配置することができる。
【0027】
半導体装置１０は、複数のソースコンタクトプラグ１７を含むことができる。
ソースコンタクトプラグ１７は、ゲートトレンチ１２，１３により囲まれた領域内に配置することができる。ソースコンタクトプラグ１７は、半導体層１１内に形成されたコンタクト領域７６をソース電極３２に接続することができる。ソースコンタクトプラグ１７は、コンタクト領域７６とソース電極３２との間に位置する半導体層１１および絶縁層２１を貫通するようにＺ軸方向に延びることができる。
ソースコンタクトプラグ１７は、ゲートトレンチ１２，１３により囲まれた領域内に配置することができる。ソースコンタクトプラグ１７は、半導体層１１内に形成されたコンタクト領域７６をソース電極３２に接続することができる。ソースコンタクトプラグ１７は、コンタクト領域７６とソース電極３２との間に位置する半導体層１１および絶縁層２１を貫通するようにＺ軸方向に延びることができる。
【0028】
ソースコンタクトプラグ１７は、Ｘ軸方向に隣り合う２つのゲートトレンチ１２の間に配置されたフィールドプレートトレンチ１４を囲むように形成されていてよい。さらに、ソースコンタクトプラグ１７は、フィールドプレートトレンチ１４内に配置されたフィールドプレート電極６５（図３～図５参照）をソース電極３２と接続する。
【0029】
半導体装置１０は、周縁トレンチ２２内に配置された周縁電極（図示略）をソース電極３２に接続する１つまたは複数のコンタクト１８をさらに含んでいてもよい。
ゲートコンタクト１５、ソースコンタクト１６，ソースコンタクトプラグ１７、およびコンタクト１８は、任意の金属材料から形成することができる。一例では、ゲートコンタクト１５、ソースコンタクト１６，ソースコンタクトプラグ１７、およびコンタクト１８は、タングステン（Ｗ）、Ｔｉ、および窒化チタン（ＴｉＮ）のうちの少なくとも１つから形成することができる。
ゲートコンタクト１５、ソースコンタクト１６，ソースコンタクトプラグ１７、およびコンタクト１８は、任意の金属材料から形成することができる。一例では、ゲートコンタクト１５、ソースコンタクト１６，ソースコンタクトプラグ１７、およびコンタクト１８は、タングステン（Ｗ）、Ｔｉ、および窒化チタン（ＴｉＮ）のうちの少なくとも１つから形成することができる。
【0030】
半導体装置１０は、ゲート電極３１およびソース電極３２を覆うパッシベーション膜を含んでいてよい。パッシベーション膜は、ゲート電極３１とソース電極３２とをそれぞれ露出する開口を有していてよい。ゲート電極３１において、パッシベーション膜の開口により露出された領域は、外部接続のためのゲートパッドということもできる。ソース電極３２において、パッシベーション膜の開口により露出された領域は、外部接続のためのソースパッドということもできる。
【0031】
（ゲートトレンチ、フィールドプレートトレンチの配置）
ゲートトレンチ１２，１３およびフィールドプレートトレンチ１４の配置の一例を説明する。
ゲートトレンチ１２，１３およびフィールドプレートトレンチ１４の配置の一例を説明する。
【0032】
図２は、図１の半導体装置１０の一部を示す概略平面図であり、ゲートトレンチ１２，１３、フィールドプレートトレンチ１４を示す。
図２には、３つのゲートトレンチ１２が示されている。複数のゲートトレンチ１２のうちの１つを第１ゲートトレンチ４１とし、その第１ゲートトレンチ４１にＸ軸方向に隣り合うゲートトレンチ１２を第２ゲートトレンチ４２とする。なお、図２において、Ｘ軸方向の中央のゲートトレンチ１２を第１ゲートトレンチ４１としてもよく、第１ゲートトレンチ４１の図面右側のゲートトレンチ１２を第１ゲートトレンチ４１としてもよい。以下の説明において、第１ゲートトレンチ４１と第２ゲートトレンチ４２とを区別しない場合には、ゲートトレンチ１２を用いて説明する。
図２には、３つのゲートトレンチ１２が示されている。複数のゲートトレンチ１２のうちの１つを第１ゲートトレンチ４１とし、その第１ゲートトレンチ４１にＸ軸方向に隣り合うゲートトレンチ１２を第２ゲートトレンチ４２とする。なお、図２において、Ｘ軸方向の中央のゲートトレンチ１２を第１ゲートトレンチ４１としてもよく、第１ゲートトレンチ４１の図面右側のゲートトレンチ１２を第１ゲートトレンチ４１としてもよい。以下の説明において、第１ゲートトレンチ４１と第２ゲートトレンチ４２とを区別しない場合には、ゲートトレンチ１２を用いて説明する。
【0033】
第１ゲートトレンチ４１および第２ゲートトレンチ４２は、Ｘ軸方向に並んで配置されている。第１ゲートトレンチ４１および第２ゲートトレンチ４２は、Ｘ軸方向と交差するＹ軸方向に延びている。第１ゲートトレンチ４１および第２ゲートトレンチ４２は、Ｘ軸方向に幅を有している。一例では、第１ゲートトレンチ４１のトレンチ幅は、第２ゲートトレンチ４２のトレンチ幅と等しい。ここで、第１ゲートトレンチ４１および第２ゲートトレンチ４２のトレンチ幅を第１トレンチ幅Ｔ１とする。なお、第１ゲートトレンチ４１のトレンチ幅と第２ゲートトレンチのトレンチ幅とが相違していてもよい。
【0034】
複数のゲートトレンチ１３は、第１ゲートトレンチ４１と第２ゲートトレンチ４２との間に配置されている。複数のゲートトレンチ１３は、第１ゲートトレンチ４１から第２ゲートトレンチ４２に向けてＸ軸方向に延びる第３ゲートトレンチ４３と、第２ゲートトレンチ４２から第１ゲートトレンチ４１に向けてＸ軸方向に延びる第４ゲートトレンチ４４と、を含む。
【0035】
第３ゲートトレンチ４３は、第１ゲートトレンチ４１と連通している。Ｘ軸方向において、第３ゲートトレンチ４３は、第２ゲートトレンチ４２から離隔している。第３ゲートトレンチ４３は、第３ゲートトレンチ４３の先端４３Ｃと第２ゲートトレンチ４２との間に第１ギャップ５１を形成する。
【0036】
第３ゲートトレンチ４３および第４ゲートトレンチ４４は、Ｙ軸方向に幅を有している。一例では、第３ゲートトレンチ４３のトレンチ幅は、第４ゲートトレンチ４４のトレンチ幅と等しい、ここで、第３ゲートトレンチ４３および第４ゲートトレンチ４４のトレンチ幅を第２トレンチ幅Ｔ２とする。なお、第３ゲートトレンチ４３のトレンチ幅と第４ゲートトレンチ４４のトレンチ幅が相違していてもよい。
【0037】
一例では、第２トレンチ幅Ｔ２は、第１トレンチ幅Ｔ１と等しい。つまり、Ｙ軸方向における第３ゲートトレンチ４３および第４ゲートトレンチ４４のトレンチ幅は、Ｘ軸方向における第１ゲートトレンチ４１および第２ゲートトレンチ４２のトレンチ幅と等しい。
【0038】
第４ゲートトレンチ４４は、第３ゲートトレンチ４３からＹ軸方向に離隔して配置されている。第４ゲートトレンチ４４は、第２ゲートトレンチ４２と連通している。Ｘ軸方向において、第４ゲートトレンチ４４は、第１ゲートトレンチ４１から離隔している。第４ゲートトレンチ４４は、第４ゲートトレンチ４４の先端４４Ｃと第１ゲートトレンチ４１との間に第２ギャップ５２を形成する。
【0039】
第１ギャップ５１の第１長さＭ１は、Ｘ軸方向において、第３ゲートトレンチ４３の先端４３Ｃから第２ゲートトレンチ４２までの長さである。第２ギャップ５２の第２長さＭ２は、Ｘ軸方向において、第４ゲートトレンチ４４の先端４４Ｃから第１ゲートトレンチ４１までの長さである。一例では、第１ギャップ５１の第１長さＭ１は、第２ギャップ５２の第２長さＭ２と等しい。なお、第１ギャップ５１の第１長さＭ１と、第２ギャップ５２の第２長さＭ２は、相違していてもよい。
【0040】
複数の第３ゲートトレンチ４３および第４ゲートトレンチ４４は、Ｙ軸方向において、交互に配置されている。一例では、第３ゲートトレンチ４３および第４ゲートトレンチ４４は、Ｙ軸方向において等間隔にて配置されている。Ｙ軸方向において、第３ゲートトレンチ４３と第４ゲートトレンチ４４との配置ピッチを「Ｌ」とする。
【0041】
第１ゲートトレンチ４１と第２ゲートトレンチ４２との間には、複数のフィールドプレートトレンチ１４が配置されている。複数のフィールドプレートトレンチ１４は、Ｙ軸方向に配列されている。一例では、複数のフィールドプレートトレンチ１４は、Ｙ軸方向において等間隔で配置されている。複数のフィールドプレートトレンチ１４は、平面視において、Ｙ軸方向に延びている。複数のフィールドプレートトレンチ１４は、Ｘ軸方向に幅を有する矩形状に形成されている。フィールドプレートトレンチ１４のＸ軸方向における幅をトレンチ幅Ｔ３とする。一例では、フィールドプレートトレンチ１４のトレンチ幅Ｔ３は、第１ゲートトレンチ４１および第２ゲートトレンチ４２のトレンチ幅Ｔ３と等しい。この例では、フィールドプレートトレンチ１４のトレンチ幅Ｔ３は、第３ゲートトレンチ４３および第４ゲートトレンチ４４のトレンチ幅Ｔ２と等しい。
【0042】
フィールドプレートトレンチ１４は、Ｘ軸方向において、第１ゲートトレンチ４１と第２ゲートトレンチ４２との間に配置されている。フィールドプレートトレンチ１４は、Ｙ軸方向において、第３ゲートトレンチ４３と第４ゲートトレンチ４４との間に配置されている。したがって、フィールドプレートトレンチ１４は、第１ゲートトレンチ４１、第２ゲートトレンチ４２、第３ゲートトレンチ４３、および第４ゲートトレンチ４４によって囲まれたセル領域ＣＡに配置されているといえる。セル領域ＣＡは、第１ゲートトレンチ４１、第２ゲートトレンチ４２、第３ゲートトレンチ４３、および第４ゲートトレンチ４４によって囲まれた半導体層１１である。
【0043】
このセル領域ＣＡは、Ｘ軸方向において隣り合う第１ゲートトレンチ４１および第２ゲートトレンチ４２と、Ｙ軸方向において隣り合う第３ゲートトレンチ４３および第４ゲートトレンチ４４によって規定される単位セルＵＣに含まれていてよい。単位セルＵＣは、Ｘ軸方向に配列されたゲートトレンチ１２の配置ピッチと、Ｙ軸方向に配列されたゲートトレンチ１３の配置ピッチとによって規定される。半導体装置１０は、複数の単位セルＵＣを含むといえる。フィールドプレートトレンチ１４は、各単位セルＵＣに配置されているといえる。
【0044】
一例では、フィールドプレートトレンチ１４は、Ｘ軸方向において、第１ゲートトレンチ４１と第２ゲートトレンチ４２との間の中央に配置されている。したがって、第１ゲートトレンチ４１、フィールドプレートトレンチ１４、および第２ゲートトレンチ４２は、Ｘ軸方向において等ピッチにて配置されている。Ｘ軸方向において、第１ゲートトレンチ４１とフィールドプレートトレンチ１４との配置ピッチを「Ｐ」とする。フィールドプレートトレンチ１４と第２ゲートトレンチ４２は、配置ピッチＰにて配置されている。そして、第１ゲートトレンチ４１と第２ゲートトレンチ４２は、配置ピッチ２Ｐにて配置されている。一例では、第３ゲートトレンチ４３と第４ゲートトレンチ４４との配置ピッチＬは、第１ゲートトレンチ４１と第２ゲートトレンチ４２の配置ピッチ２Ｐと等しい。
【0045】
Ｘ軸方向において、第１ギャップ５１の第１長さＭ１は、第１ゲートトレンチ４１と第２ゲートトレンチ４２との間の距離Ｌ２よりも小さい。第１ゲートトレンチ４１と第２ゲートトレンチ４２との間の距離Ｌ２は、第１ゲートトレンチ４１と第２ゲートトレンチ４２との配置ピッチ２Ｐから、第１ゲートトレンチ４１の第１トレンチ幅Ｔ１の１／２と、第２ゲートトレンチ４２の第２トレンチ幅Ｔ２の１／２とを減算した値として求められる。一例では、第１トレンチ幅Ｔ１と第２トレンチ幅Ｔ２は、互いに等しい。したがって、Ｘ軸方向において、第１ギャップ５１の第１長さＭ１は、第１ゲートトレンチ４１と第２ゲートトレンチ４２との配置ピッチ２Ｐと第１トレンチ幅Ｔ１（第２トレンチ幅Ｔ２）との差よりも小さいといえる。また、一例では、第２ギャップ５２の第２長さＭ２は、第１ギャップ５１の第１長さＭ１と等しい。したがって、第２ギャップ５２の第２長さＭ２は、第１ゲートトレンチ４１と第２ゲートトレンチ４２との配置ピッチ２Ｐと第１トレンチ幅Ｔ１（第２トレンチ幅Ｔ２）との差よりも小さいといえる。
【0046】
Ｘ軸方向において、第１ギャップ５１の第１長さＭ１は、第１ゲートトレンチ４１とフィールドプレートトレンチ１４との間の距離Ｌ１の２／３よりも大きくてよい。第１ゲートトレンチ４１とフィールドプレートトレンチ１４との間の距離Ｌ１は、第１ゲートトレンチ４１とフィールドプレートトレンチ１４との配置ピッチＰから、第１トレンチ幅Ｔ１の１／２と、フィールドプレートトレンチ１４の第３トレンチ幅Ｔ３の１／２とを減算した値として求められる。一例では、第１トレンチ幅Ｔ１と第３トレンチ幅Ｔ３は、互いに等しい。したがって、Ｘ軸方向において、第１ギャップ５１の第１長さＭ１は、第１ゲートトレンチ４１とフィールドプレートトレンチ１４との配置ピッチＰと第１トレンチ幅Ｔ１（＝Ｔ２＝Ｔ３）との差の２／３よりも大きくてよいといえる。同様に、Ｘ軸方向において、第２ギャップ５２の第２長さＭ２は、配置ピッチＰと第１トレンチ幅Ｔ１（＝Ｔ２＝Ｔ３）との差の２／３よりも大きくてよいといえる。
【0047】
一例では、フィールドプレートトレンチ１４は、Ｙ軸方向において、第３ゲートトレンチ４３と第４ゲートトレンチ４４との間の中央に配置されている。したがって、第３ゲートトレンチ４３、フィールドプレートトレンチ１４、および第４ゲートトレンチ４４は、Ｙ軸方向において等ピッチにて配置されている。Ｙ軸方向において、第３ゲートトレンチ４３の中心とフィールドプレートトレンチ１４の中心との間の距離は、フィールドプレートトレンチ１４の中心と第４ゲートトレンチ４４の中心との間の距離と等しい。これらの距離は、第３ゲートトレンチ４３と第４ゲートトレンチ４４の配置ピッチＬの１／２（＝Ｌ／２）である。
【0048】
フィールドプレートトレンチ１４は、Ｙ軸方向において、第３ゲートトレンチ４３から離隔している。フィールドプレートトレンチ１４は、第３ゲートトレンチ４３との間に第３ギャップ５３を形成する。また、フィールドプレートトレンチ１４は、Ｙ軸方向において、第４ゲートトレンチ４４から離隔している。フィールドプレートトレンチ１４は、第４ゲートトレンチ４４との間に第４ギャップ５４を形成する。
【0049】
フィールドプレートトレンチ１４は、Ｙ軸方向において、第３ゲートトレンチ４３に向かう第１端１４１と、第４ゲートトレンチ４４に向かう第２端１４２とを含む。第３ギャップ５３の第３長さＭ３は、Ｘ軸方向において、フィールドプレートトレンチ１４の第１端１４１から第３ゲートトレンチ４３までの長さである。第４ギャップ５４の第４長さＭ４は、Ｙ軸方向において、フィールドプレートトレンチ１４の第２端１４２から第４ゲートトレンチ４４までの長さである。一例では、第３ギャップ５３の長さＭ３は、第４ギャップ５４の第４長さＭ４と等しい。なお、第３ギャップ５３の長さＭ３と、第４ギャップ５４の第４長さＭ４は、相違していてもよい。一例では、第３ギャップ５３の第３長さＭ３（第４ギャップ５４の第４長さＭ４）は、第１ギャップ５１の第１長さＭ１（第２ギャップ５２の第２長さＭ２）と等しい。
【0050】
（ゲート電極、フィールドプレート電極、ソースコンタクト）
図３は、半導体装置１０の一部を拡大して示す概略平面図であり、１つの単位セルＵＣを含む領域が示されている。
図３は、半導体装置１０の一部を拡大して示す概略平面図であり、１つの単位セルＵＣを含む領域が示されている。
【0051】
半導体装置１０は、ゲートトレンチ１２に埋め込まれたゲート電極６１をさらに含む。ゲート電極６１は、Ｙ軸方向に延びている。
半導体装置１０は、ゲートトレンチ１３に埋め込まれたゲート電極６２をさらに含む。ゲート電極６２は、Ｘ軸方向に延びている。第３ゲートトレンチ４３に埋め込まれたゲート電極６２は、第１ゲートトレンチ４１に埋め込まれたゲート電極６１と電気的に接続されている。第４ゲートトレンチ４４に埋め込まれたゲート電極６２は、第２ゲートトレンチ４２に埋め込まれたゲート電極６１と電気的に接続されている。
半導体装置１０は、ゲートトレンチ１３に埋め込まれたゲート電極６２をさらに含む。ゲート電極６２は、Ｘ軸方向に延びている。第３ゲートトレンチ４３に埋め込まれたゲート電極６２は、第１ゲートトレンチ４１に埋め込まれたゲート電極６１と電気的に接続されている。第４ゲートトレンチ４４に埋め込まれたゲート電極６２は、第２ゲートトレンチ４２に埋め込まれたゲート電極６１と電気的に接続されている。
【0052】
半導体装置１０は、フィールドプレートトレンチ１４内に埋め込まれたフィールドプレート電極６５を含む。フィールドプレート電極６５は、Ｙ軸方向に延びている。
ソースコンタクトプラグ１７は、ゲートトレンチ１２，１３により囲まれた領域内に配置されている。ソースコンタクトプラグ１７は、Ｘ軸方向に延びる枠状に形成された第１コンタクト１７Ａと、枠状に形成され第１コンタクト１７Ａの両端に接続された第２コンタクト１７Ｂとを含む。第１コンタクト１７Ａは、平面視において、フィールドプレートトレンチ１４およびフィールドプレート電極６５と交差するように形成されている。第２コンタクト１７Ｂは、フィールドプレートトレンチ１４を囲むように形成されている。一例では、第２コンタクト１７Ｂは、Ｘ軸方向の長さに対してＹ軸方向の長さが大きい矩形枠状に形成されている。
ソースコンタクトプラグ１７は、ゲートトレンチ１２，１３により囲まれた領域内に配置されている。ソースコンタクトプラグ１７は、Ｘ軸方向に延びる枠状に形成された第１コンタクト１７Ａと、枠状に形成され第１コンタクト１７Ａの両端に接続された第２コンタクト１７Ｂとを含む。第１コンタクト１７Ａは、平面視において、フィールドプレートトレンチ１４およびフィールドプレート電極６５と交差するように形成されている。第２コンタクト１７Ｂは、フィールドプレートトレンチ１４を囲むように形成されている。一例では、第２コンタクト１７Ｂは、Ｘ軸方向の長さに対してＹ軸方向の長さが大きい矩形枠状に形成されている。
【0053】
【0054】
半導体層１１は、半導体層１１の下面１１Ｂを含む半導体基板７１と、半導体基板７１上に形成され、半導体層１１の上面１１Ａを含むエピタキシャル層７２とを含むことができる。半導体基板７１は、Ｓｉ基板であってよい。半導体基板７１は、ＭＩＳＦＥＴのドレイン領域に対応する。エピタキシャル層７２は、Ｓｉ基板上にエピタキシャル成長されたＳｉ層であってよい。エピタキシャル層７２は、ドリフト領域７３と、ドリフト領域７３上に形成されたボディ領域７４と、ボディ領域７４上に形成されたソース領域７５とを含むことができる。ソース領域７５は、半導体層１１の上面１１Ａを含むことができる。ソース領域７５の上面は、図１に示すｎ＋型領域２５に対応している。エピタキシャル層７２は、ソースコンタクトプラグ１７の下に位置するコンタクト領域７６をさらに含むことができる。
【0055】
ドレイン領域７１（半導体基板７１）は、ｎ型不純物を含むｎ＋型の領域であってよい。ドレイン領域７１のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下とすることができる。ドレイン領域７１は、５０μｍ以上４５０μｍ以下の厚さを有していてよい。
【0056】
ドリフト領域７３は、ドレイン領域７１よりも低い濃度のｎ型不純物を含むｎ－型の領域であってよい。ドリフト領域７３のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下とすることができる。ドリフト領域７３は、１μｍ以上２５μｍ以下の厚さを有していてよい。
【0057】
ボディ領域７４は、ｐ型不純物を含むｐ－型の領域であってよい。ボディ領域７４のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下とすることができる。ボディ領域７４は、０．５μｍ以上１．５μｍ以下の厚さを有していてよい。
【0058】
ソース領域７５は、ドリフト領域７３よりも高い濃度のｎ型不純物を含むｎ＋型の領域であってよい。ソース領域７５のｎ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下とすることができる。ソース領域７５は、０．１μｍ以上１μｍ以下の厚さを有していてよい。
【0059】
コンタクト領域７６は、ｐ型不純物を含むｐ＋型の領域であってよい。コンタクト領域７６のｐ型不純物濃度は、ボディ領域７４よりも高く、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下とすることができる。
【0060】
なお、本開示において、ｎ型を第１導電型、およびｐ型を第２導電型ともいう。ｎ型不純物は、例えば、リン（Ｐ）、ヒ素（Ａｓ）などであってよい。また、ｐ型不純物は、例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）などであってよい。
【0061】
（第１、第２ゲートトレンチ）
図４に示すように、ゲートトレンチ１２（第１ゲートトレンチ４１、第２ゲートトレンチ４２）は、半導体層１１の上面１１Ａに開口を有している。ゲートトレンチ１２は、Ｚ軸方向に深さＤ１を有している。ゲートトレンチ１２は、半導体層１１のソース領域７５およびボディ領域７４を貫通してドリフト領域７３まで延びている。ゲートトレンチ１２は、側壁１２Ａおよび底壁１２Ｂを有している。底壁１２Ｂは、ドリフト領域７３に隣接している。ゲートトレンチ１２の深さＤ１は、１μｍ以上１０μｍ以下であってよい。
図４に示すように、ゲートトレンチ１２（第１ゲートトレンチ４１、第２ゲートトレンチ４２）は、半導体層１１の上面１１Ａに開口を有している。ゲートトレンチ１２は、Ｚ軸方向に深さＤ１を有している。ゲートトレンチ１２は、半導体層１１のソース領域７５およびボディ領域７４を貫通してドリフト領域７３まで延びている。ゲートトレンチ１２は、側壁１２Ａおよび底壁１２Ｂを有している。底壁１２Ｂは、ドリフト領域７３に隣接している。ゲートトレンチ１２の深さＤ１は、１μｍ以上１０μｍ以下であってよい。
【0062】
図３に示すように、ゲートトレンチ１２は、Ｘ軸方向に幅を有している。ゲートトレンチ１２は、Ｙ軸方向に延びている。したがって、ゲートトレンチ１２の側壁１２Ａは、Ｘ軸方向に対向している。ゲートトレンチ１２の側壁１２Ａは、Ｘ軸方向を向くといえる。
【0063】
図４に示すように、ゲートトレンチ１２の側壁１２Ａは、半導体層１１の上面１１Ａに対して垂直な方向（Ｚ軸方向）に延びていてもよいし、延びていなくてもよい。一例では、側壁１２Ａは、ゲートトレンチ１２のトレンチ幅が底壁１２Ｂに向かうにつれて小さくなるようにＺ軸方向に対して傾斜していてもよい。
【0064】
半導体装置１０は、ゲートトレンチ１２内に配置されたゲート電極６１およびフィールドプレート電極６３を含むことができる。
ゲート電極６１は、絶縁層２１に覆われた上面６１Ａ、および上面６１Ａと反対側の底面６１Ｂを含む。フィールドプレート電極６３は、ゲートトレンチ１２内において、ゲート電極６１の底面６１Ｂの下方（ゲート電極６１の底面６１Ｂとゲートトレンチ１２の底壁１２Ｂとの間）に配置されている。ゲート電極６１の底面６１Ｂの少なくとも一部は、絶縁層２１を挟んでフィールドプレート電極６３と対向している。
ゲート電極６１は、絶縁層２１に覆われた上面６１Ａ、および上面６１Ａと反対側の底面６１Ｂを含む。フィールドプレート電極６３は、ゲートトレンチ１２内において、ゲート電極６１の底面６１Ｂの下方（ゲート電極６１の底面６１Ｂとゲートトレンチ１２の底壁１２Ｂとの間）に配置されている。ゲート電極６１の底面６１Ｂの少なくとも一部は、絶縁層２１を挟んでフィールドプレート電極６３と対向している。
【0065】
ゲート電極６１の上面６１Ａは、半導体層１１の上面１１Ａよりも下方に位置することができる。ゲート電極６１の上面６１Ａおよび底面６１Ｂは、平坦であってもよいし、湾曲していてもよい。ゲート電極６１は、Ｚ軸方向の位置に依らず一様な幅を有していてもよいし、有していなくてもよい。例えば、ゲート電極６１の底面６１Ｂを含む底部が、他の部分よりも幅狭に形成されていてもよい。
【0066】
フィールドプレート電極６３は、周囲を絶縁層２１によって囲まれている。フィールドプレート電極６３は、ゲート電極６１よりも小さい幅を有していてよい。フィールドプレート電極６３が比較的小さい幅を有することにより、フィールドプレート電極６３を囲む絶縁層２１の厚さは比較的大きくなる。これにより、ゲートトレンチ１２内の電界集中を緩和できる。
【0067】
ゲート電極６１は、ドリフト領域７３とボディ領域７４との界面が、ゲート電極６１の底面６１ＢよりもＺ軸方向において下方とならないような位置にあってよい。ドリフト領域７３とボディ領域７４との界面は、Ｚ軸方向においてゲート電極６１の底面６１Ｂの位置と揃っていてもよいし、底面６１Ｂの位置よりも上方にあってもよい。
【0068】
ゲート電極６１およびフィールドプレート電極６３は、一例では、導電性のポリシリコンから形成することができる。
絶縁層２１は、ゲート電極６１と半導体層１１との間に介在してゲートトレンチ１２の側壁１２Ａを覆うゲート絶縁部２１Ａを含むことができる。ゲート電極６１と半導体層１１とは、ゲート絶縁部２１Ａによって離隔されている。ゲート電極６１に所定のゲート電圧が印加されると、ゲート絶縁部２１Ａと隣接するｐ型のボディ領域７４内にチャネルが形成される。半導体装置１０は、このチャネルを介したｎ＋型のソース領域７５とｎ－型のドリフト領域７３との間のＺ軸方向の電子の流れの制御を可能とすることができる。
絶縁層２１は、ゲート電極６１と半導体層１１との間に介在してゲートトレンチ１２の側壁１２Ａを覆うゲート絶縁部２１Ａを含むことができる。ゲート電極６１と半導体層１１とは、ゲート絶縁部２１Ａによって離隔されている。ゲート電極６１に所定のゲート電圧が印加されると、ゲート絶縁部２１Ａと隣接するｐ型のボディ領域７４内にチャネルが形成される。半導体装置１０は、このチャネルを介したｎ＋型のソース領域７５とｎ－型のドリフト領域７３との間のＺ軸方向の電子の流れの制御を可能とすることができる。
【0069】
絶縁層２１は、フィールドプレート電極６３と半導体層１１との間でゲートトレンチ１２の側壁１２Ａおよび底壁１２Ｂを覆う下側絶縁部２１Ｂをさらに含むことができる。下側絶縁部２１Ｂは、ゲートトレンチ１２の側壁１２Ａ上において、ゲート絶縁部２１Ａよりも厚く形成することができる。また、絶縁層２１は、フィールドプレート電極６３の上面６３Ａとゲート電極６１の底面６１Ｂとの間に位置する中間絶縁部２１Ｃをさらに含むことができる。
【0070】
（第３、第４ゲートトレンチ）
図５に示すように、ゲートトレンチ１３（第３ゲートトレンチ４３、第４ゲートトレンチ４４）は、半導体層１１の上面１１Ａに開口を有している。ゲートトレンチ１３は、Ｚ軸方向に深さを有している。ゲートトレンチ１３は、半導体層１１のソース領域７５およびボディ領域７４を貫通してドリフト領域７３まで延びている。ゲートトレンチ１３は、側壁１３Ａおよび底壁１３Ｂを有している。底壁１３Ｂは、ドリフト領域７３に隣接している。ゲートトレンチ１３の深さＤ２は、１μｍ以上１０μｍ以下であってよい。一例では、ゲートトレンチ１３の深さＤ２は、図４に示すゲートトレンチ１２の深さＤ１と等しくてよい。なお、ゲートトレンチ１３の深さＤ２は、ゲートトレンチ１２の深さＤ１と異なっていてもよい。
図５に示すように、ゲートトレンチ１３（第３ゲートトレンチ４３、第４ゲートトレンチ４４）は、半導体層１１の上面１１Ａに開口を有している。ゲートトレンチ１３は、Ｚ軸方向に深さを有している。ゲートトレンチ１３は、半導体層１１のソース領域７５およびボディ領域７４を貫通してドリフト領域７３まで延びている。ゲートトレンチ１３は、側壁１３Ａおよび底壁１３Ｂを有している。底壁１３Ｂは、ドリフト領域７３に隣接している。ゲートトレンチ１３の深さＤ２は、１μｍ以上１０μｍ以下であってよい。一例では、ゲートトレンチ１３の深さＤ２は、図４に示すゲートトレンチ１２の深さＤ１と等しくてよい。なお、ゲートトレンチ１３の深さＤ２は、ゲートトレンチ１２の深さＤ１と異なっていてもよい。
【0071】
図３に示すように、ゲートトレンチ１３は、Ｙ軸方向に幅を有している。ゲートトレンチ１３は、Ｘ軸方向に延びている。したがって、ゲートトレンチ１３の側壁１３Ａは、Ｙ軸方向に対向している。ゲートトレンチ１３の側壁１３Ａは、Ｙ軸方向を向くといえる。
【0072】
図５に示すように、ゲートトレンチ１３の側壁１３Ａは、半導体層１１の上面１１Ａに対して垂直な方向（Ｚ軸方向）に延びていてもよいし、延びていなくてもよい。一例では、側壁１３Ａは、ゲートトレンチ１３のトレンチ幅が底壁１３Ｂに向かうにつれて小さくなるようにＺ軸方向に対して傾斜していてもよい。
【0073】
図３に示すように、第３ゲートトレンチ４３は、第１ゲートトレンチ４１から第２ゲートトレンチ４２に向かって延びている。第３ゲートトレンチ４３は、第２ゲートトレンチ４２との間に第１ギャップ５１を形成する。第３ゲートトレンチ４３は、第２ゲートトレンチ４２から離隔した先端４３Ｃに端部側壁１３Ｃを有している。端部側壁１３Ｃは、Ｘ軸方向を向く。第１ギャップ５１は、第３ゲートトレンチ４３の端部側壁１３Ｃと、第２ゲートトレンチ４２の側壁１２Ａとの間の領域であるといえる。端部側壁１３Ｃは、半導体層１１の上面１１Ａに対して垂直な方向（Ｚ軸方向）に延びていてもよいし、延びていなくてもよい。一例では、端部側壁１３Ｃは、底壁１３Ｂに向かうにつれてＸ軸方向における第３ゲートトレンチ４３の長さが短くなるようにＺ軸方向に対して傾斜していてもよい。
【0074】
第４ゲートトレンチ４４は、第２ゲートトレンチ４２から第１ゲートトレンチ４１に向かって延びている。第４ゲートトレンチ４４は、第１ゲートトレンチ４１との間に第２ギャップ５２を形成する。第４ゲートトレンチ４４は、第１ゲートトレンチ４１から離隔した先端４４Ｃに端部側壁１３Ｃを有している。端部側壁１３Ｃは、Ｘ軸方向を向く。第２ギャップ５２は、第３ゲートトレンチ４３の端部側壁１３Ｃと、第２ゲートトレンチ４２の側壁１２Ａとの間の領域であるといえる。端部側壁１３Ｃは、半導体層１１の上面１１Ａに対して垂直な方向（Ｚ軸方向）に延びていてもよいし、延びていなくてもよい。一例では、端部側壁１３Ｃは、底壁１３Ｂに向かうにつれてＸ軸方向における第４ゲートトレンチ４４の長さが短くなるようにＺ軸方向に対して傾斜していてもよい。
【0075】
半導体装置１０は、ゲートトレンチ１３内に配置されたゲート電極６２およびフィールドプレート電極６４を含むことができる。
ゲート電極６２は、絶縁層２１に覆われた上面６２Ａ、および上面６２Ａと反対側の底面６２Ｂを含む。フィールドプレート電極６４は、ゲートトレンチ１３内において、ゲート電極６２の底面６２Ｂの下方（ゲート電極６２の底面６２Ｂとゲートトレンチ１３の底壁１３Ｂとの間）に配置されている。ゲート電極６２の底面６２Ｂの少なくとも一部は、絶縁層２１を挟んでフィールドプレート電極６４と対向している。
ゲート電極６２は、絶縁層２１に覆われた上面６２Ａ、および上面６２Ａと反対側の底面６２Ｂを含む。フィールドプレート電極６４は、ゲートトレンチ１３内において、ゲート電極６２の底面６２Ｂの下方（ゲート電極６２の底面６２Ｂとゲートトレンチ１３の底壁１３Ｂとの間）に配置されている。ゲート電極６２の底面６２Ｂの少なくとも一部は、絶縁層２１を挟んでフィールドプレート電極６４と対向している。
【0076】
ゲート電極６２の上面６２Ａは、半導体層１１の上面１１Ａよりも下方に位置することができる。ゲート電極６２の底面６２Ｂおよび上面６２Ａは、平坦であってもよいし、湾曲していてもよい。ゲート電極６２は、Ｚ軸方向の位置に依らず一様な幅を有していてもよいし、有していなくてもよい。例えば、ゲート電極６２の底面６２Ｂを含む底部が、他の部分よりも幅狭に形成されていてもよい。
【0077】
フィールドプレート電極６４は、周囲を絶縁層２１によって囲まれている。フィールドプレート電極６４は、ゲート電極６２よりも小さい幅を有していてよい。フィールドプレート電極６４が比較的小さい幅を有することにより、フィールドプレート電極６４を囲む絶縁層２１の厚さは比較的大きくなる。これにより、ゲートトレンチ１３内の電界集中を緩和できる。
【0078】
ゲート電極６２は、ドリフト領域７３とボディ領域７４との界面が、ゲート電極６２の底面６２ＢよりもＺ軸方向において下方とならないような位置にあってよい。ドリフト領域７３とボディ領域７４との界面は、Ｚ軸方向においてゲート電極６２の底面６２Ｂの位置と揃っていてもよいし、底面６２Ｂの位置よりも上方にあってもよい。
【0079】
ゲート電極６２およびフィールドプレート電極６４は、一例では、導電性のポリシリコンから形成することができる。
絶縁層２１は、ゲート電極６２と半導体層１１との間に介在してゲートトレンチ１３の側壁１３Ａを覆うゲート絶縁部２１Ａを含むことができる。ゲート電極６２と半導体層１１とは、ゲート絶縁部２１Ａによって離隔されている。ゲート電極６２に所定のゲート電圧が印加されると、ゲート絶縁部２１Ａと隣接するｐ型のボディ領域７４内にチャネルが形成される。半導体装置１０は、このチャネルを介したｎ＋型のソース領域７５とｎ－型のドリフト領域７３との間のＺ軸方向の電子の流れの制御を可能とすることができる。
絶縁層２１は、ゲート電極６２と半導体層１１との間に介在してゲートトレンチ１３の側壁１３Ａを覆うゲート絶縁部２１Ａを含むことができる。ゲート電極６２と半導体層１１とは、ゲート絶縁部２１Ａによって離隔されている。ゲート電極６２に所定のゲート電圧が印加されると、ゲート絶縁部２１Ａと隣接するｐ型のボディ領域７４内にチャネルが形成される。半導体装置１０は、このチャネルを介したｎ＋型のソース領域７５とｎ－型のドリフト領域７３との間のＺ軸方向の電子の流れの制御を可能とすることができる。
【0080】
絶縁層２１は、フィールドプレート電極６４と半導体層１１との間でゲートトレンチ１３の側壁１３Ａおよび底壁１３Ｂを覆う下側絶縁部２１Ｂをさらに含むことができる。下側絶縁部２１Ｂは、ゲートトレンチ１３の側壁１３Ａ上において、ゲート絶縁部２１Ａよりも厚く形成することができる。また、絶縁層２１は、フィールドプレート電極６４の上面６４Ａとゲート電極６２の底面６２Ｂとの間に位置する中間絶縁部２１Ｃをさらに含むことができる。
【0081】
【0082】
フィールドプレートトレンチ１４は、半導体層１１のソース領域７５およびボディ領域７４を貫通してドリフト領域７３まで延びている。フィールドプレートトレンチ１４は、側壁１４Ａおよび底壁１４Ｂを有している。側壁１４Ａは、ドリフト領域７３に隣接している。フィールドプレートトレンチ１４の深さＤ３は、１μｍ以上１０μｍ以下であってよい。一例では、フィールドプレートトレンチ１４の深さＤ３は、ゲートトレンチ１２，１３の深さＤ１，Ｄ２と等しくてよい。なお、フィールドプレートトレンチ１４の深さＤ３は、ゲートトレンチ１２，１３の深さＤ１，Ｄ２と異なっていてもよい。
【0083】
フィールドプレートトレンチ１４の側壁１４Ａは、半導体層１１の上面１１Ａに対して垂直な方向（Ｚ軸方向）に延びていてもよいし、延びていなくてもよい。一例では、側壁１４Ａは、フィールドプレートトレンチ１４のトレンチ幅が底壁１４Ｂに向かって小さくなるようにＺ軸方向に対して傾斜していてもよい。
【0084】
フィールドプレート電極６５は、フィールドプレートトレンチ１４内に配置されている。フィールドプレート電極６５は、ソース電圧が印加されるように構成された電極であってよい。
【0085】
フィールドプレート電極６５は、絶縁層２１に覆われた上面６５Ａおよび上面６５Ａと反対側の底面６５Ｂを含む。フィールドプレート電極６５の上面６５Ａは、半導体層１１の上面１１Ａよりも下方に位置することができる。フィールドプレート電極６５は、周囲を絶縁層２１によって囲まれている。
【0086】
フィールドプレート電極６５の上面６５Ａおよび底面６５Ｂは、平坦であってもよいし、湾曲していてもよい。また、フィールドプレート電極６５は、Ｚ軸方向の位置に依らず一様な幅を有していてもよいし、有していなくてもよい。例えば、フィールドプレート電極６５は、フィールドプレートトレンチ１４の底壁１４Ｂに近いほど小さい幅を有していてもよい。また、フィールドプレート電極６５は、ゲート電極６１よりも小さい幅を有していてよい。フィールドプレート電極６５は、一例では、導電性のポリシリコンから形成することができる。
【0087】
図４、図５に示すように、ソースコンタクトプラグ１７の第１コンタクト１７Ａは、フィールドプレート電極６５をソース電極３２に結合するように構成されている。図５に示すように、第１コンタクト１７Ａは、フィールドプレート電極６５の上面６５Ａとソース電極３２との間の絶縁層２１を貫通して延びている。したがって、フィールドプレート電極６５は、ソース電極３２に電気的に接続されている。
【0088】
図３に示すように、第１コンタクト１７Ａは、Ｘ軸方向に延びている。図４に示すように、第１コンタクト１７Ａは、フィールドプレート電極６５から半導体層１１まで延びている。第１コンタクト１７Ａは、半導体層１１をソース電極３２に結合するように構成されている。第１コンタクト１７Ａは、半導体層１１内に形成されたコンタクト領域７６と接している。
【0089】
図５に示すように、ソースコンタクトプラグ１７の第２コンタクト１７Ｂは、半導体層１１をソース電極３２に結合するように構成されている。第２コンタクト１７Ｂは、半導体層１１内に形成されたコンタクト領域７６と接している。第２コンタクト１７Ｂは、コンタクト領域７６をソース電極３２に電気的に接続することができる。第２コンタクト１７Ｂは、半導体層１１とソース電極３２との間の絶縁層２１を貫通して延びている。第２コンタクト１７Ｂは、半導体層１１においてソース領域２５を貫通してボディ領域２４まで延びている。
【0090】
ソース電極３２は、絶縁層２１上に形成されている。半導体装置１０では、ソース電極３２を半導体層１１のソース領域７５上に直接形成せず、絶縁層２１上に形成している。このため、半導体装置１０では、ソース領域７５の電圧変動の影響が生じにくいという利点がある。
【0091】
半導体装置１０は、半導体層１１の下面１１Ｂに形成されたドレイン電極３３をさらに含むことができる。ドレイン電極３３は、ドレイン領域７１と電気的に接続されている。ドレイン電極３３は、Ｔｉ、Ｎｉ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｃｕ合金、およびＡｌ合金のうちの少なくとも１つから形成することができる。
【0092】
（作用）
次に、半導体装置１０の作用について説明する。
図６は、半導体装置１０の一部を示す概略平面図であり、１つの単位セルＵＣを示している。図６では、単位セルＵＣに含まれる半導体層１１（セル領域ＣＡ）にハッチングを付して判りやすくしている。
次に、半導体装置１０の作用について説明する。
図６は、半導体装置１０の一部を示す概略平面図であり、１つの単位セルＵＣを示している。図６では、単位セルＵＣに含まれる半導体層１１（セル領域ＣＡ）にハッチングを付して判りやすくしている。
【0093】
半導体装置１０は、第１ゲートトレンチ４１から第２ゲートトレンチ４２に向けて延びる第３ゲートトレンチ４３と、第２ゲートトレンチ４２から第１ゲートトレンチ４１に向けて延びる第４ゲートトレンチ４４とを含む。第３ゲートトレンチ４３は、第２ゲートトレンチ４２との間に第１ギャップ５１を形成し、第４ゲートトレンチ４４は第１ゲートトレンチ４１との間に第２ギャップ５２を形成する。
【0094】
図３～図５に示すように、半導体装置１０は、第１ゲートトレンチ４１および第２ゲートトレンチ４２内に配置されたゲート電極６１と、第３ゲートトレンチ４３および第４ゲートトレンチ４４内に配置されたゲート電極６２と、を含む。図４に示すように、ゲート電極６１は、第１，第２ゲートトレンチ４１、４２内の絶縁層２１（ゲート絶縁部２１Ａ）を挟んで半導体層１１と対向している。図５に示すように、ゲート電極６２は、第３，第４ゲートトレンチ４３，４４内の絶縁層２１（ゲート絶縁部２１Ａ）を挟んで半導体層１１と対向している。
【0095】
ゲート電極６１，６２に所定のゲート電圧が印加されると、ゲート絶縁部２１Ａと隣接するボディ領域７４内にチャネルが形成される。チャネルは、第１ゲートトレンチ４１および第２ゲートトレンチ４２の側壁１２Ａに沿って、側壁１２Ａを形成する半導体層１１に形成される。さらに、チャネルは、第３ゲートトレンチ４３および第４ゲートトレンチ４４の側壁１３Ａおよび端部側壁１３Ｃに沿って、側壁１３Ａおよび端部側壁１３Ｃを形成する半導体層１１に形成される。
【0096】
（比較例）
ここで、比較例を参照して、半導体装置１０における電流経路数、電流経路断面積について説明する。
ここで、比較例を参照して、半導体装置１０における電流経路数、電流経路断面積について説明する。
【0097】
図７は、比較例の半導体装置１０Ｘの一部を示している。図８は、図７の８－８線に沿った断面図を示している。図７、図８において、半導体装置１０と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。
【0098】
図７では、ソースコンタクトプラグ１７が省略されている。図７では、図６に示す半導体装置１０の単位セルＵＣに対応して、同じ大きさの単位セルＵＣＸについて示している。また、図７では、比較例の半導体装置１０Ｘの単位セルＵＣＸについて、セル領域ＣＡＸ（半導体層１１）にハッチングを付している。
【0099】
比較例の半導体装置１０Ｘは、図６に示す第３ゲートトレンチ４３および第４ゲートトレンチ４４を含んでいない。また、比較例の半導体装置１０Ｘにおいて、フィールドプレートトレンチ１４Ｘは、ゲートトレンチ１２（第１ゲートトレンチ４１、第２ゲートトレンチ４２）と同様に、Ｙ軸方向に連続的に延びている。したがって、比較例の半導体装置１０Ｘは、Ｘ軸方向にゲートトレンチ１２とフィールドプレートトレンチ１４Ｘとが交互に配置されている。ゲートトレンチ１２には絶縁層２１によって埋め込まれたゲート電極６１が配置されている。フィールドプレートトレンチ１４Ｘには、絶縁層２１によって埋め込まれた埋込電極６６が配置されている。
【0100】
ここで、理解を容易にするために、本実施形態の半導体装置１０および比較例の半導体装置１０Ｘにおいて、各ゲートトレンチ１２，１３（第１～第４ゲートトレンチ４１～４３）およびフィールドプレートトレンチ１４のトレンチ幅を「Ｔ」とする。また、本実施形態の半導体装置１０における第１～第４ギャップ５１～５４の長さを「Ｍ」とする。また、比較例の半導体装置１０Ｘにおけるゲートトレンチ１２（４１，４２）およびフィールドプレートトレンチ１４Ｘのトレンチ幅を「Ｔ」とする。
【0101】
比較例の半導体装置１０Ｘにおいて、チャネルは、ゲートトレンチ１２の側壁１２Ａに沿って半導体層１１に形成される。１つの単位セルに含まれる平面視におけるチャネルの長さは、２つのゲートトレンチ１２が延びるＹ軸方向における単位セルＵＣＸの長さＬによって得られる。平面視において、チャネルが形成される部分の長さ、つまりゲート電極が配置されたゲートトレンチの側壁の長さを、電流経路数ＣＰｎという。比較例の半導体装置１０Ｘにおける電流経路数ＣＰｎＸは、ＣＰｎＸ＝２Ｌとなる。
【0102】
これに対し、本実施形態の半導体装置１０における電流経路数ＣＰｎは、単位セルＵＣに含まれる第１～第４ゲートトレンチ４１～４４の側壁１２Ａ，１３Ａの長さと、第３ゲートトレンチ４３および第４ゲートトレンチ４４の端部側壁１３Ｃの長さによって得られる。Ｙ軸方向において、第１ゲートトレンチ４１の側壁１２Ａの長さと第３ゲートトレンチ４３の端部側壁１３Ｃの長さとの和は「２Ｌ」となる。Ｘ軸方向において、第３ゲートトレンチ４３の側壁１２Ａの長さは、第１および第２ゲートトレンチ４１，４２の配置ピッチ「２Ｐ」から、単位セルＵＣに含まれる第１および第２ゲートトレンチ４１，４２のトレンチ幅「２Ｔ／２」と、第１ギャップ５１の長さ「Ｍ」を減算した値「２Ｐ－Ｔ－Ｍ」となる。したがって、本実施形態の半導体装置１０における電流経路数ＣＰｎは、ＣＰｎ＝２Ｌ＋２（２Ｐ－Ｔ－Ｍ）となる。
【0103】
本実施形態の半導体装置１０は、電流経路数ＣＰｎと比較例の半導体装置１０Ｘの電流経路数ＣＰｎＸとの差である２（２Ｐ－Ｔ－Ｍ）が正の値（＞０）であるように、第１～第４ゲートトレンチ４１～４４のトレンチ幅および第１および第２ギャップ５１，５２の長さが設定されている。つまり、第１ギャップ５１および第２ギャップ５２の長さＭは、第１ゲートトレンチ４１および第２ゲートトレンチ４２の配置ピッチ２Ｐと第１ゲートトレンチ４１および第２ゲートトレンチ４２のトレンチ幅Ｔとの差（＝２Ｐ－Ｔ）よりも小さく（Ｍ＜２Ｐ－Ｔ）設定される。これにより、本実施形態の半導体装置１０における電流経路数ＣＰｎ、つまり半導体層１１において、ゲートトレンチ１２（第１，第２ゲートトレンチ４１，４２）の配置ピッチ２Ｐを狭くすることなく、チャネルが形成される領域を増加できる。これにより、半導体装置１０のオン抵抗の低減を図ることができる。
【0104】
半導体装置１０において、ソース領域７５とドレイン領域７１との間にＺ軸方向に電流が流れる。Ｚ軸方向から視た平面視において、単位セルＵＣに含まれる半導体層１１は、半導体装置１０において電流が流れる領域となる。したがって、半導体層１１の面積は、半導体装置１０においてＺ軸方向に流れる電流の断面積となる。この電流の断面積を電流経路断面積ＣＰａとする。この電流経路断面積ＣＰａが大きいほど多くの電流が流れることになる。
【0105】
比較例の半導体装置１０Ｘにおいて、電流経路断面積ＣＰａは、ゲートトレンチ１２とフィールドプレートトレンチ１４Ｘとの間の距離とＹ軸方向における単位セルＵＣの長さとの積によって得られる。したがって、比較例の半導体装置１０Ｘにおける電流経路断面積ＣＰａＸは、ＣＰａＸ＝２Ｌ（Ｐ－Ｔ）となる。
【0106】
これに対し、本実施形態の半導体装置１０における電流経路断面積ＣＰａは、平面視において、第１及び第２ゲートトレンチ４１，４２からフィールドプレートトレンチ１４までの領域の面積と、第１～第４ギャップ５１～５４の面積との和によって得られる。したがって、本実施形態の半導体装置１０における電流経路断面積ＣＰａは、ＣＰａ＝３ＭＴ＋２（Ｐ－Ｔ）（Ｌ－Ｔ）となる。
【0107】
本実施形態の半導体装置１０は、電流経路断面積ＣＰａと比較例の半導体装置１０Ｘの電流経路断面積ＣＰａＸとの差であるＴ（３Ｍ－２（Ｐ－Ｔ））が正の値（＞０）であるように、第１～第４ゲートトレンチ４１～４４のトレンチ幅および第１～第４ギャップ５１～５４の長さが設定されている。つまり、第１～第４ギャップ５１～５４の長さＭは、第１，第２ゲートトレンチ４１，４２およびフィールドプレートトレンチ１４の配置ピッチＰと第１，第２ゲートトレンチ４１，４２およびフィールドプレートトレンチ１４のトレンチ幅Ｔとの差（＝Ｐ－Ｔ）の２／３よりも大きく（Ｍ＞２（Ｐ－Ｔ）／３）設定される。これにより、本実施形態の半導体装置１０における電流経路断面積ＣＰａ、つまり電流が流れる半導体層１１の領域を増加できる。
【0108】
比較例の半導体装置１０Ｘでは、オン抵抗の低減にはゲートトレンチ１２のトレンチ幅を低減することによるゲートトレンチ１２のピッチの縮小することが考えられる。この場合、電流経路数ＣＰｎの増加によって、オン抵抗の低減が図られる。この方法では、同一チップサイズでは、ゲートトレンチ１２の数が多くなるため、電流経路断面積ＣＰａが低減してしまい、ソース－ドレイン間の電流量が少なくなる。これに対し、本実施形態の半導体装置１０は、比較例の半導体装置１０Ｘと同じ配置ピッチにおける電流経路数ＣＰｎを増加できる。さらに、本実施形態の半導体装置１０は、比較例の半導体装置１０Ｘに対して、電流経路断面積ＣＰａを増加させることができる。このため、本実施形態の半導体装置１０は、電流量を確保できるとともに、オン抵抗を低減できる。
【0109】
本実施形態の半導体装置１０において、フィールドプレートトレンチ１４は、Ｙ軸方向において、第３ゲートトレンチ４３から離隔している。フィールドプレートトレンチ１４は、第３ゲートトレンチ４３との間に第３ギャップ５３を形成する。また、フィールドプレートトレンチ１４は、Ｙ軸方向において、第４ゲートトレンチ４４から離隔している。フィールドプレートトレンチ１４は、第４ゲートトレンチ４４との間に第４ギャップ５４を形成する。第３ギャップ５３と第４ギャップ５４の長さＭは、第１ゲートトレンチ４１（第２ゲートトレンチ４２）とフィールドプレートトレンチ１４との間の距離Ｌ１（Ｌ２）よりも小さいことが好ましい。これにより、電界集中を緩和できる。
【0110】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）半導体装置１０は、上面１１Ａを含む半導体層１１と、半導体層１１に設けられ、上面１１Ａに垂直な方向から視た平面視においてＸ軸方向に配列され、Ｘ軸方向と交差するＹ軸方向に延びる第１ゲートトレンチ４１および第２ゲートトレンチ４２と、第１ゲートトレンチ４１から第２ゲートトレンチ４２に向けてＸ軸方向に延び、第２ゲートトレンチ４２との間に第１ギャップ５１を形成する第３ゲートトレンチ４３と、第３ゲートトレンチ４３からＹ軸方向に離隔して配置され、第２ゲートトレンチ４２から第１ゲートトレンチ４１に向けてＸ軸方向に延び、第１ゲートトレンチ４１との間に第２ギャップ５２を形成する第４ゲートトレンチ４４と、第１～第４ゲートトレンチ４１～４４によって囲まれたセル領域ＣＡに配置されたフィールドプレートトレンチ１４と、第１～第４ゲートトレンチ４１～４４内に配置されたゲート電極６１，６２と、半導体層１１上に形成された絶縁層２１と、絶縁層２１上に形成されたソース電極３２と、フィールドプレートトレンチ１４内に配置され、ソース電極３２に電気的に接続されているフィールドプレート電極６５と、を含む。
（１）半導体装置１０は、上面１１Ａを含む半導体層１１と、半導体層１１に設けられ、上面１１Ａに垂直な方向から視た平面視においてＸ軸方向に配列され、Ｘ軸方向と交差するＹ軸方向に延びる第１ゲートトレンチ４１および第２ゲートトレンチ４２と、第１ゲートトレンチ４１から第２ゲートトレンチ４２に向けてＸ軸方向に延び、第２ゲートトレンチ４２との間に第１ギャップ５１を形成する第３ゲートトレンチ４３と、第３ゲートトレンチ４３からＹ軸方向に離隔して配置され、第２ゲートトレンチ４２から第１ゲートトレンチ４１に向けてＸ軸方向に延び、第１ゲートトレンチ４１との間に第２ギャップ５２を形成する第４ゲートトレンチ４４と、第１～第４ゲートトレンチ４１～４４によって囲まれたセル領域ＣＡに配置されたフィールドプレートトレンチ１４と、第１～第４ゲートトレンチ４１～４４内に配置されたゲート電極６１，６２と、半導体層１１上に形成された絶縁層２１と、絶縁層２１上に形成されたソース電極３２と、フィールドプレートトレンチ１４内に配置され、ソース電極３２に電気的に接続されているフィールドプレート電極６５と、を含む。
【0111】
この構成によれば、半導体装置１０は、半導体層１１に形成するチャネルの領域を増加できる。このため、半導体装置１０のオン抵抗の低減を計ることができる。
（２）第１ギャップ５１および第２ギャップ５２の長さＭは、第１ゲートトレンチ４１および第２ゲートトレンチ４２の配置ピッチ２Ｐと第１ゲートトレンチ４１および第２ゲートトレンチ４２のトレンチ幅Ｔとの差（＝２Ｐ－Ｔ）よりも小さく（Ｍ＜２Ｐ－Ｔ）設定される。これにより、本実施形態の半導体装置１０における電流経路数ＣＰｎ、つまり半導体層１１においてチャネルが形成される領域を増加できる。これにより、半導体装置１０のオン抵抗の低減を図ることができる。
（２）第１ギャップ５１および第２ギャップ５２の長さＭは、第１ゲートトレンチ４１および第２ゲートトレンチ４２の配置ピッチ２Ｐと第１ゲートトレンチ４１および第２ゲートトレンチ４２のトレンチ幅Ｔとの差（＝２Ｐ－Ｔ）よりも小さく（Ｍ＜２Ｐ－Ｔ）設定される。これにより、本実施形態の半導体装置１０における電流経路数ＣＰｎ、つまり半導体層１１においてチャネルが形成される領域を増加できる。これにより、半導体装置１０のオン抵抗の低減を図ることができる。
【0112】
（３）第１～第４ギャップ５１～５４の長さＭは、第１，第２ゲートトレンチ４１，４２およびフィールドプレートトレンチ１４の配置ピッチＰと第１，第２ゲートトレンチ４１，４２およびフィールドプレートトレンチ１４のトレンチ幅Ｔとの差（＝Ｐ－Ｔ）の２／３よりも大きく（Ｍ＞２（Ｐ－Ｔ）／３）設定される。これにより、本実施形態の半導体装置１０における電流経路断面積ＣＰａ、つまり電流が流れる半導体層１１の領域を増加できる。
【0113】
（４）本実施形態の半導体装置１０は、比較例の半導体装置１０Ｘと同じ配置ピッチにおける電流経路数ＣＰｎを増加できる。さらに、本実施形態の半導体装置１０は、比較例の半導体装置１０Ｘに対して、電流経路断面積ＣＰａを増加させることができる。このため、本実施形態の半導体装置１０は、電流量を確保できるとともに、オン抵抗を低減できる。
【0114】
（５）フィールドプレートトレンチ１４は、Ｙ軸方向において、第３ゲートトレンチ４３から離隔している。フィールドプレートトレンチ１４は、第３ゲートトレンチ４３との間に第３ギャップ５３を形成する。また、フィールドプレートトレンチ１４は、Ｙ軸方向において、第４ゲートトレンチ４４から離隔している。フィールドプレートトレンチ１４は、第４ゲートトレンチ４４との間に第４ギャップ５４を形成する。第３ギャップ５３と第４ギャップ５４の長さＭは、第１ゲートトレンチ４１（第２ゲートトレンチ４２）とフィールドプレートトレンチ１４との間の距離Ｌ１（Ｌ２）よりも小さいことが好ましい。これにより、電界集中を緩和できる。
【0115】
（変更例）
上記実施形態は例えば以下のように変更できる。上記実施形態と以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、以下の変更例において、上記実施形態と共通する部分については、上記実施形態と同一の符号を付してその説明を省略する。
上記実施形態は例えば以下のように変更できる。上記実施形態と以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、以下の変更例において、上記実施形態と共通する部分については、上記実施形態と同一の符号を付してその説明を省略する。
【0116】
・図９は、変更例の半導体装置１００の一部を拡大して示す概略平面図であり、１つの単位セルＵＣを含む領域が示されている。図１０は、図９の１０－１０線に沿った概略断面図であり、図１１は、図９の１１－１１線に沿った概略断面図である。
【0117】
変更例の半導体装置１００は、フィールドプレートトレンチ１４内に配置された第２フィールドプレート電極１０１を含んでいてよい。第２フィールドプレート電極１０１は、フィールドプレート電極６５に対してＸ軸方向の両側に配置されている。第２フィールドプレート電極１０１は、フィールドプレート電極６５を挟むように配置されている。第２フィールドプレート電極１０１は、Ｘ軸方向において、フィールドプレート電極６５から離隔して配置されている。なお、第２フィールドプレート電極１０１は、フィールドプレート電極６５に接していてもよい。第２フィールドプレート電極１０１は、一例では、導電性のポリシリコンから形成することができる。第２フィールドプレート電極１０１は、Ｚ軸方向において、ゲート電極６１と同じ位置に配置されていてよい。第２フィールドプレート電極１０１は、周囲を絶縁層２１によって囲まれている。
【0118】
第２フィールドプレート電極１０１は、ソースコンタクトプラグ１７によってソース電極３２と電気的に接続されていてよい。ソース電極３２に電気的に接続された第２フィールドプレート電極１０１をフィールドプレートトレンチ１４内に配置することにより、フィールドプレートトレンチ１４の周囲の半導体層１１中の局所的な電界集中をより緩和できる。
【0119】
・上記実施形態の半導体装置１０では、各ゲートトレンチ１２から延びる第３ゲートトレンチ４３は、Ｙ軸方向において揃った位置に配置されている。同様に、各ゲートトレンチ１２から延びる第４ゲートトレンチ４４は、Ｙ軸方向において揃った位置に配置されている。これに対し、第３ゲートトレンチ４３および第４ゲートトレンチ４４の配置位置は適宜変更されてよい。
【0120】
図１２に示すように、ゲートトレンチ２０１，２０２から隣り合うゲートトレンチ２０２，２０３に向けて延びる第３ゲートトレンチ４３の位置が、Ｙ軸方向において異なっていてもよい。たとえば、ゲートトレンチ２０１から延びる第３ゲートトレンチ４３の位置は、ゲートトレンチ２０１とゲートトレンチ２０２との間のフィールドプレートトレンチ１４と揃った位置であってもよい。同様に、ゲートトレンチ２０２，２０３から隣り合うゲートトレンチ２０１，２０２に向けて延びる第４ゲートトレンチ４４の位置が、Ｙ軸方向において異なっていてもよい。たとえば、ゲートトレンチ２０２，２０３から隣り合うゲートトレンチ２０１，２０２に向けて延びる第４ゲートトレンチ４４の位置は、ゲートトレンチ２０２とゲートトレンチ２０３との間のフィールドプレートトレンチ１４と揃った位置であってもよい。
【0121】
図１３に示すように、１つのゲートトレンチ２０２について、隣り合うゲートトレンチ２０３に向けて延びる第３ゲートトレンチ４３と、隣り合うゲートトレンチ２０１に向けて延びる第４ゲートトレンチ４４とがＹ軸方向において同じ位置に配置されてもよい。ゲートトレンチ２０１，２０３についても同様とすることができる。
【0122】
本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」との双方の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。
【0123】
本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（たとえば、図１に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。たとえば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
【0124】
（付記）
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
【0125】
（付記１）
上面（１１Ａ）を含む半導体層（１１）と、
前記半導体層（１１）に設けられ、前記上面（１１Ａ）に垂直な方向から視た平面視において第１方向（Ｘ）に配列され、前記第１方向（Ｘ）と交差する第２方向（Ｙ）に延びる第１ゲートトレンチ（４１）および第２ゲートトレンチ（４２）と、
前記第１ゲートトレンチ（４１）から前記第２ゲートトレンチ（４２）に向けて前記第１方向（Ｘ）に延び、前記第２ゲートトレンチ（４２）との間に第１ギャップ（５１）を形成する第３ゲートトレンチ（４３）と、
前記第３ゲートトレンチ（４３）から前記第２方向（Ｙ）に離隔して配置され、前記第２ゲートトレンチ（４２）から前記第１ゲートトレンチ（４１）に向けて前記第１方向（Ｘ）に延び、前記第１ゲートトレンチ（４１）との間に第２ギャップ（５２）を形成する第４ゲートトレンチ（４４）と、
前記第１～第４ゲートトレンチ（４１～４４）によって囲まれたセル領域に配置されたフィールドプレートトレンチ（１４）と、
前記第１～第４ゲートトレンチ（４１～４４）内に配置されたゲート電極（６１、６２）と、
前記半導体層（１１）上に形成された絶縁層（２１）と、
前記絶縁層（２１）上に形成されたソース電極（３２）と、
前記フィールドプレートトレンチ（１４）内に配置され、前記ソース電極（３２）に電気的に接続されているフィールドプレート電極（６５）と、
を含む、半導体装置。
上面（１１Ａ）を含む半導体層（１１）と、
前記半導体層（１１）に設けられ、前記上面（１１Ａ）に垂直な方向から視た平面視において第１方向（Ｘ）に配列され、前記第１方向（Ｘ）と交差する第２方向（Ｙ）に延びる第１ゲートトレンチ（４１）および第２ゲートトレンチ（４２）と、
前記第１ゲートトレンチ（４１）から前記第２ゲートトレンチ（４２）に向けて前記第１方向（Ｘ）に延び、前記第２ゲートトレンチ（４２）との間に第１ギャップ（５１）を形成する第３ゲートトレンチ（４３）と、
前記第３ゲートトレンチ（４３）から前記第２方向（Ｙ）に離隔して配置され、前記第２ゲートトレンチ（４２）から前記第１ゲートトレンチ（４１）に向けて前記第１方向（Ｘ）に延び、前記第１ゲートトレンチ（４１）との間に第２ギャップ（５２）を形成する第４ゲートトレンチ（４４）と、
前記第１～第４ゲートトレンチ（４１～４４）によって囲まれたセル領域に配置されたフィールドプレートトレンチ（１４）と、
前記第１～第４ゲートトレンチ（４１～４４）内に配置されたゲート電極（６１、６２）と、
前記半導体層（１１）上に形成された絶縁層（２１）と、
前記絶縁層（２１）上に形成されたソース電極（３２）と、
前記フィールドプレートトレンチ（１４）内に配置され、前記ソース電極（３２）に電気的に接続されているフィールドプレート電極（６５）と、
を含む、半導体装置。
【0126】
（付記２）
前記第１方向（Ｘ）における前記第１ゲートトレンチ（４１）、前記フィールドプレートトレンチ（１４）、前記第２ゲートトレンチ（４２）の配置ピッチ（Ｐ）は等しい、
付記１に記載の半導体装置。
前記第１方向（Ｘ）における前記第１ゲートトレンチ（４１）、前記フィールドプレートトレンチ（１４）、前記第２ゲートトレンチ（４２）の配置ピッチ（Ｐ）は等しい、
付記１に記載の半導体装置。
【0127】
（付記３）
前記第１方向（Ｘ）における前記第２ギャップ（５２）の第２長さ（Ｍ，Ｍ２）は、前記第１方向（Ｘ）における前記第１ギャップ（５１）の第１長さ（Ｍ，Ｍ１）と等しい、
付記１または付記２に記載の半導体装置。
前記第１方向（Ｘ）における前記第２ギャップ（５２）の第２長さ（Ｍ，Ｍ２）は、前記第１方向（Ｘ）における前記第１ギャップ（５１）の第１長さ（Ｍ，Ｍ１）と等しい、
付記１または付記２に記載の半導体装置。
【0128】
（付記４）
前記第１方向（Ｘ）において、前記第３ゲートトレンチ（４３）と前記第２ゲートトレンチ（４２）との間の前記第１ギャップ（５１）の第１長さ（Ｍ）は、前記第１ゲートトレンチ（４１）と前記第２ゲートトレンチ（４２）との配置ピッチ（２Ｐ）と前記第１および第２ゲートトレンチ（４２）のトレンチ幅（Ｔ）の差よりも小さい（Ｍ＜２Ｐ－Ｔ）、
付記３に記載の半導体装置。
前記第１方向（Ｘ）において、前記第３ゲートトレンチ（４３）と前記第２ゲートトレンチ（４２）との間の前記第１ギャップ（５１）の第１長さ（Ｍ）は、前記第１ゲートトレンチ（４１）と前記第２ゲートトレンチ（４２）との配置ピッチ（２Ｐ）と前記第１および第２ゲートトレンチ（４２）のトレンチ幅（Ｔ）の差よりも小さい（Ｍ＜２Ｐ－Ｔ）、
付記３に記載の半導体装置。
【0129】
（付記５）
前記第１ギャップ（５１）の第１長さ（Ｍ）は、前記第１ゲートトレンチ（４１）と前記フィールドプレートトレンチ（１４）との配置ピッチ（Ｐ）と前記トレンチ幅（Ｔ）との差の２／３よりも大きい（Ｍ＞２（Ｐ－Ｔ）／３）、
付記４に記載の半導体装置。
前記第１ギャップ（５１）の第１長さ（Ｍ）は、前記第１ゲートトレンチ（４１）と前記フィールドプレートトレンチ（１４）との配置ピッチ（Ｐ）と前記トレンチ幅（Ｔ）との差の２／３よりも大きい（Ｍ＞２（Ｐ－Ｔ）／３）、
付記４に記載の半導体装置。
【0130】
（付記６）
前記第２方向（Ｙ）において、前記フィールドプレートトレンチ（１４）と前記第３ゲートトレンチ（４３）との間の第３ギャップ（５３）の第３長さ（Ｍ，Ｍ３）は、前記フィールドプレートトレンチ（１４）と前記第４ゲートトレンチ（４４）との間の第４ギャップ（５４）の第４長さ（Ｍ，Ｍ４）と等しい、
付記１から付記５のいずれか１つに記載の半導体装置。
前記第２方向（Ｙ）において、前記フィールドプレートトレンチ（１４）と前記第３ゲートトレンチ（４３）との間の第３ギャップ（５３）の第３長さ（Ｍ，Ｍ３）は、前記フィールドプレートトレンチ（１４）と前記第４ゲートトレンチ（４４）との間の第４ギャップ（５４）の第４長さ（Ｍ，Ｍ４）と等しい、
付記１から付記５のいずれか１つに記載の半導体装置。
【0131】
（付記７）
前記第３ギャップ（５３）の第３長さ（Ｍ３）は、前記第１ギャップ（５１）の第１長さ（Ｍ１）と等しい、
付記６に記載の半導体装置。
前記第３ギャップ（５３）の第３長さ（Ｍ３）は、前記第１ギャップ（５１）の第１長さ（Ｍ１）と等しい、
付記６に記載の半導体装置。
【0132】
（付記８）
前記第１方向（Ｘ）における前記第１および第２ゲートトレンチ（４１，４２）のトレンチ幅（Ｔ１）と、前記第２方向（Ｙ）における前記第３および第４ゲートトレンチ（４３，４４）のトレンチ幅（Ｔ２）は等しい、
付記１から付記７のいずれか１つに記載の半導体装置。
前記第１方向（Ｘ）における前記第１および第２ゲートトレンチ（４１，４２）のトレンチ幅（Ｔ１）と、前記第２方向（Ｙ）における前記第３および第４ゲートトレンチ（４３，４４）のトレンチ幅（Ｔ２）は等しい、
付記１から付記７のいずれか１つに記載の半導体装置。
【0133】
（付記９）
前記第１方向（Ｘ）における前記フィールドプレートトレンチ（１４）のトレンチ幅（Ｔ，Ｔ３）は、前記第１方向（Ｘ）における前記第１および第２ゲートトレンチ（４１，４２）のトレンチ幅（Ｔ，Ｔ１）、前記第２方向（Ｙ）における前記第３および第４ゲートトレンチ（４３，４４）のトレンチ幅（Ｔ，Ｔ２）と等しい、
付記１から付記８のいずれか１つに記載の半導体装置。
前記第１方向（Ｘ）における前記フィールドプレートトレンチ（１４）のトレンチ幅（Ｔ，Ｔ３）は、前記第１方向（Ｘ）における前記第１および第２ゲートトレンチ（４１，４２）のトレンチ幅（Ｔ，Ｔ１）、前記第２方向（Ｙ）における前記第３および第４ゲートトレンチ（４３，４４）のトレンチ幅（Ｔ，Ｔ２）と等しい、
付記１から付記８のいずれか１つに記載の半導体装置。
【0134】
（付記１０）
前記第２方向（Ｙ）における前記第３および第４ゲートトレンチ（４３，４４）の配置ピッチ（Ｌ）は、前記第１方向（Ｘ）における前記第１および第２ゲートトレンチ（４２）の配置ピッチ（２Ｐ）と等しい（Ｌ＝２Ｐ）、
付記１から付記９のいずれか１つに記載の半導体装置。
前記第２方向（Ｙ）における前記第３および第４ゲートトレンチ（４３，４４）の配置ピッチ（Ｌ）は、前記第１方向（Ｘ）における前記第１および第２ゲートトレンチ（４２）の配置ピッチ（２Ｐ）と等しい（Ｌ＝２Ｐ）、
付記１から付記９のいずれか１つに記載の半導体装置。
【0135】
（付記１１）
前記ソース電極（３２）と前記フィールドプレート電極（６５）とを電気的に接続するソースコンタクトプラグ（１７）を含む、
付記１から付記１０のいずれか１つに記載の半導体装置。
前記ソース電極（３２）と前記フィールドプレート電極（６５）とを電気的に接続するソースコンタクトプラグ（１７）を含む、
付記１から付記１０のいずれか１つに記載の半導体装置。
【0136】
（付記１２）
前記ソースコンタクトプラグ（１７）は、平面視において前記フィールドプレートトレンチ（１４）と交差するように延びる第１コンタクト部（１７Ａ）と、前記フィールドプレートトレンチ（１４）を囲むように形成されて前記第１コンタクト部（１７Ａ）の両端と接続された第２コンタクト部（１７Ｂ）と、を含み、
前記フィールドプレート電極（６５）は、前記第１コンタクト部（１７Ａ）と電気的に接続されている、
付記１１に記載の半導体装置。
前記ソースコンタクトプラグ（１７）は、平面視において前記フィールドプレートトレンチ（１４）と交差するように延びる第１コンタクト部（１７Ａ）と、前記フィールドプレートトレンチ（１４）を囲むように形成されて前記第１コンタクト部（１７Ａ）の両端と接続された第２コンタクト部（１７Ｂ）と、を含み、
前記フィールドプレート電極（６５）は、前記第１コンタクト部（１７Ａ）と電気的に接続されている、
付記１１に記載の半導体装置。
【0137】
（付記１３）
前記第１方向（Ｘ）において前記フィールドプレート電極（６５）を挟むように前記フィールドプレートトレンチ（１４）内に、配置された第２フィールドプレート電極（１０１０）を含む、
付記１１または付記１２に記載の半導体装置。
前記第１方向（Ｘ）において前記フィールドプレート電極（６５）を挟むように前記フィールドプレートトレンチ（１４）内に、配置された第２フィールドプレート電極（１０１０）を含む、
付記１１または付記１２に記載の半導体装置。
【0138】
（付記１４）
前記第２フィールドプレート電極（１０１）は、前記ソースコンタクトプラグ（１７）と電気的に接続されている、
付記１３に記載の半導体装置。
前記第２フィールドプレート電極（１０１）は、前記ソースコンタクトプラグ（１７）と電気的に接続されている、
付記１３に記載の半導体装置。
【0139】
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
【符号の説明】
【0140】
１０ 半導体装置
１１ 半導体層
１１Ａ 上面
１１Ｂ 下面
１２ ゲートトレンチ
１２Ａ 側壁
１２Ｂ 底壁
１３ ゲートトレンチ
１３Ａ 側壁
１３Ｂ 底壁
１３Ｃ 端部側壁
１４ フィールドプレートトレンチ
１４Ａ 側壁
１４Ｂ 底壁
１５ ゲートコンタクト
１６ ソースコンタクト
１７ ソースコンタクトプラグ
１７Ａ 第１コンタクト
１７Ｂ 第２コンタクト
１８ コンタクト
２１ 絶縁層
２１Ａ ゲート絶縁部
２１Ｂ 下側絶縁部
２１Ｃ 中間絶縁部
２２ 周縁トレンチ
２４ ボディ領域
２５ ソース領域
３１ ゲート電極
３２ ソース電極
３３ ドレイン電極
４１ 第１ゲートトレンチ
４２ 第２ゲートトレンチ
４３ 第３ゲートトレンチ
４３Ｃ 先端
４４ 第４ゲートトレンチ
４４Ｃ 先端
５１ 第１ギャップ
５２ 第２ギャップ
５３ 第３ギャップ
５４ 第４ギャップ
６１ ゲート電極
６１Ａ 上面
６１Ｂ 底面
６２ ゲート電極
６２Ａ 上面
６２Ｂ 底面
６３ フィールドプレート電極
６３Ａ 上面
６４ フィールドプレート電極
６４Ａ 上面
６５ フィールドプレート電極
６５Ａ 上面
６５Ｂ 底面
６６ 埋込電極
７１ ドレイン領域
７１ 半導体基板
７２ エピタキシャル層
７３ ドリフト領域
７４ ボディ領域
７５ ソース領域
７６ コンタクト領域
１００ 半導体装置
１０１ 第２フィールドプレート電極
２０１～２０３ ゲートトレンチ
ＣＡ セル領域
ＣＰａ 電流経路断面積
ＣＰｎ 電流経路数
Ｄ１～Ｄ３ 深さ
Ｌ 配置ピッチ（長さ）
Ｌ１，Ｌ２ 距離
Ｍ 長さ
Ｍ１ 第１長さ
Ｍ２ 第２長さ
Ｐ 配置ピッチ
Ｔ１ 第１トレンチ幅
Ｔ２ 第２トレンチ幅
Ｔ３ 第３トレンチ幅
ＵＣ 単位セル
１１ 半導体層
１１Ａ 上面
１１Ｂ 下面
１２ ゲートトレンチ
１２Ａ 側壁
１２Ｂ 底壁
１３ ゲートトレンチ
１３Ａ 側壁
１３Ｂ 底壁
１３Ｃ 端部側壁
１４ フィールドプレートトレンチ
１４Ａ 側壁
１４Ｂ 底壁
１５ ゲートコンタクト
１６ ソースコンタクト
１７ ソースコンタクトプラグ
１７Ａ 第１コンタクト
１７Ｂ 第２コンタクト
１８ コンタクト
２１ 絶縁層
２１Ａ ゲート絶縁部
２１Ｂ 下側絶縁部
２１Ｃ 中間絶縁部
２２ 周縁トレンチ
２４ ボディ領域
２５ ソース領域
３１ ゲート電極
３２ ソース電極
３３ ドレイン電極
４１ 第１ゲートトレンチ
４２ 第２ゲートトレンチ
４３ 第３ゲートトレンチ
４３Ｃ 先端
４４ 第４ゲートトレンチ
４４Ｃ 先端
５１ 第１ギャップ
５２ 第２ギャップ
５３ 第３ギャップ
５４ 第４ギャップ
６１ ゲート電極
６１Ａ 上面
６１Ｂ 底面
６２ ゲート電極
６２Ａ 上面
６２Ｂ 底面
６３ フィールドプレート電極
６３Ａ 上面
６４ フィールドプレート電極
６４Ａ 上面
６５ フィールドプレート電極
６５Ａ 上面
６５Ｂ 底面
６６ 埋込電極
７１ ドレイン領域
７１ 半導体基板
７２ エピタキシャル層
７３ ドリフト領域
７４ ボディ領域
７５ ソース領域
７６ コンタクト領域
１００ 半導体装置
１０１ 第２フィールドプレート電極
２０１～２０３ ゲートトレンチ
ＣＡ セル領域
ＣＰａ 電流経路断面積
ＣＰｎ 電流経路数
Ｄ１～Ｄ３ 深さ
Ｌ 配置ピッチ（長さ）
Ｌ１，Ｌ２ 距離
Ｍ 長さ
Ｍ１ 第１長さ
Ｍ２ 第２長さ
Ｐ 配置ピッチ
Ｔ１ 第１トレンチ幅
Ｔ２ 第２トレンチ幅
Ｔ３ 第３トレンチ幅
ＵＣ 単位セル
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】