特開 2024-157747 レベルシフタ、電源制御装置、スイッチング電源

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024157747

(43)【公開日】2024-11-08

(54)【発明の名称】レベルシフタ、電源制御装置、スイッチング電源

(51)【国際特許分類】

   H02M 3/28 20060101AFI20241031BHJP

   H03K 19/0175 20060101ALI20241031BHJP

【ＦＩ】

H02M3/28 Q

H03K19/0175 220

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023072289

(22)【出願日】2023-04-26

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】藤巻 匠

【テーマコード（参考）】

5H730

5J056

【Ｆターム（参考）】

5H730AA14

5H730AS01

5H730BB26

5H730BB66

5H730DD04

5H730EE02

5H730EE03

5H730EE07

5H730FG01

5J056AA37

5J056BB02

5J056BB17

5J056CC02

5J056CC11

5J056CC15

5J056DD13

5J056DD55

5J056FF09

5J056KK01

(57)【要約】

【課題】低消費電力で信号遅延の小さいレベルシフタを提供する。
【解決手段】レベルシフタ１００は、入力信号Ｓ１が第１論理レベルから第２論理レベルに切り替わるときに出力信号ＬＶＳを第３論理レベルから第４論理レベルに切り替えるための第１駆動電流Ｉｄ１を一時的に増大させる第１駆動電流生成回路１１０と、入力信号Ｓ１が第２論理レベルから第１論理レベルに切り替わるときに出力信号ＬＶＳを第４論理レベルから第３論理レベルに切り替えるための第２駆動電流Ｉｄ２を一時的に増大させる第２駆動電流生成回路１２０とを備える。第１駆動電流生成回路１１０は、出力信号ＬＶＳを第３論理レベルから第４論理レベルに切り替えるときに第１駆動電流Ｉｄ１を第１電流値ＩＨとし、出力信号ＬＶＳを第４論理レベルに固定するときに第１駆動電流Ｉｄ１を第１電流値ＩＨよりも小さい第２電流値ＩＬ（＝Ｉｒｅｆ）に引き下げる。
【選択図】図３

【特許請求の範囲】

【請求項1】

入力信号が第１論理レベルから第２論理レベルに切り替わるときに出力信号を第３論理レベルから第４論理レベルに切り替えるための第１駆動電流を一時的に増大させるように構成された第１駆動電流生成回路と、
前記入力信号が前記第２論理レベルから前記第１論理レベルに切り替わるときに前記出力信号を前記第４論理レベルから前記第３論理レベルに切り替えるための第２駆動電流を一時的に増大させるように構成された第２駆動電流生成回路と、
を備え、
前記第１駆動電流生成回路は、前記出力信号を前記第３論理レベルから前記第４論理レベルに切り替えるときに前記第１駆動電流を第１電流値とし、前記出力信号を前記第４論理レベルに固定するときに前記第１駆動電流を前記第１電流値よりも小さい第２電流値に引き下げる、レベルシフタ。

【請求項2】

前記入力信号は、第１上側電圧と第１下側電圧との間でパルス駆動される信号であり、
前記出力信号は、第２上側電圧と第２下側電圧との間でパルス駆動される信号である、請求項１に記載のレベルシフタ。

【請求項3】

前記第１駆動電流生成回路は、
前記入力信号が前記第１論理レベルから前記第２論理レベルに切り替わるときに第１ワンショットパルス信号を生成するように構成された第１ワンショット回路と、
前記第２上側電圧の印加端と前記第１下側電圧の印加端との間に接続されており前記入力信号に応じて前記第１駆動電流を駆動するように構成された第１トランジスタと、
前記第１トランジスタと前記第１下側電圧の印加端との間に接続されており前記第１ワンショットパルス信号に応じてオン／オフされるように構成された第２トランジスタと、
前記第１トランジスタと前記下側電圧の印加端との間に接続されており前記第２電流値の基準電流を生成するように構成された基準電流生成回路と、
を含む、請求項２に記載のレベルシフタ。

【請求項4】

前記第２駆動電流生成回路は、
前記入力信号が前記第２論理レベルから前記第１論理レベルに切り替わるときに第２ワンショットパルス信号を生成するように構成された第２ワンショット回路と、
前記第２上側電圧の印加端と前記第１下側電圧の印加端との間に接続されており前記第２ワンショットパルス信号に応じて前記第２駆動電流を駆動するように構成された第３トランジスタと、
を含む、請求項３に記載のレベルシフタ。

【請求項5】

前記第１トランジスタ及び前記第３トランジスタは、いずれも前記第２上側電圧と前記第１下側電圧との電圧差に耐え得る素子である、請求項４に記載のレベルシフタ。

【請求項6】

前記第２上側電圧の印加端と前記第１トランジスタとの間に接続される抵抗をさらに備える、請求項３に記載のレベルシフタ。

【請求項7】

前記第２下側電圧の印加端と前記第１トランジスタとの間に接続されるダイオードをさらに備える、請求項３に記載のレベルシフタ。

【請求項8】

請求項１～７のいずれか一項に記載のレベルシフタと、
前記レベルシフタから出力される前記出力信号に応じてスイッチング電源のスイッチ出力段を駆動するように構成されたドライバと、
を備える電源制御装置。

【請求項9】

請求項８に記載の電源制御装置と、
入力電圧から出力電圧を生成するように構成された前記スイッチ出力段と、
を備える、スイッチング電源。

【請求項10】

前記入力電圧は、商用交流電圧を整流して生成される直流電圧である、請求項９に記載のスイッチング電源。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、レベルシフタ、電源制御装置及びスイッチング電源に関する。

【背景技術】

【0002】

従来、レベルシフタは、様々なアプリケーションで利用されている。

【0003】

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１３－１６２３１１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかし、従来のレベルシフタは、消費電力及び信号遅延について改善の余地があった。

【課題を解決するための手段】

【0006】

例えば、本開示に係るレベルシフタは、入力信号が第１論理レベルから第２論理レベルに切り替わるときに出力信号を第３論理レベルから第４論理レベルに切り替えるための第１駆動電流を一時的に増大させるように構成された第１駆動電流生成回路と、前記入力信号が前記第２論理レベルから前記第１論理レベルに切り替わるときに前記出力信号を前記第４論理レベルから前記第３論理レベルに切り替えるための第２駆動電流を一時的に増大させるように構成された第２駆動電流生成回路とを備え、前記第１駆動電流生成回路は、前記出力信号を前記第３論理レベルから前記第４論理レベルに切り替えるときに前記第１駆動電流を第１電流値とし、前記出力信号を前記第４論理レベルに固定するときに前記第１駆動電流を前記第１電流値よりも小さい第２電流値に引き下げる。

【0007】

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

【発明の効果】

【0008】

本開示によれば、低消費電力で信号遅延の小さいレベルシフタ、並びに、これを用いた電源制御装置及びスイッチング電源を提供することができる。

【図面の簡単な説明】

【0009】

【図1】図１は、スイッチング電源の第１実施形態を示す図である。

【図2】図２は、第１実施形態におけるレベルシフタの動作例を示す図である。

【図3】図３は、スイッチング電源の第２実施形態を示す図である。

【図4】図４は、第２実施形態におけるレベルシフタの動作例を示す図である。

【図5】図５は、スイッチング周波数と消費電力との関係を示す図である。

【発明を実施するための形態】

【0010】

＜スイッチング電源（第１実施形態）＞
図１は、スイッチング電源の第１実施形態（＝後出の第２実施形態と対比される比較例に相当）を示す図である。本実施形態のスイッチング電源Ａは、入力電圧ＶＢＵＳから所望の出力電圧ＶＯＵＴを生成する絶縁型のＤＣ／ＤＣコンバータである。本図に即して述べると、スイッチング電源Ａは、電源制御装置１と、スイッチ出力段２と、コントローラ３と、ブートストラップ回路４と、を備える。

【0011】

電源制御装置１は、スイッチング電源Ａの制御主体となる半導体集積回路装置（いわゆる電源制御ＩＣ）である。電源制御装置１は、装置外部との電気的な接続を確立するための手段として、複数の外部端子（本図では、ＨＶＣＣピン、ＬＶＣＣピン、ＨＩＮピン、ＬＩＮピン、ＨＧピン、ＳＷピン、ＬＧピン、及び、ＧＮＤピン）を備える。

【0012】

スイッチ出力段２は、電源制御装置１の駆動制御に応じて、入力電圧ＶＢＵＳから所望の出力電圧ＶＯＵＴを生成する。本図に即して述べると、スイッチ出力段２は、トランジスタＮ１及びＮ２（例えばＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］）と、インダクタＬ１と、トランスＴＲと、キャパシタＣ１及びＣ２と、ダイオードＤ１及びＤ２と、を含む。

【0013】

トランスＴＲは、コアに捲回される一次巻線Ｌｐと二次巻線Ｌｓ１及びＬｓ２を含む。一次巻線Ｌｐと二次巻線Ｌｓ１及びＬｓ２は、互いに磁気結合される。二次巻線Ｌｓ１及びＬｓ２は、中点タップを備える単一の二次巻線Ｌｓとして理解され得る。

【0014】

トランジスタＮ１のドレインは、入力電圧ＶＢＵＳの印加端に接続される。トランジスタＮ１のゲートは、ＨＧピン（＝上側ゲート駆動信号Ｇ１の印加端）に接続される。トランジスタＮ１のソースは、ＳＷピンに接続される。なお、入力電圧ＶＢＵＳは、商用交流電圧ＶＡＣ（例えばＡＣ１００～２００Ｖ）を整流して生成される直流電圧であってもよい。すなわち、スイッチ出力段２の前段には、全波整流回路及び力率改善回路など（いずれも不図示）が設けられてもよい。その場合、システム全体としてみると、スイッチング電源Ａは、ＡＣ／ＤＣコンバータとして理解され得る。

【0015】

トランジスタＮ２のドレインは、ＳＷピンに接続される。トランジスタＮ２ゲートは、ＬＧピン（＝下側ゲート駆動信号Ｇ２の印加端）に接続される。トランジスタＮ２のソースは、ＧＮＤピンに接続される。ＧＮＤピンは、接地電圧ＧＮＤ１の印加端（＝一次回路系の接地端に相当）に接続される。

【0016】

インダクタＬ１の第１端は、ＳＷピンに接続される。インダクタＬ１の第２端は、一次巻線Ｌｐの第１端（捲始端）に接続される。一次巻線Ｌｐの第２端（捲終端）は、キャパシタＣ１の第１端に接続される。キャパシタＣ１の第２端は、ＧＮＤピンに接続される。なお、インダクタＬ１は、共振インダクタとして機能する。インダクタＬ１は、トランスＴＲの漏れインダクタンスであってもよい。キャパシタＣ１は、共振キャパシタとして機能する。このように、スイッチ出力段２は、いわゆるＬＬＣ共振型であってもよい。

【0017】

二次巻線Ｌｓ１の第１端（捲始端）は、ダイオードＤ１のアノードに接続される。二次巻線Ｌｓ１の第２端（捲終端）と二次巻線Ｌｓ２の第１端（捲始端）は、いずれも接地電圧ＧＮＤ２の印加端（＝二次回路系の接地端に相当）に接続される。二次巻線Ｌｓ２の第２端（捲終端）は、ダイオードＤ２のアノードに接続される。ダイオードＤ１及びＤ２それぞれのカソードとキャパシタＣ２の第１端は、いずれも出力電圧ＶＯＵＴの印加端に接続される。キャパシタＣ２の第２端は、接地電圧ＧＮＤ２の印加端に接続される。

【0018】

コントローラ３は、入力電圧ＶＢＵＳから所望の出力電圧ＶＯＵＴが生成されるように出力帰還制御用の上側制御信号Ｓ１及び下側制御信号Ｓ２を生成し、それぞれをＨＩＮピン及びＬＩＮピンに出力する。上側制御信号Ｓ１及び下側制御信号Ｓ２は、それぞれ、電源電圧Ｖｃｃと接地電圧ＧＮＤ１との間でパルス駆動される信号であってもよい。なお、出力帰還制御のトポロジについては、周知技術が適用され得る。

【0019】

ブートストラップ回路４は、ＳＷピンに現れるスイッチ電圧Ｖｓｗよりも高いブースト電圧Ｖｂｓｔを生成する。本図に即して述べると、ブートストラップ回路４は、キャパシタＣ３と、ダイオードＤ３と、直流電源Ｅ１と、を含む。

【0020】

直流電源Ｅ１の正極端（＝電源電圧Ｖｃｃの印加端）は、ＬＶＣＣピンとダイオードＤ３のアノードに接続される。直流電源Ｅ１の負極端は、接地電圧ＧＮＤ１の印加端に接続される。ダイオードＤ３のカソードとキャパシタＣ３の第１端は、いずれもＨＶＣＣピン（＝ブースト電圧Ｖｂｓｔの印加端）に接続される。キャパシタＣ３の第２端は、ＳＷピン（＝スイッチ電圧Ｖｓｗの印加端）に接続される。

【0021】

ブースト電圧Ｖｂｓｔは、スイッチ電圧Ｖｓｗよりも常にキャパシタＣ３の両端間電圧ＶＣ（≒Ｖｃｃ－Ｖｆ１、ただし、Ｖｆ１はダイオードＤ３の順方向降下電圧）だけ高い電圧値（≒Ｖｓｗ＋Ｖｃｃ－Ｖｆ１）を持つ。例えば、スイッチ電圧Ｖｓｗのハイレベル期間（Ｖｓｗ≒ＶＢＵＳ）には、Ｖｂｓｔ≒ＶＢＵＳ＋ＶＣとなる。一方、スイッチ電圧Ｖｓｗのローレベル期間（Ｖｓｗ≒ＧＮＤ１）には、Ｖｂｓｔ≒ＶＣ（＋ＧＮＤ１）となる。このようにして生成されるブースト電圧Ｖｂｓｔは、上側ゲート駆動信号Ｇ１のハイレベル電圧として用いられる。

【0022】

なお、ブートストラップ回路４の構成要素は、一部又は全部が電源制御装置１に集積化されてもよい。また、ダイオードＤ３は、トランジスタなどのスイッチ素子に置き換えられてもよい。

【0023】

＜電源制御装置＞
引き続き、図１を参照しながら電源制御装置１の構成及び動作について説明する。電源制御装置１は、レベルシフタ１０と、上側ドライバ２０と、下側ドライバ３０とを含む。

【0024】

レベルシフタ１０は、ＨＩＮピンに印加される上側制御信号Ｓ１（＝レベルシフタ１０の入力信号に相当）から内部制御信号ＬＶＳ、延いては反転内部制御信号ＬＶＳＢ（＝レベルシフタ１０の出力信号に相当）を生成する。本図に即して述べると、レベルシフタ１０は、トランジスタ１１（例えばＮＭＯＳＦＥＴ）と、抵抗１２と、ダイオード１３と、インバータ１４と、を含む。

【0025】

トランジスタ１１のゲートは、ＨＩＮピン（＝上側制御信号Ｓ１の印加端）に接続される。トランジスタ１１のドレインは、内部制御信号ＬＶＳの印加端に接続される。トランジスタ１１のソースは、接地電圧ＧＮＤ１の印加端に接続される。なお、トランジスタ１１は、ブースト電圧Ｖｂｓｔと接地電圧ＧＮＤ１との電圧差に耐え得る高耐圧素子であるとよい。抵抗１２の第１端は、ＨＶＣＣピン（＝ブースト電圧Ｖｂｓｔの印加端）に接続される。抵抗１２の第２端とダイオード１３のカソードは、いずれも内部制御信号ＬＶＳの印加端に接続される。ダイオード１３のアノードは、ＳＷピン（＝スイッチ電圧Ｖｓｗの印加端）に接続される。

【0026】

上側制御信号Ｓ１がハイレベル（≒Ｖｃｃ）であるときには、トランジスタ１１がオン状態となる。従って、トランジスタ１１を介して駆動電流Ｉｄが流れる。このとき、内部制御信号ＬＶＳは、ローレベル（≒Ｖｓｗ－Ｖｆ２、ただしＶｆ２はダイオード１３の順方向降下電圧）となる。一方、上側制御信号Ｓ１がローレベル（≒ＧＮＤ１）であるときには、トランジスタ１１がオフ状態となる。このとき、内部制御信号ＬＶＳは、ハイレベル（≒Ｖｂｓｔ）となる。

【0027】

インバータ１４は、内部制御信号ＬＶＳの論理レベルを反転させて反転内部制御信号ＬＶＳＢを生成する。従って、反転内部制御信号ＬＶＳＢは、内部制御信号ＬＶＳがハイレベル（≒Ｖｂｓｔ）であるときにローレベル（≒Ｖｓｗ）となる。また、反転内部制御信号ＬＶＳＢは、内部制御信号ＬＶＳがローレベル（≒Ｖｓｗ－Ｖｆ）であるときにハイレベル（≒Ｖｂｓｔ）となる。なお、インバータ１４は、ヒステリシス特性を持つシュミットバッファであってもよい。

【0028】

上側ドライバ２０は、ブースト電圧Ｖｂｓｔとスイッチ電圧Ｖｓｗの供給を受けて動作する。上側ドライバ２０は、レベルシフタ１０から出力される反転内部制御信号ＬＶＳＢ（延いてはＨＩＮピンに印加される上側制御信号Ｓ１）に応じて上側ゲート駆動信号Ｇ１を生成することにより、スイッチ出力段２（特にトランジスタＮ１）を駆動する。

【0029】

例えば、上側ドライバ２０は、反転内部制御信号ＬＶＳＢがハイレベル（≒Ｖｂｓｔ）であるときに上側ゲート駆動信号Ｇ１をハイレベル（≒Ｖｂｓｔ）とする。このとき、トランジスタＮ１がオン状態となる。一方、上側ドライバ２０は、反転内部制御信号ＬＶＳＢがローレベル（≒Ｖｓｗ）であるときに上側ゲート駆動信号Ｇ１をローレベル（≒Ｖｓｗ）とする。このとき、トランジスタＮ１がオフ状態となる。

【0030】

このように、ブースト電圧Ｖｂｓｔは、上側ゲート駆動信号Ｇ１のハイレベル（＝トランジスタＮ１をオン状態とするための論理レベル）として用いられる。従って、トランジスタＮ１のオン期間Ｔｏｎには、上側ゲート駆動信号Ｇ１のハイレベル（≒Ｖｂｓｔ）がスイッチ電圧Ｖｓｗのハイレベル（≒ＶＢＵＳ）よりも高い電圧値（≒ＶＢＵＳ＋ＶＣ）まで引き上げられる。その結果、トランジスタＮ１のゲート・ソース間電圧が高められるので、トランジスタＮ１が確実にオン状態とされる。

【0031】

下側ドライバ３０は、電源電圧Ｖｃｃと接地電圧ＧＮＤ１の供給を受けて動作する。下側ドライバ３０は、ＬＩＮピンに印加される下側制御信号Ｓ２に応じて下側ゲート駆動信号Ｇ２を生成することにより、スイッチ出力段２（特にトランジスタＮ２）を駆動する。

【0032】

例えば、下側ドライバ３０は、下側制御信号Ｓ２がハイレベル（≒Ｖｃｃ）であるときに下側ゲート駆動信号Ｇ２をハイレベル（≒Ｖｃｃ）とする。この時、トランジスタＮ２がオン状態となる。一方、下側ドライバ３０は、下側制御信号Ｓ２がローレベル（≒ＧＮＤ１）であるときに下側ゲート駆動信号Ｇ２をローレベル（≒ＧＮＤ１）とする。このとき、トランジスタＮ２がオフ状態となる。

【0033】

図２は、第１実施形態（図１）におけるレベルシフタ１０の動作例を示す図である。本図では、上から順に、ＨＩＮピンの端子電圧（＝Ｓ１）、駆動電流Ｉｄ、内部制御信号ＬＶＳとＳＷピンの端子電圧との差分電圧（＝ＬＶＳ－ＳＷ）、及び、トランジスタＮ１のゲート・ソース間電圧（＝ＨＧ－ＳＷ）が描写されている。

【0034】

本図で示されるように、ＨＩＮピンがローレベル（≒ＧＮＤ１）からハイレベル（≒Ｖｃｃ）に立ち上げられると、トランジスタ１１がオン状態となる。従って、トランジスタ１１を介して駆動電流Ｉｄが流れる。このとき、内部制御信号ＬＶＳがローレベル（≒Ｖｓｗ－Ｖｆ２）となる。従って、ＬＶＳ－ＳＷ＝－Ｖｆ２となる。また、このとき、ゲート駆動信号Ｇ１がハイレベル（≒Ｖｂｓｔ）となる。従って、ＨＧ－ＳＷ＝Ｖｃｃ－Ｖｆ１（＝ＶＣ）となる。

【0035】

一方、ＨＩＮピンがハイレベル（≒Ｖｃｃ）からローレベル（≒ＧＮＤ１）に立ち下げられると、トランジスタ１１がオフ状態となる。従って、駆動電流Ｉｄが流れなくなる。このとき、内部制御信号ＬＶＳが抵抗１２を介してハイレベル（≒Ｖｂｓｔ）にプルアップされる。従って、ＬＶＳ－ＳＷ＝Ｖｃｃ－Ｖｆ１（＝ＶＣ）となる。また、このとき、ゲート駆動信号Ｇ１がローレベル（≒Ｖｓｗ）となる。従って、ＨＧ－ＳＷ＝０となる。

【0036】

このように、レベルシフタ１０は、電源電圧Ｖｃｃと接地電圧ＧＮＤ１との間でパルス駆動される入力信号（＝上側制御信号Ｓ１）をレベルシフトすることにより、ブースト電圧Ｖｂｓｔとスイッチ電圧Ｖｓｗとの間でパルス駆動される出力信号（＝反転内部制御信号ＬＶＳＢ）を生成することができる。

【0037】

ただし、第１実施形態のレベルシフタ１０では、入力電圧ＶＢＵＳ、延いてはブースト電圧Ｖｂｓｔが高電圧（例えば数百Ｖ）である場合、トランジスタＮ１のオン期間Ｔｏｎ（＝ＨＩＮピンのハイレベル期間に相当）における消費電力Ｐｌｏｓｓ（＝Ｉｄ×Ｖｂｓｔ）が非常に大きくなる。

【0038】

また、第１実施形態のレベルシフタ１０では、オフ遅延時間Ｔｄ＿ｏｆｆがオン遅延時間Ｔｄ＿ｏｎに比べて非常に長いという問題もある。

【0039】

なお、オン遅延時間Ｔｄ＿ｏｎは、ＨＩＮピンがハイレベルに立ち上げられてから、トランジスタＮ１のゲート・ソース間電圧（＝ＨＧ－ＳＷ）がハイレベルに立ち上げられるまでの所要時間である。

【0040】

ＨＩＮピンがハイレベルに立ち上げられると、オン状態（＝低インピーダンス状態）のトランジスタ１１を介して大きな駆動電流Ｉｄが流れる。このとき、内部制御信号ＬＶＳが比較的急峻に引き下げられる。従って、内部制御信号ＬＶＳがインバータ１４の閾値を速やかに下回るので、反転内部制御信号ＬＶＳＢ、延いてはゲート駆動信号Ｇ１が遅滞なくハイレベルに立ち上がる。そのため、オン遅延時間Ｔｄ＿ｏｎは比較的短時間で済む。

【0041】

一方、オフ遅延時間Ｔｄ＿ｏｆｆは、ＨＩＮピンがローレベルに立ち下げられてから、トランジスタＮ１のゲート・ソース間電圧（＝ＨＧ－ＳＷ）がローレベルに立ち下げられるまでの所要時間である。

【0042】

ＨＩＮピンがローレベルに立ち下げられると、トランジスタ１１がオフ状態となる。このとき、内部制御信号ＬＶＳは、高インピーダンスの抵抗１２を介して比較的緩やかに引き上げられる。従って、内部制御信号ＬＶＳがなかなかインバータ１４の閾値を上回らないので、反転内部制御信号ＬＶＳＢ、延いてはゲート駆動信号Ｇ１の立ち上がりタイミングが遅れる。そのため、オフ遅延時間Ｔｄ＿ｏｆｆが長くなる。

【0043】

以下では、上記の問題点を解消することのできる第２実施形態を提案する。

【0044】

＜スイッチング電源（第２実施形態）＞
図３は、スイッチング電源の第２実施形態を示す図である。本実施形態のスイッチング電源Ａには、先出のレベルシフタ１０（図１）に代えて、レベルシフタ１００が組み込まれている。

【0045】

レベルシフタ１００は、先出のレベルシフタ１０と同様、ＨＩＮピンに印加される上側制御信号Ｓ１（＝レベルシフタ１００の入力信号に相当）から内部制御信号ＬＶＳ、延いては反転内部制御信号ＬＶＳＢ（＝レベルシフタ１００の出力信号に相当）を生成する。

【0046】

なお、上側制御信号Ｓ１は、電源電圧Ｖｃｃ（＝第１上側電圧に相当）と接地電圧ＧＮＤ１（＝第１下側電圧に相当）との間でパルス駆動される信号である。一方、反転内部制御信号ＬＶＳＢは、ブースト電圧Ｖｂｓｔ（＝第２上側電圧に相当）とスイッチ電圧Ｖｓｗ（＝第２下側電圧に相当）との間でパルス駆動される信号である。このように、レベルシフタ１００は、入力信号の信号レベルをシフトさせて出力信号を生成する。

【0047】

本図に即して述べると、レベルシフタ１００は、例えば、第１駆動電流生成回路１１０と、第２駆動電流生成回路１２０と、抵抗１３０と、ダイオード１４０と、インバータ１５０と、を含む。

【0048】

第１駆動電流生成回路１１０は、例えば、上側制御信号Ｓ１がローレベルからハイレベルに切り替わるときに、内部制御信号ＬＶＳをハイレベルからローレベルに切り替えるための第１駆動電流Ｉｄ１を一時的に増大させる機能を備える。

【0049】

具体的に述べると、第１駆動電流生成回路１１０は、内部制御信号ＬＶＳをハイレベルからローレベルに切り替えるときに、第１駆動電流Ｉｄ１を一時的に第１電流値ＩＨ（例えば３ｍＡ）とする。また、第１駆動電流生成回路１１０は、内部制御信号ＬＶＳをローレベルに固定するときに、第１駆動電流Ｉｄ１を第１電流値ＩＨよりも小さい第２電流値ＩＬ（例えば１００μＡ）に引き下げる。

【0050】

本図に即して述べると、第１駆動電流生成回路１１０は、第１ワンショット回路１１１と、トランジスタ１１２～１１５（例えばＮＭＯＳＦＥＴ）と、電流源１１６とを含む。

【0051】

第１ワンショット回路１１１は、上側制御信号Ｓ１がローレベルからハイレベルに切り替わるときに第１ワンショットパルス信号Ｓ３を生成する。例えば、第１ワンショットパルス信号Ｓ３は、上側制御信号Ｓ１の立上りタイミングからパルス幅Ｔｏｓ（例えば５０μｓ）だけハイレベルとなった後、遅滞なくローレベルに復帰する信号であってもよい。

【0052】

トランジスタ１１２のゲートは、ＨＩＮピン（＝上側制御信号Ｓ１の印加端）に接続される。トランジスタ１１２のドレインは、内部制御信号ＬＶＳの印加端に接続される。トランジスタ１１２のソースは、トランジスタ１１３のドレインに接続される。トランジスタ１１３のゲートは、第１ワンショット回路１１１の出力端（＝第１ワンショットパルス信号Ｓ３の印加端）に接続される。トランジスタ１１３のソースは、接地電圧ＧＮＤ１の印加端に接続される。

【0053】

なお、トランジスタ１１２は、上側制御信号Ｓ１に応じて第１駆動電流Ｉｄ１を駆動する第１トランジスタとして機能する。特に、トランジスタ１１２は、ブースト電圧Ｖｂｓｔと接地電圧ＧＮＤ１との電圧差に耐え得る高耐圧素子であるとよい。また、トランジスタ１１３は、第１ワンショットパルス信号Ｓ３に応じてオン／オフされる第２トランジスタとして機能する。

【0054】

トランジスタ１１４のドレインは、トランジスタ１１２のソースに接続される。トランジスタ１１４及び１１５それぞれのゲートは、いずれもトランジスタ１１５のドレインに接続される。トランジスタ１１４及び１１５それぞれのソースは、いずれも接地電圧ＧＮＤ１の印加端に接続される。電流源１１６は、電源電圧Ｖｃｃの印加端とトランジスタ１１５のドレインとの間に接続されており、所定の基準電流Ｉｒｅｆ（例えばＩＬ＝１００μＡ）を生成する。トランジスタ１１５のドレインに流れる基準電流Ｉｒｅｆは、トランジスタ１１４のドレインに所定の比率（例えば１：１）でミラーされる。このように、トランジスタ１１４及び１１５と電流源１１６は、第２電流値ＩＬの基準電流Ｉｒｅｆを生成する基準電流生成回路１１７を形成する。

【0055】

第２駆動電流生成回路１２０は、例えば、上側制御信号Ｓ１がハイレベルからローレベルに切り替わるときに、内部制御信号ＬＶＳをローレベルからハイレベルに切り替えるための第２駆動電流Ｉｄ２を一時的に増大させる機能を備える。

【0056】

具体的に述べると、第２駆動電流生成回路１２０は、内部制御信号ＬＶＳをローレベルからハイレベルに切り替えるときに、第２駆動電流Ｉｄ２を一時的に第１電流値ＩＨ（例えば３ｍＡ）とする。また、第２駆動電流生成回路１２０は、内部制御信号ＬＶＳをハイレベルに固定するときに、第２駆動電流Ｉｄ２の生成を停止する。

【0057】

本図に即して述べると、第２駆動電流生成回路１２０は、例えば、第２ワンショット回路１２１と、トランジスタ１２２（ＮＭＯＳＦＥＴ）と、トランジスタ１２３及び１２４（ＰＭＯＳＦＥＴ［P-channel type MOSFET］）と、インバータ１２５と、を含む。

【0058】

第２ワンショット回路１２１は、反転上側制御信号Ｓ４の入力を受けており、上側制御信号Ｓ１がハイレベルからローレベルに切り替わるときに第２ワンショットパルス信号Ｓ５を生成する。例えば、第２ワンショットパルス信号Ｓ５は、上側制御信号Ｓ１の立下りタイミングからパルス幅Ｔｏｓ（例えば５０μｓ）だけハイレベルとなった後、遅滞なくローレベルに復帰する信号であってもよい。

【0059】

トランジスタ１２２のゲートは、第２ワンショット回路１２１の出力端（＝第２ワンショットパルス信号Ｓ５の印加端）に接続される。トランジスタ１２２のドレインは、トランジスタ１２４のドレインに接続される。トランジスタ１２２のソースは、接地電圧ＧＮＤ１の印加端に接続される。

【0060】

なお、トランジスタ１２２は、第２ワンショットパルス信号Ｓ５に応じてオン／オフされる第３トランジスタとして機能する。特に、トランジスタ１２２は、ブースト電圧Ｖｂｓｔと接地電圧ＧＮＤ１との電圧差に耐え得る高耐圧素子であるとよい。

【0061】

トランジスタ１２３及び１２４それぞれのソースは、いずれもブースト電圧Ｖｂｓｔの印加端に接続される。トランジスタ１２３及び１２４それぞれのゲートは、いずれもトランジスタ１２４のドレインに接続される。トランジスタ１２３のドレインは、内部制御信号ＬＶＳの印加端に接続される。トランジスタ１２４のドレインに流れる第２駆動電流Ｉｄ２は、トランジスタ１２３のドレインに所定の比率（例えば１：１）でミラーされる。

【0062】

インバータ１２５は、上側制御信号Ｓ１の論理レベルを反転させて反転上側制御信号Ｓ４を生成する。従って、反転上側制御信号Ｓ４は、上側制御信号Ｓ１がハイレベルであるときにローレベルとなる。また、反転上側制御信号Ｓ４は、上側制御信号Ｓ１がローレベルであるときにハイレベルとなる。

【0063】

抵抗１３０の第１端は、ＨＶＣＣピンに接続される。抵抗１３０の第２端は、内部制御信号ＬＶＳの印加端に接続される。すなわち、抵抗１３０は、ブースト電圧Ｖｂｓｔ（＝第２上側電圧に相当）の印加端とトランジスタ１１２のドレインとの間に接続される。

【0064】

ダイオード１４０のカソードは、内部制御信号ＬＶＳの印加端に接続される。ダイオード１４０のアノードは、ＳＷピンに接続される。すなわち、ダイオード１４０は、スイッチ電圧Ｖｓｗ（＝第２下側電圧に相当）の印加端とトランジスタ１１２のドレインとの間に接続される。

【0065】

インバータ１５０は、内部制御信号ＬＶＳの論理レベルを反転させて反転内部制御信号ＬＶＳＢを生成する。従って、反転内部制御信号ＬＶＳＢは、内部制御信号ＬＶＳがハイレベル（≒Ｖｂｓｔ）であるときにローレベル（≒Ｖｓｗ）となる。また、反転内部制御信号ＬＶＳＢは、内部制御信号ＬＶＳがローレベル（≒Ｖｓｗ－Ｖｆ）であるときにハイレベル（≒Ｖｂｓｔ）となる。なお、インバータ１５０は、ヒステリシス特性を持つシュミットバッファであってもよい。

【0066】

本構成例のレベルシフタ１００において、上側制御信号Ｓ１がハイレベル（≒Ｖｃｃ）であるときには、トランジスタ１１２がオン状態となる。また、上側制御信号Ｓ１がハイレベルに立ち上げられると、第１ワンショットパルス信号Ｓ３がパルス幅Ｔｏｓに亘ってハイレベルとされる。従って、トランジスタ１１３もオン状態となる。このとき、内部制御信号ＬＶＳの印加端からトランジスタ１１２を介して引き抜かれる第１駆動電流Ｉｄ１は、比較的大きい第１電流値ＩＨ（例えば３ｍＡ）となる。その結果、内部制御信号ＬＶＳは、速やかにローレベル（≒Ｖｓｗ－Ｖｆ２、ただしＶｆ２はダイオード１４０の順方向降下電圧）に立ち下がる。

【0067】

その後、第１ワンショットパルス信号Ｓ３がローレベルに立ち下がると、トランジスタ１１３がオフ状態となる。従って、トランジスタ１１２を介して流れる第１駆動電流Ｉｄ１は、第１電流値ＩＨよりも小さい第２電流値ＩＬ（＝Ｉｒｅｆ、例えば１００μＡ）まで引き下げられる。

【0068】

なお、上側制御信号Ｓ１がハイレベルであるときには、第２ワンショットパルス信号Ｓ５がローレベルに維持される。従って、トランジスタ１２２がオフ状態のままとなる。そのため、第２駆動電流Ｉｄ２が流れることはない。

【0069】

一方、上側制御信号Ｓ１がローレベル（≒ＧＮＤ１）に立ち下げられると、第２ワンショットパルス信号Ｓ５がパルス幅Ｔｏｓに亘ってハイレベルとなる。従って、トランジスタ１２２もオン状態となる。その結果、トランジスタ１２２に第２駆動電流Ｉｄ２が流れる。このとき、内部制御信号ＬＶＳの印加端には、カレントミラーを形成するトランジスタ１２３及び１２４を介して第２駆動電流Ｉｄ２が流し込まれる。その結果、内部制御信号ＬＶＳは、速やかにハイレベル（≒Ｖｂｓｔ）に立ち上がる。なお、第２駆動電流Ｉｄ２の電流値は、先述の第１電流値ＩＨ（例えば３ｍＡ）と同値であってもよい。

【0070】

その後、第２ワンショットパルス信号Ｓ５がローレベルに立ち下がると、トランジスタ１２２がオフ状態となるので、第２駆動電流Ｉｄ２が流れなくなる。ただし、内部制御信号ＬＶＳは、抵抗１３０を介してハイレベル（≒Ｖｂｓｔ）に維持される。

【0071】

図４は、第２実施形態（図３）におけるレベルシフタ１００の動作例を示す図である。本図では、上から順に、ＨＩＮピンの端子電圧（＝Ｓ１）、第１駆動電流Ｉｄ１と第２駆動電流Ｉｄ２が足し合わされた合算値、内部制御信号ＬＶＳとＳＷピンの端子電圧との差分電圧（＝ＬＶＳ－Ｖｓｗ）、及び、ＨＧピンとＳＷピンとの端子間電圧（＝Ｇ１－Ｖｓｗ）が描写されている。

【0072】

本図で示されるように、ＨＩＮピンがローレベル（≒ＧＮＤ１）からハイレベル（≒Ｖｃｃ）に立ち上げられると、トランジスタ１１２がオン状態となる。従って、内部制御信号ＬＶＳの印加端から第１駆動電流Ｉｄ１が引き抜かれる。ここで、第１ワンショットパルス信号Ｓ３のハイレベル期間（パルス幅Ｔｏｓ）には、第１駆動電流Ｉｄ１が比較的大きい第１電流値ＩＨ（例えば３ｍＡ）に設定される。その結果、内部制御信号ＬＶＳが速やかにローレベル（≒Ｖｓｗ－Ｖｆ２）に立ち下げられる。

【0073】

その後、第１ワンショットパルス信号Ｓ３がローレベルに立ち下がると、第１駆動電流Ｉｄ１が比較的小さい第２電流値ＩＬ（＝Ｉｒｅｆ、例えば１００μＡ）まで引き下げられる。従って、入力電圧ＶＢＵＳ、延いてはブースト電圧Ｖｂｓｔが高電圧（例えば数百Ｖ）であっても、トランジスタＮ１のオン期間Ｔｏｎ（＝ＨＩＮピンのハイレベル期間に相当）における消費電力Ｐｌｏｓｓ（＝Ｉｄ１×Ｖｂｓｔ）が小さく抑えられる。

【0074】

一方、ＨＩＮピンがハイレベル（≒Ｖｃｃ）からローレベル（≒ＧＮＤ１）に立ち下げられると、第２ワンショットパルス信号Ｓ５のハイレベル期間（パルス幅Ｔｏｓ）に亘ってトランジスタ１２２がオン状態となる。従って、内部制御信号ＬＶＳの印加端に第２駆動電流Ｉｄ２が流し込まれる。その結果、内部制御信号ＬＶＳが速やかにハイレベル（≒Ｖｂｓｔ）に立ち上がる。例えば、第２駆動電流Ｉｄ２が先の第１電流値ＩＨ（例えば３ｍＡ）に設定されている場合には、オフ遅延時間Ｔｄ＿ｏｆｆがオン遅延時間Ｔｄ＿ｏｎと同程度まで短縮され得る。

【0075】

その後、第２ワンショットパルス信号Ｓ５がローレベルに立ち下がると、トランジスタ１２２がオフ状態となるので、第２駆動電流Ｉｄ２が流れなくなる。ただし、内部制御信号ＬＶＳは、抵抗１３０を介してハイレベル（≒Ｖｂｓｔ）に維持される。この点については、先に説明した通りである。

【0076】

このように、レベルシフタ１００では、内部制御信号ＬＶＳの立上げ時及び立下げ時の双方で第１駆動電流Ｉｄ１及び第２駆動電流Ｉｄ２が一時的に増大される。また、内部制御信号ＬＶＳがローレベルに固定されるときには、第１駆動電流Ｉｄ１が小さく抑えられる（ＩＨ→ＩＬ）。このような構成により、低消費電力で信号遅延の小さいレベルシフタ１００が実現され得る。

【0077】

図５は、スイッチング周波数Ｆｓｗと消費電力Ｐｌｏｓｓとの関係を示す図である。実線Ｘは、第２実施形態（図３）の特性を示している。一方、破線Ｙは、第１実施形態（図１）の特性を示している。本図から明らかな通り、第２実施形態のレベルシフタ１００では、第１実施形態のレベルシフタ１０よりも消費電力Ｐｌｏｓｓが大幅に削減され得る。

【0078】

例えば、ＶＢＵＳ＝４００Ｖ、Ｉｄ＝ＩＨ＝３ｍＡ、ＩＬ＝Ｉｒｅｆ＝１００μＡ、Ｔｏｓ＝５０μｓ、及び、Ｄｏｎ（＝Ｔｏｎ／Ｔｓｗ、ただしＴｓｗはスイッチ出力段２のスイッチング周期）＝５０％の条件下において、Ｆｓｗ＝３００ｋＨｚであるときには、消費電力Ｐｌｏｓｓが９０％以上も削減され得る（０．６Ｗ→０．０５Ｗ）。

【0079】

＜付記＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

【0080】

例えば、本開示に係るレベルシフタは、入力信号が第１論理レベルから第２論理レベルに切り替わるときに出力信号を第３論理レベルから第４論理レベルに切り替えるための第１駆動電流を一時的に増大させるように構成された第１駆動電流生成回路と、前記入力信号が前記第２論理レベルから前記第１論理レベルに切り替わるときに前記出力信号を前記第４論理レベルから前記第３論理レベルに切り替えるための第２駆動電流を一時的に増大させるように構成された第２駆動電流生成回路とを備え、前記第１駆動電流生成回路は、前記出力信号を前記第３論理レベルから前記第４論理レベルに切り替えるときに前記第１駆動電流を第１電流値とし、前記出力信号を前記第４論理レベルに固定するときに前記第１駆動電流を前記第１電流値よりも小さい第２電流値に引き下げる構成（第１の構成）とされている。

【0081】

なお、上記第１の構成によるレベルシフタにおいて、前記入力信号は、第１上側電圧と第１下側電圧との間でパルス駆動される信号であり、前記出力信号は、第２上側電圧と第２下側電圧との間でパルス駆動される信号である構成（第２の構成）とされてもよい。

【0082】

また、上記第２の構成によるレベルシフタにおいて、前記第１駆動電流生成回路は、前記入力信号が前記第１論理レベルから前記第２論理レベルに切り替わるときに第１ワンショットパルス信号を生成するように構成された第１ワンショット回路と、前記第２上側電圧の印加端と前記第１下側電圧の印加端との間に接続されており前記入力信号に応じて前記第１駆動電流を駆動するように構成された第１トランジスタと、前記第１トランジスタと前記第１下側電圧の印加端との間に接続されており前記第１ワンショットパルス信号に応じてオン／オフされるように構成された第２トランジスタと、前記第１トランジスタと前記下側電圧の印加端との間に接続されており前記第２電流値の基準電流を生成するように構成された基準電流生成回路と、を含む構成（第３の構成）とされてもよい。

【0083】

また、上記第３の構成によるレベルシフタにおいて、前記第２駆動電流生成回路は、前記入力信号が前記第２論理レベルから前記第１論理レベルに切り替わるときに第２ワンショットパルス信号を生成するように構成された第２ワンショット回路と、前記第２上側電圧の印加端と前記第１下側電圧の印加端との間に接続されており前記第２ワンショットパルス信号に応じてオン／オフされることにより前記第２駆動電流を駆動するように構成された第３トランジスタとを含む構成（第４の構成）とされてもよい。

【0084】

また、上記第４の構成によるレベルシフタにおいて、前記第１トランジスタ及び前記第３トランジスタは、いずれも前記第２上側電圧と前記第１下側電圧との電圧差に耐え得る素子である構成（第５の構成）とされてもよい。

【0085】

また、上記第３～第５いずれかの構成によるレベルシフタは、前記第２上側電圧の印加端と前記第１トランジスタとの間に接続される抵抗をさらに備える構成（第６の構成）とされてもよい。

【0086】

また、上記第３～第６いずれかの構成によるレベルシフタは、前記第２下側電圧の印加端と前記第１トランジスタとの間に接続されるダイオードをさらに備える構成（第７の構成）とされてもよい。

【0087】

また、例えば、本開示に係る電源制御装置は、上記第１～第７いずれかの構成によるレベルシフタと、前記レベルシフタから出力される前記出力信号に応じてスイッチング電源のスイッチ出力段を駆動するように構成されたドライバと、を備える構成（第８の構成）とされている。

【0088】

また、例えば、本開示に係るスイッチング電源は、上記第８の構成による電源制御装置と、入力電圧から出力電圧を生成するように構成された前記スイッチ出力段と、を備える構成（第９の構成）とされている。

【0089】

なお、上記第９の構成によるスイッチング電源において、前記入力電圧は、商用交流電圧を整流して生成される直流電圧である構成（第１０の構成）とされてもよい。

【0090】

＜その他＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【符号の説明】

【0091】

１ 電源制御装置
２ スイッチ出力段
３ コントローラ
４ ブートストラップ回路
１０ レベルシフタ
１１ トランジスタ（ＮＭＯＳＦＥＴ）
１２ 抵抗
１３ ダイオード
１４ インバータ（シュミットバッファ）
２０ 上側ドライバ
３０ 下側ドライバ
１００ レベルシフタ
１１０ 第１駆動電流生成回路
１１１ 第１ワンショット回路
１１２～１１５ トランジスタ（ＮＭＯＳＦＥＴ）
１１６ 電流源
１１７ 基準電流生成回路
１２０ 第２駆動電流生成回路
１２１ 第２ワンショット回路
１２２ トランジスタ（ＮＭＯＳＦＥＴ）
１２３、１２４ トランジスタ（ＰＭＯＳＦＥＴ）
１２５ インバータ
１３０ 抵抗
１４０ ダイオード
１５０ インバータ（シュミットバッファ）
Ａ スイッチング電源
Ｃ１～Ｃ３ キャパシタ
Ｄ１～Ｄ３ ダイオード
Ｅ１ 直流電源
Ｌ１ インダクタ
Ｌｐ 一次巻線
Ｌｓ１、Ｌｓ２ 二次巻線
Ｎ１、Ｎ２ トランジスタ（ＮＭＯＳＦＥＴ）
ＴＲ トランス

【図1】

【図2】

【図3】

【図4】

【図5】