(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024157748
(43)【公開日】2024-11-08
(54)【発明の名称】半導体記憶装置および半導体記憶装置の製造方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20241031BHJP
H01L 21/336 20060101ALI20241031BHJP
H01L 21/8234 20060101ALI20241031BHJP
H01L 27/00 20060101ALI20241031BHJP
H10B 41/27 20230101ALI20241031BHJP
H01L 21/20 20060101ALI20241031BHJP
【ＦＩ】
H10B43/27
H01L29/78 371
H01L27/088 E
H01L27/00 301B
H01L27/00 301C
H10B41/27
H01L21/20
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023072292
(22)【出願日】2023-04-26
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】松下 匠
(72)【発明者】
【氏名】石原 典隆
(72)【発明者】
【氏名】上嶋 和也
【テーマコード（参考）】
5F048
5F083
5F101
5F152
【Ｆターム（参考）】
5F048AA01
5F048AB01
5F048AC01
5F048BA01
5F048BB09
5F048BB11
5F048BD07
5F048BF07
5F048BF15
5F048BF16
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER22
5F083ER23
5F083GA10
5F083GA12
5F083JA04
5F083JA19
5F083JA35
5F083JA36
5F083JA38
5F083JA39
5F083KA01
5F083KA05
5F083KA11
5F083KA18
5F083MA06
5F083MA16
5F083MA19
5F083MA20
5F083PR33
5F083ZA21
5F101BA01
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BF05
5F101BH16
5F152AA06
5F152BB02
5F152CC08
5F152CE05
5F152CE23
5F152CF18
5F152DD07
5F152FF21
5F152FF26
5F152FF29
(57)【要約】
【課題】チャネル層を低抵抗化し、また、チャネル層由来のノイズを低減して、メモリセルの電気特性を向上させること。
【解決手段】実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが交互に積層された積層体と、複数の導電層のそれぞれの面と交差する第１の方向に積層体内を延びる芯材、芯材の側面を覆う結晶質の半導体層、及び半導体層の側面に電荷蓄積層を含んで積層された多層絶縁層をそれぞれ含む複数のピラーと、を備え、半導体層のそれぞれは、第１の方向の少なくとも第１の端部側において、第１の方向における１μｍあたりの結晶粒界の出現数が２個未満の結晶構造を有し、炭素、窒素、酸素、及びフッ素のうちの１以上である添加物を含む。
【選択図】図４
【解決手段】実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが交互に積層された積層体と、複数の導電層のそれぞれの面と交差する第１の方向に積層体内を延びる芯材、芯材の側面を覆う結晶質の半導体層、及び半導体層の側面に電荷蓄積層を含んで積層された多層絶縁層をそれぞれ含む複数のピラーと、を備え、半導体層のそれぞれは、第１の方向の少なくとも第１の端部側において、第１の方向における１μｍあたりの結晶粒界の出現数が２個未満の結晶構造を有し、炭素、窒素、酸素、及びフッ素のうちの１以上である添加物を含む。
【選択図】図４
【特許請求の範囲】
【請求項1】
複数の導電層と複数の絶縁層とが交互に積層された積層体と、
前記複数の導電層のそれぞれの面と交差する第１の方向に前記積層体内を延びる芯材、前記芯材の側面を覆う結晶質の半導体層、及び前記半導体層の側面に電荷蓄積層を含んで積層された多層絶縁層をそれぞれ含む複数のピラーと、を備え、
前記半導体層のそれぞれは、
前記第１の方向の少なくとも第１の端部側において、前記第１の方向における１μｍあたりの結晶粒界の出現数が２個未満の結晶構造を有し、
炭素、窒素、酸素、及びフッ素のうちの１以上である添加物を含む、
半導体記憶装置。
前記複数の導電層のそれぞれの面と交差する第１の方向に前記積層体内を延びる芯材、前記芯材の側面を覆う結晶質の半導体層、及び前記半導体層の側面に電荷蓄積層を含んで積層された多層絶縁層をそれぞれ含む複数のピラーと、を備え、
前記半導体層のそれぞれは、
前記第１の方向の少なくとも第１の端部側において、前記第１の方向における１μｍあたりの結晶粒界の出現数が２個未満の結晶構造を有し、
炭素、窒素、酸素、及びフッ素のうちの１以上である添加物を含む、
半導体記憶装置。
【請求項2】
前記複数のピラーは、
前記第１の方向の前記第１の端部から、前記第１の端部の反対側の第２の端部へと向かって平均粒径が小さくなる前記半導体層を有する第１のピラーを含む、
請求項１に記載の半導体記憶装置。
前記第１の方向の前記第１の端部から、前記第１の端部の反対側の第２の端部へと向かって平均粒径が小さくなる前記半導体層を有する第１のピラーを含む、
請求項１に記載の半導体記憶装置。
【請求項3】
前記第１のピラーが有する前記半導体層は、
前記第２の端部側において、前記第１の方向における１μｍあたりの結晶粒界の出現数が１０個以上の結晶構造を有する、
請求項２に記載の半導体記憶装置。
前記第２の端部側において、前記第１の方向における１μｍあたりの結晶粒界の出現数が１０個以上の結晶構造を有する、
請求項２に記載の半導体記憶装置。
【請求項4】
前記複数のピラーに含まれる前記第１のピラーの比率は４％以下である、
請求項３に記載の半導体記憶装置。
請求項３に記載の半導体記憶装置。
【請求項5】
複数の導電層と複数の絶縁層とが交互に積層された積層体と、
前記複数の導電層のそれぞれの面と交差する第１の方向に前記積層体内を延びる芯材、前記芯材の側面を覆う結晶質の半導体層、及び前記半導体層の側面に電荷蓄積層を含んで積層された多層絶縁層をそれぞれ含む複数のピラーと、を備え、
前記半導体層には、炭素、窒素、酸素、及びフッ素のうちの１以上である添加物が含まれ、
前記第１の方向と交差する方向の断面であって、前記複数のピラーの前記第１の方向中央での前記断面において、前記複数のピラーのうち、前記半導体層に結晶粒界の出現するピラーの比率は２％未満である、
半導体記憶装置。
前記複数の導電層のそれぞれの面と交差する第１の方向に前記積層体内を延びる芯材、前記芯材の側面を覆う結晶質の半導体層、及び前記半導体層の側面に電荷蓄積層を含んで積層された多層絶縁層をそれぞれ含む複数のピラーと、を備え、
前記半導体層には、炭素、窒素、酸素、及びフッ素のうちの１以上である添加物が含まれ、
前記第１の方向と交差する方向の断面であって、前記複数のピラーの前記第１の方向中央での前記断面において、前記複数のピラーのうち、前記半導体層に結晶粒界の出現するピラーの比率は２％未満である、
半導体記憶装置。
【請求項6】
複数の第１の絶縁層と複数の第２の絶縁層とが交互に積層された積層体を形成し、
前記複数の第１の絶縁層のそれぞれの面と交差する第１の方向に前記積層体内を延びる複数のホールを形成し、
電荷蓄積層を含んで前記複数のホールの側壁をそれぞれ覆う多層絶縁層を形成し、
前記多層絶縁層を介して前記複数のホールの側壁をそれぞれ覆う非晶質の第１の半導体層を形成し、
メタルアシストを用いたアニール処理により前記第１の半導体層を結晶化して結晶質の第２の半導体層を形成し、
前記第２の半導体層で囲まれた前記複数のホール内に芯材を充填し、
前記第１の半導体層を形成するときは、
層厚方向の前記多層絶縁層寄りに、炭素、窒素、酸素、及びフッ素のうちの１以上である添加物を前記第１の半導体層に添加する、
半導体記憶装置の製造方法。
前記複数の第１の絶縁層のそれぞれの面と交差する第１の方向に前記積層体内を延びる複数のホールを形成し、
電荷蓄積層を含んで前記複数のホールの側壁をそれぞれ覆う多層絶縁層を形成し、
前記多層絶縁層を介して前記複数のホールの側壁をそれぞれ覆う非晶質の第１の半導体層を形成し、
メタルアシストを用いたアニール処理により前記第１の半導体層を結晶化して結晶質の第２の半導体層を形成し、
前記第２の半導体層で囲まれた前記複数のホール内に芯材を充填し、
前記第１の半導体層を形成するときは、
層厚方向の前記多層絶縁層寄りに、炭素、窒素、酸素、及びフッ素のうちの１以上である添加物を前記第１の半導体層に添加する、
半導体記憶装置の製造方法。
【請求項7】
前記第１の半導体層を形成するときは、
前記多層絶縁層からの距離が、前記第１の半導体層の層厚に対して５０％未満の領域にピーク濃度を有するよう前記添加物を添加する、
請求項６に記載の半導体記憶装置の製造方法。
前記多層絶縁層からの距離が、前記第１の半導体層の層厚に対して５０％未満の領域にピーク濃度を有するよう前記添加物を添加する、
請求項６に記載の半導体記憶装置の製造方法。
【請求項8】
前記第１の半導体層を形成するときは、
前記多層絶縁層からの距離が、前記第１の半導体層の層厚に対して５％以上２５％未満の領域にピーク濃度を有するよう前記添加物を添加する、
請求項７に記載の半導体記憶装置の製造方法。
前記多層絶縁層からの距離が、前記第１の半導体層の層厚に対して５％以上２５％未満の領域にピーク濃度を有するよう前記添加物を添加する、
請求項７に記載の半導体記憶装置の製造方法。
【請求項9】
前記第１の半導体層を形成するときは、
ピーク濃度が５×１０１９以上１×１０２１ａｔｏｍｓ／ｃｍ３以下となるよう前記添加物を添加する、
請求項７に記載の半導体記憶装置の製造方法。
ピーク濃度が５×１０１９以上１×１０２１ａｔｏｍｓ／ｃｍ３以下となるよう前記添加物を添加する、
請求項７に記載の半導体記憶装置の製造方法。
【請求項10】
前記複数のホール内に前記芯材を充填する前に、
前記第２の半導体層を層厚方向にエッチングして薄くする、
請求項６に記載の半導体記憶装置の製造方法。
前記第２の半導体層を層厚方向にエッチングして薄くする、
請求項６に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【0002】
３次元不揮発性メモリでは、例えば複数の導電層が積層された積層体中にチャネル層となる半導体層と、メモリ層となる多層絶縁層とを有するピラーが貫通される。チャネル層となる半導体層は、ピラーの延伸方向の全体に亘って単結晶となっていることが好ましい。これにより、チャネル層を低抵抗化し、また、チャネル層由来のノイズを低減して、複数の導電層との交差部に形成されるメモリセルの電気特性を向上させることができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１５－１０３７４２号公報
【特許文献2】特開２００４－１６５１８５号公報
【特許文献3】特開２００９－１９４２５９号公報
【特許文献4】特開２０２０－１４１００８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
１つの実施形態は、チャネル層を低抵抗化し、また、チャネル層由来のノイズを低減して、メモリセルの電気特性を向上させることができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが交互に積層された積層体と、前記複数の導電層のそれぞれの面と交差する第１の方向に前記積層体内を延びる芯材、前記芯材の側面を覆う結晶質の半導体層、及び前記半導体層の側面に電荷蓄積層を含んで積層された多層絶縁層をそれぞれ含む複数のピラーと、を備え、前記半導体層のそれぞれは、前記第１の方向の少なくとも第１の端部側において、前記第１の方向における１μｍあたりの結晶粒界の出現数が２個未満の結晶構造を有し、炭素、窒素、酸素、及びフッ素のうちの１以上である添加物を含む。
【図面の簡単な説明】
【0006】
【図1】実施形態にかかる半導体記憶装置のブロック図。
【図2】実施形態にかかる半導体記憶装置が備えるメモリセルアレイの構成の一例を示す等価回路図。
【図3】実施形態にかかる半導体記憶装置の概略の構成例を示す断面図。
【図4】実施形態にかかる半導体記憶装置の構成の一例を示す図。
【図5】実施形態にかかる半導体記憶装置の複数のピラーに含まれるチャネル層の結晶構造を示す模式図。
【図6】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図7】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図8】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図9】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図10】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図11】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図12】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図13】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図14】比較例にかかる非晶質のチャネル層を結晶質のチャネル層に転換する様子を示すメモリホールの拡大断面図。
【図15】実施形態にかかるチャネル層に導入されるドープ層の適正位置を示すグラフ。
【図16】実施形態の変形例にかかる半導体記憶装置の製造方法の手順の一部を順に例示する拡大断面図。
【図17】実施形態の変形例にかかる半導体記憶装置の製造方法の手順の一部を順に例示する拡大断面図。
【図18】実施形態のその他の変形例にかかる半導体記憶装置の構成の一例を示す断面図。
【発明を実施するための形態】
【0007】
以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【0008】
（半導体記憶装置の機能構成）
図１は、実施形態にかかる半導体記憶装置１のブロック図である。図１に示すように、半導体記憶装置１は、入出力回路３１０、ロジック制御回路３２０、ステータスレジスタ３３０、アドレスレジスタ３４０、コマンドレジスタ３５０、シーケンサ３６０、レディ／ビジー回路３７０、電圧発生回路３８０、メモリセルアレイ５１０、ロウデコーダ５２０、センスアンプモジュール５３０、データレジスタ５４０、及びカラムデコーダ５５０を備える。
図１は、実施形態にかかる半導体記憶装置１のブロック図である。図１に示すように、半導体記憶装置１は、入出力回路３１０、ロジック制御回路３２０、ステータスレジスタ３３０、アドレスレジスタ３４０、コマンドレジスタ３５０、シーケンサ３６０、レディ／ビジー回路３７０、電圧発生回路３８０、メモリセルアレイ５１０、ロウデコーダ５２０、センスアンプモジュール５３０、データレジスタ５４０、及びカラムデコーダ５５０を備える。
【0009】
入出力回路３１０は、半導体記憶装置１を制御する不図示のメモリコントローラ等の外部装置との信号ＤＱの入出力を制御する。入出力回路３１０は、図示しない入力回路と出力回路とを備える。
【0010】
入力回路は、外部装置から受信した書き込みデータＷＤ等のデータＤＡＴを、データレジスタ５４０に送信し、アドレスＡＤＤをアドレスレジスタ３４０に送信し、コマンドＣＭＤをコマンドレジスタ３５０に送信する。
【0011】
出力回路は、ステータスレジスタ３３０から受信したステータス情報ＳＴＳ、データレジスタ５４０から受信した読み出しデータＲＤ等のデータＤＡＴ、及びアドレスレジスタ３４０から受信したアドレスＡＤＤを外部装置に送信する。
【0012】
ロジック制御回路３２０は、外部装置から例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。また、ロジック制御回路３２０は、受信した信号に応じて、入出力回路３１０及びシーケンサ３６０を制御する。
【0013】
ステータスレジスタ３３０は、例えばデータの書き込み動作、読み出し動作、及び消去動作におけるステータス情報ＳＴＳを一時的に保持し、外部装置に動作が正常に終了したか否かを通知する。
【0014】
アドレスレジスタ３４０は、入出力回路３１０を介して外部装置から受信したアドレスＡＤＤを一時的に保持する。また、アドレスレジスタ３４０は、ロウアドレスＲＡをロウデコーダ５２０へ転送し、カラムアドレスＣＡをカラムデコーダ５５０に転送する。
【0015】
コマンドレジスタ３５０は、入出力回路３１０を介して外部装置から受信したコマンドＣＭＤを一時的に保存し、シーケンサ３６０に転送する。
【0016】
シーケンサ３６０は、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ３６０は、コマンドレジスタ３５０が保持するコマンドＣＭＤに応じて、例えばステータスレジスタ３３０、レディ／ビジー回路３７０、電圧発生回路３８０、ロウデコーダ５２０、センスアンプモジュール５３０、データレジスタ５４０、及びカラムデコーダ５５０等を制御し、書き込み動作、読み出し動作、及び消去動作等を実行する。
【0017】
レディ／ビジー回路３７０は、シーケンサ３６０の動作状況に応じて、レディ／ビジー信号Ｒ／Ｂｎを外部装置に送信する。
【0018】
電圧発生回路３８０は、シーケンサ３６０の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、発生した電圧を例えばメモリセルアレイ５１０、ロウデコーダ５２０、及びセンスアンプモジュール５３０等に供給する。ロウデコーダ５２０及びセンスアンプモジュール５３０は、電圧発生回路３８０から供給された電圧をメモリセルアレイ５１０内のメモリセルに印加する。
【0019】
メモリセルアレイ５１０は、複数のブロックＢＬＫ（ＢＬＫ０～ＢＬＫｎ）を含んでいる。ｎは２以上の整数である。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数のメモリセルの集合であり、例えばデータの消去単位となる。メモリセルは、例えばトランジスタとして構成され、不揮発性データを保持する。
【0020】
このようなメモリセルを備えることにより、半導体記憶装置１は、例えばＮＡＮＤ型不揮発性メモリとして構成される。
【0021】
ロウデコーダ５２０は、ロウアドレスＲＡをデコードする。また、ロウデコーダ５２０は、デコード結果に基づいて、いずれかのブロックＢＬＫを選択する。また、ロウデコーダ５２０は、必要な電圧をブロックＢＬＫに印加する。
【0022】
センスアンプモジュール５３０は、読み出し動作のときには、メモリセルアレイ５１０から読み出されたデータをセンスする。また、センスアンプモジュール５３０は、読み出しデータＲＤをデータレジスタ５４０に送信する。書き込み動作のときには、センスアンプモジュール５３０は、書き込みデータＷＤをメモリセルアレイ５１０に送信する。
【0023】
データレジスタ５４０は、複数のラッチ回路を備える。ラッチ回路は、書き込みデータＷＤ及び読み出しデータＲＲＤを保持する。例えば、書き込み動作において、データレジスタ５４０は、入出力回路３１０から受信した書き込みデータＷＤを一時的に保持し、センスアンプモジュール５３０に送信する。また例えば、読み出し動作において、データレジスタ５４０は、センスアンプモジュール５３０から受信した読み出しデータＲＤを一時的に保持し、入出力回路３１０に送信する。
【0024】
カラムデコーダ５５０は、例えば書き込み動作、読み出し動作、及び消去動作の際、カラムアドレスＣＡをデコードし、デコード結果に応じてデータレジスタ５４０内のラッチ回路を選択する。
【0025】
なお、メモリセルアレイ５１０の周辺に配置される回路群を周辺回路とも呼ぶ。周辺回路は、ロウデコーダ５２０、センスアンプモジュール５３０、データレジスタ５４０、及びカラムデコーダ５５０を少なくとも含む。周辺回路に、ステータスレジスタ３３０、アドレスレジスタ３４０、コマンドレジスタ３５０、及びシーケンサ３６０を含めてもよく、更に、入出力回路３１０、ロジック制御回路３２０、レディ／ビジー回路３７０、及び電圧発生回路３８０を含めてもよい。
【0026】
このように、半導体記憶装置１は、複数のメモリセルを含むメモリセルアレイ５１０と、複数のメモリセルを動作させる周辺回路とを備える。
【0027】
図２は、実施形態にかかる半導体記憶装置１が備えるメモリセルアレイ５１０の構成の一例を示す等価回路図である。
【0028】
メモリセルアレイ５１０は、上述のように複数のブロックＢＬＫを備える。複数のブロックＢＬＫはそれぞれ、複数のストリングユニットＳＵを備える。複数のストリングユニットＳＵはそれぞれ、複数のメモリストリングＭＳを備える。複数のメモリストリングＭＳの一端はそれぞれ、ビット線ＢＬを介してセンスアンプモジュール５３０等の周辺回路に接続される。複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路に接続される。
【0029】
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤと、複数のメモリセルＭＣと、ソース選択トランジスタＳＴＳとを備える。以下、ドレイン選択トランジスタＳＴＤ、及びソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶことがある。
【0030】
メモリセルＭＣは、例えばゲート絶縁層に電荷蓄積層を含む電界効果型トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。メモリセルＭＣの閾値電圧は電荷蓄積層中の電荷量に応じて変化する。閾値電圧を１つ、または複数設けることで、メモリセルＭＣが１ビット、または複数ビットのデータを記憶可能であってよい。１つのメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１つのブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0031】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は例えば電界効果型トランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極にはそれぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択トランジスタＳＴＤに接続されるドレイン選択線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース選択トランジスタＳＴＳに接続されるソース選択線ＳＧＳは、１つのブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0032】
ワード線ＷＬ及び選択ゲート線（ＳＧＤ，ＳＧＳ）の一端はそれぞれ、ロウデコーダ５２０等の周辺回路に接続される。
【0033】
【0034】
図３に示すように、半導体記憶装置１は、紙面下側から順に、電極層ＥＬ、ソース線ＳＬ、選択ゲート線ＳＧＤ、複数のワード線ＷＬ、及び選択ゲート線ＳＧＳを備える。また、半導体記憶装置１は、選択ゲート線ＳＧＤの上方に、半導体基板ＳＢに設けられた周辺回路ＣＢＡを備える。
【0035】
電極層ＥＬ上には、絶縁層６０を介してソース線ＳＬが配置されている。絶縁層６０中には複数のプラグＰＧが配置され、プラグＰＧを介してソース線ＳＬと電極層ＥＬとが電気的な導通を保っている。これにより、上述の電圧発生回路３８０（図１参照）から、電極層ＥＬ及びプラグＰＧを介してソース線ＳＬにソース電位を印加することができる。
【0036】
ソース線ＳＬ上には、１つ以上の選択ゲート線ＳＧＤ、複数のワード線ＷＬ、及び１つ以上の選択ゲート線ＳＧＳがこの順に積層されている。複数のワード線ＷＬ等にはメモリ領域ＭＲが配置され、複数のワード線ＷＬが延びる方向の端部にはコンタクト領域ＥＲが配置されている。
【0037】
メモリ領域ＭＲには、ワード線ＷＬ等を積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルＭＣ（図２参照）が形成される。これにより、半導体記憶装置１は、例えばメモリ領域ＭＲにメモリセルＭＣが３次元に配置された３次元不揮発性メモリとして構成される。
【0038】
このように、メモリ領域ＭＲは、上述のメモリセルアレイ５１０（図２参照）に相当する物理構成の一例である。また、ピラーＰＬは、メモリセルＭＣ等が直列に接続された上述のメモリストリングＭＳ（図２参照）に相当する物理構成の一例である。
【0039】
半導体記憶装置１の物理構成において、ピラーＰＬは、ピラーＰＬ上方に配置されるビット線ＢＬを介して、周辺回路ＣＢＡに電気的に接続されている。
【0040】
コンタクト領域ＥＲには、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳのそれぞれと接続する複数のコンタクトＣＣが配置されている。
【0041】
コンタクトＣＣからは、複数のワード線ＷＬが延びる方向中央部のメモリ領域ＭＲに含まれるメモリセルＭＣに対し、そのメモリセルＭＣと同じ高さ位置のワード線ＷＬを介して書き込み電圧および読み出し電圧等が印加される。このように、これらのコンタクトＣＣにより、多層に積層されるワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが個々に引き出される。
【0042】
複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳ、ピラーＰＬ、並びにコンタクトＣＣは絶縁層５０に覆われている。絶縁層５０は、複数のワード線ＷＬ等の周囲にも広がっている。
【0043】
絶縁層５０上方の半導体基板ＳＢは、例えばシリコン基板等である。半導体基板ＳＢの表面にはトランジスタＴＲ及び配線等を含む上述のロウデコーダ５２０、センスアンプモジュール５３０（図１参照）等の周辺回路ＣＢＡが配置されている。コンタクトＣＣからメモリセルＭＣに印加される各種電圧は、これらのコンタクトＣＣと電気的に接続される周辺回路ＣＢＡにより制御される。また、ピラーＰＬの高さ方向に並ぶメモリセルＭＣから読み出されたデータは、周辺回路ＣＢＡのセンスアンプモジュール５３０に読み出される。このように、周辺回路ＣＢＡはメモリセルＭＣの電気的な動作を制御する。
【0044】
周辺回路ＣＢＡは絶縁層４０で覆われており、この絶縁層４０と、複数のワード線ＷＬ等を覆う絶縁層５０とが接合されることにより、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳ、ピラーＰＬ、並びにコンタクトＣＣ等の構成と、周辺回路ＣＢＡとを備える半導体記憶装置１が構成される。
【0045】
【0046】
図４は、実施形態にかかる半導体記憶装置１の構成の一例を示す図である。
【0047】
より詳細には、図４（ａ）は、半導体記憶装置１のメモリ領域ＭＲを含むＹ方向に沿う断面図である。図４（ａ）においては、絶縁層５０の一部である絶縁層５３より上層、及びソース線ＳＬより下層の構造が省略されている。
【0048】
図４（ｂ）は、任意の選択ゲート線ＳＧＤの高さ位置におけるピラーＰＬのＹ方向に沿う断面図である。図４（ｃ）は、任意のワード線ＷＬの高さ位置におけるピラーＰＬのＹ方向に沿う断面図である。図４（ｄ）は、任意の選択ゲート線ＳＧＳの高さ位置におけるピラーＰＬのＹ方向に沿う断面図である。
【0049】
なお、本明細書において、Ｘ方向およびＹ方向は共に、ワード線ＷＬの面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、ワード線ＷＬの積層方向を第１の方向と呼ぶことがあり、この第１の方向はＸ方向およびＹ方向に交差する方向である。
【0050】
また、本明細書においては、ドレイン側の選択ゲート線ＳＧＤが配置される側を半導体記憶装置１の上方側とし、ソース側の選択ゲート線ＳＧＳが配置される側を半導体記憶装置１の下方側とする。半導体記憶装置１のこのような上下方向は、後述する半導体記憶装置１の製造方法におけるピラーＰＬの貫通方向とも一致する。すなわち、ピラーＰＬの貫通方向における上端部が半導体記憶装置１の上方側であり、ピラーＰＬの貫通方向における下端部が半導体記憶装置１の下方側であるものとする。
【0051】
図４に示すように、例えば導電性のポリシリコン層等であるソース線ＳＬ上には、例えば絶縁層５５を介して積層体ＬＭが配置される。積層体ＬＭは、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された構成を備える。また、最上層のワード線ＷＬの更に上層には、１つ以上の選択ゲート線ＳＧＤが絶縁層ＯＬを介して配置されている。また、最下層のワード線ＷＬの更に下層には、１つ以上の選択ゲート線ＳＧＳが絶縁層ＯＬを介して配置されている。
【0052】
すなわち、図４（ｄ）に示す選択ゲート線ＳＧＳは、例えば絶縁層５５を介してソース線ＳＬ上に配置され、図４（ｂ）に示す選択ゲート線ＳＧＤの上方には、積層体ＬＭの上面を覆う絶縁層５１，５２，５３がこの順に配置されている。なお、これらの絶縁層５１～５３，５５は、上述の絶縁層５０（図３参照）の一部を構成する。
【0053】
ここで、積層体ＬＭにおける複数の導電層としてのワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳの積層数は任意である。一例として、積層体ＬＭ中におけるワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳの積層数は数十層～数百層でありうる。ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳは、例えばタングステン層またはモリブデン層等である。絶縁層ＯＬ，５１～５３，５５は、例えば酸化シリコン層等である。
【0054】
積層体ＬＭは、複数の板状部ＰＴによってＹ方向に分割している。図４（ａ）には、複数の板状部ＰＴの１つを示す。
【0055】
板状部ＰＴのそれぞれは、互いにＹ方向に並んで、積層体ＬＭの積層方向およびＸ方向に沿う方向に延びている。より詳細には、板状部ＰＴは、絶縁層５２，５１、積層体ＬＭ、及び絶縁層５５を貫通してソース線ＳＬに到達しているとともに、積層体ＬＭのＸ方向一端部から他端部に亘って積層体ＬＭ内を連続的に延びている。板状部ＰＴのそれぞれは、酸化シリコン層等の絶縁層５４の単体として構成されている。
【0056】
また、メモリ領域ＭＲにおいて、Ｙ方向に隣接する板状部ＰＴ間には、積層体ＬＭの上層部分を貫通してＸ方向に沿う方向に延びる複数の分離層ＳＨＥが配置されている。これらの分離層ＳＨＥは、選択ゲート線ＳＧＤを貫通し、直下の絶縁層ＯＬに到達する酸化シリコン層等の絶縁層５６である。
【0057】
換言すれば、積層体ＬＭの上層部分を貫通するこれらの分離層ＳＨＥが、板状部ＰＴ間でメモリ領域ＭＲ内をＸ方向に延びることで、積層体ＬＭの上層部分が上述の選択ゲート線ＳＧＤに区画される。
【0058】
なお、Ｙ方向に隣接する板状部ＰＴ間の領域は、上述の１つ分のブロックＢＬＫ（図２参照）に相当する物理構成の一例である。また、隣接する板状部ＰＴ間で、分離層ＳＨＥによって選択ゲート線ＳＧＤのパターンに区画される領域は、上述のストリングユニットＳＵ（図２参照）に相当する物理構成の一例である。
【0059】
積層体ＬＭのメモリ領域ＭＲには、絶縁層５１、積層体ＬＭ、及び絶縁層５５を貫通してソース線ＳＬに到達する複数のピラーＰＬが分散して配置されている。
【0060】
複数のピラーＰＬは、積層体ＬＭの積層方向から見て例えば千鳥状の配置を取る。個々のピラーＰＬは、積層体ＬＭの層方向に沿う方向、つまりＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型（オーバル型）等の形状を有する。
【0061】
これらのピラーＰＬはそれぞれが、例えば上端部から下端部へと向かってＸＹ平面に沿う断面積および径が小さくなるテーパ形状を有する。あるいは、これらのピラーＰＬのそれぞれは、例えばＸＹ平面に沿う断面積および径が上端部よりも下端部において小さく、かつ、上端部と下端部との間でＸＹ平面に沿う断面積および径が最大となるボーイング形状を有している。ピラーＰＬのこのような形状は、後述する半導体記憶装置１の製造方法におけるピラーＰＬの貫通方向に対応して得られる。
【0062】
換言すれば、これらのピラーＰＬの形状によって、ピラーＰＬの貫通方向を判別することも可能である。すなわち、ＸＹ平面に沿う断面積および径が大きい側がピラーＰＬの貫通方向における上端部であり、小さい側がピラーＰＬの貫通方向における下端部であるのが一般的である。
【0063】
複数のピラーＰＬのそれぞれは、積層体ＬＭ内を積層方向に延びてピラーＰＬの芯材となるコア層ＣＲ、コア層ＣＲの側面を覆い、上下方向両端部にそれぞれ上部キャップ層ＣＰ及び下部キャップ層ＥＰが配置されたチャネル層ＣＮ、並びに上部キャップ層ＣＰ、チャネル層ＣＮ、及び下部キャップ層ＥＰの側面を覆うメモリ層ＭＥを有する。
【0064】
図４（ｂ）～図４（ｄ）に示すように、メモリ層ＭＥは、ピラーＰＬの外周側から、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮがこの順に積層された多層絶縁層である。チャネル層ＣＮはメモリ層ＭＥの内側で、積層体ＬＭ内を積層方向に延びている。チャネル層ＣＮの更に内側にはコア層ＣＲが充填されている。
【0065】
下部キャップ層ＥＰは、チャネル層ＣＮの下端部に配置され、積層体ＬＭ下方のソース線ＳＬと接続されている。このように、下部キャップ層ＥＰにより、チャネル層ＣＮとソース線ＳＬとが接続される。
【0066】
上部キャップ層ＣＰは、チャネル層ＣＮの上端部に配置され、絶縁層５２，５３中に配置されるプラグＣＨを介して、絶縁層５３中に配置されるビット線ＢＬと接続される。このように、上部キャップ層ＣＰにより、チャネル層ＣＮとビット線ＢＬとが接続される。ビット線ＢＬは、ワード線ＷＬの引き出し方向と交差するよう、例えばＹ方向に沿う方向に積層体ＬＭの上方を延びる。
【0067】
なお、図４（ａ）においては、分離層ＳＨＥによって分離された区画内において、１つのピラーＰＬにのみプラグＣＨが接続されている。それ以外のピラーＰＬは、図４（ａ）に示す断面とは異なる位置で、図４（ａ）に示すビット線ＢＬと並行してＹ方向に沿う方向に延びる他のビット線ＢＬに、図４（ａ）には不図示のプラグＣＨを介して接続される。
【0068】
メモリ層ＭＥのブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮ、並びにコア層ＣＲは例えば酸化シリコン層等である。メモリ層ＭＥの電荷蓄積層ＣＴは例えば窒化シリコン層等である。チャネル層ＣＮ、上部キャップ層ＣＰ、及び下部キャップ層ＥＰはシリコン層等の半導体層であり、下部キャップ層ＥＰには更にリン等のＮ型のドーパント（不純物）が含有されている。
【0069】
より詳細には、チャネル層ＣＮは、略全体が単結晶となった結晶性の半導体層である。チャネル層ＣＮが一部に多結晶を含んでいてもよい。上部キャップ層ＣＰ及び下部キャップ層ＥＰは、アモルファスシリコン層またはポリシリコン層等である。あるいは、上部キャップ層ＣＰ及び下部キャップ層ＥＰ中に、非晶質部分と多結晶部分とが所定の比率で混在していてもよい。上部キャップ層ＣＰ及び下部キャップ層ＥＰの一部が単結晶化していてもよい。
【0070】
以上のような構成によって、ピラーＰＬ側面の個々のワード線ＷＬと対向する部分には、それぞれメモリセルＭＣが形成される。ワード線ＷＬから所定の電圧が印加されることにより、メモリセルＭＣに対してデータの書き込み及び読み出しが行われる。
【0071】
また、上記のような構成によって、ピラーＰＬの側面が、ワード線ＷＬの上層に配置される選択ゲート線ＳＧＤと対向する部分には、選択ゲートＳＴＤが形成される。また、ピラーＰＬの側面が、ワード線ＷＬの下層に配置される選択ゲート線ＳＧＳと対向する部分には選択ゲートＳＴＳが形成される。
【0072】
選択ゲート線ＳＧＤ，ＳＧＳから所定の電圧がそれぞれ印加されることにより、選択ゲートＳＴＤ，ＳＴＳがオンまたはオフして、その選択ゲートＳＴＤ，ＳＴＳが属するピラーＰＬのメモリセルＭＣを選択状態または非選択状態とすることができる。
【0073】
ここで、チャネル層ＣＮには、所定の添加物が含有されている。チャネル層ＣＮに含まれる添加物は、Ｐ型またはＮ型の導電型を半導体層に付与する不純物元素とは異なる電気的に不活性な元素であり、チャネル層ＣＮのような半導体層の結晶化を阻害する性質を有する。一例として、添加物は、炭素、窒素、酸素、及びフッ素の少なくともいずれかであってよい。
【0074】
また、チャネル層ＣＮには、ニッケル、パラジウム、及びアルミニウムのうち少なくとも１つの金属元素が含有されている場合がある。
【0075】
【0076】
図４（ｂ）～図４（ｄ）に示すコア層ＣＲ寄りの領域ＣＮｂは、上述の添加物がピーク濃度を有する領域である。また、図４（ｂ）～図４（ｄ）に示すトンネル層ＴＮ寄りの領域ＣＮａは、上述の金属元素が含まれうる領域である。
【0077】
より具体的には、チャネル層ＣＮの層厚方向において、添加物は、トンネル絶縁層ＴＮ側からコア層ＣＲ側へと向かって濃度が高くなっている。したがって、これらの添加物は、領域ＣＮｂだけでなく、チャネル層ＣＮ全体に拡散されている場合がある。ただし、チャネル層ＣＮ中を拡散しやすい窒素、酸素、及びフッ素等はともかくとして、添加物が炭素である場合等には、少なくとも領域ＣＮｂ内に添加物がピーク濃度を有しうる。
【0078】
また、領域ＣＮａに含まれうる金属元素もまた、チャネル層ＣＮ全体に拡散されている場合がある。ただし、金属元素は、チャネル層ＣＮの層厚方向において、領域ＣＮａ内の添加物のピーク濃度位置に接する部分で検出されやすいと考えられる。
【0079】
なお、上述のように、チャネル層ＣＮは略全体が単結晶となっており、領域ＣＮａ，ＣＮｂを有することは、チャネル層ＣＮが、これらの領域ＣＮａ，ＣＮｂに分割されていることを意味しない。
【0080】
図５は、実施形態にかかる半導体記憶装置１の複数のピラーＰＬに含まれるチャネル層ＣＮの結晶構造を示す模式図である。
【0081】
より詳細には、図５（ａ）は、複数のピラーＰＬの下端部側のＸＹ断面図であり、ピラーＰＬが有するチャネル層ＣＮの結晶解析結果を模式的に示している。このような結晶解析は、例えばＢＦ－ＳＴＥＭ（Ｂｒｉｇｈｔ－Ｆｉｅｌｄ Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）等を用いて行うことができる。
【0082】
【0083】
図５（ａ）に示す複数の円環は、それぞれが個々のピラーＰＬが有するチャネル層ＣＮのＸＹ断面を示している。つまり、ドーナツ状の円環の外縁が、メモリ層ＭＥと接するチャネル層ＣＮの外壁部分であり、ドーナツ状の円環の内縁が、コア層ＣＲと接するチャネル層ＣＮの内壁部分である。
【0084】
図５（ａ）に示すように、多くのピラーＰＬのチャネル層ＣＮは、単一の結晶からなる。一方、一部のピラーＰＬにおいて、チャネル層ＣＮを示す円環は複数に分割されており、これらはそのチャネル層ＣＮが、少なくとも図５（ａ）の断面において多結晶化していることを示している。このように、複数のピラーＰＬのうち所定の比率で、一部が多結晶化したチャネル層ＣＮを有する第１のピラーとしてのピラーＰＬが存在する。
【0085】
図５（ｂ）に示すように、このようなピラーＰＬにおいては、第１の端部としての上端部側から第２の端部としての下端部側へ向かうほど、チャネル層ＣＮが多結晶化している可能性が高くなる。
【0086】
つまり、このようなピラーＰＬにおいては、チャネル層ＣＮに含まれる結晶の平均粒径は、上端部から下端部へと向かって小さくなる。このときのチャネル層ＣＮの結晶の平均粒径は、上端部側において例えば1μｍ以上である。また、このときのチャネル層ＣＮの結晶の平均粒径は、下端部側において例えば５ｎｍ以上１００ｎｍ以下であり、典型的には例えば２０ｎｍ以上３０ｎｍ以下である。
【0087】
したがって、上記のように、チャネル層ＣＮの一部が多結晶化したピラーＰＬの比率は、ピラーＰＬの上端部側から下端部側に向かうにつれて増加する傾向にある。
【0088】
このため、図５（ａ）に示す複数のピラーＰＬの下端部側では、一部のピラーＰＬのチャネル層ＣＮが多結晶化している様子が見て取れる。このように、下端部近傍等の一部においてチャネル層ＣＮが多結晶化するなどして、チャネル層ＣＮに粒界の出現するピラーＰＬの比率は、複数のピラーＰＬ全体のうち、例えば４％以下である。また、チャネル層ＣＮに粒界の出現するピラーＰＬの比率の下限値としては、例えば０．１％以上であり、好ましくは０．０５％以上であり、より好ましくは０．０１％以上である。
【0089】
一方、複数のピラーＰＬの上端部側では、複数のピラーＰＬ全体のうち、チャネル層ＣＮに粒界の出現するピラーＰＬの比率は、例えば１％未満である。また、複数のピラーＰＬの延伸方向の中央付近では、複数のピラーＰＬ全体のうち、チャネル層ＣＮに粒界の出現するピラーＰＬの比率は、例えば２％未満である。
【0090】
ここで、複数のピラーＰＬの延伸距離が例えば数μｍ以上１０μｍ以下の場合に、これらのピラーＰＬの上端部側とは、例えばピラーＰＬの上端部から０．５μｍ下がった高さ位置である。また、これらのピラーＰＬの下端部側とは、例えばピラーＰＬの下端部から０．５μｍ上った高さ位置である。
【0091】
ただし、後述するように、チャネル層ＣＮの形成後に更にチャネル層ＣＮが受ける処理によって、チャネル層ＣＮが上述のような結晶構造を有することとなるピラーＰＬの下端部からの距離は異なり得る。
【0092】
また、図５（ｂ）及び図５（ｃ）に示すように、ピラーＰＬが有するチャネル層ＣＮの結晶構造を異なる観点か規定することも可能である。すなわち、複数のピラーＰＬの延伸方向における所定距離内にチャネル層ＣＮに結晶粒界（図５（ｂ）のＣＮｇ）が出現する個数で、チャネル層ＣＮの結晶構造を規定することもできる。
【0093】
この場合、複数のピラーＰＬの少なくとも上端部側のチャネル層ＣＮにおいて、ピラーＰＬの延伸方向における１μｍあたりの結晶粒界の出現数は、例えば０．５個未満である。つまり、複数のピラーＰＬの上端部側において、ピラーＰＬの延伸方向に沿って１μｍの距離、チャネル層ＣＮの結晶構造を観測すると、チャネル層ＣＮに０．５個未満の結晶粒界が認められうる。
【0094】
一方、一部が多結晶化したチャネル層ＣＮを有するピラーＰＬの場合、ピラーＰＬの下端部側のチャネル層ＣＮにおいて、ピラーＰＬの延伸方向における１μｍあたりの結晶粒界の出現数は、例えば１０個以上となる場合があり、典型的には例えば２０個以上３０個以下となる。
【0095】
（半導体記憶装置の製造方法）
次に、図６～図１３を用いて、実施形態の半導体記憶装置１の製造方法について説明する。図６～図１３は、実施形態にかかる半導体記憶装置１の製造方法の手順の一部を順に例示する図である。
次に、図６～図１３を用いて、実施形態の半導体記憶装置１の製造方法について説明する。図６～図１３は、実施形態にかかる半導体記憶装置１の製造方法の手順の一部を順に例示する図である。
【0096】
【0097】
図６（ａ）に示すように、支持基板ＳＳ上に、酸化シリコン層等の絶縁層５５を形成する。支持基板ＳＳとしては、シリコン基板等の半導体基板、セラミック基板等の絶縁基板、またはアルミナ基板等の導電性基板等を使用することができる。
【0098】
絶縁層５５上には、複数の第１の絶縁層としての絶縁層ＮＬと複数の第２の絶縁層としての絶縁層ＯＬとが１層ずつ互に積層された積層体ＬＭｓを形成する。絶縁層ＮＬは、例えば窒化シリコン層等であり、後に導電材料に置き換えられてワード線ＷＬまたは選択ゲート線ＳＧＤ，ＳＧＳとなる犠牲層として機能する。
【0099】
また、積層体ＬＭｓの上面を覆う酸化シリコン層等の絶縁層５１を形成する。
【0100】
図６（ｂ）に示すように、積層体ＬＭｓを積層方向に延びる複数のメモリホールＭＨを形成する。メモリホールＭＨは、後にメモリ領域ＭＲとなる領域に形成され、絶縁層５１、積層体ＬＭｓ、及び絶縁層５５を貫通して支持基板ＳＳに到達している。
【0101】
ここで、メモリホールＭＨは、通常、積層体ＬＭｓにおける貫通方向、つまり、上端部から下端部へと向かって、ＸＹ平面に沿う断面積および径が小さくなるテーパ形状、あるいは、上下の端部間でＸＹ平面に沿う断面積および径が最大となるボーイング形状となる。メモリホールＭＨのこのような形状は、メモリホールＭＨから形成されるピラーＰＬにおいても維持される。これにより、最終的に得られる半導体記憶装置１において、ピラーＰＬの貫通方向を判別可能な場合がある。
【0102】
なお、図６（ｂ）において、メモリホールＭＨが形成されない紙面左側の積層体ＬＭｓ部分は、後に板状部ＰＴが形成される領域である。
【0103】
図６（ｃ）に示すように、複数のメモリホールＭＨ内に、それぞれブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮ（図４（ｂ）～（ｄ）参照）をこの順に積層して、複数のメモリホールＭＨの側壁および底面をそれぞれ覆うメモリ層ＭＥを形成する。メモリ層ＭＥは、絶縁層５１の上面にも形成される。
【0104】
【0105】
図７（ａ）～図７（ｃ）に示すように、シリコン層等の半導体層となる原料ガスを供給して、メモリホールＭＨ内に形成済みのメモリ層ＭＥを覆うチャネル層ＣＮｓを形成する。第１の半導体層としてのチャネル層ＣＮｓは、アモルファスシリコン層等の非晶質の半導体層であり、上述のチャネル層ＣＮよりも厚膜に形成される。
【0106】
図７（ａ）に示すように、当初、添加物等を含まない原料ガスを用いることで、ノンドープ層ＣＮｓａがメモリ層ＭＥを覆うように形成される。ノンドープ層ＣＮｓａは、非晶質のチャネル層ＣＮｓが最終的に有することとなる層厚の５％未満、あるいは、多くとも２５％未満の厚さを有するよう形成されることが好ましい。
【0107】
なお、メモリ層ＭＥとの界面では、アモルファスシリコン層等であるノンドープ層ＣＮｓａの構造に乱れが生じる場合がある。ノンドープ層ＣＮｓａのこのような構造の乱れは、例えばシリコン原子の密度が他より高い部分等であり得、後に非晶質のチャネル層ＣＮｓを結晶化する際の結晶核ＣＮｎとなりうる。
【0108】
図７（ｂ）に示すように、ノンドープ層ＣＮｓａの形成後、炭素、窒素、酸素、及びフッ素の少なくともいずれかを添加しつつ原料ガスの供給を継続することで、添加物が添加されたドープ層ＣＮｓｂがノンドープ層ＣＮｓａを覆うように形成される。このとき、添加物のピーク濃度を、例えば５×１０１９以上１×１０２１ａｔｏｍｓ／ｃｍ３以下とする。
【0109】
ドープ層ＣＮｓｂは、ノンドープ層ＣＮｓａを含めた層厚が、非晶質のチャネル層ＣＮｓが最終的に有することとなる層厚の５０％未満、より好ましくは５％以上２５％未満となるよう形成される。
【0110】
図７（ｃ）に示すように、添加物の添加を停止した後も、所定期間、原料ガスの供給を形成することで、ノンドープ層ＣＮｓｃがドープ層ＣＮｓｂを覆うように形成される。上述のチャネル層ＣＮよりも厚膜となったところで、チャネル層ＣＮｓの形成が終了する。
【0111】
なお、ノンドープ層ＣＮｓａ、ドープ層ＣＮｓｂ、及びノンドープ層ＣＮｓｃの各層厚に関する上記数値は、非晶質から結晶質への結晶構造の転換に伴う体積変化を考慮しておらず、あくまでも概算の数値である。また、ドープ層ＣＮｓｂ形成時に添加された添加物は、その後の処理を経て、少なくとも一部がノンドープ層ＣＮｓａ，ＣＮｓｃに拡散されうる。この場合であっても、添加物がドープ層ＣＮｓｂ中にピーク濃度を有していることが好ましい。
【0112】
以上により、メモリ層ＭＥを介して、メモリホールＭＨの側壁および底面を覆う非晶質のチャネル層ＣＮｓが形成される。チャネル層ＣＮｓは、メモリ層ＭＥを介して絶縁層５１の上面にも形成される。
【0113】
ただし、上記においては、説明の便宜上、チャネル層ＣＮｓが、ノンドープ層ＣＮｓａ、ドープ層ＣＮｓｂ、及びノンドープ層ＣＮｓｃを有するものとしているが、チャネル層ＣＮｓは、原料ガスの供給を継続しつつ、所定タイミングで所定期間、添加物を添加して形成される。したがって、チャネル層ＣＮｓ中に、ノンドープ層ＣＮｓａ、ドープ層ＣＮｓｂ、及びノンドープ層ＣＮｓｃがシームレスに形成されていてよい。
【0114】
【0115】
図８（ａ）に、チャネル層ＣＮｓが、メモリホールＭＨの側壁および底面、並びに絶縁層５１の上面に、メモリ層ＭＥを介して形成された様子を示す。
【0116】
図８（ｂ）に示すように、メモリホールＭＨのチャネル層ＣＮｓ内側をコア層ＣＲｓで充填する。コア層ＣＲｓは、例えば酸化シリコン層等であり、後の工程で除去される犠牲層として機能する。コア層ＣＲｓは、チャネル層ＣＮｓ及びメモリ層ＭＥを介して絶縁層５１の上面にも形成される。
【0117】
図８（ｃ）に示すように、コア層ＣＲｓをエッチバックして、絶縁層５１の上面及びメモリホールＭＨの上端部から除去する。これにより、絶縁層５１の上面にチャネル層ＣＮｓが露出する。また、コア層ＣＲｓの上端部がメモリホールＭＨ内の所定深さに位置することとなり、コア層ＣＲｓの上方に凹部ＲＣｃが形成される。
【0118】
メモリホールＭＨ内の凹部ＲＣｃは、例えば絶縁層５１上面のコア層ＣＲｓが除去された後も、所定時間、オーバーエッチングを継続することで得られる。
【0119】
図８（ｄ）に示すように、絶縁層５１上面のチャネル層ＣＮｓを覆うキャップ層ＣＰｓを形成する。キャップ層ＣＰｓは、例えばアモルファスシリコン層等の犠牲層であり、後の工程で除去される。キャップ層ＣＰｓは、メモリホールＭＨ内の凹部ＲＣｃにも充填される。
【0120】
図８（ｅ）に示すように、チャネル層ＣＮｓ上のキャップ層ＣＰｓを覆う金属層ＳＲを形成する。金属層ＳＲは、例えばニッケル、パラジウム、及びアルミニウムのうちの１つ以上の金属が、アモルファスシリコン層等であるキャップ層ＣＰｓの表層部分によってシリサイド化されたシリサイド層等である。このような金属層ＳＲは、例えば上記のニッケル、パラジウム、及びアルミニウムのうちの１つ以上の金属をスパッタリングすることで形成される。
【0121】
また、メタルアシストを用いたアニール処理等によって、チャネル層ＣＮｓ及びキャップ層ＣＰｓを結晶化して、略単結晶化されたチャネル層ＣＮを形成する。
【0122】
すなわち、キャップ層ＣＰｓ上に金属層ＳＲが形成された状態で、５００℃以上６００℃以下の、通常ではアモルファスシリコン層が結晶化しない温度であって、例えば５５０℃でアニール処理をする。これにより、キャップ層ＣＰｓ上の金属層ＳＲが触媒となって、キャップ層ＣＰｓ及びチャネル層ＣＮｓの略全体が単結晶化される。このとき、単結晶化の触媒となった一部の金属層ＳＲは、それぞれが細片化された金属フラグメントＳＲｆとなって、チャネル層ＣＮの下端部側に偏析する。
【0123】
図８（ｆ）に示すように、アモルファスシリコン層等のゲッタリング層ＧＴをチャネル層ＣＮの上面に形成し、５００℃以上の温度でアニール処理を行う。これにより、チャネル層ＣＮ中に偏析していた金属フラグメントＳＲｆが、ゲッタリング層ＧＴ中に移動する。よって、チャネル層ＣＮ中の金属フラグメントＳＲｆの大半を除去することができる。
【0124】
【0125】
図９（ａ）に示すように、キャップ層ＣＰｓ上の金属層ＳＲを触媒として、キャップ層ＣＰｓの上面側からチャネル層ＣＮｓの下端部側へ向かって結晶化が進行していく。このように、キャップ層ＣＰｓ及びチャネル層ＣＮｓが結晶化されて、略単結晶となったチャネル層ＣＮの領域が出現すると、キャップ層ＣＰｓ上面の少なくとも一部の金属層ＳＲが細片化された金属フラグメントＳＲｆとなって、マイグレーションによってキャップ層ＣＰｓ及びチャネル層ＣＮｓ中を下方へと移動していく。
【0126】
一方、メモリ層ＭＥとの界面に生じたノンドープ層ＣＮｓａ中の結晶核ＣＮｎは、メタルアシスト無しにはアモルファスシリコン層が結晶化しない温度でのアニール処理にも拘わらず、微結晶に形成し、メタルアシストによる上記のチャネル層ＣＮｓの結晶化を阻害する場合がある。
【0127】
しかし、チャネル層ＣＮｓは、ノンドープ層ＣＮｓａに接して形成されたドープ層ＣＮｓｂを含んでいる。このドープ層ＣＮｓｂ中の添加物は、上述のように、チャネル層ＣＮｓの結晶化を阻害する性質を有する。このため、ドープ層ＣＮｓｂが局所的に結晶欠陥を有することとなり、ノンドープ層ＣＮｓａ中の結晶核ＣＮｎがドープ層ＣＮｓｂ中にトラップされやすくなる。これにより、結晶核ＣＮｎが微結晶となることなく消失し、チャネル層ＣＮｓの結晶化の妨げとなることが抑制される。
【0128】
このように、ドープ層ＣＮｓｂ中の添加物は、ノンドープ層ＣＮｓａ中の結晶核ＣＮｎをゲッタリングする機能を有する。なお、ドープ層ＣＮｓｂ中の添加物は、メタルアシストによるチャネル層ＣＮｓの結晶化の速度も低下させる。
【0129】
図９（ｂ）に示すように、金属フラグメントＳＲｆの移動に伴って、結晶化もチャネル層ＣＮｓの深さ方向へと進行していく。これにより、キャップ層ＣＰｓ及びチャネル層ＣＮｓの略全体が単結晶化されて、領域ＣＮａ，ＣＮｂ，ＣＮｃを含む第２の半導体層としてのチャネル層ＣＮが形成される。その後、上述の図８（ｆ）の処理により、マイグレーションによってチャネル層ＣＮ中に含有されることとなった金属フラグメントＳＲｆが除去される。
【0130】
なお、チャネル層ＣＮの領域ＣＮａはノンドープ層ＣＮｓａが結晶化された部分であり、領域ＣＮｂはドープ層ＣＮｓｂが結晶化された部分であり、領域ＣＮｃはノンドープ層ＣＮｓｃが結晶化された部分である。
【0131】
ここで、ドープ層ＣＮｓｂ中の添加物は、金属フラグメントＳＲｆ中の金属元素をもゲッタリングする機能を持つ。このため、マイグレーションによりチャネル層ＣＮｓ中に含侵された金属元素が、ドープ層ＣＮｓｂのノンドープ層ＣＮｓａと接する面上を含むノンドープ層ＣＮｓａ中に偏析しうる。これにより、金属フラグメントＳＲｆが除去された後も、チャネル層ＣＮの領域ＣＮａ中に金属元素が残留する場合がある。
【0132】
また、上述のように、ドープ層ＣＮｓｂはチャネル層ＣＮｓの結晶加速度を低下させるため、メタルアシストを用いたアニール処理後にも、チャネル層ＣＮの一部下方側に非晶質のチャネル層ＣＮｓが残留する場合がある。そこで、金属フラグメントＳＲｆの除去後、例えば８００℃超の温度で更にアニール処理を行う。これにより、残留した非晶質部分が固相成長し、すでに単結晶となっているチャネル層ＣＮの部分に取り込まれる。
【0133】
図９（ｃ）に、更なるアニール処理での固相成長によって、チャネル層ＣＮの略全体が単結晶となる様子を示す。
【0134】
以上のように、結晶化対象のキャップ層ＣＰｓ及びチャネル層ＣＮｓの上端部に触媒となる金属層ＳＲを配置して、メタルアシストによる結晶化を上方から下方へと進行させる処理を、ＭＩＬＣ（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）アニール処理とも呼ぶ。
【0135】
上記のようなＭＩＬＣアニール処理により、上述のような結晶構造のチャネル層ＣＮが得られる。すなわち、複数のメモリホールＭＨのうち、チャネル層ＣＮのＸＹ平面に沿う断面において結晶粒界が出現するメモリホールＭＨの比率は、メモリホールＭＨの上端部側、つまり、メモリホールＭＨの上端部から例えば０．５μｍ下がった高さ位置では例えば１％未満であり、メモリホールＭＨの延伸方向中央部では例えば２％未満であり、メモリホールＭＨの下端部側、つまり、メモリホールＭＨ下端部から例えば０．５μｍ上った高さ位置では例えば４％以下である。また、メモリホールＭＨの下端部側での上記比率の下限値は、例えば０．１％以上であり、好ましくは０．０５％以上であり、より好ましくは０．０１％以上である。
【0136】
【0137】
図１０（ａ）に、結晶質のチャネル層ＣＮが形成されたピラーＰＬ全体の断面を示す。
【0138】
図１０（ｂ）に示すように、チャネル層ＣＮ及びメモリ層ＭＥをエッチバックして絶縁層５１の上面から除去する。これにより、絶縁層５１の上面が露出する。またこのとき、メモリホールＭＨ内においてもチャネル層ＣＮ及びコア層ＣＲｓがエッチバックされる。これにより、チャネル層ＣＮ及びコア層ＣＲｓの上端部がメモリホールＭＨ内の所定深さに位置することとなり、チャネル層ＣＮ及びコア層ＣＲｓの上方に凹部ＲＣｍが形成される。
【0139】
メモリホールＭＨ内の凹部ＲＣｍは、例えば絶縁層５１上面のチャネル層ＣＮが除去された後も、所定時間、オーバーエッチングを継続することで得られる。このとき、オーバーエッチング時間等を制御して、チャネル層ＣＮ及びコア層ＣＲｓの上端部を、少なくとも積層体ＬＭｓの最上層の絶縁層ＮＬよりも上方の高さ位置に維持する。後に選択ゲート線ＳＧＤとなる最上層の絶縁層ＮＬの高さ位置にチャネル層ＣＮを残存させておくことで、この部分のピラーＰＬを選択ゲートＳＴＤとして機能させることができる。
【0140】
図１１（ａ）に示すように、絶縁層５１の上面を覆うサイドウォール層ＳＷを形成する。サイドウォール層ＳＷは、メモリホールＭＨの側壁を覆うように、メモリホールＭＨ上端部の凹部ＲＣｍ内にも形成され、後述するチャネル層ＣＮのスリミング処理においてメモリ層ＭＥを保護する。サイドウォール層ＳＷは例えばアモルファスシリコン層等である。なお、処理時間等を制御することによって、凹部ＲＣｍが完全に塞がらないよう、サイドウォール層ＳＷの層厚を調整する。
【0141】
図１１（ｂ）に示すように、ウェットエッチング、あるいは等方的なドライエッチング等によって、メモリホールＭＨ内のコア層ＣＲｓを除去するとともに、チャネル層ＣＮを薄層化する。このとき、サイドウォール層ＳＷによってメモリホールＭＨ側壁のメモリ層ＭＥが保護される。
【0142】
チャネル層ＣＮを薄層化する上記スリミング処理によって、チャネル層ＣＮが有する領域ＣＮａ，ＣＮｂ，ＣＮｃのうち、領域ＣＮｃは略完全に除去される。また、領域ＣＮｂの一部も除去されうる。このとき、チャネル層ＣＮの層厚方向において、例えば領域ＣＮｂ中の添加物がピーク濃度を有する部分が、チャネル層ＣＮの新たな表面として露出するまで領域ＣＮｂが除去されてよい。これにより、領域ＣＮａ，ＣＮｂを有し、領域ＣＮｃを有さない上述のチャネル層ＣＮが形成される。
【0143】
このように、当初、厚膜のチャネル層ＣＮｓを形成してアニール処理等を行うことで、チャネル層ＣＮｓの結晶化が促進されやすくなる。また、結晶化されたチャネル層ＣＮをスリミングすることで、ゲート長に相当するチャネル層ＣＮの積層方向の長さに比して空乏層を薄くすることができ、短チャネル効果を抑制することができる。
【0144】
図１１（ｃ）に示すように、コア層ＣＲｓが除去され、チャネル層ＣＮがスリミングされて生じたメモリホールＭＨ内の空隙に、酸化シリコン層等を充填してコア層ＣＲを形成する。このとき、チャネル層ＣＮ上端部の高さ位置以上となるよう、コア層ＣＲ上端部の高さ位置を調整する。後に選択ゲート線ＳＧＤとなる最上層の絶縁層ＮＬの高さ位置のチャネル層ＣＮの形状を円環状に維持することで、この部分のピラーＰＬを選択ゲートＳＴＤとして機能させることができる。
【0145】
図１１（ｄ）に示すように、絶縁層５１上面のサイドウォール層ＳＷを覆うキャップ層ＣＰａを形成する。キャップ層ＣＰａは、後に結晶化されて上部キャップ層ＣＰとなるアモルファスシリコン層等である。キャップ層ＣＰａは、メモリホールＭＨ上端部の凹部ＲＣｍ内にも充填される。
【0146】
図１１（ｅ）に示すように、キャップ層ＣＰａ及びサイドウォール層ＳＷをエッチバックして、絶縁層５１の上面から除去する。このとき、オーバーエッチング量を抑制して、メモリホールＭＨ内のキャップ層ＣＰａ及びサイドウォール層ＳＷまでもが除去されないように制御する。
【0147】
図１１（ｆ）に示すように、残ったキャップ層ＣＰａ及びサイドウォール層ＳＷを、例えばアニール処理等によって結晶化して、上部キャップ層ＣＰを形成する。上部キャップ層ＣＰにおける結晶化の度合いは上述のチャネル層ＣＮほど高くなくてよく、上部キャップ層ＣＰは例えばポリシリコン層等であってよい。上部キャップ層ＣＰの一部にアモルファスシリコン層が残っていてもよく、一部が単結晶化していてもよい。
【0148】
以上により、ピラーＰＬが形成される。ただし、この時点で、ピラーＰＬのチャネル層ＣＮ下端部に下部キャップ層ＥＰは未形成である。
【0149】
【0150】
図１２（ａ）に示すように、絶縁層５１上に絶縁層５２を形成する。また、絶縁層５２，５１、積層体ＬＭｓ、及び絶縁層５５を貫通して、支持基板ＳＳに到達するスリットＳＴを形成する。スリットＳＴは、積層体ＬＭｓ内をＸ方向に沿う方向にも延びている。
【0151】
図１２（ｂ）に示すように、スリットＳＴの上部から熱リン酸等の除去液を注入して、スリットＳＴの側面に露出する積層体ＬＭｓ内の絶縁層ＮＬを除去する。これにより、複数の絶縁層ＯＬ間に空隙を有する積層体ＬＭｇが形成される。
【0152】
図１２（ｃ）に示すように、スリットＳＴの上部から、導電体等の原料となる原料ガスを注入し、空隙内を導電層で充填してワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを形成する。これにより、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが積層された積層体ＬＭが形成される。ただし、この時点で、選択ゲート線ＳＧＤは複数の区画に分離された状態とはなっていない。
【0153】
なお、絶縁層ＮＬを除去してワード線ＷＬ等を形成する処理をリプレース処理とも呼ぶ。
【0154】
図１２（ｄ）に示すように、スリットＳＴ内に絶縁層５４を充填して板状部ＰＴを形成する。
【0155】
図１２（ｅ）に示すように、分離層ＳＨＥを形成するため、絶縁層５２，５１及び選択ゲート線ＳＧＤを貫通し、Ｘ方向に沿う方向に延びる溝ＧＲを形成する。換言すれば、積層体ＬＭ内の導電層のうち、選択ゲート線ＳＧＤとして機能させたい導電層に溝ＧＲを貫通させて、複数の選択ゲート線ＳＧＤのパターンに分離する。
【0156】
図１２（ｆ）に示すように、溝ＧＲ内に絶縁層５６を充填して分離層ＳＨＥを形成する。
【0157】
その後、絶縁層５２上に絶縁層５３を形成し、絶縁層５３，５２を貫通してピラーＰＬの上部キャップ層ＣＰに接続されるプラグＣＨ、及びプラグＣＨに接続されるビット線ＢＬを形成する。
【0158】
【0159】
図１３（ａ）（ｂ）に示すように、積層体ＬＭにピラーＰＬが形成され、積層体ＬＭを覆う絶縁層５２，５３にプラグＣＨ及びビット線ＢＬが形成済みの支持基板ＳＳの面を、支持基板ＳＳとは別体の半導体基板ＳＢの周辺回路ＣＢＡが形成された面と対向させる。なお、周辺回路ＣＢＡは絶縁層４０で覆われており、絶縁層４０中には周辺回路ＣＢＡと電気的に接続されるコンタクト、ビア、及び配線等が形成されている。
【0160】
その後、支持基板ＳＳ側の絶縁層５１～５３を含む絶縁層５０と、半導体基板ＳＢ側の絶縁層４０とを接合する。これらの絶縁層５０，４０は、例えば予めプラズマ処理等により活性化させておくことで接合することができる。また、絶縁層５０，４０を接合する際には、絶縁層５０の表面に形成され、ピラーＰＬ等と電気的に接続された図示しない電極パッドと、絶縁層４０の表面に形成され、周辺回路ＣＢＡと電気的に接続された電極パッドとが重なるように、支持基板ＳＳと半導体基板ＳＢとの位置合わせをする。
【0161】
絶縁層５０，４０を接合した後、アニール処理を行って、双方の電極パッドを例えばＣｕ－Ｃｕ接合により接合させる。これにより、支持基板ＳＳと半導体基板ＳＢとが貼り合わされる。
【0162】
なお、これ以降、絶縁層５０に接合された半導体基板ＳＢ側の構成の図示を省略する。
【0163】
図１３（ｃ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等によって、積層体ＬＭの上方の支持基板ＳＳの全体および絶縁層５５の一部を除去する。これにより、絶縁層５５の研削された上面に、ピラーＰＬ及び板状部ＰＴの上端部が露出する。また、ピラーＰＬの上面を覆っていたメモリ層ＭＥ全体、及びチャネル層ＣＮの一部上端部が除去されて、ピラーＰＬの上端部からはチャネル層ＣＮが露出する。
【0164】
図１３（ｄ）に示すように、ピラーＰＬ側壁のメモリ層ＭＥとの選択比を取りながら、露出したチャネル層ＣＮに対してリセスエッチングを行い、チャネル層ＣＮの上端部をピラーＰＬの深さ方向に後退させる。これにより、ピラーＰＬの上端部に凹部ＲＣｅが形成される。
【0165】
なお、リセスエッチング中、メモリ層ＭＥとの選択比を取ることで、メモリ層ＭＥと同種の材料を含む絶縁層５５がエッチング削除されてしまうことも抑制される。また、メモリ層ＭＥとの選択比を取ることで、メモリ層ＭＥと同種の材料を含むコア層ＣＲが、凹部ＲＣｅ内に突出することとなってもよい。
【0166】
図１３（ｅ）に示すように、ピラーＰＬ上端部の凹部ＲＣｅ内にアモルファスシリコン層またはポリシリコン層等のキャップ層ＥＰａを充填する。また、キャップ層ＥＰａにリン等のドーパントをイオン注入等によりドーピングする。
【0167】
図１３（ｆ）に示すように、例えばレーザ光を照射して行う活性化アニールによって、キャップ層ＥＰａ中のドーパントを活性化する。これにより、キャップ層ＥＰａ中のドーパントが活性化された下部キャップ層ＥＰが形成される。
【0168】
以上により、下部キャップ層ＥＰを下端部に有するピラーＰＬが形成される。
【0169】
なお、ピラーＰＬの下端部に下部キャップ層ＥＰを形成する上記処理により、ピラーＰＬのメモリ層ＭＥ及びチャネル層ＣＮを含む下端部が一部除去される。このときの除去量の多寡に応じて、チャネル層ＣＮのＸＹ平面に沿う断面において、結晶粒界が出現するピラーＰＬの比率が例えば４％以下となる部分の、ピラーＰＬの下端部からの距離は若干変動しうる。つまり、上記の説明では、ピラーＰＬの下端部側を、ピラーＰＬの下端部から０．５μｍ上った位置であるとしたが、この距離はあくまでも一例である。
【0170】
その後、下部キャップ層ＥＰが形成されたピラーＰＬの下端部、及び板状部ＰＴの下端部が露出した絶縁層５５を覆うポリシリコン層等のソース線ＳＬを形成する。また、ソース線ＳＬの上方に、プラグＰＧが形成された絶縁層６０を介して、電極層ＥＬを形成する。
【0171】
以上により、実施形態の半導体記憶装置１が製造される。
【0172】
（概括）
３次元不揮発性メモリ等の半導体記憶装置では、例えばチャネル層とメモリ層とを備えるピラーにメモリセルの機能を持たせている。半導体層等であるチャネル層を単結晶化するなどして、チャネル層の結晶構造を適正に制御することで、チャネル層の電気抵抗を低下させ、また、チャネル層ＣＮ由来のノイズを低減して良好な電気特性のメモリセルを得ることができる。
３次元不揮発性メモリ等の半導体記憶装置では、例えばチャネル層とメモリ層とを備えるピラーにメモリセルの機能を持たせている。半導体層等であるチャネル層を単結晶化するなどして、チャネル層の結晶構造を適正に制御することで、チャネル層の電気抵抗を低下させ、また、チャネル層ＣＮ由来のノイズを低減して良好な電気特性のメモリセルを得ることができる。
【0173】
ここで、例えば非晶質のチャネル層を形成し、単純なアニール処理等により結晶化した場合、チャネル層は略１００％多結晶の結晶構造を取る。この場合、ピラー全体に亘って、チャネル層における結晶粒界の出現数は、ピラーの延伸方向の５０ｎｍあたりで例えば１つ以上である。
【0174】
そこで、チャネル層を単結晶化するため、例えばＭＩＬＣアニール処理等のメタルアシストを用いたアニール処理が用いられる。しかしながら、結晶化前の非晶質のチャネル層中に結晶核が形成されるなどして、メタルアシストによるチャネル層の単結晶化が阻害されてしまう場合がある。その様子を図１４に示す。
【0175】
図１４は、比較例にかかる非晶質のチャネル層ＣＮｓｘを結晶質のチャネル層ＣＮｘに転換する様子を示すメモリホールの拡大断面図である。
【0176】
図１４（ａ）に示すように、比較例の半導体記憶装置の製造工程において、アモルファスシリコン層等の非晶質の半導体層であって、全体がノンドープ層となったチャネル層ＣＮｓｘが形成される。チャネル層ＣＮｓｘのメモリ層ＭＥとの界面近傍には、チャネル層ＣＮｓｘの構造の乱れ等による結晶核ＣＮｎが形成されている。
【0177】
図１４（ｂ）に示すように、チャネル層ＣＮｓｘの上方側に、ニッケル、パラジウム、またはアルミニウム等のシリサイド層である金属層が形成された状態で、５００℃以上６００℃以下の温度でアニール処理を行う。これにより、チャネル層ＣＮｓｘの上端部側から、メタルアシストによる結晶化が開始される。
【0178】
一方で、このとき、チャネル層ＣＮｓｘ中の結晶核ＣＮｎが微結晶に成長し、メタルアシストによるチャネル層ＣＮｓｘの均質的な結晶化を阻害する。
【0179】
図１４（ｃ）に示すように、結晶核ＣＮｎが成長した微結晶により阻害され、多結晶化したチャネル層ＣＮｘが形成される。これにより、チャネル層ＣＮｘ中には結晶粒界ＣＮｇが多数生じている。
【0180】
このように、メタルアシストを用いたアニール処理を用いた場合でも、複数のピラーのうち、チャネル層のＸＹ平面に沿う断面において結晶粒界が出現するピラーは、ピラーの上端部側であっても１％程度生じてしまう。
【0181】
実施形態の半導体記憶装置１の製造方法によれば、層厚方向のメモリ層ＭＥ寄りに、炭素、窒素、酸素、及びフッ素のうちの１以上である添加物をチャネル層ＣＮｓに添加する。これにより、チャネル層ＣＮｓのメモリ層ＭＥとの界面付近に形成される結晶核ＣＮｎをトラップして、ＭＩＬＣアニール処理によるチャネル層ＣＮｓの単結晶化が阻害されてしまうのを抑制することができる。
【0182】
実施形態の半導体記憶装置１の製造方法によれば、メモリ層ＭＥからの距離が、チャネル層ＣＮｓの全体の層厚に対して、５０％未満、より好ましくは５％以上２５％未満の領域にピーク濃度を有するよう添加物を添加する。これにより、添加物が添加されたドープ層ＣＮｓｂによる結晶核ＣＮｎのトラップ効果を高めることができる。
【0183】
図１５は、実施形態にかかるチャネル層ＣＮｓに導入されるドープ層ＣＮｓｂの適正位置を示すグラフである。
【0184】
図１５に示すグラフの横軸は、添加物として用いた炭素の濃度であり、グラフの縦軸は、複数のピラーの下端部側のＸＹ断面において、チャネル層が完全に非晶質となっていたピラーの比率である。
【0185】
また、図１５のグラフには、メモリ層からの距離が、スリミング前のチャネル層全体の層厚に対して９５％、６０％、及び２０％の位置に炭素を添加した場合のデータを示す。
【0186】
図１５に示す例では、メモリ層からの距離がチャネル層全体の層厚に対して６０％の位置に炭素を添加した場合において、チャネル層が非晶質となったピラーの比率が最も高かった。また、メモリ層からの距離がチャネル層全体の層厚に対して２０％の位置に炭素を添加した場合、チャネル層が非晶質となったピラーの比率が最も低くなることが判った。
【0187】
このように、炭素を添加する位置がメモリ層の近傍であるほうが、結晶核のトラップ効果が高まることが判る。一方で、例えば炭素の添加領域をメモリ層に接するように形成してしまうと、メモリセルの電気的な動作時にチャネル層を流れる電子が、炭素の添加領域によって散乱したり、捕捉されたりしてしまう恐れがある。これにより、メモリセルの電気特性が低下してしまう可能性がある。
【0188】
実施形態においては、チャネル層ＣＮの領域ＣＮｂをメモリ層ＭＥに接触させないので、このような電子の散乱および捕捉を抑制して、メモリセルの電気特性を維持することができる。
【0189】
実施形態の半導体記憶装置１によれば、ピラーＰＬの少なくとも上端部側において、チャネル層ＣＮは、ピラーＰＬの延伸方向における１μｍあたりの結晶粒界の出現数が、０．５未満の結晶構造を有する。
【0190】
実施形態の半導体記憶装置１によれば、ＸＹ平面に沿う断面であって、複数のピラーＰＬの延伸方向の中央での断面において、複数のピラーＰＬのうち、チャネル層ＣＮに結晶粒界の出現するピラーＰＬの比率は２％未満である。
【0191】
また、複数のピラーＰＬのうち、チャネル層ＣＮに結晶粒界の出現するピラーＰＬの比率は、ピラーＰＬの上端部側の断面では１％未満であり、ピラーＰＬの下端部側の断面では４％以下である。また、ピラーの下端部側における上記比率の下限値は、０．１％以上であり、好ましくは０．０５％以上であり、より好ましくは０．０１％以上である。
【0192】
このように、チャネル層ＣＮｓの一部に添加物を添加して、メタルアシストによるアニール処理を行った場合、非晶質のチャネル層に添加物を添加することなく上記アニール処理を行った場合よりも、チャネル層ＣＮの単結晶化の度合いを高めることができる。これにより、チャネル層ＣＮを低抵抗化し、また、チャネル層ＣＮ由来のノイズを低減してメモリセルＭＣの電気特性を向上させることができる。
【0193】
（変形例）
次に、図１６及び図１７を用いて、実施形態の変形例の半導体記憶装置の製造方法について説明する。変形例の半導体記憶装置の製造方法においては、メタルアシストを用いたアニール処理の方法が、上述の実施形態とは異なる。
次に、図１６及び図１７を用いて、実施形態の変形例の半導体記憶装置の製造方法について説明する。変形例の半導体記憶装置の製造方法においては、メタルアシストを用いたアニール処理の方法が、上述の実施形態とは異なる。
【0194】
なお、以下の図面においては、上述の実施形態と同様の構成については同様の符号を付し、その説明を省略することがある。
【0195】
【0196】
図１６（ａ）（ｂ）に示すように、変形例の半導体記憶装置の製造方法においても、非晶質のチャネル層ＣＮｓが、上述の実施形態と同様に形成される。すなわち、チャネル層ＣＮｓは、結晶核ＣＮｎを含みうるノンドープ層ＣＮｓａと、炭素、窒素、酸素、及びフッ素の少なくともいずれかの添加物を含むドープ層ＣＮｓｂと、ノンドープ層ＣＮｓｃとを、メモリ層ＭＥ側からこの順に含んでいる。
【0197】
図１６（ｃ）に示すように、チャネル層ＣＮｓの内壁面を覆う金属層ＳＲａを形成する。金属層ＳＲａは、例えばニッケル、パラジウム、及びアルミニウムのうちの１つ以上の金属が、アモルファスシリコン層等であるチャネル層ＣＮｓの表層部分によってシリサイド化されたシリサイド層等である。
【0198】
その後、メモリホールＭＨ内に残った空隙にコア層ＣＲｓを充填する。
【0199】
図１７（ａ）に示すように、５００℃以上６００℃以下の温度であって、例えば５５０℃でアニール処理を開始する。これにより、チャネル層ＣＮｓ内壁面の金属層ＳＲａが細片化された金属フラグメントＳＲｆａとなって、チャネル層ＣＮｓ中の異なる高さ位置に含侵する。
【0200】
一方、チャネル層ＣＮｓのノンドープ層ＣＮｓａに含まれていた結晶核ＣＮｎが、チャネル層ＣＮｓのドープ層ＣＮｓｂにトラップされて消失する。
【0201】
図１７（ｂ）に示すように、アニール処理を継続することで、金属フラグメントＳＲｆａを触媒として、チャネル層ＣＮｓ中の異なる高さ位置で、チャネル層ＣＮｓの結晶化が開始され、各所に結晶質のチャネル層ＣＮｐが形成され成長していく。
【0202】
図１７（ｃ）に示すように、メタルアシストを用いたアニール処理、及びその後の８００℃以上での追加のアニール処理により、略全体が単結晶化されたチャネル層ＣＮｐが形成される。チャネル層ＣＮｐは、チャネル層ＣＮｓのノンドープ層ＣＮｓａ、ドープ層ＣＮｓｂ、及びノンドープ層ＣＮｓｃがそれぞれ結晶化された領域ＣＮｎａ，ＣＮｎｂ，ＣＮｎｃを含む。上述の実施形態と同様、チャネル層ＣＮｐの領域ＣＮｎａにはメタルアシストに用いた金属元素が含まれている場合がある。また、添加物のピーク濃度は、例えば領域ＣＮｎｂ中に位置する。
【0203】
このように、チャネル層ＣＮｓの側面に触媒となる金属層ＳＲａを設け、チャネル層ＣＮｓ中の異なる高さ位置で、メタルアシストによる結晶化を進行させる処理を、ＭＩＣ（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）アニール処理とも呼ぶ。ＭＩＣアニール処理においては、チャネル層ＣＮｓの各所で結晶化が進行するため、最終的に得られるチャネル層ＣＮｐに出現する結晶粒界ＣＮｇが、上述のＭＩＬＣアニール処理による結晶化の場合よりも若干増加する場合がある。
【0204】
この場合であっても、ＭＩＣアニール処理により形成されたチャネル層ＣＮｐと、ＭＩＬＣアニール処理により形成された上述の実施形態のチャネル層ＣＮとの品質の差はごく僅かである。例えばＭＩＣアニール処理によるチャネル層ＣＮｐの場合、複数のピラーの少なくとも上端部側のチャネル層ＣＮｐにおいて、ピラーの延伸方向における１μｍあたりの結晶粒界の出現数は、例えば２個未満である。
【0205】
チャネル層ＣＮｐの上記以外の結晶構造上の特性は、上述の実施形態のチャネル層ＣＮと略等しい。すなわち、複数のピラーのうち、チャネル層ＣＮｐのＸＹ平面に沿う断面において結晶粒界が出現するピラーの比率は、ピラーの上端部側、つまり、ピラーの上端部から例えば０．５μｍ下がった高さ位置では例えば１％未満であり、ピラーの延伸方向中央部では例えば２％未満であり、ピラーの下端部側、つまり、ピラー下端部から例えば０．５μｍ上った高さ位置では例えば４％以下である。また、ピラーの下端部側での上記比率の下限値は、例えば０．１％以上であり、好ましくは０．０５％以上であり、より好ましくは０．０１％以上である。
【0206】
変形例の半導体記憶装置およびその製造方法によれば、上述の実施形態の半導体記憶装置１及びその製造方法と同様の効果を奏する。
【0207】
（その他の変形例）
上述の実施形態および変形例では、ピラーＰＬ下端部を研削除去して、ソース線ＳＬに接続される下部キャップ層ＥＰを設けることとした。しかし、ピラーとソース線との接続方法はこれに限られない。例えば、ピラーの下端部をソース線中にまで到達させ、ソース線中のピラーの側面からメモリ層を除去し、チャネル層の側面でソース線と接続させてもよい。この場合、ピラー下端部が研削除去されないので、結晶質のチャネル層が形成された後のピラーが略そのまま維持される。
上述の実施形態および変形例では、ピラーＰＬ下端部を研削除去して、ソース線ＳＬに接続される下部キャップ層ＥＰを設けることとした。しかし、ピラーとソース線との接続方法はこれに限られない。例えば、ピラーの下端部をソース線中にまで到達させ、ソース線中のピラーの側面からメモリ層を除去し、チャネル層の側面でソース線と接続させてもよい。この場合、ピラー下端部が研削除去されないので、結晶質のチャネル層が形成された後のピラーが略そのまま維持される。
【0208】
また、上述の実施形態および変形例では、半導体記憶装置１は、電荷蓄積層ＣＴ等を備えるＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）型のメモリセルＭＣを備えることとした。しかし、半導体記憶装置が、フローティングゲート等を備えるＦＧ（Ｆｌｏａｔｉｎｇ Ｇａｔｅ）型のメモリセルを備える場合であっても、上述の実施形態および変形例のチャネル層ＣＮ，ＣＮｐを適用することができる。
【0209】
ＦＧ型のメモリセルは、複数の導電層としてのコントロールゲート間に、これらのコントロールゲートから電気的に浮遊した状態のフローティングゲートを有する。フローティングゲートは、チャネル層側に設けられるトンネル絶縁層と、トンネル絶縁層とは反対側に設けられるコントロールゲート間絶縁層とに挟まれており、このフローティングゲートに電荷を蓄積することでデータを保持することが可能となる。このように、ＦＧ型のメモリセルもまた、電荷蓄積層としてのフローティングゲートを含むトンネル絶縁層とコントロールゲート間絶縁層との多層絶縁層によって、チャネル層の側壁が覆われた構造を有している。
【0210】
また、上述の実施形態および変形例では、半導体記憶装置１は、１Ｔｉｅｒの積層体ＬＭを有することとした。しかし、複数個の積層体ＬＭｓを積み重ねることで、半導体記憶装置が、２Ｔｉｅｒ以上の積層体ＬＭを有することとしてもよい。この場合、メモリホールＭＨ等をＴｉｅｒごとに形成することができるので、積層体ＬＭの最終的な積層数を増加させることができる。以下の図１８に、２Ｔｉｅｒの積層体ＬＭａ，ＬＭｂを有する半導体記憶装置の構成例を示す。
【0211】
図１８は、実施形態のその他の変形例にかかる半導体記憶装置の構成の一例を示す断面図である。
【0212】
図１８に示すように、その他の変形例の半導体記憶装置は、絶縁層５５を介してソース線ＳＬ上に配置される積層体ＬＭａと、絶縁層ＯＬｊを介して積層体ＬＭａ上に配置される積層体ＬＭｂとを備える。この場合、上述のドレイン側の選択ゲート線ＳＧＤは、上層側の積層体ＬＭｂに含まれることとなり、積層体ＬＭｂの最上層のワード線ＷＬの更に上層に配置される。また、上述のソース側の選択ゲート線ＳＧＳは、下層側の積層体ＬＭａに含まれることとなり、積層体ＬＭａの最下層のワード線ＷＬの更に下層に配置される。
【0213】
積層体ＬＭａ，ＬＭｂを積層方向に延びるピラーＰＬは、積層体ＬＭａ及び絶縁層５５を貫通してソース線ＳＬに到達するピラーＰＬａと、絶縁層５２及び積層体ＬＭｂを貫通して絶縁層ＯＬｊに到達するピラーＰＬｂとを備える。互いに対応するピラーＰＬａの上端部とピラーＰＬｂの下端部とは、例えば絶縁層ＯＬｊ中に配置される接合部ＰＬｊを介して接続されている。接合部ＰＬｊは、ＸＹ平面に沿う断面積および径が、ピラーＰＬの他の部分の断面積および径よりも大きい。
【0214】
図１８に示すその他の変形例の半導体記憶装置は、例えば以下のように製造される。
【0215】
すなわち、リプレースによって積層体ＬＭａとなる積層体を絶縁層５５上に形成し、積層体を覆う絶縁層ＯＬｊを形成し、絶縁層ＯＬｊ、積層体、及び絶縁層５５を貫通してソース線ＳＬに到達するメモリホールを形成し、絶縁層ＯＬｊにおけるメモリホールの径を拡大する。これにより、後にピラーＰＬａ及び接合部ＰＬｊとなる部分が形成される。
【0216】
また、リプレースによって積層体ＬＭｂとなる積層体を絶縁層ＯＬｊ上に形成し、積層体を覆う絶縁層５２を形成し、絶縁層５２及び積層体を貫通して、下層の積層体に形成されたメモリホールの絶縁層ＯＬｊ中の拡径部分に接続されるメモリホールを形成する。これにより、後にピラーＰＬｂとなる部分が形成される。
【0217】
なお、上記のように、下層側のメモリホールの上端部を拡径しておくことで、上層側のメモリホールが若干位置ずれした状態で形成されても、上下層のメモリホールをより確実に接続することができる。
【0218】
絶縁層ＯＬｊ中の拡径部分を介して、上下層の積層体全体を貫通するメモリホールに対し、上述の実施形態の図７～図１１に示した処理を行ってピラーＰＬを形成する。ただし、非晶質のチャネル層ＣＮｓの結晶化は、上述の図７及び図９のＭＩＬＣアニール処理に替えて、上述の変形例の図１６及び図１７のＭＩＣアニール処理によって行われてもよい。
【0219】
このように、複数Ｔｉｅｒの積層体を備える半導体記憶装置の製造方法においては、メモリホールはＴｉｅｒごとに形成され、メモリホール内へのメモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲ等の形成は、複数Ｔｉｅｒ全体を貫通するメモリホールの形成後に一括して行われる。
【0220】
その後、上述の実施形態と同様、図１２以降の処理を行うことで、その他の変形例の半導体記憶装置が製造される。
【0221】
なお、上述のように、ピラーＰＬの接合部ＰＬｊは、上下層のメモリホールの位置ずれマージンを確保するため形成される。しかし、上下層のメモリホールの位置合わせ精度が充分に高い場合等には、下層のメモリホール上端部を拡径しなくともよく、その場合、複数Ｔｉｅｒ構造のピラーＰＬであっても、接合部ＰＬｊを有していなくともよい。
【0222】
その他、上述の実施形態および変形例では、コンタクト領域ＥＲが、積層体ＬＭのＸ方向の端部に配置されることとした。しかし、積層体ＬＭのＸ方向中央部にコンタクト領域ＥＲを配置してもよい。この場合、コンタクト領域ＥＲのＸ方向両側にそれぞれメモリ領域ＭＲを配置することができる。また、複数のワード線ＷＬにそれぞれ接続される複数のコンタクトＣＣをコンタクト領域ＥＲに纏めて配置するのではなく、メモリ領域ＭＲ等に分散させてコンタクトＣＣを配置することもできる。
【0223】
また、上述の実施形態および変形例では、積層体ＬＭの上方に周辺回路ＣＢＡを配置することとした。しかし、周辺回路は、積層体の下方または積層体と同じ階層に配置されてもよい。
【0224】
周辺回路を積層体の下方に配置する場合には、例えば絶縁層で覆われた周辺回路を有する半導体基板の絶縁層上に、ソース線および積層体を形成することができる。周辺回路を積層体と同じ階層に配置する場合には、周辺回路が形成される半導体基板上の周辺回路とは異なる位置に、積層体を形成することができる。
【0225】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0226】
１…半導体記憶装置、ＣＮ，ＣＮｐ，ＣＮｓ…チャネル層、ＣＮａ，ＣＮｂ，ＣＮｃ，ＣＮｐａ，ＣＮｐｂ，ＣＮｐｃ…領域、ＣＰ…上部キャップ層、ＣＲ…コア層、ＥＰ…下部キャップ層、ＬＭ，ＬＭｇ，ＬＭｓ…積層体、ＭＣ…メモリセル、ＭＥ…メモリ層、ＭＲ…メモリ領域、ＮＬ，ＯＬ…絶縁層、ＰＬ…ピラー、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＴＤ，ＳＴＳ…選択ゲート、ＷＬ…ワード線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】